特許7444853IP Force 特許公報全文掲載

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技術分野

本発明の技法は、データ処理の分野

課題を解決するための手段[発明の詳細な説明]から抜粋

１つの例示的なコンフィギュレーションでは、ターゲット・アドレスに応答してタグ保護式メモリ・アクセス動作（ｔａｇ－ｇｕａｒｄｅｄ ｍｅｍｏｒｙ ａｃｃｅｓｓ ｏｐｅｒａｔｉｏｎ）を実行するためのメモリ・アクセス回路であって、タグ保護式メモリ・アクセス動作が、デフォルトで、ターゲット・アドレスに関連付けられたアドレス・タグと、ターゲット・アドレスによって識別されるアドレス指定先ロケーション・・・　続きを知財ポータルサイト IP Force にログインして見る

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 データ処理装置の実例を示す概略図である。
【図2】 アドレス・タグが保護タグにマッチするかどうかをチェックするステップを含む、タグ保護式メモリ・アクセス動作の実例を示す図である。
【図3】 例示的な一構成による、メモリ・アドレス空間、及びそのメモリ・アドレス空間内に保護タグとページ・タグの両方を提供することを示す概略図である。
【図4】 例示的な一構成による、ページ・タグ内に提供されてもよい複数のフィールドを示す図である。
【図5】 関連するメモリ領域のページ・タグ内に同一タグ・モード（ｓａｍｅ ｔａｇ ｍｏｄｅ）が設定されているかどうかに応じて、タグ保護式メモリ・アクセス動作がどのように処理されてもよいかを示すフロー図である。
【図6】 関連するメモリ領域のページ・タグ内に完全マッチ・モード（ｍａｔｃｈ ａｌｌ ｍｏｄｅ）が設定されているかどうかに応じて、タグ保護式メモリ・アクセス動作がどのように処理されてもよいかを示すフロー図である。
【図7】 関連するメモリ領域のページ・タグ内に厳密タグ・チェック・モード（ｐｒｅｃｉｓｅ ｔａｇ ｃｈｅｃｋ ｍｏｄｅ）が設定されているかどうかに応じて、タグ保護式メモリ・アクセス動作がどのように処理されてもよいかを示すフロー図である。
【図8】 例示的な一構成による、ページ・タグ値を組み込むために、図１のＴＬＢがどのように拡張されてもよいかを示す図である。
【図9】 例示的な一構成による、図１のＴＬＢ内に提供されてもよい構成要素を示すブロック図である。
【図10】 例示的な一構成における、図９のページ・タグの更新／リフレッシュ動作回路を示すフロー図である。
【図11】 例示的な一構成による、図９のタグ・アクセス制御回路の動作を示すフロー図である。
【図12】 例示的な一構成による、装置のシステム制御レジスタ内に提供された設定に応じて、ＴＬＢリフレッシュ動作がどのように処理されてもよいかを示すフロー図である。
【図13A】 １つの例示的なコンフィギュレーションによる、選択されたグラニュールの保護タグを更新しようとするときに取られてもよいステップを示すフロー図である。
【図13B】 選択されたグラニュールの保護タグを更新しようとするときに実行することができるステップの特定のシーケンスであって、この特定の機構が、同一タグ・モードからデフォルト・モードへの移行を生じさせる、シーケンスを示すフロー図である。
【図14】 例示的な一構成による、選択されたグラニュールのメモリから保護タグを読み取ろうとする要求を処理するために実行されてもよいステップを示すフロー図である。
【図15】 例示的な一構成による、ページ保護タグをメモリにストアするための動作が、どのように処理されてもよいかを示すフロー図である。
【図16】 本明細書に記載の技法をサポートするシミュレータの実例を示す図である。

代表図 図1本件の代表的な図

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