特許 7445103 レーダーハードウェアアクセラレータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-02-28

(45)【発行日】2024-03-07

(54)【発明の名称】レーダーハードウェアアクセラレータ

(51)【国際特許分類】

   G01S 7/35 20060101AFI20240229BHJP

   G01S 13/34 20060101ALI20240229BHJP

【ＦＩ】

G01S7/35

G01S13/34

【請求項の数】 20

(21)【出願番号】P 2022130565

(22)【出願日】2022-08-18

(62)【分割の表示】P 2018566267の分割

【原出願日】2017-06-16

(65)【公開番号】P2022166229

(43)【公開日】2022-11-01

【審査請求日】2022-09-19

(31)【優先権主張番号】15/184,715

(32)【優先日】2016-06-16

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(72)【発明者】

【氏名】サンディープ ラオ

(72)【発明者】

【氏名】カーティク ラマスブラマニアン

(72)【発明者】

【氏名】インドゥ プラサパン

(72)【発明者】

【氏名】ラグ ガネサン

(72)【発明者】

【氏名】パンカージ グプタ

【審査官】佐藤 宙子

(56)【参考文献】

【文献】米国特許出願公開第２０１２／０２３５８５５（ＵＳ，Ａ１）

【文献】米国特許第０６３８０８８７（ＵＳ，Ｂ１）

【文献】独国特許発明第１０２００５０３７６２８（ＤＥ，Ｂ３）

【文献】米国特許出願公開第２００８／０１０６４６０（ＵＳ，Ａ１）

【文献】特開平０９－２６１００８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０１Ｓ ７／００－ ７／４２

Ｇ０１Ｓ １３／００－１３／９５

(57)【特許請求の範囲】

【請求項1】

レーダーハードウェアアクセラレータ（ＨＷＡ）であって、
高速フーリエ変換（ＦＦＴ）エンジンであって、
サンプルのセットを受信し、第１の中間サンプルのセットを提供するように構成される事前処理ブロックであって、前記サンプルのセットを受信するように結合される入力を有する回路であって、前記第１の中間サンプルのセットを提供するために前記サンプルのセットに事前処理演算を選択的に実行するように構成される、前記回路を含む、前記事前処理ブロックと、
前記事前処理ブロックに結合されるウィンドイングプラスＦＦＴブロックであって、ＦＦＴブロックを含み、第２の中間サンプルのセットを提供するために前記第１の中間サンプルのセットをウィンドウベクトルで乗算するように構成され、前記ＦＦＴブロックが、フーリエ変換されたサンプルを生成するために前記第２の中間サンプルのセットにＦＦＴを実行するように構成される、前記ウィンドイングプラスＦＦＴブロックと、
前記ウィンドイングプラスＦＦＴブロックに結合される事後処理ブロックであって、前記フーリエ変換されたサンプルの大きさを計算するように構成される、前記事後処理ブロックと、
を含み、
前記事前処理ブロックと前記ウィンドイングプラスＦＦＴブロックと前記事後処理ブロックとが、１つのストリーミング直列データ経路に接続される、レーダーＨＷＡ。

【請求項2】

請求項１に記載のレーダーＨＷＡであって、
対数大きさ事前処理ブロックと、バックグラウンドに対するレーダーターゲット反射（ｒｅｔｕｒｎｓ）を検出するように構成される一定誤警報率（ＣＦＡＲ）検出器とを含む前記ストリーミング直列データ経路に平行なＣＦＡＲ検出経路におけるＣＦＡＲエンジンを更に含む、レーダーＨＷＡ。

【請求項3】

請求項１に記載のレーダーＨＷＡであって、
前記事前処理ブロックが、前記第１の中間サンプルのセットを提供するために前記サンプルのセットに前記事前処理演算を実行するように前記回路を選択的にイネーブルするように結合される第１のイネーブル回路を更に含む、レーダーＨＷＡ。

【請求項4】

請求項１に記載のＨＷＡであって、
前記ウィンドイングプラスＦＦＴブロックが、前記事前処理されたサンプルのセットが前記ウィンドウベクトルで乗算されるかどうかを判定するように結合される第２のイネーブル回路を更に含む、ＨＷＡ。

【請求項5】

請求項１に記載のＨＷＡであって、
前記事後処理ブロックが、事後処理演算が実行されるかどうかを判定するように結合される第３のイネーブル回路を含む、ＨＷＡ。

【請求項6】

請求項１に記載のレーダーＨＷＡであって、
少なくとも半導体表面を提供する基板を更に含み、
前記ＨＷＡが前記半導体表面に形成される、レーダーＨＷＡ。

【請求項7】

請求項１に記載のレーダーＨＷＡであって、
前記事前処理ブロックの前記回路によって実行される前記事前処理演算が、有限インパルス応答（ＦＩＲ）フィルタリングを含む、レーダーＨＷＡ。

【請求項8】

請求項１に記載のレーダーＨＷＡであって、
前記事前処理ブロックの前記回路によって実行される前記事前処理演算が、出力バッファをも含むスプリットアクセラレータローカルメモリ内のＡＤＣバッファから受信される前記サンプルのセットを事前プログラムされた複素スカラー又は内部ルックアップテーブル（ＬＵＴ）からの特定されたサンプルで乗算することを含む、レーダーＨＷＡ。

【請求項9】

レーダーサブシステムであって、
レーダーデータサンプルストリームを記憶するように構成されるＡＤＣ入力バッファ（ＡＤＣバッファ）と、出力バッファとを含むスプリットアクセラレータローカルメモリと、
前記ＡＤＣバッファに結合され、前記レーダーデータサンプルストリームを受信して前記レーダーデータサンプルストリームを処理するように構成されるハードウェアアクセラレータ（ＨＷＡ）であって、
高速フーリエ変換（ＦＦＴ）エンジンであって、
中間サンプルのセットを生成するように構成される事前処理ブロックであって、
入力と出力とを含む回路であって、前記中間サンプルのセットを提供するために前記レーダーデータサンプルストリームに事前処理演算を選択的に実行するように構成される、前記回路と、
前記回路の出力に結合される第１の入力と、前記回路の入力に結合される第２の入力と、前記中間サンプルのセットを提供するように結合される出力とを有するマルチプレクサと、
を含む、前記事前処理ブロックと、
前記事前処理ブロックに結合されるウィンドイングプラスＦＦＴブロックであって、前記中間サンプルのセットをウィンドウベクトルで乗算し、フーリエ変換されたサンプルを生成するためにＦＦＴを実行する、ように構成される、前記ウィンドイングプラスＦＦＴブロックと、
前記ウィンドイングプラスＦＦＴブロックに結合される事後処理ブロックであって、事後処理されたレーダーデータを生成するために前記フーリエ変換されたサンプルの大きさを計算するように構成され、前記事後処理されたレーダーデータを前記出力バッファに転送するために前記出力バッファの入力に結合される出力を含む、前記事後処理ブロックと、
を含む、前記ＦＦＴエンジンと、
状態機械に結合されるパラメータセット構成メモリであって、いずれも、前記事前処理ブロックと前記ウィンドイングプラスＦＦＴブロックと前記事後処理ブロックとを制御するために前記スプリットアクセラレータローカルメモリと外部メモリとの間の演算及びデータ搬送の連鎖シーケンスの実行のためのパラメータセットをシーケンス処理するようにバスにより前記ＦＦＴエンジンに結合される、前記パラメータセット構成メモリと、
を含む、前記ＨＷＡと、
を含む、レーダーサブシステム。

【請求項10】

請求項９に記載のレーダーサブシステムであって、
前記ＨＷＡが、前記事前処理ブロックと前記ウィンドイングプラスＦＦＴブロックと前記事後処理ブロックとを含むストリーミング直列データ経路に平行な一定誤警報率（ＣＦＡＲ）検出経路におけるＣＦＡＲエンジンであって、バックグラウンドに対するレーダーターゲット反射を検出するように構成される対数大きさ前処理ブロック及びＣＦＡＲ検出器を含む、前記ＣＦＡＲエンジンを更に含む、レーダーサブシステム。

【請求項11】

請求項９に記載のレーダーサブシステムであって、
少なくとも半導体表面を提供する基板を更に含み、
前記ＨＷＡが前記半導体表面に形成される、レーダーサブシステム。

【請求項12】

請求項９に記載のレーダーサブシステムであって、
前記ウィンドイングプラスＦＦＴブロックが、前記事前処理されたサンプルが前記ウィンドウベクトルで乗算されるかどうかを判定するように結合される第１のイネーブル回路を含む、レーダーサブシステム。

【請求項13】

請求項９に記載のレーダーサブシステムであって、
前記事後処理ブロックが、事後処理演算が実行されるかどうかを判定するように結合される第２のイネーブル回路を更に含む、レーダーサブシステム。

【請求項14】

請求項９に記載のレーダーサブシステムであって、
前記事前処理ブロックが、干渉軽減を実行するように更に構成される、レーダーサブシステム。

【請求項15】

請求項９に記載のレーダーサブシステムであって、
前記事前処理ブロックの回路によって実行される前記事前処理演算が、有限インパルス応答（ＦＩＲ）フィルタリングを含む、レーダーサブシステム。

【請求項16】

請求項９に記載のレーダーサブシステムであって、
前記事前処理ブロックの回路によって実行される前記事前処理演算が、前記レーダーデータサンプルストリームを事前にプログラムされた複素スカラー又は内部ルックアッップテーブル（ＬＵＴ）からの特定されたサンプルで乗算することを含む、レーダーサブシステム。

【請求項17】

方法であって、
レーダーシステムのハードウェアアクセラレータ（ＨＷＡ）によって、周波数変調連続波（ＦＭＣＷ）レーダーサンプルのセットを受信することと、
前記ＨＷＡによって、第１の中間サンプルのセットを提供するために第１の回路を用いて前記ＦＭＣＷレーダーサンプルのセットに乗算演算を実行する、又は第１の中間サンプルのセットを提供するために前記第１の回路を迂回する、かどうかを判定することと、
前記ＨＷＡによって、第２の中間サンプルのセットを提供するために前記第１の中間サンプルのセットにウィンドイング演算を実行することと、
前記ＨＷＡによって、フーリエ変換されたサンプルのセットを生成するために前記第２の中間サンプルのセットに高速フーリエ変換（ＦＦＴ）を実行することと、
を含む、方法。

【請求項18】

請求項１７に記載の方法であって、
前記ＨＷＡによってウィンドイング演算を実行することが、前記第２の中間サンプルのセットを提供するために第２の回路を用いて前記第１の中間サンプルのセットに前記ウィンドイング演算を実行する、又は前記第２の中間サンプルのセットを提供するために前記第２の回路を迂回する、かどうかを判定することを含む、方法。

【請求項19】

請求項１７に記載の方法であって、
前記ＨＷＡによって、第２の回路を用いて前記第１の中間サンプルのセットに有限インパルス応答フィルタリング演算を実行する、又は前記第２の回路を迂回する、かどうかを判定することを更に含む、方法。

【請求項20】

請求項１９に記載の方法であって、
前記ＨＷＡによって乗算演算を実行することを判定するが、前記ＦＭＣＷレーダーサンプルのセットに前記乗算演算を実行するかどうかを独立に判定することと、前記有限インパルス応答フィリタリング演算を実行するかどうかを判定することとを含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、レーダーシステムのためのハードウェアアクセラレータに関連する。

【背景技術】

【0002】

レーダーは、飛行機、軍用標的、車両、及び歩行者などのターゲットオブジェクトを検出するために多くの用途において用いられる。レーダーは、アダプティブクルーズコントロール、衝突警告、死角警告、レーン変更支援、駐車支援、及び後方衝突警告のためなど、自動車に関連する多くの応用例において、用途が見出されている。パルスレーダー又は周波数変調連続波（ＦＭＣＷ）レーダーが、従来、そのような応用例において用いられている。

【0003】

レーダーシステムでは、局部発振器（ＬＯ）が送信信号を生成する。電圧制御発振器（ＶＣＯ）が、電圧変動を対応する周波数変動に変換する。送信信号は、増幅されて一つ又は複数の送信ユニットにより送信される。ＦＭＣＷレーダーでは、送信信号の周波数は、時間と共に線形に変動する。この送信信号は、ランプ信号又はチャープ信号と称される。一つ又は複数の障害物が、送信信号を拡散（又は反射）し、これが、ＦＭＣＷレーダーシステムにおける一つ又は複数の受信ユニットにより受信される。

【0004】

送信されたＬＯ信号と、中間周波数（ＩＦ）信号と称される受信した拡散された信号とを混合するミキサからベースバンド信号が得られる。ＩＦ信号は、増幅器及びアンチエイリアスフィルタを含む調整回路によって調整された信号であり、アナログデジタルコンバータ（ＡＤＣ）によりサンプリングされ、その後、拡散を提供する一つ又は複数の近くの障害物の距離及び速度を推定するためにプロセッサ（例えば、マイクロプロセッサ）によって処理される。デジタル化されたＩＦ信号の高速フーリエ変換（ＦＦＴ）における各ピークは、オブジェクトに対応する。ＩＦ信号の周波数は、障害物のレンジ（距離）に比例する。

【0005】

７７ＧＨｚのオートモーティブレーダーは、急速に成長している市場セグメントであり、種々の既存の及び新たな応用例がある。例えば、送信されたチャープ信号の周波数は、約１００マイクロ秒の期間で７７ＧＨｚから８１ＧＨｚまで一定の線形ランプレートで増大するように制御され得る。ＦＭＣＷ変調は、大きなＲＦ掃引帯域幅（高範囲解像度を可能にする）を含む種々の利点のため好ましいレーダー選択肢である一方で、ＩＦ／ＡＤＣ帯域幅を小さく、及びパルスレーダーに比して必要とされるピーク電力消費を低く保つ。

【0006】

ＦＭＣＷレーダーシステム（先進運転支援システム（ＡＤＡＳ）のためなど））のための信号処理は、典型的に、レーダーマイクロコントローラユニット（ＭＣＵ）を用いて実施される。レーダーＭＣＵは、概して、オブジェクト検出及び追跡のため、ＦＦＴハードウェアアクセラレータ及びロックステップセーフティ中央処理装置（ＣＰＵ）を含む。

【0007】

ＦＭＣＷレーダー信号処理は、第１の次元の（レンジ）ＦＦＴ、第２の次元の（ドップラー）ＦＦＴ、及び第３の次元の到来角推定処理（ビームフォーミング）の演算を含む３次元と称されるものを生成することに関与する。高速（鋸歯）ＦＭＣＷレーダー波形を用いる利点は、レーダーにより照射されるオブジェクトの二次元レンジ速度図を提供し得ること、また、デジタルビームフォーミングを用いた複数のＴＸ／ＲＸアンテナの利用を介して到来角が得られることである。

【発明の概要】

【0008】

記載される例において、レーダーハードウェアアクセラレータ（ＨＷＡ）が、高速フーリエ変換（ＦＦＴ）エンジンを含み、ＦＦＴエンジンは、事前処理されたサンプルを生成するために、干渉緩和、有限インパルス応答（ＦＩＲ）フィルタリング、及び、出力バッファも含むスプリットアクセラレータローカルメモリ内のＡＤＣバッファから受信したレーダーデータサンプルを、事前プログラムされた複素スカラーで又は内部ルックアップテーブル（ＬＵＴ）からの特定されたサンプルで乗算することの少なくとも一つを提供する前処理ブロックを含む。ウィンドイングプラス（ｗｉｎｄｏｗｉｎｇ ｐｌｕｓ）ＦＦＴブロック（ウィンドウされたＦＦＴブロック）は、前処理されたサンプルをウィンドウベクトルで乗算し、その後、フーリエ変換されたサンプルを生成するためにＦＦＴを実行するためのＦＦＴブロックによるその後の処理のためである。後処理ブロックは、フーリエ変換されたサンプルの大きさを演算し、後処理されたレーダーデータを生成するためのデータ圧縮オペレーションを実施するためである。処理ブロック、ウィンドウされたＦＦＴブロック、及び後処理ブロックは、一つのストリーミング直列データ経路において接続され、これによりレイテンシーが低減される。

【図面の簡単な説明】

【0009】

【図1】例示の一実施例に従った、レーダー信号処理のためのＨＷＡを含むレーダーシステム部のブロック図表現である。

【0010】

【図2】例示の一実施例に従った、マイクロプロセッサとして示されるプロセッサにバスによりインタフェースされる一例のＨＷＡ実装において示される例示のＨＷＡを含むレーダーサブシステムを示す。

【発明を実施するための形態】

【0011】

図面において、同様の参照番号は、同様の又は同等の要素を指すために用いられる。幾つかの例示される行為又は事象は、異なる順で及び／又は他の行為又は事象と同時に起こり得る。また、幾つかの例示される行為又は事象は、本記載に従った方法論を実装するために必ずしも要求されるわけではない。

【0012】

また、用語「に結合される」又は「と結合する」（及び同様のもの）は、本明細書において更なる限定なしに用いられる場合、間接的又は直接的な電気的接続を示す。そのため、第１のデバイスが第２のデバイスに結合する場合、この接続は、その経路に寄生成分のみ存在する直接的電気的接続を介するもの、又は他のデバイス又は接続を含む介在要素を介する間接的電気的接続を介するものであり得る。間接的結合では、介在要素は、概して、信号の情報を変更しないが、その電流レベル、電圧レベル、及び／又はパワーレベルを調節し得る。

【0013】

ＦＭＣＷレーダー信号処理のための従来のハードウェアアクセラレータ（ＨＷＡ）アーキテクチャは、幾つかの問題を有する。このような問題には、レイテンシー、データをＨＷＡに及びＨＷＡからシーケンスする際の柔軟性の欠落、及び、ＨＷＡによってなされるレーダー信号処理がプロセッサ介在に依存することが含まれる。

【0014】

説明されるＨＷＡは、プロセッサからＨＷＡへの頻繁に用いられる幾つかのレーダー信号処理演算の負担軽減のためのサポートを用いて、カスタマーに対する高性能及び柔軟性を可能にする幾つかの固有の特徴を含むことによってこれらの問題を解決する。

【0015】

図１は、複数のＦＦＴ計算又は演算を実行することを含むレーダー信号処理のためのＦＦＴエンジンを提供するＨＷＡ１２５を含む例示のレーダーシステム部１００のブロック図表現である。図２は、マイクロプロセッサ（μＰ）１３５’として示されるプロセッサにバス１４５によりインタフェースされる一例のＨＷＡ実装において示される例示のＨＷＡ１２５’を含む例示のレーダーサブシステム２００を示す。

【0016】

これらのＦＦＴ演算は、第１次元（レンジ）ＦＦＴ、第２次元（ドップラー）ＦＦＴ、及び第３次元の到来角推定処理（ビームフォーミング）の演算を含む、上述の３つの次元を得ることを含む。ＨＷＡ１２５は図１に示され、コア演算ユニットを有する図２におけるＨＷＡ１２５’は、一つのストリーミング直列データ経路において共に接続される、前処理ブロック２１１、ウィンドウされたＦＦＴブロック２１２、及び後処理ブロック２１３を含む。ＨＷＡ１２５は、ＦＭＣＷレーダーレシーバにおける頻繁に用いられる信号処理演算のためのコンパクトな（即ち、低面積の））実装を可能にする。

【0017】

前処理ブロック２１１、ウィンドウされたＦＦＴブロック２１２、及び後処理ブロック２１３の各々は、前処理ブロック２１１、ウィンドウされたＦＦＴブロック２１２、及び後処理ブロック２１３の任意の組み合わせのためにイネーブル／バイパス（ディセーブル）する独立したマルチプクレス制御を提供するため、図１に示される独立したイネーブル（ＥＮ）回路を含む。これにより、より大きな柔軟性が提供される一方で、カスタマーが種々の処理工程を実装するためにＨＷＡ１２５を用いることを可能にする複数のアクセラレータオペレーションが連鎖処理される。イネーブル／ディセーブルを含むブロックの各々のための全構成（前処理ブロック２１１、ウィンドウされたＦＦＴブロック２１２、後処理ブロック２１３、及び、後述される図２における、任意選択の一定誤警報率（ＣＦＡＲ）エンジン２２０及びＣＦＡＲ検出器２２２）が、図２に示すμＰ１３５’と状態機械２４０で図２に示すパラメータセット構成セット構成メモリ２３５にプログラムされ、その後、パラメータセット構成メモリ２３５のプログラムされた内容に従って各ブロックを構成する。

【0018】

信号処理工程レーダーシステム部１００は、ウィンドウされたＦＦＴブロック２１２を用いて各送信されたチャープに対応するＡＤＣバッファ１２０からのデータサンプルに対して第１次元（レンジ）ＦＦＴを演算することに関与するオブジェクトの３次元画像を得ることを実施する。その後、チャープにわたって実施される第２次元（ドップラー）ＦＦＴが続き、ここで、レンジＦＦＴサンプルは、第１次元ＦＦＴに比して転置順で、ウィンドウされたＦＦＴブロック２１２にフィードされる。また、到来角推定も、ウィンドウされたＦＦＴブロック２１２によるＦＦＴ演算に関与するが、入力における更に別の転置を備える。また、ＨＷＡ１２５は、ウィンドウされたＦＦＴブロック２１２により提供されるＦＦＴ演算からを得たレーダー画像の大きさ又は対数大きさ（ ｌｏｇ－ｍａｇｎｉｔｕｄｅ）を任意選択で演算するために後処理ブロック２１３を有する。更に及び任意選択で、複数のアンテナにわたるレーダー画像の大きさ又は対数大きさの和が、ＦＦＴエンジン２１０を介して後処理ブロック２１３の出力において得られる対応するサンプルをアンテナにわたって通過させ、ＦＦＴエンジン出力の第１のサンプルのみを保持することにより得られる。これは、ＦＦＴ演算の第１の出力がサンプルの和を表すという事実を利用する。そのため、４つのアンテナにわたる和を演算するため、アンテナにわたり各４つの対応するサンプルに対して４ポイントＦＦＴが演算され得る。説明される後処理は、オブジェクト検出に対してＦＦＴデータを準備する際に有用である。オブジェクト検出は、任意選択でＣＦＡＲ検出アルゴリズム（図２におけるＣＦＡＲエンジン２２０参照）を用いることによりなされ得る。

【0019】

レーダーシステム部１００は、通常、少なくとも半導体表面を提供する図１において基板１０５として示される単一の半導体（例えば、シリコン）チップ上にある。基板１０５の一例は、エピタキシャルシリコン表面を有するバルクシリコン基板である。他の基板１０５も用いられ得る。

【0020】

レーダーシステム部１００は、デジタルフロントエンド１１５に結合される、それぞれのアナログフロントエンド構成要素（アンテナ、パワーアンプ、ミキサ、バンドパスフィルタ、低雑音増幅器（ＬＮＡ）、及びアナログデジタルコンバータ（ＡＤＣ））を表わすアナログブロック１１０を含み、アナログブロック１１０はデジタルフロントエンド１１５に結合され、デジタルフロントエンド１１５は、概してデシメータを含み、デシメータは、ＡＤＣにより出力されるサンプルを、それらがＡＤＣ入力バッファ対（ＡＤＣバッファ１２０）に提示される前にダウンサンプル及びフィルタし、ＡＤＣ入力バッファ対は、ＨＷＡ１２５に対する事前処理されたレーダーデータをストアするように機能する。オンチップで示されるが、アンテナはオフチップであってもよい。

【0021】

ＡＤＣバッファ１２０及び出力バッファ１３０はともに、ＨＷＡ１２５に対するローカルメモリ（共に、後述される図２におけるアクセラレータローカルメモリ２１７として示される）を提供する。ローカルメモリ２１７は、デジタルフロントエンド（例えば、図１におけるデジタルフロントエンド１１５）から受信したレーダーデータサンプルをストアするためのＡＤＣバッファ１２０と、後処理ブロック２１３からの後処理されたレーダーデータを受信するための出力バッファ１３０とを含むスプリットメモリである。ＡＤＣバッファ１２０及び出力バッファ１３０は、それぞれ、入力バッファ及び出力バッファとして指定されるが、これらの４つのバッファの各々は、より全般的な適用範囲を有する。例えば、デジタルフロントエンドがＡＤＣバッファ１２０にデータをストリーミングしていない期間の間（フレーム間期間の間など）、ＨＷＡ１２５は、任意のバッファを入力／出力バッファとして用いることができ、このような期間において、ＡＤＣバッファ１２０は、デジタルフロントエンド１１５によるサンプル出力をストアすることに限定されない汎用のバッファとして動作する。

【0022】

ローカルメモリ２１７のスプリット態様は、図２に示すメモリのこれらの４ブロックの各々が、独立してアクセスされ得るようにする。しかし、非スプリットローカルメモリも可能である。ローカルメモリ２１７のためのスプリットメモリは、データが（外部ソースから）ピン－入力メモリに入れられ、ポン－入力バッファからのデータがＦＦＴエンジン２１０にストリーミングされ得る場合など、ピンポン形式でデータ処理を実施するときに有用である。同様に、データがピン出力バッファへストリーミングされるとき、ポン－バッファからの前のデータは、外部エンティティへ搬送され得る。ピン／ポン－入力メモリ及びピン／ポン－出力メモリは、２１７のそれぞれのメモリブロックからアサインされ得る。

【0023】

図２に示すように、μＰ１３５’がバス１４５により結合されて、ＨＷＡ内部メモリ（後述の図２に示される、パラメータセット構成メモリ２３５及び構成レジスタ２４５）、ウィンドウされたＦＦＴブロック２１２内のウィンドウＲＡＭ２１２ａ、及び、ＡＤＣバッファ１２０及び出力バッファ１３０を含む図２に示すローカルメモリ２１７へのアクセスを可能にする。外部メモリブロック１４０が、ＡＤＣバッファ１２０、並びに、出力バッファ１３０及び外部メモリ１４０間でチャンク（ブロック）状にデータを転送するため、ＨＷＡ１２５外部のメモリを含む。バス１４５は、高速インタフェース（ＨＳＩ）１５０及びシリアルポート１５５に接続する。ＨＳＩ １５０は、オートモーティブ応用例において、通常、レーダーシステム部１００と、車両のレーダーシステムの前の任意の障害物／車両のレンジ、速度、及び角度を判定するためにフレーム毎にＨＷＡにより提供されるプロセス処理されたレーダーデータを処理する別の信号処理ユニット（図２に示すμＰ１３５’など））との間のインタフェースを提供する。

【0024】

入力フォーマッタブロック２０３が、ＡＤＣバッファ１２０から入力サンプルを読み、それらを前処理ブロック２１１を含むＦＦＴエンジン２１０にフィードする。入力フォーマッタブロック２０３は、種々のタスクを実施するように構成され得る。例えば、入力フォーマッタブロック２０３は、入力メモリ（ＡＤＣバッファ１２０）からＨＷＡへ（後述される２Ｄメモリインデックスを用いて）データをストリーミングする際のかなりの柔軟性を可能にし、入力データを共役させる（ｃｏｎｊｕｇａｔｅ）及び／又はスケーリングするように構成され得、入ってくるデータを、バイナリ位相変調（ＢＰＭ）パターン（これは、１及び－１のシーケンスである）で乗算するように構成され得、また、入力メモリの循環インデックスを提供し得、これは、ＦＦＴ－ＩＦＦＴアプローチを用いてサブバンドフィルタリングを行うためにＨＷＡが用いられる場合に特に有用であり得る。

【0025】

前処理ブロック２１１は、干渉緩和（例えば、その大きさがプログラム可能な限界を超えるレーダーサンプルからゼロ設定すること）、有限インパルス応答（ＦＩＲ）フィルタリング、及び、入力フォーマッタ２０３から受信したレーダーデータサンプルストリームに対してコンプレクス（ｃｏｍｐｌｅｘ）乗算演算を実行すること、のうち少なくとも一つを提供するためである。コンプレクス乗算演算は、種々のモードの一つであるように構成され得る。周波数シフトモードでは、コンプレクス乗算器周波数は、或るプログラム可能な周波数でレーダーデータサンプルストリームを回転解除させる（ｄｅ－ｒｏｔａｔｅｓ）。スカラー乗算モードでは、レーダーデータサンプルストリームは、図示されるコンプレクス乗算器ブロック２１１ｃを用いて、事前プログラムされた複素スカラーで乗算される。ベクトル乗算モードでは、コンプレクス乗算器ブロック２１１ｃは、レーダーデータサンプルストリームと、コンプレクス乗算器ブロック２１１ｃに結合されるｓｉｎ，ｃｏｓＬＵＴとして示される内部ルックアップテーブル（ＬＵＴ）２１１ａにストアされている複素ベクトルとの要素毎の乗算を実行する。また、前処理ブロック２１１は、入力フォーマッタ２０３の出力とコンプレクス乗算器ブロック２１１ｃとの間に干渉緩和ブロック２１１ｄを含んで示される。干渉緩和ブロック２１１ｄは、干渉サンプルであると判定されたサンプルをゼロ設定／クランピングするために、閾値比較を用い得る。

【0026】

前処理ブロック２１１は、周波数シフト及びＦＦＴスティッチングなどのオペレーションを可能にする。ＦＦＴスティッチングに関して、ＦＦＴエンジンは、概して１０２４ポイントまでのＦＦＴのストリーミングを実施し得る。この能力は、ほとんどのレーダー応用例に対して充分である一方で、ＨＷＡの面積を小さいまま保つ。１０２４ポイントより大きいＦＦＴを実行するため、ＨＷＡは、「ＦＦＴスティッチング能力」を提供し、所与の入力ストリームの複数のサブセットに対して演算される複数の一層小さなサイズのＦＦＴを、入力ストリーム全体の一層大きなサイズのＦＦＴを演算するために用いることができる。一例として、４ＫサイズのＦＦＴが必要とされるとき、それは２つの工程において達成される。第１の工程において、各４番目の入力サンプルが１ＫサイズのＦＦＴを通過する。即ち、間引かれた（ｄｅｃｉｍａｔｅｄ）入力サンプルに対して４つの１ＫポイントＦＦＴが実行される。その後、結果の４×１０２４個のＦＦＴ出力が、４ポイント「スティッチング」ＦＦＴ（１０２４の４ポイントＦＦＴ）を介して送られ、これは、コンプレクス乗算器ブロックによる事前乗算にも関与する。また、前処理ブロック２１１は、ＦＩＲフィルタリングのためのＦＩＲフィルタ２１１ｂを含む。

【0027】

ウィンドウされたＦＦＴブロック２１２は、前処理されたサンプルを、ウィンドウＲＡＭ２１２ａにストアされたウィンドウ係数からのウィンドウベクトルで乗算し、その後、フーリエ変換されたサンプルを生成するためＦＦＴを実行するためのＦＦＴブロック２１２ｂにより処理するためである。後処理ブロック２１３は、フーリエ変換されたサンプルの大きさを演算し、後処理されたレーダーデータを生成するためのデータ圧縮オペレーション（例えば、ログ２オペレーション）を実施するためである。データ圧縮は、任意選択であり、構成可能である。

【0028】

後処理ブロック２１３の出力は、後処理されたレーダーデータを出力バッファ１３０に転送するための出力バッファ１３０の入力に出力フォーマッタブロック２１６により結合される。出力フォーマッタブロック２１６は、後処理ブロック２１３からのストリーミング処理された出力サンプルを出力バッファ１３０に書き込む役割を担っている。

【0029】

出力フォーマッタブロック２１６は更に、種々のタスクを実施するように構成され得る。例えば、出力フォーマッタブロック２１６は、ＨＷＡから出力メモリへ（後述される２Ｄメモリインデックスを用いて）データをストリーミングする際のかなりの柔軟性を可能にし、出力バッファ１３０にストアする前に、データを共役させ及び／又はスケーリングするように構成され得、「宛先スキップサンプル」特徴が、或る数の出力サンプルを初めにおいて（ＨＷＡから）スキップさせる（即ち、放棄させる）。この特徴は（パラメータＤＳＴ ＡＣＮＴ（後述する）に関連して、ＨＷＡからの出力サンプルの特定の連続サブセットのみを出力メモリにストアさせる。これは、ＦＦＴビンの特定のサブセットのみが必要とされるときなどに有用であり得る。

【0030】

ＨＷＡ１２５’は、ストリーミング直列データ経路に平行なＣＦＡＲ検出経路に配置される任意選択のＣＦＡＲエンジン２２０を含んで示されている。ＣＦＡＲエンジン２２０は、前処理ブロック２２１、及びバックグラウンドノイズ（例えば、クラッター及び干渉）に対するレーダーターゲット反射（ｒｅｔｕｒｎｓ）を検出するためのＣＦＡＲ検出器２２２を含む。ＦＦＴエンジン２１０及びＣＦＡＲエンジン２２０は、概して同時に動作しないので、ＨＷＡの面積を低減するために、メモリ及びロジックが、これら二つのエンジン間で共有され得る。図２は、ＦＦＴブロック２１０とＣＦＡＲエンジン２２０との間で共有される共有メモリ２５５を示す。また、後処理ブロック２１３と前処理ブロック２２１との間でロジックが共有され得る。

【0031】

また、パラメータセット構成メモリ２３５（例えば、ＲＡＭとして実装される）が、状態機械２４０に結合され、いずれも、バス１４５によりＦＦＴエンジン２１０に結合されて示されている。状態機械は、所与の時間に何かのステータスをストアする任意のデバイスであり、ステータスを変えるために入力に対して動作し得、及び／又は、任意の所与の変化に対してアクション又は出力を起こし得る。状態機械２４０は、前処理ブロック２１１、ウィンドウされたＦＦＴブロック２１２、及び後処理ブロック２１３を制御するため、アクセラレータローカルメモリ２１７と外部メモリ１４０との間の演算及びデータ搬送の連鎖シーケンスの実行のためパラメータセットをシーケンス処理することを含む、ＨＷＡ１２５’のオペレーションを制御するための役割を担っている。状態機械２４０は、特定されたインデックスで開始及び終了する（開始インデックス及び終了インデックスなど）パラメータセットのシーケンスを介して動くように構成され得る。状態機械２４０は更に、特定の回数、このシーケンスを介してループするように構成され得る。

【0032】

パラメータセット構成メモリ２３５は、ＨＷＡオペレーションの連鎖シーケンスのためにパラメータのセットを事前構成するために用いられる。このメモリは、１６個の異なるオペレーションに対するアクセラレータレジスタ構成を含み得る（各このような構成は、パラメータセットと称される）。これは、ＨＷＡに、μＰ１３５’からの頻繁な介在なしにオペレーションの事前構成された連鎖シーケンスを実施させる。各パラメータセットは、アクセラレータエンジン内部の各構成要素のための種々の構成詳細を含む。例えば、これらの構成パラメータは、読むべきレーダーサンプルの数、サンプル読み出しオペレーションのための開始メモリアドレス、メモリベースアドレス、コア演算エンジンオペレーション（ＦＦＴ、大きさ、位相など）のためのイネーブル／ディセーブル、読み出すべきサンプルの数、サンプル読み出しオペレーションのための開始メモリアドレスなどを含み得る。この特徴は、μＰ１３５’又はその他のプロセッサからの最小の介在で、種々のレーダー信号処理オペレーションの意味のある連鎖又はシーケンス処理を可能にし、その結果、ＦＦＴエンジン２１０、トリガ、及びＤＭＡ連鎖オプションの能力を効率的に利用する。構成レジスタ２４５は、全てのパラメータセットに適用し得る共通構成情報をストアする。

【0033】

また、パラメータセットは、データ転送のために、ＨＷＡをＤＭＡと自律的にインタフェースさせる。各パラメータセットは、パラメータセットに対応する演算をそれが完了した後、ＤＭＡをトリガするようＨＷＡを要求するように構成され得る。これにより、ＨＷＡが、その出力バッファ１３０からのデータの搬送を開始させること、又はＡＤＣバッファ１２０により提供される入力データの新たなセットのその入力バッファへの搬送を開始させることが可能となる。また、各パラメータセットの実行はトリガに応じて成され得る。従って、状態機械は、構成されたトリガ条件が真となるまで、予定されたパラメータセットの実行を遅延させる。トリガの例には、（１）ＡＤＣバッファにおけるデータの可用性を割り込みアナウンスすること、（２）特定のＤＭＡ転送の完了、（３）μＰ１３５’などのメインプロセッサからのソフトウェアトリガが含まれる。

【0034】

レーダーサブシステム２００の全体的なオペレーションは、次のように要約することができる。ＦＦＴエンジン２１０は、パラメータ構成レジスタ（又はＲＡＭ）２４５を介してμＰ１３５’により構成される。その後、状態機械２４０は、ＨＷＡ１２５’の全体的なオペレーションを開始及び制御し、これは、パラメータセット構成メモリ２３５からＦＦＴエンジン２１０（又はＣＦＡＲエンジン２２０）の内部レジスタへの電流オペレーションのために必要とされるパラメータをロードすること、及び事前プログラムされた構成通りにＦＦＴエンジン２１０（又はＣＦＡＲエンジン２２０）を動かすことに関与する。一つの設計において、ＦＦＴエンジン２１０及び関連するメモリ（１２０、１３０、２３５、及び２４５）は、２００ＭＨｚクロックで動く。

【0035】

記載される例において、ＨＷＡは、オペレーションの柔軟性のあるシーケンス（例えば、多次元ＦＦＴ前処理、ウィンドイングＦＦＴ、及び後処理２１３）が、メインプロセッサ１３５（図２のμＰ１３５’）による頻繁な介在なしに連続的に（back-to-back）実施されるように、パラメータセット構成メモリ２３５及び状態機械２４０と共に、一つのストリーミングデータ経路における、前処理、ウィンドウされたＦＦＴ２１２、及び後処理ブロック２１３を含むＦＦＴエンジン２１０を用いることによって上述の問題を解決する。

【0036】

説明される実施例は、説明されるＨＷＡを用いるＦＭＣＷレーダー信号処理の方法を含む。この方法は下記を含み得る。
１．入力バッファ（例えば、ＡＤＣバッファ１２０）からの事前処理されたレーダーデータを、事前処理されたレーダーデータを受信及び処理するためＡＤＣバッファに結合される、ＦＦＴエンジン２１０を含むＨＷＡ１２５へストリーミングすることであって、ＨＷＡが、レンジＦＦＴデータを含む後処理されたレーダーデータを生成するため、干渉閾値設定（ｔｈｒｅｓｈｏｌｄｉｎｇ）、ウィンドウイングＦＦＴ、及びレンジＦＦＴを含む計算を実行するＦＦＴエンジン２１０を含む。
２．後処理されたレーダーデータを出力バッファ１３０にストリーミングすること。
３．出力バッファ１３０からのレンジＦＦＴデータを転置方式で外部メモリ（１４０）に転送すること。この転送は、ダイレクトメモリアクセス（ＤＭＡ）を含み得、ＤＭＡは、ＨＷＡ１２５により自動でトリガされる。
４．上記の計算、事前処理され後処理されたレーダーデータのストリーミング、及び複数のアンテナ（又は、より一般的には複数のチャネル）において受信された事前処理されたストリーミングレーダーデータの転送を反復すること。フレームにおける複数チャープにわたる複数のアンテナに対するレンジＦＦＴデータが、１～３において上述したように演算及び転送される。
複数チャープにわたる複数のアンテナから生じるレンジＦＦＴデータは、その後、下記を含む更なる処理工程において処理される。
５．外部メモリ１４０から入力メモリ（ＡＤＣバッファ１２０）にブロック毎に転送することであって、各ブロックは、フレームにおける複数チャープにわたる一つ又は複数のレンジゲートに対するデータを含む。
６．ＨＷＡを用いて複数のドップラーＦＦＴを実行することであって、各ドップラーＦＦＴは、ブロックに対応する一つ又は複数のレンジゲートの各々の特定のアンテナに対応する。また、ドップラーＦＦＴビンの絶対値が演算され、これらが複数のアンテナにわたって加算される。複数のアンテナにわたる絶対値の加算は、ＨＷＡにおいて適切な長さのＦＦＴ（例えば、４つのアンテナに対する４ポイントＦＦＴ）を動かすことにより実施され得、その後、ＦＦＴ出力の第１のサンプルを選択する。
７．工程６において演算されたドップラーＦＦＴ、及びアンテナにわたるドップラーＦＦＴビンの絶対値の和は、いずれも、ダイレクトメモリアクセス（ＤＭＡ）を介して外部メモリ１４０にストアされ、ＤＭＡはＨＷＡにより自動でトリガされている。
８．レンジＦＦＴに対応する全てのレンジゲートをカバーするために、複数ブロックにわたって工程５、６、７を反復する。

【0037】

またこの方法は更に、前処理ブロック２２１及びＣＦＡＲ検出器２２２を含むストリーミング直列データ経路に平行なＣＦＡＲ検出経路においてＣＦＡＲエンジン２２０を用いてバックグラウンドに対するレーダーターゲット反射を検出することを含み得る。レンジＦＦＴ又はドップラーＦＦＴに対応するサンプルが、周りのサンプルと比較されるプログラムされた特定された閾値を上回るピークを検出するためＣＦＡＲ検出器２２２を介してストリーミングされ得る。

【0038】

また、ＣＦＡＲエンジン２２０は、本願において説明される方法を用いる干渉検出に対しても用いられ得る。ＡＤＣバッファ１２０にストアされた（単一のチャネル上の単一のチャープに対応する）デジタルフロントエンドからのデジタル化された時間ドメインサンプルは、ＨＷＡのＣＦＡＲエンジン２２０にストリーミングされる。ＣＦＡＲエンジン２２０の前処理ブロック２２１は、ストリーミングされたサンプルの大きさ（又は対数大きさ）を演算するために用いることができる。前処理ブロック２２１の出力は、その後、ＣＦＡＲ検出器２２２にストリーミングされ、ＣＦＡＲ検出器２２２は、その大きさが周りのブロックの平均大きさを著しく上回るサンプル（これらのサンプルは、干渉により破損されたと考えられる）を検出する。検出されたサンプルのインデックスは、出力バッファにストアされる。その後、μｐが、検出されたサンプルのインデックスのリストを読み、これらのサンプルの値を補正するために任意の適切なアルゴリズム（１次元補間など）を動かすことができる。

【0039】

上述した方法の変形は下記のとおりである。この方法において、処理は、複数チャープに対応するデジタルフロントエンドからのサンプルがＡＤＣバッファ１２０にストアされたときにのみ開始する。ＡＤＣバッファ１２０におけるサンプルは、行列としてストアされるように見え、各ローは、特定のチャープからのサンプルに対応する。第１の工程において、ＡＤＣバッファ１２０からのサンプルは、第１の一連のリストを得るために、ロー毎にＣＦＡＲエンジンに送られ、各リストは、各ローに対応する検出されたサンプルのインデックスを含む。

【0040】

第２の工程において、ＡＤＣバッファ１２０からのサンプルは、第２の一連のリストを得るために、コラム毎に（２Ｄメモリインデックスを用いて）ＣＦＡＲエンジンに送られ、各リストは、各コラムに対応する検出されたサンプルのインデックスを含む。第３の工程において、第１のリスト及び第２のリスト両方に存在するＡＤＣバッファ１２０からのサンプルの最終リストを得るために、第１の一連のリスト及び第２の一連のリスト（これらは、ＨＷＡの出力バッファ１３０にストアされる）がμΡ（又は他のプロセッサ）により審査される。サンプルのこの最終リストは、干渉により破損しているとして識別される。その後、μΡは、これらの破損されたサンプル（２次元補間など）を補正するために任意の適切なアルゴリズムを用い得る。

【0041】

複数次元の演算、入力バッファからＨＷＡへ及びＨＷＡから出力バッファへの汎用アクセスパターンは、メモリアクセスに対する説明される２Ｄメモリインデックス方式によって可能となる。インデックスメモリアドレス指定は、（ａ）ＡＤＣバッファ１２０にストアされたデータがＨＷＡ１２５にストリーミングされる方式において、及び（ｂ）ＨＷＡ１２５から外にストリーミングされるデータが出力バッファ１３０にストアされる方式において、著しい柔軟性を可能にする。一方で、各パラメータセットは、ＨＷＡ（及び入力フォーマッタ／出力フォーマッタ）の特定の構成（又はオペレーション）を定義し、この特定の構成は、複数のレーダーデータサンプルストリーム（又は、単にサンプルストリーム）、このようなサンプルストリームの数、各サンプルストリームに対する入力サンプルの数、及び各サンプルストリームに対する入力／出力アクセスパターンに対して動作し得、更に、同じパラメータセットにおいてプログラムされ得る。そのため、例えば、単一パラメータセットが、複数のサンプルストリーム（例えば、異なるアンテナからのデータに対応する、各サンプルストリームに対して）に対して２５６ｐｔ ＦＦＴを実行するように構成され得る。

【0042】

２Ｄメモリインデックス方式において、入力メモリ（ＡＤＣバッファ１２０）からＨＷＡへのデータのストリーミングは、パラメータ：ＳＲＣ ＡＤＤＲ、ＳＲＣ ＡＣＮＴ、ＳＲＣ ＡＩＤＸ、ＢＣＮＴ、ＳＲＣ ＢＩＤＸ、及びＳＲＣ ＡＣＮＴにより定義され得る。入力メモリとしてのＡＤＣバッファ１２０からＨＷＡ１２５へのストリーミングのため、ＳＲＣ ＡＣＮＴサンプル（ＳＲＣ ＡＤＤＲから始まる）を含むサンプルストリームがストリーミングされ、各サンプルは、前のサンプルから入力メモリとしてのＡＤＣバッファ１２０において分離されるＳＲＣ ＡＩＤＸバイト（これは、連続するサンプルを分離するアドレスオフセットを（バイトで）特定する）である。ＢＣＮＴが反復の数を特定し、ＳＲＣ ＡＣＮＴサンプルのこのようなサンプルストリームが各々、先行するサンプルストリームからＳＲＣ ＢＩＮＤＸバイトで分離されている各サンプルストリームの第１のサンプルにおいて、ストリーミングされる。同様に、ＨＷＡから出力メモリへのデータのストリーミングは、パラメータ、ＤＳＴ ＡＤＤＲ、ＤＳＴ ＡＣＮＴ、ＤＳＴ ＡＩＤＸ、ＢＣＮＴ、ＤＳＴ ＢＩＤＸにより定義される。２Ｄメモリインデックス方式により、入力及び出力における異なるアクセスパターンが可能となる。そのため、一方が、ＳＲＣ ＡＤＤＲ／ＤＳＴ ＡＤＤＲ、ＳＲＣ ＡＩＤＸ／ＤＳＴ ＡＩＤＸなどを有する。反復（ＢＣＮＴ）の数のみが、入力及び出力ストリーム両方で概して一致する。

【0043】

幾つかの実施例において、ＨＷＡはＦＩＲフィルタにおけるＦＦＴブロック２１０を含まない可能性がある。そのような実施例では、フィルタリングオペレーションは、下記のようにＨＷＡにおいて効率的に実施され得る。第１の工程において、入ってくるサンプルは、（第１のパラメータセットを用いて）ＦＦＴを実行するためにＨＷＡにストリーミングされる。第２の工程において、ＦＦＴに対応するサンプルは、（第２のパラメータセットを用いて）ＨＷＡにストリーミングされ、前処理ブロック２１１及びＦＦＴエンジン２１０はいずれもイネーブルされる。ＦＦＴのサンプルを、所望のフィルタの周波数応答を表す複素ベクトルと乗算するために、コンプレクス乗算器が用いられ、ＦＦＴエンジン２２２が、前処理ブロックの出力に対してＩ－ＦＦＴ（逆ＦＦＴ）を実行する。そのため、全フィルタリングオペレーションが、ＨＷＡを介するデータの２つのストリーミングのみを用いて効率的に実施される。

【0044】

本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

【図1】

【図2】