特許 7445362 データを安全に消去するための高電圧パルスに基づくプログラム処理の実行

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-02-28

(45)【発行日】2024-03-07

(54)【発明の名称】データを安全に消去するための高電圧パルスに基づくプログラム処理の実行

(51)【国際特許分類】

   G11C 8/20 20060101AFI20240229BHJP

   G11C 16/04 20060101ALI20240229BHJP

   G11C 16/22 20060101ALI20240229BHJP

   G11C 16/14 20060101ALI20240229BHJP

【ＦＩ】

G11C8/20

G11C16/04 170

G11C16/22

G11C16/14

【請求項の数】 20

(21)【出願番号】P 2022548824

(86)(22)【出願日】2021-02-12

(65)【公表番号】

(43)【公表日】2023-04-03

(86)【国際出願番号】 US2021017992

(87)【国際公開番号】W WO2021163589

(87)【国際公開日】2021-08-19

【審査請求日】2022-10-11

(31)【優先権主張番号】62/977,126

(32)【優先日】2020-02-14

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/062,453

(32)【優先日】2020-10-02

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】595168543

【氏名又は名称】マイクロン テクノロジー，インク．

(74)【代理人】

【識別番号】100121083

【弁理士】

【氏名又は名称】青木 宏義

(74)【代理人】

【識別番号】100138391

【弁理士】

【氏名又は名称】天田 昌行

(74)【代理人】

【識別番号】100074099

【弁理士】

【氏名又は名称】大菅 義之

(72)【発明者】

【氏名】ムチェラ キショール クマール

(72)【発明者】

【氏名】シンギディ ハリッシュ アール．

(72)【発明者】

【氏名】ラヤプロル ヴァムシ パヴァン

(72)【発明者】

【氏名】マルシェ アシュトシュ

(72)【発明者】

【氏名】ラットナム サムパス ケー．

【審査官】小林 紀和

(56)【参考文献】

【文献】特開平１０－１９９２６５（ＪＰ，Ａ）

【文献】特開２００２－２３０９８２（ＪＰ，Ａ）

【文献】特開２０１９－０５３８０５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ ８／２０

Ｇ１１Ｃ １６／０４

Ｇ１１Ｃ １６／２２

Ｇ１１Ｃ １６／１４

(57)【特許請求の範囲】

【請求項1】

メモリコンポーネントに対するセキュア消去処理の実行要求を受信するステップと、
読出し処理中に前記メモリコンポーネントの非選択ワード線に印加される電圧レベルを決定するステップと、
処理装置によって、前記メモリコンポーネントの少なくとも１つのワード線に、プログラム処理で印加され、前記メモリコンポーネントのメモリセルを、前記読出し処理中に前記メモリコンポーネントの前記非選択ワード線に印加される電圧レベルを超える他の電圧レベルとするような電圧パルスを印加して、前記セキュア消去処理を実行するステップと、
を備える方法。

【請求項2】

前記少なくとも１つのワード線の各メモリセルは、後続の読出し処理中に、前記少なくとも１つのワード線への前記電圧パルスの印加に応答して開放状態となることを特徴とする、請求項１に記載の方法。

【請求項3】

前記後続の読出し処理は、前記メモリコンポーネントの特定のワード線に関連付けられたデータを取り出すことであり、前記後続の読出し処理の結果は、前記後続の読出し処理の際に開放状態である、前記少なくとも１つのワード線の各メモリセルに基づいた同じ値に対応する、ことを特徴とする請求項２に記載の方法。

【請求項4】

前記少なくとも１つのワード線の各メモリセルは、前記プログラム処理の際の前記電圧パルスの印加に応答した、前記決定された電圧レベルを超えるしきい値電圧状態である、ことを特徴とする請求項１に記載の方法。

【請求項5】

前のセキュア消去処理に応答して、前記電圧パルスが、前記メモリコンポーネントの特定のワード線に印加されたか否かを決定するステップと、
前記電圧パルスが前記特定のワード線に印加されていないと決定された場合に、当該特定のワード線を、前記電圧パルスが印加される前記少なくとも１つのワード線として選択するステップと、
をさらに備えることを特徴とする、請求項１に記載の方法。

【請求項6】

前のセキュア消去処理に応答して、前記電圧パルスが、前記メモリコンポーネントの特定のワード線に印加されたか否かを決定するステップと、
前記電圧パルスが前記特定のワード線に印加されていないと決定された場合に、異なるワード線を、前記電圧パルスが印加される前記少なくとも１つのワード線として選択するステップと、
をさらに備えることを特徴とする、請求項１に記載の方法。

【請求項7】

前記少なくとも１つのワード線は、安全に消去されるべき前記メモリコンポーネントの各ブロック内の、１または複数のワード線に対応する、ことを特徴とする請求項１に記載の方法。

【請求項8】

メモリコンポーネントと、
前記メモリコンポーネントと処理可能に結合された処理装置であって、：
メモリコンポーネントに対するセキュア消去処理の実行要求を受信し、
読出し処理中に前記メモリコンポーネントの非選択ワード線に印加される電圧レベルを決定し、
前記メモリコンポーネントの少なくとも１つのワード線に、プログラム処理で印加され、前記メモリコンポーネントのメモリセルを、前記読出し処理中に前記メモリコンポーネントの前記非選択ワード線に印加される電圧レベルを超える他の電圧レベルとするような電圧パルスを印加して、前記セキュア消去処理を実行する
処理装置と、を備えるシステム。

【請求項9】

前記少なくとも１つのワード線の各メモリセルは、後続の読出し処理中に、前記少なくとも１つのワード線への前記電圧パルスの印加に応答して開放状態となることを特徴とする、請求項８に記載のシステム。

【請求項10】

前記後続の読出し処理は、前記メモリコンポーネントの特定のワード線に関連付けられたデータを取り出すことであり、前記後続の読出し処理の結果は、前記後続の読出し処理の際に開放状態である、前記少なくとも１つのワード線の各メモリセルに基づいた同じ値に対応する、ことを特徴とする請求項９に記載のシステム。

【請求項11】

前記少なくとも１つのワード線の各メモリセルは、前記プログラム処理の際の前記電圧パルスの印加に応答した、前記決定された電圧レベルを超えるしきい値電圧状態である、ことを特徴とする請求項８に記載のシステム。

【請求項12】

前記処理装置がさらに、
前のセキュア消去処理に応答して、前記電圧パルスが、前記メモリコンポーネントの特定のワード線に印加されたか否かを決定し、
前記電圧パルスが前記特定のワード線に印加されていないと決定された場合に、当該特定のワード線を、前記電圧パルスが印加される前記少なくとも１つのワード線として選択する、
ことを特徴とする、請求項８に記載のシステム。

【請求項13】

前記少なくとも１つのワード線は、安全に消去されるべき前記メモリコンポーネントの各ブロック内の、１または複数のワード線に対応する、ことを特徴とする請求項８に記載のシステム。

【請求項14】

前記処理装置がさらに、
前のセキュア消去処理に応答して、前記電圧パルスが、前記メモリコンポーネントの特定のワード線に印加されたか否かを決定し、
前記電圧パルスが前記特定のワード線に印加されていないと決定された場合に、異なるワード線を、前記電圧パルスが印加される前記少なくとも１つのワード線として選択する、
ことを特徴とする、請求項８に記載のシステム。

【請求項15】

メモリコンポーネントと、
前記メモリコンポーネントと処理可能に結合された処理装置であって、：
メモリサブシステムに対するセキュア消去処理の実行指示を受信し、
データを記憶する、前記メモリサブシステムの複数のブロックを決定し、
メモリサブシステムの読出し処理のために、前記複数のブロックの１のブロックの非選択ワード線に印加される電圧レベルを決定し、
前記メモリサブシステムに対する前記セキュア消去処理の前記実行指示の受信に応じて、データを記憶する前記複数のブロックの各ブロックの少なくとも１つのワード線に、前記読出し処理のために前記非選択ワード線に印加される電圧レベルより高い他の電圧レベルの電圧パルスを印加するプログラム処理を実行する
処理装置と、を備えるシステム。

【請求項16】

各ブロックの前記少なくとも１つのワード線の各メモリセルは、後続の読出し処理中に、前記少なくとも１つのワード線への前記電圧パルスの印加に応答して開放状態となることを特徴とする、請求項１５に記載のシステム。

【請求項17】

前記後続の読出し処理は、前記複数のブロックに記憶された前記データを取り出すことであり、前記後続の読出し処理の結果は、前記後続の読出し処理の際に開放状態である、前記少なくとも１つのワード線の各メモリセルに基づいた同じ値に対応する、ことを特徴とする請求項１６に記載のシステム。

【請求項18】

各ブロックの前記少なくとも１つのワード線の各メモリセルは、前記電圧パルスの印加に応答した、前記決定された電圧レベルを超えるしきい値電圧状態である、ことを特徴とする請求項１５に記載のシステム。

【請求項19】

前記処理装置がさらに、
前のセキュア消去処理に応答して、前記電圧パルスが、特定ブロックの前記メモリコンポーネントの特定のワード線に印加されたか否かを決定し、
前記電圧パルスが前記特定のワード線に印加されていたと決定された場合に、前記特定ブロックの当該特定のワード線を、前記電圧パルスが印加される前記特定ブロックの前記少なくとも１つのワード線として選択する、
ことを特徴とする、請求項１５に記載のシステム。

【請求項20】

前記処理装置がさらに、
前のセキュア消去処理に応答して、前記電圧パルスが、特定ブロックの前記メモリコンポーネントの特定のワード線に印加されたか否かを決定し、
前記電圧パルスが前記特定のワード線に印加されていないと決定された場合に、前記特定ブロックの当該特定のワード線を、前記電圧パルスが印加される前記特定ブロックの前記少なくとも１つのワード線として選択する、
ことを特徴とする、請求項１５に記載のシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は概してメモリサブシステムに関し、特に、メモリサブシステム内のデータを安全に消去するための高電圧パルスに基づくプログラム処理の実行に関するものである。

【背景技術】

【0002】

メモリサブシステムは、データを記憶する１またはそれ以上のメモリコンポーネントを含むことができる。メモリコンポーネントは、例えば、不揮発性メモリコンポーネントや揮発性メモリコンポーネントが可能である。一般的には、ホストシステムが、データをメモリコンポーネントに保存して、メモリコンポーネントからデータを取り出すためにメモリサブシステムを利用することができる。

【図面の簡単な説明】

【0003】

本開示は、以下に示す詳細な説明および、添付する本開示の様々な実施形態の図面によってより完全に理解されるであろう。

【図1】図１は、本開示のいくつかの実施形態によるメモリサブシステムを含むコンピュータ環境の例を示す。

【図2】図２は、いくつかの実施形態による、高電圧パルスに基づいてプログラム処理を実行する方法例のフローチャートである。

【図3】図３は、本開示のいくつかの実施形態による、メモリセルへの高電圧パルスの印加を示す。

【図4A】図４Ａは、本開示のいくつかの実施形態による、ブロックのワード線への高電圧パルスの印加に応答するブロックのワード線を示す。

【図4B】図４Ｂは、本開示のいくつかの実施形態による、ブロックのワード線への高電圧パルスの印加後の読出し処理に応答したブロックのメモリセルを示す。

【図5】図５は、いくつかの実施形態による、メモリコンポーネントの各ブロック内のワード線に高電圧パルスを印加する方法例のフローチャートである。

【図6】図６は、本開示の実装を動作（処理）させることが可能なコンピュータシステムの例に係るブロック図である。

【発明を実施するための形態】

【0004】

本開示の態様は、メモリサブシステム内のデータを安全に消去するための高電圧パルスに基づくプログラム処理の実行に関するものである。メモリサブシステムは、記憶装置、メモリモジュール、あるいは記憶装置とメモリモジュールの組み合わせであることが可能である。記憶装置やメモリモジュールの例は、図１と共に、以下に示される。一般的に、ホストシステムは、データを記憶する１またはそれ以上のメモリデバイスを含むメモリサブシステムを利用することができる。ホストシステムは、メモリサブシステムに記憶すべきデータを供給し、メモリサブシステムから取り出すべきデータを要求することができる。メモリデバイスは、不揮発性メモリデバイスであってもよい。不揮発性メモリデバイスは、１つ以上のシリコンダイのパッケージである。それぞれのシリコンダイは、１以上のプレーンを備えている。いくつかのタイプの不揮発性メモリデバイス（例えば、ＮＡＮＤデバイス）では、各プレーンは、一組の物理ブロックのセットから構成される。一部のメモリデバイスでは、ブロックは消去可能な最小の領域である。各ブロックは、一連のページで構成されている。各ページは、データのビットを記憶する、一連のメモリセットから構成される。

【0005】

従来のメモリサブシステムは、メモリサブシステムに含まれるメモリデバイスに記憶されたデータを消去するために、消去処理を実行する。例えば、消去処理を実行するために、従来のメモリサブシステムは、各メモリデバイスでデータを記憶する各ブロックに記憶されたデータを消去するか、あるいは破壊することができる。しかしながら、メモリサブシステムに含まれる全てのデバイスのブロック毎にこのような消去処理を実行することは、多くの時間を費やすことになる。

【0006】

本開示の態様は、メモリサブシステム内のデータを安全に消去するための高電圧パルスに基づくプログラム処理の実行によって、上記の、およびその他の欠点に対処する。例えば、セキュア消去処理（安全な消去処理）を受けることで、メモリサブシステムのデータを破壊する、あるいは、その他、データにアクセスできない、または回復できないようにすることができる。このセキュア消去処理を実行するために、ホストシステムからのデータを記憶している各ブロックの一本のワード線に、高電圧パルスを印加することができる。１つのブロックは、各ワード線が一連のメモリセルである複数のワード線を有することができる。読出し処理において、データを読み出すワード線には読出し電圧信号を印加しつつ、データを読み出さない、ブロックの残りのあるいは選択されていないワード線には通過電圧信号を印加することによって、ブロックの１つのワード線からのデータが読み出される。通過電圧信号の印加によって、選択されていないワード線のメモリセルを導通状態としつつ、選択されたワード線に印加される読出し電圧信号が、選択されたワード線の各メモリセルに記憶されたビット値を表すしきい値電圧状態に基づいて、メモリセルを、導通状態（すなわち短絡状態）または抵抗状態（すなわち開放状態）のいずれかにすることができる。例えば、印加された読出し電圧信号がメモリセルのしきい値電圧状態を超える場合、メモリセルを短絡状態とすることができ、第１の値（例えば’１’）と解釈することが可能である。そうでない場合、印加された読出し電圧信号がメモリセルのしきい値電圧状態を超えない場合、メモリセルを開放状態とすることができ、異なる、あるいは第２の値（例えば’０’）と解釈することが可能である。

【0007】

前述したように、プログラム処理は、データを安全に消去するための高電圧パルスに基づくことができる。ワード線の各メモリセルを開放状態にする結果として、ブロックの読出し処理が単一の値（例えば、０、または複数の０のビット）となるように、高電圧パルスをブロックの少なくとも一つのワード線に印加することができる。例えば、プログラムパルス電圧の大きさは、メモリサブシステムがブロックの読出し処理を実行している際に選択されていないワード線に使用される電圧よりも、プログラムされたメモリセルが高い電圧を有するように設定することができる。従って、ブロック内の特定のワード線の各メモリセルは、読出し閾値電圧状態又はパス電圧状態のいずれか（例えば、読出し閾値電圧状態又はパス電圧状態のいずれかの電圧レベル）を超える高電圧状態にあることができる。従って、後続の読出し処理がブロックで実行される場合、ワード線は、選択されたワード線の読出し処理に影響を与え得、読出し処理は読出し対象のワード線の各メモリセルに対して同じ値（例えば、一つの’０’）を返す。例えば、通過電圧信号は、特定の選択されていないワード線に印加することができ、特定のワード線の各メモリセルは、高電圧パルスの結果として高電圧レベルまたは状態にあるので、返される値は、選択された読出し対象のワードラインに記憶されている実際の値に関係なく、すべて’０’の値とされることができる。

【0008】

本開示の利点としては、これに限定されるものではないが、メモリサブシステムの消去処理を実行するために使用される時間およびエネルギーの量の減少が含まれる。例えば、ブロックの各ワード線の各メモリセルに対して消去または他のそのような処理を実行するのとは対照的に、ブロックの単一のワード線の各メモリセルに高電圧パルスを印加することができるので、より短時間でセキュア消去処理を完了することができる。その結果、セキュア消去処理を実行するのに必要な時間が短くなるので、メモリサブシステムを使用してより多くの他のメモリ処理を実行することができ、メモリサブシステムの性能を向上させることができる。

【0009】

図１は、本開示のいくつかの実施形態によるメモリサブシステム１１０を含むコンピュータ環境１００の例を示す。メモリサブシステム１１０は、メモリコンポーネント１１２Ａ～１１２Ｎ（以下、「メモリデバイス」とも呼ぶ）などの媒体を含むことができる。メモリコンポーネント１１２Ａ～１１２Ｎは、揮発性メモリコンポーネント、不揮発性メモリコンポーネント、あるいはそれらの組み合わせが可能である。メモリサブシステム１１０は、記憶装置、メモリモジュール、あるいは記憶装置とメモリモジュールの組み合わせであることが可能である。記憶装置の例としては、ソリッドステートドライブ（ＳＳＤ）、フラッシュアレイ、フラッシュドライブ、ユニバーサルシリアルバス（ＵＳＢ）フラッシュドライブ、組込み型マルチメディアコントローラ（ｅＭＭＣ）ドライブ、ユニバーサルフラッシュストレージ（ＵＦＳ）ドライブ、ハードディスクドライブ（ＨＤＤ）などが挙げられる。メモリモジュールの例としては、デュアルインラインメモリモジュール（ＤＩＭＭ）、スモールアウトラインＤＩＭＭ（ＳＯ－ＤＩＭＭ）、および不揮発性デュアルインラインメモリモジュール（ＮＶＤＩＭＭ）が含まれる。

【0010】

コンピュータ環境１００は、メモリシステムと結合されたホストシステム１２０を含むことができる。メモリシステムは、１つまたは複数のメモリサブシステム１１０を含むことができる。いくつかの実施形態では、ホストシステム１２０は、異なるタイプのメモリサブシステム１１０に結合される。図１は、１つのメモリサブシステム１１０に結合されたホストシステム１２０の一例を示す。ホストシステム１２０は、メモリサブシステム１１０を使用して、例えば、メモリサブシステム１１０にデータを書き込み、メモリサブシステム１１０からデータを読み出す。本明細書で使用される「結合」とは、一般に、有線であるか無線であるかに関わらず、電気的、光学的、磁気的、その他の接続を含む、間接的な通信接続または直接的な通信接続(例えば、介在する構成要素のない)であり得る、構成要素（コンポーネント）間の接続を指す。

【0011】

ホストシステム１２０は、デスクトップコンピュータ、ラップトップコンピュータ、ネットワークサーバ、モバイルデバイス、組込みコンピュータ（例えば、車両、産業機器、またはネットワーク化された商用デバイスに含まれるもの）などのコンピュータデバイス、またはメモリおよびプロセッシングデバイスを含むようなコンピュータデバイスとすることができる。ホストシステム１２０は、ホストシステム１２０がメモリサブシステム１１０からデータを読出したりデータを書き込むことができるように、メモリサブシステム１１０を含むかまたは結合することができる。ホストシステム１２０は、物理ホストインターフェースを介してメモリサブシステム１１０に結合することができる。物理ホストインターフェースの例は、シリアルアドバンストテクノロジーアタッチメント（ＳＡＴＡ）インターフェース、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）インターフェース、ユニバーサルシリアルバス（ＵＳＢ）インターフェース、ファイバチャネル、シリアルアタッチドＳＣＳＩ（ＳＡＳ）などを含むが、これらに限定されない。物理ホストインターフェースは、ホストシステム１２０とメモリサブシステム１１０との間でデータを伝送するために使用することができる。ホストシステム１２０は、さらに、メモリサブシステム１１０がＰＣＩｅインターフェースによってホストシステム１２０に結合されたときに、ＮＶＭエクスプレス（ＮＶＭｅ）インターフェースを利用してメモリコンポーネント１１２Ａ～１１２Ｎにアクセスすることができる。物理ホストインターフェースは、メモリサブシステム１１０とホストシステム１２０との間で制御、アドレス、データ、および他の信号を渡すためのインターフェースを提供することができる。

【0012】

メモリコンポーネント１１２Ａ～１１２Ｎは、異なるタイプの不揮発性メモリコンポーネントおよび／または揮発性メモリコンポーネントの任意の組合せを含むことができる。不揮発性メモリコンポーネントの例としては、ネガティブＡＮＤ（ＮＡＮＤ）型フラッシュメモリを含む。メモリコンポーネント１１２Ａ～１１２Ｎのそれぞれは、シングルレベルセル（ＳＬＣｓ）、マルチレベルセル（ＭＬＣｓ）、トリプルレベルセル（ＴＬＣｓ）、またはクワッドレベルセル（ＱＬＣｓ）などのメモリセルの1つまたは複数のアレイを含むことができる。いくつかの実施形態では、特定のメモリコンポーネントは、メモリセルのＳＬＣ部分およびＭＬＣ部分の両方を含むことができる。各メモリセルは、ホストシステム１２０によって使用されるデータの１つ以上のビットを記憶することができる。ＮＡＮＤ型フラッシュメモリ等の不揮発性について説明したが、メモリコンポーネント１１２Ａ～１１２Ｎは、揮発性メモリ等の他の種類のメモリに基づくものであってもよい。いくつかの実施形態では、メモリコンポーネント１１２Ａ～１１２Ｎは、ランダムアクセスメモリ（ＲＡＭ）、読出し専用メモリ（ＲＯＭ）、動的ランダムアクセスメモリ（ＤＲＡＭ）、シンクロナス動的ランダムアクセスメモリ（ＳＤＲＡＭ）、相変化メモリ（ＰＣＭ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）、否定論理和（ＮＯＲ）フラッシュメモリ、電気的消去可能プログラマブル読出し専用メモリ（ＥＥＰＲＯＭ）、および不揮発性メモリセルのクロスポイントアレイとすることができるが、これらに限定されない。不揮発性メモリのクロスポイントアレイは、スタック可能なクロスグリッドデータアクセスアレイと共に、バルク抵抗の変化に基づいてビット記憶を実行することができる。さらに、多くのフラッシュベースのメモリとは対照的に、クロスポイント不揮発性メモリは、書き込みインプレース処理を実行することができ、不揮発性メモリセルが事前に消去されることなく不揮発性メモリセルをプログラムすることができる。さらに、メモリコンポーネント１１２Ａ～１１２Ｎのメモリセルは、データ記憶に使用されるメモリコンポーネントの単位を参照可能な、メモリページまたはブロックとしてグループ化することができる。

【0013】

メモリシステムコントローラ１１５（以下、「コントローラ」と呼ぶ）は、メモリコンポーネント１１２Ａ～１１２Ｎと通信して、メモリコンポーネント１１２Ａ～１１２Ｎにおけるデータの読出し、データの書き込み、データの消去、その他の同様な処理を実行することができる。コントローラ１１５は、１つまたは複数の集積回路および／またはディスクリート部品、バッファメモリ、またはそれらの組合せなどのハードウェアを含むことができる。コントローラ１１５は、マイクロコントローラ、特殊目的の論理回路（例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）等)、又は他の適切なプロセッサとすることができる。コントローラ１１５は、ローカルメモリ１１９に記憶された命令を実行するように構成されたプロセッサ（処理装置）１１７を含むことができる。図示の例では、コントローラ１１５のローカルメモリ１１９は、メモリサブシステム１１０とホストシステム１２０との間の通信処理を含む、メモリサブシステム１１０の処理を制御する様々なプロセス（処理）、動作、論理フロー、およびルーチンを実行するための命令を記憶するように構成された組込みメモリを含む。いくつかの実施形態では、ローカルメモリ１１９は、メモリポインタ、フェッチされたデータなどを記憶するメモリレジスタを含むことができる。ローカルメモリ１１９はまた、マイクロコードを記憶するための読出し専用メモリ（ＲＯＭ）を含むことができる。図１の例示的なメモリサブシステム１１０は、コントローラ１１５を含むものとして示されているが、本開示の別の実施形態では、メモリサブシステム１１０はコントローラ１１５を含まなくてもよく、代わりに外部制御（例えば、外部ホストによって、またはメモリサブシステムとは別個のプロセッサもしくはコントローラによって提供される）に依存してもよい。

【0014】

一般に、コントローラ１１５は、ホストシステム１２０からコマンドまたは処理を受信することができ、コマンドまたは処理を命令または適切なコマンドに変換して、メモリコンポーネント１１２Ａ～１１２Ｎへの所望のアクセスを達成することができる。コントローラ１１５は、ウェアレベリング処理、ガベージコレクション処理、エラー検出およびエラー訂正符号（ＥＣＣ）処理、暗号化処理、キャッシュ処理、ならびにメモリコンポーネント１１２Ａ～１１２Ｎに関連付けられた論理アドレス（例えば、論理ブロックアドレス（ＬＢＡ））と物理アドレス（例えば、物理ブロックアドレス）との間のアドレス変換などの他の処理を担当することができる。コントローラ１１５は、物理ホストインターフェースを介してホストシステム１２０と通信するホストインターフェース回路をさらに含むことができる。ホストインターフェース回路は、ホストシステムから受信されたコマンドを、メモリコンポーネント１１２Ａ～１１２Ｎにアクセスするためのコマンド命令に変換し、メモリコンポーネント１１２Ａ～１１２Ｎに関連付けられた応答をホストシステム１２０のための情報に変換することができる。

【0015】

メモリサブシステム１１０はまた、図示されていない追加の回路または構成要素を含むことができる。いくつかの実施形態では、メモリサブシステム１１０は、キャッシュまたはバッファ（例えば、ＤＲＡＭ）と、コントローラ１１５からアドレスを受け取り、メモリコンポーネント１１２Ａ～１１２Ｎにアクセスするためにそのアドレスをデコードすることができる、アドレス回路（例えば、行デコーダおよび列デコーダ）とを含むことができる。メモリコンポーネント１１２Ａ～１１２Ｎのいずれかは、メモリコンポーネント１１２のメモリセルを管理し、メモリサブシステムコントローラ１１５と通信し、メモリサブシステムコントローラ１１５から受信したメモリ要求（例えば、読出しまたは書き込み）を実行するための、メディアコントローラ（例えば、メディアコントローラ１１３Ａおよびメディアコントローラ１１３Ｎ）を含むことができる。

【0016】

メモリサブシステム１１０は、メモリサブシステム１１０の消去処理を実行するために使用可能なプログラム処理コンポーネント１１３を含む。いくつかの実施形態では、コントローラ１１５は、ウェアレベリングコンポーネント１１３の少なくとも一部を含む。例えば、コントローラ１１５は、本明細書に記載された処理を実行するため、ローカルメモリ１１９に記憶された命令を実行するように構成されたプロセッサ１１７(処理装置)を含むことができる。いくつかの実施形態では、プログラム処理コンポーネント１１３は、ホストシステム１２０、アプリケーション、またはオペレーティングシステムの一部である。

【0017】

プログラム処理コンポーネント１１３は、セキュア消去処理の実行要求の受信に応答して、プログラム処理中に高電圧パルスをワード線に印加するために使用できる。セキュア消去処理は、１つまたは複数のブロックに記憶されたデータを破壊すること、または他の方法で回復不能にすることに対応することができる。プログラム処理コンポーネント１１３は、読出し処理が実行されるときに、選択されていないワード線に印加されるパス電圧レベルを決定することができる。プログラム処理コンポーネント１１３は、ブロック内のワード線に電圧パルスを印加することができ、印加された電圧パルスは、メモリセルのすべてを、読出し処理で使用されるパス電圧レベルよりも高い電圧レベルにプログラムする。いくつかの実施形態では、プログラム処理コンポーネント１１３は、セキュア消去処理を受けたことに応答して、安全に消去されるべきメモリサブシステムの各ブロックの単一のワード線に電圧パルスを印加することができる。したがって、プログラム処理コンポーネント１１３は、ホストシステムからのセキュア消去処理の受信に応答して、メモリサブシステムに格納されたデータを安全に破壊することができる。いくつかの実施形態では、プログラム処理コンポーネント１１３は、メモリコンポーネントに記憶されたデータを効果的に破壊またはアクセス不能にするように、選択されていないワード線および／またはビット線に対するプログラム処理、または任意の他のタイプのプログラム処理を実行して、メモリセルにおけるしきい値電圧を、読出し処理で使用されるパス電圧を上回るターゲット電圧レベルを超えて増大させることができる。プログラム処理コンポーネント１１３の処理に関するさらなる詳細は、以下で説明する。

【0018】

いくつかの実施形態では、メモリコンポーネント１１２Ａ～１１２Ｎは、マネージドメモリデバイス（managed memory device）（例えば、マネージドＮＡＮＤ）であってもよく、これは、同じメモリデバイスパッケージ内でメモリ管理のためにローカルコントローラ１３０と組み合わされたロウメモリデバイス（素のメモリデバイス：raw memory device）である。ローカルコントローラ１３０は、プログラム処理コンポーネント１１３を含むことができる。

【0019】

図２は、いくつかの実施形態による、高電圧パルスに基づいてプログラム処理を実行する方法例２００のフローチャートである。方法２００は、ハードウェア（例えば、処理装置、回路、専用ロジック、プログラマブルロジック、マイクロコード、装置のハードウェア、集積回路等）、ソフトウェア（例えば、処理装置上で処理または実行される命令）、又はそれらの組み合わせを含むロジック処理によって実行することができる。いくつかの実施形態では、方法２００は、図１のプログラム処理コンポーネント１１３によって実行される。特定のシーケンスまたは順序で示されているが、別段の指定がない限り、プロセス（処理）の順序は変更することができる。したがって、図示された実施形態は、例としてのみ理解されるべきであり、図示されたプロセス（処理）は、異なる順序で実行することができ、いくつかのプロセス（処理）は、並列に実行されてもよい。さらに、様々な実施形態では、１つまたは複数のプロセス（処理）を省略することができる。従って、全ての実施形態において全てのプロセス（処理）が必要とされるわけではない。他の処理フローも可能である。

【0020】

図２に示すように、処理２１０において、ロジック処理は、セキュア消去処理の実行要求を受信する。例えば、セキュア消去処理は、メモリサブシステムの１つまたは複数のメモリコンポーネントに記憶されたデータがこれ以上検索またはアクセス可能でなくすべきことを示す。いくつかの実施形態では、セキュア消去処理は、メモリサブシステムに記憶されたデータが破壊されるか、または、その他の効果的に消去されることを示す。この要求は、データの記憶でメモリサブシステムを利用しているホストシステムから受信することができる。処理２２０において、ロジック処理は、読出し処理のために、メモリコンポーネントの選択されていないワード線に印加される電圧レベルを決定する。ブロックを含むメモリコンポーネントの読出し処理中に、この電圧レベルをブロックの選択されていないワード線に印加される電圧とし、同時に、前記ブロックの選択されたワード線には１つまたは複数の読出し閾値電圧が印加されても良い。選択されていないワード線に印加される電圧レベルは、パス電圧レベルと呼ぶことができる。いくつかの実施形態では、パス電圧レベルは、読出し閾値電圧のいずれよりも高い電圧とすることができる。同一または代替の実施形態において、メモリサブシステムのコントローラがアクセス可能なデータ構造に、パス電圧レベルの電圧情報を記憶することができる。

【0021】

処理２３０において、ロジック処理は、セキュア消去処理の実行要求を受信すると、読出し処理中にメモリコンポーネントの選択されていないワード線に印加される電圧レベルを超える他の電圧レベルの電圧パルスを、メモリコンポーネントの少なくとも１つのワード線に印加してセキュア消去処理を実行する。セキュア消去処理は、プログラム処理中に電圧パルスを印加することによって、その後のいかなる読み取り操作でも、メモリサブシステムに記憶されたデータを回復したり取り戻すことができないように、メモリサブシステムに記憶されたデータを破壊するために使用することができる。いくつかの実施形態では、電圧パルスを、特定のワード線の各メモリセルの閾値電圧レベルの記憶に使用することができ、ここで、各メモリセルの閾値電圧レベルは、読出し処理で選択されていないワード線に印加されるパス電圧レベルを超える。したがって、増加した電圧が、読出し処理でワード線を非選択とするのに用いられた、以前のパス電圧を超える場合に、その増加した電圧をワード線に印加することができる。ワード線に印加される増加した電圧は、ワード線の各メモリセルがパス電圧レベルを超える電圧状態になるという結果を生じうる。いくつかの実施形態では、メモリコンポーネントに記憶されたデータを効果的に破壊またはアクセス不能にするために、印加された電圧パルスを、選択されていないワード線またはビット線の電圧バイアスを変更するために使用することができる。

【0022】

図３は、本開示のいくつかの実施形態による、メモリセルへの高電圧パルスの印加を図示する。高電圧パルスの印加は、図１のプログラム処理コンポーネント１１３によって実行することができる。

【0023】

図３に示すように、メモリセルは、各状態が論理ビット値を表す、複数の閾値電圧状態を記憶することができる。例えば、第１の電圧状態３１０は値「１１」を表すことができ、第２の電圧状態３２０は値「０１」を表すことができ、第３の電圧状態３３０は値「００」を表すことができ、第４の電圧状態３４０は値「１０」を表すことができる。したがって、第１から第４の電圧状態は、読出し処理によって正常に読み出すことができるメモリセルのプログラムされた状態を表すことができる。２つのビットの組み合わせを表す４つの電圧状態が示されているが、ビットの様々な組み合わせを表す任意の数の電圧状態をメモリセルに記憶することができる。例えば、図３のメモリセルは、マルチレベルセル（ＭＬＣ）、トリプルレベルセル（ＴＬＣ）、またはクワッドレベルセル（ＱＬＣ）とすることができる。

【0024】

処理中、読出し閾値電圧３１５を印加することにより、第１の電圧状態３１０を有するメモリセルを導通させる（すなわち、短絡状態にする）ことができ、一方、他の電圧状態３２０、３３０、３４０を有するメモリセルは導通しない（すなわち、開放状態になる）。読出し閾値電圧３２５を印加することにより、第１の電圧状態３１０及び第２の電圧状態３２０を有するメモリセルを導通させることができ、一方、電圧状態３３０及び３４０を有する他のメモリセルは、そのメモリセルを含むワード線に読出し閾値電圧３２５が印加されても、導通しない。同様に、読出し閾値電圧３３５及び３４５を印加すると、印加された読出し閾値電圧よりも低い電圧状態にあるメモリセルを導通させることができ、一方、印加された読出し閾値電圧よりも高い電圧状態にあるメモリセルは導通しない。

【0025】

パス電圧状態３４５は、選択されていないワード線に印加される電圧レベルを表すことができる。パス電圧状態３４５は、メモリセルのビット値を表すことができる各電圧状態よりも高いので、パス電圧状態３４５を印加することで、選択されていないワード線の各メモリセルを導通させ、短絡状態にすることができる。高電圧状態３５０は、メモリセルを含むワード線に高電圧パルス３５５が印加された後のメモリセルの電圧状態とすることができる。例えば、高電圧状態３５０は、パス電圧状態３４５を超える、さらに高い電圧レベルであってもよい。高電圧パルス３５５をワード線に印加することで、電圧状態３１０、３２０、３３０、３４０であったワード線のメモリセルを高電圧状態３５０にすることができる。したがって、他の選択されたワードラインの読出し処理を実行するために、メモリセルを有する選択されていないワードラインのメモリセルに、パス電圧状態３４５のパス電圧が印加されると、選択されていないワード線の各メモリセルは導通せず、高電圧状態３５０がパス電圧状態３４５よりも高いので、開放状態になる。従って、高電圧状態３５０は、メモリサブシステムの記憶データの破壊のため、セキュア消去処理の高電圧パルスを受けたメモリセルを表すことができる。

【0026】

図４Ａは、本開示のいくつかの実施形態による、ブロックのワード線への高電圧パルスの印加に応答した、ブロック４００のワード線を示す。ブロック４００は、ブロック４００のワード線の１つに高電圧パルスを印加することによって、回復不能なデータ状態へと破壊することができる（すなわち、安全に消去される）。いくつかの実施形態では、高電圧パルスの印加は、プログラム処理コンポーネント１１３によって実行することができる。

【0027】

示されるように、ブロック４００は、メモリセルの複数のワード線を含むことができる。例えば、ブロック４００は、第１のワード線４１０、第２のワード線４２０、および第３のワード線４３０を含むことができる。ワード線４１０、４２０、４３０にわたる各メモリセルにおけるしきい値電圧の分布も示されている。例えば、第１のワード線４１０および第２のワード線４２０は、図３について前述したように、論理レベル１から３を表す電圧状態を有するメモリセルを含む。前述したように、ブロックのワード線の１つに高電圧パルスを印加することができる。例えば、第３のワード線４３０に高電圧パルスを印加して、第３のワード線の各メモリセルを強制的に高電圧状態にすることができる。いくつかの実施形態では、第３のワード線４３０のメモリセルは、ワード線４１０および４２０と同様、様々な電圧状態（例えば、異なる論理レベルを表す電圧状態）とすることができる。高電圧パルスの印加後、第３のワード線４３０のメモリセルはそれぞれ、高電圧状態に変化することができる。

【0028】

図４Ｂは、本開示のいくつかの実施形態による、ブロックのワード線への高電圧パルスの印加後の、読出し処理に応答したブロック４００のメモリセルを示す。いくつかの実施形態では、高電圧パルスは、プログラム処理コンポーネント１１３によって印加することができる。

【0029】

示されるように、読出し処理が実行されると、第２のワード線４２０にわたるメモリセルに記憶された値を取り出すことができる。読出し処理中、第１のワード線４１０および第３のワード線４３０にパス電圧を印加することができ、一方、第２のワード線４２０に読出し閾値電圧を印加することができる。パス電圧が第１のワード線４１０に印加された結果、第１のワード線４１０の各メモリセルは導通状態となり、したがって、第１のワード線４１０の各メモリセルにプログラムされた閾値電圧をパス電圧が超えるため、短絡状態となる。特定の読出し閾値電圧状態を印加することにより、第２のワード線４２０の異なるメモリセルを導通させたり、導通させなかったりすることができる。例えば、論理レベル１と論理レベル２との間のレベルにある読出し閾値電圧（例えば、第２の読出し閾値電圧）が印加されると、論理レベル０および論理レベル１を表す閾値電圧を有するメモリセルは導通することができるが、論理レベル２および論理レベル３を表す閾値電圧を有するメモリセルは導通しない。導通しないメモリセルは０値として解釈することができ、導通するメモリセルは、閾値電圧によって表される論理レベルに対応するビット値として解釈することができる。しかし、第３のワード線４３０のメモリセルは、第３のワード線４３０に印加されるパス電圧状態を超える高電圧状態にあるので、第３のワード線の各メモリセルは導通しない。

【0030】

処理中、第３のワード線４３０のメモリセルは導通しておらず、開放状態にあるので、読出し処理では、読出しワード線４２０の各メモリセルに対して０値を返す。従って、読出し処理では、第２のワード線４２０のメモリセルによって表される値に関わらず、すべて０の値をもたらす。

【0031】

図５は、いくつかの実施形態による、メモリコンポーネントの各ブロック内のワード線に高電圧パルスを印加するための方法例５００のフローチャートである。方法５００は、ハードウェア（例えば、処理装置、回路、専用ロジック、プログラマブルロジック、マイクロコード、装置のハードウェア、集積回路等）、ソフトウェア（例えば、処理装置上で処理または実行される命令）、又はそれらの組み合わせを含むロジック処理によって実行することができる。いくつかの実施形態では、方法５００は、図１のプログラム処理コンポーネント１１３によって実行される。特定の順序または順番で示されているが、特に明記されていない限り、処理（プロセス）の順序は変更することができる。したがって、図示された実施形態は、例としてのみ理解されるべきであり、図示されたプロセスは異なる順序で実行されてもよく、また、いくつかのプロセスは並列に実行されてもよい。さらに、様々な実施形態では、１つ以上のプロセスを省略することができる。従って、全ての実施形態において全てのプロセスが必要とされるわけではない。他の処理フローも可能である。

【0032】

図５に示すように、処理５１０において、ロジック処理は、メモリサブシステムに対してセキュア消去処理を実行する指示を受信する。例えば、ホストシステムから要求を受信することができる。この要求は、メモリサブシステムに記憶されたホストシステムからのデータがこれ以上検索またはアクセス可能でなくすべきことを示すことができる。いくつかの実施形態では、この指示は、安全に消去されるべき特定のホストデータを特定してもよい。例えば、ホストシステムは、安全に消去されるべき特定のデータファイルまたは他のそのようなデータ構造を特定することができる。処理５２０において、ロジック処理は、データを記憶するメモリサブシステムのブロックを決定する。例えば、メモリサブシステムのデータ構造は、ホストシステムからのデータを記憶するメモリコンポーネントの部分またはブロックを特定する情報を含むことができる。いくつかの実施形態では、メモリサブシステムは、現在はホストシステムからの追加のデータを記憶するために使用されている複数の他のブロックのなかから、この指示で特定された、データを記憶する個別のブロックを特定することができる。

【0033】

処理５３０において、ロジック処理は、メモリサブシステムによる読出し処理中にブロックの選択されていないワード線に印加される電圧レベルを決定する。例えば、ブロックの読出し処理中に、選択されていないワード線に印加されるパス電圧レベルを特定することができる。さらに、処理５４０において、ロジック処理は、データを記憶する各ブロックの少なくとも１つのワード線に電圧パルスを印加し、この電圧パルスは、読出し処理中に非選択ワード線に印加される別の電圧パルス（すなわち、パス電圧）の電圧レベルよりも高い別のレベルにある。したがって、ワード線に印加される電圧パルスは、メモリセルを、読出し処理中に印加される電圧よりも高い電圧レベルにする。例えば、それぞれのワード線のメモリセルがパス電圧レベルを超える高電圧状態になるように、各ブロックの単一のワード線に高電圧パルスを供給することができる。電圧パルスの印加は、メモリサブシステムへの消去処理の実行指示に対応することができる。一例として、選択されていないワード線に印加されるパス電圧レベルが７Ｖである場合、ワード線に印加される電圧パルスは、ワード線を７Ｖを超える電圧にプログラムすることができる。

【0034】

いくつかの実施形態では、メモリサブシステムのデータ構造に、高電圧パルスが印加された各ブロックのワード線を記憶することができる。後続のセキュア消去処理が実行されるとき、メモリサブシステムは、データ構造を読出して、高電圧パルスを受けなかった別のワード線に高電圧パルスを印加することができる。したがって、後に続くそれぞれのセキュア消去処理で、異なるワード線に高電圧パルスを印加することができる。高電圧パルスが印加されるワード線を切り替えることにより、ワード線のメモリセルを劣化または損傷する可能性がある、複数の連続したセキュア消去処理での高電圧パルスが単一のワード線に繰り返し印加されることを防止することができる。

【0035】

同じまたは代替の実施形態では、ブロックに記憶されたデータの特性に基づいて、ブロックの複数のワード線に高電圧パルスを印加することができる。例えば、あるプライベートデータ（非公開データ）をブロックに記憶させることができ、セキュア消去処理によって、そのプライベートデータを含むブロックの２つ以上のワード線に高電圧パルスを印加することができる。あるいはまた、ブロックがパブリックデータ（公開データ）または他の秘密と認められないデータを記憶している場合、高電圧パルスを、ブロックの単一のワード線に印加することができる。

【0036】

図６は、本明細書で説明する方法の任意の１つまたは複数を実行させるための命令セットを実行できるコンピュータシステム６００の機器例を示す。いくつかの実施形態において、コンピュータシステム６００は、メモリサブシステム（例えば、図１のメモリサブシステム１１０）を含む、または結合され、または利用する、ホストシステム（例えば、図１のホストシステム１２０）に相当し、あるいはまたコントローラの処理を実行する（例えば、図１のプログラム処理コンポーネント１１３に相当する処理を行うためのオペレーティングシステムを実行する)ために使用することができる。また別の実施形態では、この機器は、ＬＡＮ、イントラネット、エクストラネット、および／またはインターネット内の他の機器に接続（例えば、ネットワークで結ばれる）することができる。この機器は、クライアント－サーバ・ネットワーク環境におけるサーバまたはクライアントマシンとして、あるいはピアツーピア（または分散）ネットワーク環境におけるピアマシンとして、またはクラウドコンピューティング基礎構造／環境におけるサーバまたはクライアントマシンとして、処理することができる。

【0037】

機器は、パーソナルコンピュータ（ＰＣ）、タブレットＰＣ、セットトップボックス（ＳＴＢ）、携帯情報端末（ＰＤＡ）、携帯電話、ウェブ機器、サーバ、ネットワークルータ、スイッチまたはブリッジ、デジタル回路または非デジタル回路、または、その機器で行われる処理を指定する（順次またはその他の）命令セットを実行可能な任意の機器とすることができる。さらに、単一の機器が図示されているが、「機器」という用語はまた、本明細書で説明する方法のいずれか１つ以上を実行するための命令セット(または複数のセット)を、個別にあるいは共同で実行する機器の任意の集合を含むものと解釈される。

【0038】

コンピュータシステム６００の例では、バス６３０を介して互いに通信する、処理装置６０２、メインメモリ６０４（例えば、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、同期ＤＲＡＭ（ＳＤＲＡＭ）やＲａｍｂｕｓ ＤＲＡＭ（ＲＤＲＡＭ）等の動的ランダムアクセスメモリ（ＤＲＡＭ））、静的メモリ６０６（例えば、フラッシュメモリ、静的ランダムアクセスメモリ（ＳＲＡＭ）など）、およびデータ記憶システム６１８を含む。

【0039】

処理装置６０２は、マイクロプロセッサ、中央処理装置などの１つまたは複数の汎用処理装置を表す。より詳細には、処理装置は、複合命令セットコンピューティング（ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピューティング（ＲＩＳＣ）マイクロプロセッサ、超長命令語（ＶＬＩＷ）マイクロプロセッサ、または他の命令セットを実装するプロセッサ、あるいは命令セットの組み合わせを実行する複数プロセッサとすることができる。処理装置６０２はまた、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、デジタル信号プロセッサ（ＤＳＰ）、ネットワーク・プロセッサなどの１つ以上の特殊目的処理装置であってもよい。処理装置６０２は、本明細書で説明する処理（動作）およびステップを実行するための命令６２６を実行するように構成される。コンピュータシステム６００は、ネットワーク６２０を介して通信するためのネットワークインタフェース装置６０８をさらに含むことができる。

【0040】

データ記憶システム６１８は、機械読み取り可能な記憶媒体６２４（コンピュータ読み取り可能な媒体としても知られる）を含むことができ、この記憶媒体には、命令６２６の１つ以上のセット、または本明細書に記載される方法または機能のいずれか１つ以上を具体化するソフトウェアが記憶される。また、命令６２６の全て、または少なくとも一部分は、コンピュータシステム６００による実行の際に、メインメモリ６０４内および／または処理装置６０２内に存在することができ、メインメモリ６０４および処理装置６０２も機械読み取り可能な記憶媒体を構成する。機械読み取り可能な記憶媒体６２４、データ記憶システム６１８、および／またはメインメモリ６０４は、図１のメモリサブシステム１１０に対応しても良い。

【0041】

一実施形態において、命令６２６は、プログラム処理コンポーネント（例えば、図１のプログラム処理コンポーネント１１３）に対応する機能を実行するための命令を含む。機械読み取り可能な記憶媒体６２４は、実施例では単一の媒体として示されているが、「機械読み取り可能な記憶媒体」という用語は、１つまたは複数の命令セットを記憶する、単一の媒体または複数の媒体を含むと解釈されるべきである。「機械読み取り可能な記憶媒体」という用語はまた、機械（機器）による実行のための命令セットを記憶または符号化することができ、機械（機器）に、本開示の方法のいずれか１つ以上を実行させる、任意の媒体を含むと解釈されるべきである。したがって、「機械読み取り可能な記憶媒体」という用語には、固体メモリ、光学媒体、および磁気媒体が含まれるが、これらに限定されない。

【0042】

前述の詳細な説明のいくつかの部分は、コンピュータメモリ内のデータビットに対する処理のアルゴリズムおよび記号表現に関して示されている。これらのアルゴリズムの記述および表現は、データ処理技術の当業者によって、その業務の内容を他の当業者に最も効果的に伝えるために使用される方法である。アルゴリズムは、本明細書では、また一般に、所望の結果をもたらす自己矛盾のない一連の処理であると考えられている。処理は、物理量の物理的操作を必要とするものである。通常、必ずしも必要ではないが、これらの量は、記憶、結合、比較、その他の操作が可能な電気信号または磁気信号の形態をとる。主に汎用性という理由から、これらの信号をビット、値、要素、記号、文字、用語、数などと呼ぶことは、便利な場合があるとされている。

【0043】

しかしながら、これらおよび類似の用語のすべては、適切な物理量に関連付けられるべきであり、これらの量に適用される便利なラベルにすぎないことに留意されたい。本開示は、コンピュータシステムのレジスタおよびメモリ内で物理的（電子的）量として表されるデータを、コンピュータシステムのメモリまたはレジスタ、または他の同様な情報記憶システム内の物理量として同様に表される他のデータに操作・変換する、コンピュータシステムまたは同様の電子計算装置の処理および処理に言及することができる。

【0044】

本開示は、本明細書における処理を実行するための装置にも関する。この装置は、意図された目的のために特別に構成されてもよく、あるいは、コンピュータに記憶されたコンピュータプログラムによって選択的に処理または再構成される汎用コンピュータを含んでもよい。このようなコンピュータプログラムは、コンピュータシステムバスにそれぞれ結合された、フロッピー（登録商標）ディスク、光ディスク、ＣＤ－ＲＯＭ、および光磁気ディスクを含む任意のタイプのディスク、読出し専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気カードもしくは光カード、または電子命令を記憶するのに適した任意のタイプの媒体などであるがこれらに限定されない、コンピュータ読み取り可能な記憶媒体に記憶することができる。

【0045】

本明細書で提示されるアルゴリズム及びディスプレイは、本質的に、特定のコンピュータ又は他の装置に結び付けるものではない。様々な汎用システムを、本明細書の教示に従ってプログラムと共に使用することができ、または本方法を実行するために、より特化された装置を構築することが好都合であると示せることもある。様々なこれらのシステムの構造は、以下の説明に記載されるように現れるであろう。さらに、本開示は、いかなる特定のプログラミング言語に関しても説明されていない。様々なプログラミング言語を使用して、本明細書に記載される本開示の教示を実施することが可能であると理解されよう。

【0046】

本開示は、コンピュータシステム（または他の電子装置）をプログラムして、本開示による処理プロセスの実行に使用可能な命令を記憶した機械読み取り可能媒体を含むことができる、コンピュータプログラム製品またはソフトウェアとして提供することができる。機械読み取り可能媒体は、機器（例えば、コンピュータ）によって読み取り可能な形式で情報を記憶するための任意の機構を含む。いくつかの実施形態では、機械読み取り可能（例えば、コンピュータ読み取り可能な）媒体は、読み取り専用メモリ（「ＲＯＭ」）、ランダムアクセスメモリ（「ＲＡＭ」）、磁気ディスク記憶媒体、光学記憶媒体、フラッシュメモリコンポーネント（構成要素）などの機械（例えば、コンピュータ）読み取り可能な記憶媒体を含む。

【0047】

上述の明細書において、本開示の実施形態は、その具体的な実施例を参照して説明されている。以下の特許請求の範囲に記載されるような本開示の実施形態のより広い趣旨および範囲から逸脱することなく、様々な修正を行うことができることは明らかであろう。したがって、明細書および図面は、限定的な意味ではなく例示的な意味で解釈されるべきである。

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図5】

【図6】