特許 7445388 デジタル入力装置及びプログラマブルロジックコントローラ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-02-28

(45)【発行日】2024-03-07

(54)【発明の名称】デジタル入力装置及びプログラマブルロジックコントローラ

(51)【国際特許分類】

   G05B 19/05 20060101AFI20240229BHJP

【ＦＩ】

G05B19/05 L

【請求項の数】 5

(21)【出願番号】P 2019037160

(22)【出願日】2019-03-01

(65)【公開番号】P2020140593

(43)【公開日】2020-09-03

【審査請求日】2022-02-28

(73)【特許権者】

【識別番号】502129933

【氏名又は名称】株式会社日立産機システム

(74)【代理人】

【識別番号】110001689

【氏名又は名称】青稜弁理士法人

(72)【発明者】

【氏名】前野 裕樹

(72)【発明者】

【氏名】下田 賢二

(72)【発明者】

【氏名】曽我 満

【審査官】西井 香織

(56)【参考文献】

【文献】特開２０１１－０６９６９４（ＪＰ，Ａ）

【文献】特開２０１３－０９０５４２（ＪＰ，Ａ）

【文献】特開２０１８－１５６４３４（ＪＰ，Ａ）

【文献】特開２０１３－２０６０８７（ＪＰ，Ａ）

【文献】特開２００４－１８５５６４（ＪＰ，Ａ）

【文献】特開２００９－２３６５３６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０５Ｂ １９／０５

(57)【特許請求の範囲】

【請求項1】

外部装置からデータを入力するデータ入力回路と、ＣＰＵモジュールに接続されるデータバスに前記データを供給する内部回路と、前記データ入力回路と前記内部回路との間にフォトカプラとを備え、
前記データ入力回路は、外部切り離し回路とテスト信号発生回路とを備え、
前記内部回路は、前記ＣＰＵモジュールが前記データの取り込みを行うサイクルタイムであるリフレッシュサイクル中の故障判定のためのテストが可能な時間であるテスト可能時間を前記ＣＰＵモジュールから取得し、前記テスト信号発生回路に供給し、前記テスト可能時間中に前記テスト信号発生回路から供給されるテスト信号を使って前記故障判定のためのテストを行い、
前記外部切り離し回路は、前記ＣＰＵモジュールから供給されるチップセレクト信号に基づいて、前記外部装置との切り離しと再接続とを制御し、
前記テスト信号発生回路は、前記外部切り離し回路から切り離し出力を受け取ったことをトリガとして、前記テスト信号の前記内部回路への出力を開始し、前記外部切り離し回路から再接続出力を受け取ったことをトリガとして、前記テスト信号の前記内部回路への出力を停止し、
前記テスト可能時間と、前記故障判定のためのテストを行うテスト時間とを比較し、
前記内部回路は、前記テスト時間が前記テスト可能時間より小さい場合、１回の前記リフレッシュサイクルで前記故障判定のためのテストを行い、
前記テスト時間が前記テスト可能時間以上である場合、前記テスト可能時間を１パルスのテスト時間で割ることにより、１回の前記リフレッシュサイクルでテストするパルス数を算出し、
前記故障判定に必要な総テスト回数を１回の前記リフレッシュサイクルでテストするパルス数で割ることにより、前記故障判定のためのテストを行う前記リフレッシュサイクルの数を算出し、
前記テスト信号を算出した前記リフレッシュサイクルの数の複数の前記リフレッシュサイクルに分散させて前記故障判定のためのテストを行うことを特徴とするデジタル入力装置。

【請求項2】

請求項１において、
前記外部装置からのデータを監視し、トレンドから外れた場合に前記故障判定を行うことを特徴とするデジタル入力装置。

【請求項3】

請求項２において、
前記外部装置からのデータを監視し、トレンドから外れていなくても、強制的に前記故障判定を行う機能を備えたことを特徴とするデジタル入力装置。

【請求項4】

請求項１において、
前記故障判定の結果が故障となった場合、デジタル入力装置自体でユーザに通報するか、前記ＣＰＵモジュールに通報してプログラマブルロジックコントローラを停止させることを特徴とするデジタル入力装置。

【請求項5】

データアクセスバスが利用可能なベースと、前記ベースに接続された複数のデジタル入力装置と、前記ベースに接続され、前記デジタル入力装置へのデータアクセスを、前記データアクセスバスを介して行うＣＰＵモジュールとを備え、
前記デジタル入力装置は、外部装置からデータを入力するデータ入力回路と、前記データアクセスバスに接続され前記データを前記データアクセスバスに供給する内部回路と、前記データ入力回路と前記内部回路との間に配置されたフォトカプラと、外部切り離し回路と、テスト信号発生回路とを備え、
前記ＣＰＵモジュールは前記ＣＰＵモジュールが前記データの取り込みを行うサイクルタイムであるリフレッシュサイクル中の故障判定のためのテストが可能な時間であるテスト可能時間とクロック信号を各デジタル入力装置に供給し、
前記デジタル入力装置は、前記データを前記ＣＰＵモジュールに供給しない時間に、前記クロック信号に基づいて前記外部切り離し回路で前記外部装置を電気的に切り離し、
前記テスト信号発生回路は、前記外部切り離し回路から切り離し出力を受け取ったことをトリガとして、テスト信号の前記内部回路への出力を開始し、前記外部切り離し回路から再接続出力を受け取ったことをトリガとして、前記テスト信号の前記内部回路への出力を停止することにより、前記外部装置を切り離した状態で、前記テスト信号を前記内部回路に供給し、前記内部回路は、前記テスト可能時間を前記ＣＰＵモジュールから取得し、前記テスト信号発生回路に供給し、前記テスト可能時間中に前記テスト信号発生回路から供給される前記テスト信号を使った前記故障判定のためのテストを行い、
前記テスト信号発生回路は、
前記テスト可能時間と、前記故障判定のためのテストを行うテスト時間とを比較し、
前記内部回路は、前記テスト時間が前記テスト可能時間より小さい場合、１回の前記リフレッシュサイクルで前記故障判定のためのテストを行い、
前記テスト時間が前記テスト可能時間以上である場合、前記テスト可能時間を１パルスのテスト時間で割ることにより、１回の前記リフレッシュサイクルでテストするパルス数を算出し、
前記故障判定に必要な総テスト回数を１回の前記リフレッシュサイクルでテストするパルス数で割ることにより、前記故障判定のためのテストを行う前記リフレッシュサイクルの数を算出し、
前記テスト信号を算出した前記リフレッシュサイクルの数の複数の前記リフレッシュサイクルに分散させて前記故障判定のためのテストを行うことを特徴とするプログラマブルロジックコントローラ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、プログラマブルロジックコントローラ及びデジタル入力装置に関する。

【背景技術】

【0002】

プログラマブルロジックコントローラ（以下、ＰＬＣとする）の入力モジュールとなるデジタル入力装置は、一般にＣＲフィルタ回路やフォトカプラより構成されている。このフォトカプラの故障やプリント基板内の配線経路が故障した場合は、外部装置（産業システム）からのデジタル入力信号を正しく入力することが出来ない。

【0003】

デジタル入力装置は、例えば大規模プラントや工作機械等の様々な産業システムに使用されている。一般に産業システムでは、インターロック回路を用いて、ある条件が成立する場合のみシステムが動作するように設計されている。デジタル入力信号が正しく入力できなかった場合、これらの産業システムが誤動作する原因となり、重大な事故が起こる可能性が有る。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１１－６９６９４

【発明の概要】

【発明が解決しようとする課題】

【0005】

現在、デジタル入力装置の故障を検出するためには、例えばメンテナンス作業員が、ＰＬＣの設置されている場所に行き、産業システムの動作を停止させた後、外部装置の配線を外して故障の確認を行う必要がある。

【0006】

また、ＰＬＣの設置されている場所が遠隔地である場合や、産業システムの中で手の届かない位置に設置されている場合、デジタル入力装置の故障を確認すること自体が困難である。

【0007】

本発明の目的は、外部装置を停止させることなく、デジタル入力装置の自動故障検出を可能にすることにある。

【課題を解決するための手段】

【0008】

上記課題に対して本願は複数の解決手段を備えている。その一例は、外部装置からデータを入力するデータ入力回路と、ＣＰＵモジュールに接続されるデータバスに前記データを供給する内部回路とを備え、前記データ入力回路は、テスト信号発生回路を備え、前記データ入力回路は、前記データバスに前記外部装置からのデータを供給しない時間に、テスト信号を前記内部回路に供給することを特徴とするデジタル入力装置である。

【発明の効果】

【0009】

本発明によれば、外部装置を停止させることなく、デジタル入力装置の自動故障検出を可能にすることにある。

【図面の簡単な説明】

【0010】

【図1】実施例１のＰＬＣシステムの装置構成を示した図である。

【図2】実施例１のデジタル入力装置の構成図である。

【図3】ＣＰＵモジュールとデジタル入力装置のデータアクセスのタイミングと故障判定を行うタイミングを示した図である。

【図4】テストパターン生成処理フローを示した図である

【図5】外部データＤＡＴＡのパターンを示した図である。

【図6】外部データＤＡＴＡのトレンド判定フローを示した図である。

【図7】デジタル入力装置の自己診断処理フローを示した図である。

【発明を実施するための形態】

【0011】

以下、本発明を実施するための形態（以下、「本実施例」という）について、図面を用いて説明する。

【実施例1】

【0012】

図１は、実施例１のＰＬＣのシステム構成を示した図である。実施例１のＰＬＣは、ベース１０の上に電源モジュール１１、ＣＰＵモジュール１２、デジタル入力装置群１３が接続されている。ＣＰＵモジュール１２からデジタル入力装置へのデータアクセスは、ベース１０のデータアクセスバスを介して行われる。本実施例のデジタル入出力装置群１３はデジタル入出力装置がＮ＋１個接続されており、１つのＣＰＵモジュール１２に第０デジタル入力装置１４から第Ｎデジタル入力装置１６まで接続されている。また、データアクセスは、複数のデジタル入出力装置１４～１６に対して順番に行われる。

【0013】

図２は、実施例１のデジタル入出力装置の構成図である。電源は省略している。図２のデジタル入力装置は外部装置２１に接続されている状態を示している。デジタル入力装置は、内部回路２２、入力回路２３、内部回路２２と入力回路２３との間に配置されたフォトカプラ２４とを備えている。

【0014】

内部回路２２は論理回路であり、データアクセスバスに接続されている、
入力回路２３はＲＣフィルタなど外部装置２１からデータを取り込むための回路である。

【0015】

フォトカプラ２４は、外部装置２１からの外部データＤＡＴＡを電気信号から光信号に変えて内部回路２２に伝達することで、絶縁型のデジタル入力装置を構成し、電気的外乱の侵入を防いでいる。

【0016】

本実施例の入力回路２３は、外部装置２１との接続端側から外部切り離し回路２５とテスト信号発生回路２６とＲＣフィルタなどの既存入力回路を備えている。

【0017】

外部切り離し回路２５は、外部信号により、外部装置２１と入力回路２３との電気的な接続を切り離し、再接続する制御を行い、その制御状態を出力するものである。

【0018】

テスト信号発生回路２６は、外部切り離し回路２５から切り離し出力を受け取ったことをトリガとして、テスト信号ＴＳＳの内部回路２２への出力を開始し、外部切り離し回路２５から再接続出力を受け取ったことをトリガとして、または所定回数のテスト信号ＴＳＳを出力したことをトリガとして、テスト信号ＴＳＳの内部回路２２への出力を停止する。

【0019】

内部回路２２はテスト信号ＴＳＳを入力信号ＩＮＳとして検出した場合は正常と判断し、テスト信号ＴＳＳを入力信号ＩＮＳとして検出できない場合は故障と判断する。

【0020】

次に、故障判定を行う処理をタイミング図で説明する。図３は、ＣＰＵモジュール１２と第０デジタル入出力装置１４のデータアクセスのタイミングと故障判定を行うタイミングを示した図である。タイミングを説明する前に、まず、各信号の説明をする。

【0021】

第０チップセレクト信号ＣＳ０～第Ｎチップセレクト信号ＣＳＮは、ＣＰＵモジュール１２からのチップセレクト信号である。

【0022】

アドレス信号ＡＤＲは、ＣＰＵモジュール１２が外部装置２１から取得した外部データＤＡＴＡを取り込むアドレス空間を指定する信号である。

【0023】

リフレッシュサイクルＴ２は、ＣＰＵモジュール１２が所望のデジタル入出力装置ＩＯから外部データＤＡＴＡの取り込みを行うサイクルタイムである。

【0024】

テスト可能時間Ｔ１は第０デジタル入出力装置１４での故障診断が可能な時間である。

【0025】

リフレッシュサイクルＴ２中テスト可能時間Ｔ1になる前、つまり、チップセレクト信号ＣＳ０がＬＯＷとなっている時間Ｔ０は、第０デジタル入出力装置１４から外部データＤＡＴＡがＣＰＵモジュール１２に供給され、テスト可能時間Ｔ１（第０クロック信号ＩＮ０がＨＩＧＨとなっている間）には、第０デジタル入出力装置１４から外部データＤＡＴＡがＣＰＵモジュール１２に供給されない。

【0026】

外部切離し信号ＤＶＳは、第０チップセレクト信号がＬＯＷ/ＨＩＧＨのステータスまたは切替をトリガとして、外部切り離し回路２３が外部回路２１をデジタル入出力装置１４から電気的な切り離しと再接続の切替を、テスト信号発生回路２６に知らせる信号である。

【0027】

テスト信号ＴＳＳは、切り離し信号ＤＶＳをトリガとして、テスト信号発生回路２６が内部回路２２に対する出力するテスト信号である。結局、第０チップセレクト信号がＬＯＷからＨＩＧＨになると外部切り離しとテスト信号の出力が行われ、第０チップセレクト信号がＨＩＧＨからＬＯＷになると外部切り出し回路による再接続とテスト信号の出力停止が行われる。

【0028】

内部信号ＩＮＳは、内部回路２２が内部入力として検出した信号である。

【0029】

まず、ＣＰＵモジュール１２は、第０デジタル入出力装置１４～第Ｎデジタル入出力装置１６に対して、各チップセレクト信号（第０チップセレクト信号ＣＳ０～第Ｎチップセレクト信号ＣＳＮ）とアドレス信号ＡＤＲとをデータアクセスバスを通じて供給する。

【0030】

第０デジタル入出力装置１４の内部回路２２は第０クロック信号ＣＳ０がＬＯＷになったことをトリガとして、ＣＰＵモジュール１２との間でデータアクセスを行い、外部データＤＡＴＡをデータアクセスバスに出力する。

【0031】

同様に、第１デジタル入出力装置ＩＯ１は第１クロック信号ＣＳ１がＬＯＷの期間に、第Ｎデジタル入出力装置１６は第Ｎクロック信号ＣＳＮがＬＯＷの期間に、ＣＰＵモジュール１２との間でデータアクセスを行う。

【0032】

第０デジタル入出力装置１４の外部切り離し回路２５は、第０チップセレクト信号ＣＳ０がＬＯＷからＨＩＧＨになったことを、配線27を介して供給される内部回路２２からの信号で検知し、これをトリガとしてテスト信号発生回路２６に外部切り離し信号ＤＶＳを送る。

【0033】

テスト信号発生回路２６は、外部切り離し回路２５からの外部切り離し信号ＤＶＳをトリガとして、テスト信号TSSを生成し、内部回路22にテスト信号ＴＳＳを出力する。このテスト信号は第０チップセレクト信号がＬＯＷからＨＩＧＨになると外部切り出し回路２５の出力によりテスト信号を出力し、第０チップセレクト信号がＨＩＧＨからＬＯＷになると外部切り出し回路２５の出力によりテスト信号の出力を停止する。

【0034】

内部回路２２は、内部入力ＩＮＳとしてテスト信号ＴＳＳと同じ回数の信号を検出できなかった場合、故障と判断し、内部入力ＩＮＳとしてテスト信号ＴＳＳと同じ回数の信号を検出した場合、故障なしと判断する。

【0035】

故障であると判定した場合、第０デジタル入出力装置１４に備えたＬＥＤなどで故障をユーザやメンテナンス作業員に通報するか、故障をＣＰＵモジュール１２に通報する。通報されたＣＰＵモジュール１２は、異常信号をインターロック回路に使用して産業システムを安全に停止させる。さらに、ＣＰＵモジュールはＬＥＤに異常表示を行うことで、ユーザやメンテナンス作業員に故障を知らせる。

【0036】

なお、テスト信号ＴＳＳの入力回数Ｎは、ＰＬＣが設置されている場所のノイズ環境等のＰＬＣの設置環境により任意に設定できるものとする。また、テスト信号ＴＳＳの入力回数は、テスト可能時間Ｔ１によってその入力できる回数が決まる。また、テスト可能時間Ｔ1は、ＰＬＣに実装されるデジタル入力装置の個数やＣＰＵモジュール１２内のプログラムによって変化するものであり、テスト可能時間内にテスト入力信号をＮ回入力出来ない場合がある。テスト可能時間内にテスト入力信号をＮ回入力出来ない場合は、次のリフレッシュサイクルＴ２にテスト信号を分散させることも可能である。

【0037】

以上のように、本実施例のデジタル入出力装置は、個々のデジタル入力装置だけでなく、ＰＬＣシステムやデジタル入力装置に接続された外部機器の運転も停止させなくても、個々のデジタル入力装置の故障判定を行うことが可能となっている。

【実施例2】

【0038】

実施例２は、実施例１では固定パターンでテストしていたテスト信号を設定可能とするものである。

【0039】

図４は、テストパターン生成処理フローを示した図である。この処理は内部回路２２とテスト信号発生回路２６で行う。

【0040】

まず、内部回路２２はテスト可能時間Ｔ1をＣＰＵモジュール１２から取得し、テスト信号発生回路２６に供給する。

【0041】

テスト信号発生回路２６は、テスト時間ＴＴＳの合計とテスト可能時間Ｔ1とを比較する。

【0042】

テスト時間ＴＴＳの合計がテスト可能時間Ｔ1より短い場合は、１回のリフレッシュサイクルＴ２のテスト可能時間Ｔ1内でテストを行う。そうでない場合は、１回のテスト時間ＴＴＳと１パルスのテスト時間ＴＴＳＰより、１回のテスト時間ＴＴＳでテスト可能なパルス数を決定する。具体的には、１回のテスト時間ＴＴＳを１パルスのテスト時間ＴＴＳＰで割ることで算出する。

【0043】

次に、総テスト回数と１回のサイクルでテストするパルス数よりテストを行うサイクル数を決定し、テスト信号発生回路２６はテスト信号を生成する。具体的には、総テスト回数を１回のサイクルでテストするパルス数で割ることで、テストを行うサイクル数を決定する。

【0044】

テスト信号発生回路２６は、テスト信号ＴＳＳを内部回路２２に供給するとともに、判定基準として、その結果を供給する。

【0045】

このテスト信号ＴＳＳの設定結果は、テスト信号を生成するテスト信号発生回路２６と判定を行う内部回路２２とで共有できていればよいので、どちらが行ってもよい。

【実施例3】

【0046】

これまでの実施例の故障判定は毎サイクル（常時）行うことを前提としていたが、本実施例では、故障判定は常時行わず、内部回路２２が外部データＤＡＴＡのトレンドを常時監視してトレンドから外れた場合のみ故障判定を行う。

【0047】

図５は、外部データＤＡＴＡのパターンを示した図である。外部データＤＡＴＡは、「常時ＯＮパターン」、「常時ＯＦＦパターン」、「（一定）周期ＯＮパターン」、「不定期ＯＮパターン」の４つパターンに分類可能である。本実施例では、まず外部データＤＡＴＡが４つのパターンのどれに分類されるのかを判定する。

【0048】

図６は、外部データＤＡＴＡのトレンド判定フローを示した図である。判定をスタートし、「ＯＮ時間パターン」と「ＯＦＦ時間パターン」を監視する。ＯＮ時間がＯＦＦ時間と比較して大きい場合は、「常時ＯＮパターン」と判定する。そうでない場合、同様にＯＮ時間とＯＦＦ時間を監視し、ＯＦＦ時間がＯＮ時間と比較して大きい場合は、「常時ＯＦＦパターン」と判定する。そうでない場合、ＯＮする周期を監視し、ＯＮする周期が一定であれば「周期ＯＮパターン」と判定する。そうでない場合は、「不定期ＯＮパターン」と判定する。ここで、周期ＯＮパターンと不定期ＯＮパターンと判定した場合は、外部データＤＡＴＡがＯＮとＯＦＦに変化しているため、回路の故障は無いと判断し故障判定は行わない。「常時ＯＮパターン」、「常時ＯＦＦパターン」と判定した場合で、トレンドから外れた場合に故障判定を行う。

【0049】

図７は、デジタル入力装置の自己診断処理フローを示した図である。

【0050】

はじめにＰＬＣの電源を起動されると、クロック信号とアドレス信号テストが内部回路２２に入力される。それをトリガとして、テスト信号発生回路２６はテスト信号を決定する。実施例１のように外部切り離し回路を備える場合、その制御結果をトリガとする。

【0051】

次に、内部回路２２は、外部データＤＡＴＡのパターン判定を行いトレンド監視を行う。

【0052】

外部データＤＡＴＡが「常時ＯＮパターン」か「常時ＯＦＦパターン」の場合、それぞれ入力信号がＯＮ、ＯＦＦの場合は再びトレンド監視を行う。

【0053】

そうでない場合は、トレンドから外れたと判断して故障判定動作に移行する。なお、トレンドから外れていない場合でも、設定により強制的に故障判定動作に移行することができる機能を付与してもよい。

【0054】

故障判定動作に移行した場合、まず故障判定回数をカウントする。次に、故障判定回数を比較しＮ回以上の場合は、入力信号のトレンドが変化したと判断して再び入力信号のパターン判定を行う。そうでない場合は、故障判定を実行する。故障判定を実行した結果正常の場合は、再びトレンド監視を行う。そうでない場合は、故障と判断し、デジタル入力装置のＬＥＤに異常表示を行うと共にＣＰＵモジュール１２に異常を通知する。通知されたＣＰＵモジュール１２は、異常信号をインターロック回路に使用して産業システムを安全に停止させる。さらに、ＣＰＵモジュールはＬＥＤに異常表示を行うことで、メンテナンス作業員に故障を知らせる。

【符号の説明】

【0055】

１０…ベース
１１…電源モジュール
１２…ＣＰＵモジュール
Ｉ３…デジタル入力装置群
１４…第０デジタル入力装置
１５…第１デジタル入力装置
１６…第Ｎデジタル入力装置

２０…デジタル入力装置
２１…外部回路
２２…内部回路
２３…入力回路
２４…フォトカプラ
２５…外部切り離し回路
２６…テスト信号発生回路

ＣＳ０…第０チップセレクト信号
ＣＳ１…第１チップセレクト信号
ＣＳＮ…第Ｎチップセレクト信号
ＡＤＲ…アドレス信号
ＤＡＴＡ…外部データ
ＤＶＳ…外部切離し信号
ＩＮＳ…内部入力
Ｔ０…外部データがＣＰＵモジュールに供給される時間
Ｔ１…リフレッシュサイクル内でのテスト可能時間
Ｔ２…リフレッシュサイクル
ＴＳＳ…テスト信号
ＴＴＳ・・・テスト時間
ＴＴＳＰ・・・１パルスのテスト時間

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】