特許 7445541 半導体装置及び降圧型マルチフェーズＤＣ／ＤＣコンバータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-02-28

(45)【発行日】2024-03-07

(54)【発明の名称】半導体装置及び降圧型マルチフェーズＤＣ／ＤＣコンバータ

(51)【国際特許分類】

   H02M 3/155 20060101AFI20240229BHJP

【ＦＩ】

H02M3/155 H

H02M3/155 W

【請求項の数】 7

(21)【出願番号】P 2020109334

(22)【出願日】2020-06-25

(65)【公開番号】P2022006829

(43)【公開日】2022-01-13

【審査請求日】2023-05-10

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】柳田 修

【審査官】麻生 哲朗

(56)【参考文献】

【文献】米国特許第０６５１５４６０（ＵＳ，Ｂ１）

【文献】特開２０１７－０８５８５６（ＪＰ，Ａ）

【文献】特開２０１３－０６２９４４（ＪＰ，Ａ）

【文献】米国特許出願公開第２０２０／００２１１８９（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ ３／１５５

(57)【特許請求の範囲】

【請求項1】

入力電圧を降圧して複数のスイッチ電圧に基づいて出力電圧を生成する降圧型マルチフェーズＤＣ／ＤＣコンバータに用いられる半導体装置であって、
前記入力電圧をスイッチングすることで複数のスイッチ端子に前記複数のスイッチ電圧を発生させる複数の出力段回路と、
前記出力電圧に応じたフィードバック電圧に比例する電圧と所定の基準電圧との差分に応じた誤差電圧を生成する誤差電圧生成部と、
前記フィードバック電圧を基準に、前記複数のスイッチ電圧と連動して変動する複数のフィードバック脈流電圧を生成するフィードバック脈流電圧生成部と、
前記誤差電圧と前記複数のフィードバック脈流電圧とに基づき複数のオンタイミングから成るオンタイミング列を生成するオンタイミング列生成部と、
前記オンタイミング列に基づき前記複数の出力段回路を順次スイッチング駆動することにより前記複数の出力段回路のスイッチング駆動に位相差を与えるスイッチング制御部と、を備える
半導体装置。

【請求項2】

各出力段回路において前記入力電圧の印加端と対応するスイッチ端子との間に出力トランジスタが設けられることで前記複数の出力段回路に複数の出力トランジスタが設けられ、
前記スイッチング制御部は、各出力トランジスタのオン時間を設定するオン時間設定部を有し、その設定内容と前記オンタイミング列に基づき前記複数の出力段回路をスイッチング駆動する
請求項１に記載の半導体装置。

【請求項3】

前記オンタイミング列生成部は、前記誤差電圧と前記複数のフィードバック脈流電圧の平均電圧との高低関係が第１関係から第２関係に変化するたびに前記オンタイミングに設定することで前記オンタイミング列を生成し、
前記スイッチング制御部は、前記オンタイミング列に含まれ且つ連続する複数のオンタイミングにおいて前記複数の出力トランジスタを１つずつ順次ターンオンさせる動作を、繰り返し実行する
請求項２に記載の半導体装置。

【請求項4】

前記オン時間設定部は、各出力トランジスタのオン時間の設定内容と前記オンタイミング列とに基づき前記複数の出力トランジスタのオン区間及びオフ区間を指定する複数の駆動制御信号を生成し、
前記スイッチング制御部は、前記複数の駆動制御信号に従って前記複数の出力トランジスタのオン／オフするスイッチング駆動部を有し、
前記オン時間設定部は、ＰＬＬ回路を用いて、前記複数の出力トランジスタのスイッチング周波数に相当する前記複数の駆動制御信号の周波数が所定の基準周波数に一致又は近づくよう各出力トランジスタのオン時間を設定する
請求項２又は３に記載の半導体装置。

【請求項5】

前記スイッチング制御部は、前記複数のスイッチ端子を通じて流れる複数の対象電流を検出する電流検出部と、前記電流検出部の検出結果に基づき前記複数の対象電流の大小関係に応じた電流バランス信号を生成する電流バランス信号生成部と、を有し、
前記オン時間設定部は、前記電流バランス信号に基づいて各出力トランジスタのオン時間を調整することで前記複数の対象電流間の差を低減する
請求項２～４の何れかに記載の半導体装置。

【請求項6】

前記複数の対象電流は第１及び第２対象電流を含み、前記複数の出力トランジスタは前記第１対象電流が流れるスイッチ端子に接続された第１出力トランジスタ及び前記第２対象電流が流れるスイッチ端子に接続された第２出力トランジスタを含み、
前記オン時間設定部は、
前記第１対象電流が前記第２対象電流よりも大きいとき、前記電流バランス信号に基づいて前記第１出力トランジスタのオン時間を減少補正する一方で前記第２出力トランジスタのオン時間を増大補正し、
前記第１対象電流が前記第２対象電流よりも小さいとき、前記電流バランス信号に基づいて前記第１出力トランジスタのオン時間を増大補正する一方で前記第２出力トランジスタのオン時間を減少補正する
請求項５に記載の半導体装置。

【請求項7】

請求項１～６の何れかに記載の半導体装置と、
前記出力電圧が加わる出力端子と前記複数のスイッチ端子との間に設けられた複数のコイルと、
前記出力端子とグランドとの間に設けられた出力コンデンサと、を備えた降圧型マルチフェーズＤＣ／ＤＣコンバータであって、
前記複数のスイッチ電圧を前記複数のコイル及び前記出力コンデンサにより整流及び平滑化することで前記出力端子に前記出力電圧を生成する
降圧型マルチフェーズＤＣ／ＤＣコンバータ。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置及び降圧型マルチフェーズＤＣ／ＤＣコンバータに関する。

【背景技術】

【0002】

降圧型ＤＣ／ＤＣコンバータの一種である降圧型マルチフェーズＤＣ／ＤＣコンバータでは、入力電圧をスイッチングする出力段回路を複数設け、複数の出力段回路のスイッチングに位相差を設けて、それらのスイッチング駆動することにより１つの安定化された出力電圧を得る。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１５－１２８３４５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

降圧型マルチフェーズＤＣ／ＤＣコンバータの詳細構成として様々な回路構成が提案されているが、電源の特性（例えば負荷応答性能又は電源効率）に関して改善の余地がある。

【0005】

本開示は、特性の向上に寄与する半導体装置及び降圧型マルチフェーズＤＣ／ＤＣコンバータを提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示に係る半導体装置は、入力電圧を降圧して複数のスイッチ電圧に基づいて出力電圧を生成する降圧型マルチフェーズＤＣ／ＤＣコンバータに用いられる半導体装置であって、前記入力電圧をスイッチングすることで複数のスイッチ端子に前記複数のスイッチ電圧を発生させる複数の出力段回路と、前記出力電圧に応じたフィードバック電圧に比例する電圧と所定の基準電圧との差分に応じた誤差電圧を生成する誤差電圧生成部と、前記フィードバック電圧を基準に、前記複数のスイッチ電圧と連動して変動する複数のフィードバック脈流電圧を生成するフィードバック脈流電圧生成部と、前記誤差電圧と前記複数のフィードバック脈流電圧とに基づき複数のオンタイミングから成るオンタイミング列を生成するオンタイミング列生成部と、前記オンタイミング列に基づき前記複数の出力段回路を順次スイッチング駆動することにより前記複数の出力段回路のスイッチング駆動に位相差を与えるスイッチング制御部と、を備える構成（第１の構成）である。

【0007】

上記第１の構成に係る半導体装置において、各出力段回路において前記入力電圧の印加端と対応するスイッチ端子との間に出力トランジスタが設けられることで前記複数の出力段回路に複数の出力トランジスタが設けられ、前記スイッチング制御部は、各出力トランジスタのオン時間を設定するオン時間設定部を有し、その設定内容と前記オンタイミング列に基づき前記複数の出力段回路をスイッチング駆動する構成（第２の構成）であっても良い。

【0008】

上記第２の構成に係る半導体装置において、前記オンタイミング列生成部は、前記誤差電圧と前記複数のフィードバック脈流電圧の平均電圧との高低関係が第１関係から第２関係に変化するたびに前記オンタイミングに設定することで前記オンタイミング列を生成し、前記スイッチング制御部は、前記オンタイミング列に含まれ且つ連続する複数のオンタイミングにおいて前記複数の出力トランジスタを１つずつ順次ターンオンさせる動作を、繰り返し実行する構成（第３の構成）であっても良い。

【0009】

上記第２又は第３の構成に係る半導体装置において、前記オン時間設定部は、各出力トランジスタのオン時間の設定内容と前記オンタイミング列とに基づき前記複数の出力トランジスタのオン区間及びオフ区間を指定する複数の駆動制御信号を生成し、前記スイッチング制御部は、前記複数の駆動制御信号に従って前記複数の出力トランジスタのオン／オフするスイッチング駆動部を有し、前記オン時間設定部は、ＰＬＬ回路を用いて、前記複数の出力トランジスタのスイッチング周波数に相当する前記複数の駆動制御信号の周波数が所定の基準周波数に一致又は近づくよう各出力トランジスタのオン時間を設定する構成（第４の構成）であっても良い。

【0010】

上記第２～第４の構成の何れかに係る半導体装置において、前記スイッチング制御部は、前記複数のスイッチ端子を通じて流れる複数の対象電流を検出する電流検出部と、前記電流検出部の検出結果に基づき前記複数の対象電流の大小関係に応じた電流バランス信号を生成する電流バランス信号生成部と、を有し、前記オン時間設定部は、前記電流バランス信号に基づいて各出力トランジスタのオン時間を調整することで前記複数の対象電流間の差を低減する構成（第５の構成）であっても良い。

【0011】

上記第５の構成に係る半導体装置に関し、前記複数の対象電流は第１及び第２対象電流を含み、前記複数の出力トランジスタは前記第１対象電流が流れるスイッチ端子に接続された第１出力トランジスタ及び前記第２対象電流が流れるスイッチ端子に接続された第２出力トランジスタを含み、前記オン時間設定部は、前記第１対象電流が前記第２対象電流よりも大きいとき、前記電流バランス信号に基づいて前記第１出力トランジスタのオン時間を減少補正する一方で前記第２出力トランジスタのオン時間を増大補正し、前記第１対象電流が前記第２対象電流よりも小さいとき、前記電流バランス信号に基づいて前記第１出力トランジスタのオン時間を増大補正する一方で前記第２出力トランジスタのオン時間を減少補正する構成（第６の構成）であっても良い。

【0012】

本開示に係る他の半導体装置は、入力電圧を降圧して前記複数のスイッチ電圧に基づいて出力電圧を生成する降圧型マルチフェーズＤＣ／ＤＣコンバータに用いられる半導体装置であって、前記入力電圧をスイッチングすることで複数のスイッチ端子に前記複数のスイッチ電圧を発生させる複数の出力段回路と、前記複数の出力段回路のスイッチング駆動に位相差を設けた状態で前記複数の出力段回路をスイッチング駆動するスイッチング制御部と、を備え、各出力段回路において前記入力電圧の印加端と対応するスイッチ端子との間に出力トランジスタが設けられることで前記複数の出力段回路に複数の出力トランジスタが設けられ、前記スイッチング制御部は、各出力トランジスタのオン時間を設定するオン時間設定部と、前記複数のスイッチ端子を通じて流れる複数の対象電流を検出する電流検出部と、前記複数の対象電流の大小関係に応じた電流バランス信号を生成する電流バランス信号生成部と、を有し、前記オン時間設定部は、前記電流バランス信号に基づいて各出力トランジスタのオン時間を調整することで前記複数の対象電流間の差を低減する構成（第７の構成）である。

【0013】

上記第７の構成に係る半導体装置に関し、前記複数の対象電流は第１及び第２対象電流を含み、前記複数の出力トランジスタは前記第１対象電流が流れるスイッチ端子に接続された第１出力トランジスタ及び前記第２対象電流が流れるスイッチ端子に接続された第２出力トランジスタを含み、前記オン時間設定部は、前記第１対象電流が前記第２対象電流よりも大きいとき、前記電流バランス信号に基づいて前記第１出力トランジスタのオン時間を減少補正する一方で前記第２出力トランジスタのオン時間を増大補正し、前記第１対象電流が前記第２対象電流よりも小さいとき、前記電流バランス信号に基づいて前記第１出力トランジスタのオン時間を増大補正する一方で前記第２出力トランジスタのオン時間を減少補正する構成（第８の構成）であっても良い。

【0014】

本開示に係る降圧型マルチフェーズＤＣ／ＤＣコンバータは、上記第１～第８の構成の何れかに係る半導体装置と、前記出力電圧が加わる出力端子と前記複数のスイッチ端子との間に設けられた複数のコイルと、前記出力端子とグランドとの間に設けられた出力コンデンサと、を備えた降圧型マルチフェーズＤＣ／ＤＣコンバータであって、前記複数のスイッチ電圧を前記複数のコイル及び前記出力コンデンサにより整流及び平滑化することで前記出力端子に前記出力電圧を生成する構成（第９の構成）である。

【発明の効果】

【0015】

本開示によれば、特性の向上に寄与する半導体装置及び降圧型マルチフェーズＤＣ／ＤＣコンバータを提供することが可能となる。

【図面の簡単な説明】

【0016】

【図1】本開示の第１実施形態に係るＤＣ／ＤＣコンバータの全体構成図である。

【図2】図１のＤＣ／ＤＣコンバータに関わる幾つかの電流、電圧及び信号の波形図である。

【図3】図１の脈波生成部の構成例を示す図である。

【図4】図１のＰＬＬ回路の機能を説明するための図である。

【図5】図１のＰＬＬ回路の機能を説明するための図である。

【図6】本開示の第１実施形態に係り、電流バランスがとれていない状態における幾つかの電流、電圧及び信号の波形図である。

【図7】図１の電流バランス信号生成部の機能を説明するための図である。

【図8】本開示の第２実施形態に係るＤＣ／ＤＣコンバータの全体構成図である。

【図9】本開示の第３実施形態に係る半導体装置の外観斜視図である。

【図10】本開示の第５実施形態に係る降圧型３フェーズＤＣ／ＤＣコンバータの概略一部構成図である。

【図11】図１０の降圧型３フェーズＤＣ／ＤＣコンバータにおける幾つかの信号の波形図である。

【図12】本開示の一側面に係る半導体装置のブロック図である。

【図13】参考構成に係り、マルチフェーズ駆動方式を採用した降圧型ＤＣ／ＤＣコンバータの構成図である。

【発明を実施するための形態】

【0017】

以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。例えば、後述の“２１０”によって参照される電流バランス信号生成部は（図１参照）、電流バランス信号生成部２１０と表記されることもあるし、生成部２１０と略記されることもあり得るが、それらは全て同じものを指す。

【0018】

まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体にて形成される。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧は、グランドから見た電位を表す。

【0019】

レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の注目した信号又は電圧について、信号又は電圧がハイレベルにあるとは信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは信号又は電圧のレベルがローレベルにあることを意味する。信号についてのレベルは信号レベルと表現されることがあり、電圧についてのレベルは電圧レベルと表現されることがある。任意の注目した信号について、当該信号がハイレベルであるとき、当該信号の反転信号はローレベルをとり、当該信号がローレベルであるとき、当該信号の反転信号はハイレベルをとる。

【0020】

任意の注目した信号又は電圧において、ローレベルからハイレベルへの切り替わりをアップエッジと称し、ローレベルからハイレベルへの切り替わりのタイミングをアップエッジタイミングと称する。同様に、任意の注目した信号又は電圧において、ハイレベルからローレベルへの切り替わりをダウンエッジと称し、ハイレベルからローレベルへの切り替わりのタイミングをダウンエッジタイミングと称する。

【0021】

ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。

【0022】

以下、任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。任意のトランジスタについて、オフ状態からオン状態への切り替わりをターンオンと表現し、オン状態からオフ状態への切り替わりをターンオフと表現する。ターンオンが発生するタイミングをターンオンタイミングと称し、ターンオフが発生するタイミングをターンオフタイミングと称する。任意のトランジスタについて、トランジスタがオン状態となっている区間をオン区間と称することがあり、トランジスタがオフ状態となっている区間をオフ区間と称することがある。

【0023】

ハイレベル又はローレベルの信号レベルをとる任意の信号について、当該信号のレベルがハイレベルとなる区間をハイレベル区間と称し、当該信号のレベルがローレベルとなる区間をローレベル区間と称する。ハイレベル又はローレベルの電圧レベルをとる任意の電圧についても同様である。

【0024】

＜＜導入説明＞＞
降圧型ＤＣ／ＤＣコンバータでは、出力トランジスタ及び同期整流トランジスタの直列回路から成る出力段回路で入力電圧をスイッチングし、スイッチングで得た矩形状の電圧をコイル及びコンデンサで整流及び平滑化することで出力電圧を得る。この種の降圧型ＤＣ／ＤＣコンバータでは高い負荷応答性能と小型化が要求されることも多く、用途によっては要求の度合いが非常に大きい。

【0025】

高い負荷応答性能に適した制御方式としてコンスタントオンタイム制御方式が知られている。コンスタントオンタイム制御方式は、出力トランジスタをスイッチング駆動する際、出力トランジスタのオン時間が一定とされ、出力トランジスタのオフ時間を調整することで出力電圧を安定化させる。

【0026】

一方で、コイルに大きな電流を流す必要がある用途において、コイルが１つであるとき、定格及び発熱等の関係から、コイルのサイズを大きくする必要がある。コイルのサイズが大きくなると、それに伴って、降圧型ＤＣ／ＤＣコンバータのサイズ及び降圧型ＤＣ／ＤＣコンバータを組み込んだ装置のサイズも大きくなる（つまり小型化が難しくなる）。小型化に寄与する駆動方式としてマルチフェーズ駆動方式がある。

【0027】

マルチフェーズ駆動方式を採用した降圧型ＤＣ／ＤＣコンバータでは、図１３に示すように、出力トランジスタ９１１を含む出力段回路９１０が複数チャネル分用意され、複数の出力段回路９１０が位相をずらした状態でスイッチング駆動される。図１３の構成では、出力段回路９１０が２相分設けられているため、１８０°の位相差を設けて２つの出力段回路９１０がスイッチング駆動され、第１及び第２のコイル９２０間の接続ノードに出力電圧Ｖｏが生じる。出力電流（負荷電流）が２つのコイル９２０に分担されて流れるため、コイル１つあたりに流れる電流の大きさが低減される。故にコイルのサイズを小さくすることができる。また、出力リプルの低減にも効果的である。

【0028】

但し、図１３の構成では、いわゆる電流モード制御方式が採用されており、コンスタントオンタイム制御方式との比較において負荷応答性能が低い。故に、従来、高い負荷応答性能が要求される用途では、コンスタントオンタイム制御方式を採用した降圧型ＤＣ／ＤＣコンバータが選ばれるのが一般であった。尚、図１３の構成のように、固定クロックで出力トランジスタ（図１３ではトランジスタ９１１）をスイッチングする制御は線型制御と称されることがあり、コンスタントオンタイム制御方式で出力トランジスタをスイッチングする制御は非線型制御と称されることがある。

【0029】

仮に、コンスタントオンタイム制御方式又はそれに類する方式とマルチフェーズ駆動方式とを組み合わせることができたならば、高い負荷応答性能と小型化を同時に実現することができ、極めて有益である。

【0030】

但し、コンスタントオンタイム制御方式を用いるＤＣ／ＤＣコンバータを複数設けて、それらを単純に並列駆動する単純並列構成では、良好な特性は得られない。単純並列構成では、各ＤＣ／ＤＣコンバータが自身の出力トランジスタを出力電圧に応じ独立してオン／オフすることになるため、複数の出力トランジスタが同時にオンとなるといった挙動が想定される（つまりマルチフェーズ駆動が実現されない）。マルチフェーズ駆動の実現には、出力段回路のスイッチング駆動に適切な位相差を確保する技術（以下、便宜上、位相差確保技術と称する）が必要である。

【0031】

また、マルチフェーズ駆動を行う際において、複数のコイルに流れる電流の大きさがばらつけば（例えば図１３の構成であれば、２つのコイル９２０に流れる電流の内、一方が大きく他方が小さいような状況では）、ＤＣ／ＤＣコンバータの効率が低下する。このため、複数のコイルに流れる電流の大きさが均一とする技術（以下、電流バランス技術と称する）も望まれる。

【0032】

＜＜第１実施形態＞＞
本開示の第１実施形態を説明する。図１に本開示の第１実施形態に係るＤＣ／ＤＣコンバータ１０の全体構成を示す。ＤＣ／ＤＣコンバータ１０は、上述の位相差確保技術及び電流バランス技術の双方を実現する降圧型マルチフェーズＤＣ／ＤＣコンバータであり、入力電圧Ｖ_ＩＮを降圧することで出力電圧Ｖ_ＯＵＴを生成する。

【0033】

入力電圧Ｖ_ＩＮは正の直流電圧であり、例えば、４．０Ｖ～１８．０Ｖの範囲内の電圧値を有する。出力電圧Ｖ_ＯＵＴは入力電圧Ｖ_ＩＮより低く、ＤＣ／ＤＣコンバータ１０の過渡状態を除けば、安定化された正の直流電圧値を有する。出力電圧Ｖ_ＯＵＴの目標値（後述の目標電圧Ｖ_ＴＧの値）は、例えば、０．６Ｖ～３．４Ｖの範囲内の電圧値を有する。

【0034】

ＤＣ／ＤＣコンバータ１０は、誤差電圧生成部１１０と、脈波生成部１２０Ａ及び１２０Ｂと、ＰＷＭコンパレータ１３０と、位相制御ロジック１４０と、ＴＯＮ設定部１５０Ａ及び１５０Ｂと、ＰＬＬ回路１６０と、出力段駆動部１７０Ａ及び１７０Ｂと、出力段回路１８０Ａ及び１８０Ｂと、電流センサ１９０Ａ及び１９０Ｂと、保護回路２００Ａ及び２００Ｂと、電流バランス信号生成部２１０と、コイルＬ１及びＬ２と、出力コンデンサＣ_ＯＵＴと、を備える。また、ＤＣ／ＤＣコンバータ１０は、入力端子２５１Ａ及び２５１Ｂと、スイッチ端子２５２Ａ及び２５２Ｂと、グランド端子２５３Ａ及び２５３Ｂと、出力端子２５４とを備えると共に、後述の各ノードを備える。尚、単一の入力端子が入力端子２５１Ａ及び２５１Ｂとして兼用されて良く、単一のグランド端子がグランド端子２５３Ａ及び２５３Ｂとして兼用されても良い。

【0035】

ＤＣ／ＤＣコンバータ１０は、２相分の出力段回路１８０Ａ及び１８０Ｂを備え、１８０°の位相差（又は１８０°に近い位相差）をつけて出力段回路１８０Ａ及び１８０Ｂをスイッチング駆動することによりマルチフェーズ駆動を実現する。２相分のマルチフェーズ駆動における一方の相を第１相と称し、他方の相を第２相と称する。ブロック１５０Ａ、１７０Ａ、１８０Ａ、１９０Ａ及び２００Ａは、第１相におけるＴＯＮ設定部、出力段駆動部、出力段回路、電流センサ及び保護回路であり、ブロック１５０Ｂ、１７０Ｂ、１８０Ｂ、１９０Ｂ及び２００Ｂは、第２相におけるＴＯＮ設定部、出力段駆動部、出力段回路、電流センサ及び保護回路である。

【0036】

ＤＣ／ＤＣコンバータ１０の特徴的な動作を簡単に説明する。ＤＣ／ＤＣコンバータ１０では、１８０°の位相差（又は１８０°に近い位相差）を確保するべく、ＰＷＭコンパレータ１３０によりオンタイミング列を示す信号ＣＯＭＰを生成し、オンタイミング列における複数のオンタイミングを信号ＣＯＭＰ１及びＣＯＭＰ２に対して交互に割り当てることで、第１相の出力トランジスタ（１８１Ａ）のオンタイミングを示す信号ＣＯＭＰ１と第２相の出力トランジスタ（１８１Ｂ）のオンタイミングを示す信号ＣＯＭＰ２を生成する（図２参照）。

【0037】

その上で、出力段回路１８０Ａ及び１８０Ｂの各スイッチング周波数が所定の基準周波数ｆ_ＣＬＫと一致又は近似するようにＰＬＬ回路１６０を用いて出力トランジスタ１８１Ａ、１８１Ｂのオン時間を設定（調整）する。ＤＣ／ＤＣコンバータ１０の安定状態においてＰＬＬ回路１６０はロック状態にあり、出力段回路１８０Ａ及び１８０Ｂのスイッチング周波数（駆動制御信号ＤＲＶ１及びＤＲＶ２の周波数）は実質的に基準周波数ｆ_ＣＬＫで固定されると共に、その時の負荷電流（出力電流Ｉ_ＯＵＴに相当）に適した時間に各相の出力トランジスタ（１８１Ａ、１８１Ｂ）のオン時間が実質的に固定される。つまり、コンスタントオンタイム制御方式に類するオン時間の制御が実現される。更に、この際、電流バランス信号生成部２１０の機能により第１相のコイル電流（Ｉ_Ｌ１）と第２相のコイル電流（Ｉ_Ｌ２）を均一に調整する。

【0038】

ＤＣ／ＤＣコンバータ１０の各部の構成及び動作を詳細に説明する。図２は、ＤＣ／ＤＣコンバータ１０に関わる幾つかの電流、電圧及び信号の波形図であり、以下の説明において適宜参照される。

【0039】

まず出力段回路１８０Ａ及び１８０Ｂ及びその周辺回路を説明する。出力段回路１８０Ａはトランジスタ１８１Ａ及び１８２Ａから成るハーフブリッジ回路である。トランジスタ１８１Ａ及び１８２ＡはＮチャネル型のＭＯＳＦＥＴとして構成される。トランジスタ１８１Ａのドレインは入力端子２５１Ａに接続され、トランジスタ１８２Ａのソースはグランド端子２５３Ａに接続される。トランジスタ１８１Ａのソース及びトランジスタ１８２Ａのドレインはスイッチ端子２５２Ａに共通接続される。スイッチ端子２５２ＡはコイルＬ１の一端に接続され、コイルＬ１の他端は出力端子２５４に接続される。出力段回路１８０Ｂはトランジスタ１８１Ｂ及び１８２Ｂから成るハーフブリッジ回路である。トランジスタ１８１Ｂ及び１８２ＢはＮチャネル型のＭＯＳＦＥＴとして構成される。トランジスタ１８１Ｂのドレインは入力端子２５１Ｂに接続され、トランジスタ１８２Ｂのソースはグランド端子２５３Ｂに接続される。トランジスタ１８１Ｂのソース及びトランジスタ１８２Ｂのドレインはスイッチ端子２５２Ｂに共通接続される。スイッチ端子２５２ＢはコイルＬ２の一端に接続され、コイルＬ２の他端は出力端子２５４に接続される。入力端子２５１Ａ及び２５１Ｂは入力電圧Ｖ_ＩＮの印可端（入力電圧Ｖ_ＩＮが加わる端子）に接続され、入力電圧Ｖ_ＩＮを受ける。グランド端子２５３Ａ及び２５３Ｂはグランドに接続される。出力端子２５４とグランドとの間に出力コンデンサＣ_ＯＵＴが設けられ、出力端子２５４に出力電圧Ｖ_ＯＵＴが加わる。

【0040】

出力コンデンサＣ_ＯＵＴに並列に負荷ＬＤが接続され、負荷ＬＤは出力電圧Ｖ_ＯＵＴに基づいて駆動する。出力端子２５４から負荷ＬＤに供給される電流を出力電流又は負荷電流と称し、記号“Ｉ_ＯＵＴ”にて表す。

【0041】

第１相において、トランジスタ１８１Ａは出力トランジスタとして機能し、トランジスタ１８２Ａは同期整流トランジスタとして機能する。故に、トランジスタ１８１Ａ、１８２Ａを、夫々、出力トランジスタ１８１Ａ、同期整流トランジスタ１８２Ａと称することがある。また、スイッチ端子２５２Ａに加わる電圧をスイッチ電圧Ｖ_ＬＸ１と称する。尚、ここではトランジスタ１８１Ａ及び１８２Ａのオン抵抗は十分に小さいと考える。

【0042】

出力段回路１８０Ａの状態は出力ハイ状態、出力ロー状態及びＨｉ－Ｚ状態の何れかとなる。出力段回路１８０Ａの出力ハイ状態において、トランジスタ１８１Ａはオン状態且つトランジスタ１８２Ａはオフ状態であり、実質的に入力電圧Ｖ_ＩＮと同じ電圧がスイッチ電圧Ｖ_ＬＸ１として表れる。出力段回路１８０Ａの出力ロー状態において、トランジスタ１８１Ａはオフ状態且つトランジスタ１８２Ａはオン状態であり、実質的にグランドの電圧（即ち０Ｖの電圧）がスイッチ電圧Ｖ_ＬＸ１として表れる。出力段回路１８０ＡのＨｉ－Ｚ状態ではトランジスタ１８１Ａ及び１８２Ａが共にオフ状態とされる。

【0043】

出力段回路１８０Ａにおいてトランジスタ１８１Ａ及び１８２Ａが交互にオン及びオフされることで、入力電圧Ｖ_ＩＮがスイッチングされ、スイッチ電圧Ｖ_ＬＸ１は矩形波状の電圧となる（図２参照）。出力段回路１８０Ａのスイッチング周波数（換言すれば出力トランジスタ１８１Ａのスイッチング周波数）を記号“ｆ_ＳＷ１”にて表す。スイッチング周波数ｆ_ＳＷ１は、スイッチ電圧Ｖ_ＬＸ１の周波数及び後述の駆動制御信号ＤＲＶ１の周波数に等しい。出力段回路１８０Ａが出力ハイ状態であるときに、入力電圧Ｖ_ＩＮの印可端から出力トランジスタ１８１Ａを通じ出力端子２５４に向けて入力電圧Ｖ_ＩＮに基づく電力が供給される。このため、出力段回路１８０Ａのスイッチングの各周期において出力段回路１８０Ａが出力ハイ状態とされる時間（即ち出力トランジスタ１８１Ａがオン状態とされる時間）は、第１相のオン時間又は単にオン時間と称され、記号“Ｔ_ＯＮ１”にて表される。

【0044】

第２相において、トランジスタ１８１Ｂは出力トランジスタとして機能し、トランジスタ１８２Ｂは同期整流トランジスタとして機能する。故に、トランジスタ１８１Ｂ、１８２Ｂを、夫々、出力トランジスタ１８１Ｂ、同期整流トランジスタ１８２Ｂと称することがある。また、スイッチ端子２５２Ｂに加わる電圧をスイッチ電圧Ｖ_ＬＸ２と称する。尚、ここではトランジスタ１８１Ｂ及び１８２Ｂのオン抵抗は十分に小さいと考える。

【0045】

出力段回路１８０Ｂの状態は出力ハイ状態、出力ロー状態及びＨｉ－Ｚ状態の何れかとなる。出力段回路１８０Ｂの出力ハイ状態において、トランジスタ１８１Ｂはオン状態且つトランジスタ１８２Ｂはオフ状態であり、実質的に入力電圧Ｖ_ＩＮと同じ電圧がスイッチ電圧Ｖ_ＬＸ２として表れる。出力段回路１８０Ｂの出力ロー状態において、トランジスタ１８１Ｂはオフ状態且つトランジスタ１８２Ｂはオン状態であり、実質的にグランドの電圧（即ち０Ｖの電圧）がスイッチ電圧Ｖ_ＬＸ２として表れる。出力段回路１８０ＢのＨｉ－Ｚ状態ではトランジスタ１８１Ｂ及び１８２Ｂが共にオフ状態とされる。

【0046】

出力段回路１８０Ｂにおいてトランジスタ１８１Ｂ及び１８２Ｂが交互にオン及びオフされることで、入力電圧Ｖ_ＩＮがスイッチングされ、スイッチ電圧Ｖ_ＬＸ２は矩形波状の電圧となる（図２参照）。出力段回路１８０Ｂのスイッチング周波数（換言すれば出力トランジスタ１８１Ｂのスイッチング周波数）を記号“ｆ_ＳＷ２”にて表す。スイッチング周波数ｆ_ＳＷ２は、スイッチ電圧Ｖ_ＬＸ２の周波数及び後述の駆動制御信号ＤＲＶ２の周波数に等しい。出力段回路１８０Ｂが出力ハイ状態であるときに、入力電圧Ｖ_ＩＮの印可端から出力トランジスタ１８１Ｂを通じ出力端子２５４に向けて入力電圧Ｖ_ＩＮに基づく電力が供給される。このため、出力段回路１８０Ｂのスイッチングの各周期において出力段回路１８０Ｂが出力ハイ状態とされる時間（即ち出力トランジスタ１８１Ｂがオン状態とされる時間）は、第２相のオン時間又は単にオン時間と称され、記号“Ｔ_ＯＮ２”にて表される。

【0047】

コイルＬ１、コイルＬ２及び出力コンデンサＣ_ＯＵＴにより整流平滑回路が構成される。スイッチ端子２５２Ａ及び２５２Ｂに現れる矩形波状のスイッチ電圧Ｖ_ＬＸ１及びＶ_ＬＸ２が整流平滑回路により整流及び平滑化されることで出力電圧Ｖ_ＯＵＴが生成される。尚、コイルＬ１に流れる電流、コイルＬ２に流れる電流を、夫々、コイル電流Ｉ_Ｌ１、コイル電流Ｉ_Ｌ２と称する。スイッチ端子２５２Ａから出力端子２５４へと向かうコイル電流Ｉ_Ｌ１の極性が正であるとし、スイッチ端子２５２Ｂから出力端子２５４へと向かうコイル電流Ｉ_Ｌ２の極性が正であるとする。

【0048】

出力段回路１８０Ａ及び１８０Ｂの前段回路を含む他の回路の構成及び動作を説明する。誤差電圧生成部１１０は、エラーアンプ１１１と、分圧抵抗である抵抗１１２及び１１３と、帰還抵抗である抵抗１１４と、ノード１１５を備える。ノード１１５は帰還入力端子に相当し、ノード１１５にはフィードバック電圧Ｖ_ＦＢが加わる。フィードバック電圧Ｖ_ＦＢは出力電圧Ｖ_ＯＵＴに比例する電圧である。ここでは、出力電圧Ｖ_ＯＵＴそのものがフィードバック電圧Ｖ_ＦＢであるとするが、出力電圧Ｖ_ＯＵＴの分圧等がフィードバック電圧Ｖ_ＦＢであっても構わない。ノード１１５は抵抗１１２の一端に接続され、抵抗１１２の他端はエラーアンプ１１１の反転入力端子に接続されると共に抵抗１１３を介してグランドに接続される。エラーアンプ１１１の非反転入力端子には所定の基準電圧Ｖ_ＲＥＦが印可される。基準電圧Ｖ_ＲＥＦは所定の正の直流電圧値を有する。エラーアンプ１１１の出力端子は抵抗１１４を介してエラーアンプ１１１の反転入力端子に接続される。このため、エラーアンプ１１１及び抵抗１１２～１１４により反転増幅器が構成される。フィードバック電圧Ｖ_ＦＢに比例する電圧（エラーアンプ１１１の反転入力端子に加わる電圧）と基準電圧Ｖ_ＲＥＦとの差分に応じた誤差電圧Ｖ_ＥＲＲがエラーアンプ１１１の出力端子から出力される。

【0049】

脈波生成部１２０Ａは、抵抗１２１Ａ及び１２２Ａ、コンデンサ１２３Ａ、並びに、ノード１２４Ａ及び１２５Ａを備えると共に、リプル注入部１２６Ａを備える。ノード１２４Ａはノード１１５に接続され、故にノード１２４Ａにもフィードバック電圧Ｖ_ＦＢが加わる。抵抗１２１Ａ及びコンデンサ１２３Ａの各一端はノード１２４Ａに共通接続され、抵抗１２１Ａ及びコンデンサ１２３Ａの各他端はノード１２５Ａに共通接続される。ノード１２５Ａは抵抗１２２Ａを介してグランドに接続される。

【0050】

抵抗１２１Ａ及び１２２Ａの機能によりノード１２５Ａにフィードバック電圧Ｖ_ＦＢの分圧が生成される。リプル注入部１２６Ａは、ノード１２４Ａ及びノード１２５Ａに接続され、抵抗１２１Ａ及び１２２Ａの機能によりノード１２５Ａに生じた電圧（フィードバック電圧Ｖ_ＦＢの分圧）に対しリプルを注入することでノード１２５Ａに脈流電圧を発生させる。ノード１２５Ａに生じる脈流電圧をフィードバック脈流電圧Ｖ_{ＦＢＩＮ１}と称する。フィードバック脈流電圧Ｖ_{ＦＢＩＮ１}はスイッチ電圧Ｖ_ＬＸ１と連動して変動する電圧である。つまり、フィードバック脈流電圧Ｖ_{ＦＢＩＮ１}は、スイッチ電圧Ｖ_ＬＸ１のハイレベル区間（即ち出力トランジスタ１８１Ａのオン区間）において単調増加し、スイッチ電圧Ｖ_ＬＸ１のローレベル区間（即ち出力トランジスタ１８１Ａのオフ区間）において単調減少する。従って、フィードバック脈流電圧Ｖ_{ＦＢＩＮ１}はコイル電流Ｉ_Ｌ１の波形に類似した波形を持つ（図２参照）。リプル注入部１２６Ａによるリプルを後述の駆動制御信号ＤＲＶ１やスイッチ電圧Ｖ_ＬＸ１に基づいて生成することができる。

【0051】

脈波生成部１２０Ｂは、抵抗１２１Ｂ及び１２２Ｂ、コンデンサ１２３Ｂ、並びに、ノード１２４Ｂ及び１２５Ｂを備えると共に、リプル注入部１２６Ｂを備える。ノード１２４Ｂはノード１１５に接続され、故にノード１２４Ｂにもフィードバック電圧Ｖ_ＦＢが加わる。抵抗１２１Ｂ及びコンデンサ１２３Ｂの各一端はノード１２４Ｂに共通接続され、抵抗１２１Ｂ及びコンデンサ１２３Ｂの各他端はノード１２５Ｂに共通接続される。ノード１２５Ｂは抵抗１２２Ｂを介してグランドに接続される。

【0052】

抵抗１２１Ｂ及び１２２Ｂの機能によりノード１２５Ｂにフィードバック電圧Ｖ_ＦＢの分圧が生成される。リプル注入部１２６Ｂは、ノード１２４Ｂ及びノード１２５Ｂに接続され、抵抗１２１Ｂ及び１２２Ｂの機能によりノード１２５Ｂに生じた電圧（フィードバック電圧Ｖ_ＦＢの分圧）に対しリプルを注入することでノード１２５Ｂに脈流電圧を発生させる。ノード１２５Ｂに生じる脈流電圧をフィードバック脈流電圧Ｖ_{ＦＢＩＮ２}と称する。フィードバック脈流電圧Ｖ_{ＦＢＩＮ２}はスイッチ電圧Ｖ_ＬＸ２と連動して変動する電圧である。つまり、フィードバック脈流電圧Ｖ_{ＦＢＩＮ２}は、スイッチ電圧Ｖ_ＬＸ２のハイレベル区間（即ち出力トランジスタ１８１Ｂのオン区間）において単調増加し、スイッチ電圧Ｖ_ＬＸ２のローレベル区間（即ち出力トランジスタ１８１Ｂのオフ区間）において単調減少する。従って、フィードバック脈流電圧Ｖ_{ＦＢＩＮ２}はコイル電流Ｉ_Ｌ２の波形に類似した波形を持つ（図２参照）。リプル注入部１２６Ｂによるリプルを後述の駆動制御信号ＤＲＶ２やスイッチ電圧Ｖ_ＬＸ２に基づいて生成することができる。

【0053】

尚、脈波生成部１２０Ａでの抵抗１２１Ａ及び１２２Ａによるフィードバック電圧Ｖ_ＦＢの分圧比（即ち抵抗１２１Ａ及び１２２Ａの抵抗値の比）と、脈波生成部１２０Ｂでの抵抗１２１Ｂ及び１２２Ｂによるフィードバック電圧Ｖ_ＦＢの分圧比（即ち抵抗１２１Ｂ及び１２２Ｂの抵抗値の比）とは、互いに一致している。このため、フィードバック脈流電圧Ｖ_{ＦＢＩＮ１}の直流成分の値と、フィードバック脈流電圧Ｖ_{ＦＢＩＮ２}の直流成分の値は同じとなる。

【0054】

ＰＷＭコンパレータ１３０は、第１及び第２非反転入力端子、反転入力端子及び出力端子を有する。ＰＷＭコンパレータ１３０において、第１、第２非反転入力端子に夫々フィードバック脈流電圧Ｖ_{ＦＢＩＮ１}、Ｖ_{ＦＢＩＮ２}が入力され、反転入力端子に誤差電圧Ｖ_ＥＲＲが入力される。ＰＷＭコンパレータ１３０は、第１及び第２差動アンプを内蔵し、フィードバック脈流電圧Ｖ_{ＦＢＩＮ１}及び誤差電圧Ｖ_ＥＲＲ間の差分（Ｖ_{ＦＢＩＮ１}－Ｖ_ＥＲＲ）に応じた第１差分信号を第１差動アンプで生成すると共に、フィードバック脈流電圧Ｖ_{ＦＢＩＮ２}及び誤差電圧Ｖ_ＥＲＲ間の差分（Ｖ_{ＦＢＩＮ２}－Ｖ_ＥＲＲ）に応じた第２差分信号を第２差動アンプにて生成する。そして、ＰＷＭコンパレータ１３０は、上記の２つの差分の和（Ｖ_{ＦＢＩＮ１}＋Ｖ_{ＦＢＩＮ２}－２・Ｖ_ＥＲＲ）に基づき、フィードバック脈流電圧Ｖ_{ＦＢＩＮ１}及びＶ_{ＦＢＩＮ２}の平均電圧と誤差電圧Ｖ_ＥＲＲを比較して比較結果を信号ＣＯＭＰとして出力する。

【0055】

フィードバック脈流電圧Ｖ_{ＦＢＩＮ１}及びＶ_{ＦＢＩＮ２}の平均電圧を記号“Ｖ_{ＦＢＩＮ＿ＡＶＥ}”にて表す。平均電圧Ｖ_{ＦＢＩＮ＿ＡＶＥ}は、“Ｖ_{ＦＢＩＮ＿ＡＶＥ}＝（Ｖ_{ＦＢＩＮ１}＋Ｖ_{ＦＢＩＮ２}）／２”にて表される。ＰＷＭコンパレータ１３０は、図２に示す如く、“Ｖ_{ＦＢＩＮ＿ＡＶＥ}＞Ｖ_ＥＲＲ”が成立する区間において信号ＣＯＭＰをローレベルに維持し、“Ｖ_{ＦＢＩＮ＿ＡＶＥ}＞Ｖ_ＥＲＲ”から“Ｖ_{ＦＢＩＮ＿ＡＶＥ}＜Ｖ_ＥＲＲ”へと切り替わると、その切り替わりのたびに、切り替わりタイミングを起点に所定の微小時間だけ信号ＣＯＭＰをハイレベルとしてからローレベルに戻す（即ち１ショットパルスを発生させる）。尚、図２には、コイル電流Ｉ_Ｌ１及びＩ_Ｌ２の平均電流Ｉ_{Ｌ＿ＡＶＥ}の波形も示されており、フィードバック脈流電圧Ｖ_{ＦＢＩＮ１}及びＶ_{ＦＢＩＮ２}とコイル電流Ｉ_Ｌ１及びＩ_Ｌ２との対応関係から平均電圧Ｖ_{ＦＢＩＮ＿ＡＶＥ}は平均電流Ｉ_{Ｌ＿ＡＶＥ}に類似した波形を持つことになる。

【0056】

信号ＣＯＭＰの各アップエッジタイミングは、出力トランジスタ１８１Ａ及び１８１Ｂの何れか一方のオンタイミングを表している。つまり、信号ＣＯＭＰの各アップエッジタイミングは、出力トランジスタ１８１Ａがターンオンすべきタイミング（即ち出力段回路１８０Ａの状態が出力ハイ状態に切り替えられるべきタイミング）、又は、出力トランジスタ１８１Ｂがターンオンすべきタイミング（即ち出力段回路１８０Ｂの状態が出力ハイ状態に切り替えられるべきタイミング）を表している。信号ＣＯＭＰのアップエッジは“Ｖ_{ＦＢＩＮ＿ＡＶＥ}＞Ｖ_ＥＲＲ”から“Ｖ_{ＦＢＩＮ＿ＡＶＥ}＜Ｖ_ＥＲＲ”へと切り替わるごとに発生するため、信号ＣＯＭＰによりオンタイミング列が規定される。オンタイミング列は時系列上に並ぶ複数のオンタイミングから成る。

【0057】

位相制御ロジック１４０は信号ＣＯＭＰから信号ＣＯＭＰ１及びＣＯＭＰ２を生成して出力する。より具体的には、位相制御ロジック１４０は、信号ＣＯＭＰに含まれる複数のオンタイミングを示す複数のパルスを交互に信号ＣＯＭＰ１及びＣＯＭＰ２に分配することで信号ＣＯＭＰ１及びＣＯＭＰ２を生成する。より明確に説明すれば以下のような動作が実行される。即ち、位相制御ロジック１４０は信号ＣＯＭＰ１及びＣＯＭＰ２のレベルを原則としてローレベルに保ち、信号ＣＯＭＰに奇数回目のアップエッジが生じたときには、信号ＣＯＭＰのアップエッジに同期して信号ＣＯＭＰ１にもアップエッジを生じさせ、所定の微小時間だけ信号ＣＯＭＰ１をハイレベルとしてからローレベルに戻す。信号ＣＯＭＰに偶数回目のアップエッジが生じたときには、信号ＣＯＭＰのアップエッジに同期して信号ＣＯＭＰ２にもアップエッジを生じさせ、所定の微小時間だけ信号ＣＯＭＰ２をハイレベルとしてからローレベルに戻す。

【0058】

ＴＯＮ設定部１５０Ａは、信号ＣＯＭＰ１に基づき、出力段回路１８０Ａの状態を指定する駆動制御信号ＤＲＶ１を生成する。ＴＯＮ設定部１５０Ａはオン時間Ｔ_ＯＮ１を設定する機能を有し、駆動制御信号ＤＲＶ１により、出力トランジスタ１８１Ａのターンオンタイミング（換言すれば出力段回路１８０Ａの出力ロー状態から出力ハイ状態への切り替わりタイミング）と、出力トランジスタ１８１Ａのオン時間、即ちオン時間Ｔ_ＯＮ１と、が規定される。この際、ＴＯＮ設定部１５０Ａは、ＰＬＬ回路１６０から入力される信号Ｓ_ＰＬＬ及び電流バランス信号生成部２１０から入力される電流バランス信号Ｓ_ＣＢ１を参照して、駆動制御信号ＤＲＶ１を生成する（詳細は後述）。

【0059】

駆動制御信号ＤＲＶ１はローレベル又はハイレベルの信号レベルをとる二値化信号であり、駆動制御信号ＤＲＶ１により出力トランジスタ１８１Ａのオン区間及びオフ区間が指定される。ここでは、駆動制御信号ＤＲＶ１のハイレベル区間が出力トランジスタ１８１Ａのオン区間（出力段回路１８０Ａが出力ハイ状態とされるべき区間）に対応付けられ、駆動制御信号ＤＲＶ１のローレベル区間が出力トランジスタ１８１Ａのオフ区間（出力段回路１８０Ａが出力ロー状態とされるべき区間）に対応付けられているものとする。信号ＣＯＭＰ１のアップエッジタイミングが出力トランジスタ１８１Ａのターンオンタイミングに相当し、出力トランジスタ１８１Ａのターンオンからオン時間Ｔ_ＯＮ１の経過後に出力トランジスタ１８１Ａがターンオフされるので、ＴＯＮ設定部１５０Ａは、信号ＣＯＭＰ１とオン時間Ｔ_ＯＮ１の設定内容とに基づき出力トランジスタ１８１Ａのオン区間及びオフ区間を設定する、とも言える。

【0060】

ＴＯＮ設定部１５０Ｂは、信号ＣＯＭＰ２に基づき、出力段回路１８０Ｂの状態を指定する駆動制御信号ＤＲＶ２を生成する。ＴＯＮ設定部１５０Ｂはオン時間Ｔ_ＯＮ２を設定する機能を有し、駆動制御信号ＤＲＶ２により、出力トランジスタ１８１Ｂのターンオンタイミング（換言すれば出力段回路１８０Ｂの出力ロー状態から出力ハイ状態への切り替わりタイミング）と、出力トランジスタ１８１Ｂのオン時間、即ちオン時間Ｔ_ＯＮ２と、が規定される。この際、ＰＬＬ回路１６０から入力される信号Ｓ_ＰＬＬ及び電流バランス信号生成部２１０から入力される電流バランス信号Ｓ_ＣＢ２を参照して、駆動制御信号ＤＲＶ２が生成される（詳細は後述）。

【0061】

駆動制御信号ＤＲＶ２はローレベル又はハイレベルの信号レベルをとる二値化信号であり、駆動制御信号ＤＲＶ２により出力トランジスタ１８１Ｂのオン区間及びオフ区間が指定される。ここでは、駆動制御信号ＤＲＶ２のハイレベル区間が出力トランジスタ１８１Ｂのオン区間（出力段回路１８０Ｂが出力ハイ状態とされるべき区間）に対応付けられ、駆動制御信号ＤＲＶ２のローレベル区間が出力トランジスタ１８１Ｂのオフ区間（出力段回路１８０Ｂが出力ロー状態とされるべき区間）に対応付けられているものとする。信号ＣＯＭＰ２のアップエッジタイミングが出力トランジスタ１８１Ｂのターンオンタイミングに相当し、出力トランジスタ１８１Ｂのターンオンからオン時間Ｔ_ＯＮ２の経過後に出力トランジスタ１８１Ｂがターンオフされるので、ＴＯＮ設定部１５０Ｂは、信号ＣＯＭＰ２とオン時間Ｔ_ＯＮ２の設定内容とに基づき出力トランジスタ１８１Ｂのオン区間及びオフ区間を設定する、とも言える。

【0062】

ＰＬＬ回路１６０は位相同期回路である。ＰＬＬ回路１６０には、所定の基準周波数ｆ_ＣＬＫを有する矩形波信号である基準クロック信号ＣＬＫと、ＴＯＮ設定部１５０Ａから出力される駆動制御信号ＤＲＶ１が入力される。ＰＬＬ回路１６０は、基準クロック信号ＣＬＫ及び駆動制御信号ＤＲＶ１間の位相差（即ち基準クロック信号ＣＬＫの位相と駆動制御信号ＤＲＶ１の位相との差）に応じた信号Ｓ_ＰＬＬをＴＯＮ設定部１５０Ａ及び１５０Ｂに出力する。

【0063】

出力段駆動部１７０Ａは駆動制御信号ＤＲＶ１に基づいて出力段回路１８０Ａのスイッチング駆動を行う。出力段回路１８０Ａのスイッチング駆動は出力段回路１８０Ａの状態を出力ロー状態及び出力ハイ状態間で交互に切り替える動作を含む。即ち、出力段駆動部１７０Ａは、トランジスタ１８１Ａ及び１８２Ａの各ゲート、スイッチ端子２５２Ａ並びにグランドに接続され、駆動制御信号ＤＲＶ１のローレベル区間において出力段回路１８０Ａが出力ロー状態となるように、且つ、駆動制御信号ＤＲＶ１のハイレベル区間において出力段回路１８０Ａが出力ハイ状態となるように、トランジスタ１８１Ａ及び１８２Ａの各ゲート電圧（詳細にはゲート－ソース間電圧）を制御する（但し、保護回路２００Ａによる保護動作が非実行であると仮定）。尚、図示されないブートストラップ回路により、入力電圧Ｖ_ＩＮから出力トランジスタ１８１Ａのスイッチングに必要な電圧が生成される。

【0064】

出力段駆動部１７０Ｂは駆動制御信号ＤＲＶ２に基づいて出力段回路１８０Ｂのスイッチング駆動を行う。出力段回路１８０Ｂのスイッチング駆動は出力段回路１８０Ｂの状態を出力ロー状態及び出力ハイ状態間で交互に切り替える動作を含む。即ち、出力段駆動部１７０Ｂは、トランジスタ１８１Ｂ及び１８２Ｂの各ゲート、スイッチ端子２５２Ｂ並びにグランドに接続され、駆動制御信号ＤＲＶ２のローレベル区間において出力段回路１８０Ｂが出力ロー状態となるように、且つ、駆動制御信号ＤＲＶ２のハイレベル区間において出力段回路１８０Ｂが出力ハイ状態となるように、トランジスタ１８１Ｂ及び１８２Ｂの各ゲート電圧（詳細にはゲート－ソース間電圧）を制御する（但し、保護回路２００Ｂによる保護動作が非実行であると仮定）。尚、図示されないブートストラップ回路により、入力電圧Ｖ_ＩＮから出力トランジスタ１８１Ｂのスイッチングに必要な電圧が生成される。

【0065】

電流センサ１９０Ａは第１対象電流を検出する（詳細には第１対象電流の電流値を検出する）。第１対象電流はスイッチ端子２５２Ａを通じて流れる電流である。電流センサ１９０Ａは、出力トランジスタ１８１Ａのソース及びドレイン間に流れる電流又は同期整流トランジスタ１８２Ａのソース及びドレイン間に流れる電流を検出することにより、第１対象電流を検出して良い。トランジスタ１８１Ａ及び１８２Ａが同時にオンとなるような短絡異常を無視すれば、スイッチ端子２５２Ａを通じて流れる電流はコイルＬ１を通過するため、第１対象電流はコイル電流Ｉ_Ｌ１でもある。保護回路２００Ａは、電流センサ１９０Ａの検出結果に基づき、必要に応じ出力段駆動部１７０Ａを制御することで所定の保護動作（過電流保護動作及び負電流保護動作）を行う。

【0066】

電流センサ１９０Ｂは第２対象電流を検出する（詳細には第２対象電流の電流値を検出する）。第２対象電流はスイッチ端子２５２Ｂを通じて流れる電流である。電流センサ１９０Ｂは、出力トランジスタ１８１Ｂのソース及びドレイン間に流れる電流又は同期整流トランジスタ１８２Ｂのソース及びドレイン間に流れる電流を検出することにより、第２対象電流を検出して良い。トランジスタ１８１Ｂ及び１８２Ｂが同時にオンとなるような短絡異常を無視すれば、スイッチ端子２５２Ｂを通じて流れる電流はコイルＬ２を通過するため、第２対象電流はコイル電流Ｉ_Ｌ２でもある。保護回路２００Ｂは、電流センサ１９０Ｂの検出結果に基づき、必要に応じ出力段駆動部１７０Ｂを制御することで所定の保護動作（過電流保護動作及び負電流保護動作）を行う。

【0067】

電流バランス信号生成部２１０は、電流センサ１９０Ａ及び１９０Ｂの検出結果を比較することで、オン時間Ｔ_ＯＮ１及びＴ_ＯＮ２を必要に応じて調整（補正）するための電流バランス信号Ｓ_ＣＢ１及びＳ_ＣＢ２を生成し、生成した電流バランス信号Ｓ_ＣＢ１及びＳ_ＣＢ２を夫々ＴＯＮ設定部１５０Ａ及び１５０Ｂに出力する。

【0068】

図３（ａ）にリプル注入部１２６Ａの一構成例を含む脈波生成部１２０Ａの回路構成を示し、図３（ｂ）にリプル注入部１２６Ｂの一構成例を含む脈波生成部１２０Ｂの回路構成を示す。

【0069】

図３（ａ）のリプル注入部１２６Ａは、バッファ回路１２６Ａ＿１、抵抗１２６Ａ＿２、コンデンサ１２６Ａ＿３及び１２６Ａ＿４から成る。バッファ回路１２６Ａ＿１の入力端子には駆動制御信号ＤＲＶ１が入力される。故に、駆動制御信号ＤＲＶ１のハイレベル区間においてバッファ回路１２６Ａ＿１の出力信号もハイレベルとなり、駆動制御信号ＤＲＶ１のローレベル区間においてバッファ回路１２６Ａ＿１の出力信号もローレベルとなる。但し、バッファ回路１２６Ａ＿１は、入力電圧Ｖ_ＩＮに比例する電圧（ここではＶ_ＩＮ／４）を正側の電源電圧として且つグランドを負側の電源電圧として動作するので、バッファ回路１２６Ａ＿１の出力信号において、ハイレベルは実質的にバッファ回路１２６Ａ＿１の正側の電源電圧（ここではＶ_ＩＮ／４）を有し、ローレベルは実質的に０Ｖの電圧を有する。抵抗１２６Ａ＿２の一端にはバッファ回路１２６Ａ＿１の出力信号が加わり、抵抗１２６Ａ＿２の他端はコンデンサ１２６Ａ＿３を介してノード１２４Ａに接続されると共にコンデンサ１２６Ａ＿４を介してノード１２５Ａに接続される。

【0070】

駆動制御信号ＤＲＶ１のハイレベル区間、ローレベル区間において、スイッチ電圧Ｖ_ＬＸ１がハイレベル、ローレベルとなるよう制御されるのであるから、図３（ａ）の構成により、フィードバック電圧Ｖ_ＦＢを基準にスイッチ電圧Ｖ_ＬＸ１と連動して変動するフィードバック脈流電圧Ｖ_{ＦＢＩＮ１}が得られる。フィードバック脈流電圧Ｖ_{ＦＢＩＮ１}に関し、フィードバック電圧Ｖ_ＦＢを基準に変動するとは、フィードバック電圧Ｖ_ＦＢに比例する電圧（ここでは電圧Ｖ_ＦＢの分圧）を中心にフィードバック脈流電圧Ｖ_{ＦＢＩＮ１}が変動することを指す。

【0071】

尚、図３（ａ）の構成は一例にすぎず、上述と同様の特性のフィードバック脈流電圧Ｖ_{ＦＢＩＮ１}が得られる限り、リプル注入部１２６Ａ及び脈波生成部１２０Ａの回路構成を様々に変更可能である。図３（ａ）の回路からバッファ回路１２６Ａ＿１を削除し、抵抗１２６Ａ＿２の両端の内、コンデンサ１２６Ａ＿３及び１２６Ａ＿４に接続されていない側の一端に対し、スイッチ電圧Ｖ_ＬＸ１そのもの又はスイッチ電圧Ｖ_ＬＸ１の分圧を入力するようにしても良い。

【0072】

図３（ｂ）のリプル注入部１２６Ｂは、バッファ回路１２６Ｂ＿１、抵抗１２６Ｂ＿２、コンデンサ１２６Ｂ＿３及び１２６Ｂ＿４から成る。バッファ回路１２６Ｂ＿１の入力端子には駆動制御信号ＤＲＶ２が入力される。故に、駆動制御信号ＤＲＶ２のハイレベル区間においてバッファ回路１２６Ｂ＿１の出力信号もハイレベルとなり、駆動制御信号ＤＲＶ２のローレベル区間においてバッファ回路１２６Ｂ＿１の出力信号もローレベルとなる。但し、バッファ回路１２６Ｂ＿１は、入力電圧Ｖ_ＩＮに比例する電圧（ここではＶ_ＩＮ／４）を正側の電源電圧として且つグランドを負側の電源電圧として動作するので、バッファ回路１２６Ｂ＿１の出力信号において、ハイレベルは実質的にバッファ回路１２６Ｂ＿１の正側の電源電圧（ここではＶ_ＩＮ／４）を有し、ローレベルは実質的に０Ｖの電圧を有する。抵抗１２６Ｂ＿２の一端にはバッファ回路１２６Ｂ＿１の出力信号が加わり、抵抗１２６Ｂ＿２の他端はコンデンサ１２６Ｂ＿３を介してノード１２４Ｂに接続されると共にコンデンサ１２６Ｂ＿４を介してノード１２５Ｂに接続される。

【0073】

駆動制御信号ＤＲＶ２のハイレベル区間、ローレベル区間において、スイッチ電圧Ｖ_ＬＸ２がハイレベル、ローレベルとなるよう制御されるのであるから、図３（ｂ）の構成により、フィードバック電圧Ｖ_ＦＢを基準にスイッチ電圧Ｖ_ＬＸ２と連動して変動するフィードバック脈流電圧Ｖ_{ＦＢＩＮ２}が得られる。フィードバック脈流電圧Ｖ_{ＦＢＩＮ２}に関し、フィードバック電圧Ｖ_ＦＢを基準に変動するとは、フィードバック電圧Ｖ_ＦＢに比例する電圧（ここでは電圧Ｖ_ＦＢの分圧）を中心にフィードバック脈流電圧Ｖ_{ＦＢＩＮ２}が変動することを指す。

【0074】

尚、図３（ｂ）の構成は一例にすぎず、上述と同様の特性のフィードバック脈流電圧Ｖ_{ＦＢＩＮ２}が得られる限り、リプル注入部１２６Ｂ及び脈波生成部１２０Ｂの回路構成を様々に変更可能である。図３（ｂ）の回路からバッファ回路１２６Ｂ＿１を削除し、抵抗１２６Ｂ＿２の両端の内、コンデンサ１２６Ｂ＿３及び１２６Ｂ＿４に接続されていない側の一端に対し、スイッチ電圧Ｖ_ＬＸ２そのもの又はスイッチ電圧Ｖ_ＬＸ２の分圧を入力するようにしても良い。

【0075】

上述の如く、ＤＣ／ＤＣコンバータ１０では、誤差電圧生成部１１０から出力電圧Ｖ_ＯＵＴを生成する部位にまで至る基本帰還ループにより、エラーアンプ１１１の非反転入力端子及び反転入力端子間の電位差をゼロに維持するための帰還制御が行われ、誤差電圧Ｖ_ＥＲＲの調整を通じ、出力電圧Ｖ_ＯＵＴが所定の目標電圧Ｖ_ＴＧにて安定化される（即ち目標電圧Ｖ_ＴＧに一致又は近づく）。目標電圧Ｖ_ＴＧは、抵抗１１２及び１１３の抵抗値の比と基準電圧Ｖ_ＲＥＦとで定まる。

【0076】

駆動制御信号ＤＲＶ１及びＤＲＶ２の生成動作について説明を加える。まず、説明の便宜上、電流バランス信号Ｓ_ＣＢ１及びＳ_ＣＢ２の存在を無視し、信号ＣＯＭＰ１及びＳ_ＰＬＬに基づいて駆動制御信号ＤＲＶ１を生成する方法並びに信号ＣＯＭＰ２及びＳ_ＰＬＬに基づいて駆動制御信号ＤＲＶ２を生成する方法を説明する。ＰＬＬ回路１６０は基準クロック信号ＣＬＫ及び駆動制御信号ＤＲＶ１間の位相差（基準クロック信号ＣＬＫの位相と駆動制御信号ＤＲＶ１の位相との差）がゼロとなるよう、信号Ｓ_ＰＬＬを生成する。基準クロック信号ＣＬＫは、駆動制御信号ＤＲＶ１及びＤＲＶ２と同様、ローレベル又はハイレベルの信号レベルを持つ矩形波信号である。基準クロック信号ＣＬＫ及び駆動制御信号ＤＲＶ１間の位相差がゼロとなる状態とは、基準クロック信号ＣＬＫと駆動制御信号ＤＲＶ１が互いに同じ周波数を持ちつつ、基準クロック信号ＣＬＫのアップエッジタイミングと駆動制御信号ＤＲＶ１のアップエッジタイミングとが一致している状態を指し、当該状態が維持されることをＰＬＬのロックと表現する。過渡状態を除けば、原理上、信号ＣＯＭＰ１及びＣＯＭＰ２は互いに同じ周波数を有し且つ信号ＣＯＭＰ１及びＣＯＭＰ２の位相差は１８０°に保たれるため、ＰＬＬがロックしている状態では、駆動制御信号ＤＲＶ１及びＤＲＶ２の周波数（即ち出力段回路１８０Ａのスイッチング周波数ｆ_ＳＷ１及び出力段回路１８０Ｂのスイッチング周波数ｆ_ＳＷ２）は、基準クロック信号ＣＬＫの周波数である基準周波数ｆ_ＣＬＫと一致する。

【0077】

図４を参照し、基準クロック信号ＣＬＫに対し駆動制御信号ＤＲＶ１の位相が進んでいる状態は、駆動制御信号ＤＲＶ１及びＤＲＶ２の周波数が基準周波数ｆ_ＣＬＫよりも高い状態に相当する。このとき、ＰＬＬ回路１６０は、オン時間Ｔ_ＯＮ１及びＴ_ＯＮ２を同じ時間量だけ増大させるための信号Ｓ_ＰＬＬをＴＯＮ設定部１５０Ａ及び１５０Ｂに出力し、ＴＯＮ設定部１５０Ａ及び１５０Ｂは信号Ｓ_ＰＬＬに従ってオン時間Ｔ_ＯＮ１及びＴ_ＯＮ２を同じ時間量だけ増大させる。この増大の量は、基準クロック信号ＣＬＫ及び駆動制御信号ＤＲＶ１間の位相差の大きさに比例していると良い。尚、オン時間Ｔ_ＯＮ１及びＴ_ＯＮ２の初期値は共通の基準オン時間Ｔ_{ＯＮＲＥＦ}であるとする。オン時間Ｔ_ＯＮ１及びＴ_ＯＮ２が増大すると、誤差電圧Ｖ_ＥＲＲが一定であるとの仮定の下、平均電圧Ｖ_{ＦＢＩＮ＿ＡＶＥ}の増大を通じて“Ｖ_{ＦＢＩＮ＿ＡＶＥ}＞Ｖ_ＥＲＲ”から“Ｖ_{ＦＢＩＮ＿ＡＶＥ}＜Ｖ_ＥＲＲ”への切り替わりの発生間隔が長くなるので、信号ＣＯＭＰの周波数が低下する。つまり、駆動制御信号ＤＲＶ１及びＤＲＶ２の周波数が基準周波数ｆ_ＣＬＫに向けて低下する。

【0078】

図５を参照し、基準クロック信号ＣＬＫに対し駆動制御信号ＤＲＶ１の位相が遅れている状態は、駆動制御信号ＤＲＶ１及びＤＲＶ２の周波数が基準周波数ｆ_ＣＬＫよりも低い状態に相当する。このとき、ＰＬＬ回路１６０は、オン時間Ｔ_ＯＮ１及びＴ_ＯＮ２を同じ時間量だけ減少させるための信号Ｓ_ＰＬＬをＴＯＮ設定部１５０Ａ及び１５０Ｂに出力し、ＴＯＮ設定部１５０Ａ及び１５０Ｂは信号Ｓ_ＰＬＬに従ってオン時間Ｔ_ＯＮ１及びＴ_ＯＮ２を同じ時間量だけ減少させる。この減少の量は、基準クロック信号ＣＬＫ及び駆動制御信号ＤＲＶ１間の位相差の大きさに比例していると良い。尚、オン時間Ｔ_ＯＮ１及びＴ_ＯＮ２の初期値は共通の基準オン時間Ｔ_{ＯＮＲＥＦ}であるとする。オン時間Ｔ_ＯＮ１及びＴ_ＯＮ２が減少すると、誤差電圧Ｖ_ＥＲＲが一定であるとの仮定の下、平均電圧Ｖ_{ＦＢＩＮ＿ＡＶＥ}の低下を通じて“Ｖ_{ＦＢＩＮ＿ＡＶＥ}＞Ｖ_ＥＲＲ”から“Ｖ_{ＦＢＩＮ＿ＡＶＥ}＜Ｖ_ＥＲＲ”への切り替わりの発生間隔が短くなるので、信号ＣＯＭＰの周波数が上昇する。つまり、駆動制御信号ＤＲＶ１及びＤＲＶ２の周波数が基準周波数ｆ_ＣＬＫに向けて上昇する。

【0079】

ＰＬＬ回路１６０による上記のような制御が行われることで、駆動制御信号ＤＲＶ１及びＤＲＶ２の周波数（即ちスイッチング周波数ｆ_ＳＷ１及びｆ_ＳＷ２）が基準周波数ｆ_ＣＬＫに一致又は近づけられ、定常状態ではＰＬＬのロックが達成される。即ち、駆動制御信号ＤＲＶ１及びＤＲＶ２の周波数（即ちスイッチング周波数ｆ_ＳＷ１及びｆ_ＳＷ２）が基準周波数ｆ_ＣＬＫに一致する。

【0080】

次に、電流バランス信号生成部２１０の機能について説明する。フィードバック脈流電圧Ｖ_{ＦＢＩＮ１}及びＶ_{ＦＢＩＮ２}はコイル電流Ｉ_Ｌ１及びＩ_Ｌ２に類する波形を有するもののコイル電流Ｉ_Ｌ１及びＩ_Ｌ２そのものを表す物理量ではなく、別途、コイル電流Ｉ_Ｌ１及びＩ_Ｌ２間で電流バランスをとる必要がある。即ち、仮に電流バランス信号生成部２１０が無かったとすれば、図６に示すような、コイル電流Ｉ_Ｌ１及びＩ_Ｌ２が不均一となる状態で安定することがある。図６に示す状態では“Ｉ_Ｌ１＞Ｉ_Ｌ２”の状況で安定している。この場合には、オン時間Ｔ_ＯＮ１を減少補正しつつオン時間Ｔ_ＯＮ２を増大補正すれば、“Ｉ_Ｌ１＝Ｉ_Ｌ２”の達成が見込め、“Ｉ_Ｌ１＝Ｉ_Ｌ２”の達成により図６に示す状態から図２に示す状態に遷移する。尚、ここにおける“Ｉ_Ｌ１＞Ｉ_Ｌ２”とは、詳細には、コイル電流Ｉ_Ｌ１の極大値、平均値又は極小値が、夫々、コイル電流Ｉ_Ｌ２の極大値、平均値又は極小値よりも大きくなる状況を意味し、“Ｉ_Ｌ１＝Ｉ_Ｌ２”とは、詳細には、コイル電流Ｉ_Ｌ１の極大値、平均値又は極小値が、夫々、コイル電流Ｉ_Ｌ２の極大値、平均値又は極小値と一致している状況を意味する。

【0081】

“Ｉ_Ｌ１＝Ｉ_Ｌ２”の達成のためにＤＣ／ＤＣコンバータ１０では電流バランス信号生成部２１０が設けられている。

【0082】

電流バランス信号生成部２１０には、電流センサ１９０Ａによる第１対象電流の検出結果と電流センサ１９０Ｂによる第２対象電流の検出結果とが入力される。今、トランジスタ１８１Ａ及び１８２Ａが同時にオンとなるような短絡異常は無いものとする。そうすると、電流センサ１９０Ａにより検出される第１対象電流はスイッチ端子２５２Ａを通じて流れるコイル電流Ｉ_Ｌ１であり、電流センサ１９０Ｂにより検出される第２対象電流はスイッチ端子２５２Ｂを通じて流れるコイル電流Ｉ_Ｌ２である。

【0083】

電流バランス信号生成部２１０は、電流センサ１９０Ａから提供される第１対象電流（コイル電流Ｉ_Ｌ１）の検出結果と、電流センサ１９０Ｂから提供される第２対象電流（コイル電流Ｉ_Ｌ２）の検出結果とに基づき、第１対象電流の大きさと第２対象電流の大きさとを均等するための電流バランス信号Ｓ_ＣＢ１及びＳ_ＣＢ２を生成する。ＴＯＮ設定部１５０Ａ及び１５０Ｂは、第１対象電流が第２対象電流よりも大きいとき、電流バランス信号Ｓ_ＣＢ１及びＳ_ＣＢ２に基づいてオン時間Ｔ_ＯＮ１を減少補正する一方でオン時間Ｔ_ＯＮ２を増大補正し、第１対象電流が第２対象電流よりも小さいとき、電流バランス信号Ｓ_ＣＢ１及びＳ_ＣＢ２に基づいてオン時間Ｔ_ＯＮ１を増大補正する一方でオン時間Ｔ_ＯＮ２を減少補正する。第１対象電流が第２対象電流よりも大きいとは、詳細には第１対象電流の評価値が第２対象電流の評価値よりも大きいことを意味し、第１対象電流が第２対象電流よりも小さいとは、詳細には第１対象電流の評価値が第２対象電流の評価値よりも小さいことを意味する。第１及び第２対象電流の評価値は、第１及び第２対象電流の平均値でも良いし、第１及び第２対象電流の極大値でも良いし、第１及び第２対象電流の極小値でも良い。

【0084】

第１及び第２対象電流の評価値として第１及び第２対象電流の平均値を用いる場合の動作例を説明する。
電流センサ１９０Ａは、出力段回路１８０Ａが出力ロー状態である区間（以下、第１ロー区間と称する）において、同期整流トランジスタ１８２Ａのドレイン－ソース間に流れる電流を第１対象電流として検出し、その検出結果を示す第１コイル電流情報を生成部２１０に出力する。第１コイル電流情報により出力段回路１８０Ａの各スイッチング周期における第１ロー区間中の第１対象電流の平均値が特定される。第１対象電流の平均値は、第１ロー区間中のコイル電流Ｉ_Ｌ１の平均値Ｉ_{Ｌ１＿ＡＶＥ}を表している（図７参照）。平均値Ｉ_{Ｌ１＿ＡＶＥ}は出力段回路１８０Ａのスイッチング周期ごとに導出される。
電流センサ１９０Ｂは、出力段回路１８０Ｂが出力ロー状態である区間（以下、第２ロー区間と称する）において、同期整流トランジスタ１８２Ｂのドレイン－ソース間に流れる電流を第２対象電流として検出し、その検出結果を示す第２コイル電流情報を生成部２１０に出力する。第２コイル電流情報により出力段回路１８０Ｂの各スイッチング周期における第２ロー区間中の第２対象電流の平均値が特定される。第２対象電流の平均値は、第２ロー区間中のコイル電流Ｉ_Ｌ２の平均値Ｉ_{Ｌ２＿ＡＶＥ}を表している（図７参照）。平均値Ｉ_{Ｌ２＿ＡＶＥ}は出力段回路１８０Ｂのスイッチング周期ごとに導出される。

【0085】

電流バランス信号生成部２１０は、平均値Ｉ_{Ｌ１＿ＡＶＥ}を第１評価値とすると共に平均値Ｉ_{Ｌ２＿ＡＶＥ}を第２評価値とし、第１及び第２評価値を比較する。第１及び第２評価値は順次更新されるため、生成部２１０は最新の第１及び第２評価値の組を比較する動作を繰り返し実行する。

【0086】

電流バランス信号生成部２１０は、第１評価値が第２評価値よりも大きい第１アンバランス状況において、オン時間Ｔ_ＯＮ１の減少補正を指示する電流バランス信号Ｓ_ＣＢ１を生成する一方でオン時間Ｔ_ＯＮ２の増大補正を指示する電流バランス信号Ｓ_ＣＢ２を生成する。第１アンバランス状況において、オン時間Ｔ_ＯＮ１の減少補正の量及びオン時間Ｔ_ＯＮ２の増大補正の量は、第１及び第２評価値間の差の大きさに応じたものとされても良いし、所定の固定量であっても良い。
第１アンバランス状況において、ＴＯＮ設定部１５０Ａは、信号Ｓ_ＰＬＬに基づき決定したオン時間Ｔ_ＯＮ１を電流バランス信号Ｓ_ＣＢ１に従って減少補正し、減少補正後のオン時間Ｔ_ＯＮ１を指定する駆動制御信号ＤＲＶ１を出力する（従って駆動制御信号ＤＲＶ１のハイレベル区間の長さは減少補正後のオン時間Ｔ_ＯＮ１とされる）。
第１アンバランス状況において、ＴＯＮ設定部１５０Ｂは、信号Ｓ_ＰＬＬに基づき決定したオン時間Ｔ_ＯＮ２を電流バランス信号Ｓ_ＣＢ２に従って増大補正し、増大補正後のオン時間Ｔ_ＯＮ２を指定する駆動制御信号ＤＲＶ２を出力する（従って駆動制御信号ＤＲＶ２のハイレベル区間の長さは増大補正後のオン時間Ｔ_ＯＮ２とされる）。

【0087】

電流バランス信号生成部２１０は、第１評価値が第２評価値よりも小さい第２アンバランス状況において、オン時間Ｔ_ＯＮ１の増大補正を指示する電流バランス信号Ｓ_ＣＢ１を生成する一方でオン時間Ｔ_ＯＮ２の減少補正を指示する電流バランス信号Ｓ_ＣＢ２を生成する。第２アンバランス状況において、オン時間Ｔ_ＯＮ１の増大補正の量及びオン時間Ｔ_ＯＮ２の減少補正の量は、第１及び第２評価値間の差の大きさに応じたものとされても良いし、所定の固定量であっても良い。
第２アンバランス状況において、ＴＯＮ設定部１５０Ａは、信号Ｓ_ＰＬＬに基づき決定したオン時間Ｔ_ＯＮ１を電流バランス信号Ｓ_ＣＢ１に従って増大補正し、増大補正後のオン時間Ｔ_ＯＮ１を指定する駆動制御信号ＤＲＶ１を出力する（従って駆動制御信号ＤＲＶ１のハイレベル区間の長さは増大補正後のオン時間Ｔ_ＯＮ１とされる）。
第２アンバランス状況において、ＴＯＮ設定部１５０Ｂは、信号Ｓ_ＰＬＬに基づき決定したオン時間Ｔ_ＯＮ２を電流バランス信号Ｓ_ＣＢ２に従って減少補正し、減少補正後のオン時間Ｔ_ＯＮ２を指定する駆動制御信号ＤＲＶ２を出力する（従って駆動制御信号ＤＲＶ２のハイレベル区間の長さは減少補正後のオン時間Ｔ_ＯＮ２とされる）。

【0088】

上述のように、コイル電流Ｉ_Ｌ１に対応する第１評価値がコイル電流Ｉ_Ｌ２に対応する第２評価値よりも大きいことが検知された場合には、その後において、オン時間Ｔ_ＯＮ１が減少補正され且つオン時間Ｔ_ＯＮ２が増大補正されることで、第１及び第２評価値間の差が低減される。他方、第１評価値が第２評価値よりも小さいことが検知された場合には、その後において、オン時間Ｔ_ＯＮ１が増大補正され且つオン時間Ｔ_ＯＮ２が減少補正されることで、第１及び第２評価値間の差が低減される。このような補正（調整）が繰り返し行われることで第１及び第２評価値間の差はゼロとなる又はゼロ近辺に維持される。つまり、第１対象電流（コイル電流Ｉ_Ｌ１）と第２対象電流（コイル電流Ｉ_Ｌ２）との差が低減される。詳細には、コイル電流Ｉ_Ｌ１の平均値とコイル電流Ｉ_Ｌ２の平均値との差が低減され、結果として、コイル電流Ｉ_Ｌ１の極大値又は極小値とコイル電流Ｉ_Ｌ２の極大値又は極小値との差も低減される。

【0089】

尚、電流センサ１９０Ａは、出力段回路１８０Ａが出力ハイ状態である区間（以下、第１ハイ区間と称する）において、出力トランジスタ１８１Ａのドレイン－ソース間に流れる電流を第１対象電流として検出し、その検出結果を示す第１コイル電流情報を生成部２１０に出力しても良い。そして、電流センサ１９０Ｂは、出力段回路１８０Ｂが出力ハイ状態である区間（以下、第２ハイ区間と称する）において、出力トランジスタ１８１Ｂのドレイン－ソース間に流れる電流を第２対象電流として検出し、その検出結果を示す第２コイル電流情報を生成部２１０に出力しても良い。この場合、第１コイル電流情報により出力段回路１８０Ａの各スイッチング周期における第１ハイ区間中の第１対象電流の平均値が特定され、第２コイル電流情報により出力段回路１８０Ｂの各スイッチング周期における第２ハイ区間中の第２対象電流の平均値が特定される。そして、生成部２１０では、第１ハイ区間中の第１対象電流の平均値を第１評価値とし、且つ、第２ハイ区間中の第２対象電流の平均値を第２評価値とすることができる。

【0090】

上述したように、各対象電流の平均値ではなく、各対象電流の極大値又は極小値を評価値として用いても良い。即ち、電流バランス信号生成部２１０において、各スイッチング周期における第１及び第２対象電流の極大値を第１及び第２評価値として用いて、それらを比較するようにしても良いし、或いは、各スイッチング周期における第１及び第２対象電流の極小値を第１及び第２評価値として用いて、それらを比較するようにしても良い。

【0091】

説明の便宜上、ＰＬＬ回路１６０の機能と電流バランス信号生成部２１０の機能を分けて説明したが、ＤＣ／ＤＣコンバータ１０では、実際には、誤差電圧生成部１１０を含む上述の基本帰還ループに加えて、ＰＬＬ回路１６０並びにＴＯＮ設定部１５０Ａ及び１５０Ｂを含むＰＬＬ帰還ループと、電流バランス信号生成部２１０並びにＴＯＮ設定部１５０Ａ及び１５０Ｂを含む電流バランス帰還ループと、が形成され、それらの帰還ループが並列に機能することにより、出力電圧Ｖ_ＯＵＴを目標電圧Ｖ_ＴＧに一致又は近似させるための帰還動作と、スイッチング周波数ｆ_ＳＷ１及びｆ_ＳＷ２を基準周波数ｆ_ＣＬＫに一致又は近似させるための帰還動作と、コイル電流Ｉ_Ｌ１及びＩ_Ｌ２を均等にするための帰還動作と、が同時に実行される。

【0092】

或る安定状態を起点に負荷ＬＤの大きさ（即ち負荷電流Ｉ_ＯＵＴ）が急減に変動したときには、過渡的に出力電圧Ｖ_ＯＵＴが目標電圧Ｖ_ＴＧから幾分乖離する。そして、過渡状態においてスイッチング周波数ｆ_ＳＷ１及びｆ_ＳＷ２が基準周波数ｆ_ＣＬＫから幾分ずれると共にコイル電流Ｉ_Ｌ１及びＩ_Ｌ２間にばらつきが生じうるが、上記の各帰還動作の働きにより必要な時間の経過後、負荷変動後の条件に適した形で“Ｖ_ＯＵＴ＝Ｖ_ＴＧ”、“ｆ_ＳＷ１＝ｆ_ＳＷ２＝ｆ_ＣＬＫ”及び“Ｉ_Ｌ１＝Ｉ_Ｌ２”が再び実現される。

【0093】

ＤＣ／ＤＣコンバータ１０の起動時において出力電圧Ｖ_ＯＵＴが０Ｖから目標電圧Ｖ_ＴＧへと上昇する過程ではＰＬＬがロックしていないが、その過程においても信号ＣＯＭＰ中のパルスを交互に信号ＣＯＭＰ１及びＣＯＭＰ２に分配する上記方法により、第１及び第２相のスイッチング位相差が確保される。そして、出力電圧Ｖ_ＯＵＴの上昇過程において、スイッチング周波数ｆ_ＳＷ１及びｆ_ＳＷ２が基準周波数ｆ_ＣＬＫに近づいていくと共にコイル電流Ｉ_Ｌ１及びＩ_Ｌ２の均等化が図られてゆく。

【0094】

ＤＣ／ＤＣコンバータ１０は複数の動作モードの何れかにて動作できて良く、複数の動作モードにはＰＦＭモード及びＰＷＭモードが含まれていて良い。ＰＷＭモードでは本実施形態にて上述した動作が実行され、パルス幅変調を用いて出力段回路１８０Ａ及び１８０Ｂがスイッチング駆動される。これに対し、ＰＦＭモードでは、パルス周波数変調を用いて出力段回路１８０Ａ及び１８０Ｂがスイッチング駆動される。ＰＦＭモードでの動作の詳細な説明は割愛するが、ＤＣ／ＤＣコンバータ１０の動作モードがＰＦＭモードからＰＷＭモードに切り替えられた直後においても、信号ＣＯＭＰ中のパルスを交互に信号ＣＯＭＰ１及びＣＯＭＰ２に分配する上記方法により第１及び第２相のスイッチング位相差が確保される。

【0095】

本実施形態に係るＤＣ／ＤＣコンバータ１０によれば、出力段回路１８０Ａ及び１８０Ｂのスイッチング駆動に１８０°の位相差を確保しつつ、コンスタントオンタイム制御方式に類似するオン時間制御を行うことが可能となり、高い負荷応答性能を実現できる。また、コイル電流Ｉ_Ｌ１及びＩ_Ｌ２を均等にする制御を行うことで電源効率を最適化（最大化）できる。

【0096】

尚、ここでは、設定、調整又は補正の対象としてオン時間Ｔ_ＯＮ１及びＴ_ＯＮ２に注目したが、オン時間Ｔ_ＯＮ１の設定及び増減はオンデューティＤ_ＯＮ１の設定及び増減でもあるし、オン時間Ｔ_ＯＮ２の設定及び増減はオンデューティＤ_ＯＮ２の設定及び増減でもある。故に、ＴＯＮ設定部１５０ＡはオンデューティＤ_ＯＮ１の設定及び増減を担うと考えても良いし、ＴＯＮ設定部１５０ＢはオンデューティＤ_ＯＮ２の設定及び増減を担うと考えても良い（後述の他の任意の実施形態においても同様）。オンデューティＤ_ＯＮ１は、出力段回路１８０Ａのスイッチング駆動における各周期においてオン時間Ｔ_ＯＮ１が占める割合（スイッチング周波数ｆ_ＳＷ１の逆数分の時間の内、オン時間Ｔ_ＯＮ１が占める割合）を指し、オンデューティＤ_ＯＮ２は、出力段回路１８０Ｂのスイッチング駆動における各周期においてオン時間Ｔ_ＯＮ２が占める割合（スイッチング周波数ｆ_ＳＷ２の逆数分の時間の内、オン時間Ｔ_ＯＮ２が占める割合）を指す。

【0097】

＜＜第２実施形態＞＞
本開示の第２実施形態を説明する。第２実施形態及び後述の第３～第６実施形態は第１実施形態を基礎とする実施形態であり、第２～第６実施形態において特に述べない事項に関しては、矛盾の無い限り、第１実施形態の記載が第２～第６実施形態にも適用されて良い。第２実施形態の記載を解釈するにあたり、第１及び第２実施形態間で矛盾する事項については第２実施形態の記載が優先されて良い（後述の第３～第６実施形態についても同様）。矛盾の無い限り、第１～第６実施形態の内、任意の複数の実施形態を組み合わせても良い。

【0098】

図１のＤＣ／ＤＣコンバータ１０の構成の一部を流用して、複数チャネルを有する降圧型シングルフェーズＤＣ／ＤＣコンバータを形成することができる。図８は第２実施形態に係るＤＣ／ＤＣコンバータ２０の全体構成図である。ＤＣ／ＤＣコンバータ２０は、２チャネルを有する降圧型シングルフェーズＤＣ／ＤＣコンバータである。２チャネルは第１チャネルと第２チャネルとから成る。ＤＣ／ＤＣコンバータ２０は、第１チャネルにおいて入力電圧Ｖ_ＩＮ１を降圧することで出力電圧Ｖ_ＯＵＴ１を生成し、第２チャネルにおいて入力電圧Ｖ_ＩＮ２を降圧することで出力電圧Ｖ_ＯＵＴ２を生成する。

【0099】

入力電圧Ｖ_ＩＮ１及びＶ_ＩＮ２は正の直流電圧であり、例えば、４．０Ｖ～１８．０Ｖの範囲内の電圧値を有する。入力電圧Ｖ_ＩＮ１及びＶ_ＩＮ２の一致及び不一致は問わない。出力電圧Ｖ_ＯＵＴ１、Ｖ_ＯＵＴ２は、夫々、入力電圧Ｖ_ＩＮ１、Ｖ_ＩＮ２より低く、ＤＣ／ＤＣコンバータ２０の過渡状態を除けば、安定化された正の直流電圧値を有する。出力電圧Ｖ_ＯＵＴ１、Ｖ_ＯＵＴ２の目標値（後述の目標電圧Ｖ_ＴＧ１、Ｖ_ＴＧ２の値）は、例えば、０．６Ｖ～３．４Ｖの範囲内の電圧値を有する。出力電圧Ｖ_ＯＵＴ１及びＶ_ＯＵＴ２の目標値の一致及び不一致は問わない。

【0100】

ＤＣ／ＤＣコンバータ２０は第１チャネルのＤＣ／ＤＣコンバータと第２チャネルのＤＣ／ＤＣコンバータを備える。

【0101】

第１チャネルのＤＣ／ＤＣコンバータについて説明する。第１チャネルのＤＣ／ＤＣコンバータは、誤差電圧生成部１１０Ａと、脈波生成部１２０Ａと、ＰＷＭコンパレータ１３０Ａと、ＴＯＮ設定部１５０Ａと、ＰＬＬ回路１６０Ａと、出力段駆動部１７０Ａと、出力段回路１８０Ａと、電流センサ１９０Ａと、保護回路２００Ａと、コイルＬ１と、出力コンデンサＣ_ＯＵＴ１と、入力端子２５１Ａと、スイッチ端子２５２Ａと、グランド端子２５３Ａと、出力端子２５４Ａと、を備える。

【0102】

出力段回路１８０Ａの構成は第１実施形態で述べた通りである。但し、ＤＣ／ＤＣコンバータ２０において、入力端子２５１Ａは入力電圧Ｖ_ＩＮ１の印可端（入力電圧Ｖ_ＩＮ１が加わる端子）に接続されて入力電圧Ｖ_ＩＮ１を受け、スイッチ端子２５２ＡはコイルＬ１を介して出力端子２５４Ａに接続され、出力端子２５４Ａ及びグランド間の出力コンデンサＣ_ＯＵＴ１が設けられることで出力端子２５４Ａに出力電圧Ｖ_ＯＵＴ１が加わる。

【0103】

出力段回路１８０Ａにおいてトランジスタ１８１Ａ及び１８２Ａが交互にオン及びオフされることで、入力電圧Ｖ_ＩＮ１がスイッチングされ、スイッチ端子２５２Ａにて矩形波状のスイッチ電圧Ｖ_ＬＸ１が生じる。コイルＬ１出力コンデンサＣ_ＯＵＴ１により整流平滑回路が構成され、矩形波状のスイッチ電圧Ｖ_ＬＸ１が当該整流平滑回路により整流及び平滑化されることで出力電圧Ｖ_ＯＵＴ１が生成される。

【0104】

図８の誤差電圧生成部１１０Ａは図１の誤差電圧生成部１１０と同じ構成を持つ。図１の誤差電圧生成部１１０におけるエラーアンプ１１１、抵抗１１２、１１３、１１４、ノード１１５は、図８の誤差電圧生成部１１０Ａでは、夫々、エラーアンプ１１１Ａ、抵抗１１２Ａ、１１３Ａ、１１４Ａ、ノード１１５Ａと称される。ノード１１５Ａは帰還入力端子に相当し、ノード１１５Ａにはフィードバック電圧Ｖ_ＦＢ１が加わる。フィードバック電圧Ｖ_ＦＢ１は出力電圧Ｖ_ＯＵＴ１に比例する電圧である。ここでは、出力電圧Ｖ_ＯＵＴ１そのものがフィードバック電圧Ｖ_ＦＢ１であるとするが、出力電圧Ｖ_ＯＵＴ１の分圧等がフィードバック電圧Ｖ_ＦＢ１であっても構わない。ノード１１５Ａは抵抗１１２Ａの一端に接続され、抵抗１１２Ａの他端はエラーアンプ１１１Ａの反転入力端子に接続されると共に抵抗１１３Ａを介してグランドに接続される。エラーアンプ１１１Ａの非反転入力端子には所定の基準電圧Ｖ_ＲＥＦ１が印可される。基準電圧Ｖ_ＲＥＦ１は所定の正の直流電圧値を有する。エラーアンプ１１１Ａの出力端子は抵抗１１４Ａを介してエラーアンプ１１１Ａの反転入力端子に接続される。このため、エラーアンプ１１１Ａ及び抵抗１１２Ａ～１１４Ａにより反転増幅器が構成される。フィードバック電圧Ｖ_ＦＢ１に比例する電圧（エラーアンプ１１１Ａの反転入力端子に加わる電圧）と基準電圧Ｖ_ＲＥＦ１との差分に応じた誤差電圧Ｖ_ＥＲＲ１がエラーアンプ１１１Ａの出力端子から出力される。

【0105】

図８の脈波生成部１２０Ａは図１の脈波生成部１２０Ａと同じものであり、ノード１２５Ａにフィードバック脈流電圧Ｖ_{ＦＢＩＮ１}が生じる。但し、図８の脈波生成部１２０Ａにおいて、ノード１２４Ａに加わるフィードバック電圧は出力電圧Ｖ_ＯＵＴ１に基づくフィードバック電圧Ｖ_ＦＢ１である。即ち、脈波生成部１２０Ａは、フィードバック電圧Ｖ_ＦＢ１を基準にフィードバック脈流電圧Ｖ_{ＦＢＩＮ１}を生成する。フィードバック脈流電圧Ｖ_{ＦＢＩＮ１}の特性は第１実施形態で述べた通りであって、コイル電流Ｉ_Ｌ１の波形に類似した波形を持つ。尚、図８の脈波生成部１２０Ａに対し図３（ａ）に示した構成を採用する場合、バッファ回路１２６Ａ＿１の正側の電源電圧は“Ｖ_ＩＮ１／４”とされる。

【0106】

ＰＷＭコンパレータ１３０Ａは、誤差電圧Ｖ_ＥＲＲ１とフィードバック脈流電圧Ｖ_{ＦＢＩＮ１}を比較することで信号ＣＯＭＰ１を生成し且つ出力する。具体的には、ＰＷＭコンパレータ１３０Ａは、“Ｖ_{ＦＢＩＮ１}＞Ｖ_ＥＲＲ１”が成立する区間において信号ＣＯＭＰ１をローレベルに維持し、“Ｖ_{ＦＢＩＮ１}＞Ｖ_ＥＲＲ１”から“Ｖ_{ＦＢＩＮ１}＜Ｖ_ＥＲＲ１”へと切り替わると、その切り替わりタイミングを起点に所定の微小時間だけ信号ＣＯＭＰ１をハイレベルとしてからローレベルに戻すよう構成されている。

【0107】

ＴＯＮ設定部１５０Ａは、ＰＷＭコンパレータ１３０Ａから供給される信号ＣＯＭＰ１に基づき、出力段回路１８０Ａの状態を指定する駆動制御信号ＤＲＶ１を生成する。図８のＤＣ／ＤＣコンバータ２０では、ＰＬＬ回路１６０（図１参照）としてＰＬＬ回路１６０Ａが用いられ、且つ、電流バランス信号Ｓ_ＣＢ１（図１参照）に依らず駆動制御信号ＤＲＶ１が生成される（そもそも電流バランス信号Ｓ_ＣＢ１は存在しない）。これらの点を除き、ＴＯＮ設定部１５０Ａの動作は第１実施形態で述べた通りである。

【0108】

図８のＰＬＬ回路１６０Ａは図１のＰＬＬ回路１６０と同じものであり、基準クロック信号ＣＬＫ及び駆動制御信号ＤＲＶ１間の位相差（即ち基準クロック信号ＣＬＫの位相と駆動制御信号ＤＲＶ１の位相との差）に応じた信号Ｓ_ＰＬＬ１をＴＯＮ設定部１５０Ａに出力し、ＴＯＮ設定部１５０Ａと協働して駆動制御信号ＤＲＶ１の周波数を基準周波数ｆ_ＣＬＫ（基準クロック信号ＣＬＫの周波数）に一致又は近似させる。出力段駆動部１７０Ａ、電流センサ１９０Ａ及び保護回路２００Ａの構成及び動作は第１実施形態で述べた通りである。

【0109】

第２チャネルのＤＣ／ＤＣコンバータについて説明する。第２チャネルのＤＣ／ＤＣコンバータは、誤差電圧生成部１１０Ｂと、脈波生成部１２０Ｂと、ＰＷＭコンパレータ１３０Ｂと、ＴＯＮ設定部１５０Ｂと、ＰＬＬ回路１６０Ｂと、出力段駆動部１７０Ｂと、出力段回路１８０Ｂと、電流センサ１９０Ｂと、保護回路２００Ｂと、コイルＬ２と、出力コンデンサＣ_ＯＵＴ２と、入力端子２５１Ｂと、スイッチ端子２５２Ｂと、グランド端子２５３Ｂと、出力端子２５４Ｂと、を備える。

【0110】

図８のＤＣ／ＤＣコンバータ２０において、第２チャネルのＤＣ／ＤＣコンバータの構成及び動作は第１チャネルのＤＣ／ＤＣコンバータの構成及び動作と同じであり、第１チャネルのＤＣ／ＤＣコンバータに対して上述した事項が第２チャネルのＤＣ／ＤＣコンバータにも適用される。但し、この適用の際、第１チャネルのＤＣ／ＤＣコンバータとの関係で記述される符号又は記号１１０Ａ～１１５Ａ、１２０Ａ～１２６Ａ、１２６Ａ＿１～１２６Ａ＿４、１３０Ａ、１５０Ａ、１６０Ａ、１７０Ａ、１８０Ａ～１８２Ａ、１９０Ａ、２００Ａ、２５１Ａ～２５４Ａ、Ｌ１、Ｃ_ＯＵＴ１、Ｖ_ＦＢ１、Ｖ_ＲＥＦ１、Ｖ_ＥＲＲ１、Ｖ_ＬＸ１、Ｖ_{ＦＢＩＮ１}、ＣＯＭＰ１、ＤＲＶ１、Ｓ_ＰＬＬ１、Ｖ_ＩＮ１、Ｖ_ＯＵＴ１、Ｉ_Ｌ１は、第２チャネルのＤＣ／ＤＣコンバータにおいて、夫々、符号又は記号１１０Ｂ～１１５Ｂ、１２０Ｂ～１２６Ｂ、１２６Ｂ＿１～１２６Ｂ＿４、１３０Ｂ、１５０Ｂ、１６０Ｂ、１７０Ｂ、１８０Ｂ～１８２Ｂ、１９０Ｂ、２００Ｂ、２５１Ｂ～２５４Ｂ、Ｌ２、Ｃ_ＯＵＴ２、Ｖ_ＦＢ２、Ｖ_ＲＥＦ２、Ｖ_ＥＲＲ２、Ｖ_ＬＸ２、Ｖ_{ＦＢＩＮ２}、ＣＯＭＰ２、ＤＲＶ２、Ｓ_ＰＬＬ２、Ｖ_ＩＮ２、Ｖ_ＯＵＴ２、Ｉ_Ｌ２に読み替えられる。また、ＰＬＬ回路１６０Ｂには基準クロック信号としてクロック信号ＣＬＫＢが入力されるものとする。クロック信号ＣＬＫＢは基準クロック信号ＣＬＫの反転信号である。

【0111】

ＤＣ／ＤＣコンバータ２０に含まれる第１チャネルのＤＣ／ＤＣコンバータでは、誤差電圧生成部１１０Ａから出力電圧Ｖ_ＯＵＴ１を生成する部位にまで至る帰還ループにより、エラーアンプ１１１Ａの非反転入力端子及び反転入力端子間の電位差をゼロに維持するための帰還制御が行われ、誤差電圧Ｖ_ＥＲＲ１の調整を通じ、出力電圧Ｖ_ＯＵＴ１が所定の目標電圧Ｖ_ＴＧ１にて安定化される（即ち目標電圧Ｖ_ＴＧ１に一致又は近づく）。目標電圧Ｖ_ＴＧ１は、抵抗１１２Ａ及び１１３Ａの抵抗値の比と基準電圧Ｖ_ＲＥＦ１とで定まる。更に、ＰＬＬ回路１６０Ａの機能により、駆動制御信号ＤＲＶ１の周波数（従って出力段回路１８０Ａのスイッチング周波数ｆ_ＳＷ１）が基準周波数ｆ_ＣＬＫに一致又は近似せしめられる。

【0112】

これとは独立して、ＤＣ／ＤＣコンバータ２０に含まれる第２チャネルのＤＣ／ＤＣコンバータでは、誤差電圧生成部１１０Ｂから出力電圧Ｖ_ＯＵＴ２を生成する部位にまで至る帰還ループにより、エラーアンプ１１１Ｂの非反転入力端子及び反転入力端子間の電位差をゼロに維持するための帰還制御が行われ、誤差電圧Ｖ_ＥＲＲ２の調整を通じ、出力電圧Ｖ_ＯＵＴ２が所定の目標電圧Ｖ_ＴＧ２にて安定化される（即ち目標電圧Ｖ_ＴＧ２に一致又は近づく）。目標電圧Ｖ_ＴＧ２は、抵抗１１２Ｂ及び１１３Ｂの抵抗値の比と基準電圧Ｖ_ＲＥＦ２とで定まる。更に、ＰＬＬ回路１６０Ｂの機能により、駆動制御信号ＤＲＶ２の周波数（従って出力段回路１８０Ｂのスイッチング周波数ｆ_ＳＷ２）が基準周波数ｆ_ＣＬＫに一致又は近似せしめられる。

【0113】

尚、図８からは明らかではないが、出力端子２５４Ａ及び２５４Ｂが互いに接続されることがあっても良い。

【0114】

＜＜第３実施形態＞＞
本開示の第３実施形態を説明する。図１のＤＣ／ＤＣコンバータ１０の一部又は全部及び図８のＤＣ／ＤＣコンバータ２０の一部又は全部を半導体基板上の半導体集積回路により形成し、当該半導体集積回路を樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置を構成するようにしても良い。図９は第３実施形態に係る半導体装置５００の外観斜視図である。

【0115】

半導体装置５００は、上記の半導体集積回路と半導体集積回路を収容する筐体とを主たる構成部品として備え、当該筐体に対し複数の外部端子が筐体から露出して設けられる。尚、図９では、半導体装置５００がＱＦＮ（Dual Flatpack No-leaded）と称される筐体（パッケージ）を有するケースを例にとっているが、半導体装置５００の筐体の種類は任意であり、また半導体装置５００の外部端子の数も任意である。

【0116】

図１のＤＣ／ＤＣコンバータ１０を構成するブロックの内、符号１１０、１２０Ａ、１２０Ｂ、１３０、１４０、１５０Ａ、１５０Ｂ、１６０、１７０Ａ、１７０Ｂ、１８０Ａ、１８０Ｂ、１９０Ａ、１９０Ｂ、２００Ａ、２００Ｂ及び２１０にて参照される各ブロックが半導体装置５００の半導体集積回路により形成されており、図１のＤＣ／ＤＣコンバータ１０を実現する場合には、半導体装置５００に対しコイルＬ１及びＬ２並びに出力コンデンサＣ_ＯＵＴを外付け接続する。

【0117】

図８のＤＣ／ＤＣコンバータ２０を構成するブロックの内、符号１１０Ａ、１１０Ｂ、１２０Ａ、１２０Ｂ、１３０Ａ、１３０Ｂ、１５０Ａ、１５０Ｂ、１６０Ａ、１６０Ｂ、１７０Ａ、１７０Ｂ、１８０Ａ、１８０Ｂ、１９０Ａ、１９０Ｂ、２００Ａ及び２００Ｂにて参照される各ブロックが半導体装置５００の半導体集積回路により形成されており、図８のＤＣ／ＤＣコンバータ２０を実現する場合には、半導体装置５００に対しコイルＬ１及びＬ２並びに出力コンデンサＣ_ＯＵＴ１及びＣ_ＯＵＴ２を外付け接続する。

【0118】

即ち、半導体装置５００の半導体集積回路には、ＤＣ／ＤＣコンバータ１０及び２０の何れをも構成可能な回路が設けられおり、同一の半導体コア（半導体集積回路が形成された半導体チップ）にてＤＣ／ＤＣコンバータ１０及び２０の何れをも構成可能である。図１のＤＣ／ＤＣコンバータ１０を構成する場合には、図８の誤差電圧生成部１１０Ｂ、ＰＷＭコンパレータ１３０Ｂ及びＰＬＬ回路１６０Ｂを機能させずに（半導体集積回路には設けられてはいるものの、それらを有意に動作させずに）、図１に示す各回路の接続状態を実現してＤＣ／ＤＣコンバータ１０を構成すれば良い。一方、図８のＤＣ／ＤＣコンバータ２０を構成する場合には、図１の位相制御ロジック１４０及び電流バランス信号生成部２１０を機能させずに（半導体集積回路には設けられてはいるものの、それらを有意に動作させずに）、図８に示す各回路の接続状態を実現してＤＣ／ＤＣコンバータ２０を構成すれば良い。

【0119】

半導体装置５００の製造段階において、ＤＣ／ＤＣコンバータ１０を構成するための専用の半導体装置５００（以下、マルチフェーズ専用の半導体装置５００と称する）と、ＤＣ／ＤＣコンバータ２０を構成するための専用の半導体装置５００（以下、シングルフェーズ専用の半導体装置５００と称する）と、を別々に構成（製造）して良い。

【0120】

マルチフェーズ専用の半導体装置５００に設けられた複数の外部端子は、図１の入力端子２５１Ａ及び２５１Ｂ、スイッチ端子２５２Ａ及び２５２Ｂ並びにグランド端子２５３Ａ及び２５３Ｂを含み、更に帰還入力端子を含む。マルチフェーズ専用の半導体装置５００において、帰還入力端子はフィードバック電圧Ｖ_ＦＢを受けるべき外部端子として図１のノード１１５、１２４Ａ及び１２４Ｂに接続される。

【0121】

シングルフェーズ専用の半導体装置５００に設けられた複数の外部端子は、図８の入力端子２５１Ａ及び２５１Ｂ、スイッチ端子２５２Ａ及び２５２Ｂ並びにグランド端子２５３Ａ及び２５３Ｂを含み、更に帰還入力端子を含む。シングルフェーズ専用の半導体装置５００では、帰還入力端子として第１及び第２帰還入力端子が設けられており、第１帰還入力端子はフィードバック電圧Ｖ_ＦＢ１を受けるべき外部端子として図８のノード１１５Ａ及び１２４Ａに接続され、第２帰還入力端子はフィードバック電圧Ｖ_ＦＢ２を受けるべき外部端子として図８のノード１１５Ｂ及び１２４Ｂに接続される。

【0122】

マルチフェーズ／シングルフェーズ切替型の半導体装置５００を構成（製造）して良い。マルチフェーズ／シングルフェーズ切替型の半導体装置５００は、半導体装置５００の外部から供給される設定信号に基づき（例えば、或る外部端子に加わる電圧のレベルに基づき）、マルチフェーズモード又はシングルフェーズモードで選択的に動作する。マルチフェーズ／シングルフェーズ切替型の半導体装置５００内で、図示されないマルチプレクサやスイッチの切り替え機能を用い、図１の回路構成及び図８の回路構成の何れかが選択的に形成可能とされる。上記設定信号に基づき、マルチフェーズモードでは半導体装置５００内で図１の回路構成を形成する一方、シングルフェーズモードでは半導体装置５００内で図８の回路構成を形成すれば良い。

【0123】

マルチフェーズ／シングルフェーズ切替型の半導体装置５００は、図８の入力端子２５１Ａ及び２５１Ｂ、スイッチ端子２５２Ａ及び２５２Ｂ並びにグランド端子２５３Ａ及び２５３Ｂを含み、更に第１及び第２帰還入力端子を含む。
マルチフェーズ／シングルフェーズ切替型の半導体装置５００を用いて図１のＤＣ／ＤＣコンバータ１０を構成する場合にあっては、当該半導体装置５００をマルチフェーズモードで動作させると共に第１帰還入力端子にフィードバック電圧Ｖ_ＦＢを与える。マルチフェーズモードで動作する際、半導体装置５００内で図１のノード１１５、１２４Ａ及び１２４Ｂが第１帰還入力端子に接続される。
マルチフェーズ／シングルフェーズ切替型の半導体装置５００を用いて図８のＤＣ／ＤＣコンバータ２０を構成する場合にあっては、当該半導体装置５００をシングルフェーズモードで動作させると共に第１及び第２帰還入力端子に夫々フィードバック電圧Ｖ_ＦＢ１及びＶ_ＦＢ２を与える。シングルフェーズモードで動作する際、半導体装置５００内で図８のノード１１５Ａ及び１２４Ａが第１帰還入力端子に接続され且つ図８のノード１１５Ｂ及び１２４Ｂが第２帰還入力端子に接続される。

【0124】

尚、マルチフェーズ／シングルフェーズ切替型の半導体装置５００を用いたＤＣ／ＤＣコンバータ１０又は２０の起動後に、動作モードがマルチフェーズモード及びシングルフェーズモード間で切り替えられることがあり得ても良い。この場合において、仮に、シングルフェーズモードからマルチフェーズモードへの切り替えがあったとしても、第１実施形態で述べた方法により第１及び第２相のスイッチング位相差が確保される。

【0125】

また、半導体装置５００において、抵抗１１２及び１１３又は抵抗１１２Ａ及び１１３Ａを半導体装置５００の外部に設けて半導体装置５００に対し外付け接続するようにしても良いし、出力段回路１８０Ａ及び１８０Ｂを半導体装置５００の外部に設けて半導体装置５００に対し外付け接続するようにしても良い。

【0126】

＜＜第４実施形態＞＞
本開示の第４実施形態を説明する。ＤＣ／ＤＣコンバータ１０を任意の電子機器に対する電源装置として利用することができる。特に例えば、負荷変動が大きいが故に高い負荷応答性能が要求され、また小型化も強く要求される用途にＤＣ／ＤＣコンバータ１０は好適である。本実施形態で述べるＤＣ／ＤＣコンバータ１０は、半導体装置５００を用いて構成されたＤＣ／ＤＣコンバータ１０であって良い。

【0127】

一例として、ＳＳＤ（Solid State Drive）に対する電源装置としてＤＣ／ＤＣコンバータ１０を利用することができる。ＳＳＤは半導体メモリを記録媒体として持つ記録装置であり、主たる構成部品として、半導体メモリと、半導体メモリへのデータの読み書きを制御するメモリコントローラと、を備える。メモリコントローラの消費電力は様々に変動する。即ち、メモリコントローラを電源装置の負荷（図１の負荷ＬＤに相当）としたとき、負荷変動が大きい。このようなメモリコントローラに対する電源電圧としてＤＣ／ＤＣコンバータ１０の出力電圧Ｖ_ＯＵＴを用いることにより、高い負荷応答性能を提供できる。

【0128】

また、マルチフェーズ駆動方式の採用によりコイルＬ１及びＬ２（図１参照）として小型のコイルを用いることができるため、ＳＳＤ全体のサイズを低減することが可能となる。ＳＳＤの小型化のため低背部品（高さの低い部品）の使用が要求されるが。低背のコイルはＤＣＲ（直流抵抗）が大きくなりがちである。低背のコイルを１つだけ用いてシングルフェーズ駆動を行い当該１つのコイルに大電流（メモリコントローラが必要とする大電流：例えば１２Ａ）を流すと、発熱が大きくなり電源効率が著しく低下する。ＤＣ／ＤＣコンバータ１０の如く、マルチフェーズ駆動方式を採用すれば、複数のコイルにて負荷電流が分担されるため、低背部品を問題なく使用することができる。

【0129】

データセンタ等におけるサーバ装置の記録装置としてＳＳＤを用いる場合、常時動作（２４時間動作）の観点から電源効率が極めて重要となるが、上述の電流バランス技術の導入により高い電源効率を実現することができる。勿論、パーソナルコンピュータ等に搭載されるＳＳＤに対してＤＣ／ＤＣコンバータ１０を利用することもできる。

【0130】

＜＜第５実施形態＞＞
本開示の第５実施形態を説明する。第１実施形態では、降圧型マルチフェーズＤＣ／ＤＣコンバータの例として２相分の回路を備えたＤＣ／ＤＣコンバータ１０を説明したが、ｎ相分の回路を備えた降圧型マルチフェーズＤＣ／ＤＣコンバータを構成しても良い。ここで、ｎは２以上の任意の整数である。

【0131】

ｎ＝３である場合を考え、３相分の回路を備えた降圧型マルチフェーズＤＣ／ＤＣコンバータである降圧型３フェーズＤＣ／ＤＣコンバータを説明する。図１０に降圧型３フェーズＤＣ／ＤＣコンバータの一部の構成を概略的に示す。降圧型３フェーズＤＣ／ＤＣコンバータは、図１に示されるＤＣ／ＤＣコンバータ１０の各構成部品を備えると共に、第３相における脈波生成部、ＴＯＮ設定部、出力段駆動部、出力段回路、電流センサ、保護回路及びコイルとして、脈波生成部１２０Ｃ、ＴＯＮ設定部１５０Ｃ、出力段駆動部１７０Ｃ、出力段回路１８０Ｃ、電流センサ１９０Ｃ、保護回路２００Ｃ及びコイルＬ３を備える（但し電流センサ１９０Ｃ及び保護回路２００Ｃは図示せず）。第３相の各回路の構成及び動作は第１相又は第２相の各回路の構成及び動作と同じであるが、以下、第３相の各回路の構成及び動作の説明を交えつつ降圧型３フェーズＤＣ／ＤＣコンバータの構成及び動作を説明する。

【0132】

出力段回路１８０Ｃは出力段回路１８０Ａと同じ構成を有し、出力トランジスタ１８１Ａ及び同期整流トランジスタ１８２Ａに対応する出力トランジスタ１８１Ｃ及び同期整流トランジスタ１８２Ｃを備える。出力段回路１８０Ｃは入力電圧Ｖ_ＩＮをスイッチングすることで、出力トランジスタ１８１Ｃ及び同期整流トランジスタ１８２Ｃ間の接続ノードに相当するスイッチ端子２５２Ｃに矩形波状のスイッチ電圧Ｖ_ＬＸ３を発生させる。スイッチ端子２５２Ｃと出力端子２５４との間にコイルＬ３が設けられる。尚、ＤＣ／ＤＣコンバータ１０と同様、降圧型３フェーズＤＣ／ＤＣコンバータにおいて、スイッチ電圧Ｖ_ＬＸ１が生じるスイッチ端子２５２Ａと出力端子２５４との間にコイルＬ１が設けられ、スイッチ電圧Ｖ_ＬＸ２が生じるスイッチ端子２５２Ｂと出力端子２５４との間にコイルＬ２が設けられる。

【0133】

脈波生成部１２０Ｃは脈波生成部１２０Ａと同じ構成を有し、フィードバック電圧Ｖ_ＦＢを基準にスイッチ電圧Ｖ_ＬＸ３と連動して変動するフィードバック脈流電圧Ｖ_{ＦＢＩＮ３}を生成する。

【0134】

降圧型３フェーズＤＣ／ＤＣコンバータにおいて、ＰＷＭコンパレータ１３０は、フィードバック脈流電圧Ｖ_{ＦＢＩＮ１}及びＶ_{ＦＢＩＮ２}の平均電圧ではなく、フィードバック脈流電圧Ｖ_{ＦＢＩＮ１}、Ｖ_{ＦＢＩＮ２}及びＶ_{ＦＢＩＮ３}の平均電圧を電圧Ｖ_{ＦＢＩＮ＿ＡＶＥ}として用いて第１実施形態で述べた動作により信号ＣＯＭＰを生成する。この信号ＣＯＭＰにおける各アップエッジタイミングは、出力トランジスタ１８１Ａ、１８１Ｂ又は１８１Ｃのオンタイミングを表している。

【0135】

降圧型３フェーズＤＣ／ＤＣコンバータにおいて、位相制御ロジック１４０は、図１１に示す如く、信号ＣＯＭＰに含まれる複数のオンタイミングを示す複数のパルスを１つずつ順番に且つ循環的に信号ＣＯＭＰ１、ＣＯＭＰ２及びＣＯＭＰ３に分配することで信号ＣＯＭＰ１～ＣＯＭＰ３を生成する。より明確に説明すれば以下のような動作が実行される。即ち、降圧型３フェーズＤＣ／ＤＣコンバータにおいて、位相制御ロジック１４０は信号ＣＯＭＰ１～ＣＯＭＰ３のレベルを原則としてローレベルに保ち、信号ＣＯＭＰに第（３×ｉ＋１）回目のアップエッジが生じたときには、信号ＣＯＭＰのアップエッジに同期して信号ＣＯＭＰ１にもアップエッジを生じさせ、所定の微小時間だけ信号ＣＯＭＰ１をハイレベルとしてからローレベルに戻し、信号ＣＯＭＰに第（３×ｉ＋２）回目のアップエッジが生じたときには、信号ＣＯＭＰのアップエッジに同期して信号ＣＯＭＰ２にもアップエッジを生じさせ、所定の微小時間だけ信号ＣＯＭＰ２をハイレベルとしてからローレベルに戻し、信号ＣＯＭＰに第（３×ｉ）回目のアップエッジが生じたときには、信号ＣＯＭＰのアップエッジに同期して信号ＣＯＭＰ３にもアップエッジを生じさせ、所定の微小時間だけ信号ＣＯＭＰ３をハイレベルとしてからローレベルに戻す（ここでｉは整数）。

【0136】

ＴＯＮ設定部１５０Ａ、１５０Ｂ及び１５０Ｃは、夫々、信号ＣＯＭＰ１、ＣＯＭＰ２及びＣＯＭＰ３に基づき、駆動制御信号ＤＲＶ１、ＤＲＶ２及びＤＲＶ３を生成する。信号ＣＯＭＰ３に基づく駆動制御信号ＤＲＶ３の生成方法は、信号ＣＯＭＰ１に基づく駆動制御信号ＤＲＶ１の生成方法と同じである。

【0137】

ＰＬＬ回路１６０の動作は上述した通りである。但し、図１０の降圧型３フェーズＤＣ／ＤＣコンバータにおいては、ＰＬＬ回路１６０の出力信号Ｓ_ＰＬＬがＴＯＮ設定部１５０Ａ及び１５０ＢだけでなくＴＯＮ設定部１５０Ｃにも供給され、これによって駆動制御信号ＤＲＶ１、ＤＲＶ２及びＤＲＶ３の周波数（従って出力トランジスタ１８１Ａ、１８１Ｂ及び１８１Ｃのスイッチング周波数）が基準周波数ｆ_ＣＬＫに一致又は近づけられる。

【0138】

出力段駆動部１７０Ａ、１７０Ｂ及び１７０Ｃは、駆動制御信号ＤＲＶ１、ＤＲＶ２及びＤＲＶ３に基づいて、出力段回路１８０Ａ、１８０Ｂ及び１８０Ｃのスイッチング駆動を行う。出力段駆動部１７０Ａ及び１７０Ｂと同様、出力段駆動部１７０Ｃは、駆動制御信号ＤＲＶ３のハイレベル区間にて出力段回路１８０Ｃを出力ハイ状態とし、駆動制御信号ＤＲＶ３のローレベル区間にて出力段回路１８０Ｃを出力ロー状態とする。

【0139】

これにより、「３６０°／ｎ＝３６０°／３＝１２０°」であるから、１２０°の位相差（又は１２０°に近い位相差）をつけて出力段回路１８０Ａ～１８０Ｃがスイッチング駆動されることとなり、コンスタントオンタイム制御方式に類する制御方式を利用しつつ、理想的な３フェーズ駆動が実現される。

【0140】

電流バランス信号生成部２１０は、電流センサ１９０Ａ、１９０Ｂ及び１９０Ｃにより検出される第１、第２及び第３対象電流に基づいて電流バランス信号Ｓ_ＣＢ１、Ｓ_ＣＢ２及びＳ_ＣＢ３を生成する（図１０において各電流センサは不図示）。第１、第２、第３対象電流は、夫々、スイッチ端子２５２Ａ、２５２Ｂ、２５２Ｃを通じて流れる電流であり、コイル電流Ｉ_Ｌ１、Ｉ_Ｌ２、Ｉ_Ｌ３に相当する。尚、コイル電流Ｉ_Ｌ３はコイルＬ３に流れる電流を表す。ＴＯＮ設定部１５０Ａ、１５０Ｂ及び１５０Ｃにて電流バランス信号Ｓ_ＣＢ１、Ｓ_ＣＢ２及びＳ_ＣＢ３に基づき必要に応じオン時間Ｔ_ＯＮ１、Ｔ_ＯＮ２及びＴ_ＯＮ３（駆動制御信号ＤＲＶ１、ＤＲＶ２及びＤＲＶ３のハイレベル区間の長さ）が補正されることで、第１～３対象電流間の差が低減される。この低減の方法は第１実施形態で述べたものと同様である（第１実施形態では“ｎ＝２”の場合での低減の方法が示されている）。尚、オン時間Ｔ_ＯＮ３は、出力段回路１８０Ｃのスイッチングの各周期において出力段回路１８０Ｃが出力ハイ状態とされる時間（即ち出力トランジスタ１８１Ｃがオン状態とされる時間）を表す。

【0141】

＜＜第６実施形態＞＞
本開示の第６実施形態を説明する。第６実施形態では、第１～第５実施形態に適用可能な変形技術や応用技術を説明する。

【0142】

上述の各実施形態にて示されたＤＣ／ＤＣコンバータ（例えば図１のＤＣ／ＤＣコンバータ１０）では、出力段回路に同期整流方式が採用されているが、ダイオード整流方式を採用するようにしても良い。即ち各同期整流トランジスタを整流ダイオードに置換しても良い。この置換が行われたとき、当然、各出力段回路にてオン／オフが制御されるトランジスタは出力トランジスタのみとなる。

【0143】

位相差確保技術と電流バランス技術の双方が適用されたＤＣ／ＤＣコンバータを説明したが、本開示に係る降圧型マルチフェーズＤＣ／ＤＣコンバータにおいて、位相差確保技術のみが実装されることがあっても良いし、電流バランス技術のみが実装されることがあっても良い。

【0144】

任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係は上述したものの逆とされ得る。

【0145】

各実施形態に示されたＦＥＴ（電界効果トランジスタ）についてチャネルの種類は例示であり、Ｎチャネル型のＦＥＴがＰチャネル型のＦＥＴに変更されるように、或いは、Ｐチャネル型のＦＥＴがＮチャネル型のＦＥＴに変更されるように、ＦＥＴを含む回路の構成は変形され得る。例えば、図１の出力トランジスタ１８１Ａ及び１８１ＢをＰチャネル型のＭＯＳＦＥＴに置換する変形が可能である。

【0146】

不都合が生じない限り、上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述された任意のトランジスタを、不都合が生じない限り、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。

【0147】

＜＜発明の考察＞＞
上述の各実施形態にて具体化された本開示の構成例について説明する。図１２に本開示の一側面に係る半導体装置Ｗのブロック図を示す。

【0148】

本開示の一側面に係る半導体装置Ｗ（例えば、図９の半導体装置５００に対応）は、入力電圧を降圧して出力電圧を生成する降圧型マルチフェーズＤＣ／ＤＣコンバータに用いられる半導体装置であって、前記入力電圧をスイッチングすることで第１～第ｎスイッチ端子に矩形波状の第１～第ｎスイッチ電圧（例えばＶ_ＬＸ１、Ｖ_ＬＸ２）を発生させる第１～第ｎ出力段回路と（ｎは２以上の整数）、前記第１～第ｎ出力段回路のスイッチング駆動に位相差を設けた状態で前記第１～第ｎ出力段回路をスイッチング駆動するスイッチング制御部と、を備え、前記降圧型マルチフェーズＤＣ／ＤＣコンバータでは、前記第１～第ｎスイッチ電圧を整流及び平滑化することにより前記出力電圧を生成し、当該半導体装置は、前記出力電圧に応じたフィードバック電圧（例えばＶ_ＦＢ）を受ける帰還入力端子と、前記フィードバック電圧に比例する電圧と所定の基準電圧との差分に応じた誤差電圧（例えばＶ_ＥＲＲ）を生成する誤差電圧生成部と、前記フィードバック電圧を基準に、前記第１～第ｎスイッチ電圧と連動して変動する第１～第ｎフィードバック脈流電圧（例えばＶ_{ＦＢＩＮ１}、Ｖ_{ＦＢＩＮ２}）を生成するフィードバック脈流電圧生成部と、前記誤差電圧と前記第１～第ｎフィードバック脈流電圧に基づき複数のオンタイミングから成るオンタイミング列を生成するオンタイミング列生成部と、を備え、前記スイッチング制御部は、前記オンタイミング列に基づき前記第１～第ｎ出力段回路を順次スイッチング駆動することにより前記第１～第ｎ出力段回路のスイッチング駆動に位相差を設ける。

【0149】

以下、適宜、半導体装置Ｗの構成と図１の構成との対応関係を説明する（図１０の構成との対応も同様に考えることができる）。半導体装置Ｗにおける第１～第ｎ出力段回路は、図１では出力段回路１８０Ａ及び１８０Ｂに対応する。半導体装置Ｗにおけるスイッチング制御部は、図１の符号１４０、１５０Ａ、１５０Ｂ、１６０、１７０Ａ、１７０Ｂ、１９０Ａ、１９０Ｂ、２００Ａ、２００Ｂ及び２１０によって参照される各部位を備えたブロックに対応する。半導体装置Ｗにおける帰還入力端子は、図１のノード１１５（１２４Ａ、１２４Ｂ）に対応する。半導体装置Ｗにおける誤差電圧生成部は、図１の誤差電圧生成部１１０に対応する。半導体装置Ｗにおけるフィードバック脈流電圧生成部は、図１では脈波生成部１２０Ａ及び１２０Ｂにより形成される。半導体装置Ｗにおけるオンタイミング列生成部は、図１のＰＷＭコンパレータ１３０に対応する。ＰＷＭコンパレータ１３０の出力信号ＣＯＭＰによりオンタイミング列が規定されるので、ＰＷＭコンパレータ１３０にてオンタイミング列が生成されていると解することができる。

【0150】

上記の半導体装置Ｗにおいて、例えば、前記第１～第ｎ出力段回路は、夫々、前記入力電圧の印加端と前記第１～第ｎスイッチ端子との間に設けられた第１～第ｎ出力トランジスタ（例えば１８１Ａ、１８１Ｂ）を有し、前記スイッチング制御部は、各出力トランジスタのオン時間（例えばＴ_ＯＮ１、Ｔ_ＯＮ２）を設定するオン時間設定部を有し、その設定内容と前記オンタイミング列に基づき前記第１～第ｎ出力段回路をスイッチング駆動すると良い。

【0151】

半導体装置Ｗにおけるオン時間設定部は、図１ではＴＯＮ設定部１５０Ａ及び１５０Ｂにより形成される。図１のＰＬＬ回路１６０はオン時間設定部の構成要素に含まれると解しても良いし、オン時間設定部とは別にスイッチング制御部内に設けられていると解しても良い。

【0152】

そして例えば、上記の半導体装置Ｗにおいて、前記オンタイミング列生成部は、前記誤差電圧と前記第１～第ｎフィードバック脈流電圧の平均電圧（例えばＶ_{ＦＢＩＮ＿ＡＶＥ}）との高低関係が第１関係から第２関係に変化するたびに前記オンタイミングに設定することで前記オンタイミング列を生成し、前記スイッチング制御部は、前記オンタイミング列に含まれ且つ連続するｎ個のオンタイミングにおいて前記第１～第ｎ出力トランジスタを１つずつ順次ターンオンさせる動作を、繰り返し実行すると良い。

【0153】

図１の構成において、第１関係から第２関係への変化は“Ｖ_{ＦＢＩＮ＿ＡＶＥ}＞Ｖ_ＥＲＲ”から“Ｖ_{ＦＢＩＮ＿ＡＶＥ}＜Ｖ_ＥＲＲ”への変化に対応するが、“Ｖ_{ＦＢＩＮ＿ＡＶＥ}＜Ｖ_ＥＲＲ”から“Ｖ_{ＦＢＩＮ＿ＡＶＥ}＞Ｖ_ＥＲＲ”への変化が第１関係から第２関係への変化に対応するように、図１の回路構成及び動作を変形しても構わない。図1の構成では“ｎ＝２”であるため、オンタイミング列に含まれ且つ連続する２つのオンタイミングにおいて（即ち信号ＣＯＭＰにおける連続する２つのアップエッジタイミングにおいて）出力トランジスタ１８１Ａ及び１８１Ｂが１つずつ順次ターンオンされ、その後、次の連続する２つのオンタイミングにおいて再度出力トランジスタ１８１Ａ及び１８１Ｂが１つずつ順次ターンオンされる。以下の同様の動作が繰り返される。“ｎ≧３”の場合も同様である。

【0154】

また例えば、上記の半導体装置Ｗにおいて、前記オン時間設定部は、各出力トランジスタのオン時間の設定内容と前記オンタイミング列とに基づき前記第１～第ｎ出力トランジスタのオン区間及びオフ区間を指定する第１～第ｎ駆動制御信号（例えばＤＲＶ１、ＤＲＶ２）を生成し、前記スイッチング制御部は、前記第１～第ｎ駆動制御信号に従って前記第１～第ｎ出力トランジスタのオン／オフするスイッチング駆動部を有し、前記オン時間設定部は、ＰＬＬ回路を用いて、前記第１～第ｎ出力トランジスタのスイッチング周波数に相当する前記第１～第ｎ駆動制御信号の周波数が所定の基準周波数に一致又は近づくよう各出力トランジスタのオン時間を設定しても良い。

【0155】

半導体装置Ｗにおけるスイッチング駆動部は、図１では出力段駆動部１７０Ａ及び１７０Ｂにより形成される。

【0156】

また例えば、上記の半導体装置Ｗにおいて、前記スイッチング制御部は、前記第１～第ｎスイッチ端子を通じて流れる第１～第ｎ対象電流を検出する電流検出部と、前記電流検出部の検出結果に基づき前記第１～第ｎ対象電流の大小関係に応じた電流バランス信号（例えばＳ_ＣＢ１、Ｓ_ＣＢ２）を生成する電流バランス信号生成部と、を有し、前記オン時間設定部は、前記電流バランス信号に基づいて各出力トランジスタのオン時間を調整することで前記第１～第ｎ対象電流間の差を低減するようにしても良い。

【0157】

半導体装置Ｗにおける電流検出部は、図１では電流センサ１９０Ａ及び１９０Ｂにより形成される。半導体装置Ｗにおける電流バランス信号生成部は、図１の電流バランス信号生成部２１０に対応する。

【0158】

本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。

【符号の説明】

【0159】

１０ ＤＣ／ＤＣコンバータ
１１０ 誤差電圧生成部
１２０ 脈波生成部
１３０ ＰＷＭコンパレータ
１４０ 位相制御ロジック
１５０Ａ、１５０Ｂ ＴＯＮ設定部
１６０ ＰＬＬ回路
１７０Ａ、１７０Ｂ 出力段駆動部
１８０Ａ、１８０Ｂ 出力段回路
１８１Ａ、１８１Ｂ 出力トランジスタ
１８２Ａ、１８２Ｂ 同期整流トランジスタ
１９０Ａ、１９０Ｂ 電流センサ
２００Ａ、２００Ｂ 保護回路
２１０ 電流バランス信号生成部
Ｌ１、Ｌ２ コイル
Ｃ_ＯＵＴ 出力コンデンサ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】