知財求人 - 知財ポータルサイト「IP Force」
▶ チャンシン メモリー テクノロジーズ インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-02-28
(45)【発行日】2024-03-07
(54)【発明の名称】半導体構造及びその製造方法
(51)【国際特許分類】
H10B 12/00 20230101AFI20240229BHJP
H01L 21/8234 20060101ALI20240229BHJP
H01L 27/088 20060101ALI20240229BHJP
H01L 21/8238 20060101ALI20240229BHJP
H01L 27/092 20060101ALI20240229BHJP
【ＦＩ】
H10B12/00 671A
H01L27/088 B
H01L27/088 H
H01L27/092 C
H01L27/092 K
H10B12/00 621C
H10B12/00 681F
【請求項の数】
13
(21)【出願番号】P 2022549392
(86)(22)【出願日】2021-09-24
(65)【公表番号】
(43)【公表日】2023-08-31
(86)【国際出願番号】 CN2021120342
(87)【国際公開番号】W WO2023279544
(87)【国際公開日】2023-01-12
【審査請求日】2022-08-16
(31)【優先権主張番号】202110777160.7
(32)【優先日】2021-07-09
(33)【優先権主張国・地域又は機関】CN
(73)【特許権者】
【識別番号】522246670
【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド
【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．
(74)【代理人】
【識別番号】100145403
【弁理士】
【氏名又は名称】山尾 憲人
(74)【代理人】
【識別番号】100135703
【弁理士】
【氏名又は名称】岡部 英隆
(72)【発明者】
【氏名】肖 徳元
【審査官】小山 満
(56)【参考文献】
【文献】米国特許出願公開第２０１８／０３３１０２９（ＵＳ，Ａ１）
【文献】米国特許出願公開第２００７／００７５３５９（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１３／０１６１８３２（ＵＳ，Ａ１）
【文献】特開２０１５－１１５４１５（ＪＰ，Ａ）
【文献】特開２０１１－１１４０４９（ＪＰ，Ａ）
【文献】特開２００４－０３９２２９（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１６／０１９７０７６（ＵＳ，Ａ１）
【文献】国際公開第２０１５／０８７９３５（ＷＯ，Ａ１）
【文献】米国特許出願公開第２０１１／０１２１３７５（ＵＳ，Ａ１）
【文献】米国特許出願公開第２００４／０００８５４２（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ １２／００
Ｈ０１Ｌ ２７／０８８
Ｈ０１Ｌ ２７／０９２
Ｈ０１Ｌ ２１／８２３４
Ｈ０１Ｌ ２１／８２３８
(57)【特許請求の範囲】
【請求項1】
半導体構造であって、ロジックデバイス領域及びメモリ領域を含む半導体ベースと、
ビットライン及び前記ビットラインと同じ層に配置された電気接触層であって、前記ビットラインは、前記メモリ領域の前記半導体ベース上に位置し、前記電気接触層は、前記ロジックデバイス領域の前記半導体ベース上に位置し、前記ビットラインの材料は、金属半導体化合物を含む、ビットライン及び前記ビットラインと同じ層に配置された電気接触層と、
前記ビットラインの表面上に位置する、第１半導体チャネルであって、前記半導体ベースから前記ビットラインへの方向に沿って、前記第１半導体チャネルは、順番に配列された第１ドーピング領域、第１チャネル領域、及び第２ドーピング領域を含み、前記第１ドーピング領域は、前記ビットラインと接触する、第１半導体チャネルと、
前記第１半導体チャネルと同じ層に配置され、且つ前記電気接触層の表面上に位置する、第２半導体チャネルであって、前記半導体ベースから前記電気接触層への方向に沿って、前記第２半導体チャネルは、順番に配列された第３ドーピング領域、第２チャネル領域、及び第４ドーピング領域を含み、前記第３ドーピング領域は、前記電気接触層と接触する、第２半導体チャネルと、
ワードライン及び前記ワードラインと同じ層に配置されたゲートであって、前記ワードラインは、前記第１チャネル領域を取り囲んで配置され、前記ゲートは、前記第２チャネル領域を取り囲んで配置される、ワードライン及び前記ワードラインと同じ層に配置されたゲートと、
前記第２ドーピング領域における前記第１チャネル領域から離れた側に位置し、且つ前記第２ドーピング領域と接触するキャパシタ構造と、
前記第４ドーピング領域における前記第２チャネル領域から離れた側に位置し、且つ前記第４ドーピング領域と接触する電気接続構造と、
前記ビットラインと前記ワードラインとの間に位置し、且つ前記ワードラインにおける前記半導体ベースから離れた側にも位置する誘電体層と、を含み、
前記半導体ベースは、
半導体基板と、
前記メモリ領域の前記半導体基板上に配置された第１半導体ウェル層であって、前記ビットラインは、前記第１半導体ウェル層における前記半導体基板から離れた表面に位置する、第１半導体ウェル層と、
前記ロジックデバイス領域の前記半導体基板上に配置された第２半導体ウェル層であって、前記電気接触層は、前記第２半導体ウェル層における前記半導体基板から離れた表面に位置する、第２半導体ウェル層と、を含み、
前記半導体基板上の前記第１半導体ウェル層の正投影は、前記半導体基板上の前記ビットラインの正投影と重なり合う、
半導体構造。
【請求項2】
前記ロジックデバイス領域は、ＮＭＯＳ領域及びＰＭＯＳ領域を含み、前記ロジックデバイス領域の前記半導体ベースはさらに、隣接する前記第２半導体ウェル層の間、且つ隣接する前記電気接触層の間にも位置する分離構造を含む、請求項１に記載の半導体構造。
【請求項3】
前記ビットラインと前記第１半導体チャネルは、同じ半導体元素を有し、前記ビットラインの抵抗率は、前記第１ドーピング領域の抵抗率より小さく、且つ前記電気接触層と前記第２半導体チャネルは、同じ半導体元素を有し、前記電気接触層の抵抗率は、前記第３ドーピング領域の抵抗率より小さい、請求項１に記載の半導体構造。
【請求項4】
前記電気接触層の材料は、前記ビットラインの材料と同じであり、
前記半導体元素は、シリコン、炭素、ゲルマニウム、ヒ素、ガリウム、及びインジウムのうちの少なくとも１つを含み、前記金属半導体化合物の金属元素は、コバルト、ニッケル、モリブデン、チタン、タングステン、タンタル又は白金のうちの少なくとも１つを含み、
前記第２ドーピング領域は、前記キャパシタ構造と接触する第１金属接触層を含み、前記第１金属接触層の抵抗率は、前記第１金属接触層以外の前記第２ドーピング領域の抵抗率より小さく、
前記第４ドーピング領域は、前記第１金属接触層と同じ層に位置し、前記電気接続構造と接触する第２金属接触層を含み、前記第２金属接触層の抵抗率は、前記第２金属接触層以外の前記第４ドーピング領域の抵抗率より小さい、
請求項３に記載の半導体構造。
【請求項5】
前記第１半導体チャネルは、ジャンクションレス・トランジスタ（ＪＬＴ：Ｊｕｎｃｔｉｏｎｌｅｓｓ Ｔｒａｎｓｉｓｔｏｒ）のチャネルを構成し、前記第２半導体チャネルは、ジャンクションレス・トランジスタのチャネルを構成し、前記第１ドーピング領域、前記第１チャネル領域、及び前記第２ドーピング領域におけるドーピングイオンのタイプは同じであり、前記第３ドーピング領域、前記第２チャネル領域、及び前記第４ドーピング領域におけるドーピングイオンのタイプは同じである、
請求項１に記載の半導体構造。
【請求項6】
前記ワードラインは、前記第１チャネル領域を取り囲んで配置され、且つ前記第１チャネル領域の所在する前記第１半導体チャネルの側壁表面に位置し、前記第２ドーピング領域の所在する前記第１半導体チャネルの側壁表面にも位置する第１ゲート誘電体層と、
前記第１チャネル領域を取り囲んで配置され、且つ前記第１チャネル領域に対応する前記第１ゲート誘電体層の側壁表面に位置する第１ゲート導電層と、を含む、
請求項１に記載の半導体構造。
【請求項7】
前記ゲートは、前記第１ゲート誘電体層と同じ層にあり、前記第２チャネル領域を取り囲んで配置され、且つ前記第２チャネル領域の所在する前記第２半導体チャネルの側壁表面に位置し、前記第４ドーピング領域の所在する前記第２半導体チャネルの側壁表面にも位置する第２ゲート誘電体層と、
前記第１ゲート導電層と同じ層にあり、前記第２チャネル領域を取り囲んで配置され、且つ前記第２チャネル領域に対応する前記第２ゲート誘電体層の側壁表面に位置する第２ゲート導電層と、を含む、
請求項６に記載の半導体構造。
【請求項8】
前記メモリ領域は、ＤＲＡＭ領域を含み、前記ＤＲＡＭ領域の前記キャパシタ構造は、前記第２ドーピング領域と接触する第１導電性構造と、前記第１導電性構造と接触する下部電極層と、前記下部電極層表面に位置するキャパシタ誘電体層と、前記キャパシタ誘電体層表面に位置する上部電極層と、を含み、前記電気接続構造は、前記第１導電性構造と同じ層にあり、前記第４ドーピング領域と接触する第２導電性構造と、前記第２導電性構造における前記第４ドーピング領域から離れた側と接触する第３導電性構造と、を含み、
前記半導体ベースの表面に垂直な方向では、前記下部電極層の深さは、前記第３導電性構造の深さと同じである、
請求項１に記載の半導体構造。
【請求項9】
半導体構造はさらに、絶縁層を含み、前記絶縁層は、前記誘電体層の表面に位置し、且つ前記キャパシタ構造及び前記電気接続構造は、前記絶縁層内に位置し、且つ前記絶縁層の材料の比誘電率は、前記誘電体層の材料の比誘電率より小さい、請求項１に記載の半導体構造。
【請求項10】
前記メモリ領域はさらに、ＮＶＭ領域を含み、前記半導体構造はさらに、前記ＮＶＭ領域の前記第２ドーピング領域上に積層された自由層、トンネリング層、及びピン止め層を含み、且つ前記自由層は、前記ＮＶＭ領域の第２ドーピング領域に電気的に接続される、請求項１に記載の半導体構造。
【請求項11】
半導体構造の製造方法であって、ロジックデバイス領域及びメモリ領域を含む半導体ベースを提供することと、
ビットライン及び前記ビットラインと同じ層に配置された電気接触層を形成することであって、前記ビットラインは、前記メモリ領域の前記半導体ベース上に位置し、前記電気接触層は、前記ロジックデバイス領域の前記半導体ベース上に位置することと、
第１半導体チャネル及び前記第１半導体チャネルと同じ層に配置された第２半導体チャネルを形成することであって、前記第１半導体チャネルは、前記ビットラインの表面上に位置し、前記半導体ベースから前記ビットラインへの方向沿って、前記第１半導体チャネルは、順番に配列された第１ドーピング領域、第１チャネル領域、及び第２ドーピング領域を含み、前記第１ドーピング領域は、前記ビットラインと接触し、前記第２半導体チャネルは、前記電気接触層の表面上に位置し、前記半導体ベースから前記電気接触層への方向に沿って、前記第２半導体チャネルは、順番に配列された第３ドーピング領域、第２チャネル領域、及び第４ドーピング領域を含み、前記第３ドーピング領域は、前記電気接触層と接触することと、
ワードライン及び前記ワードラインと同じ層に配置されたゲートを形成することであって、前記ワードラインは、前記第１チャネル領域を取り囲んで配置され、前記ゲートは、前記第２チャネル領域を取り囲んで配置されることと、
キャパシタ構造を形成することであって、前記キャパシタ構造は、前記第２ドーピング領域における前記第１チャネル領域から離れた側に位置し、且つ前記第２ドーピング領域と接触することと、
電気接続構造を形成することであって、前記電気接続構造は、前記第４ドーピング領域における前記第２チャネル領域から離れた側に位置し、且つ前記第４ドーピング領域と接触することと、
誘電体層を形成することであって、前記誘電体層は、前記ビットラインと前記ワードラインとの間に位置し、且つ前記ワードラインにおける前記半導体ベースから離れた側にも位置することと、を含み、
前記半導体ベースを提供し、前記ビットライン、前記電気接触層、前記第１半導体チャネル及び前記第２半導体チャネルを形成するプロセスステップは、
初期半導体ベースを提供することと、
部分的な厚さの前記初期半導体ベースに対してパターン化処理を実行して、前記第１半導体チャネル及び前記第２半導体チャネルを形成することと、
残りの部分的な厚さの前記初期半導体ベースに対して金属化処理を実行して、前記第１半導体チャネルの下部に位置する部分的な厚さの前記初期半導体ベースを前記ビットラインに変換し、前記第２半導体チャネルの下部に位置する部分的な厚さの前記初期半導体ベースを前記電気接触層に変換し、残りの前記初期半導体ベースは、前記半導体ベースとして機能することと、含み、
前記初期半導体ベースは、半導体基板、初期第１半導体ウェル層、及び初期第２半導体ウェル層を含み、前記初期第１半導体ウェル層は、前記メモリ領域の前記半導体基板上に位置し、第１タイプのイオンがドーピングされ、前記初期第２半導体ウェル層は、前記ロジックデバイス領域の前記半導体基板上に位置し、
前記部分的な厚さの前記初期半導体ベースに対してパターン化処理を実行することは、部分的な厚さの前記初期第１半導体ウェル層及び前記初期第２半導体ウェル層に対して前記パターン化処理を実行して、前記第１半導体チャネル及び前記第２半導体チャネルを形成することを含み、
前記残りの部分的な厚さの前記初期半導体ベースに対して金属化処理を実行することは、残りの部分的な厚さの前記初期第１半導体ウェル層及び前記初期第２半導体ウェル層に対して前記金属化処理を実行することを含み、
前記金属化処理を実行した後、残りの前記初期第１半導体ウェル層は、第１半導体ウェル層として機能し、残りの前記初期第２半導体ウェル層は、第２半導体ウェル層として機能し、前記半導体基板上の前記第１半導体ウェル層の正投影は、前記半導体基板上の前記ビットラインの正投影と重なり合う、
半導体構造の製造方法。
【請求項12】
前記金属化処理のプロセスステップは、バリア層を形成することであって、前記バリア層は、前記第１半導体チャネル及び前記第２半導体チャネルの側壁表面を覆うことと、
前記初期第１半導体ウェル層及び前記初期第２半導体ウェル層の表面に、金属層を形成することと、
アニーリング処理を実行して、部分的な厚さの前記初期第１半導体ウェル層を前記ビットラインに変換し、部分的な厚さの前記初期第２半導体ウェル層を前記電気接触層に変換することと、
前記ビットライン及び前記電気接触層を形成した後、前記バリア層及び残りの前記金属層を除去することと、を含む
請求項１１に記載の半導体構造の製造方法。
【請求項13】
前記半導体ベースから離れた前記第２ドーピング領域の端面及び前記半導体ベースから離れた前記第４ドーピング領域の端面に対して金属化処理を実行して、部分的な厚さの前記第２ドーピング領域を第１金属接触層に変換し、部分的な厚さの前記第４ドーピング領域を第２金属接触層に変換し、且つ前記第１金属接触層及び前記第２金属接触層の材料は、いずれも金属半導体化合物である、請求項１１に記載の半導体構造の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
（関連出願への相互参照）
本願は、２０２１年７月９日に中国特許局に提出された、出願番号が２０２１１０７７７１６０．７であり、発明の名称が「半導体構造及びその製造方法」である中国特許出願の優先権を主張し、その内容の全てが引用により本願に組み込まれる。
本願は、２０２１年７月９日に中国特許局に提出された、出願番号が２０２１１０７７７１６０．７であり、発明の名称が「半導体構造及びその製造方法」である中国特許出願の優先権を主張し、その内容の全てが引用により本願に組み込まれる。
【0002】
本発明の実施例は、半導体構造及びその製造方法に関する。
【背景技術】
【0003】
フォン・ノイマン・アーキテクチャでは、論理制御デバイスとメモリは、別々のユニットであり、論理制御デバイスは、メモリからデータを読み取り、対応する処理の後にそれをメモリに格納する。
【発明の概要】
【発明が解決しようとする課題】
【0004】
具体的には、データは、論理制御デバイスとメモリの間でやり取りされ、且つメモリと論理制御デバイスは、それぞれ異なるチップ内にあるため、異なるチップの間でのデータのやり取りによる高消費電力および低性能の問題がある。
【0005】
したがって、インメモリコンピューティングが可能な半導体装置を設計する必要がある。
【課題を解決するための手段】
【0006】
本発明の実施例は、半導体構造を提供し、前記半導体構造は、ロジックデバイス領域及びメモリ領域を含む半導体ベースと、ビットライン及び前記ビットラインと同じ層に配置された電気接触層であって、前記ビットラインは、前記メモリ領域の前記半導体ベース上に位置し、前記電気接触層は、前記ロジックデバイス領域の前記半導体ベース上に位置する、ビットライン及び前記ビットラインと同じ層に配置された電気接触層と、前記ビットラインの表面上に位置する第１半導体チャネルであって、前記半導体ベースから前記ビットラインへの方向に沿って、前記第１半導体チャネルは、順番に配列された第１ドーピング領域、第１チャネル領域、及び第２ドーピング領域を含み、前記第１ドーピング領域は前記ビットラインと接触する、第１半導体チャネルと、前記第１半導体チャネルと同じ層に配置され、且つ前記電気接触層の表面上に位置する第２半導体チャネルであって、前記半導体ベースから前記電気接触層への方向に沿って、前記第２半導体チャネルは、順番に配列された第３ドーピング領域、第２チャネル領域、及び第４ドーピング領域を含み、前記第３ドーピング領域は前記電気接触層と接触する、第２半導体チャネルと、ワードライン及び前記ワードラインと同じ層に配置されたゲートであって、前記ワードラインは、前記第１チャネル領域を取り囲んで配置され、前記ゲートは、前記第２チャネル領域を取り囲んで配置される、ワードライン及び前記ワードラインと同じ層に配置されたゲートと、前記第２ドーピング領域における前記第１チャネル領域から離れた側に位置し、且つ前記第２ドーピング領域と接触するキャパシタ構造と、前記第４ドーピング領域における前記第２チャネル領域から離れた側に位置し、且つ前記第４ドーピング領域と接触する電気接続構造と、前記ビットラインと前記ワードラインとの間に位置し、且つ前記ワードラインにおける前記半導体ベースから離れた側にも位置する誘電体層と、を含む。
【0007】
これに対応して、本発明の実施例は、半導体構造の製造方法を更に提供し、前記半導体構造の製造方法は、ロジックデバイス領域及びメモリ領域を含む半導体ベースを提供することと、ビットライン及び前記ビットラインと同じ層に配置された電気接触層を形成することであって、前記ビットラインは、前記メモリ領域の前記半導体ベース上に位置し、前記電気接触層は、前記ロジックデバイス領域の前記半導体ベース上に位置することと、第１半導体チャネル及び前記第１半導体チャネルと同じ層に配置された第２半導体チャネルを形成することであって、前記第１半導体チャネルは、前記ビットライン表面上に位置し、前記半導体ベースから前記ビットラインへの方向に沿って、前記第１半導体チャネルは、順番に配列された第１ドーピング領域、第１チャネル領域、及び第２ドーピング領域を含み、前記第１ドーピング領域は前記ビットラインと接触し、前記第２半導体チャネルは、前記電気接触層の表面上に位置し、前記半導体ベースから前記電気接触層への方向に沿って、前記第２半導体チャネルは、順番に配列された第３ドーピング領域、第２チャネル領域、及び第４ドーピング領域を含み、前記第３ドーピング領域は前記電気接触層と接触することと、ワードライン及び前記ワードラインと同じ層に配置されたゲートを形成することであって、前記ワードラインは、前記第１チャネル領域を取り囲んで配置され、前記ゲートは、前記第２チャネル領域を取り囲んで配置されることと、キャパシタ構造を形成することであって、前記キャパシタ構造は、前記第２ドーピング領域における前記第１チャネル領域から離れた側に位置し、且つ前記第２ドーピング領域と接触することと、電気接続構造を形成することであって、前記電気接続構造は、前記第４ドーピング領域における前記第２チャネル領域から離れた側に位置し、且つ前記第４ドーピング領域と接触することと、誘電体層を形成することであって、前記誘電体層は、前記ビットラインと前記ワードラインとの間に位置し、且つ前記ワードラインにおける前記半導体ベースから離れた側にも位置することと、を含む。
【図面の簡単な説明】
【0008】
【図1】本発明の一実施例による半導体構造に対応する断面構造の概略図である。
【図4】本発明の別の一実施例による半導体構造の製造方法における各ステップに対応する断面構造の概略図である。
【図5】本発明の別の一実施例による半導体構造の製造方法における各ステップに対応する断面構造の概略図である。
【図6】本発明の別の一実施例による半導体構造の製造方法における各ステップに対応する断面構造の概略図である。
【図7】本発明の別の一実施例による半導体構造の製造方法における各ステップに対応する断面構造の概略図である。
【図8】本発明の別の一実施例による半導体構造の製造方法における各ステップに対応する断面構造の概略図である。
【図9】本発明の別の一実施例による半導体構造の製造方法における各ステップに対応する断面構造の概略図である。
【図10】本発明の別の一実施例による半導体構造の製造方法における各ステップに対応する断面構造の概略図である。
【図11】本発明の別の一実施例による半導体構造の製造方法における各ステップに対応する断面構造の概略図である。
【図12】本発明の別の一実施例による半導体構造の製造方法における各ステップに対応する断面構造の概略図である。
【図13】本発明の別の一実施例による半導体構造の製造方法における各ステップに対応する断面構造の概略図である。
【図14】本発明の別の一実施例による半導体構造の製造方法における各ステップに対応する断面構造の概略図である。
【図15】本発明の別の一実施例による半導体構造の製造方法における各ステップに対応する断面構造の概略図である。
【図16】本発明の別の一実施例による半導体構造の製造方法における各ステップに対応する断面構造の概略図である。
【図17】本発明の別の一実施例による半導体構造の製造方法における各ステップに対応する断面構造の概略図である。
【発明を実施するための形態】
【0009】
１つ又は複数の実施例は、それらに対応する図面のイメージによって例示され、特に明記しない限り、図面の図は縮尺を制限をするものではない。
【0010】
背景技術から分かるように、先行技術における半導体デバイスの集積密度を改善する必要がある一方、製造コストを削減する必要がある。
【0011】
分析によると、従来のコンピュータは、フォン・ノイマン・アーキテクチャを採用し、このようなアーキテクチャでは、コンピューティング機能とストレージ機能が分離されていて、それぞれ、中央処理装置（ＣＰＵ）とメモリによって、バスを介して相互に接続されて通信し、ＣＰＵは、メモリからデータを読み取り、コンピューティングを完了してから、結果をメモリに書き戻す。ここで、すべてのデータは、メモリに格納されてからＣＰＵに転送され、ＣＰＵの計算結果は、メモリに格納される。これから分かるように、従来のフォン・ノイマン・アーキテクチャの使用には、メモリの読み取りと書き込みを頻繁に行う必要があり、データのやり取りにより、大量の電力消費とデバイス性能の低下をもたらす。
【0012】
上記の問題を解決するために、本発明の実施例は、半導体構造及びその製造方法を提供する。半導体構造において、ロジックデバイス領域及びメモリ領域を含む半導体ベースを設計し、メモリ領域内の構造は、データを格納するために使用され、ロジックデバイス領域内の構造は、データの計算を実現するために使用され、同じ半導体構造にプロセッサとメモリの両方を有するようにして、インメモリコンピューティングを実現し、データの入力と出力、及び計算プロセスが半導体構造の異なる領域で実行できるようにし、プロセッサとメモリとの間の距離を短くして、データ伝送の効率を向上させ、データ伝送に必要な消費電力を削減することができ、それにより、半導体構造の作業効率を改善し、半導体構造の作業エネルギー消費を削減することができる。
【0013】
本発明の実施例の目的、技術的解決策及び利点をより明確にするために、以下では、図面を参照して本発明の各実施例について詳細に説明する。しかしながら、当業者は、本発明の各実施例において、読者が本発明をよりよく理解するようにするために、多くの技術的詳細が示されることを理解することができる。しかしながら、これらの技術的詳細及び以下の各実施例に基づく様々な変更及び修正がなくても、本発明の請求の技術的解決策を実施することができる。
【0014】
本発明の一実施例は、半導体構造を提供し、以下では、図面を参照して本発明の一実施例によって提供される半導体構造について詳細に説明する。図１は、本発明の一実施例による半導体構造に対応する断面構造の概略図であり、図２は、図１に示す半導体構造における第１半導体チャネル及びワードラインの構造の拡大概略図であり、図３は、図１に示す半導体構造における第２半導体チャネル及びゲートの構造の拡大概略図である。
【0015】
図１～図３を参照すれば、半導体構造は、ロジックデバイス領域Ｉ及びメモリ領域ＩＩを含む半導体ベース１００と、ビットライン１０１及びビットライン１０１と同じ層に配置された電気接触層１１１であって、ビットライン１０１は、メモリ領域ＩＩの半導体ベース１００上に位置し、電気接触層１１１は、ロジックデバイス領域Ｉの半導体ベース１００上に位置する、ビットライン１０１及びビットライン１０１と同じ層に配置された電気接触層１１１と、ビットライン１０１の表面上に位置する第１半導体チャネル１０２であって、半導体ベース１００からビットライン１０１への方向に沿って、第１半導体チャネル１０２は、順番に配列された第１ドーピング領域ａ、第１チャネル領域ｂ、及び第２ドーピング領域ｃを含み、第１ドーピング領域ａは、前記ビットライン１０１と接触する、第１半導体チャネル１０２と、第１半導体チャネル１０２と同じ層に配置され、且つ電気接触層１１１の表面上に位置する第２半導体チャネル１１２であって、半導体ベース１００から電気接触層１１１への方向に沿って、第２半導体チャネル１１２は、順番に配列された第３ドーピング領域ｄ、第２チャネル領域ｅ、及び第４ドーピング領域ｆを含み、第３ドーピング領域は、電気接触層１１１と接触する、第２半導体チャネル１１２と、ワードライン１０３及びワードライン１０３と同じ層に配置されたゲート１１３であって、ワードライン１０３は、第１チャネル領域ｂを取り囲んで配置され、ゲート１１３は、第２チャネル領域ｅを取り囲んで配置される、ワードライン１０３及びワードライン１０３と同じ層に配置されたゲート１１３と、第２ドーピング領域ｃにおける第１チャネル領域ｂから離れた側に位置し、且つ第２ドーピング領域ｃと接触するキャパシタ構造１０４と、第４ドーピング領域ｆにおける第２チャネル領域ｅから離れた側に位置し、且つ第４ドーピング領域ｆと接触する電気接続構造１０５と、ビットライン１０１とワードライン１０３との間に位置し、且つワードライン１０３における半導体ベース１００から離れた側にも位置する誘電体層１０６と、を含む。半導体構造は、垂直ゲートオールアラウンド（ＧＡＡ：Ｇａｔｅ－Ａｌｌ－Ａｒｏｕｎｄ）トランジスタを含み、且つビットライン１０１は、半導体ベース１００とＧＡＡトランジスタとの間に位置するので、３Ｄスタックメモリデバイスを構成し、半導体構造の集積密度を改善するのに有利である。さらに、半導体ベース１００は、ロジックデバイス領域Ｉ及びメモリ領域ＩＩを含み、メモリ領域ＩＩの構造は、データの格納を実施するために使用され、ロジックデバイス領域Ｉの構造は、データ計算を実施するために使用され、それにより、同じ半導体構造にプロセッサとメモリの両方を有するようにして、インメモリコンピューティングを実現する。
【0016】
【0017】
本実施例では、半導体ベース１００の材料のタイプは、元素半導体材料又は結晶性無機化合物半導体材料であり得る。元素半導体材料は、シリコン又はゲルマニウムであり得、結晶性無機化合物半導体材料は、炭化ケイ素、シリコンゲルマニウム、ガリウムヒ素又はインジウムガリウムなどであり得る。
【0018】
具体的には、第１半導体チャネル１０２の材料のタイプ及び第２半導体チャネル１１２の材料のタイプの両方は、半導体ベース１００の材料のタイプと同じであり得、即ち、両方とも、元素半導体材料又は結晶性無機化合物半導体材料であり得る。
【0019】
さらに、ビットライン１０１と第１半導体チャネル１０２は、同じ半導体元素を有し、ビットライン１０１の抵抗率は、第１ドーピング領域ａの抵抗率より小さく、且つ電気接触層１１１と第２半導体チャネル１１２は、同じ半導体元素を有し、電気接触層１１１の抵抗率は、第３ドーピング領域ｄの抵抗率より小さい。
【0020】
第１半導体チャネル１０２とビットライン１０１は、同じ半導体元素を有し、第１半導体チャネル１０２とビットライン１０１は、同じ膜層構造を使用して形成され、当該膜層構造は、半導体元素によって構成されるので、ビットライン１０１と第１半導体チャネル１０２は一体化構造になり、それにより、ビットライン１０１と第１半導体チャネル１０２との間の界面状態欠陥を改善する。電気接触層１１１と第２半導体チャネル１１２は、同じ半導体元素を有し、第２半導体チャネル１１２と電気接触層１１１は、同じ膜層構造を使用して形成され、当該膜層構造は、半導体元素によって構成されるので、電気接触層１１１と第２半導体チャネル１１２は一体化構造になり、それにより、電気接触層１１１と第２半導体チャネル１１２との間の界面状態欠陥を改善する。このように、２つの場合はいずれも半導体構造の性能を改善することができる。
【0021】
本実施例では、第１半導体チャネル１０２、ビットライン１０１、電気接触層１１１、及び第２半導体チャネル１１２はすべて、同じ半導体元素を有し、即ち、それらはすべて、同じ膜層構造を使用して形成され、即ち、それらはすべて、同じ初期半導体ベースで形成され得、すると、ビットライン１０１、第１半導体チャネル１０２、電気接触層１１１、第２半導体チャネル１１２、及び半導体ベース１００は一体化構造であり得、それにより、半導体ベース１００と、ビットライン１０１および電気接触層１１１との間、ビットライン１０１と第１半導体チャネル１０２との間、及び電気接触層１１１と第２半導体チャネル１１２との間の界面性能を改善して、第１半導体チャネル１０２、ビットライン１０１、電気接触層１１１、及び第２半導体チャネル１１２の間の界面状態欠陥を改善し、半導体構造の電気的性能を更に改善することができる。
【0022】
別の実施例では、ビットラインの材料は、銅、アルミニウム又はタングステンなどの金属でもあり得、電気接触層の材料は、銅、アルミニウム又はタングステンなどの金属でもあり得る。
【0023】
本実施例では、半導体ベース１００は、半導体基板１１０と、メモリ領域ＩＩの半導体基板１１０上に配置された第１半導体ウェル層１２０であって、ビットライン１０１は、第１半導体ウェル層１２０における半導体基板１１０から離れた表面に位置する、第１半導体ウェル層１２０と、ロジックデバイス領域Ｉの半導体基板１１０上に配置された第２半導体ウェル層１３０であって、電気接触層１１１は、第２半導体ウェル層１３０における半導体基板１１０から離れた表面に位置する、第２半導体ウェル層１３０と、を含み得る。
【0024】
第１半導体ウェル層１２０がビットライン１０１と半導体基板１１０との間に位置することは、ビットライン１０１の漏電を防ぐことができ、第２半導体ウェル層１３０が電気接触層１１１と半導体基板１１０との間に位置することは、電気接触層１１１の漏電を防ぐことができる。
【0025】
本実施例では、半導体基板１１０は、シリコン基板であり、第１タイプのイオンは、Ｎ型イオンであり、第２タイプのイオンは、Ｐ型イオンである。具体的には、Ｎ型イオンは、ヒ素イオン、リンイオン、又はアンチモンイオンの少なくとも１つであり、Ｐ型イオンは、ホウ素イオン、インジウムイオン、又はガリウムイオンの少なくとも１つである。別の実施例では、半導体基板は、ゲルマニウム基板、シリコンゲルマニウム基板、又はＩＩＩ－Ｖ族化合物半導体基板であり、ＩＩＩ－Ｖ族化合物半導体基板の材料は、ヒ化ガリウム、リン化インジウム、又は窒化ガリウムのうちの少なくとも１つを含む。
【0026】
さらに、半導体基板１１０上の第１半導体ウェル層１２０の正投影は、半導体基板１１０上のビットライン１０１の正投影と重なり合うことができるので、第１半導体ウェル層１２０とビットライン１０１との接触面積を増加させるのに有利であり、それにより、第１半導体ウェル層１２０とビットライン１０１との間の接触抵抗を低減させることができ、さらに、ビットライン１０１の体積を増加させるのに有利であり、それにより、ビットライン１０１の抵抗を低減させ、ＲＣ遅延効果を向上させ、半導体構造の動作速度を向上させることができる。
【0027】
ロジックデバイス領域Ｉに対応するロジックデバイスは、デジタル信号プロセッサ（ＤＳＰ：ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ：Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、中央処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、グラフィックスプロセッシングユニット（ＧＰＵ：Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、又はニューラルプロセッシングユニット（ＮＰＵ：ｎｅｕｒａｌ－ｎｅｔｗｏｒｋ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔｓ）のうちの少なくとも１つを含み得る。メモリ領域ＩＩに対応するメモリは、ＳＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）又はＰＣＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のうちの少なくとも１つを含み得る。このようにして、本発明の実施例は、ロジックデバイスとメモリデバイスを同じチップ上に統合して、真のインメモリコンピューティングを実現することができる。
【0028】
本実施例では、ロジックデバイス領域Ｉは、ＮＭＯＳ領域及びＰＭＯＳ領域を含み得、ロジックデバイス領域Ｉの半導体ベース１００はさらに、分離構造１４０を含み、分離構造１４０は、隣接する第２半導体ウェル層１３０の間に位置し、且つ隣接する電気接触層１１１の間にも位置する。
【0029】
分離構造１４０は、隣接する第２半導体ウェル層１３０の間、及び隣接する電気接触層１１１の間に位置し、その結果、隣接する第２半導体ウェル層１３０の間は、互いに絶縁され、隣接する電気接触層１１１の間も、互いに絶縁され、それにより、隣接する第２半導体ウェル層１３０の間の電気的干渉、及び隣接する電気接触層１１１の間の電気的干渉を回避することができる。さらに、分離構造１４０はまた、第１半導体ウェル層１２０と第２半導体ウェル層１３０との間に位置し、その結果、第１半導体ウェル層１２０と第２半導体ウェル層１３０との間は、互いに絶縁される。分離構造１４０の材料は、窒化ケイ素、炭窒化ケイ素、又は酸炭窒化ケイ素のうちの少なくとも１つである。
【0030】
さらに、第２半導体ウェル層１３０は、第３半導体ウェル層１３１及び第４半導体ウェル層１３２を含み、且つ第３半導体ウェル層１３１と第４半導体ウェル層１３２は、互いに間隔をあけて分布され、第３半導体ウェル層１３１には、第１タイプのイオンがドーピングされ、第４半導体ウェル層１３２には、第２タイプのイオンがドーピングされ、第２タイプのイオンは、第１タイプのイオンと異なり、且つ第１半導体ウェル層１２０内にも第１タイプのイオンがドーピングされ、第１タイプのイオン及び第２タイプのイオンの両方は、Ｎ型イオン又はＰ型イオンのいずれかである。本実施例では、第１タイプのイオンは、Ｎ型イオンであり、第２タイプのイオンは、Ｐ型イオンであり、第３半導体ウェル層１３１に対応するロジックデバイス領域Ｉは、ＮＭＯＳ領域であり、第４半導体ウェル層１３２に対応するロジックデバイス領域Ｉは、ＰＭＯＳ領域である。別の実施例では、第１タイプのイオンは、Ｐ型イオンであり得、第２タイプのイオンは、Ｎ型イオンであり得る。
【0031】
図１では、第２半導体ウェル層１３０が、２つの第３半導体ウェル層１３１、及び２つの第３半導体ウェル層１３１の間に位置する第４半導体ウェル層１３２を含み、且つ第１半導体ウェル層１２０に最も近い第２半導体ウェル層１３０が１つの第３半導体ウェル層１３１である場合を例示し、実際に、本実施例では、第２半導体ウェル層１３０の数を制限しなく、第１半導体ウェル層１２０に最も近い第２半導体ウェル層１３０のタイプも制限しなく、第２半導体ウェル層の数は、第３半導体ウェル層と第４半導体ウェル層が順番に交互分布している限り、実際の電気的要件に応じて合理的に配置することができる。さらに、第１半導体ウェル層に最も近い第２半導体ウェル層は、第４半導体ウェル層であり得ることに留意されたい。
【0032】
半導体ベース１００はさらに、ディープウェル層１５０を含み得、半導体基板１１０上の第２半導体ウェル層１３０の正投影は、半導体基板１１０上のディープウェル層１５０の正投影に位置する。本実施例では、ディープウェル層１５０内には、第１タイプのイオンがドーピングされる。別の実施例では、ディープウェル層内には、第２タイプのイオンがドーピングされ得る。
【0033】
別の実施例では、半導体ベースは、第１半導体ウェル層及び第２半導体ウェル層を含まなくてもよく、ビットライン及び電気接触層の両方は、半導体基板上に直接位置する。ビットライン１０１、第１半導体チャネル１０２、電気接触層１１１、及び第２半導体チャネル１１２は、同じ半導体元素を含み、且つビットライン１０１、第１半導体チャネル１０２、電気接触層１１１、及び第２半導体チャネル１１２は、一体化構造である。一例では、ビットライン１０１、第１半導体チャネル１０２、電気接触層１１１、及び第２半導体チャネル１１２はすべて、シリコン元素を含む。別の例では、ビットライン、第１半導体チャネル、電気接触層、及び第２半導体チャネルはすべて、ゲルマニウム元素を含み得、又は、それらはすべて、シリコン元素とゲルマニウム元素を含み得、又は、それらはすべて、シリコン元素とカーボン元素を含み得、又は、それらはすべて、ヒ素元素とガリウム元素を含み、又は、それらはすべて、ガリウム元素とインジウム元素を含み得る。
【0034】
具体的には、ビットライン１０１の材料は、金属半導体化合物を含み得、金属半導体化合物は、非金属化半導体材料と比較して低い抵抗率を有し、したがって、第１半導体チャネル１０２と比較して、ビットライン１０１の抵抗率がより小さく、それにより、ビットライン１０１の抵抗を低減し、且つビットライン１０１と第１ドーピング領域ａとの間の接触抵抗を低減し、半導体構造の電気的性能をさらに改善するのに有利である。
【0035】
さらに、ビットライン１０１の抵抗率は、第１半導体ウェル層１２０の抵抗率より小さく、半導体材料をビットライン１０１の材料として採用する場合と比較して、金属半導体化合物をビットライン１０１の材料として採用する場合に、ビットライン１０１の抵抗率がより低くなり、それにより、ビットライン１０１の抵抗を低減するのに有利である。
【0036】
いくつかの例では、ビットライン１０１全体の材料は、金属半導体化合物であり、別のいくつかの例では、第１ドーピング領域ａの真下に位置するビットライン１０１領域の材料は、半導体材料であり、且つ第１ドーピング領域ａによって覆われていないビットライン１０１の領域の材料は、金属半導体化合物である。デバイスのサイズの継続的な縮小又は製造プロセスパラメータの調整により、第１ドーピング領域ａの真下に位置するビットライン１０１の部分的な領域の材料は、半導体材料であり、第１ドーピング領域ａの真下に位置するビットライン１０１の残りの領域の材料は、金属半導体化合物でもあり得、ここでの「残りの領域」の位置は、「部分的な領域」の周辺に位置することが理解できる。
【0037】
さらに、電気接触層１１１の材料とビットライン１０１の材料は、同じであり、したがって、第２半導体チャネル１１２と比較して、電気接触層１１１の抵抗率がより小さく、それにより、電気接触層１１１の抵抗を低減し、且つ電気接触層１１１と第３ドーピング領域ｄとの間の接触抵抗を低減し、半導体構造の電気的性能をさらに改善するのに有利である。
【0038】
さらに、電気接触層１１１の抵抗率は、第２半導体ウェル層１３０の抵抗率より小さく、半導体材料を電気接触層１１１の材料として採用する場合と比較して、金属半導体化合物を電気接触層１１１の材料として採用する場合に、電気接触層１１１の抵抗率がより低くなり、それにより、電気接触層１１１の抵抗を低減することができる。
【0039】
いくつかの例では、電気接触層１１１全体の材料は、金属半導体化合物であり、別のいくつかの例では、第３ドーピング領域ｄの真下に位置する電気接触層１１１領域の材料は、半導体材料であり、第３ドーピング領域ｄによって覆われていない電気接触層１１１の領域の材料は、金属半導体化合物である。デバイスのサイズの継続的な縮小又は製造プロセスパラメータの調整により、第３ドーピング領域ｄの真下に位置する電気接触層１１１の部分的な領域の材料は半導体材料であり、第３ドーピング領域ｄの真下に位置する電気接触層１１１の残りの領域の材料は、金属半導体化合物でもあり得、ここでの「残りの領域」の位置は、「部分的な領域」の周辺に位置することが理解できる。
【0040】
別の実施例では、ビットラインの材料及び電気接触層の材料の両方は、半導体材料であり得、すると、半導体ベースは、第１半導体ウェル層及び第２半導体ウェル層を含まず、ビットライン及び電気接触層の両方は、半導体基板上に直接位置する。
【0041】
別の実施例では、ビットライン及び／又は電気接触層の材料もすべて、金属材料であり得る。
【0042】
半導体元素は、シリコン、炭素、ゲルマニウム、ヒ素、ガリウム、及びインジウムのうちの少なくとも１つを含み得る。金属半導体化合物の金属元素は、コバルト、ニッケル、モリブデン、チタン、タングステン、タンタル又は白金のうちの少なくとも１つを含む。
【0043】
半導体元素としてシリコンを例にとると、金属半導体化合物は、ケイ化コバルト、ケイ化ニッケル、二ケイ化モリブデン、ケイ化チタン、二ケイ化タングステン、タンタルケイ化物、又はケイ酸白金のうちの少なくとも１つを含む。さらに、金属半導体化合物にはまた、窒素元素がドーピングされ得る。
【0044】
半導体構造は、間隔をあけて配置された複数のビットライン１０１を含み得、各ビットライン１０１は、少なくとも１つの第１ドーピング領域ａと接触でき、図１では、各ビットライン１０１が３つの第１ドーピング領域ａと接触する場合を例示しており、各ビットライン１０１と接触する第１ドーピング領域ａの数は、実際の電気的要件に応じて合理的に配置することができる。
【0045】
第１半導体チャネル１０２の材料及び第２半導体チャネル１１２の材料の両方は、元素半導体材料又は結晶性無機化合物半導体材料を含む。本実施例では、第１半導体チャネル１０２の材料及び第２半導体チャネル１１２の材料の両方は、シリコンである。別の実施例では、第１半導体チャネルの材料及び／又は第２半導体チャネルの材料は、ゲルマニウム、シリコンゲルマニウム、炭化ケイ素、ガリウムヒ素又はインジウムガリウムであり得る。
【0046】
さらに、第１半導体チャネル１０２内及びビットライン１０１内には、同じタイプのドーピングイオンを有し、当該ドーピングイオンは、Ｎ型イオン又はＰ型イオンであり得る。第２半導体チャネル１１２は、第３半導体チャネル１２２及び第４半導体チャネル１４２を含み、第３半導体チャネル１２２は、第３半導体ウェル層１３１における半導体基板１１０から離れた側に位置し、第４半導体チャネル１４２は、第４半導体ウェル層１３２における半導体基板１１０から離れた側に位置し、且つ第３半導体チャネル１２２内にドーピングされたドーピングイオンのタイプは、第３半導体ウェル層１３１内にドーピングされたドーピングイオンのタイプとは異なり、第４半導体チャネル１４２内にドーピングされたドーピングイオンのタイプは、第４半導体ウェル層１３２内にドーピングされたドーピングイオンのタイプとは異なる。
【0047】
本実施例では、第１半導体チャネル１０２及び第２半導体チャネル１１２の両方は、円筒形構造であるので、第１半導体チャネル１０２及び第２半導体チャネル１１２の両方の側面は、滑らかな遷移面であり、それにより、第１半導体チャネル１０２及び第２半導体チャネル１１２のチップ放電又は漏電の現象を回避し、半導体構造の電気的性能を更に改善するのに有利である。別の実施例では、第１半導体チャネル及び／又は第２半導体チャネルはまた、楕円柱状構造、四角柱構造、又は他の不規則な構造であり得ることに留意されたい。第１半導体チャネル構造及び／又は第２半導体チャネル構造が四角柱構造である場合、四角柱構造の側壁の隣接する面によって構成されるコーナーは、丸みを帯びたコーナーであり得、同様にチップ放電の問題を回避することができ、四角柱構造は、立方柱状構造又は直方体柱状構造であり得ることが理解できる。
【0048】
第１ドーピング領域ａは、トランジスタデバイスのソース又はドレインの一方を構成し、第２ドーピング領域ｃは、トランジスタデバイスのソース又はドレインの他方を構成し、第３ドーピング領域ｄは、別のトランジスタデバイスのソース又はドレインの一方を構成し、第２ドーピング領域ｇは、別のトランジスタデバイスのソース又はドレインの他方を構成する。
【0049】
ここで、第２ドーピング領域ｃはまた、第１金属接触層１５２を含み得、第１金属接触層１５２は、キャパシタ構造１０４と接触する。第１金属接触層１５２の材料も金属半導体化合物でもあり得、即ち、第１金属接触層１５２の材料は、ビットライン１０１の材料と同じであり得る。第１金属接触層１５２の抵抗率は、第１金属接触層１５２以外の第２ドーピング領域ｃの抵抗率より小さく、これは、第２ドーピング領域ｃの抵抗率を低減することに有利であり、さらに、第１金属接触層１５２は、第２ドーピング領域ｃとキャパシタ構造１０４との間の接触抵抗を低減することに有利である。ここでの「材料が同じである」ことは、実際、Ｎ型ドーピングイオン又はＰ型ドーピングイオンを考慮しない前提で同じであることであり、例えば、第１金属接触層１５２の材料及びビットライン１０１の材料の両方は、ケイ化ニッケルであることに留意されたい。
【0050】
第４ドーピング領域ｆはまた、第２金属接触層１６２を含み得、第２金属接触層１６２は、第１金属接触層１５２と同じ層にあり、且つ電気接続構造１０５と接触する。第２金属接触層１６２の材料も、金属半導体化合物であり、即ち、第２金属接触層１６２の材料は、電気接触層１１１の材料と同じであり得る。第２金属接触層１６２の抵抗率は、第２金属接触層１６２以外の第４ドーピング領域ｆの抵抗率より小さく、これは、第４ドーピング領域ｆの抵抗率を低減することに有利であり、さらに、第２金属接触層１６２は、第４ドーピング領域ｆと電気接続構造１０５との間の接触抵抗を低減することに有利である。ここでの「材料が同じである」ことは、実際、Ｎ型ドーピングイオン又はＰ型ドーピングイオンを考慮しない前提で同じであることであり、例えば、第２金属接触層１６２の材料及び電気接触層１１１の材料の両方は、ケイ化ニッケルであることに留意されたい。
【0051】
第１半導体チャネル１０２及び第２半導体チャネル１１２の両方は、ジャンクションレス・トランジスタ（Ｊｕｎｃｔｉｏｎｌｅｓｓ Ｔｒａｎｓｉｓｔｏｒ）のチャネルを構成でき、即ち、第１ドーピング領域ａ、第１チャネル領域ｂ、及び第２ドーピング領域ｃにおけるドーピングイオンのタイプは同じであり、第３ドーピング領域ｄ、第２チャネル領域ｅ、及び第４ドーピング領域ｆにおけるドーピングイオンのタイプは、同じである。例えば、ドーピングイオンは、すべてＮ型イオン又はすべてＰ型イオンであり、さらに、第１ドーピング領域ａ、第１チャネル領域ｂ、及び第２ドーピング領域ｃにおけるドーピングイオンは同じであり得、第３ドーピング領域ｄ、第２チャネル領域ｅ、及び第４ドーピング領域ｆにおけるドーピングイオンは、同じであり得る。さらに、第１半導体チャネル１０２及び第２半導体チャネル１１２の各領域におけるドーピングイオンのタイプは、同じであり得、これは、同じプロセスステップによって、第１半導体チャネル１０２及び第２半導体チャネル１１２を形成することに有利である。
【0052】
ここで、ここでの「ジャンクションレス」は、ＰＮ接合がないこと、即ち、第１半導体チャネル１０２と第２半導体チャネル１１２によって形成されたデバイスにいずれもＰＮ接合がないことであり、その利点は、以下の通りである。一方では、第１ドーピング領域ａ、第２ドーピング領域ｃ、第３ドーピング領域ｄ、及び第４ドーピング領域ｆに対して追加のドーピングを行う必要がなく、それにより、第１ドーピング領域ａ、第２ドーピング領域ｃ、第３ドーピング領域ｄ、及び第４ドーピング領域ｆのドーピングプロセスの制御困難の問題を回避し、特に、トランジスタのサイズが更に小さくなるにつれて、第１ドーピング領域ａ、第２ドーピング領域ｃ、第３ドーピング領域ｄ、及び第４ドーピング領域ｆに対して追加のドーピングを実行する場合、ドーピング濃度を制御することがより困難になり、もう一方では、デバイスがジャンクションレス・トランジスタであるので、超急激なソースドレイン濃度勾配ドーピングプロセスを使用することにより、ナノスケール範囲で超急激なＰＮ接合を製造する現象を回避することに有利であり、したがって、ドーピング変異による閾値電圧ドリフトやリーク電流の増加などの問題を回避することができ、さらに、短チャネル効果を抑制し、数ナノメートルのスケール範囲で機能することができ、したがって、半導体構造の集積密度と電気的性能を更に改善することに有利である。ここでの追加ドーピングとは、第１ドーピング領域ａ及び第２ドーピング領域ｃのドーピングイオンタイプを、第１チャネル領域ｂのドーピングイオンタイプと異なるものにするために実行されるドーピング、及び、第３ドーピング領域ｄ及び第４ドーピング領域ｆのドーピングイオンタイプを第２チャネル領域ｅのドーピングイオンタイプと異なるものにするために実行されるドーピングを指すことが理解できる。
【0053】
ワードライン１０３は、第１チャネル領域ｂを取り囲んで配置され、且つ第１チャネル領域ｂの所在する第１半導体チャネル１０２の側壁表面に位置し、第２ドーピング領域ｃの所在する第１半導体チャネル１０２の側壁表面にも位置する第１ゲート誘電体層１２３と、第１チャネル領域ｂを取り囲んで配置され、且つ第１チャネル領域ｂに対応する第１ゲート誘電体層１２３の側壁表面に位置する第１ゲート導電層１３３と、を含む。
【0054】
ここで、第１ゲート誘電体層１２３は、第１ゲート導電層１３３を第１半導体チャネル１０２から分離するために使用される。さらに、第２ドーピング領域ｃの第１半導体チャネル１０２の側壁表面に位置する第１ゲート誘電体層１２３は、製造プロセス中の第２ドーピング領域ｃの表面へのプロセス損傷を回避するように、第２ドーピング領域ｃの表面を保護することができ、それにより、半導体構造の電気的性能を更に改善することに有利である。別の実施例では、第１ゲート誘電体層は、第１チャネル領域の所在する第１半導体チャネルの側壁表面のみに位置することが理解できる。
【0055】
ゲート１１３は、第１ゲート誘電体層１２３と同じ層にあり、第２チャネル領域ｅを取り囲んで配置され、且つ第２チャネル領域ｅの所在する第２半導体チャネル１１２の側壁表面に位置し、第４ドーピング領域ｆの所在する第２半導体チャネル１１２の側壁表面にも位置する第２ゲート誘電体層１４３と、第１ゲート導電層１３３と同じ層にあり、第２チャネル領域ｅを取り囲んで配置され、且つ第２チャネル領域ｅに対応する第２ゲート誘電体層１４３の側壁表面に位置する第２ゲート導電層１５３と、を含む。
【0056】
ここで、第２ゲート誘電体層１４３は、第２ゲート導電層１５３を第２半導体チャネル１１２から分離するために使用される。さらに、第４ドーピング領域ｆの第２半導体チャネル１１２の側壁表面に位置する第２ゲート誘電体層１４３は、製造プロセス中の第４ドーピング領域ｆの表面へのプロセス損傷を回避するように、第４ドーピング領域ｆの表面を保護することができ、それにより、半導体構造の電気的性能を更に改善することに有利である。別の実施例では、第２ゲート誘電体層は、第２チャネル領域の所在する第２半導体チャネルの側壁表面のみに位置することが理解できる。
【0057】
第１ゲート誘電体層１２３の材料及び第２ゲート誘電体層１４３の材料の両方は、酸化ケイ素、窒化ケイ素又は酸窒化ケイ素のうちの少なくとも１つを含み、第１ゲート導電層１３３の材料及び第２ゲート導電層１５３の材料の両方は、ポリシリコン、窒化チタン、窒化タンタル、銅、タングステン、又はアルミニウムのうちの少なくとも１つを含む。いくつかの例では、第１ゲート誘電体層１２３の材料及び第２ゲート誘電体層１４３の材料が同じであり、これは、同じプロセスステップによって第１ゲート誘電体層１２３及び第２ゲート誘電体層１４３を形成することに有利であり、第１ゲート導電層１３３の材料及び第２ゲート導電層１５３の材料が同じであり、これは、同じプロセスステップによって第１ゲート導電層１３３及び第２ゲート導電層１５３を形成することに有利である。
【0058】
本実施例では、半導体構造は、間隔をあけて配置された複数のビットライン１０１及び間隔をあけて配置された複数の電気接触層１１１を含み、且つ各ビットライン１０１及び各電気接触層１１１はすべて、第１方向に沿って延在し、これに対応して、半導体構造は、間隔をあけて配置された複数のワードライン１０３及び間隔をあけて配置された複数のゲート１１３を含み、且つ各ワードライン１０３及び各ゲート１１３はすべて、第２方向に沿って延在し、第２方向は、第１方向とは異なり、例えば、第１方向は、第２方向に垂直であり得る。さらに、各ワードライン１０３の場合、各ワードライン１０３は、少なくとも１つの第１半導体チャネル１０２の第１チャネル領域ｂを取り囲んで配置することができ、各ゲート１１３の場合、各ゲート１１３は、少なくとも１つの第２半導体チャネル１１２の第２チャネル領域ｅを取り囲んで配置することができる。各ワードライン１０３によって取り囲まれた第１半導体チャネル１０２の数及び各ゲート１１３によって取り囲まれた第２半導体チャネル１１２の数は、実際の電気的要件に応じて合理的に配置することができる。
【0059】
図１は、１つの第２ゲート導電層１５３が、ＮＭＯＳ領域の第３半導体チャネル１２２及びＮＭＯＳ領域に隣接するＰＭＯＳ領域の第４半導体チャネル１４２を同時に取り囲んでいることを示し、別の例では、１つの第２ゲート導電層は、ＮＭＯＳ領域の第３半導体チャネルのみを取り囲むことができ、別の第２ゲート導電層は、ＰＭＯＳ領域の第４半導体チャネルのみを取り囲むことができることに留意されたい。
【0060】
誘電体層１０６は、ビットライン１０１を第１ゲート導電層１３３から分離するために使用され、且つ電気接触層１１１を第２ゲート導電層１５３から分離するためにも使用され、且つ隣接するワードライン１０３を、隣接するゲート１１３から分離するためにも使用される。つまり、誘電体層１０６は、ビットライン１０１とワードライン１０３との間、及び隣接するワードライン１０３同士の間に位置するだけでなく、また、電気接触層１１１とゲート１１３との間、及び隣接するゲート１１３同士の間に位置する。
【0061】
誘電体層１０６は、ビットライン１０１とワードライン１０３との間、及び電気接触層１１１とゲート１１３との間に位置することにより、ビットライン１０１とワードライン１０３との間が絶縁され、電気接触層１１１とゲート１１３との間が絶縁され、ビットライン１０１とワードライン１０３との間、及び電気接触層１１１とゲート１１３との間の電気的干渉を防止するようにする第１誘電体層１１６と、隣接するワードライン１０３の間、及び隣接するゲート１１３の間に位置し、且つ第１誘電体層１１６と接触して、隣接するワードライン１０３の間、及び隣接するゲート１１３の間の絶縁を実現し、隣接するワードライン１０３の間、及び隣接するゲート１１３の間の電気的干渉を防止するために使用される第２誘電体層１２６と、を含み、第２誘電体層１２６は、ワードライン１０３及びゲート１１３における半導体ベース１００から離れた表面にも位置して、第２誘電体層１２６における半導体ベース１００から離れた表面上の他の導電性構造を支持し、ワードライン１０３およびゲート１１３と、他の導電性構造との絶縁を実現するために使用される。
【0062】
本実施例では、第１誘電体層１１６の材料及び第２誘電体層１２６の材料は同じであり、両方とも、酸化ケイ素、窒化ケイ素、酸炭窒化ケイ素又は酸窒化ケイ素のうちの少なくとも１つであり得る。別の実施例では、第１誘電体層の材料は、第２誘電体層の材料と異なってもよい。
【0063】
別の実施例では、誘電体層は、他の積層膜層構造でもあり得、積層膜層構造の具体的な構造は、誘電体層が分離の目的を果たすことができる限り、製造プロセスステップに関連することが理解できる。
【0064】
本実施例では、メモリ領域ＩＩは、ＤＲＡＭ領域を含み、ＤＲＡＭ領域のキャパシタ構造１０４は、第２ドーピング領域ｃと接触する第１導電性構造１１４と、第１導電性構造１１４と接触する下部電極層１２４と、下部電極層１２４の表面に位置するキャパシタ誘電体層１３４と、キャパシタ誘電体層１３４の表面上に位置する上部電極層１４４と、を含む。
【0065】
具体的には、第１導電性構造１１４は、第１導電性カラム１５４及び第１導電層１６４を含み、半導体ベース１００の表面に垂直な平面上で、第１導電性カラム１５４の断面形状は、上部が広く下部が狭い逆台形であり、且つ半導体ベース１００上の第１導電層１６４の正投影は、半導体ベース１００上の第１導電性カラム１５４の正投影を覆い、これは、第１導電性カラム１５４と第２ドーピング領域ｃとの間のより大きい接触面積を保証し、及び第１導電層１６４と下部電極層１２４との間のより大きい接触面積を保証すると同時に、第１導電性構造１１４の体積も増加して、第１導電性構造１１４自体の抵抗を低減することに有利である。いくつかの例では、第１導電性カラム１５４の材料及び第１導電層１６４の材料は同じであり、両方とも、白金ニッケル、チタン、タンタル、コバルト、ポリシリコン、銅、タングステン、窒化タンタル、窒化チタン、又はルテニウムなどの導電性材料の少なくとも１つである。別の実施例では、第１導電性カラムの材料は、第１導電層の材料と異なってもよい。
【0066】
ここで、下部電極層１２４の材料及び上部電極層１４４の材料は同じであり得、下部電極層１２４の材料及び上部電極層１４４の材料の両方とも、白金ニッケル、チタン、タンタル、コバルト、ポリシリコン、銅、タングステン、窒化タンタル、窒化チタン、又はルテニウムなどの少なくとも１つであり得る。別の実施例では、下部電極層の材料は、上部電極層の材料と異なってもよい。キャパシタ誘電体層１３４の材料は、酸化ケイ素、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、酸化ニオブ、酸化チタン、酸化バリウム、酸化ストロンチウム、酸化イットリウム、酸化ランタン、酸化プラセオジミウム又はチタン酸バリウムストロンチウムなどの高誘電率材料を含む。
【0067】
本実施例では、半導体ベース１００の表面に垂直な平面上で、下部電極層１２４の断面形状は、Ｕ字形であり、下部電極層１２４の表面に位置するキャパシタ誘電体層１３４は、１つの貫通孔を取り囲み、上部電極層１４４は、当該貫通孔を充填し、且つ隣接する貫通孔に位置する上部電極層１４４同士の間は、互に接触し、電気的に接続される。即ち、上部電極層１４４は一体化構造である。別の実施例では、隣接する貫通孔に位置する上部電極層１４４の間には、間隔があり、隣接する上部電極層が異なる電位で接続するようにし、隣接するキャパシタ構造の多様な制御を実現することに有利である。
【0068】
別の実施例では、キャパシタ構造はまた、平面キャパシタであり得、ここで、下部電極層は、第２ドーピング領域における第１チャネル領域から離れた側と接触し、キャパシタ誘電体層は、下部電極層における第２ドーピング領域から離れた側と接触し、上部電極層は、キャパシタ誘電体層における下部電極層から離れた側と接続する。
【0069】
本実施例では、第１半導体チャネル１０２は、円筒形構造であり、円筒形構造の一端面、即ち、第１ドーピング領域ａの端面は、ビットライン１０１と接触し、円筒形構造の他方の端面、即ち、第２ドーピング領域ｃは、キャパシタ構造１０４と接触する。さらに、第２ドーピング領域ｃは、第１金属接触層１５２を含み、第１金属接触層１５２は、下部電極層１２４と接触し、これは、第２ドーピング領域ｃと下部電極層１２４との間の接触抵抗を低減して、半導体構造の電気的性能を改善することに有利である。
【0070】
電気接続構造１０５は、第１導電性構造１１４と同じ層にあり、第４ドーピング領域ｆと接触する第２導電性構造１１５と、第２導電性構造１１５における第４ドーピング領域ｆから離れた側と接触する第３導電性構造１４５と、を含む。
【0071】
具体的には、第２導電性構造１１５は、第２導電性カラム１２５及び第２導電層１３５を含む。図１に示すように、１つの第２導電性構造１１５は、１つの第２導電層１３５及び２つの第２導電性カラム１２５を含み得、２つの第２導電性カラム１２５は、隣接する２つの第４ドーピング領域ｆとそれぞれ接触し、即ち、１つの第２導電性構造１１５は、隣接する２つの第４ドーピング領域ｆに電気的に接続でき、別の第２導電性構造１１５は、１つの第２導電層１３５及び１つの第２導電性カラム１２５を含み得、第２導電性カラム１２５は、１つの第４ドーピング領域ｆに電気的に接続し、更に別の第２導電性構造１１５は、１つの第２導電層１３５及び１つの第２導電性カラム１２５を含み得、第２導電性カラム１２５は、第２ゲート導電層１５３に電気的に接続する。本実施例は、単一の第２導電性構造１１５に含まれる第２導電性カラム１２５及び第２導電層１３５の数、及び第２導電性カラム１２５の具体的な電気的接続状況については、実際の電気的要件に応じて合理的に配置することができることに留意されたい。
【0072】
さらに、第２導電性構造１１５における第２導電性カラム１２５及び第２導電層１３５の形態的特徴及び材料属性については、前述の第１導電性構造１１４を参照でき、ここでは繰り返して説明しない。
【0073】
第３導電性構造１４５は、少なくとも２層の第３導電層１５５及び隣接する第３導電層１５５に電気的に接続された第３導電性カラム１６５を含み、且つ第３導電性カラム１６５はまた、第２導電性構造１１５、及び第２導電性構造１１５に最も近い１層の第３導電層１５５に電気的に接続する。図１では、第３導電性構造１４５が２層の第３導電層１５５及び２層の第３導電性カラム１６５を含む場合を例示しており、本実施例では、第３導電性構造１４５に含まれる第３導電層１５５及び第３導電性カラム１６５の層数については、実際の電気的要件に応じて合理的に配置することができることに留意されたい。
【0074】
さらに、第３導電性構造１４５における第３導電層１５５及び第３導電性カラム１６５の形態的特徴及び材料属性については、前述の第１導電性構造１１４を参照でき、ここでは繰り返して説明しない。
【0075】
本実施例では、半導体ベース１００の表面に垂直な方向では、下部電極層１２４の深さは、第３導電性構造１４５の深さと同じである。図１では、下部電極層１２４の深さが２層の第３導電層１５５を貫通する場合を例示しており、下部電極層１２４の深さによって貫通された第３導電層１５５の層数については、実際の電気的要件に応じて合理的に配置することができることに留意されたい。
【0076】
メモリ領域ＩＩはさらに、ＮＶＭ領域を含み得、半導体構造はさらに、ＮＶＭ領域の第２ドーピング領域ｃ上に積層された自由層１０８、トンネリング層１１８、及びピン止め層１２８を含み、且つ自由層１０８は、ＮＶＭ領域の第２ドーピング領域ｃに電気的に接続される。
【0077】
具体的には、自由層１０８とＮＶＭ領域の第２ドーピング領域ｃとの間にはさらに、第１導電性構造１１４を有し、自由層１０８と第２ドーピング領域ｃは、第１導電性構造１１４を介して電気的に接続される。
【0078】
ＮＶＭ領域に位置する様々な導電性構造は、不揮発性メモリ（ＮＶＭ：ｎｏｎ－ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）を構成し、ＤＲＡＭ領域に位置する様々な導電性構造は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を構成し、ＮＶＭ領域及びＤＲＡＭ領域は、データを格納するためのメモリ領域ＩＩを構成し、ロジックデバイス領域ＩにおけるＮＭＯＳ領域及びＰＭＯＳ領域内に位置する様々な導電性構造は、データに対して論理演算を実行するプロセッサを構成することに留意されたい。このようにして、同じ半導体構造にプロセッサとメモリの両方を有するようにして、インメモリコンピューティングを実現し、データの入力と出力、及び計算プロセスが半導体構造の異なる領域で実行できるようにし、プロセッサとメモリとの間の距離を短くして、データ伝送の効率を向上させ、データ伝送に必要な消費電力を削減することに有利であり、それにより、半導体構造の作業効率を改善し、半導体構造の作業エネルギー消費を削減することができる。
【0079】
半導体構造はさらに、絶縁層１０７を含み、絶縁層１０７は、誘電体層１０６の表面に位置し、且つキャパシタ構造１０４及び電気接続構造１０５は、絶縁層１０７内に位置し、且つ絶縁層１０７の比誘電率は、誘電体層１０６の材料の比誘電率より小さい。
【0080】
具体的には、絶縁層１０７は、複数の層の層間誘電体層１１７及び複数の層のエッチングバリア層１２７を含み得、且つ層間誘電体層１１７及びエッチングバリア層１２７は、順番に積層され、誘電体層１０６の表面と接触する絶縁層１０７は、層間誘電体層１１７である。別の実施例では、絶縁層はまた、他の積層膜層構造であり得、積層膜層構造の具体的な構造は、絶縁層が目的を果たすことができる限り、製造プロセスステップに関連することが理解できる。
【0081】
本実施例では、半導体構造はさらに、最上層に位置する互いに間隔をあけた複数の第４導電層１０９を含み得、第４導電層１０９は、対応する導電層又は外部装置に電気的に接続するために使用される。本実施例では、導電層が４層である場合を例示しており、実際の回路要件に応じて、導電層は、３層、５層又は任意の数の層であり得ることに留意されたい。
【0082】
要約すれば、半導体ベース１００は、ロジックデバイス領域Ｉ及びメモリ領域ＩＩを含み、メモリ領域ＩＩ内の構造は、データを格納するために使用され、ロジックデバイス領域Ｉ内の構造は、データの計算を実現するために使用され、同じ半導体構造にプロセッサとメモリの両方を有するようにして、インメモリコンピューティングを実現し、データの入力と出力、及び計算プロセスが半導体構造の異なる領域で実行できるようにし、プロセッサとメモリとの間の距離を短くして、データ伝送の効率を向上させ、データ伝送に必要な消費電力を削減することに有利であり、それにより、半導体構造の作業効率を改善し、半導体構造の作業エネルギー消費を削減することに有利である。
【0083】
さらに、本実施例によって提供される半導体構造は、４Ｆ２のメモリに適用することができ、Ｆは、特徴サイズであり、メモリは、ＤＲＡＭメモリ又はＳＲＡＭメモリであり得る。
【0084】
これに対応して、本発明の更に別の実施例は、上記の半導体構造を形成に使用可能な半導体構造の製造方法を提供する。
【0085】
図４～図１７は、本発明の別の実施例による半導体構造の製造方法における各ステップに対応する断面構造の概略図であり、以下では、図面を参照して本実施例によって提供される半導体構造の製造方法について詳細に説明するが、上記実施例と同じ又は対応する部分は、以下では詳細に説明しない。
【0086】
図４～図９を参照すれば、ロジックデバイス領域Ｉ及びメモリ領域ＩＩを含む半導体ベース１００を提供し、ビットライン１０１及びビットライン１０１と同じ層に配置された電気接触層１１１を形成し、ビットライン１０１は、メモリ領域ＩＩの半導体ベース１００上に位置し、電気接触層１１１は、ロジックデバイス領域Ｉの半導体ベース１００上に位置し、第１半導体チャネル１０２及び第１半導体チャネル１０２と同じ層に配置された第２半導体チャネル１１２を形成し、第１半導体チャネル１０２は、ビットライン１０１の表面上に位置し、半導体ベース１００からビットライン１０１への方向に沿って、第１半導体チャネル１０２は、順番に配列された第１ドーピング領域ａ、第１チャネル領域ｂ及び第２ドーピング領域ｃを含み、第１ドーピング領域ａは、ビットライン１０１と接触し、第２半導体チャネル１１２は、電気接触層１１１の表面上に位置し、半導体ベース１００から電気接触層１１１への方向に沿って、第２半導体チャネル１１２は、順番に配列された第３ドーピング領域ｄ、第２チャネル領域ｅ及び第４ドーピング領域ｆを含み、第３ドーピング領域ｄは、電気接触層１１１と接触する。
【0087】
具体的には、半導体ベース１００を提供し、及びビットライン１０１、電気接触層１１１、第１半導体チャネル１０２及び第２半導体チャネル１１２を形成することは、以下のプロセスステップを含む。
【0088】
図４を参照すれば、初期半導体ベース１６０を提供する。
【0089】
初期半導体ベース１６０は、半導体ベース１００、ビットライン１０１、電気接触層１１１、第１半導体チャネル１０２、及び第２半導体チャネル１１２を形成するための基礎として機能する。
【0090】
いくつかの実施例では、初期半導体ベース１６０は、半導体基板１１０、初期第１半導体ウェル層１７０、及び初期第２半導体ウェル層１８０を含み、初期第１半導体ウェル層１７０は、メモリ領域ＩＩの半導体基板１１０上に位置し、初期第２半導体ウェル層１８０は、ロジックデバイス領域Ｉの半導体基板１１０上に位置する。
【0091】
具体的には、初期第１半導体ウェル層１７０は、２層構造であり、初期第１半導体ウェル層１７０には、第１タイプのイオンがドーピングされ、異なる層における第１タイプのイオンの濃度は異なり、本実施例では、異なる層における第１タイプのイオンのドーピング濃度の大きさの関係は限定しない。
【0092】
初期第２半導体ウェル層１８０も、２層構造であり、且つ同じ層に位置する初期第２半導体ウェル層１８０の領域の一部にドーピングされたのは、第１タイプのイオンであり、領域の一部にドーピングされたのが、第２タイプのイオンであり、且つ第１タイプのイオンがドーピングされた領域と第２タイプのイオンがドーピングされた領域は、交互に分布され、半導体基板１１０の表面に垂直な方向では、隣接層の初期第２半導体ウェル層１８０内のドーピングイオンのタイプは異なる。
【0093】
さらに、初期半導体ベース１６０はさらに、ディープウェル層１５０を含み得、半導体基板１１０上の初期第２半導体ウェル層１８０の正投影は、半導体基板１１０上のディープウェル層１５０の正投影に位置する。本実施例では、ディープウェル層１５０内には、第１タイプのイオンがドーピングされる。別の実施例では、ディープウェル層内には、第２タイプのイオンがドーピングされ得る。
【0094】
本実施例では、半導体基板１１０は、シリコン基板であり、第１タイプのイオンは、Ｎ型イオンであり、第２タイプのイオンは、Ｐ型イオンである。別の実施例では、半導体基板は、ゲルマニウム基板、シリコンゲルマニウム基板、又はＩＩＩ－Ｖ族化合物半導体基板であり得、第１タイプのイオンは、Ｐ型イオンであり、第２タイプのイオンは、Ｎ型イオンであり得る。
【0095】
【0096】
本実施例では、部分的な厚さの初期第１半導体ウェル層１７０及び初期第２半導体ウェル層１８０に対してパターン化処理を実行して、第１半導体チャネル１０２及び第２半導体チャネル１１２を形成し、残りの部分的な厚さの初期第１半導体ウェル層１７０は、後続のビットライン１０１の形成に使用され、残りの部分的な厚さの初期第２半導体ウェル層１８０は、後続の電気接触層１１１の形成に使用される。ここで、パターン化処理の方法は、自己整合多重露光技術又は自己整合多重イメージング技術を含む。
【0097】
図２を参照すれば、第１半導体チャネル１０２は、順番に配列された第１ドーピング領域ａ、第１チャネル領域ｂ、及び第２ドーピング領域ｃを含み、図３を参照すれば、第２半導体チャネル１１２は、順番に配列された第３ドーピング領域ｄ、第２チャネル領域ｅ、及び第４ドーピング領域ｆを含む。
【0098】
ここで、第１ドーピング領域ａ、第１チャネル領域ｂ、及び第２ドーピング領域ｃにおけるドーピングイオンのタイプは同じであり、第３ドーピング領域ｄ、第２チャネル領域ｅ、及び第４ドーピング領域ｆにおけるドーピングイオンのタイプは同じであり、第１半導体チャネル１０２及び第２半導体チャネル１１２の両方は、ジャンクションレス・トランジスタのチャネルを形成するために使用され、それにより、ドーピング変異による閾値電圧ドリフトやリーク電流の増加などの問題を回避することができ、短チャネル効果を抑制することにも有利である。
【0099】
パターン化処理を実行する前に、初期半導体ベース１６０に対して領域分けのドーピング処理を事前に実行することができ、ドーピング処理は、Ｎ型イオン又はＰ型イオンをドーピングすることであり得、又は部分的な厚さの初期半導体ベース１６０に対してパターン化処理を実行した後、ドーピング処理を実行して、適切なイオン分布を有する第１半導体チャネル１０２及び第２半導体チャネル１１２を形成できることが理解できる。本実施例では、熱酸化、エッチング及び／又は水素アニーリングによって、第１半導体チャネル１０２及び／又は第２半導体チャネル１１２に対してコーナーラウンディグ（ｃｏｒｎｅｒ－ｒｏｕｎｄｉｎｇ）を実行して、円筒形構造の第１半導体チャネル１０２及び／又は第２半導体チャネル１１２を形成し、それにより、半導体構造が動作するとき、第１半導体チャネル１０２及び／又は第２半導体チャネル１１２のチップ放電又は漏電の現象を回避することに有利である。
【0100】
引き続き図５を参照すれば、残りの初期第２半導体ウェル層１８０（図４を参照）に対して再びパターン化処理を実行して、初期第２半導体ウェル層１８０におけるドーピングイオンのタイプの異なる境界でグルーブｇを形成し、グルーブｇは、残りの初期第２半導体ウェル層１８０の厚さを貫通する。
【0101】
図６を参照すれば、グルーブｇ（図５を参照）に、分離構造１４０を形成する。後続で、残りの初期第２半導体ウェル層１８０の基で、金属接触層及び第２半導体ウェル層を形成する場合、分離構造１４０は、隣接する金属接触層同士を分離し、及び隣接する第２半導体ウェル層同士を分離することができる。
【0102】
分離構造１４０の上面は、残りの初期第２半導体ウェル層１８０の上面と同一平面になり得る。
【0103】
図７～図９を参照すれば、残りの部分的な厚さの初期半導体ベース１６０（図４を参照）に対して金属化処理を実行して、第１半導体チャネル１０２の下部に位置する部分的な厚さの初期半導体ベース１６０をビットライン１０１に変換し、第２半導体チャネル１１２の下部に位置する部分的な厚さの初期半導体ベース１６０を電気接触層１１１に変換し、残りの初期半導体ベース１６０は、半導体ベース１００として機能する。
【0104】
具体的には、残りの部分的な厚さの初期第１半導体ウェル層１７０及び初期第２半導体ウェル層１８０に対して金属化処理を実行して、第１半導体チャネル１０２の下部に位置する部分的な厚さの初期第１半導体ウェル層１７０をビットライン１０１に変換し、第２半導体チャネル１１２の下部に位置する部分的な厚さの初期第２半導体ウェル層１８０を電気接触層１１１に変換する。金属化処理を実行した後、残りの初期第１半導体ウェル層１７０は、第１半導体ウェル層１２０として機能し、残りの初期第２半導体ウェル層１８０は、第２半導体ウェル層１３０として機能する。
【0105】
別の実施例では、残りの部分的な厚さの初期第１半導体ウェル層及び初期第２半導体ウェル層に対して金属化処理を実行して、第１半導体チャネルの下部に位置する全厚の初期第１半導体ウェル層をビットラインに変換し、第２半導体チャネルの下部に位置する全厚の初期第２半導体ウェル層を電気接触層に変換することができる。
【0106】
具体的には、金属化処理は、以下のステップを含む。
【0107】
図７を参照すれば、バリア層１２９を形成し、バリア層１２９は、第１半導体チャネル１０２及び第２半導体チャネル１１２の側壁表面を覆う。
【0108】
バリア層１２９は、第１半導体チャネル１０２の真下の位置以外の初期第１半導体ウェル層１７０の表面を露出させ、且つ第２半導体チャネル１１２の真下の位置以外の初期第２半導体ウェル層１８０の表面を露出させる。本実施例では、第１半導体チャネル１０２及び第２半導体チャネル１１２をパターン化して形成する場合、第１半導体チャネル１０２及び第２半導体チャネル１１２の上面に位置するマスク層１１９が除去されなく、したがって、マスク層１１９及びバリア層１２９は、後続のアニーリングプロセスにおいて第１半導体チャネル１０２及び第２半導体チャネル１１２を保護し、第１半導体チャネル１０２及び第２半導体チャネル１１２の材料が金属材料と反応するのを防ぐために一緒に使用され得る。
【0109】
別の実施例では、このステップにおいて、第１半導体チャネル及び第２半導体チャネルの上面に位置するマスク層を除去して、第１半導体チャネル及び第２半導体チャネルの上面を露出させて、ビットライン及び電気接触層を形成する後続のステップにおいて、第２ドーピング領域における半導体ベースから離れた端面上に第１金属接触層を形成し、第４ドーピング領域における半導体ベースから離れた端面上に第２金属接触層を形成することを容易にすることができる。
【0110】
図８を参照すれば、初期第１半導体ウェル層１７０及び初期第２半導体ウェル層１８０の表面に、金属層１３９を形成する。
【0111】
金属層１３９は、後続のビットライン１０１の形成のために金属元素を提供し、金属層１３９は、第１半導体チャネル１０２の真下以外の初期第１半導体ウェル層１７０の表面に位置し、且つ第２半導体チャネル１１２の真下以外の初期第２半導体ウェル層１８０の表面に位置し、且つバリア層１２９の表面にも位置する。ここで、金属層１３９の材料は、コバルト、ニッケル、モリブデン、チタン、タングステン、タンタル又は白金のうちの少なくとも１つを含む。
【0112】
別の実施例では、第１半導体チャネル及び第２半導体チャネルの上面のマスク層が除去され、金属層が第２ドーピング領域ｃの露出端面及び第４ドーピング領域ｆの露出端面と接触する場合、ビットライン及び電気接触層を形成する後続のステップにおいて、第２ドーピング領域における半導体ベースから離れた端面上に第１金属接触層を形成し、同時に、第４ドーピング領域における半導体ベースから離れた端面上に、第２金属接触層を形成することができる。
【0113】
【0114】
一実施例では、アニーリング処理中に、金属層１３９は、部分的な厚さの初期第１半導体ウェル層１７０及び部分的な厚さの初期第２半導体ウェル層１８０と反応して、部分的な厚さの初期第１半導体ウェル層１７０をビットライン１０１に変換し、部分的な厚さの初期第２半導体ウェル層１８０を電気接触層１１１に変換し、残りの初期第１半導体ウェル層１７０は、第１半導体ウェル層１２０として機能し、残りの初期第２半導体ウェル層１８０は、第２半導体ウェル層１３０として機能する。別の実施例では、全厚の初期第１半導体ウェル層をビットラインに変換し、全厚の初期第２半導体ウェル層を電気接触層に変換する。
【0115】
さらに、第１半導体チャネル１０２の真下に位置する初期第１半導体ウェル層１７０は、金属層１３９と反応でき、第２半導体チャネル１１２の真下に位置する初期第２半導体ウェル層１８０も、金属層１３９と反応でき、それにより、第１半導体チャネル１０２の真下に位置するビットライン１０１の材料も金属半導体化合物であり、第２半導体チャネル１１２の真下に位置する電気接触層１１１の材料も金属半導体化合物である。別の実施例では、第１半導体チャネルの真下に位置するビットラインの材料も、初期第１半導体ウェル層の材料と一致し、第２半導体チャネルの真下に位置する電気接触層の材料も、初期第２半導体ウェル層の材料と一致することが理解できる。
【0116】
具体的には、ラピッドサーマルアニーリング（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）を採用してアニーリング処理を実行し、ラピッドサーマルアニーリングのプロセスパラメータは、Ｎ２雰囲気下での半導体構造に対しるアニーリング処理と、３００℃～５００℃のアニーリング温度とを含む。アニーリング温度が適度であるので、金属層１３９における金属元素が、初期第１半導体ウェル層１７０及び初期第２半導体ウェル層１８０に十分に拡散して、比較的に小さい抵抗率を有するビットライン１０１及び電気接触層１１１を形成することができる。さらに、アニーリング温度が適度であるので、金属層１３９における金属元素が第１チャネル領域ｂ及び第２チャネル領域ｅ内に拡散することを回避することができる。
【0117】
さらに、Ｎ２雰囲気下でアニーリング処理を実行することは、金属層１３９、初期第１半導体ウェル層１７０、及び初期第２半導体ウェル層１８０の酸化を回避することに有利である。
【0118】
ビットライン１０１及び電気接触層１１１を形成した後、バリア層１２９及び残りの金属層１３９を除去する。ラピッドサーマルアニーリングを再び採用してアニーリング処理を実行し、ラピッドサーマルアニーリングのプロセスパラメータは、Ｎ２雰囲気下での半導体構造に対するアニーリング処理と、５００℃～８００℃のアニーリング温度とを含む。このようにして、金属元素は、初期第１半導体ウェル層１７０及び初期第２半導体ウェル層１８０と十分に反応して、ビットライン１０１及び電気接触層１１１の抵抗率を小さく形成することを保証することができる。
【0119】
別の実施例では、半導体ベース上にビットライン及び電気接触層が形成された後、ビットラインにおける半導体ベースから離れた表面に第１半導体チャネルを形成し、電気接触層における半導体ベースから離れた表面に第２半導体チャネルを形成することができ、ここで、ビットライン及び電気接触層の材料のすべては金属材料であり得る。
【0120】
図９を参照すれば、第１誘電体層１１６を形成し、第１誘電体層１１６は、ビットライン１０１及び電気接触層１１１における半導体基板１１０から離れた表面に位置する。
【0121】
具体的には、第１誘電体層１１６は、分離構造１４０の表面、第１ドーピング領域ａ（図２を参照）の側壁表面及び第３ドーピング領域ｄ（図３を参照）の側壁表面に位置し、ビットライン１０１を後続に形成されるワードラインから分離し、及び電気接触層１１１を後続に形成されるゲートから分離するために使用される。第１誘電体層１１６は、全体的な膜層構造であり、ビットライン１０１と後続に形成されるワードラインとの間の電気的干渉を防ぎ、及び電気接触層１１１と後続に形成されるゲートとの間の電気的干渉を防ぐために使用される。
【0122】
第１誘電体層１１６を形成するステップは、ビットライン１０１及び電気接触層１１１における半導体基板１１０から離れた表面上に初期第１誘電体層を形成することと、初期第１誘電体層に対して平坦化処理を実行し、所定の厚さにエッチングバックして、第１誘電体層１１６を形成することと、を含む。
【0123】
引き続き図９を参照すれば、初期ゲート誘電体層１６３を形成し、初期ゲート誘電体層１６３は、残りの第１半導体チャネル１０２及び残りの第２半導体チャネル１１２の表面を覆い、且つマスク層１１９の表面に位置し、初期ゲート誘電体層１６３は、後続の第１ゲート誘電体層及び第２ゲート誘電体層の形成のための準備になる。
【0124】
後続のステップは、ワードライン及びゲートを形成することを含み、ワードラインは、第１チャネル領域を取り囲んで配置され、ゲートは、第２チャネル領域を取り囲んで配置される。ワードライン及びゲートを形成することは、以下のステップを含む。
【0125】
図１０を参照すれば、第１チャネル領域ｂ及び第２チャネル領域ｅに対応する初期ゲート誘電体層１６３の側壁表面に初期ゲート導電層１７３を形成し、且つ初期ゲート導電層１７３は、全体的な膜層構造である。
【0126】
具体的には、初期ゲート導電層１７３を形成する方法は、化学気相成長、物理気相成長、原子層堆積、又は有機金属化合物化学気相成長を含む。
【0127】
【0128】
同じビットライン１０１上の異なる第１半導体チャネル１０２の第１ゲート導電層１３３は、異なる電位に接続することができ、それにより、第１半導体チャネル１０２の多様な制御の実現に有利であることに留意されたい。図１１は、１つの第２ゲート導電層１５３が、ＮＭＯＳ領域の第３半導体チャネル１２２（図１を参照）及びＮＭＯＳ領域に隣接するＰＭＯＳ領域の第４半導体チャネル１４２（図１を参照）を同時に取り囲むことを示し、他の例では、１つの第２ゲート導電層は、ＮＭＯＳ領域の第３半導体チャネルのみを取り囲むことができ、別の第２ゲート導電層は、ＰＭＯＳ領域の第４半導体チャネルのみを取り囲むことができる。
【0129】
引き続き図１１を参照すれば、第２誘電体層１２６を形成し、第２誘電体層１２６は、隣接する第１ゲート導電層１３３同士の間隔に位置し、また、隣接する第２ゲート導電層１５３同士の間隔に位置する。
【0130】
第２誘電体層１２６は、隣接する第１ゲート導電層１３３同士の間の電気的干渉を防ぎ、且つ隣接する第２ゲート導電層１５３同士の間の電気的干渉を防ぐために使用され、且つ第２誘電体層１２６はさらに、第１ゲート導電層１３３及び第２ゲート導電層１５３における半導体基板１１０から離れた表面に位置し、第２誘電体層１２６における半導体基板１１０から離れた表面上に後続に形成される他の導電性構造を支持し、第１ゲート導電層１３３及び第２ゲート導電層１５３と他の導電性構造との絶縁を実現するために使用される。
【0131】
さらに、第２誘電体層１２６が形成された後、第２誘電体層１２６及び初期ゲート誘電体層１６３に対して、マスク層１１９が露出されるまで平坦化処理を実行し、メモリ領域ＩＩの残りの初期ゲート誘電体層１６３は、第１ゲート誘電体層１２３として機能し、ロジックデバイス領域Ｉの残りの初期ゲート誘電体層１６３は、第２ゲート誘電体層１４３として機能する。
【0132】
第１ゲート誘電体層１２３及び第１ゲート導電層１３３は、共同でワードライン１０３を形成し、第２ゲート誘電体層１４３及び第２ゲート導電層１５３は、共同でゲート１１３を形成する。
【0133】
本実施例では、第１誘電体層１１６及び第２誘電体層１２６は、共同で誘電体層１０６を形成し、且つ第１誘電体層１１６及び第２誘電体層１２６の材料は同じであり、このようにして、半導体構造の製造プロセスに必要な材料の種類を減らし、半導体構造の製造コストと複雑さを減らすことに有利である。
【0134】
図１１及び図１２を参照すれば、マスク層１１９を除去することにより、第２誘電体層１２６が第２ドーピング領域ｃ（図２を参照）及び第４ドーピング領域ｆ（図３を参照）における半導体基板１１０から離れた端面を露出させる。
【0135】
さらに、第２ドーピング領域ｃにおける半導体ベース１００（図１を参照）から離れた端面及び第４ドーピング領域ｆにおける半導体ベース１００から離れた端面に対して金属化処理を実行して、部分的な厚さの第２ドーピング領域ｃを第１金属接触層１５２に変換し、部分的な厚さの第４ドーピング領域ｆを第２金属接触層１６２に変換し、且つ第１金属接触層１５２及び第２金属接触層１６２の材料は、いずれも金属半導体化合物である。
【0136】
図１３を参照すれば、第１金属接触層１５２の上面、第２金属接触層１６２の上面、及び第２誘電体層１２６の上面によって共同で形成された表面に、第１層間誘電体層１１７ａを形成し、第１層間誘電体層１１７ａをエッチングして、複数の第１グルーブを形成し、第１グルーブは、第１導電性構造１１４及び第２導電性構造１１５を形成するために使用される。
【0137】
本実施例では、第１グルーブは、第１開口及び第２開口を有し、半導体基板１１０の表面に垂直な平面上で、第１開口の断面形状は、上部が広く下部が狭い逆台形であり、且つ半導体基板１１０上の第２開口の正投影は、半導体基板１１０上の第１開口の正投影を覆う。
【0138】
第１グルーブに導電性材料を充填し、第１導電性構造１１４における第１導電性カラム１５４又は第２導電性構造１１５の第２導電性カラム１２５を第１開口に形成し、第１導電性構造１１４における第１導電層１６４又は第２導電性構造１１５の第２導電層１３５を第２開口に形成する。
【0139】
図１３に示されるように、メモリ領域ＩＩ（図１を参照）の単一の第１開口は、１つの第２ドーピング領域ｃを露出させ、ロジックデバイス領域Ｉ（図１を参照）の単一の第１開口は、１つの第４ドーピング領域ｆを露出させることができ、又は２つの第４ドーピング領域ｆを露出させることもできることに留意されたい。本実施例では、メモリ領域ＩＩの単一の第１開口によって露出される第２ドーピング領域ｃの数、及びロジックデバイス領域Ｉの単一の第１開口によって露出される第４ドーピング領域ｆの数については、実際の電気的要件に応じて合理的に配置することができる。
【0140】
さらに、第１導電性構造１１４の上面、第２導電性構造１１５の上面、及び第１層間誘電体層１１７ａの上面によって共同で形成された表面に、第１エッチングバリア層１２７ａが形成される。
【0141】
図１４を参照すれば、第１エッチングバリア層１２７ａの上面に第２層間誘電体層１１７ｂを形成し、第２層間誘電体層１１７ｂをエッチングして第２グルーブを形成し、第２グルーブは、自由層１０８、トンネリング層１１８及びピン止め層１２８を形成するために使用される。
【0142】
具体的には、第２グルーブは、第１導電性構造１１４の上面を露出させ、自由層１０８、トンネリング層１１８及びピン止め層１２８は、第２グルーブに順番で積層されて形成される。
【0143】
図１５を参照すれば、第２層間誘電体層１１７ｂを再びエッチングして複数の第３グルーブを形成し、第３グルーブの一部は、第３開口及び第４開口を有し、第３開口及び第４開口の形態的特徴は、前述の第１開口及び第２開口を参照でき、ここで繰り返して説明しない。第３グルーブの一部は、第４開口のみを有し、即ち、当該第３グルーブの一部は、第２導電性構造１１５を露出させない。
【0144】
第３グルーブに導電性材料を充填し、第３開口に、第３導電性構造１４５における第３導電性カラム１６５を形成し、第４開口に、第３導電性構造１４５における第３導電層１５５を形成する。
【0145】
さらに、第２層間誘電体層１１７ｂの上面、ピン止め層１２８の上面、及び第３導電層１５５の上面によって共同で形成された表面上に、第２エッチングバリア層１２７ｂが形成される。
【0146】
図１６を参照すれば、第２エッチングバリア層１２７ｂの上面に、第３層間誘電体層１１７ｃを形成し、第３層間誘電体層１１７ｃをエッチングして複数の第４グルーブを形成し、第４グルーブの一部は、第５開口及び第６開口を有し、第５開口及び第６開口の形態的特徴は、前述の第１開口及び第２開口を参照でき、ここでは繰り返して説明しない。第４グルーブの一部は、第６開口のみを有し、即ち、当該第４グルーブの一部は、第３導電層１５５を露出させない。
【0147】
第４グルーブに導電性材料を充填し、第５開口に、第３導電性構造１４５における別の層の第３導電性カラム１６５を形成し、第６開口に、第３導電性構造１４５における別の層の第３導電層１５５を形成する。
【0148】
図１６では、第３導電性構造１４５が２層の第３導電層１５５及び２層の第３導電性カラム１６５を含む場合を例示しており、本実施例では、第３導電性構造１４５に含まれる第３導電層１５５及び第３導電性カラム１６５の層数については、実際の電気的要件に応じて合理的に配置することができることに留意されたい。第２導電性構造１１５及び第３導電性構造１４５は、共同で電気接続構造１０５を形成する。
【0149】
さらに、第３層間誘電体層１１７ｃの上面及び第３導電層１５５の上面によって共同で形成された表面上に、第３エッチングバリア層１２７ｃが形成される。
【0150】
図１６及び図１７を参照すれば、第２層間誘電体層１１７ｂ、第２エッチングバリア層１２７ｂ、第３層間誘電体層１１７ｃ、及び第３エッチングバリア層１２７ｃをエッチングして、第５グルーブを形成し、第５グルーブは、第１導電性構造１１４を露出させる。
【0151】
さらに、下部電極層１２４を形成し、下部電極層１２４は、第５グルーブの底部及び側壁に位置する。
【0152】
具体的には、下部電極層１２４を形成するとき、下部電極層１２４の一部が、第３エッチングバリア層１２７ｃにおける半導体基板１１０から離れた表面に形成され、平坦化処理又はエッチングプロセスによって、第３エッチングバリア層１２７ｃにおける半導体基板１１０から離れた表面に位置する下部電極層１２４を除去する。
【0153】
キャパシタ誘電体層１３４を形成し、キャパシタ誘電体層１３４は、下部電極層１２４の表面及び第３エッチングバリア層１２７ｃの一部における半導体基板１１０から離れた表面を覆い、第５グルーブに位置するキャパシタ誘電体層１３４は、貫通孔を形成する。
【0154】
上部電極層１４４を形成し、上部電極層１４４は、キャパシタ誘電体層１３４の表面に位置し、且つ貫通孔を充填する。
【0155】
本実施例では、第１導電性構造１１４、下部電極層１２４、キャパシタ誘電体層１３４、及び上部電極層１４４は、共同でキャパシタ構造１０４を形成する。
【0156】
別の実施例では、隣接する貫通孔に位置する上部電極層の間には、間隔を有することにより、隣接する上部電極層が異なる電位に接続されるようにし、隣接するキャパシタ構造の多様な制御の実現に有利であり、又は、キャパシタ構造はさらに、平面キャパシタであり得、下部電極層、キャパシタ誘電体層、及び上部電極層は、第５グルーブに順番で積み重ねることによって形成される。
【0157】
本実施例では、半導体ベース１００（図１を参照）の表面に垂直な方向では、下部電極層１２４の深さは、第３導電性構造１４５の深さと同じである。図１７では、下部電極層１２４の深さが２層の第３導電層１５５を貫通する場合を例示しており、下部電極層１２４の深さで貫通された第３導電層１５５の層数については、実際の電気的要件に応じて合理的に配置することができることに留意されたい。
【0158】
図１７及び図１を参照すれば、第３エッチングバリア層１２７ｃの上面及び上部電極層１４４の上面によって共同で形成された表面上に、第４層間誘電体層を形成し、第４層間誘電体層をエッチングして第６グルーブを形成し、第６グルーブに導電性材料を充填して、第４導電層１０９を形成する。
【0159】
本実施例では、絶縁層１０７は、第１層間誘電体層１１７ａ、第１エッチングバリア層１２７ａ、第２層間誘電体層１１７ｂ、第２エッチングバリア層１２７ｂ、第３層間誘電体層１１７ｃ、第３エッチングバリア層１２７ｃ、及び第４層間誘電体層を含む。
【0160】
要約すれば、本発明の実施例による半導体構造の製造方法において、ロジックデバイス領域Ｉ及びメモリ領域ＩＩを含む半導体ベース１００を設計して、メモリ領域ＩＩ内の構造は、データの格納を実現するために使用され、ロジックデバイス領域Ｉ内の構造は、データの計算を実現するために使用されることにより、同じ半導体構造にプロセッサとメモリの両方を有するようにして、インメモリコンピューティングを実現し、データの入力と出力、及び計算プロセスが半導体構造の異なる領域で実行できるようにして、プロセッサとメモリとの間の距離を短くして、データ伝送の効率を向上させ、データ伝送に必要な消費電力を削減することに有利であり、それにより、半導体構造の作業効率を改善し、半導体構造の作業エネルギー消費を削減することに有利である。
【0161】
当業者は、上記の実施形態が本発明を実現するための特定の例であり、実際の応用では、本発明の精神及び精神から逸脱することなく、形態及び詳細の様々な変更を行うことができることを理解することができる。当業者なら、本発明の精神及び範囲から逸脱することなく、様々な変更及び修正を行うことができ、本発明の保護範囲は、特許請求の保護範囲に従うものとする。
［１］本開示の第１の態様によれば、
半導体構造であって、
ロジックデバイス領域及びメモリ領域を含む半導体ベースと、
ビットライン及び前記ビットラインと同じ層に配置された電気接触層であって、前記ビットラインは、前記メモリ領域の前記半導体ベース上に位置し、前記電気接触層は、前記ロジックデバイス領域の前記半導体ベース上に位置する、ビットライン及び前記ビットラインと同じ層に配置された電気接触層と、
前記ビットラインの表面上に位置する、第１半導体チャネルであって、前記半導体ベースから前記ビットラインへの方向に沿って、前記第１半導体チャネルは、順番に配列された第１ドーピング領域、第１チャネル領域、及び第２ドーピング領域を含み、前記第１ドーピング領域は、前記ビットラインと接触する、第１半導体チャネルと、
前記第１半導体チャネルと同じ層に配置され、且つ前記電気接触層の表面上に位置する、第２半導体チャネルであって、前記半導体ベースから前記電気接触層への方向に沿って、前記第２半導体チャネルは、順番に配列された第３ドーピング領域、第２チャネル領域、及び第４ドーピング領域を含み、前記第３ドーピング領域は、前記電気接触層と接触する、第２半導体チャネルと、
ワードライン及び前記ワードラインと同じ層に配置されたゲートであって、前記ワードラインは、前記第１チャネル領域を取り囲んで配置され、前記ゲートは、前記第２チャネル領域を取り囲んで配置される、ワードライン及び前記ワードラインと同じ層に配置されたゲートと、
前記第２ドーピング領域における前記第１チャネル領域から離れた側に位置し、且つ前記第２ドーピング領域と接触するキャパシタ構造と、
前記第４ドーピング領域における前記第２チャネル領域から離れた側に位置し、且つ前記第４ドーピング領域と接触する電気接続構造と、
前記ビットラインと前記ワードラインとの間に位置し、且つ前記ワードラインにおける前記半導体ベースから離れた側にも位置する誘電体層と、を含む。
［２］本開示の第２の態様によれば、本開示の第１の態様において、
前記半導体ベースは、
半導体基板と、
前記メモリ領域の前記半導体基板上に配置された第１半導体ウェル層であって、前記ビットラインは、前記第１半導体ウェル層における前記半導体基板から離れた表面に位置する、第１半導体ウェル層と、
前記ロジックデバイス領域の前記半導体基板上に配置された第２半導体ウェル層であって、前記電気接触層は、前記第２半導体ウェル層における前記半導体基板から離れた表面に位置する、第２半導体ウェル層と、を含む。
［３］本開示の第３の態様によれば、本開示の第２の態様において、
前記半導体基板上の前記第１半導体ウェル層の正投影は、前記半導体基板上の前記ビットラインの正投影と重なり合う。
［４］本開示の第４の態様によれば、本開示の第２の態様において、
前記ロジックデバイス領域は、ＮＭＯＳ領域及びＰＭＯＳ領域を含み、前記ロジックデバイス領域の前記半導体ベースはさらに、隣接する前記第２半導体ウェル層の間、且つ隣接する前記電気接触層の間にも位置する分離構造を含む。
［５］本開示の第５の態様によれば、本開示の第１の態様において、
前記ビットラインと前記第１半導体チャネルは、同じ半導体元素を有し、前記ビットラインの抵抗率は、前記第１ドーピング領域の抵抗率より小さく、且つ前記電気接触層と前記第２半導体チャネルは、同じ半導体元素を有し、前記電気接触層の抵抗率は、前記第３ドーピング領域の抵抗率より小さい。
［６］本開示の第６の態様によれば、本開示の第５の態様において、
前記電気接触層の材料は、前記ビットラインの材料と同じである。
［７］本開示の第７の態様によれば、本開示の第６の態様において、
前記ビットラインの材料は、金属半導体化合物を含む。
［８］本開示の第８の態様によれば、本開示の第７の態様において、
前記半導体元素は、シリコン、炭素、ゲルマニウム、ヒ素、ガリウム、及びインジウムのうちの少なくとも１つを含み、前記金属半導体化合物の金属元素は、コバルト、ニッケル、モリブデン、チタン、タングステン、タンタル又は白金のうちの少なくとも１つを含む。
［９］本開示の第９の態様によれば、本開示の第７の態様において、
前記第２ドーピング領域は、前記キャパシタ構造と接触する第１金属接触層を含み、前記第１金属接触層の抵抗率は、前記第１金属接触層以外の前記第２ドーピング領域の抵抗率より小さく、
前記第４ドーピング領域は、前記第１金属接触層と同じ層に位置し、前記電気接続構造と接触する第２金属接触層を含み、前記第２金属接触層の抵抗率は、前記第２金属接触層以外の前記第４ドーピング領域の抵抗率より小さい。
［１０］本開示の第１０の態様によれば、本開示の第１の態様において、
前記第１半導体チャネルは、ジャンクションレス・トランジスタ（ＪＬＴ：Ｊｕｎｃｔｉｏｎｌｅｓｓ Ｔｒａｎｓｉｓｔｏｒ）のチャネルを構成し、前記第２半導体チャネルは、ジャンクションレス・トランジスタのチャネルを構成する。
［１１］本開示の第１１の態様によれば、本開示の第１０の態様において、
前記第１ドーピング領域、前記第１チャネル領域、及び前記第２ドーピング領域におけるドーピングイオンのタイプは同じであり、前記第３ドーピング領域、前記第２チャネル領域、及び前記第４ドーピング領域におけるドーピングイオンのタイプは同じである。
［１２］本開示の第１２の態様によれば、本開示の第１の態様において、
前記ワードラインは、
前記第１チャネル領域を取り囲んで配置され、且つ前記第１チャネル領域の所在する前記第１半導体チャネルの側壁表面に位置し、前記第２ドーピング領域の所在する前記第１半導体チャネルの側壁表面にも位置する第１ゲート誘電体層と、
前記第１チャネル領域を取り囲んで配置され、且つ前記第１チャネル領域に対応する前記第１ゲート誘電体層の側壁表面に位置する第１ゲート導電層と、を含む。
［１３］本開示の第１３の態様によれば、本開示の第１２の態様において、
前記ゲートは、
前記第１ゲート誘電体層と同じ層にあり、前記第２チャネル領域を取り囲んで配置され、且つ前記第２チャネル領域の所在する前記第２半導体チャネルの側壁表面に位置し、前記第３ドーピング領域の所在する前記第２半導体チャネルの側壁表面にも位置する第２ゲート誘電体層と、
前記第１ゲート導電層と同じ層にあり、前記第２チャネル領域を取り囲んで配置され、且つ前記第２チャネル領域に対応する前記第２ゲート誘電体層の側壁表面に位置する第２ゲート導電層と、を含む。
［１４］本開示の第１４の態様によれば、本開示の第１の態様において、
前記メモリ領域は、ＤＲＡＭ領域を含み、前記ＤＲＡＭ領域の前記キャパシタ構造は、前記第２ドーピング領域と接触する第１導電性構造と、前記第１導電性構造と接触する下部電極層と、前記下部電極層表面に位置するキャパシタ誘電体層と、前記キャパシタ誘電体層表面に位置する上部電極層と、を含み、
前記電気接続構造は、前記第１導電性構造と同じ層にあり、前記第４ドーピング領域と接触する第２導電性構造と、前記第２導電性構造における前記第４ドーピング領域から離れた側と接触する第３導電性構造と、を含む。
［１５］本開示の第１５の態様によれば、本開示の第１４の態様において、
前記半導体ベースの表面に垂直な方向では、前記下部電極層の深さは、前記第３導電性構造の深さと同じである。
［１６］本開示の第１６の態様によれば、本開示の第１の態様において、
半導体構造はさらに、絶縁層を含み、前記絶縁層は、前記誘電体層の表面に位置し、且つ前記キャパシタ構造及び前記電気接続構造は、前記絶縁層内に位置し、且つ前記絶縁層の材料の比誘電率は、前記誘電体層の材料の比誘電率より小さい。
［１７］本開示の第１７の態様によれば、本開示の第１の態様において、
前記メモリ領域はさらに、ＮＶＭ領域を含み、前記半導体構造はさらに、前記ＮＶＭ領域の前記第２ドーピング領域上に積層された自由層、トンネリング層、及びピン止め層を含み、且つ前記自由層は、前記ＮＶＭ領域の第２ドーピング領域に電気的に接続される。
［１８］本開示の第１８の態様によれば、
半導体構造の製造方法であって、
ロジックデバイス領域及びメモリ領域を含む半導体ベースを提供することと、
ビットライン及び前記ビットラインと同じ層に配置された電気接触層を形成することであって、前記ビットラインは、前記メモリ領域の前記半導体ベース上に位置し、前記電気接触層は、前記ロジックデバイス領域の前記半導体ベース上に位置することと、
第１半導体チャネル及び前記第１半導体チャネルと同じ層に配置された第２半導体チャネルを形成することであって、前記第１半導体チャネルは、前記ビットラインの表面上に位置し、前記半導体ベースから前記ビットラインへの方向沿って、前記第１半導体チャネルは、順番に配列された第１ドーピング領域、第１チャネル領域、及び第２ドーピング領域を含み、前記第１ドーピング領域は、前記ビットラインと接触し、前記第２半導体チャネルは、前記電気接触層の表面上に位置し、前記半導体ベースから前記電気接触層への方向に沿って、前記第２半導体チャネルは、順番に配列された第３ドーピング領域、第２チャネル領域、及び第４ドーピング領域を含み、前記第３ドーピング領域は、前記電気接触層と接触することと、
ワードライン及び前記ワードラインと同じ層に配置されたゲートを形成することであって、前記ワードラインは、前記第１チャネル領域を取り囲んで配置され、前記ゲートは、前記第２チャネル領域を取り囲んで配置されることと、
キャパシタ構造を形成することであって、前記キャパシタ構造は、前記第２ドーピング領域における前記第１チャネル領域から離れた側に位置し、且つ前記第２ドーピング領域と接触することと、
電気接続構造を形成することであって、前記電気接続構造は、前記第４ドーピング領域における前記第２チャネル領域から離れた側に位置し、且つ前記第４ドーピング領域と接触することと、
誘電体層を形成することであって、前記誘電体層は、前記ビットラインと前記ワードラインとの間に位置し、且つ前記ワードラインにおける前記半導体ベースから離れた側にも位置することと、を含む。
［１９］本開示の第１９の態様によれば、本開示の第１８の態様において、
前記半導体ベースを提供し、前記ビットライン、前記電気接触層、前記第１半導体チャネル及び前記第２半導体チャネルを形成するプロセスステップは、
初期半導体ベースを提供することと、
部分的な厚さの前記初期半導体ベースに対してパターン化処理を実行して、前記第１半導体チャネル及び前記第２半導体チャネルを形成することと、
残りの部分的な厚さの前記初期半導体ベースに対して金属化処理を実行して、前記第１半導体チャネルの下部に位置する部分的な厚さの前記初期半導体ベースを前記ビットラインに変換し、前記第２半導体チャネルの下部に位置する部分的な厚さの前記初期半導体ベースを前記電気接触層に変換し、残りの前記初期半導体ベースは、前記半導体ベースとして機能することと、含む。
［２０］本開示の第２０の態様によれば、本開示の第１９の態様において、
前記初期半導体ベースは、半導体基板、初期第１半導体ウェル層、及び初期第２半導体ウェル層を含み、前記初期第１半導体ウェル層は、前記メモリ領域の前記半導体基板上に位置し、前記初期第２半導体ウェル層は、前記ロジックデバイス領域の前記半導体基板上に位置し、
前記部分的な厚さの前記初期半導体ベースに対してパターン化処理を実行することは、部分的な厚さの前記初期第１半導体ウェル層及び前記初期第２半導体ウェル層に対して前記パターン化処理を実行して、前記第１半導体チャネル及び前記第２半導体チャネルを形成することを含み、
前記残りの部分的な厚さの前記初期半導体ベースに対して金属化処理を実行することは、残りの部分的な厚さの前記初期第１半導体ウェル層及び前記初期第２半導体ウェル層に対して前記金属化処理を実行することを含む。
［２１］本開示の第２１の態様によれば、本開示の第２０の態様において、
前記金属化処理のプロセスステップは、
バリア層を形成することであって、前記バリア層は、前記第１半導体チャネル及び前記第２半導体チャネルの側壁表面を覆うことと、
前記初期第１半導体ウェル層及び前記初期第２半導体ウェル層の表面に、金属層を形成することと、
アニーリング処理を実行して、部分的な厚さの前記初期第１半導体ウェル層を前記ビットラインに変換し、部分的な厚さの前記初期第２半導体ウェル層を前記電気接触層に変換することと、
前記ビットライン及び前記電気接触層を形成した後、前記バリア層及び残りの前記金属層を除去することと、を含む。
［２２］本開示の第２２の態様によれば、本開示の第１８の態様において、
前記半導体ベースから離れた前記第２ドーピング領域の端面及び前記半導体ベースから離れた前記第４ドーピング領域の端面に対して金属化処理を実行して、部分的な厚さの前記第２ドーピング領域を第１金属接触層に変換し、部分的な厚さの前記第４ドーピング領域を第２金属接触層に変換し、且つ前記第１金属接触層及び前記第２金属接触層の材料は、いずれも金属半導体化合物である。
［１］本開示の第１の態様によれば、
半導体構造であって、
ロジックデバイス領域及びメモリ領域を含む半導体ベースと、
ビットライン及び前記ビットラインと同じ層に配置された電気接触層であって、前記ビットラインは、前記メモリ領域の前記半導体ベース上に位置し、前記電気接触層は、前記ロジックデバイス領域の前記半導体ベース上に位置する、ビットライン及び前記ビットラインと同じ層に配置された電気接触層と、
前記ビットラインの表面上に位置する、第１半導体チャネルであって、前記半導体ベースから前記ビットラインへの方向に沿って、前記第１半導体チャネルは、順番に配列された第１ドーピング領域、第１チャネル領域、及び第２ドーピング領域を含み、前記第１ドーピング領域は、前記ビットラインと接触する、第１半導体チャネルと、
前記第１半導体チャネルと同じ層に配置され、且つ前記電気接触層の表面上に位置する、第２半導体チャネルであって、前記半導体ベースから前記電気接触層への方向に沿って、前記第２半導体チャネルは、順番に配列された第３ドーピング領域、第２チャネル領域、及び第４ドーピング領域を含み、前記第３ドーピング領域は、前記電気接触層と接触する、第２半導体チャネルと、
ワードライン及び前記ワードラインと同じ層に配置されたゲートであって、前記ワードラインは、前記第１チャネル領域を取り囲んで配置され、前記ゲートは、前記第２チャネル領域を取り囲んで配置される、ワードライン及び前記ワードラインと同じ層に配置されたゲートと、
前記第２ドーピング領域における前記第１チャネル領域から離れた側に位置し、且つ前記第２ドーピング領域と接触するキャパシタ構造と、
前記第４ドーピング領域における前記第２チャネル領域から離れた側に位置し、且つ前記第４ドーピング領域と接触する電気接続構造と、
前記ビットラインと前記ワードラインとの間に位置し、且つ前記ワードラインにおける前記半導体ベースから離れた側にも位置する誘電体層と、を含む。
［２］本開示の第２の態様によれば、本開示の第１の態様において、
前記半導体ベースは、
半導体基板と、
前記メモリ領域の前記半導体基板上に配置された第１半導体ウェル層であって、前記ビットラインは、前記第１半導体ウェル層における前記半導体基板から離れた表面に位置する、第１半導体ウェル層と、
前記ロジックデバイス領域の前記半導体基板上に配置された第２半導体ウェル層であって、前記電気接触層は、前記第２半導体ウェル層における前記半導体基板から離れた表面に位置する、第２半導体ウェル層と、を含む。
［３］本開示の第３の態様によれば、本開示の第２の態様において、
前記半導体基板上の前記第１半導体ウェル層の正投影は、前記半導体基板上の前記ビットラインの正投影と重なり合う。
［４］本開示の第４の態様によれば、本開示の第２の態様において、
前記ロジックデバイス領域は、ＮＭＯＳ領域及びＰＭＯＳ領域を含み、前記ロジックデバイス領域の前記半導体ベースはさらに、隣接する前記第２半導体ウェル層の間、且つ隣接する前記電気接触層の間にも位置する分離構造を含む。
［５］本開示の第５の態様によれば、本開示の第１の態様において、
前記ビットラインと前記第１半導体チャネルは、同じ半導体元素を有し、前記ビットラインの抵抗率は、前記第１ドーピング領域の抵抗率より小さく、且つ前記電気接触層と前記第２半導体チャネルは、同じ半導体元素を有し、前記電気接触層の抵抗率は、前記第３ドーピング領域の抵抗率より小さい。
［６］本開示の第６の態様によれば、本開示の第５の態様において、
前記電気接触層の材料は、前記ビットラインの材料と同じである。
［７］本開示の第７の態様によれば、本開示の第６の態様において、
前記ビットラインの材料は、金属半導体化合物を含む。
［８］本開示の第８の態様によれば、本開示の第７の態様において、
前記半導体元素は、シリコン、炭素、ゲルマニウム、ヒ素、ガリウム、及びインジウムのうちの少なくとも１つを含み、前記金属半導体化合物の金属元素は、コバルト、ニッケル、モリブデン、チタン、タングステン、タンタル又は白金のうちの少なくとも１つを含む。
［９］本開示の第９の態様によれば、本開示の第７の態様において、
前記第２ドーピング領域は、前記キャパシタ構造と接触する第１金属接触層を含み、前記第１金属接触層の抵抗率は、前記第１金属接触層以外の前記第２ドーピング領域の抵抗率より小さく、
前記第４ドーピング領域は、前記第１金属接触層と同じ層に位置し、前記電気接続構造と接触する第２金属接触層を含み、前記第２金属接触層の抵抗率は、前記第２金属接触層以外の前記第４ドーピング領域の抵抗率より小さい。
［１０］本開示の第１０の態様によれば、本開示の第１の態様において、
前記第１半導体チャネルは、ジャンクションレス・トランジスタ（ＪＬＴ：Ｊｕｎｃｔｉｏｎｌｅｓｓ Ｔｒａｎｓｉｓｔｏｒ）のチャネルを構成し、前記第２半導体チャネルは、ジャンクションレス・トランジスタのチャネルを構成する。
［１１］本開示の第１１の態様によれば、本開示の第１０の態様において、
前記第１ドーピング領域、前記第１チャネル領域、及び前記第２ドーピング領域におけるドーピングイオンのタイプは同じであり、前記第３ドーピング領域、前記第２チャネル領域、及び前記第４ドーピング領域におけるドーピングイオンのタイプは同じである。
［１２］本開示の第１２の態様によれば、本開示の第１の態様において、
前記ワードラインは、
前記第１チャネル領域を取り囲んで配置され、且つ前記第１チャネル領域の所在する前記第１半導体チャネルの側壁表面に位置し、前記第２ドーピング領域の所在する前記第１半導体チャネルの側壁表面にも位置する第１ゲート誘電体層と、
前記第１チャネル領域を取り囲んで配置され、且つ前記第１チャネル領域に対応する前記第１ゲート誘電体層の側壁表面に位置する第１ゲート導電層と、を含む。
［１３］本開示の第１３の態様によれば、本開示の第１２の態様において、
前記ゲートは、
前記第１ゲート誘電体層と同じ層にあり、前記第２チャネル領域を取り囲んで配置され、且つ前記第２チャネル領域の所在する前記第２半導体チャネルの側壁表面に位置し、前記第３ドーピング領域の所在する前記第２半導体チャネルの側壁表面にも位置する第２ゲート誘電体層と、
前記第１ゲート導電層と同じ層にあり、前記第２チャネル領域を取り囲んで配置され、且つ前記第２チャネル領域に対応する前記第２ゲート誘電体層の側壁表面に位置する第２ゲート導電層と、を含む。
［１４］本開示の第１４の態様によれば、本開示の第１の態様において、
前記メモリ領域は、ＤＲＡＭ領域を含み、前記ＤＲＡＭ領域の前記キャパシタ構造は、前記第２ドーピング領域と接触する第１導電性構造と、前記第１導電性構造と接触する下部電極層と、前記下部電極層表面に位置するキャパシタ誘電体層と、前記キャパシタ誘電体層表面に位置する上部電極層と、を含み、
前記電気接続構造は、前記第１導電性構造と同じ層にあり、前記第４ドーピング領域と接触する第２導電性構造と、前記第２導電性構造における前記第４ドーピング領域から離れた側と接触する第３導電性構造と、を含む。
［１５］本開示の第１５の態様によれば、本開示の第１４の態様において、
前記半導体ベースの表面に垂直な方向では、前記下部電極層の深さは、前記第３導電性構造の深さと同じである。
［１６］本開示の第１６の態様によれば、本開示の第１の態様において、
半導体構造はさらに、絶縁層を含み、前記絶縁層は、前記誘電体層の表面に位置し、且つ前記キャパシタ構造及び前記電気接続構造は、前記絶縁層内に位置し、且つ前記絶縁層の材料の比誘電率は、前記誘電体層の材料の比誘電率より小さい。
［１７］本開示の第１７の態様によれば、本開示の第１の態様において、
前記メモリ領域はさらに、ＮＶＭ領域を含み、前記半導体構造はさらに、前記ＮＶＭ領域の前記第２ドーピング領域上に積層された自由層、トンネリング層、及びピン止め層を含み、且つ前記自由層は、前記ＮＶＭ領域の第２ドーピング領域に電気的に接続される。
［１８］本開示の第１８の態様によれば、
半導体構造の製造方法であって、
ロジックデバイス領域及びメモリ領域を含む半導体ベースを提供することと、
ビットライン及び前記ビットラインと同じ層に配置された電気接触層を形成することであって、前記ビットラインは、前記メモリ領域の前記半導体ベース上に位置し、前記電気接触層は、前記ロジックデバイス領域の前記半導体ベース上に位置することと、
第１半導体チャネル及び前記第１半導体チャネルと同じ層に配置された第２半導体チャネルを形成することであって、前記第１半導体チャネルは、前記ビットラインの表面上に位置し、前記半導体ベースから前記ビットラインへの方向沿って、前記第１半導体チャネルは、順番に配列された第１ドーピング領域、第１チャネル領域、及び第２ドーピング領域を含み、前記第１ドーピング領域は、前記ビットラインと接触し、前記第２半導体チャネルは、前記電気接触層の表面上に位置し、前記半導体ベースから前記電気接触層への方向に沿って、前記第２半導体チャネルは、順番に配列された第３ドーピング領域、第２チャネル領域、及び第４ドーピング領域を含み、前記第３ドーピング領域は、前記電気接触層と接触することと、
ワードライン及び前記ワードラインと同じ層に配置されたゲートを形成することであって、前記ワードラインは、前記第１チャネル領域を取り囲んで配置され、前記ゲートは、前記第２チャネル領域を取り囲んで配置されることと、
キャパシタ構造を形成することであって、前記キャパシタ構造は、前記第２ドーピング領域における前記第１チャネル領域から離れた側に位置し、且つ前記第２ドーピング領域と接触することと、
電気接続構造を形成することであって、前記電気接続構造は、前記第４ドーピング領域における前記第２チャネル領域から離れた側に位置し、且つ前記第４ドーピング領域と接触することと、
誘電体層を形成することであって、前記誘電体層は、前記ビットラインと前記ワードラインとの間に位置し、且つ前記ワードラインにおける前記半導体ベースから離れた側にも位置することと、を含む。
［１９］本開示の第１９の態様によれば、本開示の第１８の態様において、
前記半導体ベースを提供し、前記ビットライン、前記電気接触層、前記第１半導体チャネル及び前記第２半導体チャネルを形成するプロセスステップは、
初期半導体ベースを提供することと、
部分的な厚さの前記初期半導体ベースに対してパターン化処理を実行して、前記第１半導体チャネル及び前記第２半導体チャネルを形成することと、
残りの部分的な厚さの前記初期半導体ベースに対して金属化処理を実行して、前記第１半導体チャネルの下部に位置する部分的な厚さの前記初期半導体ベースを前記ビットラインに変換し、前記第２半導体チャネルの下部に位置する部分的な厚さの前記初期半導体ベースを前記電気接触層に変換し、残りの前記初期半導体ベースは、前記半導体ベースとして機能することと、含む。
［２０］本開示の第２０の態様によれば、本開示の第１９の態様において、
前記初期半導体ベースは、半導体基板、初期第１半導体ウェル層、及び初期第２半導体ウェル層を含み、前記初期第１半導体ウェル層は、前記メモリ領域の前記半導体基板上に位置し、前記初期第２半導体ウェル層は、前記ロジックデバイス領域の前記半導体基板上に位置し、
前記部分的な厚さの前記初期半導体ベースに対してパターン化処理を実行することは、部分的な厚さの前記初期第１半導体ウェル層及び前記初期第２半導体ウェル層に対して前記パターン化処理を実行して、前記第１半導体チャネル及び前記第２半導体チャネルを形成することを含み、
前記残りの部分的な厚さの前記初期半導体ベースに対して金属化処理を実行することは、残りの部分的な厚さの前記初期第１半導体ウェル層及び前記初期第２半導体ウェル層に対して前記金属化処理を実行することを含む。
［２１］本開示の第２１の態様によれば、本開示の第２０の態様において、
前記金属化処理のプロセスステップは、
バリア層を形成することであって、前記バリア層は、前記第１半導体チャネル及び前記第２半導体チャネルの側壁表面を覆うことと、
前記初期第１半導体ウェル層及び前記初期第２半導体ウェル層の表面に、金属層を形成することと、
アニーリング処理を実行して、部分的な厚さの前記初期第１半導体ウェル層を前記ビットラインに変換し、部分的な厚さの前記初期第２半導体ウェル層を前記電気接触層に変換することと、
前記ビットライン及び前記電気接触層を形成した後、前記バリア層及び残りの前記金属層を除去することと、を含む。
［２２］本開示の第２２の態様によれば、本開示の第１８の態様において、
前記半導体ベースから離れた前記第２ドーピング領域の端面及び前記半導体ベースから離れた前記第４ドーピング領域の端面に対して金属化処理を実行して、部分的な厚さの前記第２ドーピング領域を第１金属接触層に変換し、部分的な厚さの前記第４ドーピング領域を第２金属接触層に変換し、且つ前記第１金属接触層及び前記第２金属接触層の材料は、いずれも金属半導体化合物である。
【産業上の利用可能性】
【0162】
本発明の実施例は、半導体構造及びその製造方法を提供する。本発明の実施例によって提供される技術的解決策において、半導体ベースは、ロジックデバイス領域及びメモリ領域を含み、メモリ領域内の構造は、データの格納を実現するために使用され、ロジックデバイス領域内の構造は、データの計算を実現するために使用されることにより、同じ半導体構造にプロセッサとメモリの両方を有するようにして、インメモリコンピューティングを実現し、即ち、半導体構造内の特殊なメモリアレイ（ロジックデバイス領域）にコンピューティング機能を統合し、別のメモリアレイ（メモリ領域）にストレージ機能を統合して、計算が必要な場合、半導体構造内のメモリ領域は、入力データを当該ロジックデバイス領域に送信し、数クロックサイクル後、ロジックデバイス領域は、計算結果をメモリ領域に返送する。先行技術と比較して、本発明の実施例は、プロセッサ及びメモリを１つの大きなメモリアレイに統合し、データの入出力及び計算プロセスがすべて、当該メモリアレイの異なる領域で実行されるようにし、プロセッサとメモリとの間の距離を短くして、データ伝送の効率を向上させ、データ伝送に必要な消費電力を削減することに有利であり、それにより、半導体構造の作業効率を改善し、半導体構造の作業エネルギー消費を削減することに有利である。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】