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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-02-29
(45)【発行日】2024-03-08
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240301BHJP
H01L 21/336 20060101ALI20240301BHJP
【ＦＩ】
H01L29/78 652K
H01L29/78 652Q
H01L29/78 652F
H01L29/78 652S
H01L29/78 652M
H01L29/78 653C
H01L29/78 658F
H01L29/78 658G
【請求項の数】
17
(21)【出願番号】P 2020020083
(22)【出願日】2020-02-07
(65)【公開番号】P2021125649
(43)【公開日】2021-08-30
【審査請求日】2022-12-21
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】長田 賢樹
【審査官】杉山 芳弘
(56)【参考文献】
【文献】特開２０１６－１６７５４２（ＪＰ，Ａ）
【文献】特開２０１３－２１４５５１（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１０／０１４０６９６（ＵＳ，Ａ１）
【文献】特開２００２－０８３９６３（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１０／０１４０６９５（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１４／０２６４５６７（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１６／００４３１９２（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／０６
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２１／３３６
(57)【特許請求の範囲】
【請求項1】
主面を有する半導体チップと、前記主面に形成されたゲートトレンチと、
前記ゲートトレンチの上壁面を被覆する第１絶縁膜と、
前記ゲートトレンチの下壁面を被覆し、前記第１絶縁膜よりも厚い第２絶縁膜と、
前記ゲートトレンチから間隔を空けて前記主面に形成され、前記ゲートトレンチ側の対向壁および前記対向壁の反対側の非対向壁を有するフィールドトレンチと、
前記フィールドトレンチの前記対向壁側の上壁面を被覆し、前記第２絶縁膜よりも薄い第３絶縁膜と、
前記フィールドトレンチの前記対向壁側の下壁面および前記非対向壁を被覆し、前記第３絶縁膜よりも厚い第４絶縁膜と、
前記第１絶縁膜を挟んで前記ゲートトレンチの上側に埋設された第１電極と、
前記第２絶縁膜を挟んで前記ゲートトレンチの下側に埋設された第２電極と、
前記第３絶縁膜を挟んで前記フィールドトレンチの前記対向壁側に埋設された第３電極と、
前記第４絶縁膜を挟んで前記フィールドトレンチの前記非対向壁側に埋設された第４電極であって、前記フィールドトレンチの上側に埋設された上電極部と、前記フィールドトレンチの下側に埋設され、前記第３電極の底部に対して下方側に位置する下電極部とを有する第４電極と、を含み、
前記第３電極は、前記第１電極よりも幅狭に形成されており、
前記第４電極の前記下電極部は、前記第２電極よりも幅広に形成されている、半導体装置。
【請求項2】
前記第４電極の前記下電極部は、前記第１電極よりも幅広に形成されている、請求項１に記載の半導体装置。
【請求項3】
前記第４電極の前記上電極部は、前記第３電極よりも幅広に形成されている、請求項１または２に記載の半導体装置。
【請求項4】
前記半導体チップは、活性領域、および、前記活性領域外の非活性領域を含み、前記ゲートトレンチは、前記活性領域の前記主面に形成され、
前記フィールドトレンチは、前記非活性領域の前記主面に形成され、前記非活性領域から前記活性領域を区画している、請求項１～３のいずれか一項に記載の半導体装置。
【請求項5】
前記第３絶縁膜は、前記半導体チップの一部を挟んで前記第１絶縁膜に対向し、前記第４絶縁膜は、前記半導体チップの一部を挟んで前記第２絶縁膜に対向している、請求項１～４のいずれか一項に記載の半導体装置。
【請求項6】
前記第４絶縁膜は、前記非対向壁側の上壁面を被覆し、前記フィールドトレンチ内において前記対向壁側の前記第３絶縁膜に対向している、請求項１～５のいずれか一項に記載の半導体装置。
【請求項7】
前記第３電極は、前記フィールドトレンチの上側に埋設されている、請求項１～６のいずれか一項に記載の半導体装置。
【請求項8】
前記第４電極は、前記フィールドトレンチの深さ方向に前記第３電極の底部を横切っている、請求項１～７のいずれか一項に記載の半導体装置。
【請求項9】
前記第１電極および前記第２電極の間に介在する第１中間絶縁膜と、前記第３電極および前記第４電極の間に介在する第２中間絶縁膜と、をさらに含む、請求項１～８のいずれか一項に記載の半導体装置。
【請求項10】
前記第１電極に制御電位が印加され、前記第２電極に基準電位または前記制御電位が印加され、
前記第３電極に前記制御電位または前記基準電位が印加され、
前記第４電極に前記基準電位が印加される、請求項１～９のいずれか一項に記載の半導体装置。
【請求項11】
前記第２電極に前記基準電位が印加される、請求項１０に記載の半導体装置。
【請求項12】
前記第３電極に前記制御電位が印加される、請求項１０または１１に記載の半導体装置。
【請求項13】
前記主面の表層部に形成されたボディ領域をさらに含み、前記ゲートトレンチは、前記ボディ領域を貫通して形成され、
前記第１絶縁膜は、前記ボディ領域に接している、請求項１～１２のいずれか一項に記載の半導体装置。
【請求項14】
前記フィールドトレンチは、前記ボディ領域を貫通して形成され、前記第３絶縁膜は、前記ボディ領域に接している、請求項１３に記載の半導体装置。
【請求項15】
前記ボディ領域の表層部において前記ゲートトレンチに沿う領域に形成されたソース領域をさらに含む、請求項１３または１４に記載の半導体装置。
【請求項16】
前記ゲートトレンチは、平面視において帯状に形成され、前記フィールドトレンチは、平面視において前記ゲートトレンチに平行に延びる帯状に形成されている、請求項１～１５のいずれか一項に記載の半導体装置。
【請求項17】
前記フィールドトレンチは、前記ゲートトレンチよりも幅広に形成されている、請求項１～１６のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
特許文献１は、半導体チップ、ゲートトレンチ構造およびフィールドトレンチ構造を含む半導体装置を開示している。ゲートトレンチ構造は、ゲートトレンチ、第１絶縁膜および第２絶縁膜を含む。ゲートトレンチは、半導体チップの主面に形成されている。第１絶縁膜は、ゲートトレンチの上壁面を被覆している。第２絶縁膜は、ゲートトレンチの下壁面を被覆し、第１絶縁膜よりも厚く形成されている。フィールドトレンチ構造は、フィールドトレンチおよび第３絶縁膜を含む。フィールドトレンチは、ゲートトレンチから間隔を空けて半導体チップの主面に形成されている。第３絶縁膜は、フィールドトレンチの壁面を被覆し、第１絶縁膜よりも厚く形成されている。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１３－５０８９８０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ゲートトレンチ内の構造およびフィールドトレンチ内の構造が異なる場合、半導体チップにおけるゲートトレンチおよびフィールドトレンチの間の領域に応力が生じ、結晶欠陥が形成される虞がある。
本発明の一実施形態は、ゲートトレンチおよびフィールドトレンチの間の領域に生じる応力を緩和できる半導体装置を提供する。
本発明の一実施形態は、ゲートトレンチおよびフィールドトレンチの間の領域に生じる応力を緩和できる半導体装置を提供する。
【課題を解決するための手段】
【0005】
本発明の一実施形態は、主面を有する半導体チップと、前記主面に形成されたゲートトレンチと、前記ゲートトレンチの上壁面を被覆する第１絶縁膜と、前記ゲートトレンチの下壁面を被覆し、前記第１絶縁膜よりも厚い第２絶縁膜と、前記ゲートトレンチから間隔を空けて前記主面に形成され、前記ゲートトレンチ側の対向壁および前記対向壁の反対側の非対向壁を有するフィールドトレンチと、前記フィールドトレンチの前記対向壁側の上壁面を被覆し、前記第２絶縁膜よりも薄い第３絶縁膜と、前記フィールドトレンチの前記対向壁側の下壁面および前記非対向壁を被覆し、前記第３絶縁膜よりも厚い第４絶縁膜と、を含む、半導体装置を提供する。
【0006】
この半導体装置によれば、ゲートトレンチおよびフィールドトレンチの間の領域に生じる応力を緩和できる。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
以下では、添付図面を参照して、本発明の実施形態を詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置１を示す平面図である。図２は、図１に示す半導体チップ２の第１主面３の構造を示す平面図である。図３は、図２に示す領域IIIの拡大図である。図４は、図３に示すIV-IV線に沿う断面図である。図５は、図３に示すV-V線に沿う断面図である。図６は、図３に示すVI-VI線に沿う断面図である。図７は、図２に示す領域VIIの拡大図である。
図１は、本発明の第１実施形態に係る半導体装置１を示す平面図である。図２は、図１に示す半導体チップ２の第１主面３の構造を示す平面図である。図３は、図２に示す領域IIIの拡大図である。図４は、図３に示すIV-IV線に沿う断面図である。図５は、図３に示すV-V線に沿う断面図である。図６は、図３に示すVI-VI線に沿う断面図である。図７は、図２に示す領域VIIの拡大図である。
【0009】
図１～図７を参照して、半導体装置１は、直方体形状に形成されたシリコン製の半導体チップ２を含む。半導体チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する側面５Ａ、５Ｂ、５Ｃ、５Ｄを含む。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状（具体的には長方形状）に形成されている。
【0010】
側面５Ａ～５Ｄは、第１側面５Ａ、第２側面５Ｂ、第３側面５Ｃおよび第４側面５Ｄを含む。第１側面５Ａおよび第２側面５Ｂは、第１方向Ｘに延び、第１方向Ｘに交差する第２方向Ｙに対向している。第２方向Ｙは、具体的には、第１方向Ｘに直交している。第１側面５Ａおよび第２側面５Ｂは、半導体チップ２の短辺を形成している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。第３側面５Ｃおよび第４側面５Ｄは、半導体チップ２の長辺を形成している。
【0011】
半導体チップ２は、ｎ＋型のドレイン領域６およびｎ型のドリフト領域７を含む。ドレイン領域６は、第２主面４の表層部に形成されている。ドレイン領域６は、第２主面４の表層部の全域に形成されていることが好ましい。ドレイン領域６のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。ドレイン領域６は、この形態（this embodiment）では、半導体基板によって形成されている。
【0012】
ドレイン領域６の厚さは、５０μｍ以上４００μｍ以下であってもよい。ドレイン領域６の厚さは、５０μｍ以上１００μｍ以下、１００μｍ以上２００μｍ以下、２００μｍ以上３００μｍ以下、または、３００μｍ以上４００μｍ以下であってもよい。ドレイン領域６の厚さは、５０μｍ以上１５０μｍ以下であることが好ましい。
ドリフト領域７は、第１主面３の表層部に形成されている。ドリフト領域７は、第１主面３の表層部の全域に形成されていることが好ましい。ドリフト領域７は、第１主面３およびドレイン領域６の間の領域に形成され、ドレイン領域６に電気的に接続されている。ドリフト領域７は、ドレイン領域６のｎ型不純物濃度未満のｎ型不純物濃度を有している。ドリフト領域７のｎ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。ドリフト領域７は、この形態では、エピタキシャル層によって形成されている。
ドリフト領域７は、第１主面３の表層部に形成されている。ドリフト領域７は、第１主面３の表層部の全域に形成されていることが好ましい。ドリフト領域７は、第１主面３およびドレイン領域６の間の領域に形成され、ドレイン領域６に電気的に接続されている。ドリフト領域７は、ドレイン領域６のｎ型不純物濃度未満のｎ型不純物濃度を有している。ドリフト領域７のｎ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。ドリフト領域７は、この形態では、エピタキシャル層によって形成されている。
【0013】
ドリフト領域７は、ドレイン領域６の厚さ未満の厚さを有している。ドリフト領域７の厚さは、５μｍ以上３０μｍ以下であってもよい。ドリフト領域７の厚さは、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２０μｍ以上２５μｍ以下、または、２５μｍ以上３０μｍ以下であってもよい。ドリフト領域７の厚さは、５μｍ以上１５μｍ以下であることが好ましい。
【0014】
図２を参照して、半導体装置１は、側面５Ａ～５Ｄから内方に間隔を空けて第１主面３に形成された活性領域１０を含む。活性領域１０は、機能デバイスとしてのＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成される領域である。活性領域１０は、具体的には、第１活性領域１１、第２活性領域１２および第３活性領域１３を含む。第１活性領域１１は、第１主面３の中央部に形成されている。第１活性領域１１は、平面視において四角形状（第２方向Ｙに延びる長方形状）に形成されている。
【0015】
第２活性領域１２は、第１側面５Ａおよび第１活性領域１１の間の領域に形成されている。第２活性領域１２は、第１主面３の中央部を第２方向Ｙに横切る中央ラインを設定した時、当該中央ラインから第１方向Ｘの一方側（第３側面５Ｃ側）に間隔を空けて形成されている。第２活性領域１２は、平面視において四角形状（第１方向Ｘに延びる長方形状）に形成されている。第２活性領域１２は、第２方向Ｙに第１活性領域１１に対向している。
【0016】
第３活性領域１３は、第１側面５Ａおよび第１活性領域１１の間の領域に形成されている。第３活性領域１３は、第１主面３の中央部を第２方向Ｙに横切る中央ラインを設定した時、当該中央ラインから第１方向Ｘの他方側（第４側面５Ｄ側）に間隔を空けて形成されている。第３活性領域１３は、平面視において四角形状（第１方向Ｘに延びる長方形状）に形成されている。第３活性領域１３は、第２方向Ｙに第１活性領域１１に対向し、第１方向Ｘに第２活性領域１２に対向している。
【0017】
半導体装置１は、第１主面３に形成された非活性領域１４を含む。非活性領域１４は、活性領域１０外に形成され、機能デバイス（ＭＩＳＦＥＴ）が形成されない領域である。非活性領域１４は、具体的には、外周領域１５およびパッド領域１６を含む。外周領域１５は、平面視において活性領域１０を取り囲む環状に形成されている。外周領域１５は、具体的には、平面視において側面５Ａ～５Ｄに沿って帯状に延び、第１活性領域１１、第２活性領域１２および第３活性領域１３を一括して取り囲んでいる。パッド領域１６は、平面視において第２活性領域１２および第３活性領域１３の間の領域に四角形状に形成されている。
【0018】
図３～図６を参照して、半導体装置１は、活性領域１０において第１主面３の表層部に形成されたｐ型のボディ領域２０を含む。ボディ領域２０は、活性領域１０の全域に一様に形成されている。ボディ領域２０は、ドリフト領域７の底部から第１主面３側に間隔を空けて形成されている。ボディ領域２０のｐ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。
【0019】
図２～図７を参照して、半導体装置１は、活性領域１０において第１主面３に形成された複数のトレンチゲート構造２１を含む。複数のトレンチゲート構造２１は、複数の第１トレンチゲート構造２１Ａ、複数の第２トレンチゲート構造２１Ｂおよび複数の第３トレンチゲート構造２１Ｃを含む。
複数の第１トレンチゲート構造２１Ａは、互いに間隔を空けて第１活性領域１１に形成されている。複数の第１トレンチゲート構造２１Ａは、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。複数の第１トレンチゲート構造２１Ａは、第１方向Ｘに延びるストライプ状に形成されている。
複数の第１トレンチゲート構造２１Ａは、互いに間隔を空けて第１活性領域１１に形成されている。複数の第１トレンチゲート構造２１Ａは、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。複数の第１トレンチゲート構造２１Ａは、第１方向Ｘに延びるストライプ状に形成されている。
【0020】
複数の第１トレンチゲート構造２１Ａは、第１間隔Ｐ１を空けて形成されている。第１間隔Ｐ１は、０．１μｍ以上２μｍ以下であってもよい。第１間隔Ｐ１は、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。第１間隔Ｐ１は、０．５μｍ以上１．５μｍ以下であることが好ましい。
【0021】
複数の第１トレンチゲート構造２１Ａは、ゲートトレンチ２２、第１絶縁膜２３、第２絶縁膜２４、第１電極２５、第２電極２６および第１中間絶縁膜２７をそれぞれ含む。複数の第１トレンチゲート構造２１Ａは、第１電極２５および第２電極２６がゲートトレンチ２２の深さ方向に分離配置された縦型スプリット電極構造をそれぞれ有している。ゲートトレンチ２２は、第１主面３を第２主面４に向けて掘り下げることによって形成されている。ゲートトレンチ２２は、ボディ領域２０を貫通し、ドリフト領域７の底部から第１主面３側に間隔を空けて形成されている。
【0022】
ゲートトレンチ２２の側壁が半導体チップ２内において第１主面３との間で成す角度は、９０°以上９２°以下であってもよい。ゲートトレンチ２２は、開口から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。ゲートトレンチ２２の底壁は、第２主面４に向かう湾曲形状に形成されていることが好ましい。
ゲートトレンチ２２は、第１幅Ｗ１を有している。第１幅Ｗ１は、ゲートトレンチ２２が延びる方向に直交する方向（つまり第２方向Ｙ）の幅である。第１幅Ｗ１は、０．５μｍ以上３μｍ以下であってもよい。第１幅Ｗ１は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、または、２．５μｍ以上３μｍ以下であってもよい。第１幅Ｗ１は、０．５μｍ以上２μｍ以下であることが好ましい。
ゲートトレンチ２２は、第１幅Ｗ１を有している。第１幅Ｗ１は、ゲートトレンチ２２が延びる方向に直交する方向（つまり第２方向Ｙ）の幅である。第１幅Ｗ１は、０．５μｍ以上３μｍ以下であってもよい。第１幅Ｗ１は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、または、２．５μｍ以上３μｍ以下であってもよい。第１幅Ｗ１は、０．５μｍ以上２μｍ以下であることが好ましい。
【0023】
ゲートトレンチ２２は、第１深さＤ１を有している。第１深さＤ１は、１μｍ以上１０μｍ以下であってもよい。第１深さＤ１は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。第１深さＤ１は、１μｍ以上５μｍ以下であることが好ましい。
ゲートトレンチ２２は、第１アスペクト比Ｄ１／Ｗ１を有している。第１アスペクト比Ｄ１／Ｗ１は、第１幅Ｗ１に対する第１深さＤ１の比である。第１アスペクト比Ｄ１／Ｗ１は、１を超えて５以下であることが好ましい。第１アスペクト比Ｄ１／Ｗ１は、３以上５以下であることが特に好ましい。
ゲートトレンチ２２は、第１アスペクト比Ｄ１／Ｗ１を有している。第１アスペクト比Ｄ１／Ｗ１は、第１幅Ｗ１に対する第１深さＤ１の比である。第１アスペクト比Ｄ１／Ｗ１は、１を超えて５以下であることが好ましい。第１アスペクト比Ｄ１／Ｗ１は、３以上５以下であることが特に好ましい。
【0024】
第１絶縁膜２３は、ゲートトレンチ２２の上壁面を被覆している。第１絶縁膜２３は、具体的には、ボディ領域２０の底部に対してゲートトレンチ２２の開口側の領域に位置する上壁面を被覆している。第１絶縁膜２３は、ボディ領域２０に接している。第１絶縁膜２３は、ボディ領域２０外の領域においてドリフト領域７に接していてもよい。第１絶縁膜２３は、この形態では、酸化シリコンを含む。第１絶縁膜２３は、ゲート絶縁膜として形成されている。
【0025】
第１絶縁膜２３は、第１厚さＴ１を有している。第１厚さＴ１は、ゲートトレンチ２２の壁面の法線方向に沿う第１絶縁膜２３の厚さである。第１厚さＴ１は、０．０１μｍ以上０．２μｍ以下であってもよい。第１厚さＴ１は、０．０１μｍ以上０．０５μｍ以下、０．０５μｍ以上０．１μｍ以下、０．１μｍ以上０．１５μｍ以下、または、０．１５μｍ以上０．２μｍ以下であってもよい。第１厚さＴ１は、０．０５μｍ以上０．１μｍ以下であることが好ましい。
【0026】
第２絶縁膜２４は、ゲートトレンチ２２の下壁面を被覆している。第２絶縁膜２４は、具体的には、ボディ領域２０の底部に対してゲートトレンチ２２の底壁側の領域に位置する下壁面を被覆している。第２絶縁膜２４は、ゲートトレンチ２２の底壁側の領域においてＵ字状のリセス空間を区画している。第２絶縁膜２４は、ドリフト領域７に接している。第２絶縁膜２４は、この形態では、酸化シリコンを含む。
【0027】
第２絶縁膜２４は、第１絶縁膜２３の第１厚さＴ１よりも厚い第２厚さＴ２を有している。第２厚さＴ２は、ゲートトレンチ２２の壁面の法線方向に沿う第２絶縁膜２４の厚さである。第２厚さＴ２は、０．１μｍ以上１μｍ以下であってもよい。第２厚さＴ２は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、または、０．７５μｍ以上１μｍ以下であってもよい。第２厚さＴ２は、０．１５μｍ以上０．６５μｍ以下であることが好ましい。
【0028】
第１電極２５は、第１絶縁膜２３を挟んでゲートトレンチ２２内の上側（開口側）に埋設されている。第１電極２５は、第１絶縁膜２３を挟んでボディ領域２０に対向している。第１電極２５の底部は、ボディ領域２０の底部の深さ位置に対してゲートトレンチ２２の底壁側に位置している。第１電極２５の底部は、第１絶縁膜２３を挟んでドリフト領域７に対向している。ボディ領域２０に対する第１電極２５の対向面積は、ドリフト領域７に対する第１電極２５の対向面積よりも大きい。第１電極２５は、この形態では、導電性ポリシリコンを含む。第１電極２５は、ゲート電極として形成されている。第１電極２５には、制御電位としてのゲート電位が印加される。
【0029】
第１電極２５は、平面視において第１方向Ｘに延びる帯状に形成されている。第１電極２５は、第２方向Ｙに関して第１電極幅ＷＥ１を有している。第１電極幅ＷＥ１は、ゲートトレンチ２２の第１幅Ｗ１から第１絶縁膜２３の第１厚さＴ１分を差し引いた値である。
第２電極２６は、第２絶縁膜２４を挟んでゲートトレンチ２２内の下側（底壁側）に埋設されている。第２電極２６は、第２絶縁膜２４を挟んでドリフト領域７に対向している。第２電極２６は、この形態では、導電性ポリシリコンを含む。第２電極２６は、フィールド電極として形成されている。第２電極２６には、基準電位としてのソース電位（たとえばグランド電位）が印加される。
第２電極２６は、第２絶縁膜２４を挟んでゲートトレンチ２２内の下側（底壁側）に埋設されている。第２電極２６は、第２絶縁膜２４を挟んでドリフト領域７に対向している。第２電極２６は、この形態では、導電性ポリシリコンを含む。第２電極２６は、フィールド電極として形成されている。第２電極２６には、基準電位としてのソース電位（たとえばグランド電位）が印加される。
【0030】
第２電極２６は、第２絶縁膜２４を挟んでゲートトレンチ２２の開口側に引き出された１つまたは複数（この形態では３つ）の引き出し電極２６Ａを含む。複数の引き出し電極２６Ａは、この形態では、ゲートトレンチ２２の一方側（第３側面５Ｃ側）の一端部、他方側（第４側面５Ｄ側）の他端部、および、中央部に形成されている。中央部の引き出し電極２６Ａは、第１電極２５をゲートトレンチ２２の一方側（第３側面５Ｃ側）の部分および他方側（第４側面５Ｄ側）の部分に２分割している。
【0031】
複数の第１トレンチゲート構造２１Ａについて見ると、複数の引き出し電極２６Ａは、平面視において第２方向Ｙに一列に配列され、互いに対向している。引き出し電極２６Ａの配置および個数は任意であり、ゲートトレンチ２２の長さや配線レイアウトに応じて適宜調整される。
第１中間絶縁膜２７は、第１電極２５および第２電極２６の間に介在し、第１電極２５および第２電極２６を電気的に絶縁させている。第１中間絶縁膜２７は、第１絶縁膜２３および第２絶縁膜２４に連なっている。第１中間絶縁膜２７は、この形態では、酸化シリコンを含む。
第１中間絶縁膜２７は、第１電極２５および第２電極２６の間に介在し、第１電極２５および第２電極２６を電気的に絶縁させている。第１中間絶縁膜２７は、第１絶縁膜２３および第２絶縁膜２４に連なっている。第１中間絶縁膜２７は、この形態では、酸化シリコンを含む。
【0032】
第１中間絶縁膜２７は、具体的には、第１中間部分２７Ａおよび第２中間部分２７Ｂを含む。第１中間部分２７Ａは、第１電極２５の直下に位置し、ゲートトレンチ２２の深さ方向に第１電極２５および第２電極２６を電気的に絶縁させている。第１中間部分２７Ａは、法線方向Ｚに関して第１絶縁膜２３の第１厚さＴ１よりも厚い第１中間厚さＴＭ１を有している。
【0033】
第１中間厚さＴＭ１は、０．０５μｍ以上１μｍ以下であってもよい。第１中間厚さＴＭ１は、０．０５μｍ以上１μｍ以下、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、または、０．７５μｍ以上１μｍ以下であってもよい。第１中間厚さＴＭ１は、０．２μｍ以上０．５μｍ以下であることが好ましい。
【0034】
第２中間部分２７Ｂは、平面視において第１電極２５の周縁を被覆し、第１主面３に平行な横方向に第１電極２５および第２電極２６（引き出し電極２６Ａ）を電気的に絶縁させている。第２中間部分２７Ｂは、第１主面３に平行な横方向に関して第２中間厚さＴＭ２を有している。第２中間厚さＴＭ２は任意であり、第１中間厚さＴＭ１よりも厚くてもよいし、第１中間厚さＴＭ１よりも薄くてもよい。
【0035】
第２中間厚さＴＭ２は、０．０５μｍ以上１５μｍ以下であってもよい。第２中間厚さＴＭ２は、０．０５μｍ以上１μｍ以下、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、または、１０μｍ以上１５μｍ以下であってもよい。第２中間厚さＴＭ２は、３μｍ以上５μｍ以下であることが好ましい。
図７を参照して、複数の第２トレンチゲート構造２１Ｂは、第２活性領域１２に形成されている。複数の第２トレンチゲート構造２１Ｂは、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに第１間隔Ｐ１を空けて形成されている。複数の第２トレンチゲート構造２１Ｂは、第１方向Ｘに延びるストライプ状に形成されている。
図７を参照して、複数の第２トレンチゲート構造２１Ｂは、第２活性領域１２に形成されている。複数の第２トレンチゲート構造２１Ｂは、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに第１間隔Ｐ１を空けて形成されている。複数の第２トレンチゲート構造２１Ｂは、第１方向Ｘに延びるストライプ状に形成されている。
【0036】
複数の第２トレンチゲート構造２１Ｂは、第１トレンチゲート構造２１Ａと同様に、ゲートトレンチ２２、第１絶縁膜２３、第２絶縁膜２４、第１電極２５、第２電極２６および第１中間絶縁膜２７を含む縦型スプリット電極構造をそれぞれ有している。第２トレンチゲート構造２１Ｂは、ゲートトレンチ２２の長さおよび引き出し電極２６Ａ（第２電極２６）のレイアウトが異なる点を除いて第１トレンチゲート構造２１Ａと同様の構造を有している。第２トレンチゲート構造２１Ｂについての具体的な説明は省略される。
【0037】
図７を参照して、複数の第３トレンチゲート構造２１Ｃは、第３活性領域１３に形成されている。複数の第３トレンチゲート構造２１Ｃは、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに第１間隔Ｐ１を空けて形成されている。複数の第３トレンチゲート構造２１Ｃは、第１方向Ｘに延びるストライプ状に形成されている。
複数の第３トレンチゲート構造２１Ｃは、複数の第１トレンチゲート構造２１Ａと同様に、ゲートトレンチ２２、第１絶縁膜２３、第２絶縁膜２４、第１電極２５、第２電極２６および第１中間絶縁膜２７を含む縦型スプリット電極構造をそれぞれ有している。第３トレンチゲート構造２１Ｃは、ゲートトレンチ２２の長さおよび引き出し電極２６Ａ（第２電極２６）のレイアウトが異なる点を除いて第１トレンチゲート構造２１Ａと同様の構造を有している。第３トレンチゲート構造２１Ｃについての具体的な説明は省略される。
複数の第３トレンチゲート構造２１Ｃは、複数の第１トレンチゲート構造２１Ａと同様に、ゲートトレンチ２２、第１絶縁膜２３、第２絶縁膜２４、第１電極２５、第２電極２６および第１中間絶縁膜２７を含む縦型スプリット電極構造をそれぞれ有している。第３トレンチゲート構造２１Ｃは、ゲートトレンチ２２の長さおよび引き出し電極２６Ａ（第２電極２６）のレイアウトが異なる点を除いて第１トレンチゲート構造２１Ａと同様の構造を有している。第３トレンチゲート構造２１Ｃについての具体的な説明は省略される。
【0038】
図２～図７を参照して、半導体装置１は、非活性領域１４において第１主面３に形成された複数のフィールドトレンチ構造３１を含む。複数のフィールドトレンチ構造３１は、１つの第１フィールドトレンチ構造３１Ａ、１つの第２フィールドトレンチ構造３１Ｂおよび１つの第３フィールドトレンチ構造３１Ｃを含む。
第１フィールドトレンチ構造３１Ａは、第１トレンチゲート構造２１Ａから間隔を空けて非活性領域１４に形成され、第１トレンチゲート構造２１Ａに隣り合っている。第１フィールドトレンチ構造３１Ａは、第１方向Ｘに延びる帯状に形成されている。つまり、第１フィールドトレンチ構造３１Ａは、第１トレンチゲート構造２１Ａに対して平行に延びている。第１フィールドトレンチ構造３１Ａは、第１主面３の一方側（第１側面５Ａ側）の領域に第１活性領域１１を区画し、第１主面３の他方側（第２側面５Ｂ側）の領域に非活性領域１４を区画している。
第１フィールドトレンチ構造３１Ａは、第１トレンチゲート構造２１Ａから間隔を空けて非活性領域１４に形成され、第１トレンチゲート構造２１Ａに隣り合っている。第１フィールドトレンチ構造３１Ａは、第１方向Ｘに延びる帯状に形成されている。つまり、第１フィールドトレンチ構造３１Ａは、第１トレンチゲート構造２１Ａに対して平行に延びている。第１フィールドトレンチ構造３１Ａは、第１主面３の一方側（第１側面５Ａ側）の領域に第１活性領域１１を区画し、第１主面３の他方側（第２側面５Ｂ側）の領域に非活性領域１４を区画している。
【0039】
第１フィールドトレンチ構造３１Ａは、第１トレンチゲート構造２１Ａから第２間隔Ｐ２を空けて形成されている。第２間隔Ｐ２は、０．１μｍ以上２μｍ以下であってもよい。第２間隔Ｐ２は、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。第２間隔Ｐ２は、０．５μｍ以上１．５μｍ以下であることが好ましい。
【0040】
第２間隔Ｐ２は、トレンチゲート構造２１の第１間隔Ｐ１と等しいことが好ましい。第２間隔Ｐ２が第１間隔Ｐ１と等しいとは、第２間隔Ｐ２の値が、第１間隔Ｐ１の値の±１０％以内の範囲に位置していることを意味する。
第１フィールドトレンチ構造３１Ａは、フィールドトレンチ３２、第３絶縁膜３３、第４絶縁膜３４、第３電極３５、第４電極３６および第２中間絶縁膜３７を含む。第１フィールドトレンチ構造３１Ａは、第３電極３５および第４電極３６がフィールドトレンチ３２の幅方向に分離配置された横型スプリット電極構造を有している。フィールドトレンチ３２は、第１主面３を第２主面４に向けて掘り下げることによって形成されている。フィールドトレンチ３２は、ボディ領域２０を貫通し、ドリフト領域７の底部から第１主面３側に間隔を空けて形成されている。
第１フィールドトレンチ構造３１Ａは、フィールドトレンチ３２、第３絶縁膜３３、第４絶縁膜３４、第３電極３５、第４電極３６および第２中間絶縁膜３７を含む。第１フィールドトレンチ構造３１Ａは、第３電極３５および第４電極３６がフィールドトレンチ３２の幅方向に分離配置された横型スプリット電極構造を有している。フィールドトレンチ３２は、第１主面３を第２主面４に向けて掘り下げることによって形成されている。フィールドトレンチ３２は、ボディ領域２０を貫通し、ドリフト領域７の底部から第１主面３側に間隔を空けて形成されている。
【0041】
フィールドトレンチ３２は、対向壁３２Ａおよび非対向壁３２Ｂを有している。対向壁３２Ａは、半導体チップ２の一部を挟んでゲートトレンチ２２に対向している。非対向壁３２Ｂは、対向壁３２Ａの反対側に位置し、ゲートトレンチ２２に対向していない。
フィールドトレンチ３２の対向壁３２Ａ（非対向壁３２Ｂ）が半導体チップ２内において第１主面３との間で成す角度は、９０°以上９２°以下であってもよい。フィールドトレンチ３２は、開口から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。フィールドトレンチ３２の底壁は、第２主面４に向かう湾曲形状に形成されていることが好ましい。
フィールドトレンチ３２の対向壁３２Ａ（非対向壁３２Ｂ）が半導体チップ２内において第１主面３との間で成す角度は、９０°以上９２°以下であってもよい。フィールドトレンチ３２は、開口から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。フィールドトレンチ３２の底壁は、第２主面４に向かう湾曲形状に形成されていることが好ましい。
【0042】
フィールドトレンチ３２は、第２幅Ｗ２を有している。第２幅Ｗ２は、フィールドトレンチ３２が延びる方向に直交する方向（つまり第２方向Ｙ）の幅である。第２幅Ｗ２は、０．５μｍ以上４μｍ以下であってもよい。第２幅Ｗ２は、０．５μｍ以上１μｍ以下、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、または、３μｍ以上４μｍ以下であってもよい。第２幅Ｗ２は、１μｍ以上２．５μｍ以下であることが好ましい。
【0043】
フィールドトレンチ３２は、第２深さＤ２を有している。第２深さＤ２は、１μｍ以上１０μｍ以下であってもよい。第２深さＤ２は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。第２深さＤ２は、１μｍ以上５μｍ以下であることが好ましい。
第２幅Ｗ２は、この形態では、ゲートトレンチ２２の第１幅Ｗ１を超えている。第２幅Ｗ２は、第１幅Ｗ１と等しくてもよい。第２幅Ｗ２が第１幅Ｗ１と等しいとは、第２幅Ｗ２の値が第１幅Ｗ１の値の±１０％以内の範囲に位置していることを意味する。第２深さＤ２は、ゲートトレンチ２２の第１深さＤ１と等しいことが好ましい。第２深さＤ２が第１深さＤ１と等しいとは、第２深さＤ２の値が第１深さＤ１の値の±１０％以内の範囲に位置していることを意味する。
第２幅Ｗ２は、この形態では、ゲートトレンチ２２の第１幅Ｗ１を超えている。第２幅Ｗ２は、第１幅Ｗ１と等しくてもよい。第２幅Ｗ２が第１幅Ｗ１と等しいとは、第２幅Ｗ２の値が第１幅Ｗ１の値の±１０％以内の範囲に位置していることを意味する。第２深さＤ２は、ゲートトレンチ２２の第１深さＤ１と等しいことが好ましい。第２深さＤ２が第１深さＤ１と等しいとは、第２深さＤ２の値が第１深さＤ１の値の±１０％以内の範囲に位置していることを意味する。
【0044】
フィールドトレンチ３２は、第２アスペクト比Ｄ２／Ｗ２を有している。第２アスペクト比Ｄ２／Ｗ２は、第２幅Ｗ２に対する第２深さＤ２の比である。第２アスペクト比Ｄ２／Ｗ２は、１を超えて５以下であることが好ましい。第２アスペクト比Ｄ２／Ｗ２は、３以上５以下であることが特に好ましい。第２アスペクト比Ｄ２／Ｗ２は、この形態では、ゲートトレンチ２２の第１アスペクト比Ｄ１／Ｗ１未満である。
【0045】
第３絶縁膜３３は、フィールドトレンチ３２の対向壁３２Ａ側の上壁面を被覆している。第３絶縁膜３３は、具体的には、ボディ領域２０の底部に対してフィールドトレンチ３２の開口側の領域に位置する上壁面を被覆している。第３絶縁膜３３は、ボディ領域２０に接している。第３絶縁膜３３は、半導体チップ２の一部を挟んでトレンチゲート構造２１の第１絶縁膜２３に対向している。第３絶縁膜３３は、この形態では、酸化シリコンを含む。
【0046】
第３絶縁膜３３は、トレンチゲート構造２１の第２絶縁膜２４の第２厚さＴ２よりも薄い第３厚さＴ３を有している。第３厚さＴ３は、フィールドトレンチ３２の壁面の法線方向に沿う第３絶縁膜３３の厚さである。第３厚さＴ３は、０．０１μｍ以上０．２μｍ以下であってもよい。第３厚さＴ３は、０．０１μｍ以上０．０５μｍ以下、０．０５μｍ以上０．１μｍ以下、０．１μｍ以上０．１５μｍ以下、または、０．１５μｍ以上０．２μｍ以下であってもよい。第３厚さＴ３は、０．０５μｍ以上０．１μｍ以下であることが好ましい。
【0047】
第３厚さＴ３は、トレンチゲート構造２１の第１絶縁膜２３の第１厚さＴ１と等しいことが好ましい。第３厚さＴ３が第１厚さＴ１と等しいとは、第３厚さＴ３の値が第１厚さＴ１の値の±１０％以内の範囲に位置していることを意味する。
第４絶縁膜３４は、フィールドトレンチ３２の底壁を介してフィールドトレンチ３２の対向壁３２Ａ側の下壁面および非対向壁３２Ｂを被覆している。第４絶縁膜３４は、具体的には、対向壁３２Ａ側においてボディ領域２０の底部に対して底壁側の下壁面を被覆し、第３絶縁膜３３に連なっている。第４絶縁膜３４は、対向壁３２Ａ側からフィールドトレンチ３２の底壁を介して非対向壁３２Ｂの下壁面を被覆している。第４絶縁膜３４は、非対向壁３２Ｂの上壁面をさらに被覆している。第４絶縁膜３４は、フィールドトレンチ３２の底壁側の領域においてＵ字状のリセス空間を区画している。第４絶縁膜３４は、ドリフト領域７に接している。
第４絶縁膜３４は、フィールドトレンチ３２の底壁を介してフィールドトレンチ３２の対向壁３２Ａ側の下壁面および非対向壁３２Ｂを被覆している。第４絶縁膜３４は、具体的には、対向壁３２Ａ側においてボディ領域２０の底部に対して底壁側の下壁面を被覆し、第３絶縁膜３３に連なっている。第４絶縁膜３４は、対向壁３２Ａ側からフィールドトレンチ３２の底壁を介して非対向壁３２Ｂの下壁面を被覆している。第４絶縁膜３４は、非対向壁３２Ｂの上壁面をさらに被覆している。第４絶縁膜３４は、フィールドトレンチ３２の底壁側の領域においてＵ字状のリセス空間を区画している。第４絶縁膜３４は、ドリフト領域７に接している。
【0048】
第４絶縁膜３４において対向壁３２Ａを被覆する部分は、半導体チップ２の一部を挟んでトレンチゲート構造２１の第２絶縁膜２４に対向している。第４絶縁膜３４において非対向壁３２Ｂを被覆する部分は、フィールドトレンチ３２の内部空間を挟んで第３絶縁膜３３に対向している。第４絶縁膜３４は、この形態では、酸化シリコンを含む。
第４絶縁膜３４は、第３絶縁膜３３の第３厚さＴ３よりも厚い第４厚さＴ４を有している。第４厚さＴ４は、フィールドトレンチ３２の壁面の法線方向に沿う第４絶縁膜３４の厚さである。第４厚さＴ４は、０．１μｍ以上１μｍ以下であってもよい。第４厚さＴ４は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、または、０．７５μｍ以上１μｍ以下であってもよい。第４厚さＴ４は、０．１５μｍ以上０．６５μｍ以下であることが好ましい。
第４絶縁膜３４は、第３絶縁膜３３の第３厚さＴ３よりも厚い第４厚さＴ４を有している。第４厚さＴ４は、フィールドトレンチ３２の壁面の法線方向に沿う第４絶縁膜３４の厚さである。第４厚さＴ４は、０．１μｍ以上１μｍ以下であってもよい。第４厚さＴ４は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、または、０．７５μｍ以上１μｍ以下であってもよい。第４厚さＴ４は、０．１５μｍ以上０．６５μｍ以下であることが好ましい。
【0049】
第４絶縁膜３４は、トレンチゲート構造２１の第２絶縁膜２４の第２厚さＴ２と等しいことが好ましい。第４厚さＴ４が第２厚さＴ２と等しいとは、第４厚さＴ４の値が第２厚さＴ２の値の±１０％以内の範囲に位置していることを意味する。
第３電極３５は、フィールドトレンチ３２の対向壁３２Ａ側において第３絶縁膜３３を挟んでフィールドトレンチ３２内の上側に埋設されている。第３電極３５は、第３絶縁膜３３を挟んでボディ領域２０に対向している。第３電極３５の底部は、ボディ領域２０の底部の深さ位置に対してフィールドトレンチ３２の底壁側に位置している。第３電極３５の底部は、第３絶縁膜３３を挟んでドリフト領域７に対向している。ボディ領域２０に対する第３電極３５の対向面積は、ドリフト領域７に対する第３電極３５の対向面積よりも大きい。
第３電極３５は、フィールドトレンチ３２の対向壁３２Ａ側において第３絶縁膜３３を挟んでフィールドトレンチ３２内の上側に埋設されている。第３電極３５は、第３絶縁膜３３を挟んでボディ領域２０に対向している。第３電極３５の底部は、ボディ領域２０の底部の深さ位置に対してフィールドトレンチ３２の底壁側に位置している。第３電極３５の底部は、第３絶縁膜３３を挟んでドリフト領域７に対向している。ボディ領域２０に対する第３電極３５の対向面積は、ドリフト領域７に対する第３電極３５の対向面積よりも大きい。
【0050】
第３電極３５は、半導体チップ２の一部を挟んでトレンチゲート構造２１の第１電極２５に対向している。第３電極３５は、この形態では、導電性ポリシリコンを含む。第３電極３５は、ゲート電極として形成されていてもよい。この場合、制御電位としてのゲート電位が第３電極３５に印加されてもよい。
第３電極３５は、平面視において第１方向Ｘに延びる帯状に形成されている。第３電極３５は、この形態では、第２方向Ｙに関して第１電極２５の第１電極幅ＷＥ１未満の第２電極幅ＷＥ２を有している。これにより、フィールドトレンチ構造３１を幅狭化できる。むろん、第１電極幅ＷＥ１と等しい第２電極幅ＷＥ２を有する第３電極３５が形成されてもよい。
第３電極３５は、平面視において第１方向Ｘに延びる帯状に形成されている。第３電極３５は、この形態では、第２方向Ｙに関して第１電極２５の第１電極幅ＷＥ１未満の第２電極幅ＷＥ２を有している。これにより、フィールドトレンチ構造３１を幅狭化できる。むろん、第１電極幅ＷＥ１と等しい第２電極幅ＷＥ２を有する第３電極３５が形成されてもよい。
【0051】
第４電極３６は、フィールドトレンチ３２の非対向壁３２Ｂ側において第４絶縁膜３４を挟んでフィールドトレンチ３２内の下側および上側に埋設されている。第４電極３６は、フィールドトレンチ３２の深さ方向に第３電極３５の底部を横切っている。第４電極３６は、第４絶縁膜３４を挟んでドリフト領域７に対向している。第４電極３６は、半導体チップ２の一部を挟んでトレンチゲート構造２１の第２電極２６に対向している。
【0052】
第４電極３６は、具体的には、フィールドトレンチ３２の深さ方向に関して下電極部３６Ａおよび上電極部３６Ｂを含む。下電極部３６Ａは、第３電極３５の底部に対してフィールドトレンチ３２の底壁側に位置している。下電極部３６Ａは、第１主面３に平行な横方向に第３電極３５に対向せず、第４絶縁膜３４のみに接している。
下電極部３６Ａは、第３電極３５の直下の領域においてフィールドトレンチ３２の深さ方向に第３電極３５に対向する部分を含む。下電極部３６Ａは、半導体チップ２の一部を挟んでトレンチゲート構造２１の第２電極２６に対向している。一方、上電極部３６Ｂは、第３電極３５の底部に対してフィールドトレンチ３２の開口側に位置している。上電極部３６Ｂは、第１主面３に平行な横方向に第３電極３５に対向している。
下電極部３６Ａは、第３電極３５の直下の領域においてフィールドトレンチ３２の深さ方向に第３電極３５に対向する部分を含む。下電極部３６Ａは、半導体チップ２の一部を挟んでトレンチゲート構造２１の第２電極２６に対向している。一方、上電極部３６Ｂは、第３電極３５の底部に対してフィールドトレンチ３２の開口側に位置している。上電極部３６Ｂは、第１主面３に平行な横方向に第３電極３５に対向している。
【0053】
第４電極３６は、第４絶縁膜３４を挟んでフィールドトレンチ３２の非対向壁３２Ｂ側から対向壁３２Ａ側に引き出された１つまたは複数（この形態では３つ）の引き出し電極３６Ｃを含む。複数の引き出し電極３６Ｃは、第４電極３６の下電極部３６Ａおよび上電極部３６Ｂによってそれぞれ形成されている。複数の引き出し電極３６Ｃは、この形態では、フィールドトレンチ３２の一方側（第３側面５Ｃ側）の一端部、他方側（第４側面５Ｄ側）の他端部、および、中央部に形成されている。中央部の引き出し電極３６Ｃは、第３電極３５をフィールドトレンチ３２の一方側（第３側面５Ｃ側）の部分および他方側（第４側面５Ｄ側）の部分に２分割している。
【0054】
複数の引き出し電極３６Ｃは、第１方向Ｘに第３電極３５に対向している。複数の引き出し電極３６Ｃは、複数のトレンチゲート構造２１の複数の引き出し電極２６Ａを第２方向Ｙにそれぞれ横切る複数のラインを設定した時、当該複数のライン上に位置している。これにより、複数の引き出し電極３６Ｃは、半導体チップ２の一部を挟んで複数の引き出し電極２６Ａに１対１対応の関係で対向している。引き出し電極３６Ｃの配置および個数は任意であり、引き出し電極２６Ａ（第２電極２６）のレイアウトに応じて適宜調整される。
【0055】
第４電極３６は、この形態では、導電性ポリシリコンを含む。第４電極３６は、フィールド電極として形成されている。第４電極３６には、基準電位としてのソース電位（たとえばグランド電位）が印加される。
第２中間絶縁膜３７は、第３電極３５および第４電極３６の間に介在し、第３電極３５および第４電極３６を絶縁分離させている。第２中間絶縁膜３７は、第３絶縁膜３３および第４絶縁膜３４に連なっている。第２中間絶縁膜３７は、半導体チップ２の一部を挟んでトレンチゲート構造２１の第１中間絶縁膜２７に対向している。第２中間絶縁膜３７は、この形態では、酸化シリコンを含む。
第２中間絶縁膜３７は、第３電極３５および第４電極３６の間に介在し、第３電極３５および第４電極３６を絶縁分離させている。第２中間絶縁膜３７は、第３絶縁膜３３および第４絶縁膜３４に連なっている。第２中間絶縁膜３７は、半導体チップ２の一部を挟んでトレンチゲート構造２１の第１中間絶縁膜２７に対向している。第２中間絶縁膜３７は、この形態では、酸化シリコンを含む。
【0056】
第２中間絶縁膜３７は、具体的には、第３中間部分３７Ａおよび第４中間部分３７Ｂを含む。第３中間部分３７Ａは、第３電極３５の直下に位置し、フィールドトレンチ３２の深さ方向に第３電極３５および第４電極３６（下電極部３６Ａ）を電気的に絶縁させている。第３中間部分３７Ａは、半導体チップ２の一部を挟んで第１中間絶縁膜２７の第１中間部分２７Ａに対向している。
【0057】
第３中間部分３７Ａは、法線方向Ｚに関して第３絶縁膜３３の第３厚さＴ３よりも厚い第３中間厚さＴＭ３を有している。第３中間厚さＴＭ３は、０．０５μｍ以上１μｍ以下であってもよい。第３中間厚さＴＭ３は、０．０５μｍ以上１μｍ以下、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、または、０．７５μｍ以上１μｍ以下であってもよい。第３中間厚さＴＭ３は、０．２μｍ以上０．５μｍ以下であることが好ましい。
【0058】
第３中間厚さＴＭ３は、第１中間絶縁膜２７の第１中間厚さＴＭ１と等しいことが好ましい。第３中間厚さＴＭ３が第１中間厚さＴＭ１と等しいとは、第３中間厚さＴＭ３の値が第１中間厚さＴＭ１の値の±１０％以内の範囲に位置していることを意味する。
第４中間部分３７Ｂは、平面視において第３電極３５の周縁を被覆し、第１主面３に平行な横方向に第３電極３５および第４電極３６（上電極部３６Ｂ）を電気的に絶縁させている。第４中間部分３７Ｂは、第１主面３に平行な横方向に関して第４中間厚さＴＭ４を有している。第４中間厚さＴＭ４は任意であり、第３中間厚さＴＭ３よりも厚くてもよいし、第３中間厚さＴＭ３よりも薄くてもよい。
第４中間部分３７Ｂは、平面視において第３電極３５の周縁を被覆し、第１主面３に平行な横方向に第３電極３５および第４電極３６（上電極部３６Ｂ）を電気的に絶縁させている。第４中間部分３７Ｂは、第１主面３に平行な横方向に関して第４中間厚さＴＭ４を有している。第４中間厚さＴＭ４は任意であり、第３中間厚さＴＭ３よりも厚くてもよいし、第３中間厚さＴＭ３よりも薄くてもよい。
【0059】
第４中間厚さＴＭ４は、０．０５μｍ以上１５μｍ以下であってもよい。第４中間厚さＴＭ４は、０．０５μｍ以上１μｍ以下、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、または、１０μｍ以上１５μｍ以下であってもよい。第４中間厚さＴＭ４は、３μｍ以上５μｍ以下であることが好ましい。
第４中間厚さＴＭ４は、第１中間絶縁膜２７の第２中間厚さＴＭ２と等しいことが好ましい。第４中間厚さＴＭ４が第２中間厚さＴＭ２と等しいとは、第４中間厚さＴＭ４の値が第２中間厚さＴＭ２の値の±１０％以内の範囲に位置していることを意味する。
第４中間厚さＴＭ４は、第１中間絶縁膜２７の第２中間厚さＴＭ２と等しいことが好ましい。第４中間厚さＴＭ４が第２中間厚さＴＭ２と等しいとは、第４中間厚さＴＭ４の値が第２中間厚さＴＭ２の値の±１０％以内の範囲に位置していることを意味する。
【0060】
図７を参照して、第２フィールドトレンチ構造３１Ｂは、第２トレンチゲート構造２１Ｂに隣り合うように、第２トレンチゲート構造２１Ｂから第２間隔Ｐ２を空けて非活性領域１４に形成されている。第２フィールドトレンチ構造３１Ｂは、第１方向Ｘに延びる帯状に形成されている。つまり、第２フィールドトレンチ構造３１Ｂは、第２トレンチゲート構造２１Ｂに対して平行に延びている。第２フィールドトレンチ構造３１Ｂは、第１主面３の他方側（第２側面５Ｂ側）の領域に第２活性領域１２を区画し、第１主面３の一方側（第１側面５Ａ側）の領域に非活性領域１４を区画している。
【0061】
第２フィールドトレンチ構造３１Ｂは、第１フィールドトレンチ構造３１Ａと同様に、フィールドトレンチ３２、第３絶縁膜３３、第４絶縁膜３４、第３電極３５、第４電極３６および第２中間絶縁膜３７を含む横型スプリット電極構造を有している。第２フィールドトレンチ構造３１Ｂは、フィールドトレンチ３２の長さおよび引き出し電極３６Ｃ（第４電極３６）のレイアウトが異なる点を除いて第１フィールドトレンチ構造３１Ａと同様の構造を有している。第２フィールドトレンチ構造３１Ｂについての具体的な説明は省略される。
【0062】
図７を参照して、第３フィールドトレンチ構造３１Ｃは、第３トレンチゲート構造２１Ｃに隣り合うように、第３トレンチゲート構造２１Ｃから第２間隔Ｐ２を空けて非活性領域１４に形成されている。第３フィールドトレンチ構造３１Ｃは、第１方向Ｘに延びる帯状に形成されている。つまり、第３フィールドトレンチ構造３１Ｃは、第３トレンチゲート構造２１Ｃに対して平行に延びている。第３フィールドトレンチ構造３１Ｃは、第１主面３の他方側（第２側面５Ｂ側）の領域に第３活性領域１３を区画し、第１主面３の一方側（第１側面５Ａ側）の領域に非活性領域１４を区画している。
【0063】
第３フィールドトレンチ構造３１Ｃは、第１フィールドトレンチ構造３１Ａと同様に、フィールドトレンチ３２、第３絶縁膜３３、第４絶縁膜３４、第３電極３５、第４電極３６および第２中間絶縁膜３７を含む横型スプリット電極構造を有している。第３フィールドトレンチ構造３１Ｃは、フィールドトレンチ３２の長さおよび引き出し電極３６Ｃ（第４電極３６）のレイアウトが異なる点を除いて第１フィールドトレンチ構造３１Ａと同様の構造を有している。第３フィールドトレンチ構造３１Ｃについての具体的な説明は省略される。
【0064】
図３および図４を参照して、半導体装置１は、ボディ領域２０の表層部において複数のゲートトレンチ２２（トレンチゲート構造２１）に沿う領域にそれぞれ形成されたｎ＋型の複数のソース領域４１を含む。各ソース領域４１は、ドリフト領域７のｎ型不純物濃度を超えるｎ型不純物濃度を有している。各ソース領域４１のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
【0065】
複数のソース領域４１は、平面視において複数のゲートトレンチ２２に沿って延びる帯状にそれぞれ形成されている。各ソース領域４１は、対応するゲートトレンチ２２から露出する第１絶縁膜２３を被覆している。つまり、各ソース領域４１は、第１絶縁膜２３を挟んで第１電極２５に対向している。各ソース領域４１の底部は、ボディ領域２０の底部から間隔を空けて第１主面３側の領域に位置している。各ソース領域４１は、ドリフト領域７との間でＭＩＳＦＥＴのチャネルを画定している。
【0066】
半導体装置１は、活性領域１０において複数のゲートトレンチ２２（トレンチゲート構造２１）の間の領域にそれぞれ形成された複数のソースコンタクト孔４２を含む。複数のソースコンタクト孔４２は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成されている。複数のソースコンタクト孔４２は、平面視において第１方向Ｘに延びるストライプ状に形成されている。
【0067】
複数のソースコンタクト孔４２は、１つのゲートトレンチ２２を挟み込む態様で、第２方向Ｙに沿って複数のゲートトレンチ２２と交互に形成されている。第１方向Ｘに関して、各ソースコンタクト孔４２の長さは、各ゲートトレンチ２２の長さ未満であることが好ましい。各ソースコンタクト孔４２は、平面視においてゲートトレンチ２２から間隔を空けて形成されている。各ソースコンタクト孔４２は、ソース領域４１を横切る深さに形成されている。各ソースコンタクト孔４２の底壁は、ボディ領域２０の底部およびソース領域４１の底部の間の領域に位置している。各ソースコンタクト孔４２は、両サイドからソース領域４１を露出させている。
【0068】
半導体装置１は、ボディ領域２０内において複数のソースコンタクト孔４２に沿う領域にそれぞれ形成されたｐ＋型の複数のコンタクト領域４３を含む。各コンタクト領域４３は、ボディ領域２０のｐ型不純物濃度を超えるｐ型不純物濃度を有している。各コンタクト領域４３のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
【0069】
各コンタクト領域４３は、ボディ領域２０において各ソースコンタクト孔４２の底壁に沿う領域に形成されている。各コンタクト領域４３は、ボディ領域２０の底部から各ソースコンタクト孔４２の底壁側に間隔を空けて形成されている。各コンタクト領域４３は、各ソースコンタクト孔４２の底壁の全域を被覆している。各コンタクト領域４３は、各ソースコンタクト孔４２の側壁を被覆していてもよい。各コンタクト領域４３は、複数のソース領域４１に電気的に接続されている。
【0070】
図４～図６を参照して、半導体装置１は、第１主面３を被覆する主面絶縁膜５０を含む。主面絶縁膜５０は、複数のフィールドトレンチ構造３１および複数のトレンチゲート構造２１を選択的に被覆している。主面絶縁膜５０は、この形態では、第１主面３側からこの順に積層された第１主面絶縁膜５１および第２主面絶縁膜５２を含む積層構造を有している。
【0071】
第１主面絶縁膜５１は、この形態では、酸化シリコンを含む。第１主面絶縁膜５１は、第１主面３を被覆し、第１絶縁膜２３、第２絶縁膜２４、第３絶縁膜３３および第４絶縁膜３４に連なっている。第２主面絶縁膜５２は、この形態では、酸化シリコンを含む。第２主面絶縁膜５２は、複数のフィールドトレンチ構造３１および複数のトレンチゲート構造２１を選択的に被覆している。第２主面絶縁膜５２は、第１主面絶縁膜５１の厚さを超える厚さを有している。
【0072】
主面絶縁膜５０は、複数のゲート開口５３、複数のソース開口５４および複数のソースコンタクト開口５５を有している。複数のゲート開口５３は、主面絶縁膜５０において複数のトレンチゲート構造２１を被覆する部分、および、複数のフィールドトレンチ構造３１を被覆する部分にそれぞれ形成されている。複数のゲート開口５３は、複数の第１電極２５および複数の第３電極３５をそれぞれ露出させている。複数のゲート開口５３は、複数のトレンチゲート構造２１の一端部および／または他端部をそれぞれ露出させていてもよい。複数のゲート開口５３は、第２方向Ｙに間隔を空けて一列に配列されていることが好ましい。
【0073】
複数のソース開口５４は、主面絶縁膜５０において複数のトレンチゲート構造２１を被覆する部分、および、複数のフィールドトレンチ構造３１を被覆する部分にそれぞれ形成されている。複数のソース開口５４は、複数のトレンチゲート構造２１の第２電極２６（引き出し電極２６Ａ）および複数のフィールドトレンチ構造３１の第４電極３６（引き出し電極３６Ｃ）をそれぞれ露出させている。
【0074】
複数のソース開口５４は、引き出し電極２６Ａの配置および引き出し電極３６Ｃの配置に応じて、第２方向Ｙに間隔を空けて一列に配列されている。複数のソース開口５４は、この形態では、中央部に位置する複数の引き出し電極２６Ａおよび引き出し電極３６Ｃを露出させ、両端に位置する複数の引き出し電極２６Ａおよび複数の引き出し電極３６Ｃを露出させていない。つまり、両端に位置する複数の引き出し電極２６Ａおよび複数の引き出し電極３６Ｃは、主面絶縁膜５０によって被覆されている。
【0075】
複数のソースコンタクト開口５５は、主面絶縁膜５０において複数のトレンチゲート構造２１の間の領域を被覆する部分にそれぞれ形成されている。複数のソースコンタクト開口５５は、複数のソースコンタクト孔４２を１対１対応の関係でそれぞれ露出させている。複数のソースコンタクト開口５５は、複数のソースコンタクト孔４２に整合する平面形状を有し、複数のソースコンタクト孔４２にそれぞれ連通している。
【0076】
半導体装置１は、主面絶縁膜５０に埋設された複数のゲートプラグ電極５６および複数のソースプラグ電極５７を含む。複数のゲートプラグ電極５６は、複数のゲート開口５３にそれぞれ埋設されている。複数のゲートプラグ電極５６は、対応するゲート開口５３内においてトレンチゲート構造２１の第１電極２５およびフィールドトレンチ構造３１の第３電極３５にそれぞれ電気的に接続されている。
【0077】
複数のソースプラグ電極５７は、複数のソース開口５４および複数のソースコンタクト開口５５にそれぞれ埋設されている。複数のソースプラグ電極５７は、対応するソース開口５４内においてトレンチゲート構造２１の引き出し電極２６Ａ（第２電極２６）およびフィールドトレンチ構造３１の引き出し電極３６Ｃ（第４電極３６）にそれぞれ電気的に接続されている。また、複数のソースプラグ電極５７は、対応するソースコンタクト開口５５からソースコンタクト孔４２内に入り込み、ソース領域４１およびコンタクト領域４３にそれぞれ電気的に接続されている。
【0078】
ゲートプラグ電極５６およびソースプラグ電極５７は、主面絶縁膜５０側からこの順に積層されたバリア電極５８および主電極５９を含む積層構造を有している。バリア電極５８は、主面絶縁膜５０に沿って膜状に形成され、リセス空間を区画している。バリア電極５８は、Ｔｉ層およびＴｉＮ層のうちの少なくとも１つを含む。主電極５９は、バリア電極５８を挟んで主面絶縁膜５０に埋設されている。主電極５９は、タングステンを含む。
【0079】
図１および図２を参照して、半導体装置１は、主面絶縁膜５０の上に形成されたゲート主面電極６１を含む。ゲート主面電極６１は、複数のゲートプラグ電極５６を介して複数のトレンチゲート構造２１の第１電極２５および複数のフィールドトレンチ構造３１の第３電極３５に電気的に接続されている。図１、図２、図３および図７では、第１電極２５および第３電極３５に対するゲート主面電極６１の接続部が、×印によって示されている。
【0080】
ゲート主面電極６１は、具体的には、ゲートパッド電極６２およびゲートフィンガー電極６３を一体的に含む。ゲートパッド電極６２は、導線（たとえばボンディングワイヤ）等に外部接続される外部端子部である。ゲートパッド電極６２は、主面絶縁膜５０において第１主面３のパッド領域１６を被覆する部分の上に形成されている。したがって、ゲートパッド電極６２は、平面視においてトレンチゲート構造２１およびフィールドトレンチ構造３１に重ならない領域に形成されている。ゲートパッド電極６２は、平面視において四角形状に形成されている。
【0081】
ゲートフィンガー電極６３は、ゲートパッド電極６２から主面絶縁膜５０の上にライン状に引き出され、平面視において第１主面３の内方領域を複数方向から区画している。ゲートフィンガー電極６３は、この形態では、平面視において第１主面３の内方領域を３方向から区画するように第１側面５Ａ、第３側面５Ｃおよび第４側面５Ｄに沿って延びるＣ字形状に形成され、第２側面５Ｂ側の領域を開放させている。
【0082】
ゲートフィンガー電極６３は、複数のゲートプラグ電極５６に電気的に接続されている。ゲートフィンガー電極６３は、複数のゲートプラグ電極５６を介して複数のトレンチゲート構造２１の第１電極２５およびフィールドトレンチ構造３１の第３電極３５に電気的に接続されている。
半導体装置１は、ゲート主面電極６１から間隔を空けて主面絶縁膜５０の上に形成されたソース主面電極６４を含む。ソース主面電極６４は、複数のソースプラグ電極５７を介して、複数のトレンチゲート構造２１の第２電極２６（引き出し電極２６Ａ）、複数のフィールドトレンチ構造３１の第４電極３６（引き出し電極３６Ｃ）、ソース領域４１およびコンタクト領域４３に電気的に接続されている。図１、図２、図３および図７では、第２電極２６および第４電極３６に対するソース主面電極６４の接続部が、×印によって示されている。
半導体装置１は、ゲート主面電極６１から間隔を空けて主面絶縁膜５０の上に形成されたソース主面電極６４を含む。ソース主面電極６４は、複数のソースプラグ電極５７を介して、複数のトレンチゲート構造２１の第２電極２６（引き出し電極２６Ａ）、複数のフィールドトレンチ構造３１の第４電極３６（引き出し電極３６Ｃ）、ソース領域４１およびコンタクト領域４３に電気的に接続されている。図１、図２、図３および図７では、第２電極２６および第４電極３６に対するソース主面電極６４の接続部が、×印によって示されている。
【0083】
ソース主面電極６４は、具体的には、ソースパッド電極６５を含む。ソースパッド電極６５は、導線（たとえばボンディングワイヤ）等に外部接続される外部端子部である。ソースパッド電極６５は、主面絶縁膜５０において活性領域１０を被覆する部分の上に形成されている。ソースパッド電極６５は、平面視においてゲート主面電極６１の内周縁によって区画された領域に多角形状に形成されている。
【0084】
ソースパッド電極６５は、複数のソースプラグ電極５７に電気的に接続されている。ソースパッド電極６５は、複数のソースプラグ電極５７を介して複数のトレンチゲート構造２１の第２電極２６（引き出し電極２６Ａ）および複数のフィールドトレンチ構造３１の第４電極３６（引き出し電極３６Ｃ）に電気的に接続されている。また、ソースパッド電極６５は、複数のソースプラグ電極５７を介してソース領域４１およびコンタクト領域４３に電気的に接続されている。
【0085】
ゲート主面電極６１およびソース主面電極６４は、主面絶縁膜５０側からこの順に積層されたバリア電極６８および主電極６９をそれぞれ含む。バリア電極６８は、主面絶縁膜５０の上に膜状に形成されている。バリア電極６８は、Ｔｉ層およびＴｉＮ層のうちの少なくとも１つを含む。主電極６９は、バリア電極６８の上に膜状に形成されている。主電極６９は、純Ｃｕ層（純度が９９％以上のＣｕ層）、純Ａｌ層（純度が９９％以上のＡｌ層）、ＡｌＳｉ合金層、ＡｌＣｕ合金層およびＡｌＳｉＣｕ合金層のうちの少なくとも１つを含む。
【0086】
半導体装置１は、第２主面４の上に形成されたドレイン電極７０を含む。ドレイン電極７０は、第２主面４の全域を被覆している。ドレイン電極７０は、第２主面４（ドレイン領域６）との間でオーミック接触を形成している。
ドレイン電極７０は、Ｔｉ層、Ｎｉ層、Ｐｄ層、Ａｕ層およびＡｇ層のうちの少なくとも１つを含む。ドレイン電極７０は、Ｔｉ層、Ｎｉ層、Ｐｄ層、Ａｕ層およびＡｇ層のうちの少なくとも２つを任意の順序で積層した積層構造を有していてもよい。ドレイン電極７０は、Ｔｉ層、Ｎｉ層、Ｐｄ層、Ａｕ層またはＡｇ層からなる単層構造を有していてもよい。ドレイン電極７０は、オーミック電極としてのＴｉ層を含むことが好ましい。ドレイン電極７０は、この形態では、第２主面４側からこの順に積層されたＴｉ層、Ｎｉ層、Ｐｄ層、Ａｕ層およびＡｇ層を含む積層構造を有している。
ドレイン電極７０は、Ｔｉ層、Ｎｉ層、Ｐｄ層、Ａｕ層およびＡｇ層のうちの少なくとも１つを含む。ドレイン電極７０は、Ｔｉ層、Ｎｉ層、Ｐｄ層、Ａｕ層およびＡｇ層のうちの少なくとも２つを任意の順序で積層した積層構造を有していてもよい。ドレイン電極７０は、Ｔｉ層、Ｎｉ層、Ｐｄ層、Ａｕ層またはＡｇ層からなる単層構造を有していてもよい。ドレイン電極７０は、オーミック電極としてのＴｉ層を含むことが好ましい。ドレイン電極７０は、この形態では、第２主面４側からこの順に積層されたＴｉ層、Ｎｉ層、Ｐｄ層、Ａｕ層およびＡｇ層を含む積層構造を有している。
【0087】
図８Ａ～図８Ｕは、図１に示す半導体装置１の製造方法の一例を説明するための断面図である。図８Ａ～図８Ｕは、図４に対応する部分の断面図である。
図８Ａを参照して、半導体チップ２のベースとなるエピタキシャルウエハ８１が用意される。エピタキシャルウエハ８１は、一方側の第１ウエハ主面８２および他方側の第２ウエハ主面８３を有している。第１ウエハ主面８２および第２ウエハ主面８３は、半導体チップ２の第１主面３および第２主面４にそれぞれ対応している。
図８Ａを参照して、半導体チップ２のベースとなるエピタキシャルウエハ８１が用意される。エピタキシャルウエハ８１は、一方側の第１ウエハ主面８２および他方側の第２ウエハ主面８３を有している。第１ウエハ主面８２および第２ウエハ主面８３は、半導体チップ２の第１主面３および第２主面４にそれぞれ対応している。
【0088】
エピタキシャルウエハ８１は、ｎ＋型の半導体ウエハ８４およびｎ型のエピタキシャル層８５を含む積層構造を有している。エピタキシャル層８５は、半導体ウエハ８４の主面からシリコンをエピタキシャル成長させることによって形成されている。半導体ウエハ８４はドレイン領域６のベースとなり、エピタキシャル層８５はドリフト領域７のベースとなる。
【0089】
次に、図８Ｂを参照して、所定パターンを有するハードマスク８６が、第１ウエハ主面８２の上に形成される。ハードマスク８６は、第１ウエハ主面８２において複数のゲートトレンチ２２および複数のフィールドトレンチ３２を形成すべき領域を露出させ、それら以外の領域を被覆している。ハードマスク８６は、ＣＶＤ（Chemical Vapor Deposition）法または酸化処理法（たとえば熱酸化処理法）によって形成されてもよい。ハードマスク８６は、レジストマスク（図示せず）を介するエッチング法によってパターニングされてもよい。
【0090】
次に、第１ウエハ主面８２の不要な部分が、ハードマスク８６を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、複数のゲートトレンチ２２および複数のフィールドトレンチ３２が、第１ウエハ主面８２に形成される。ハードマスク８６は、その後、除去される。
【0091】
次に、図８Ｃを参照して、第１ベース絶縁膜８７が、第１ウエハ主面８２の上に形成される。第１ベース絶縁膜８７は、第２絶縁膜２４および第４絶縁膜３４のベースとなる。第１ベース絶縁膜８７は、第１ウエハ主面８２、複数のゲートトレンチ２２の壁面および複数のフィールドトレンチ３２の壁面に沿って膜状に形成される。第１ベース絶縁膜８７は、ＣＶＤ法および／または酸化処理法（たとえば熱酸化処理法）によって形成されてもよい。
【0092】
次に、図８Ｄを参照して、第１ベース電極層８８が、第１ベース絶縁膜８７の上に形成される。第１ベース電極層８８は、導電性ポリシリコンを含み、第２電極２６および第４電極３６のベースとなる。第１ベース電極層８８は、第１ベース絶縁膜８７を挟んで複数のゲートトレンチ２２および複数のフィールドトレンチ３２を埋めて、第１ウエハ主面８２を被覆する。第１ベース電極層８８は、ＣＶＤ法によって形成されてもよい。
【0093】
次に、図８Ｅを参照して、第１ベース電極層８８の不要な部分が、エッチング法によって第１ベース絶縁膜８７が露出するまで除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。
次に、図８Ｆを参照して、所定パターンを有するレジストマスク８９が第１ウエハ主面８２の上に形成される。レジストマスク８９は、複数のゲートトレンチ２２を露出させ、かつ、複数のフィールドトレンチ３２を部分的に露出させている。次に、第１ベース電極層８８の不要な部分が、レジストマスク８９を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、第２電極２６および第４電極３６が形成される。
次に、図８Ｆを参照して、所定パターンを有するレジストマスク８９が第１ウエハ主面８２の上に形成される。レジストマスク８９は、複数のゲートトレンチ２２を露出させ、かつ、複数のフィールドトレンチ３２を部分的に露出させている。次に、第１ベース電極層８８の不要な部分が、レジストマスク８９を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、第２電極２６および第４電極３６が形成される。
【0094】
次に、図８Ｇを参照して、第１ベース絶縁膜８７の不要な部分が、レジストマスク８９を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、第２絶縁膜２４および第４絶縁膜３４が形成される。レジストマスク８９は、その後、除去される。
次に、図８Ｈを参照して、第２ベース絶縁膜９０が、第１ウエハ主面８２の上に形成される。第２ベース絶縁膜９０は、酸化シリコンを含み、第１中間絶縁膜２７の第１中間部分２７Ａおよび第２中間絶縁膜３７の第３中間部分３７Ａのベースとなる。第２ベース絶縁膜９０は、複数のゲートトレンチ２２および複数のフィールドトレンチ３２を埋めて、第１ウエハ主面８２を被覆する。第２ベース絶縁膜９０は、ＣＶＤ法によって形成されてもよい。
次に、図８Ｈを参照して、第２ベース絶縁膜９０が、第１ウエハ主面８２の上に形成される。第２ベース絶縁膜９０は、酸化シリコンを含み、第１中間絶縁膜２７の第１中間部分２７Ａおよび第２中間絶縁膜３７の第３中間部分３７Ａのベースとなる。第２ベース絶縁膜９０は、複数のゲートトレンチ２２および複数のフィールドトレンチ３２を埋めて、第１ウエハ主面８２を被覆する。第２ベース絶縁膜９０は、ＣＶＤ法によって形成されてもよい。
【0095】
次に、図８Ｉを参照して、第２ベース絶縁膜９０の不要な部分が、エッチング法によって第１ウエハ主面８２が露出するまで除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。
次に、図８Ｊを参照して、所定パターンを有するレジストマスク９１が第１ウエハ主面８２の上に形成される。レジストマスク９１は、複数のゲートトレンチ２２を露出させ、かつ、複数のフィールドトレンチ３２を部分的に露出させている。次に、第２ベース絶縁膜９０の不要な部分が、レジストマスク９１を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。
次に、図８Ｊを参照して、所定パターンを有するレジストマスク９１が第１ウエハ主面８２の上に形成される。レジストマスク９１は、複数のゲートトレンチ２２を露出させ、かつ、複数のフィールドトレンチ３２を部分的に露出させている。次に、第２ベース絶縁膜９０の不要な部分が、レジストマスク９１を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。
【0096】
これにより、第１中間絶縁膜２７（第１中間部分２７Ａおよび第２中間部分２７Ｂ）および第２中間絶縁膜３７（第３中間部分３７Ａおよび第４中間部分３７Ｂ）が形成される。レジストマスク９１は、その後、除去される。第２中間部分２７Ｂの第２中間厚さＴＭ２および第４中間部分３７Ｂの第４中間厚さＴＭ４は、レジストマスク９１のレイアウトによって任意の値に調整される。
【0097】
次に、図８Ｋを参照して、第３ベース絶縁膜９２が、第１ウエハ主面８２、複数のゲートトレンチ２２の壁面および複数のフィールドトレンチ３２の壁面に沿って膜状に形成される。第３ベース絶縁膜９２は、第１絶縁膜２３、第３絶縁膜３３、第１中間絶縁膜２７の第２中間部分２７Ｂ、第２中間絶縁膜３７の第４中間部分３７Ｂおよび第１主面絶縁膜５１となる。第３ベース絶縁膜９２は、ＣＶＤ法および／または酸化処理法（たとえば熱酸化処理法）によって形成されてもよい。
【0098】
次に、図８Ｌを参照して、第２ベース電極層９３が、第３ベース絶縁膜９２の上に形成される。第２ベース電極層９３は、導電性ポリシリコンを含み、第１電極２５および第３電極３５のベースとなる。第２ベース電極層９３は、第３ベース絶縁膜９２を挟んで複数のゲートトレンチ２２および複数のフィールドトレンチ３２を埋めて、第１ウエハ主面８２を被覆する。第２ベース電極層９３は、ＣＶＤ法によって形成されてもよい。
【0099】
次に、図８Ｍを参照して、第２ベース電極層９３の不要な部分が、エッチング法によって第１主面絶縁膜５１が露出するまで除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、第１電極２５および第３電極３５が形成される。また、複数のトレンチゲート構造２１および複数のフィールドトレンチ構造３１が形成される。
【0100】
次に、図８Ｎを参照して、ボディ領域２０が、第１ウエハ主面８２の表層部に形成される。ボディ領域２０は、イオン注入マスク（図示せず）を介するイオン注入法によって第１ウエハ主面８２の表層部にｐ型不純物を導入することによって形成される。ボディ領域２０のｐ型不純物は、具体的には、第１ウエハ主面８２およびゲートトレンチ２２の側壁から第１ウエハ主面８２の表層部に導入される。
【0101】
また、ソース領域４１が、第１ウエハ主面８２の表層部に形成される。ソース領域４１は、イオン注入マスク（図示せず）を介するイオン注入法によって第１ウエハ主面８２の表層部にｎ型不純物を導入することによって形成される。ソース領域４１のｎ型不純物は、具体的には、第１ウエハ主面８２およびゲートトレンチ２２の側壁から第１ウエハ主面８２の表層部に導入される。ソース領域４１は、ボディ領域２０の形成工程後に形成されてもよいし、ボディ領域２０の形成工程に先立って形成されてもよい。
【0102】
次に、図８Ｏを参照して、第２主面絶縁膜５２が、第１主面絶縁膜５１の上に形成される。第２主面絶縁膜５２は、複数のトレンチゲート構造２１および複数のフィールドトレンチ構造３１を一括して被覆する。第２主面絶縁膜５２は、酸化シリコンを含む。第２主面絶縁膜５２は、ＣＶＤ法によって形成されてもよい。これにより、第１主面絶縁膜５１および第２主面絶縁膜５２を含む主面絶縁膜５０が形成される。
【0103】
次に、図８Ｐを参照して、所定パターンを有するレジストマスク９４が、主面絶縁膜５０の上に形成される。レジストマスク９４は、主面絶縁膜５０において複数のゲート開口５３、複数のソース開口５４および複数のソースコンタクト開口５５を形成すべき領域を露出させ、それら以外の領域を被覆している。
次に、主面絶縁膜５０の不要な部分が、レジストマスク９４を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、複数のゲート開口５３、複数のソース開口５４および複数のソースコンタクト開口５５が主面絶縁膜５０に形成される。
次に、主面絶縁膜５０の不要な部分が、レジストマスク９４を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、複数のゲート開口５３、複数のソース開口５４および複数のソースコンタクト開口５５が主面絶縁膜５０に形成される。
【0104】
次に、第１ウエハ主面８２において複数のソースコンタクト開口５５から露出する部分が、複数のソースコンタクト開口５５を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、複数のソースコンタクト開口５５に連通する複数のソースコンタクト孔４２が、第１ウエハ主面８２に形成される。レジストマスク９４は、ソースコンタクト孔４２の形成後に除去されてもよいし、ソースコンタクト開口５５の形成後に除去されてもよい。
【0105】
次に、コンタクト領域４３が、ボディ領域２０の表層部においてソースコンタクト孔４２の底壁に沿う領域に形成される。コンタクト領域４３は、イオン注入マスク（図示せず）を介するイオン注入法によってソースコンタクト孔４２の底壁にｐ型不純物を導入することによって形成される。
次に、図８Ｑを参照して、第３ベース電極層９５が、主面絶縁膜５０の上に形成される。第３ベース電極層９５は、複数のゲートプラグ電極５６および複数のソースプラグ電極５７のベースとなる。第３ベース電極層９５は、主面絶縁膜５０側からこの順に積層されたバリア電極５８および主電極５９を含む。バリア電極５８は、Ｔｉ層およびＴｉＮ層のうちの少なくとも１つを含む。主電極５９は、タングステンを含む。バリア電極５８および主電極５９は、スパッタ法および／または蒸着法によってそれぞれ形成されてもよい。
次に、図８Ｑを参照して、第３ベース電極層９５が、主面絶縁膜５０の上に形成される。第３ベース電極層９５は、複数のゲートプラグ電極５６および複数のソースプラグ電極５７のベースとなる。第３ベース電極層９５は、主面絶縁膜５０側からこの順に積層されたバリア電極５８および主電極５９を含む。バリア電極５８は、Ｔｉ層およびＴｉＮ層のうちの少なくとも１つを含む。主電極５９は、タングステンを含む。バリア電極５８および主電極５９は、スパッタ法および／または蒸着法によってそれぞれ形成されてもよい。
【0106】
次に、図８Ｒを参照して、第３ベース電極層９５の不要な部分が、エッチング法によって主面絶縁膜５０が露出するまで除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、複数のゲートプラグ電極５６および複数のソースプラグ電極５７が形成される。
次に、図８Ｓを参照して、第４ベース電極層９６が、主面絶縁膜５０の上に形成される。第４ベース電極層９６は、ゲート主面電極６１およびソース主面電極６４のベースとなる。第４ベース電極層９６は、主面絶縁膜５０側からこの順に積層されたバリア電極６８および主電極６９を含む。バリア電極６８は、Ｔｉ層およびＴｉＮ層のうちの少なくとも１つを含む。主電極６９は、純Ｃｕ層、純Ａｌ層、ＡｌＳｉ合金層、ＡｌＣｕ合金層およびＡｌＳｉＣｕ合金層のうちの少なくとも１つを含む。バリア電極６８および主電極６９は、スパッタ法および／または蒸着法によってそれぞれ形成されてもよい。
次に、図８Ｓを参照して、第４ベース電極層９６が、主面絶縁膜５０の上に形成される。第４ベース電極層９６は、ゲート主面電極６１およびソース主面電極６４のベースとなる。第４ベース電極層９６は、主面絶縁膜５０側からこの順に積層されたバリア電極６８および主電極６９を含む。バリア電極６８は、Ｔｉ層およびＴｉＮ層のうちの少なくとも１つを含む。主電極６９は、純Ｃｕ層、純Ａｌ層、ＡｌＳｉ合金層、ＡｌＣｕ合金層およびＡｌＳｉＣｕ合金層のうちの少なくとも１つを含む。バリア電極６８および主電極６９は、スパッタ法および／または蒸着法によってそれぞれ形成されてもよい。
【0107】
次に、図８Ｔを参照して、所定パターンを有するレジストマスク９７が、第４ベース電極層９６の上に形成される。レジストマスク９７は、第４ベース電極層９６においてゲート主面電極６１およびソース主面電極６４を形成すべき領域を被覆し、それら以外の領域を露出させている。次に、第４ベース電極層９６の不要な部分が、レジストマスク９７を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、ゲート主面電極６１およびソース主面電極６４が形成される。
【0108】
次に、図８Ｕを参照して、ドレイン電極７０が、第２ウエハ主面８３の上に形成される。ドレイン電極７０は、Ｔｉ層、Ｎｉ層、Ｐｄ層、Ａｕ層およびＡｇ層のうちの少なくとも１つを含む。ドレイン電極７０は、スパッタ法および／または蒸着法によって形成されてもよい。その後、エピタキシャルウエハ８１が選択的に切断されて、複数の半導体装置１が切り出される。以上を含む工程を経て、半導体装置１が製造される。
【0109】
図９は、図４の対応図であって、比較例に係るフィールドトレンチ構造９８を説明するための断面図である。
図９を参照して、比較例に係るフィールドトレンチ構造９８は、フィールドトレンチ構造３１とは異なり、シングル電極構造を有している。フィールドトレンチ構造９８は、具体的には、第３絶縁膜３３を含まず、フィールドトレンチ３２、第４絶縁膜３４および第４電極３６を含む。フィールドトレンチ３２は、ゲートトレンチ２２の第１幅Ｗ１と同一の幅、および、ゲートトレンチ２２の第１深さＤ１と同一の深さを有している。第４絶縁膜３４は、フィールドトレンチ３２の壁面に一様に形成されている。第４電極３６は、第４絶縁膜３４を挟んでフィールドトレンチ３２に一体物として埋設されている。
図９を参照して、比較例に係るフィールドトレンチ構造９８は、フィールドトレンチ構造３１とは異なり、シングル電極構造を有している。フィールドトレンチ構造９８は、具体的には、第３絶縁膜３３を含まず、フィールドトレンチ３２、第４絶縁膜３４および第４電極３６を含む。フィールドトレンチ３２は、ゲートトレンチ２２の第１幅Ｗ１と同一の幅、および、ゲートトレンチ２２の第１深さＤ１と同一の深さを有している。第４絶縁膜３４は、フィールドトレンチ３２の壁面に一様に形成されている。第４電極３６は、第４絶縁膜３４を挟んでフィールドトレンチ３２に一体物として埋設されている。
【0110】
フィールドトレンチ構造９８は、相異なる内部構造を有するトレンチゲート構造２１に隣り合って形成されている。この場合、半導体チップ２においてトレンチゲート構造２１およびフィールドトレンチ構造９８の間の領域に応力が生じる。この応力は、ゲートトレンチ２２内の第１絶縁膜２３（第２絶縁膜２４）の厚さ、および、フィールドトレンチ３２内の第４絶縁膜３４の厚さの違いに起因して生じる。
【0111】
この応力は、フィールドトレンチ３２をゲートトレンチ２２側に引き寄せる方向に生じる。つまり、この応力は、フィールドトレンチ３２側の引っ張り応力、および、ゲートトレンチ２２側の圧縮応力を含む。この種の応力は、ゲートトレンチ２２およびフィールドトレンチ３２の間の領域における結晶欠陥の原因となる。
そこで、半導体装置１では、前記応力の問題を回避すべく、比較例に係るフィールドトレンチ構造９８に代えて、トレンチゲート構造２１に対応した構造を有するフィールドトレンチ構造３１を形成した（図４等も併せて参照）。
そこで、半導体装置１では、前記応力の問題を回避すべく、比較例に係るフィールドトレンチ構造９８に代えて、トレンチゲート構造２１に対応した構造を有するフィールドトレンチ構造３１を形成した（図４等も併せて参照）。
【0112】
トレンチゲート構造２１は、ゲートトレンチ２２、第１絶縁膜２３および第２絶縁膜２４を含む。第１絶縁膜２３は、第１厚さＴ１を有し、ゲートトレンチ２２の上壁面に形成されている。第２絶縁膜２４は、第１厚さＴ１よりも厚い第２厚さＴ２を有し、ゲートトレンチ２２の下壁面に形成されている。
トレンチゲート構造２１は、さらに、第１電極２５、第２電極２６および第１中間絶縁膜２７を含む縦型スプリット電極構造を有している。第１電極２５は、第１絶縁膜２３を挟んでゲートトレンチ２２内の上側に埋設されている。第２電極２６は、第２絶縁膜２４を挟んでゲートトレンチ２２内の下側に埋設されている。第１中間絶縁膜２７は、第１電極２５および第２電極２６の間に介在し、第１電極２５および第２電極２６を絶縁させている。
トレンチゲート構造２１は、さらに、第１電極２５、第２電極２６および第１中間絶縁膜２７を含む縦型スプリット電極構造を有している。第１電極２５は、第１絶縁膜２３を挟んでゲートトレンチ２２内の上側に埋設されている。第２電極２６は、第２絶縁膜２４を挟んでゲートトレンチ２２内の下側に埋設されている。第１中間絶縁膜２７は、第１電極２５および第２電極２６の間に介在し、第１電極２５および第２電極２６を絶縁させている。
【0113】
一方、フィールドトレンチ構造３１は、フィールドトレンチ３２、第３絶縁膜３３および第４絶縁膜３４を含む。第３絶縁膜３３は、第２絶縁膜２４の第２厚さＴ２よりも薄い第３厚さＴ３を有し、フィールドトレンチ３２の対向壁３２Ａ側の上壁面を被覆している。第４絶縁膜３４は、第３絶縁膜３３の第３厚さＴ３よりも厚い第４厚さＴ４を有し、フィールドトレンチ３２の対向壁３２Ａ側の下壁面および非対向壁３２Ｂを被覆している。
【0114】
フィールドトレンチ構造３１は、さらに、第３電極３５、第４電極３６および第２中間絶縁膜３７を含む横型スプリット電極構造を有している。第３電極３５は、フィールドトレンチ３２の対向壁３２Ａ側において第３絶縁膜３３を挟んでフィールドトレンチ３２内の上側に埋設されている。第３電極３５は、半導体チップ２の一部を挟んで第１電極２５に対向している。
【0115】
第４電極３６は、フィールドトレンチ３２の非対向壁３２Ｂ側において第４絶縁膜３４を挟んでフィールドトレンチ３２内の下側および上側に埋設されている。第４電極３６は、半導体チップ２の一部を挟んで第２電極２６に対向している。第２中間絶縁膜３７は、第３電極３５および第４電極３６の間に介在し、第３電極３５および第４電極３６を絶縁させている。
【0116】
このように、フィールドトレンチ構造３１は、対向壁３２Ａ側の領域においてトレンチゲート構造２１の第１絶縁膜２３および第２絶縁膜２４に対応した第３絶縁膜３３および第４絶縁膜３４を有している。これにより、絶縁膜の厚さに起因する応力が、ゲートトレンチ２２およびフィールドトレンチ３２の間の領域に生じることを抑制できる。その結果、ゲートトレンチ２２およびフィールドトレンチ３２の間の応力を緩和できるから、当該応力に起因する結晶欠陥を抑制できる。
【0117】
図１０は、図３の対応図であって、本発明の第２実施形態に係る半導体装置１０１の半導体チップ２の第１主面３の構造を示す平面図である。図１１は、図１０に示すXI-XI線に沿う断面図である。以下、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
半導体装置１０１は、トレンチゲート構造２１およびフィールドトレンチ構造３１の間の領域に形成されたソース領域４１、ソースコンタクト孔４２およびコンタクト領域４３を含む。トレンチゲート構造２１側の構造は、第１実施形態の場合と同様である。以下では、トレンチゲート構造２１およびフィールドトレンチ構造３１の間の領域の構造についてのみ説明する。
半導体装置１０１は、トレンチゲート構造２１およびフィールドトレンチ構造３１の間の領域に形成されたソース領域４１、ソースコンタクト孔４２およびコンタクト領域４３を含む。トレンチゲート構造２１側の構造は、第１実施形態の場合と同様である。以下では、トレンチゲート構造２１およびフィールドトレンチ構造３１の間の領域の構造についてのみ説明する。
【0118】
ソース領域４１は、平面視においてフィールドトレンチ３２の対向壁３２Ａに沿って延びる帯状に形成されている。ソース領域４１は、フィールドトレンチ３２の対向壁３２Ａから露出する第３絶縁膜３３を被覆している。つまり、ソース領域４１は、第３絶縁膜３３を挟んで第３電極３５に対向している。ソース領域４１は、フィールドトレンチ３２の対向壁３２Ａに沿う領域においてボディ領域２０の底部（ドリフト領域７）との間でＭＩＳＦＥＴのチャネルを画定している。
【0119】
ソースコンタクト孔４２は、ゲートトレンチ２２およびフィールドトレンチ３２から間隔を空けて第１主面３に形成されている。ソースコンタクト孔４２は、フィールドトレンチ３２に沿って延びる帯状に形成されている。第１方向Ｘに関して、ソースコンタクト孔４２の長さは、フィールドトレンチ３２の長さ未満であることが好ましい。ソースコンタクト孔４２は、断面視において両サイドからソース領域４１を露出させている。
【0120】
コンタクト領域４３は、ボディ領域２０におけるゲートトレンチ２２およびフィールドトレンチ３２の間の領域においてソースコンタクト孔４２の底壁に沿う領域に形成されている。
前述の主面絶縁膜５０は、ゲートトレンチ２２およびフィールドトレンチ３２の間のソースコンタクト孔４２に連通するソースコンタクト開口５５を含む。前述のソースプラグ電極５７は、ゲートトレンチ２２およびフィールドトレンチ３２の間のソースコンタクト孔４２にも埋設され、ソース領域４１およびコンタクト領域４３に電気的に接続されている。前述のソース主面電極６４（ソースパッド電極６５）は、ソースプラグ電極５７を介してゲートトレンチ２２およびフィールドトレンチ３２の間のソース領域４１およびコンタクト領域４３に電気的に接続されている。
前述の主面絶縁膜５０は、ゲートトレンチ２２およびフィールドトレンチ３２の間のソースコンタクト孔４２に連通するソースコンタクト開口５５を含む。前述のソースプラグ電極５７は、ゲートトレンチ２２およびフィールドトレンチ３２の間のソースコンタクト孔４２にも埋設され、ソース領域４１およびコンタクト領域４３に電気的に接続されている。前述のソース主面電極６４（ソースパッド電極６５）は、ソースプラグ電極５７を介してゲートトレンチ２２およびフィールドトレンチ３２の間のソース領域４１およびコンタクト領域４３に電気的に接続されている。
【0121】
以上、半導体装置１０１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。
図１２は、図４の対応図であって、本発明の第３実施形態に係る半導体装置１１１の一部の領域を示す断面図である。以下、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図１２は、図４の対応図であって、本発明の第３実施形態に係る半導体装置１１１の一部の領域を示す断面図である。以下、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
【0122】
図１２を参照して、半導体装置１１１は、非活性領域１４においてフィールドトレンチ構造３１から間隔を空けて第１主面３に形成された外側フィールドトレンチ構造１１２を含む。図１２では、第１フィールドトレンチ構造３１Ａに隣り合って外側フィールドトレンチ構造１１２が形成された例が示されている。前述の第１実施形態の場合と同様に、外側フィールドトレンチ構造１１２は、第２フィールドトレンチ構造３１Ｂに隣り合って形成されていてもよい。また、外側フィールドトレンチ構造１１２は、第３フィールドトレンチ構造３１Ｃに隣り合って形成されていてもよい。
【0123】
活性領域１０および非活性領域１４は、フィールドトレンチ構造３１および外側フィールドトレンチ構造１１２を含むマルチトレンチ構造によって区画されている。フィールドトレンチ構造３１および外側フィールドトレンチ構造１１２は、この形態では、ボディ領域２０を貫通して形成されている。非活性領域１４におけるボディ領域２０の有無は、任意である。
【0124】
外側フィールドトレンチ構造１１２は、第１方向Ｘに延びる帯状に形成されている。つまり、外側フィールドトレンチ構造１１２は、フィールドトレンチ構造３１に対して平行に延びている。外側フィールドトレンチ構造１１２は、フィールドトレンチ構造３１から第３間隔Ｐ３を空けて形成されている。第３間隔Ｐ３は、０．１μｍ以上２μｍ以下であってもよい。第３間隔Ｐ３は、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。第３間隔Ｐ３は、０．５μｍ以上１．５μｍ以下であることが好ましい。
【0125】
第３間隔Ｐ３は、トレンチゲート構造２１の第１間隔Ｐ１と等しいことが好ましい。第３間隔Ｐ３が第１間隔Ｐ１と等しいとは、第３間隔Ｐ３の値が、第１間隔Ｐ１の値の±１０％以内の範囲に位置していることを意味する。第３間隔Ｐ３は、フィールドトレンチ構造３１の第２間隔Ｐ２と等しいことが好ましい。第３間隔Ｐ３が第２間隔Ｐ２と等しいとは、第３間隔Ｐ３の値が、第２間隔Ｐ２の値の±１０％以内の範囲に位置していることを意味する。
【0126】
外側フィールドトレンチ構造１１２は、外側フィールドトレンチ１１３、第５絶縁膜１１４および第５電極１１５を含むシングル電極構造を有している。外側フィールドトレンチ１１３は、第１主面３を第２主面４に向けて掘り下げることによって形成されている。外側フィールドトレンチ１１３は、ボディ領域２０を貫通し、ドリフト領域７の底部から第１主面３側に間隔を空けて形成されている。
【0127】
外側フィールドトレンチ１１３の側壁が半導体チップ２内において第１主面３との間で成す角度は、９０°以上９２°以下であってもよい。外側フィールドトレンチ１１３は、開口から底壁に向けて開口幅が狭まる先細り形状に形成されていてもよい。外側フィールドトレンチ１１３の底壁は、第２主面４に向かう湾曲形状に形成されていることが好ましい。
【0128】
外側フィールドトレンチ１１３は、第３幅Ｗ３を有している。第３幅Ｗ３は、外側フィールドトレンチ１１３が延びる方向に直交する方向（つまり第２方向Ｙ）の幅である。第３幅Ｗ３は、０．５μｍ以上４μｍ以下であってもよい。第３幅Ｗ３は、０．５μｍ以上１μｍ以下、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、または、３μｍ以上４μｍ以下であってもよい。第３幅Ｗ３は、１μｍ以上２．５μｍ以下であることが好ましい。
【0129】
第３幅Ｗ３は、フィールドトレンチ３２の第２幅Ｗ２未満であってもよい。第３幅Ｗ３は、ゲートトレンチ２２の第１幅Ｗ１と等しくてもよい。第３幅Ｗ３が第１幅Ｗ１と等しいとは、第３幅Ｗ３の値が第１幅Ｗ１の値の±１０％以内の範囲に位置していることを意味する。
外側フィールドトレンチ１１３は、第３深さＤ３を有している。第３深さＤ３は、１μｍ以上１０μｍ以下であってもよい。第３深さＤ３は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。第３深さＤ３は、１μｍ以上５μｍ以下であることが好ましい。
外側フィールドトレンチ１１３は、第３深さＤ３を有している。第３深さＤ３は、１μｍ以上１０μｍ以下であってもよい。第３深さＤ３は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。第３深さＤ３は、１μｍ以上５μｍ以下であることが好ましい。
【0130】
第３深さＤ３は、フィールドトレンチ３２の第２深さＤ２と等しいことが好ましい。第３深さＤ３は、ゲートトレンチ２２の第１深さＤ１と等しいことが好ましい。第３深さＤ３が第２深さＤ２（第１深さＤ１）と等しいとは、第３深さＤ３の値が第２深さＤ２（第１深さＤ１）の値の±１０％以内の範囲に位置していることを意味する。
外側フィールドトレンチ１１３は、第３アスペクト比Ｄ３／Ｗ３を有している。第３アスペクト比Ｄ３／Ｗ３は、第３幅Ｗ３に対する第３深さＤ３の比である。第３アスペクト比Ｄ３／Ｗ３は、１を超えて５以下であることが好ましい。第３アスペクト比Ｄ３／Ｗ３は、３以上５以下であることが特に好ましい。第３アスペクト比Ｄ３／Ｗ３は、ゲートトレンチ２２の第１アスペクト比Ｄ１／Ｗ１と等しいことが好ましい。
外側フィールドトレンチ１１３は、第３アスペクト比Ｄ３／Ｗ３を有している。第３アスペクト比Ｄ３／Ｗ３は、第３幅Ｗ３に対する第３深さＤ３の比である。第３アスペクト比Ｄ３／Ｗ３は、１を超えて５以下であることが好ましい。第３アスペクト比Ｄ３／Ｗ３は、３以上５以下であることが特に好ましい。第３アスペクト比Ｄ３／Ｗ３は、ゲートトレンチ２２の第１アスペクト比Ｄ１／Ｗ１と等しいことが好ましい。
【0131】
第５絶縁膜１１４は、外側フィールドトレンチ１１３の壁面に沿って形成されている。第５絶縁膜１１４は、具体的には、外側フィールドトレンチ１１３の壁面の全域に膜状に形成され、外側フィールドトレンチ１１３内においてＵ字状のリセス空間を区画している。第５絶縁膜１１４は、外側フィールドトレンチ１１３の深さ方向全域に亘って、半導体チップ２の一部を挟んでフィールドトレンチ構造３１の第４絶縁膜３４に対向している。第５絶縁膜１１４は、この形態では、酸化シリコンを含む。
【0132】
第５絶縁膜１１４は、フィールドトレンチ構造３１の第３絶縁膜３３の第３厚さＴ３よりも厚い第５厚さＴ５を有している。第５厚さＴ５は、外側フィールドトレンチ１１３の壁面の法線方向に沿う第５絶縁膜１１４の厚さである。第５厚さＴ５は、０．１μｍ以上１μｍ以下であってもよい。第５厚さＴ５は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、または、０．７５μｍ以上１μｍ以下であってもよい。第５厚さＴ５は、０．１５μｍ以上０．６５μｍ以下であることが好ましい。
【0133】
第５厚さＴ５は、フィールドトレンチ構造３１の第４絶縁膜３４の第４厚さＴ４と等しいことが好ましい。第５厚さＴ５が第４厚さＴ４と等しいとは、第５厚さＴ５の値が第４厚さＴ４の値の±１０％以内の範囲に位置していることを意味する。
第５電極１１５は、第５絶縁膜１１４を挟んで外側フィールドトレンチ１１３に埋設されている。第５電極１１５は、外側フィールドトレンチ１１３の深さ方向全域に亘って、第１主面３に平行な横方向（第２方向Ｙ）にフィールドトレンチ構造３１の第４電極３６に対向している。第５電極１１５は、この形態では、導電性ポリシリコンを含む。
第５電極１１５は、第５絶縁膜１１４を挟んで外側フィールドトレンチ１１３に埋設されている。第５電極１１５は、外側フィールドトレンチ１１３の深さ方向全域に亘って、第１主面３に平行な横方向（第２方向Ｙ）にフィールドトレンチ構造３１の第４電極３６に対向している。第５電極１１５は、この形態では、導電性ポリシリコンを含む。
【0134】
第５電極１１５は、電気的にフローティング状態に形成されていてもよい。この場合、外側フィールドトレンチ構造１１２の全域が、前述の主面絶縁膜５０によって被覆され、外部から電気的に絶縁される。第５電極１１５には、基準電位としてのソース電位（たとえばグランド電位）が印加されてもよい。この場合、第５電極１１５は、前述のソースプラグ電極５７を介してソース主面電極６４に電気的に接続される。
【0135】
以上のように、フィールドトレンチ構造３１は、対向壁３２Ａ側においてトレンチゲート構造２１に対応した構造を有している。また、フィールドトレンチ構造３１は、非対向壁３２Ｂ側において外側フィールドトレンチ構造１１２に対応した構造を有している。これにより、半導体チップ２においてトレンチゲート構造２１およびフィールドトレンチ構造３１の間の領域に生じる応力を緩和できる。また、半導体チップ２においてフィールドトレンチ構造３１および外側フィールドトレンチ構造１１２の間の領域に生じる応力を緩和できる。よって、半導体装置１１１によっても半導体装置１に対して述べた効果と同様の効果を奏することができる。
【0136】
半導体装置１１１は、半導体装置１の製造方法においてレジストマスク等のレイアウトを変更するだけで製造できる。半導体装置１１１に係る外側フィールドトレンチ構造１１２は、前述の第２実施形態に適用されてもよい。この形態では、１つの外側フィールドトレンチ構造１１２が形成された例について説明した。しかし、複数（２つ以上）の外側フィールドトレンチ構造１１２が第２方向Ｙに間隔を空けて形成されていてもよい。
【0137】
図１３は、図４の対応図であって、本発明の第４実施形態に係る半導体装置１２１の一部の領域を示す断面図である。以下、半導体装置１および半導体装置１１１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図１３を参照して、半導体装置１２１は、非活性領域１４においてトレンチゲート構造２１およびフィールドトレンチ構造３１の間に介在するように第１主面３に形成された外側フィールドトレンチ構造１１２を含む。つまり、半導体装置１２１は、第３実施形態に係る半導体装置１１１においてフィールドトレンチ構造３１および外側フィールドトレンチ構造１１２の配置が入れ代えられた構造を有している。活性領域１０および非活性領域１４は、フィールドトレンチ構造３１および外側フィールドトレンチ構造１１２を含むマルチトレンチ構造によって区画されている。
図１３を参照して、半導体装置１２１は、非活性領域１４においてトレンチゲート構造２１およびフィールドトレンチ構造３１の間に介在するように第１主面３に形成された外側フィールドトレンチ構造１１２を含む。つまり、半導体装置１２１は、第３実施形態に係る半導体装置１１１においてフィールドトレンチ構造３１および外側フィールドトレンチ構造１１２の配置が入れ代えられた構造を有している。活性領域１０および非活性領域１４は、フィールドトレンチ構造３１および外側フィールドトレンチ構造１１２を含むマルチトレンチ構造によって区画されている。
【0138】
フィールドトレンチ構造３１は、外側フィールドトレンチ構造１１２から前述の第２間隔Ｐ２を空けて非活性領域１４に形成されている。外側フィールドトレンチ構造１１２は、トレンチゲート構造２１から前述の第３間隔Ｐ３を空けて非活性領域１４に形成されている。フィールドトレンチ構造３１および外側フィールドトレンチ構造１１２は、この形態では、ボディ領域２０を貫通して形成されている。非活性領域１４におけるボディ領域２０の有無は、任意である。
【0139】
半導体チップ２において外側フィールドトレンチ構造１１２の両サイドに位置する部分には、第１応力および第２応力が生じる。第１応力は、トレンチゲート構造２１および外側フィールドトレンチ構造１１２の間の領域において、外側フィールドトレンチ構造１１２をトレンチゲート構造２１側に引き寄せる方向に生じる。第２応力は、外側フィールドトレンチ構造１１２およびフィールドトレンチ構造３１の間の領域において、外側フィールドトレンチ構造１１２をフィールドトレンチ構造３１側に引き寄せる方向に生じる。
【0140】
つまり、第２応力は、第１応力を相殺する方向に生じる。したがって、半導体装置１２１によれば、トレンチゲート構造２１およびフィールドトレンチ構造３１の間の領域に生じる応力をフィールドトレンチ構造３１内の構造によって緩和できる。また、フィールドトレンチ構造３１および外側フィールドトレンチ構造１１２の間の領域に生じる応力をトレンチゲート構造２１内の構造によって緩和できる。よって、半導体装置１２１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。
【0141】
半導体装置１２１は、半導体装置１の製造方法においてレジストマスク等のレイアウトを変更するだけで製造できる。半導体装置１２１に係る外側フィールドトレンチ構造１１２は、前述の第２実施形態に適用されてもよい。
この形態では、１つの外側フィールドトレンチ構造１１２が形成された例について説明した。しかし、複数（２つ以上）の外側フィールドトレンチ構造１１２が、トレンチゲート構造２１およびフィールドトレンチ構造３１の間の領域に第２方向Ｙに間隔を空けて形成されていてもよい。ただし、応力を緩和する上では、１つの外側フィールドトレンチ構造１１２のみが形成されていることが好ましい。
この形態では、１つの外側フィールドトレンチ構造１１２が形成された例について説明した。しかし、複数（２つ以上）の外側フィールドトレンチ構造１１２が、トレンチゲート構造２１およびフィールドトレンチ構造３１の間の領域に第２方向Ｙに間隔を空けて形成されていてもよい。ただし、応力を緩和する上では、１つの外側フィールドトレンチ構造１１２のみが形成されていることが好ましい。
【0142】
図１４は、図４の対応図であって、本発明の第５実施形態に係る半導体装置１３１の一部の領域を示す断面図である。以下、半導体装置１および半導体装置１２１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図１４を参照して、半導体装置１３１は、トレンチゲート構造２１から間隔を空けて形成された複数（この形態では２つ）の外側フィールドトレンチ構造１１２を含む。また、半導体装置１３１は、互いに隣り合う複数の外側フィールドトレンチ構造１１２の間の領域に形成されたフィールドトレンチ構造３１を含む。つまり、半導体装置１３１は、第４実施形態に係る半導体装置１２１の構造に第３実施形態に係る半導体装置１１１の構造を組み合わせた構造を有している。活性領域１０および非活性領域１４は、フィールドトレンチ構造３１および複数の外側フィールドトレンチ構造１１２を含むマルチトレンチ構造によって区画されている。
図１４を参照して、半導体装置１３１は、トレンチゲート構造２１から間隔を空けて形成された複数（この形態では２つ）の外側フィールドトレンチ構造１１２を含む。また、半導体装置１３１は、互いに隣り合う複数の外側フィールドトレンチ構造１１２の間の領域に形成されたフィールドトレンチ構造３１を含む。つまり、半導体装置１３１は、第４実施形態に係る半導体装置１２１の構造に第３実施形態に係る半導体装置１１１の構造を組み合わせた構造を有している。活性領域１０および非活性領域１４は、フィールドトレンチ構造３１および複数の外側フィールドトレンチ構造１１２を含むマルチトレンチ構造によって区画されている。
【0143】
以上、半導体装置１３１によれば、半導体装置１１１および半導体装置１２１に対して述べた効果と同様の効果を奏することができる。半導体装置１３１は、半導体装置１の製造方法においてレジストマスク等のレイアウトを変更するだけで製造できる。
図１５は、図４の対応図であって、本発明の第６実施形態に係る半導体装置１４１の一部の領域を示す断面図である。以下、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図１５は、図４の対応図であって、本発明の第６実施形態に係る半導体装置１４１の一部の領域を示す断面図である。以下、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
【0144】
図１５を参照して、半導体装置１４１は、非活性領域１４においてトレンチゲート構造２１から間隔を空けて形成された複数（この形態では２つ）のフィールドトレンチ構造３１を含む。図１５では、第１トレンチゲート構造２１Ａから間隔を空けて複数のフィールドトレンチ構造３１が形成された例が示されている。複数のフィールドトレンチ構造３１は、第２フィールドトレンチ構造３１Ｂから間隔を空けて形成されていてもよい。また、複数のフィールドトレンチ構造３１は、第３フィールドトレンチ構造３１Ｃから間隔を空けて形成されていてもよい。
【0145】
活性領域１０および非活性領域１４は、複数のフィールドトレンチ構造３１を含むマルチトレンチ構造によって区画されている。フィールドトレンチ構造３１の個数は任意であり、３つ以上のフィールドトレンチ構造３１が互いに間隔を空けて形成されていてもよい。複数のフィールドトレンチ構造３１は、この形態では、ボディ領域２０を貫通して形成されている。非活性領域１４におけるボディ領域２０の有無は、任意である。
【0146】
複数のフィールドトレンチ構造３１は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。つまり、複数のフィールドトレンチ構造３１は、平面視においてストライプ状に形成されている。複数のフィールドトレンチ構造３１は、対向壁３２Ａをトレンチゲート構造２１側に向けた姿勢でそれぞれ形成されている。複数のフィールドトレンチ構造３１は、前述の第２間隔Ｐ２を空けて形成されていてもよい。
【0147】
以上、半導体装置１４１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。半導体装置１４１は、半導体装置１の製造方法においてレジストマスク等のレイアウトを変更するだけで製造できる。半導体装置１４１の構造は、前述の第２～第５実施形態にも適用できる。
図１６は、図４の対応図であって、本発明の第７実施形態に係る半導体装置１５１の一部の領域を示す断面図である。以下、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図１６は、図４の対応図であって、本発明の第７実施形態に係る半導体装置１５１の一部の領域を示す断面図である。以下、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
【0148】
図１６を参照して、半導体装置１５１は、非活性領域１４においてトレンチゲート構造２１から間隔を空けて形成された複数（この形態では３つ）のフィールドトレンチ構造３１を含む。図１６では、第１トレンチゲート構造２１Ａから間隔を空けて複数のフィールドトレンチ構造３１が形成された例が示されている。複数のフィールドトレンチ構造３１は、第２フィールドトレンチ構造３１Ｂから間隔を空けて形成されていてもよい。また、複数のフィールドトレンチ構造３１は、第３フィールドトレンチ構造３１Ｃから間隔を空けて形成されていてもよい。
【0149】
活性領域１０および非活性領域１４は、複数のフィールドトレンチ構造３１を含むマルチトレンチ構造によって区画されている。フィールドトレンチ構造３１の個数は任意であり、３つ以上のフィールドトレンチ構造３１が互いに間隔を空けて形成されていてもよい。複数のフィールドトレンチ構造３１は、この形態では、ボディ領域２０を貫通して形成されている。非活性領域１４におけるボディ領域２０の有無は、任意である。
【0150】
複数のフィールドトレンチ構造３１は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。つまり、複数のフィールドトレンチ構造３１は、平面視においてストライプ状に形成されている。複数のフィールドトレンチ構造３１は、対向壁３２Ａ同士が互いに対向し、かつ、非対向壁３２Ｂ同士が互いに対向した姿勢でそれぞれ形成されている。複数のフィールドトレンチ構造３１は、前述の第２間隔Ｐ２を空けて形成されていてもよい。
【0151】
以上、半導体装置１５１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。半導体装置１５１は、半導体装置１の製造方法においてレジストマスク等のレイアウトを変更するだけで製造できる。半導体装置１５１の構造は、前述の第２～第６実施形態にも適用できる。
本発明の実施形態は、さらに他の形態で実施できる。
本発明の実施形態は、さらに他の形態で実施できる。
【0152】
前述の各実施形態において、図１７に示されるフィールドトレンチ構造３１が採用されてもよい。図１７は、図４の対応図であって、変形例に係るフィールドトレンチ構造３１を示す断面図である。以下、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
変形例に係るフィールドトレンチ構造３１では、第４電極３６の下電極部３６Ａが第３電極３５の直下の領域に位置する部分を有していない。つまり、第４電極３６は、第３電極３５の直下の領域に第４絶縁膜３４のみが存在するように第３電極３５からフィールドトレンチ３２の非対向壁３２Ｂ側に間隔を空けて形成されている。第２中間絶縁膜３７は、第３中間部分３７Ａを含まず、第４中間部分３７Ｂのみを含む。
変形例に係るフィールドトレンチ構造３１では、第４電極３６の下電極部３６Ａが第３電極３５の直下の領域に位置する部分を有していない。つまり、第４電極３６は、第３電極３５の直下の領域に第４絶縁膜３４のみが存在するように第３電極３５からフィールドトレンチ３２の非対向壁３２Ｂ側に間隔を空けて形成されている。第２中間絶縁膜３７は、第３中間部分３７Ａを含まず、第４中間部分３７Ｂのみを含む。
【0153】
以上、変形例に係るフィールドトレンチ構造３１が形成された場合であっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。このようなフィールドトレンチ構造３１は、半導体装置１の製造方法においてレジストマスク等のレイアウトを変更するだけで形成できる。
前述の各実施形態では、トレンチゲート構造２１の第２電極２６がフィールド電極として形成され、基準電位としてのソース電位（たとえばグランド電位）が第２電極２６に印加される例について説明した。しかし、第２電極２６がゲート電極として形成され、制御電位としてのゲート電位が第２電極２６に印加されてもよい。
前述の各実施形態では、トレンチゲート構造２１の第２電極２６がフィールド電極として形成され、基準電位としてのソース電位（たとえばグランド電位）が第２電極２６に印加される例について説明した。しかし、第２電極２６がゲート電極として形成され、制御電位としてのゲート電位が第２電極２６に印加されてもよい。
【0154】
前述の各実施形態では、フィールドトレンチ構造３１の第３電極３５がゲート電極として形成され、制御電位としてのゲート電位が第３電極３５に印加される例について説明した。しかし、第３電極３５がフィールド電極として形成され、基準電位としてのソース電位（たとえばグランド電位）が第３電極３５に印加されてもよい。また、フィールドトレンチ構造３１の第３電極３５は、電気的に開放され、電気的に浮遊状態となったダミー電極として形成されてもよい。
【0155】
前述の各実施形態では、第１主面３の表層部においてトレンチゲート構造２１およびフィールドトレンチ構造３１の間の領域にボディ領域２０が形成された例について説明した。しかし、第１主面３の表層部においてトレンチゲート構造２１およびフィールドトレンチ構造３１の間の領域にボディ領域２０が存在しない構造が採用されてもよい。この場合、ドリフト領域７が、第１主面３においてトレンチゲート構造２１およびフィールドトレンチ構造３１の間の領域から露出する。
【0156】
前述の各実施形態では、ソース主面電極６４が両端に位置する複数の引き出し電極２６Ａおよび複数の引き出し電極３６Ｃに接続されていない例について説明した。しかし、ソース主面電極６４は、複数のソースプラグ電極５７を介して両端に位置する複数の引き出し電極２６Ａおよび複数の引き出し電極３６Ｃに接続されていてもよい。この場合、ソース主面電極６４は、両端に位置する複数の引き出し電極２６Ａおよび複数の引き出し電極３６Ｃに接続されるようにソースパッド電極６５からライン状に引き出されたソースフィンガー電極を含んでいてもよい。
【0157】
前述の各実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。
【符号の説明】
【0158】
１ 半導体装置
２ 半導体チップ
３ 第１主面
１０ 活性領域
１４ 非活性領域
２０ ボディ領域
２２ ゲートトレンチ
２３ 第１絶縁膜
２４ 第２絶縁膜
２５ 第１電極
２６ 第２電極
２７ 第１中間絶縁膜
３２ フィールドトレンチ
３２Ａ 対向壁
３２Ｂ 非対向壁
３３ 第３絶縁膜
３４ 第４絶縁膜
３５ 第３電極
３６ 第４電極
３７ 第２中間絶縁膜
４１ ソース領域
１０１ 半導体装置
１１１ 半導体装置
１２１ 半導体装置
１３１ 半導体装置
１４１ 半導体装置
１５１ 半導体装置
２ 半導体チップ
３ 第１主面
１０ 活性領域
１４ 非活性領域
２０ ボディ領域
２２ ゲートトレンチ
２３ 第１絶縁膜
２４ 第２絶縁膜
２５ 第１電極
２６ 第２電極
２７ 第１中間絶縁膜
３２ フィールドトレンチ
３２Ａ 対向壁
３２Ｂ 非対向壁
３３ 第３絶縁膜
３４ 第４絶縁膜
３５ 第３電極
３６ 第４電極
３７ 第２中間絶縁膜
４１ ソース領域
１０１ 半導体装置
１１１ 半導体装置
１２１ 半導体装置
１３１ 半導体装置
１４１ 半導体装置
１５１ 半導体装置
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図8C】
【図8D】
【図8E】
【図8F】
【図8G】
【図8H】
【図8I】
【図8J】
【図8K】
【図8L】
【図8M】
【図8N】
【図8O】
【図8P】
【図8Q】
【図8R】
【図8S】
【図8T】
【図8U】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】