知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-02-29
(45)【発行日】2024-03-08
(54)【発明の名称】深い分離を使用するＦｉｎＦＥＴ技術
(51)【国際特許分類】
H01L 27/088 20060101AFI20240301BHJP
H01L 21/8238 20060101ALI20240301BHJP
H01L 27/092 20060101ALI20240301BHJP
H01L 21/336 20060101ALI20240301BHJP
H01L 29/78 20060101ALI20240301BHJP
H01L 21/822 20060101ALI20240301BHJP
H01L 27/04 20060101ALI20240301BHJP
H01L 21/76 20060101ALI20240301BHJP
【ＦＩ】
H01L27/088 331A
H01L27/092 C
H01L27/088 331D
H01L29/78 301X
H01L29/78 301R
H01L27/04 H
H01L21/76 L
【請求項の数】
6
(21)【出願番号】P 2020546462
(86)(22)【出願日】2019-02-14
(65)【公表番号】
(43)【公表日】2021-06-24
(86)【国際出願番号】 US2019018067
(87)【国際公開番号】W WO2019173033
(87)【国際公開日】2019-09-12
【審査請求日】2022-01-17
(31)【優先権主張番号】15/917,206
(32)【優先日】2018-03-09
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】591025439
【氏名又は名称】ザイリンクス インコーポレイテッド
【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】カープ， ジェームズ
(72)【発明者】
【氏名】ハート， マイケル ジェー．
【審査官】石塚 健太郎
(56)【参考文献】
【文献】国際公開第２００６／００６４３８（ＷＯ，Ａ１）
【文献】特開２０１１－００９２９６（ＪＰ，Ａ）
【文献】特表２０１１－５２８８６３（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２７／０８８
Ｈ０１Ｌ ２１／８２３８
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２７／０４
Ｈ０１Ｌ ２１／８２２
Ｈ０１Ｌ ２１／７６
(57)【特許請求の範囲】
【請求項1】
基板（１０６）と、前記基板（１０６）上に形成された第１のＰ型ＦｉｎＦＥＴトランジスタ（１０４）と、
前記基板（１０６）上に形成され、前記第１のＰ型ＦｉｎＦＥＴトランジスタ（１０４）に隣接して配設された第２のＰ型ＦｉｎＦＥＴトランジスタ（１０４）と、
前記基板（１０６）上に形成され、前記第１のＰ型ＦｉｎＦＥＴトランジスタ（１０４）に隣接して配設された第１のＮ型ＦｉｎＦＥＴトランジスタ（１０２）と、
前記基板（１０６）上に形成された第２のＮ型ＦｉｎＦＥＴトランジスタ（１０２）と、
前記基板（１０６）内の前記第１のＮ型ＦｉｎＦＥＴトランジスタ（１０２）と前記第１のＰ型ＦｉｎＦＥＴトランジスタ（１０４）の間に形成された第１のトレンチ（１１０）と、
前記基板（１０６）内の前記第１のＰ型ＦｉｎＦＥＴトランジスタ（１０４）と前記第２のＰ型ＦｉｎＦＥＴトランジスタ（１０４）の間に形成された第２のトレンチ（１０８）と、
前記基板（１０６）内の前記第１のＰ型ＦｉｎＦＥＴトランジスタ（１０４）と前記第２のＰ型ＦｉｎＦＥＴトランジスタ（１０４）の間に形成された第３のトレンチ（１０８）と、
前記第１のトレンチ（１１０）内に配設され、前記第１のＮ型ＦｉｎＦＥＴトランジスタ（１０２）を隣接した前記第１のＰ型ＦｉｎＦＥＴトランジスタ（１０４）から横方向に分離する、第１の酸化物分離層（１１４）と、
前記第２のトレンチ（１０８）内に配設され、前記第１のＮ型ＦｉｎＦＥＴトランジスタ（１０２）を隣接した前記第２のＮ型ＦｉｎＦＥＴトランジスタ（１０２）から横方向に分離する、第２の酸化物分離層（１１２）と、
前記第３のトレンチ（１０８）内に配設され、前記第１のＰ型ＦｉｎＦＥＴトランジスタ（１０４）を隣接した前記第２のＰ型ＦｉｎＦＥＴトランジスタ（１０４）から横方向に分離する、第３の酸化物分離層（１１２）と、を備えるＰ－Ｎ接合（１５０）であって、
前記第１のトレンチ（１１０）は前記基板（１０６）内で前記第２のトレンチ（１０８）および前記第３のトレンチ（１０８）よりも深く形成され、
前記第１の酸化物分離層（１１４）は、前記第１のトレンチ（１１０）内に配設された２００ｎｍ超過の厚さを有し、
前記第２の酸化物分離層（１１２）は、前記第２のトレンチ（１０８）内に配設された８０ｎｍ未満の厚さを有し、
前記第１の酸化物分離層（１１４）は、前記第１のＮ型ＦｉｎＦＥＴトランジスタ（１０２）から隣接した前記第１のＰ型ＦｉｎＦＥＴトランジスタ（１０４）まで延在する第１の幅（２８６）を有し、
前記第２の酸化物分離層（１１２）は、前記第１のＮ型ＦｉｎＦＥＴトランジスタ（１０２）から隣接した前記第２のＮ型ＦｉｎＦＥＴトランジスタ（１０２）まで延在し、前記第１の幅（２８６）よりも狭い第２の幅（２８２）を有し、
前記第３の酸化物分離層（１１２）は、厚さ、幅および材料において前記第２の酸化物分離層（１１２）と同じ特性を有することを特徴とする、Ｐ－Ｎ接合（１５０）。
【請求項2】
前記第１の酸化物分離層（１１４）の前記厚さが前記第２の酸化物分離層（１１２）の前記厚さの少なくとも３倍である、請求項１に記載のＰ－Ｎ接合（１５０）。
【請求項3】
前記第１の酸化物分離層（１１４）の前記厚さが２００ｎｍより大きく２５０ｎｍ未満である、請求項１に記載のＰ－Ｎ接合（１５０）。
【請求項4】
前記第２の幅（２８２）が少なくとも第１の幅（２８６）の半分である、請求項１に記載のＰ－Ｎ接合（１５０）。
【請求項5】
前記第２の幅（２８２）が少なくとも第１の幅（２８６）の４分の１である、請求項２に記載のＰ－Ｎ接合（１５０）。
【請求項6】
Ｐ－Ｎ接合（１５０）を形成する方法であって、半導体基板（１０６）にエッチングを施して、複数のフィン（２０２、２５２）を形成すること（４１０）であって、前記複数のフィン（２０２、２５２）が、第１のＮ型ＦｉｎＦＥＴトランジスタ（１０２）の一部となる第１のフィン（２０２）、第２のＮ型ＦｉｎＦＥＴトランジスタ（１０２）の一部となる第２のフィン（２０２）、第１のＰ型ＦｉｎＦＥＴトランジスタ（１０４）の一部となる第３のフィン（２５２）および第２のＰ型ＦｉｎＦＥＴトランジスタ（１０４）の一部となる第４のフィン（２５２）を含み、前記第１および第２のフィン（２０２）はトレンチによって分離されて第２のトレンチ（１０８）となり、前記第１のフィン（２０２）および前記第３のフィン（２５２）はトレンチによって分離されて第１のトレンチ（１１０）となり、前記第３および第４のフィン（２５２）はトレンチによって分離されて第３のトレンチ（１０８）となる、複数のフィン（２０２、２５２）を形成することと、
前記トレンチ（１０８、１１０）に酸化物材料を充填すること（４１２）と、
前記トレンチ（１０８、１１０）を充填している前記酸化物材料の一部分を除去すること（４１６）と、
第１の酸化物分離層（１１４）および第２の酸化物分離層（１１２）を形成するために前記酸化物材料の前記除去を停止することであって、前記第１の酸化物分離層（１１４）は、第１の幅と前記第１のトレンチ（１１０）内に配設された２００ｎｍ超過の第１の厚さ（２８４）を有し、前記第２の酸化物分離層（１１２）は、前記第２および第３のトレンチ（１０８）の各々の内に配設された８０ｎｍ未満の第２の厚さ（２８０）を有する、前記酸化物材料の前記除去を停止することと、を含み、
前記半導体基板（１０６）にエッチングを施して、複数のフィン（２０２、２５２）を形成することが、
前記第１および第２のフィン（２０２）を前記半導体基板（１０６）のｐドープ領域に形成することと、
前記第３および第４のフィン（２５２）を前記半導体基板（１０６）のｎドープ領域に形成することと、を更に含み、
前記第１のトレンチ（１１０）は前記トレンチ（１０８）よりも２倍以上幅が広く、前記複数のフィンは前記トレンチ（１０８）よりも２倍以上高い、方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、概して、ＦｉｎＦＥＴトランジスタ、Ｐ－Ｎ接合、およびその形成方法に関する。より詳細には、本発明の実施形態は、深い酸化物分離層（oxide isolation layers）を有するＦｉｎＦＥＴトランジスタおよびＰ－Ｎ接合に関する。
【背景技術】
【0002】
ＦｉｎＦＥＴトランジスタは、より小さいナノメートルノードにおけるトランジスタのソース領域とドレイン領域との間を流れる電流の制御を向上させることができるため、次世代の電子デバイスで従来の平面トランジスタに代わって用いられるようになってきた。ＦｉｎＦＥＴトランジスタは使用電力が低く、トランジスタ密度を増加させつつデバイス性能を改善することができるので、メモリ構造などのデバイスも、ＦｉｎＦＥＴトランジスタを使用することによる恩恵を受けている。
【0003】
ＦｉｎＦＥＴトランジスタを使用するメモリ構造は、平面トランジスタと同じく、シングルイベントラッチアップ（ＳＥＬ）の影響を依然として受けやすい。ＣＭＯＳ技術におけるラッチアップは、寄生ｐ－ｎ－ｐ－ｎ ＳＣＲ（シリコン制御整流器）構造のトリガによって引き起こされる。ＳＥＬは、入射荷電粒子の軌道に沿って発生する電荷から生じる過渡電流によって引き起こされる。地上用途では、中性子がＳＥＬの主な原因である。平面トランジスタの従来のＳＥＬ緩和技術は、寄生ＳＣＲ構造の素子を切り離すまたは弱化するためのものである。かかる技術は、一般的に、所与の用途に対して許容することができるエリアペナルティと関連付けられる。近年まで、ＣＭＯＳおよび下にあるＳＥＬデバイスの物理構造は、平面トランジスタでは共にスケーリングされて、所与の設計フローに対するＳＥＬの結果が予測可能になっていた。しかしながらこれは、ＦｉｎＦＥＴ技術が近年導入されたことによって変化しており、ＦｉｎＦＥＴトランジスタにおけるＳＥＬイベントと関連付けられた故障率は、一般に、平面トランジスタの場合よりも高いことが観察されている。
【0004】
したがって、改善されたＦｉｎＦＥＴトランジスタが必要とされている。
【発明の概要】
【0005】
ＦｉｎＦＥＴトランジスタ、Ｐ－Ｎ接合、およびその形成方法について、本明細書に記載する。一例では、金属ゲートで包囲されたチャネル領域を有するフィンを含み、チャネル領域がフィンのソース領域およびドレイン領域を接続する、ＦｉｎＦＥＴトランジスタについて記載する。第１の酸化物分離層はフィンの第１の側に配設され、第２の酸化物分離層は、フィンの第１の側の反対の第２の側に配設される。第２の酸化物分離層は、第１の酸化物分離層の厚さよりも厚い厚さを有する。
【0006】
別の例では、Ｐ－Ｎ接合について記載する。Ｐ－Ｎ接合は、第１のＰ型ＦｉｎＦＥＴトランジスタと、第１のＮ型ＦｉｎＦＥＴトランジスタと、第１の酸化物分離層とを含む。第１のＮ型ＦｉｎＦＥＴトランジスタは第１のＰ型ＦｉｎＦＥＴトランジスタに隣接して配設される。第１の酸化物分離層は、第１のＮ型ＦｉｎＦＥＴトランジスタを隣接した第１のＰ型ＦｉｎＦＥＴトランジスタから横方向に分離する。第１の酸化物分離層は少なくとも１５０ｎｍの厚さを有する。
【0007】
更に別の例では、第１のＰ型ＦｉｎＦＥＴトランジスタと、第１のＮ型ＦｉｎＦＥＴトランジスタと、第１の酸化物分離層とを含む、Ｐ－Ｎ接合について記載する。第１のＮ型ＦｉｎＦＥＴトランジスタは第１のＰ型ＦｉｎＦＥＴトランジスタに隣接して配設される。第１の酸化物分離層は、第１のＮ型ＦｉｎＦＥＴトランジスタを隣接した第１のＰ型ＦｉｎＦＥＴトランジスタから横方向に分離する。Ｐ－Ｎ接合は、１未満の積βｎｐｎ・βｐｎｐの利得を有する。
【0008】
更に別の例では、半導体基板にエッチングを施して、第１の高アスペクト比のトレンチによって分離された第１の高アスペクト比のフィンおよび第２の高アスペクト比のフィンを含む、複数の高アスペクト比のフィンを形成することと、第１の高アスペクト比のトレンチに酸化物材料を充填することと、第１の高アスペクト比のトレンチを充填している酸化物材料の一部分を除去することと、少なくとも１５０ｎｍの厚さを有する酸化物分離層を形成するように、第１の高アスペクト比のトレンチを充填している酸化物材料の除去を停止することと、を含む、Ｐ－Ｎ接合を形成する方法について記載する。
【0009】
本発明の上記に列挙した特徴を詳細に理解することができるような形で、上記で簡潔に概要を述べた本発明のより詳細な説明を、実施形態を参照することによって行うことができ、それらの実施形態のいくつかを添付図面にて例証する。しかしながら、添付図面は本発明の典型的な実施形態のみを例証するものであり、したがって、本発明が他の等しく有効な実施形態を認めることが可能なその範囲を限定するものと見なされないことが留意されるべきである。
【図面の簡単な説明】
【0010】
【図1】ＦｉｎＦＥＴトランジスタを含むＰ－Ｎ接合を有する電子デバイスを示す概略断面図である。
【図4】隣接したＰ型およびＮ型ＦｉｎＦＥＴトランジスタを有する電子デバイスを形成する方法を示すブロック図である。
【発明を実施するための形態】
【0011】
理解を容易にするため、可能な場合は、図に共通している同一の要素を指定するのに同一の参照番号が使用されている。１つの実施形態の要素が、他の実施形態に有益に組み込まれてもよいことが想到される。
【0012】
ＦｉｎＦＥＴ技術は、ＣＭＯＳ性能を大幅に改善し、ムーアの法則による縮小を７ｎｍ以下の先端ノードにまで可能にしてきた。ＦｉｎＦＥＴトランジスタの製造には、シャロートレンチアイソレーション（ＳＴＩ）の幾何学形状を大幅に変更する必要があった。ＳＴＩの目的は、隣接したトランジスタを電気的に隔離することである。高度な平面ＣＭＯＳトランジスタは、約２００～約２５０ｎｍの範囲のＳＴＩ深さを有する。ＦｉｎＦＥＴ技術の場合、露出したシリコンフィンはＳＴＩをエッチバックすることによって形成され、ＳＴＩ深さは約７０～約８０ｎｍとなる。ＦｉｎＦＥＴ設計は、ＣＭＯＳスケーリングを継続しながら、ＳＴＩ深さのより一層の低減が期待できる。
【0013】
平面設計からＦｉｎＦＥＴ設計へは、ＳＴＩ深さを約３分の１に低減することにより、隣接したｐＭＯＳおよびｎＭＯＳトランジスタのソース／ドレイン間の最小限の基板通路が大幅に低減されてきた。これは、全てのｐ－ｎ接合が逆バイアスである場合、通常のＣＭＯＳ動作中のｐ／ｎＭＯＳ絶縁を低下させるものではない。しかしながら、隣接した接合間の基板通路が低減されることにより、ＳＥＬ遷移中にｐＭＯＳおよびｎＭＯＳ両方のトランジスタの接合を順バイアスさせることができる場合、寄生ＳＣＲラッチアップをトリガし得ることが見出されている。
【0014】
上述したように、従来のＦｉｎＦＥＴトランジスタは、隣接した接合間の基板通路の低減により、ＳＥＬイベントの影響を受けやすい。従来のＦｉｎＦＥＴトランジスタは、特に、従来の平面トランジスタよりも、高エネルギー粒子衝突によるＳＥＬイベントの影響を更に受けやすい。高エネルギー粒子は、中性子、熱中性子、α粒子などを含む。特に、本発明者らは、従来の平面トランジスタと比べて従来のＦｉｎＦＥＴトランジスタでは、高エネルギー粒子衝突によるＳＥＬイベントを引き起こすのに必要なエネルギーは１０分の１であることを観察している。本発明者らは、Ｎ型およびＰ型ＦｉｎＦＥＴトランジスタの間の酸化物分離厚さと、高エネルギー粒子衝突によるＳＥＬイベントの確率との間に強い依存関係があることを発見している。したがって、本開示は、本明細書において、酸化物分離厚さを従来のＦｉｎＦＥＴトランジスタの約２～３倍に選択的に増加させることによって、ＦｉｎＦＥＴトランジスタを用いた電子デバイスのＳＥＬイベントに対する抵抗性を改善する技術について記載する。更に、Ｎ型およびＰ型ＦｉｎＦＥＴトランジスタの間の酸化物分離厚さが増加する一方、同じタイプのＦｉｎＦＥＴトランジスタ間の浅い酸化物分離厚さを維持することができる。したがって、ＳＥＬイベントに対する堅牢な抵抗性をもつ電子デバイスを、製造コストの増加を最小限に抑えて実現することができる。更に、本明細書に記載する新規なＦｉｎＦＥＴトランジスタは、従来のＦｉｎＦＥＴトランジスタの最大１０倍、ＳＥＬイベントの影響を受けにくく、望ましくは平面トランジスタの抵抗性に近く、更にはそれに等しくなる。
【0015】
図１は、Ｎ型ＦｉｎＦＥＴトランジスタ１０２とそれに隣接したＰ型ＦｉｎＦＥＴトランジスタ１０４との間に画定されるＰ－Ｎ接合１５０を有する、電子デバイス１００の一例の概略図である。図１の例では、電子デバイス１００はＣＭＯＳデバイスとして構成されている。しかしながら、ＦｉｎＦＥＴトランジスタ１０２、１０４は、Ｎ型およびＰ型両方のＦｉｎＦＥＴトランジスタ１０２、１０４を含む、他のタイプのデバイス向けに構成されてもよい。
【0016】
Ｎ型およびＰ型ＦｉｎＦＥＴトランジスタ１０２、１０４は半導体基板１０６上に形成される。ＦｉｎＦＥＴトランジスタ１０２、１０４は、現在知られている技法または将来的に開発される技法を含む、アディティブ法またはサブトラクティブ法によって形成されてもよい。
【0017】
基板１０６は、シリコン基板、または別の適切な材料から成る基板であってもよい。基板１０６はＰウェル１５２とＮウェル１５４とを含む。図１に示される例では、Ｎウェル１５４はＰウェル１５２上に形成されるものとして示されている。しかしながら、その代わりに、Ｐウェル１５２がＮウェル１５４上に形成されてもよく、または例えばツインタブ構成の場合、Ｐウェル１５２がＮウェル１５４から横方向に離隔されてもよい。Ｐウェル１５２およびＮウェル１５４は、イオン注入、拡散、または他の適切な技術を使用して形成されてもよい。一例では、Ｐウェル１５２にはリンがドープされ、Ｎウェル１５４にはホウ素がドープされる。
【0018】
図１に示される例では、少なくとも２つのＮ型ＦｉｎＦＥＴトランジスタ１０２がＰウェル１５２上に形成される。また、少なくとも２つのＰ型ＦｉｎＦＥＴトランジスタ１０４がＮウェル１５４上に形成される。Ｎ型ＦｉｎＦＥＴトランジスタ１０２のうち１つは、Ｐ型ＦｉｎＦＥＴトランジスタ１０４のうち１つに隣接して配設される。酸化物分離層１１２は、隣接した同じタイプの各ＦｉｎＦＥＴトランジスタの間に形成されたトレンチ１０８内に配設される。例えば、酸化物分離層１１２は、隣接したＮ型ＦｉｎＦＥＴトランジスタ１０２の各対の間に配設される。酸化物分離層１１２はまた、隣接したＰ型ＦｉｎＦＥＴトランジスタ１０４の各対の間に配設される。酸化物分離層１１４は、隣接した異なるタイプのＦｉｎＦＥＴトランジスタの間に形成されたトレンチ１１０内に配設される。例えば、酸化物分離層１１４は、Ｎ型ＦｉｎＦＥＴトランジスタ１０２とそれに隣接したＰ型ＦｉｎＦＥＴトランジスタ１０４との間に配設される。トレンチ１１０の酸化物材料を含有する部分の深さは、トレンチ１０８の酸化物材料を含有する部分の深さの少なくとも２倍であり、したがって、酸化物分離層１１４の厚さは酸化物分離層１１２の厚さの少なくとも２倍になっている。より深いトレンチ１１０とより厚い酸化物分離層１１４は、更に後述するように、Ｐ－Ｎ接合１５０全体にわたるＳＥＬイベントに対する優れた抵抗性を提供する。
【0019】
Ｐ－Ｎ接合１５０に関する更なる詳細が、図２に示される、図１の電子デバイス１００の一部分の等角図に示されている。図２に示されるように、Ｎ型ＦｉｎＦＥＴトランジスタ１０２は、高アスペクト比のフィン２０２と金属ゲート２０８とを含み、それらは両方とも基板１０６から上向きに延在する。フィン２０２は、アディティブ法またはサブトラクティブ法によって形成されてもよい。一例では、フィン２０２は、シリコン、シリコンゲルマニウム、ゲルマニウム、またはＩＩＩ－Ｖ族材料から形成されてもよい。フィン２０２は、任意に、薄い酸化物キャッピング層２０６で被覆されてもよい。
【0020】
酸化物分離層１１２は、Ｎ型ＦｉｎＦＥＴトランジスタ１０２のフィン２０２の間で基板１０６上に形成される。一例では、酸化物分離層１１２は、フィン２０２の間に画定されるトレンチ１０８内に形成される。酸化物分離層１１２は、酸化シリコン、窒化シリコン、酸窒化シリコン、フッ化物ドープケイ酸塩ガラス（ＦＳＧ）、低ｋ誘電体、または他の適切な材料のうち１つもしくは複数から形成される。同様に、酸化物分離層１１４は、Ｎ型ＦｉｎＦＥＴトランジスタ１０２のフィン２０２とＰ型ＦｉｎＦＥＴトランジスタ１０４の高アスペクト比のフィン２５２との間に画定されるトレンチ１１０内など、基板１０６上に形成される。酸化物分離層１１４は、酸化物分離層１１２として使用するのに適した同じ材料から成ってもよい。
【0021】
金属ゲート２０８は、一般に、基板１０６の面に垂直であってフィン２０２の面にも垂直である、フィン形状を有する。金属ゲート２０８は、フィン２０２の一部分を取り囲み、フィン２０２のソース領域２１２をフィン２０２のドレイン領域２１０から分離する。ソースおよびドレイン領域２１２、２１０は、一般に、基板１０６の面に垂直に延在する共通の面内で位置合わせされる。ソースおよびドレイン領域２１２、２１０はまた、金属ゲート２０８の面に垂直に配向される。
【0022】
金属ゲート２０８は、ソースおよびドレイン領域２１２、２１０の間に画定されるチャネル領域２１４を包囲している。チャネル領域２１４はフィン２０２の一体部分なので、チャネル領域２１４は領域２１２、２１０と同じ材料から形成される。金属ゲート２０８がエネルギーを与えられると、電流がチャネル領域２１４を通ってソース領域２１２からドレイン領域２１０に流れる。
【0023】
金属ゲート２０８は、ゲート誘電体材料の上に配設されたゲート電極から形成される。ゲート誘電体材料は、ゲート電極をチャネル領域２１４から分離する。ゲート電極は、ポリシリコン、Ｔａ、ＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＳｉＮ、Ｗ、ＷＮ、Ｒｅ、Ｉｒ、Ｒｕ、Ｍｏ、Ａｌ、Ｃｕ、ＣＯ、Ｎｉ、ＷＮ／ＲｕＯ２、ＺｒＳｉ２、ＭｏＳｉ２、ＴａＳｉ２、ＮｉＳｉ２、または他の適切な材料であってもよい。
【0024】
ゲート誘電体材料は、ハフニウム系材料などの高ｋ酸化物であってもよい。ゲート誘電体材料として使用するのに適しているハフニウム系材料の例としては、ＨｆＯｘ、ＨｆＳｉＯｘ、ＨｆＳｉＯＮ、ＨｆＺｒＯ、ＨｆＬａＯ、ＨｆＴａＯ、ＨｆＴｉＯなどが挙げられる。あるいは、ゲート誘電体材料は、ＬａＯ、ＡｌＯ、ＺｒＯ、ＺｒＯ２、ＺｒＳｉＯ２、ＬａＳｉＯ、ＡｌＳｉＯ、ＴｉＯ、Ｔａ２Ｏ５、Ｔａ２Ｏ３、Ｙ２Ｏ３、ＳＴＯ、ＢＴＯ、ＢａＺｒＯ、または他の適切な材料であってもよい。一例では、金属ゲート２０８は、ＨｆＯｘゲート誘電体材料の上に配設されたポリシリコンゲート電極から形成される。
【0025】
金属ゲート２０８はまた、キャッピング層および界面層などの追加層を含んでもよい。例えば、キャッピング層がゲート誘電体材料と金属ゲート材料との間に配設されてもよい。キャッピング層は、酸化ランタン、ＬａＳｉＯ、酸化マンガン、酸化アルミニウム、または他の適切な材料であってもよい。キャッピング層は、約３～約１０オングストロームの厚さを有してもよい。別の例では、界面層がゲート誘電体材料とチャネル領域２１４との間に配設されてもよい。界面層は、約３～約１０オングストロームの厚さを有してもよい。界面層は、酸化シリコンまたは酸窒化シリコンなどの酸化物であってもよい。あるいは、界面層は窒化シリコンまたは他の適切な材料であってもよい。
【0026】
Ｐ型ＦｉｎＦＥＴトランジスタ１０４は、フィン２５２と金属ゲート２５８とを含み、それらは両方とも基板１０６から上向きに延在する。フィン２０２と同様に、フィン２５２は、アディティブ法またはサブトラクティブ法によって形成されてもよい。一例では、フィン２５２は、シリコン、シリコンゲルマニウム、ゲルマニウム、またはＩＩＩ－Ｖ族材料から形成されてもよい。フィン２５２は、任意に、薄い酸化物キャッピング層２５６で被覆されてもよい。
【0027】
金属ゲート２５８は、一般に、基板１０６の面に垂直であってフィン２５２の面にも垂直である、フィン形状を有する。金属ゲート２５８は、フィン２５２の一部分を取り囲み、フィン２５２のソース領域２６２をフィン２５２のドレイン領域２６０から分離する。ソースおよびドレイン領域２６２、２６０は、一般に、基板１０６の面に垂直に延在する共通の面内で位置合わせされる。ソースおよびドレイン領域２６２、２６０はまた、金属ゲート２５８の面に垂直に配向される。
【0028】
金属ゲート２５８は、ソースおよびドレイン領域２６２、２６０の間に画定されるチャネル領域２６４を包囲している。チャネル領域２６４はフィン２５２の一体部分なので、チャネル領域２６４は領域２６２、２６０と同じ材料から形成される。金属ゲート２５８がエネルギーを与えられると、電流がチャネル領域２６４を通ってソース領域２６２からドレイン領域２６０に流れる。
【0029】
金属ゲート２５８は、ゲート誘電体材料の上に配設されたゲート電極から形成される。ゲート誘電体材料は、ゲート電極をチャネル領域２６４から分離する。金属ゲート２５８は、金属ゲート２０８に関して上述したのと同様に構築され、また、金属ゲート２０８に関して上述したように、キャッピング層および界面層などの追加層を含んでもよい。
【0030】
Ｎ型ＦｉｎＦＥＴトランジスタ１０２は、あるピッチまたは距離２８２で分離される。一例では、距離２８２は約４２ｎｍである。Ｎ型ＦｉｎＦＥＴトランジスタ１０２は、距離２８６でＰ型ＦｉｎＦＥＴトランジスタ１０４から分離される。距離２８６は、一般に、より深い酸化物分離層１１４の作成に適応するように、距離２８２よりも長い。例えば、酸化物分離層１１４は、酸化物分離層１１２の厚さ２８０よりも厚い厚さ２８４を有する。一例では、厚さ２８４は酸化物分離層１１２の厚さ２８０の少なくとも約２倍である。別の例では、厚さ２８４は酸化物分離層１１２の厚さ２８０の少なくとも３倍である。トレンチ１１０および酸化物分離層１１２の幅を画定する距離２８６は、トレンチ１１０の底部の幅が、酸化物分離層１１２が基板１０６の反対側で露出するトレンチ１１０の部分の幅よりも大幅に狭くなるような、先細状または階段状であってもよいことが想到される。例えば、トレンチ１１０の底部の幅は距離２８２とほぼ同じであってもよい。
【0031】
図２に示される例では、酸化物分離層１１２の厚さ２８０は、７０～８０ｎｍなど、約１００ｎｍ未満である。対照的に、酸化物分離層１１４の厚さ２８４は、２００～２５０ｎｍなど、１５０ｎｍ超過である。言い換えると、酸化物分離層１１４の厚さ２８４は酸化物分離層１１２の厚さ２８０の少なくとも２倍である。一例では、酸化物分離層１１４の厚さ２８４は酸化物分離層１１２の厚さ２８０の少なくとも２．５倍である。更に別の例では、酸化物分離層１１４の厚さ２８４は酸化物分離層１１２の厚さ２８０の少なくとも３倍である。酸化物分離層１１４の深い厚さ２８４は、荷電粒子がウェル１５２、１５４の間を移動するのを防ぐ助けとなるため、ＳＥＬイベントに対する抵抗性が増大する。一例では、Ｐ－Ｎ接合１５０全体にわたる、酸化物分離層１１４の厚さ２８４によるＳＥＬ抵抗性は、従来のＦｉｎＦＥＴ設計の約１０倍である。
【0032】
ＳＥＬイベントに対する抵抗性を改善するように選択された酸化物分離層１１４の厚さは、Ｐ－Ｎ接合１５０を備えるＦｉｎＦＥＴの技術ノードおよび限界寸法、ならびにデバイス設計の対象である環境中に存在する粒子の予期されるエネルギーレベルに応じて、異なることがあることが認識されるべきである。例えば、地上用途では、地下または非地上用途で利用されるように設計された用途よりもエネルギーレベルがはるかに低い粒子に遭遇する。上述した酸化物分離層１１４の厚さ２８４は、１６ｎｍの技術ノードを用いて製造されたＦｉｎＦＥＴの地上用途に適していることが証明されている。（通常遭遇する地上粒子と比べて）高エネルギーの粒子に対抗する硬化を要する航空宇宙または他の用途などの非地上用途は、同じ技術ノードでは、一般に、酸化物分離層１１４がより厚くなる。
【0033】
本明細書に開示する技術を利用して達成されたＳＥＬイベントに対する抵抗性の改善は、ＦｉｎＦＥＴ技術を使用した従来の設計と比較して、寄生ＳＣＲの積βｎｐｎ・βｐｎｐの利得を低減するものとしても特徴づけることができる。一般に、βｎｐｎおよびβｐｎｐは、寄生ＳＣＲのフィードバックループにおける２つのトランジスタの利得である。積βｎｐｎ・βｐｎｐの利得を１未満に維持することによって、ラッチアップが防止される。寄生バイポーラのβ利得は、ＳＣＲ電流通路における距離に強く関連する。この距離はＳＴＩが深くなると増加するので、積βｎｐｎ・βｐｎｐの利得が低減される。バイポーラトランジスタのβ利得は、寄生ＳＣＲのバイポーラトランジスタにおける電流にも依存する。電流が大きいほど、積βｎｐｎ・βｐｎｐの利得が大きくなる。前記電流はイオン衝突による堆積電荷（deposited charge）に比例するので、酸化物分離層１１４の厚さ２８４は、積βｎｐｎ・βｐｎｐの利得が、一般的な地上放射線環境の場合の１未満など、所定の設計および放射線環境閾値よりも少なくなるように選択されてもよい。宇宙放射線環境で遭遇する高エネルギーイオン衝突は、はるかに多くの電荷を堆積させ、寄生バイポーラトランジスタにより大きい電流を生じさせる。これにより、積βｎｐｎ・βｐｎｐの利得が１を上回り、かかる宇宙放射線環境において、同じ厚さ２８４がＳＥＬを防ぐのに十分ではなくなることがある。かかる高エネルギー放射線環境では、ＳＥＬを防ぐのに、より厚い厚さ２８４が必要になることがある。
【0034】
図３Ａ～図３Ｈは、隣接したＮ型およびＰ型ＦｉｎＦＥＴトランジスタ１０２、１０４を有する図１の電子デバイス１００を形成するシーケンスの異なる段階における積層膜の断面図である。図４は、図３Ａ～図３Ｈに示されるシーケンスなどによって、隣接したＮ型およびＰ型ＦｉｎＦＥＴトランジスタ１０２、１０４を有する電子デバイス１００などの電子デバイスを形成する、方法４００のブロック図である。方法４００は、Ｐ－Ｎ接合１５０を有する他の電子デバイスを形成するのに利用されてもよいことが想到される。
【0035】
方法４００は、図３Ａに示されるものなど、基板１０６などの基板上に第１のマスク層３００をパターニングすることによる、工程４０２で始まる。図が乱雑になるのを避けるため、ＮウェルおよびＰウェルは図３Ａ～図３Ｈには示していない。第１のマスク層３００は複数の開口部３０２を含み、開口部３０２を通して露出した基板１０６の領域３０４がエッチングを施されトレンチが形成される。第１のマスク層３００は、フォトレジストマスク、ハードマスク、またはそれらの組み合わせであってもよい。
【0036】
工程４０４で、図３Ｂに示されるように、基板１０６の露出した領域３０４にエッチングが施されてトレンチ１０８が形成される。基板１０６に形成されるトレンチ１０８は、乾式（例えば、プラズマ）エッチングによって作成される。適切なエッチング剤としては、ハロゲン、ならびに中でも特に、Ｃｌ２、ＣＦ４、ＳＦ６、ＮＦ３、およびＣＣｌ２Ｆ２などのハロゲン含有化合物が挙げられる。あるいは、湿式エッチングまたは他の適切な技術が利用されてもよい。適切な湿式エッチング剤としては、中でも特に、硝酸（ＨＮＯ３）およびフッ化水素酸（ＨＦ）、水酸化カリウム（ＫＯＨ）、エチレンジアミンピロカテコール（ＥＤＰ）、ならびに水酸化テトラメチルアンモニウム（ＴＭＡＨ）が挙げられる。
【0037】
トレンチ１０８の間に残っている基板１０６の材料はフィン２０２、２５２を形成する。フィン２０２の間の距離２８２は、一対の隣接したフィン２０２、２５２の間の距離２８６よりも短い。距離２８２は、距離２８６の少なくとも４分の１など、距離２８６の少なくとも半分であってもよい。一対の隣接したフィン２０２、２５２の間の距離２８６が長くなると、トレンチ１１０をトレンチ１０８よりもはるかに深くすることが可能になり、それによって、後述する方法４００の続きの工程で更に示されるように、トレンチ１１０内に配設される酸化物分離層１１４をトレンチ１０８内に配設された酸化物分離層１１２よりも厚くすることが容易になる。
【0038】
工程４０６で、図３Ｃに示されるように、第１のマスク層３００が除去される。一例では、第１のマスク層３００は、酸素含有プラズマに暴露することなどによる灰化プロセス、または他の適切な方法によって除去される。
【0039】
工程４０８で、第２のマスク層３２０が、フィン２０２、２５２およびトレンチ１０８上に配設される。第２のマスク層３２０がパターニングされて開口部３２２が形成され、開口部３２２を通して、図３Ｄに示されるように、基板１０６にエッチングが施されてもよい。第２のマスク層３２０は、第１のマスク層３００を参照して記載したような材料および技術によって作成されパターニングされてもよい。
【0040】
工程４１０で、基板１０６に、第２のマスク層３２０の開口部３２２を通してエッチングが施されて、トレンチ１１０が形成される。図３Ｅに示されるように、トレンチ１１０はトレンチ１０８よりも深い。一定の比率ではないが、トレンチ１１０はトレンチ１０８の少なくとも２倍の深さ、更にはトレンチ１０８の２．５倍以上もの深さである。それに加えて、トレンチ１１０は、トレンチ１０８の少なくとも３～４倍の幅など、トレンチ１０８の少なくとも約２倍の幅である。より幅広のトレンチ１１０により、より深いトレンチ１１０の形成が容易になるので、更なる酸化物分離層が、高エネルギー粒子衝突によるアップセット耐性を改善するのに利用されてもよい。エッチング後、例えば、酸素含有プラズマの存在下での灰化または他の適切な方法によって、第２のマスク層３２０が除去される。
【0041】
工程４１２で、図３Ｆに示されるように、トレンチ１０８、１１０に酸化物材料が充填されて、酸化物分離層１１２および酸化物分離層１１４が形成される。酸化物分離層１１２、１１４は、スピンオン、化学蒸着、原子層堆積、または他の適切な技術を利用して堆積されてもよい。酸化物分離層１１２、１１４の上面は、例えば、エッチバックまたは化学機械研磨または他の適切な平面化技術を使用して、フィン２０２、２５２の上面と共面で作られてもよい。
【0042】
トレンチ１０８、１１０に酸化物材料が充填されると、第３のマスク層３３０が酸化物材料上に堆積されパターニングされて、開口部３３２が形成される。第３のマスク層３３０は、第１のマスク層３００を参照して記載したような材料および技術によって作成されパターニングされてもよい。工程４１４で、酸化物分離層１１２および酸化物分離層１１４を形成している酸化物材料の一部分に、第３のマスク層３３０の開口部３３２を通してエッチングが施されて、図３Ｇに示されるように、トレンチ１０８を充填している酸化物材料の厚さ２８０およびトレンチ１１０を充填している酸化物材料の厚さ２８４が設定される。
【0043】
工程４１６で、第３のマスク層３３０が除去される。第３のマスク層３３０は、酸素含有プラズマの存在下での灰化、または他の適切な方法によって除去されてもよい。工程４１６後、金属ゲート２０８、２５８がフィン２０２、２５２の上に形成されて、図１および図２に示されるようなトランジスタ１０２、１０４が形成される。
【0044】
したがって、本明細書に記載されるＦｉｎＦＥＴトランジスタ１０２、１０４および特にＰ－Ｎ接合１５０は、従来のＦｉｎＦＥＴトランジスタおよび従来のＰ－Ｎ接合と比較して、より優れたＳＥＬ抵抗性を有する。Ｐ－Ｎ接合１５０を含むＦｉｎＦＥＴトランジスタ１０２、１０４は、従来のＦｉｎＦＥＴトランジスタと比較して、高エネルギー粒子衝突によるＳＥＬイベントの確率が低減されているので、ＣＭＯＳまたは他の電子デバイスなどの電子デバイス１００は、従来の電子デバイスと比較して堅牢性が高い。Ｎ型ＦｉｎＦＥＴトランジスタ１０２とＰ型ＦｉｎＦＥＴトランジスタ１０４との間に配設される酸化物分離層１１４の厚さが増加することで、（トレンチ１０８よりも）深いトレンチ１１０内に配設された酸化物分離層１１４から成る比較的厚い材料によって、粒子の衝突による電荷のほとんどを、広い面積に拡散する前に基板内で散逸させることが可能になり、したがって、マルチビットアップセットに対する更なる保護が追加され、Ｐ－Ｎ接合１５０が利用される電子デバイス１００における訂正不能なイベントの発生が最小限に抑えられる。有利には、Ｐ－Ｎ接合１５０を備えるＦｉｎＦＥＴトランジスタ１０２、１０４は、従来のＦｉｎＦＥＴトランジスタの最大１０倍、ＳＥＬイベントの影響を受けにくく、望ましくは平面ＦｉｎＦＥＴトランジスタの抵抗性に近く、更にはそれに等しくなる。
【0045】
一例では、ＦｉｎＦＥＴトランジスタ、Ｐ－Ｎ接合、およびその形成方法について、本明細書に記載する。かかるＦｉｎＦＥＴトランジスタは、金属ゲートと、ソース領域、ドレイン領域、および金属ゲートで包囲されたチャネル領域を備えるフィンであって、チャネル領域がソースおよびドレイン領域を接続する、フィンと、ソースフィンの第１の側に配設された第１の酸化物分離層と、ソースフィンの第１の側とは反対側の第２の側に配設された第２の酸化物分離層であって、第１の酸化物分離層の厚さよりも厚い厚さを有する、第２の酸化物分離層とを含んでもよい。
【0046】
そのようなＦｉｎＦＥＴトランジスタでは、第２の酸化物分離層の厚さは、第１の酸化物分離層の厚さの少なくとも２倍であってもよい。
【0047】
そのようなＦｉｎＦＥＴトランジスタでは、第２の酸化物分離層の厚さは２００ｎｍ～２５０ｎｍであってもよい。
【0048】
別の例では、Ｐ－Ｎ接合について記載する。かかるＰ－Ｎ接合は、第１のＰ型ＦｉｎＦＥＴトランジスタと、第１のＰ型ＦｉｎＦＥＴトランジスタに隣接して配設された第１のＮ型ＦｉｎＦＥＴトランジスタと、第１のＮ型ＦｉｎＦＥＴトランジスタを隣接した第１のＰ型ＦｉｎＦＥＴトランジスタから横方向に分離する第１の酸化物分離層であって、１５０ｎｍ超過の厚さを有する、第１の酸化物分離層とを含んでもよい。
【0049】
そのようなＰ－Ｎ接合では、第１のＰ型ＦｉｎＦＥＴトランジスタは、第１のＰ型ＦｉｎＦＥＴトランジスタの第１の酸化物分離層とは反対側に配設された第２の酸化物分離層であって、第１の酸化物分離層の厚さの半分未満の厚さを有する、第２の酸化物分離層を含んでもよい。
【0050】
そのようなＰ－Ｎ接合では、第１の酸化物分離層の厚さは、第２の酸化物分離層の厚さの少なくとも３倍であってもよい。
【0051】
そのようなＰ－Ｎ接合では、Ｐ－Ｎ接合の積βηρη・βＰηＰの利得は１未満であってもよい。
【0052】
そのようなＰ－Ｎ接合は、第１のＰ型ＦｉｎＦＥＴトランジスタに隣接して配設された第２のＰ型ＦｉｎＦＥＴトランジスタと、第１のＰ型ＦｉｎＦＥＴトランジスタを隣接した第２のＰ型ＦｉｎＦＥＴトランジスタから横方向に分離する第２の酸化物分離層であって、第１の酸化物分離層の厚さの半分未満の厚さを有する、第２の酸化物分離層とを更に含んでもよい。
【0053】
そのようなＰ－Ｎ接合では、第２の酸化物分離層の厚さは８０ｎｍ未満であり、第１の酸化物分離層の厚さは２００ｎｍ超過であってもよい。
【0054】
そのようなＰ－Ｎ接合では、第１のＰ型ＦｉｎＦＥＴトランジスタと隣接した第２のＮ型ＦｉｎＦＥＴトランジスタとの間に画定される第１の酸化物分離層の幅は、第１のＰ型ＦｉｎＦＥＴトランジスタと隣接した第２のＰ型ＦｉｎＦＥＴトランジスタとの間に画定される第２の酸化物分離層の幅よりも広くてもよい。
【0055】
そのようなＰ－Ｎ接合は、第１のＮ型ＦｉｎＦＥＴトランジスタに隣接して配設された第２のＮ型ＦｉｎＦＥＴトランジスタと、第１のＮ型ＦｉｎＦＥＴトランジスタを隣接した第２のＮ型ＦｉｎＦＥＴトランジスタから横方向に分離する第２の酸化物分離層であって、第１の酸化物分離層の厚さよりも薄い厚さを有する、第２の酸化物分離層とを更に含んでもよい。そのようなＰ－Ｎ接合では、第２の酸化物分離層の厚さは８０ｎｍ未満であってもよく、第１の酸化物分離層の厚さは２００ｎｍ超過であってもよい。
【0056】
そのようなＰ－Ｎ接合では、第１の酸化物分離層の幅は、第２の酸化物分離層の幅よりも広くてもよい。
【0057】
そのようなＰ－Ｎ接合は、第１のＰ型ＦｉｎＦＥＴトランジスタおよび第１のＮ型ＦｉｎＦＥＴトランジスタの一方に隣接して配設された第２のＦｉｎＦＥＴトランジスタであって、第１のＰ型ＦｉｎＦＥＴトランジスタおよび第１のＮ型ＦｉｎＦＥＴトランジスタのうちより近くにある方と同じ型である、第２のＦｉｎＦＥＴトランジスタと、第２のＦｉｎＦＥＴトランジスタを第１のＰ型ＦｉｎＦＥＴトランジスタおよび第１のＮ型ＦｉｎＦＥＴトランジスタのうち隣接している方から横方向に分離する第２の酸化物分離層であって、第１の酸化物分離層の厚さに実質的に等しい厚さを有する、第２の酸化物分離層とを更に含んでもよい。
【0058】
更に別の例では、Ｐ－Ｎ接合を形成する方法について記載する。Ｐ－Ｎ接合を形成するかかる方法は、半導体基板にエッチングを施して、第１の高アスペクト比のトレンチによって分離された第１の高アスペクト比のフィンおよび第２の高アスペクト比のフィンを含む、複数の高アスペクト比のフィンを形成することと、第１の高アスペクト比のトレンチに酸化物材料を充填することと、第１の高アスペクト比のトレンチを充填している酸化物材料の一部分を除去することと、少なくとも１５０ｎｍの厚さを有する第１の酸化物分離層を形成するように、第１の高アスペクト比のトレンチを充填している酸化物材料の除去を停止することと、を含んでもよい。
【0059】
そのような方法では、半導体基板にエッチングを施して複数の高アスペクト比のフィンを形成することは、第１の高アスペクト比のフィンを半導体基板のｐドープ領域に形成することと、第２の高アスペクト比のフィンを半導体基板のｎドープ領域に形成することと、を更に含んでもよく、第１および第２の高アスペクト比のフィンは第１の高アスペクト比のトレンチによって分離される。
【0060】
そのような方法は、複数の高アスペクト比のフィンのうち第３の高アスペクト比のフィンを、第１の高アスペクト比のフィンに隣接した半導体基板のｐドープ領域に形成することと、１００ｎｍ未満の厚さを有する第２の酸化物分離層を、第１および第３の高アスペクト比のフィンの間に形成することと、を更に含んでもよい。
【0061】
そのような方法では、第１の高アスペクト比のトレンチに酸化物材料を充填することは、第１の高アスペクト比のトレンチに、酸化シリコン、窒化シリコン、酸窒化シリコン、フッ化物ドープケイ酸塩ガラス（ＦＳＧ）、および低ｋ誘電体から成る群から選択された少なくとも１つの材料を充填することを含んでもよい。
【0062】
そのような方法では、第１の高アスペクト比のフィンは、シリコン、シリコンゲルマニウム、ゲルマニウム、またはＩＩＩ－Ｖ族材料から形成されてもよい。
【0063】
そのような方法は、半導体基板にエッチングされた第２の高アスペクト比のトレンチに酸化物材料を充填することと、第２の高アスペクト比のトレンチを充填している酸化物材料の一部分を除去することと、第１の酸化物分離層の厚さの半分よりも薄い厚さを有する第２の酸化物分離層を形成するように、第２の高アスペクト比のトレンチを充填している酸化物材料の除去を停止することと、を更に含んでもよい。
【0064】
上記は本発明の実施形態を対象としているが、本発明の基本的範囲から逸脱することなく本発明の他の実施形態および更なる実施形態を考案することができ、それらの範囲は以下の特許請求の範囲によって決定される。
【図1】
【図2】
【図3A-C】
【図3D-F】
【図3G-H】
【図4】