特許 7446440 半導体静電保護デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-02-29

(45)【発行日】2024-03-08

(54)【発明の名称】半導体静電保護デバイス

(51)【国際特許分類】

   H01L 21/822 20060101AFI20240301BHJP

   H01L 27/04 20060101ALI20240301BHJP

   H01L 27/06 20060101ALI20240301BHJP

   H01L 29/861 20060101ALI20240301BHJP

   H01L 29/868 20060101ALI20240301BHJP

【ＦＩ】

H01L27/04 H

H01L27/06 311B

H01L29/91 D

H01L29/91 F

H01L29/91 K

【請求項の数】 16

(21)【出願番号】P 2022543499

(86)(22)【出願日】2021-02-09

(65)【公表番号】

(43)【公表日】2023-03-16

(86)【国際出願番号】 CN2021076271

(87)【国際公開番号】W WO2022027952

(87)【国際公開日】2022-02-10

【審査請求日】2022-07-15

(31)【優先権主張番号】202010780889.5

(32)【優先日】2020-08-06

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(74)【代理人】

【識別番号】110000291

【氏名又は名称】弁理士法人コスモス国際特許商標事務所

(72)【発明者】

【氏名】許 杞安

【審査官】鈴木 聡一郎

(56)【参考文献】

【文献】特開２００８－１６６４９５（ＪＰ，Ａ）

【文献】中国特許出願公開第１０８２６９８００（ＣＮ，Ａ）

【文献】国際公開第２０２０／１４４１８０（ＷＯ，Ａ２）

【文献】特開２００７－２１４４６３（ＪＰ，Ａ）

【文献】特開２００６－２６９４６４（ＪＰ，Ａ）

【文献】米国特許出願公開第２００６／００４３４８９（ＵＳ，Ａ１）

【文献】国際公開第２０１９／１１００１６（ＷＯ，Ａ１）

【文献】特開２００７－１４９７６９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２１／８２３２－２１／８２３８

Ｈ０１Ｌ ２１／８２４９

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２７／０７

Ｈ０１Ｌ ２７／０８５－２７／０９２

Ｈ０１Ｌ ２７／１１８

(57)【特許請求の範囲】

【請求項1】

半導体静電保護デバイスであって、
内に第１導電タイプの深ウェル領域が形成される基板と、
陽極が第１電圧に接続され、陰極が入力／出力端子に接続される第１ダイオードと、
陽極が前記入力／出力端子に接続され、陰極が第２電圧に接続される第２ダイオードと、
ガードリングと、
第１導電タイプのドープウェル領域及び第２導電タイプのドープウェル領域と、を備え、
前記第１ダイオード及び前記第２ダイオードがいずれも前記第１導電タイプの深ウェル領域内に位置し、
前記深ウェル領域が前記ガードリング内に位置し、前記ガードリングが第２導電タイプを有し、
前記第１導電タイプのドープウェル領域及び第２導電タイプのドープウェル領域がいずれも前記深ウェル領域内に位置し、前記第１ダイオードが前記第１導電タイプのドープ領域に位置し、前記第２ダイオードが前記第２導電タイプのドープ領域に位置し、
前記第１ダイオードは第１導電タイプの第１ドープ領域及び第２導電タイプの第２ドープ領域を備え、前記第１ドープ領域が前記第１ダイオードの陽極であり、前記第２ドープ領域が前記第１ダイオードの陰極であり、
前記第２ダイオードは第２導電タイプの第３ドープ領域及び第１導電タイプの第４ドープ領域を備え、前記第４ドープ領域が前記第２ダイオードの陽極であり、前記第３ドープ領域が前記第２ダイオードの陰極であり、
前記深ウェル領域内に第５ドープ領域が形成され、前記第５ドープ領域は前記第１導電タイプであり、前記第５ドープ領域が前記深ウェル領域の引き出し領域とされ、且つ前記第５ドープ領域は環状を呈し、前記第１ダイオード及び前記第２ドープ領域がいずれも前記第５ドープ領域により形成される環内に位置する、
半導体静電保護デバイス。

【請求項2】

前記第１導電タイプのドープウェル領域と第２導電タイプのドープウェル領域は隣接する請求項１に記載の半導体静電保護デバイス。

【請求項3】

前記第１ドープ領域と前記第２ドープ領域は第１方向に沿って交互に間隔を置いて配列され、前記第３ドープ領域と前記第４ドープ領域は前記第１方向に沿って交互に間隔を置いて配列される請求項１に記載の半導体静電保護デバイス。

【請求項4】

前記第１ドープ領域は複数の第１環状に形成され、前記第２ドープ領域が前記第１環状内に位置し、前記第３ドープ領域は複数の第２環状に形成され、前記第４ドープ領域が前記第２環状内に位置する請求項１に記載の半導体静電保護デバイス。

【請求項5】

複数の前記第２ドープ領域は第２方向に沿って間隔を置いて配列され、複数の前記第４ドープ領域は前記第２方向に沿って間隔を置いて配列される請求項１～４のいずれか１項に記載の半導体静電保護デバイス。

【請求項6】

前記第１ドープ領域と前記第２ドープ領域との間、前記第１ドープ領域と前記第３ドープ領域との間、前記第３ドープ領域と前記第４ドープ領域との間には、いずれも浅いトレンチ分離構造が配置される請求項５に記載の半導体静電保護デバイス。

【請求項7】

前記第１電圧は電源電圧であり、前記第２電圧は接地電圧である請求項１に記載の半導体静電保護デバイス。

【請求項8】

前記第１電圧は接地電圧であり、前記第２電圧は電源電圧である請求項１に記載の半導体静電保護デバイス。

【請求項9】

前記第１ダイオードの数は少なくとも２つであり、且つ順次直列接続され、且つ
前記第２ダイオードの数は少なくとも２つであり、且つ順次直列接続される請求項１に記載の半導体静電保護デバイス。

【請求項10】

前記基板の材料は、シリコン、ゲルマニウム、ＧａＡｓ（ヒ化ガリウム）、ＩｎＰ（リン化インジウム）又はＧａＮ（窒化ガリウム）である請求項１に記載の半導体静電保護デバイス。

【請求項11】

更にガードリングを備え、前記深ウェル領域は前記ガードリング内に位置し、前記ガードリングは前記第２導電タイプを有し、前記ガードリングは前記深ウェル領域の外周に形成され、前記深ウェル領域を取り囲んでいるとともに、前記第５ドープ領域を取り囲んでいる請求項１に記載の半導体静電保護デバイス。

【請求項12】

前記第１電圧は電源電圧であり、前記第２電圧は接地電圧であり、前記第１ダイオードの前記陽極は電源端子に接続され、前記第１ダイオードの前記陰極は入力／出力端子に接続され、前記第２ダイオードの陽極は入力／出力端子に接続され、前記第２ダイオードの前記陰極は接地端子に接続される請求項１に記載の半導体静電保護デバイス。

【請求項13】

前記第１電圧は接地電圧であり、前記第２電圧は電源電圧であり、前記第１ダイオードの前記陽極は接地端子に接続され、前記第１ダイオードの前記陰極は入力／出力端子に接続され、前記第２ダイオードの陽極は入力／出力端子に接続され、前記第２ダイオードの陰極は電源端子に接続される請求項１に記載の半導体静電保護デバイス。

【請求項14】

前記第１ダイオードの前記第１ドープ領域はいずれもリード線により前記第１電圧に外部接続され、前記第１ダイオードの前記第２ドープ領域はいずれもリード線により入力／出力端子に外部接続され、前記第２ダイオードの前記第４ドープ領域はいずれもリード線により前記入力／出力端子に外部接続され、前記第２ダイオードの前記第３ドープ領域はいずれもリード線により前記第２電圧に外部接続され、且つ前記第１ダイオード及び前記第２ダイオードの外周の前記第５ドープ領域は前記第２電圧に外部接続され、前記第５ドープ領域の外周のガードリングは前記第１電圧に外部接続される請求項１１に記載の半導体静電保護デバイス。

【請求項15】

前記第１導電タイプはＰ型であり、前記ドープウェル領域はＰ型ドープウェル領域であり、前記第２導電タイプはＮ型であり、前記第２導電タイプの前記ドープウェル領域はＮ型ドープウェル領域であり、前記第１ダイオードは前記Ｐ型ドープウェル領域内に位置し、前記第２ダイオードは前記Ｎ型ドープウェル領域内に位置し、
前記第１ダイオードはＰ型の前記第１ドープ領域及びＮ型の前記第２ドープ領域を備え、前記第１ドープ領域及び前記第２ドープ領域はいずれも前記Ｐ型ドープウェル領域の内部に位置し、且つ前記第１ドープ領域は前記第１電圧に外部接続され、前記第２ドープ領域は入力／出力電圧に外部接続され、且つ
前記第２ダイオードはＮ型の前記第３ドープ領域及びＰ型の前記第４ドープ領域を備え、前記第３ドープ領域及び前記第４ドープ領域は前記Ｎ型ドープウェル領域の内部に位置し、且つ前記第３ドープ領域は前記第２電圧に外部接続され、前記第４ドープ領域は前記入力／出力電圧に外部接続される請求項４に記載の半導体静電保護デバイス。

【請求項16】

前記第１環状内には１つのみの短冊状の前記第２ドープ領域が存在し、前記第２環状内には１つのみの短冊状の前記第４ドープ領域が存在する請求項４に記載の半導体静電保護デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体静電保護デバイスに関する。

【0002】

本願は、２０２０年８月６日に提出した名称「半導体静電保護デバイス」、出願番号第２０２０１０７８０８８９．５号の中国出願の優先権を主張し、その全ての開示内容は援用により本願に取り込まれる。

【背景技術】

【0003】

半導体の製造プロセスがますます進むにつれて、半導体デバイスはより小さくなり、接合深さがより浅くなり、酸化層もより薄くなり、静電保護デバイスの信頼性について直面する課題が次第に大きくなってきている。

【発明の概要】

【課題を解決するための手段】

【0004】

複数の実施例に基づいて、本願が提供する半導体静電保護デバイスは、
内部に第１導電タイプの深ウェル領域が形成される基板と、
陽極が第１電圧に接続され、陰極が入力／出力端子に接続される第１ダイオードと、
陽極が前記入力／出力端子に接続され、陰極が第２電圧に接続される第２ダイオードと、を備え、且つ
前記第１ダイオード及び前記第２ダイオードがいずれも前記第１導電タイプの深ウェル領域内に位置する。

【0005】

本願の１つ又は複数の実施例の詳細は以下の図面及び説明において示される。本願の他の特徴及び利点は明細書、図面及び特許請求の範囲から明らかになる。

【0006】

本願の実施例の技術案をより明確に説明するために、以下、実施例において使用する必要のある図面を簡単に説明するが、以下に記載する図面は単に本願のいくつかの実施例であって、当業者であれば、創造的な労力なしに、これらの図面に基づいて更に他の図面を取得することができることは明らかである。

【図面の簡単な説明】

【0007】

【図1】本発明の１つの実施例における半導体静電保護デバイスを示す平面図である。

【図2】図１におけるＡＡ′方向に沿う断面構造模式図である。

【図3】本発明の他の実施例における半導体静電保護デバイスを示す平面図である。

【図4】本発明の他の実施例における半導体静電保護デバイスを示す断面構造模式図である。

【発明を実施するための形態】

【0008】

現在、ダイナミックランダムアクセスメモリの速度がますます速くなり、これはＩ／Ｏインターフェースが確実な静電放電能力を有するだけでなく、それとともに、比較的小さな寄生容量を有するように求められ、従来技術における静電保護デバイスの寄生容量は、要件を満足することがますます困難になっている。

【0009】

本発明を理解しやすくするために、以下、関連する図面を参照しながら本発明をより包括的に説明する。図面には、本発明の最優先の実施例を示している。しかしながら、本発明は様々な異なる形式で実現されてもよく、本明細書に説明される実施例に限られない。これらの実施例を提供する目的は本発明の開示内容をより明確かつ完全にすることである。

【0010】

特に定義しない限り、本明細書に使用されるすべての技術用語及び科学用語は当業者が一般的に理解する意味と同じである。本明細書において、本発明の明細書に使用される用語はあくまでも具体的な実施例を説明するためのものであって、本発明を制限することを意図していない。本明細書に使用される用語「及び／又は」は１つ又は複数の関連する列挙項目の任意及び全ての組み合わせを含む。

【0011】

本発明の説明において、理解されるべきこととして、用語「上」、「下」、「鉛直」、「水平」、「内」、「外」等で示される方向又は位置関係は図面に示される方向又は位置関係に基づくものであり、本発明を説明しやすくし且つ説明を簡素化するためのものに過ぎず、示される装置又は素子が必ず特定の方向を有し、特定の方向で構成及び操作しなければならないことを示し又は示唆するのではなく、従って、本発明を制限するものと理解されるべきではない。

【0012】

インターフェース回路が良好な静電放電性能を有する上で、更に比較的小さな寄生容量を有するために、図１及び図２に示すように、本発明は半導体静電保護デバイスを提供し、内部に第１導電タイプの深ウェル領域１２が形成される基板１０と、陽極が第１電圧に接続され、陰極が入力／出力端子に接続される第１ダイオード２０と、陽極が入力／出力端子に接続され、陰極が第２電圧に接続される第２ダイオード２１と、を備え、第１ダイオード２０及び第２ダイオード２１がいずれも第１導電タイプの深ウェル領域１２内に位置する。

【0013】

第１ダイオード２０は陽極が第１電圧に接続され、陰極が入力／出力端子に接続され、第２ダイオード２１は陽極が入力／出力端子に接続され、陰極が第２電圧に接続される。従って、チップが静電環境に位置する場合、瞬時の静電電荷は入力／出力ピンを通過してチップのインターフェース回路に入ることとなり、入力／出力ピンを通過してチップの内部に入った静電電荷に発生した電圧が第１ダイオード２０及び第２ダイオード２１の逆方向破壊電圧又は順方向導通電圧よりも低い場合、静電保護デバイス及びチップの内部回路を損傷することがなく、静電電荷に発生した電圧が第１ダイオード２０及び第２ダイオード２１の順方向導通電圧又は逆方向破壊電圧を超える場合、第１ダイオード２０を逆方向に破壊させ又は順方向に導通させ、更に静電電荷を放電し、チップ内部の半導体デバイスが静電電荷により損傷されることを回避する。第１ダイオード２０及び第２ダイオード２１がいずれも深ウェル領域１２内に位置し、第１ダイオード２０と第２ダイオード２１が深ウェル領域１２により分離されるため、チップ内部の他の半導体デバイスとの相互干渉を回避することができ、且つ第１ダイオード及び第２ダイオードの容量が比較的小さく、従って、良好な静電放電性能を有する上で、その寄生容量の大きさはダイナミックランダムアクセスメモリのますます高くなる要件を満たすこともできる。

【0014】

１つの選択可能な実施例では、基板１０の材料は、シリコン、ゲルマニウム、ＧａＡｓ（ヒ化ガリウム）、ＩｎＰ（リン化インジウム）又はＧａＮ（窒化ガリウム）等であってもよく、即ち基板１０は、シリコン基板、ゲルマニウム基板、ＧａＡｓ基板、ＩｎＰ基板又はＧａＮ基板であってもよく、本実施例では、基板１０はシリコン基板であってもよい。

【0015】

一例では、深ウェル領域１２は、Ｎ型深ウェル領域１２又はＰ型深ウェル領域１２であってもよく、１つの選択可能な実施例では、深ウェル領域１２はＮ型深ウェル領域１２である。

【0016】

１つの選択可能な実施例では、深ウェル領域１２内に第５ドープ領域２２が形成され、第５ドープ領域２２は第１導電タイプであり、即ち深ウェル領域と同じ導電タイプであり、Ｐ型ハイドープ領域であってもよく、第５ドープ領域２２は深ウェル領域１２の引き出し領域とされてもよい。第５ドープ領域２２は環状を呈し、第１ダイオード２０及び第２ドープ領域２１はいずれも第５ドープ領域２２により形成される環内に位置する。

【0017】

１つの選択可能な実施例では、第１電圧は電源電圧Ｖｄｄであり、第２電圧は接地電圧Ｖｓｓである。即ち、第１ダイオード２０は陽極が電源端子に接続され、陰極が入力／出力端子に接続され、第２ダイオード２１は陽極が入力／出力端子に接続され、陰極が接地端子に接続される。従って、入力／出力端子と電源端子との間に静電が発生し、且つ静電電荷に発生した電圧が第１ダイオード２０の逆方向破壊電圧よりも大きい場合、静電電荷は第１ダイオード２０から放電され、入力／出力端子と接地端子との間に静電が発生し、且つ静電電荷に発生した電圧が第２ダイオード２１の順方向導通電圧よりも大きい場合、静電電荷は第２ダイオード２１から放電される。

【0018】

他の選択可能な実施例では、第１電圧は接地電圧Ｖｓｓであり、第２電圧は電源電圧Ｖｄｄである。即ち、第１ダイオード２０は陽極が接地端子に接続され、陰極が入力／出力端子に接続され、第２ダイオード２１は陽極が入力／出力端子に接続され、陰極が電源端子に接続される。従って、入力／出力端子と電源端子との間に静電が発生した場合、且つ静電電荷に発生した電圧が第１ダイオード２０の順方向導通電圧よりも大きい場合、静電電荷は第１ダイオード２０から放電され、入力／出力端子と接地端子との間に静電が発生し、且つ静電電荷に発生した電圧が第２ダイオード２１の逆方向破壊電圧よりも大きい場合、静電電荷は第２ダイオード２１から放電される。

【0019】

図２に示すように、１つの選択可能な実施例では、第１ダイオード２０の第１ドープ領域２０１はいずれもリード線により第１電圧に外部接続され、第１電圧が例えば接地電圧Ｖｓｓであってもよく、第１ダイオード２０の第２ドープ領域２０２はいずれもリード線により入力／出力端子（図中において、Ｉ／Ｏポートである）に外部接続され、第２ダイオード２１の第４ドープ領域２１２はいずれもリード線により入力／出力端子（図中において、Ｉ／Ｏポートである）に外部接続され、第２ダイオード２１の第３ドープ領域２１１はいずれもリード線により第２電圧に外部接続され、第２電圧が例えば電源電圧Ｖｓｓであってもよい。同時に、第１ダイオード２０及び第２ダイオード２１の外周の第５ドープ領域２２は第２電圧に外部接続され、第５ドープ領域２２の外周のガードリング１３は第１電圧に外部接続される。

【0020】

１つの選択可能な実施例では、基板１０内には第１導電タイプのドープウェル領域１４及び第２導電タイプのドープウェル領域１５が更に含まれ、第１導電タイプのドープウェル領域１４及び第２導電タイプのドープウェル領域１５はいずれも深ウェル領域１２内に位置し、第１ダイオード２０は第１導電タイプのドープ領域に位置し、第２ダイオード２１は第２導電タイプのドープウェル領域１５に位置する。第１導電タイプのドープウェル領域１４及び第２導電タイプのドープウェル領域１５はいずれも基板１０に対してイオン注入を行う方式で形成されてもよい。第１ダイオード２０は、第１導電タイプの第１ドープ領域２０１及び第２導電タイプの第２ドープ領域２０２を備え、第１ドープ領域２０１が第１ダイオード２０の陽極であり、第２ドープ領域２０２が第１ダイオード２０の陰極である。第２ダイオード２１は、第２導電タイプの第３ドープ領域２１１及び第１導電タイプの第４ドープ領域２１２を備え、第４ドープ領域２１２が第２ダイオード２１の陽極であり、第３ドープ領域２１１が第２ダイオード２１の陰極である。

【0021】

１つの選択可能な実施例では、第１導電タイプはＰ型であり、即ち第１導電タイプのドープウェル領域１４はＰ型ドープウェル領域であり、第２導電タイプはＮ型であり、即ち第２導電タイプのドープウェル領域１５はＮ型ドープウェル領域であり、第１ダイオード２０はＰ型ドープウェル領域内に位置し、第２ダイオード２１はＮ型ドープウェル領域内に位置する。第１ダイオード２０は、Ｐ型の第１ドープ領域２０１及びＮ型の第２ドープ領域２０２を備え、第１ドープ領域２０１及び第２ドープ領域２０２はいずれもＰ型ドープウェル領域の内部に位置し、且つ第１ドープ領域２０１は第１電圧に外部接続され、第２ドープ領域２０２は入力／出力電圧に外部接続される。第２ダイオード２１は、Ｎ型の第３ドープ領域２１１及びＰ型の第４ドープ領域２１２を備え、第３ドープ領域２１１及び第４ドープ領域２１２はＮ型ドープウェル領域の内部に位置し、且つ第３ドープ領域２１１は第２電圧に外部接続され、第４ドープ領域２１２は入力／出力電圧に外部接続される。

【0022】

一例では、第１ダイオード２０に含まれるＰ型の第１ドープ領域２０１及びＮ型の第２ドープ領域２０２の数は実際のニーズに応じて設定されてもよく、第１ダイオード２０に含まれるＰ型の第１ドープ領域２０１及びＮ型の第２ドープ領域２０２の数はいずれも１つであってもよいし、いずれも複数であってもよい。同様に、第２ダイオード２１に含まれるＮ型の第３ドープ領域２１１及びＰ型の第４ドープ領域２１２の数は１つ又は複数であってもよく、本実施例では、第１ダイオード２０に含まれるＰ型の第１ドープ領域２０１及びＮ型の第２ドープ領域２０２の数はいずれも複数であってもよく、第２ダイオード２１に含まれるＮ型の第３ドープ領域２１１及びＰ型の第４ドープ領域２１２の数はいずれも複数であってもよい。このように、第１ダイオード２０及び第２ダイオード２１には並列接続される複数のサブダイオードが含まれ、それにより静電保護デバイスの静電放電能力を向上させることができる。

【0023】

１つの選択可能な実施例では、第１ドープ領域２０１及び第２ドープ領域２０２は第１方向に沿って間隔を置いて配列され、第３ドープ領域２１１及び第４ドープ領域２１２は第１方向に沿って間隔を置いて配列される。即ち、静電保護デバイスが少なくとも１つの第１ダイオード２０及び少なくとも１つの第２ダイオード２１を備える場合、第１ドープ領域２０１及び第２ドープ領域２０２は第１方向に沿って間隔を置いて配列され、第３ドープ領域２１１及び第４ドープ領域２１２は第１方向に沿って間隔を置いて配列される。

【0024】

１つの選択可能な実施例では、図１に示すように、１つの第２ドープ領域２０２の両側に位置する第１ドープ領域２０１は、両端が接続されて、第２ドープ領域２０２を取り囲む１つの第１環状を形成する。第２ドープ領域２０２は、第１環状内に位置するとともに、第１環状の内壁との間に間隔が空けられ、第１環状に接触していない。１つの第４ドープ領域２１２の両側に位置する第３ドープ領域２１１は、両端が接続されて、第４ドープ領域２１２を取り囲む第２環状を形成する。第４ドープ領域２１２は第２環状内に位置するとともに、第２環状の内壁との間に間隔が空けられ、第２環状に接触しない。

【0025】

１つの選択可能な実施例では、第１ドープ領域２０１と第２ドープ領域２０２との間、第１ドープ領域２０１と第３ドープ領域２１１との間、第３ドープ領域２１１と第４ドープ領域２１２との間には、いずれも浅いトレンチ分離構造１６が設けられる。即ち、第２ドープ領域２０２と第１環状との間には浅いトレンチ分離構造１６があり、第２ドープ領域２０２と第１環状を分離し、第４ドープ領域２１２と第２環状との間には浅いトレンチ分離構造１６が形成され、第４ドープ領域２１２と第２環状との間を分離する。

【0026】

１つの選択可能な実施例では、第１導電タイプのドープウェル領域１４と第２導電タイプのドープウェル領域１５は隣接し、即ち図２に示されるＰ型ドープ領域とＮ型ドープ領域は隣接する。このとき、第２導電タイプのドープウェル領域１５に接近する第１ドープ領域２０１と第１導電タイプのドープウェル領域１４に接近する第３ドープ領域２１１は互いに接近するが、第１ドープ領域２０１と第３ドープ領域２１１との間に間隔が空けられ、両方の間には同様に浅いトレンチ分離構造１６が形成され、浅いトレンチ分離構造１６は第１ドープ領域２０１と第３ドープ領域２１１を分離することができる。

【0027】

１つの選択可能な実施例では、第２方向に沿って複数の第２ドープ領域２０２を含み、即ち複数の第２ドープ領域２０２は第２方向に沿って間隔を置いて配列され、第２方向に沿って複数の第４ドープ領域２１２を含み、即ち複数の第４ドープ領域２１２は第２方向に沿って間隔を置いて配列される。第２方向は第１方向に垂直であってもよく、第２方向に沿って１行に配列される複数の第２ドープ領域２０２はいずれも同じ第１環状内に位置し、第２方向に沿って１行に配列される複数の第４ドープ領域２１２はいずれも同じ第２環状内に位置する。これにより、第１環状内には１行に配列される複数の第２ドープ領域２０２が存在する場合、静電電荷の放電は比較的均一に第１環状内の各第２ドープ領域２０２に分散することができ、静電電荷の放電は比較的均一である。同様に、第２環状内には１行に配列される複数の第４ドープ領域２１２が存在する場合、静電電荷の放電は比較的均一に第２環状内の各第４ドープ領域２１２に分散することができ、静電電荷の放電は比較的均一である。

【0028】

図３に示すように、他の選択可能な実施例では、第１環状内には１つのみの短冊状の第２ドープ領域２０２が存在してもよく、第２環状内には１つのみの短冊状の第４ドープ領域２１２が存在してもよく、この実施例では、静電電荷の放電が比較的集中するが、このような設置は静電保護デバイスの放電能力を向上させる。

【0029】

１つの選択可能な実施例では、半導体静電保護デバイスは更にガードリング１３を備え、深ウェル領域１２がガードリング１３内に位置し、ガードリング１３が第２導電タイプを有し、ガードリング１３がＮ型であってもよく、ガードリング１３が深ウェル領域１２の外周に形成され、深ウェル領域１２を取り囲んでいるとともに、第５ドープ領域２２を取り囲んでいる。ガードリング１３は電荷がガードリング１３の内外を移動することを阻止することができ、それによりガードリング１３外の半導体デバイスとガードリング１３内の静電保護デバイスとの相互影響を軽減する。

【0030】

１つの選択可能な実施例では、第１ドープ領域２０１と第２ドープ領域２０２は第１方向に沿って交互に間隔を置いて配列され、第３ドープ領域２１１と第４ドープ領域２１２は第１方向に沿って交互に間隔を置いて配列される。即ち、半導体静電保護デバイスが少なくとも２つの第１ダイオード２０及び少なくとも２つの第２ダイオード２１を備える場合、第１ドープ領域２０１と第２ドープ領域２０２は第１方向に沿って交互に間隔を置いて配列され、それにより直列接続される複数の第１ダイオード２０を形成し、第３ドープ領域２１１と第４ドープ領域２１２は第１方向に沿って交互に間隔を置いて配列され、それにより直列接続される複数の第２ダイオード２１を形成する。

【0031】

１つの選択可能な実施例では、第１ドープ領域２０１は複数の第１環状に形成され、第２ドープ領域２０２が第１環状内に位置し、第３ドープ領域２１１は複数の第２環状に形成され、第４ドープ領域２１２が第２環状内に位置する。

【0032】

図４に示すように、１つの選択可能な実施例では、第１ダイオード２０の数は少なくとも２つであり、且つ順次直列接続され、２つ、３つ又はそれ以上であってもよく、第２ダイオード２１の数は少なくとも２つであり、且つ順次直列接続され、２つ、３つ又はそれ以上であってもよいが、上記数値は具体的な実施例の例示的なものに過ぎず、第１ダイオード２０の数及び第２ダイオード２１の数は上記数値に制限されるものではない。第１ダイオード２０を例として、半導体静電保護デバイス内に２つの第１ダイオード２０が含まれる場合、２つの第１ダイオード２０は第１電圧と入力／出力電圧との間に直列接続され、従って、２つの第１ダイオード２０を導通又は逆方向に破壊する静電電荷に発生した電圧は２つの第１ダイオード２０の導通電圧又は逆方向破壊の和であり、第２ダイオード２１も同様である。第１ダイオード２０及び第２ダイオード２１の数を変化させることにより、第１ダイオード２０の陽極及び第２ダイオード２１の陰極に接続される電圧は互いに取り替え可能である。このとき、第１ダイオード２０及び第２ダイオード２１の両方のうちの逆方向接続される一方は正常に動作しているがオンされることがなく、静電電荷に発生した電圧が逆方向接続されるすべてのダイオードの導通電圧の和よりも大きい場合のみにオンされることとなり、これにより、本発明の静電保護デバイスが静電電荷に発生した電圧を複数の第１ダイオード２０の導通電圧の和にクランプすることができる。

【0033】

１つの選択可能な実施例では、図４に示すように、第１導電タイプのドープウェル領域１４の最左端に位置する第１ダイオード２０の第１ドープ領域２０１はいずれも第１電圧に外部接続され、例えば第１電圧がＶｓｓであり、その第２ドープ領域２０２がいずれもリード線により第１導電タイプのドープウェル領域１４の右端の第１ダイオード２０内の第１ドープ領域２０１に電気的に接続され、第１導電タイプのドープウェル領域１４の右端の第１ダイオード２０内の第２ドープ領域２０２はリード線により入力／出力端子Ｉ／Ｏに電気的に接続される。第２導電タイプのドープウェル領域１５の左端に位置する第２ダイオード２１内の第４ドープ領域２１２はいずれもリード線により入力／出力端子Ｉ／Ｏに電気的に接続され、その第３ドープ領域２１１がいずれも第２ドープ領域１５の右端に位置する第２ダイオード２１内の第４ドープ領域２１２に電気的に接続され、第２ドープ領域１５の右端に位置する第２ダイオード２１内の第３ドープ領域２１１はいずれもリード線により第２電圧に外部接続され、例えば第２電圧がＶｄｄである。同時に、ガードリング１３は第１電圧Ｖｓｓに外部接続され、第５ドープ領域２２は第２電圧Ｖｄｄに外部接続される。

【0034】

上記技術案によって、チップが静電環境に露出する場合、チップ入力／出力ピンに入った静電電荷に発生した電圧が第１ダイオード２０及び／又は第２ダイオード２１の逆方向破壊電圧又は順方向導通電圧を超えれば、静電電荷は第１ダイオード２０及び／又は第２ダイオード２１により放電されることとなり、チップの内部回路が静電電荷により損傷されることを回避するとともに、第１ダイオード２０及び第２ダイオード２１がいずれも深ウェル領域１２の内部に位置するため、第１ダイオード２０と第２ダイオード２１は深ウェル領域１２により分離され、チップ内部回路への干渉を回避することができ、且つ第１ダイオード２０及び第２ダイオード２１の寄生容量が比較的小さく、ダイナミックランダムアクセスメモリの入力／出力ピンに対するますます高くなる要件を満足することができる。

【0035】

以上に記載する実施例の各技術的特徴は任意に組み合わせることができ、説明を簡潔にするために、上記実施例の各技術的特徴のすべての可能な組み合わせをひとつひとつ説明していないが、これらの技術的特徴の組み合わせは矛盾しない限り、いずれも本明細書に記載する範囲として見なされるべきである。

【0036】

以上に記載する実施例は本発明のいくつかの実施形態を表すだけのものであり、その説明は比較的具体的且つ詳細なものであるが、発明特許範囲を制限するものと理解されるべきではない。なお、当業者であれば、本発明の構想を逸脱せずに、更に種々の変形及び改良を行うことができ、これらはいずれも本発明の保護範囲に属する。従って、本発明特許の保護範囲は添付の特許請求の範囲に準じるべきである。

【符号の説明】

【0037】

１０ 基板
１２ 深ウェル領域
１３ ガードリング
１４ 第１導電タイプのドープウェル領域
１５ 第２導電タイプのドープウェル領域
１６ 浅いトレンチ分離構造
２０ 第１ダイオード
２０１ 第１ドープ領域
２０２ 第２ドープ領域
２１ 第２ダイオード
２１１ 第３ドープ領域
２１２ 第４ドープ領域
２２ 第５ドープ領域

【図1】

【図2】

【図3】

【図4】