特許 7446774 半導体基板及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-03-01

(45)【発行日】2024-03-11

(54)【発明の名称】半導体基板及び表示装置

(51)【国際特許分類】

   G09F 9/30 20060101AFI20240304BHJP

   G09F 9/37 20060101ALI20240304BHJP

   G02F 1/16766 20190101ALI20240304BHJP

   G02F 1/1368 20060101ALI20240304BHJP

【ＦＩ】

G09F9/30 338

G09F9/37

G02F1/16766

G02F1/1368

【請求項の数】 14

(21)【出願番号】P 2019202547

(22)【出願日】2019-11-07

(65)【公開番号】P2021076675

(43)【公開日】2021-05-20

【審査請求日】2022-10-17

(73)【特許権者】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110001737

【氏名又は名称】弁理士法人スズエ国際特許事務所

(72)【発明者】

【氏名】林 宏宜

【審査官】中村 直行

(56)【参考文献】

【文献】特開２０１０－０６１０９５（ＪＰ，Ａ）

【文献】特開２００８－３０４６８４（ＪＰ，Ａ）

【文献】特開平０８－０１８０６２（ＪＰ，Ａ）

【文献】特開２０１１－１１８２１６（ＪＰ，Ａ）

【文献】米国特許出願公開第２００９／０２２４２４６（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０９Ｆ ９／００ － ９／４６

Ｇ０９Ｇ ３／００ － ５／４２

Ｇ０２Ｆ １／１６７６６

Ｇ０２Ｆ １／１３６８

(57)【特許請求の範囲】

【請求項1】

第１基材と、
前記第１基材上に位置し、第１方向に延出し、前記第１方向と交差する第２方向に並んで配置された複数のゲート線と、
前記第１基材上に位置し、前記第２方向に延出し、前記第１方向に並んで配置された複数のソース線と、
前記複数のゲート線のうち第１ゲート線及び第２ゲート線、並びに、前記複数のソース線のうち第１ソース線及び第２ソース線に区画される画素と、
前記画素に配置され、前記第１ゲート線及び第１ソース線に電気的に接続された第１トランジスタ及び第２トランジスタと、
前記第１ソース線及び第２ソース線との間に配置された第１画素電極と、前記第１画素電極と前記第２方向において隣り合う第２画素電極と、
前記第１トランジスタ及び前記第２トランジスタ、並びに前記第１画素電極と電気的に接続する接続電極と、
を備え、
前記第１トランジスタ及び前記第２トランジスタは、前記第１画素電極に接続され、
前記第１ゲート線は、前記第１画素電極に重畳せず、前記第２画素電極に重畳し、
前記接続電極は、前記第１ゲート線を乗り越えて配置される、半導体基板。

【請求項2】

前記第１トランジスタの第１半導体層及び前記第２トランジスタの第２半導体層と、
前記第１半導体層及び第２半導体層上に設けられ、前記第１ゲート線に電気的に接続された補助ゲート電極と、
をさらに備え、
前記第１半導体層及び前記第２半導体層は前記第１ゲート線上にそれぞれ平行に設けられ、
前記第１トランジスタの第１半導体層及び前記第２トランジスタの第２半導体層は、それぞれ、前記第１ソース線に電気的に接続された第１領域と、前記接続電極に電気的に接続された第２領域と、前記第１領域と前記第２領域との間のチャネル領域と、を有し、
前記第２半導体層の前記第１領域が前記第１ゲート線と重畳する面積は、前記第１半導体層の前記第１領域が前記第１ゲート線と重畳する面積と異なり、
前記補助ゲート電極は、前記第１半導体層及び前記第２半導体層の両方のチャネル領域に重畳している、請求項１に記載の半導体基板。

【請求項3】

前記第１半導体層及び前記第２半導体層それぞれの前記第１領域は、前記第１ソース線と重畳しかつ前記補助ゲート電極と重畳しない領域を有する、請求項２に記載の半導体基板。

【請求項4】

前記第１半導体層及び第２半導体層それぞれの前記第２領域は、前記接続電極と重畳しかつ前記補助ゲート電極と重畳しない領域を有する、請求項２に記載の半導体基板。

【請求項5】

前記第１半導体層及び第２半導体層それぞれの前記第１領域の端部は、前記第１ソース線の端部及び前記補助ゲート電極の端部との間に位置する、請求項２に記載の半導体基板。

【請求項6】

前記第１半導体層及び第２半導体層それぞれの前記第２領域の端部は、前記接続電極の端部及び前記補助ゲート電極の端部との間に位置する、請求項２に記載の半導体基板。

【請求項7】

第１基材と、前記第１基材上に位置し、第１方向に延出し、前記第１方向と交差する第２方向に並んで配置された複数のゲート線と、前記第１基材上に位置し、前記第２方向に延出し、前記第１方向に並んで配置された複数のソース線と、前記複数のゲート線のうち第１ゲート線及び第２ゲート線、並びに、前記複数のソース線のうち第１ソース線及び第２ソース線に区画される画素と、前記画素に配置され、前記第１ゲート線及び第１ソース線に電気的に接続された第１トランジスタ及び第２トランジスタと、前記第１ソース線及び第２ソース線との間に配置された第１画素電極と、前記第１画素電極と前記第２方向において隣り合う第２画素電極と、を備える半導体基板と、
前記第１画素電極及び前記第２画素電極と対向した第２基材と、前記第２基材並びに前記第１画素電極及び前記第２画素電極との間に位置し前記第１画素電極及び前記第２画素電極と対向した対向電極と、を備えた対向基板と、
前記第１画素電極及び前記第２画素電極並びに前記対向電極との間に位置し、前記第１画素電極及び前記第２画素電極並びに前記対向電極との間に印加される電圧がかかる表示機能層と、
前記第１トランジスタ及び前記第２トランジスタ、並びに、前記第１画素電極に電気的に接続する接続電極と、
を備え、
前記第１トランジスタ及び前記第２トランジスタは、前記第１画素電極に接続され、
前記第１ゲート線は、前記第１画素電極に重畳せず、前記第２画素電極に重畳し、
前記接続電極は、前記第１ゲート線を乗り越えて配置される、表示装置。

【請求項8】

前記表示機能層は、電気泳動層である、請求項７に記載の表示装置。

【請求項9】

前記第１トランジスタの第１半導体層及び前記第２トランジスタの第２半導体層と、
前記第１半導体層及び第２半導体層上に設けられ、前記第１ゲート線に電気的に接続された補助ゲート電極と、
をさらに備え、
前記第１半導体層及び前記第２半導体層は、前記第１ゲート線上に平行に配置され、
前記第１トランジスタの第１半導体層及び前記第２トランジスタの第２半導体層は、それぞれ、前記第１ソース線に電気的に接続された第１領域と、前記接続電極に電気的に接続された第２領域と、前記第１領域と前記第２領域との間のチャネル領域と、を有し、
前記第２半導体層の前記第１領域が前記ゲート線に重畳する面積は、前記第１半導体層の前記第１領域が前記ゲート線に重畳する面積よりも小さく、
前記第２半導体層の前記第２領域が前記ゲート線に重畳する面積は、前記第１半導体層の前記第２領域が前記ゲート線に重畳する面積よりも小さく、
前記第１半導体層及び前記第２半導体層のそれぞれの前記チャネル領域は前記ゲート線に重畳しており、
前記補助ゲート電極は、前記第１半導体層及び第２半導体層の両方のチャネル領域に重畳している、請求項７に記載の表示装置。

【請求項10】

前記第１半導体層及び第２半導体層それぞれの前記第１領域は、前記第１ソース線と重畳しかつ前記補助ゲート電極と重畳しない領域を有する、請求項９に記載の表示装置。

【請求項11】

前記第１半導体層及び第２半導体層それぞれの前記第２領域は、前記接続電極と重畳しかつ前記補助ゲート電極と重畳しない領域を有する、請求項１０に記載の表示装置。

【請求項12】

前記第１半導体層及び第２半導体層それぞれの前記第１領域の端部は、前記第１ソース線の端部及び前記補助ゲート電極の端部との間に位置する、請求項１１に記載の表示装置。

【請求項13】

前記第１半導体層及び第２半導体層それぞれの前記第２領域の端部は、前記接続電極の端部及び前記補助ゲート電極の端部との間に位置する、請求項１２に記載の表示装置。

【請求項14】

前記第１画素電極と前記第２ソース線を挟んで隣接する第３画素電極と、
をさらに備え、
前記第２ソース線は、前記第１画素電極及び前記第３画素電極に重畳しない、請求項１３に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体基板及び表示装置に関する。

【0002】

表示装置として、例えば電気泳動表示装置が知られている。電気泳動表示装置において、スイッチング素子に薄膜トランジスタを使用している。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１２－６００９１号公報

【文献】特開２０１７－２２８５６０号公報

【文献】特開２０１０－２１７９１６号公報

【文献】特開２００６－３４９９０３号公報

【文献】特開２０１１－２２１０９７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本実施形態は、複数の電流路を利用して駆動を行うことのできる半導体基板及び表示装置を提供する。

【課題を解決するための手段】

【0005】

一実施形態に係る半導体基板は、第１基材と、前記第１基材上に位置し、第１方向に延出し、前記第１方向と交差する第２方向に並んで配置された複数のゲート線と、前記第１基材上に位置し、前記第２方向に延出し、前記第１方向に並んで配置された複数のソース線と、前記複数のゲート線のうち第１ゲート線及び第２ゲート線、並びに、前記複数のソース線のうち第１ソース線及び第２ソース線に区画される画素と、前記画素に配置され、前記第１ゲート線及び第１ソース線に電気的に接続された第１トランジスタ及び第２トランジスタと、前記第１ソース線及び第２ソース線との間に配置された第１画素電極と、前記第１画素電極と前記第２方向において隣り合う第２画素電極と、を備え、前記第１トランジスタ及び前記第２トランジスタは、前記第１画素電極に接続され、前記第１ゲート線は、前記第１画素電極に重畳せず、前記第２画素電極に重畳している。

【0006】

また、一実施形態に係る表示装置は、第１基材と、前記第１基材上に位置し、第１方向に延出し、前記第１方向と交差する第２方向に並んで配置された複数のゲート線と、前記第１基材上に位置し、前記第２方向に延出し、前記第１方向に並んで配置された複数のソース線と、前記複数のゲート線のうち第１ゲート線及び第２ゲート線、並びに、前記複数のソース線のうち第１ソース線及び第２ソース線に区画される画素と、前記画素に配置され、前記第１ゲート線及び第１ソース線に電気的に接続された第１トランジスタ及び第２トランジスタと、前記第１ソース線及び第２ソース線との間に配置された第１画素電極と、前記第１画素電極と前記第２方向において隣り合う第２画素電極と、を備える半導体基板と、前記第１画素電極及び前記第２画素電極と対向した第２基材と、前記第２基材並びに前記第１画素電極及び前記第２画素電極との間に位置し前記第１画素電極及び前記第２画素電極と対向した対向電極と、を備えた対向基板と、前記第１画素電極及び前記第２画素電極並びに前記対向電極との間に位置し、前記第１画素電極及び前記第２画素電極並びに前記対向電極との間に印加される電圧がかかる表示機能層と、を備え、前記第１トランジスタ及び前記第２トランジスタは、前記第１画素電極に接続され、前記第１ゲート線は、前記第１画素電極に重畳せず、前記第２画素電極に重畳している。

【図面の簡単な説明】

【0007】

【図1】図１は、表示装置ＤＳＰを示す回路図である。

【図2】図２は、図１に示した画素ＰＸを示す等価回路図である。

【図3】図３は、表示装置ＤＳＰを示す断面図である。

【図4】図４は、表示装置ＤＳＰの第１基板ＳＵＢ１の一部を示す拡大平面図である。

【図5】図５は、図４の第１基板ＳＵＢ１の一部をさらに拡大して示す平面図である。

【図6】図６は、図５の線Ａ－Ｂに沿った第１基板ＳＵＢ１を示す断面図である。

【発明を実施するための形態】

【0008】

以下に、本発明の実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
以下、図面を参照しながら一実施形態に係る半導体基板及び表示装置について詳細に説明する。

【0009】

まず、本実施形態に係る表示装置ＤＳＰについて詳細に説明する。図１は、表示装置ＤＳＰを示す回路図である。なお、図１においては、全ての画素ＰＸ及び全ての配線について図示していない。

【0010】

図１に示すように、本実施形態では、第１方向Ｘ及び第２方向Ｙは、互いに直交している。ここで言う方向は、図中矢印の指す方向であり、矢印に対して１８０度反転した方向については逆方向とする。なお、第１方向Ｘ及び第２方向Ｙは、９０°以外の角度で交差していてもよい。第３方向Ｚは、第１方向Ｘ及び第２方向Ｙとそれぞれ直交している。第３方向Ｚは、表示装置ＤＳＰの厚さ方向に相当する。

【0011】

以下の説明において、第１基板ＳＵＢ１から第２基板ＳＵＢ２に向かう方向を上方（あるいは、単に上）とし、第２基板ＳＵＢ２から第１基板ＳＵＢ１に向かう方向を下方（あるいは、単に下）とする。「第１部材の上方の第２部材」及び「第１部材の下方の第２部材」とした場合、第２部材は、第１部材に接していてもよく、又は第１部材から離れて位置していてもよい。後者の場合、第１部材と第２部材との間に、第３の部材が介在していてもよい。また、第３方向Ｚを示す矢印の先端側に表示装置ＤＳＰを観察する観察位置があるものとし、この観察位置から、第１方向Ｘ及び第２方向Ｙで規定されるＸ－Ｙ平面に向かって見ることを平面視という。

【0012】

表示装置ＤＳＰは、画像を表示する表示領域ＤＡと、表示領域ＤＡ以外の非表示領域ＮＤＡと、を備えている。本実施形態において、非表示領域ＮＤＡは、額縁状に形成されている。
図１に示すように、表示装置ＤＳＰは、第１基材１、表示領域ＤＡにて第１基材１の上方にマトリクス状に配列された複数個の画素ＰＸ、複数本のゲート線Ｇと、複数本のソース線Ｓと、複数本の容量配線ＣＷと、を備えている。なおゲート線及びソース線をそれぞれ走査線及び信号線ともいう。

【0013】

本実施形態では、ゲート線Ｇの数をＮとし、それぞれゲート線Ｇ＿１乃至Ｇ＿Ｎとする。ただしゲート線において個々の区別が必要ない場合は、単にゲート線Ｇと呼ぶ。またソース線Ｓの数をＭとし、それぞれソース線Ｓ＿１乃至Ｓ＿Ｍとする。ただしソース線において個々の区別が必要ない場合は、単にソース線Ｓと呼ぶ。すなわち表示装置ＤＳＰは、Ｎ行Ｍ列の画素ＰＸを有している。

【0014】

表示装置ＤＳＰは、ゲートドライバＧＤ１，ＧＤ２、及びソースドライバＳＤを備えている。ゲートドライバＧＤ１，ＧＤ２は後述するゲート線を駆動するように構成され、ゲートドライバＧＤ１、ゲートドライバＧＤ２は非表示領域ＮＤＡに配置されている。ソースドライバＳＤは、後述するソース線を駆動するように構成され、非表示領域ＮＤＡに配置されている。

【0015】

ゲート線Ｇは、ゲートドライバＧＤに接続され、第１方向Ｘに延出し、第２方向Ｙに並んで配置される。ゲート線Ｇは、第１方向Ｘに並んだ複数の画素ＰＸに電気的に接続されている。ソース線Ｓは、ソースドライバＳＤに接続され、第２方向Ｙに延出し、第１方向Ｘに並んで配置される。ソース線Ｓは、第２方向Ｙに並んだ複数の画素ＰＸに電気的に接続されている。容量配線ＣＷは、第１方向Ｘ又は第２方向Ｙに延出している。本実施形態において、容量配線ＣＷは、第２方向Ｙに延出し、第２方向Ｙに並んだ複数の画素ＰＸに電気的に接続されている。複数本の容量配線ＣＷは、非表示領域ＮＤＡにて束ねられ、ＩＣチップＩ１に接続されている。

【0016】

ゲートドライバＧＤは、ゲート線Ｇに制御信号ＳＧを与え、ゲート線Ｇを駆動するように構成されている。ソースドライバＳＤは、ソース線Ｓに画像信号（例えば、映像信号）Ｖｓｉｇを与え、ソース線Ｓを駆動するように構成されている。ＩＣチップＩ１は容量配線ＣＷに定電圧Ｖｐｃを与え、容量配線ＣＷは定電位に固定される。また、ＩＣチップＩ１は、対向電極ＣＥにコモン電圧Ｖｃｏｍを与え、対向電極ＣＥは定電位（コモン電位）に固定される。本実施形態において、対向電極ＣＥは、全ての画素ＰＸで共用されるため共通電極と称され得る。本実施形態において、容量配線ＣＷは、対向電極ＣＥと同電位に設定されているが、対向電極ＣＥと異なる電位に設定されていてもよい。ゲートドライバＧＤ、ソースドライバＳＤ、及びＩＣチップＩ１は、複数の画素ＰＸを駆動するための駆動部を構成している。

【0017】

図２は、図１に示した画素ＰＸを示す等価回路図である。各々の画素ＰＸは、第１トランジスタＴｒ１と、第２トランジスタＴｒ２と、第１容量Ｃ１と、第２容量Ｃ２と、を備えている。第１トランジスタＴｒ１及び第２トランジスタＴｒ２は、同一導電型、例えばＮチャネル型の薄膜トランジスタ（ＴＦＴ）により構成されている。第１トランジスタＴｒ１及び第２トランジスタＴｒ２のそれぞれの半導体層は、酸化物半導体で形成されている。なお、上記半導体層は、低温多結晶シリコンなどの多結晶シリコン、非晶質シリコンなど、酸化物半導体以外の半導体を利用してもよい。そして、第１トランジスタＴｒ１及び第２トランジスタＴｒ２の各々は、Ｐチャネル型のＴＦＴにより構成されていてもよい。また、以降の説明は酸化物半導体を用いたトランジスタＴｒにて説明する。

【0018】

第１トランジスタＴｒ１及び第２トランジスタＴｒ２は、それぞれ、第１端子ｔ１、第２端子ｔ２、及び制御端子ｔ３を有している。本実施形態では、制御端子ｔ３はゲート電極として機能し、第１端子ｔ１及び第２端子ｔ２の一方がソース電極として機能し、第１端子ｔ１及び第２端子ｔ２の他方がドレイン電極として機能している。第１トランジスタＴｒ１及び第２トランジスタＴｒ２は、電気的にソース線Ｓと画素電極ＰＥとの間にて並列に接続されている。

【0019】

第１トランジスタＴｒ１及び第２トランジスタＴｒ２の各々において、第１端子ｔ１はソース線Ｓに接続され、第２端子ｔ２は画素電極ＰＥに接続され、制御端子ｔ３はゲート線Ｇに接続されている。これにより、第１トランジスタＴｒ１及び第２トランジスタＴｒ２の各々は、ゲート線Ｇに与えられる制御信号ＳＧにより、導通状態又は非導通状態に切替えられる。画像信号Ｖｓｉｇは、ソース線Ｓ及び導通状態の第１トランジスタＴｒ１及び第２トランジスタＴｒ２を介して画素電極ＰＥに印加される。

【0020】

第１容量Ｃ１及び第２容量Ｃ２は、キャパシタである。第１容量Ｃ１は、画素電極ＰＥと容量配線ＣＷとの間に接続されている。第２容量Ｃ２は、画素電極ＰＥと対向電極ＣＥとの間に接続されている。

【0021】

図３は、表示装置ＤＳＰを示す断面図である。ここでは、１つの画素ＰＸに注目している。
図３に示すように、第１基板ＳＵＢ１は、第１基材１と、第１基材１の上に設けられた下地層１０と、下地層１０の上に設けられた画素電極ＰＥと、を備えている。第２基板ＳＵＢ２は、画素電極ＰＥと対向した第２基材２と、第２基材２と画素電極ＰＥとの間に位置し画素電極ＰＥと対向した対向電極ＣＥと、を備えている。対向電極ＣＥは、インジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明導電材料で形成されている。

【0022】

本実施形態において、第１基板ＳＵＢ１は半導体基板であり、第２基板ＳＵＢ２は対向基板である。第１基材及び第２基材２は、樹脂、ガラス等の絶縁性の材料で形成されている。本実施形態において、第２基材２は、画面側（観察側）に位置し、光透過性を有している。第１基材は、画面の反対側に位置しているため、不透明であってもよいし、透明であってもよい。

【0023】

表示装置ＤＳＰの表示機能層ＤＬは、画素電極ＰＥと対向電極ＣＥとの間に位置している。表示機能層ＤＬには、画素電極ＰＥと対向電極ＣＥとの間に印加される電圧がかかる。本実施形態において、表示装置ＤＳＰは電気泳動表示装置であり、表示機能層ＤＬは電気泳動層である。表示機能層ＤＬは、Ｘ－Ｙ平面内においてほとんど隙間なく配列された複数のマイクロカプセル３０によって形成されている。
表示装置ＤＳＰの粘着層ＡＬは、画素電極ＰＥと表示機能層ＤＬとの間に位置している。

【0024】

マイクロカプセル３０は、例えば２０μｍ～７０μｍ程度の粒径を有する球状体である。図示した例では、スケールの関係上、１つの画素電極ＰＥと対向電極ＣＥとの間に、多くのマイクロカプセル３０が配置されているが、１辺の長さが百～数百μｍ程度の矩形状、又は多角形状の画素ＰＸにおいては、１個～１０個程度のマイクロカプセル３０が配置されている。

【0025】

マイクロカプセル３０は、分散媒３１と、複数の黒色粒子３２と、複数の白色粒子３３とを備えている。黒色粒子３２及び白色粒子３３は、電気泳動粒子と称される場合もある。マイクロカプセル３０の外殻部（壁膜）３４は、例えば、アクリル樹脂等の透明な樹脂を用いて形成されている。分散媒３１は、マイクロカプセル３０内において、黒色粒子３２と、白色粒子３３とを分散させる液体である。黒色粒子３２は、例えば、アニリンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されている。白色粒子３３は、例えば、二酸化チタン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されている。これらの顔料には、必要に応じて各種添加剤を添加することができる。また、黒色粒子３２及び白色粒子３３の代わりに、例えば赤色、緑色、青色、イエロー、シアン、マゼンタなどの顔料を用いてもよい。

【0026】

上記構成の表示機能層ＤＬにおいて、画素ＰＸを黒表示させる場合、画素電極ＰＥが対向電極ＣＥよりも相対的に高電位に保持される。すなわち、対向電極ＣＥの電位を基準電位としたとき、画素電極ＰＥが正極性に保持される。これにより、正に帯電した黒色粒子３２が対向電極ＣＥに引き寄せられる一方、負に帯電した白色粒子３３が画素電極ＰＥに引き寄せられる。その結果、対向電極ＣＥ側からこの画素ＰＸを観察すると黒色が視認される。一方、画素ＰＸを白表示させる場合には、対向電極ＣＥの電位を基準電位としたとき、画素電極ＰＥが負極性に保持される。これにより、負に帯電した白色粒子３３が対向電極ＣＥ側へ引き寄せられる一方、正に帯電した黒色粒子３２が画素電極ＰＥに引き寄せられる。その結果、この画素ＰＸを観察すると白色が視認される。

【0027】

なお、本実施形態において、画素電極ＰＥは、粘着層ＡＬに接している。但し、画素電極ＰＥと粘着層ＡＬとの間に絶縁性の保護層が介在し、保護層で画素電極ＰＥが保護されていてもよい。

【0028】

図４は、表示装置ＤＳＰの第１基板ＳＵＢ１の一部を示す拡大平面図である。図５は、図４の第１基板ＳＵＢ１の一部をさらに拡大して示す平面図である。
図４に示すように、ゲート線Ｇは、第１方向Ｘに延在している。ソース線Ｓは、第２方向Ｙに延在し、ゲート線Ｇと交差している。画素電極ＰＥは、互いに電気的に接続された第１画素電極ＰＥ１及び第２画素電極ＰＥ２を有している。ゲート線Ｇは、第１画素電極ＰＥ１と交差している。第２画素電極ＰＥ２は、第２方向Ｙにおいてゲート線Ｇに間隔を置いて位置している。

【0029】

第１トランジスタＴｒ１の第１半導体層ＳＣ１及び第２トランジスタＴｒ２の第２半導体層ＳＣ２は、それぞれ、ソース線Ｓに電気的に接続された第１領域Ｒ１と、第２接続電極ＥＬ２を介して画素電極ＰＥに電気的に接続された第２領域Ｒ２と、第１領域Ｒ１と第２領域Ｒ２との間のチャネル領域ＲＣと、を有している。第１半導体層ＳＣ１と第２半導体層ＳＣ２はそれぞれ長辺および短辺を有し、略同形状（略同面積）の半導体層を、互いに平行に配置されている。第１半導体層ＳＣ１及び第２半導体層ＳＣ２のそれぞれのチャネル領域ＲＣの全体は、同一のゲート線Ｇに重畳している。本実施形態において、より詳細には、図５に示すように、第２半導体層ＳＣ２のチャネル領域ＲＣの全体及び第１半導体層ＳＣ１の全体は、同一のゲート線Ｇに重畳している。第２半導体層ＳＣ２のチャネル領域ＲＣ以外の一部は、ゲート線Ｇに重畳しない、と言い換えることもできる。第２半導体層ＳＣ２については、第２半導体層ＳＣ２のチャネル領域ＲＣがゲート線Ｇに重畳していればトランジスタとして機能するため、後述するように少しでもゲート電極とソース線Ｓ及び第２接続電極ＥＬ２とで形成される容量による負荷を低減するため、ゲート線Ｇから第２半導体層ＳＣ２のチャネル形成領域を除く一部（具体的には第１領域Ｒ１の一部及び第２領域Ｒ２の一部）をゲート線Ｇから露出させるようにしている。言い換えると、ゲート線Ｇの第２半導体層ＳＣ２、ソース線Ｓ、及び第２接続電極ＥＬ２と重なる面積を小さくなるようにしている。また、ゲート線Ｇに一部重ならない領域を有する半導体層は第１半導体層ＳＣ１であってもよく、その場合は、第２半導体層ＳＣ２の全体が同一のゲート線Ｇに重なることになる。

【0030】

また、上述の略同形状（略同面積）の「略」については、設計思想としては同形状（同面積）としているものの、理想的な均一の同形状（同面積）に製造することは難しいため製造プロセスにより生じる多少の形状および面積のばらつきを意味するものである。

【0031】

ここでｍ列目のソース線Ｓ＿ｍ及びｎ行目のゲート線Ｇ＿ｎに接続される第１トランジスタＴｒ１及び第２トランジスタＴｒ２を、トランジスタＴｒ＿（ｍ，ｎ）とする（ただし、ｎは１以上Ｎ－１以下の自然数、ｍは１以上Ｍ－１以下の自然数である）。トランジスタＴｒ＿（ｍ，ｎ）を含み、ソース線Ｓ＿ｍ、ソース線Ｓ＿ｍ＋１、ゲート線Ｇ＿ｎ、ゲート線Ｇ＿ｎ＋１によって区画される画素ＰＸを、画素ＰＸ（ｍ，ｎ）とする。

【0032】

またトランジスタＴｒ＿（ｍ，ｎ－１）を含み、ソース線Ｓ＿ｍ、ソース線Ｓ＿ｍ＋１、ゲート線Ｇ＿ｎ－１、ゲート線Ｇ＿ｎによって区画される画素ＰＸを、画素ＰＸ（ｍ，ｎ－１）とする。画素ＰＸ（ｍ，ｎ）と画素ＰＸ（ｍ，ｎ－１）は、ゲート線Ｇ＿ｎを挟んで隣接しており、ゲート線Ｇ＿ｎに対して互いに対向している。

【0033】

なお以下主にｍ列目の画素について述べるため、特に必要でなければ列を示す「ｍ」は省略する。

【0034】

画素ＰＸ（ｍ，ｎ）の第１画素電極ＰＥ１を第１画素電極ＰＥ１＿ｎ、画素ＰＸ（ｍ，ｎ－１）の第１画素電極ＰＥ１を第１画素電極ＰＥ１＿ｎ－１とする。第１画素電極ＰＥ１＿ｎ－１は、ゲート線Ｇ＿ｎを挟んで第１画素電極ＰＥ１＿ｎと隣接している。第１画素電極ＰＥ１＿ｎ及び第１画素電極ＰＥ１＿ｎ－１は、ゲート線Ｇ＿ｎに対して互いに対向している。なお第１画素電極ＰＥ１＿ｎは、ゲート線Ｇ＿ｎに重畳しており、ゲート線Ｇ＿ｎ＋１には重畳していない。

【0035】

画素ＰＸ（ｍ，ｎ）の第２画素電極ＰＥ２を第２画素電極ＰＥ２＿ｎ、画素（ｍ，ｎ－１）の第２画素電極ＰＥ２を第２画素電極ＰＥ２＿ｎ－１とする。第２画素電極ＰＥ２＿ｎ－１は、ゲート線Ｇ＿ｎを挟んで第２画素電極ＰＥ２＿ｎと隣接している。第２画素電極ＰＥ２＿ｎ及び第２画素電極ＰＥ２＿ｎは、ゲート線Ｇ＿ｎに対して互いに対向している。なお第２画素電極ＰＥ２＿ｎは、第１画素電極ＰＥ１＿ｎに重畳しており、ゲート線Ｇ＿ｎ及びゲート線Ｇ＿ｎ＋１には重畳していない。

【0036】

第１画素電極ＰＥ１＿ｎと第２画素電極ＰＥ２＿ｎを合わせて画素電極ＰＥ＿ｎ、第１画素電極ＰＥ１＿ｎ－１と第２画素電極ＰＥ２＿ｎ－１を合わせて画素電極ＰＥ＿ｎ－１とする。図４に示すように、画素電極ＰＥ＿ｎは、ソース線Ｓ＿ｍ及びソース線Ｓ＿ｍ＋１との間に配置されており、ソース線Ｓ＿ｍ及びソース線Ｓ＿ｍ＋１のいずれとも重畳していない。換言すると、ソース線Ｓは、画素電極ＰＥと第１方向Ｘで隣り合う画素電極ＰＥとの間に配置され、画素電極ＰＥのいずれにも重畳していない。より具体的には、ｍ列ｎ行目の画素電極ＰＥ＿ｎを画素電極ＰＥ＿（ｍ，ｎ）とすると、画素電極ＰＥ＿（ｍ，ｎ）は、ソース線Ｓ＿ｍ＋１を挟んで画素電極ＰＥ＿（ｍ＋１，ｎ）と隣接しており、ソース線Ｓ＿ｍ＋１に対して互いに対向している。ソース線Ｓ＿ｍ＋１は、画素電極ＰＥ＿（ｍ，ｎ）及び画素電極ＰＥ＿（ｍ＋１，ｎ）のいずれとも重畳していない。

【0037】

なお画素電極ＰＥ＿ｎ及び画素電極ＰＥ＿ｎ－１は、第２方向Ｙにおいて隣り合っていると言える。また画素電極ＰＥ＿ｎは、ゲート線Ｇ＿ｎに重畳しており、ゲート線Ｇ＿ｎ＋１には重畳していない。

【0038】

このように画素電極ＰＥとソース線Ｓを重畳させないことで、ソース線Ｓに対する寄生容量を小さくすることができる。

【0039】

画素ＰＸ（ｍ，ｎ）の第１接続電極ＥＬ１は、ゲート線Ｇ＿ｎに重畳し、第１方向Ｘにソース線Ｓ＿ｍ及びソース線Ｓ＿ｍ＋１に間隔を置いて位置している。
画素ＰＸ（ｍ，ｎ）の第２接続電極ＥＬ２は、第２方向Ｙに延在している。画素ＰＸ（ｍ，ｎ）の第２接続電極ＥＬ２の一端部は、ゲート線Ｇ＿ｎに重畳する領域において、ソース線Ｓ＿ｍと第１接続電極ＥＬ１との間に位置し、各々の半導体層ＳＣの第２領域Ｒ２に重畳している。画素ＰＸ（ｍ，ｎ）の第２接続電極ＥＬ２の他端部は、ゲート線Ｇ＿ｎを乗り越えて配置され、１行前の画素ＰＸ（ｍ，ｎ－１）の第２画素電極ＰＥ２＿ｎ－１に重畳している。

【0040】

ゲート線Ｇ＿ｎに制御信号ＳＧが印加された場合、ゲート線Ｇ＿ｎと画素電極ＰＥ＿ｎ（第１画素電極ＰＥ１＿ｎ及び第２画素電極ＰＥ２＿ｎ）との間で、容量カップリングが発生する可能性がある。しかしながらゲート線Ｇ＿ｎに印加された制御信号ＳＧに応じて表示に寄与する画素電極は、１行前の画素電極ＰＥ＿ｎ－１（第１画素電極ＰＥ１＿ｎ－１及び第２画素電極ＰＥ２＿ｎ－１）である。換言すると、画素電極ＰＥ＿ｎ－１を駆動するトランジスタＴｒは、１行後のゲート線Ｇ＿ｎに接続されたトランジスタＴｒ（ｍ，ｎ）である。
同様に、画素電極ＰＥ＿ｎを駆動するトランジスタＴｒは、１行後のゲート線Ｇ＿ｎ＋１に接続されたトランジスタＴｒ（ｍ，ｎ＋１）である。

【0041】

よってトランジスタＴｒ（ｍ，ｎ）がオン状態からオフ状態になる際、容量カップリングに起因して突き抜け電圧（フィードスルー電圧ともいう）が生じたとしても、画素電極ＰＥ＿ｎ－１においてはその影響が低減される。よって画素ＰＸの画素電位が変動するのを防ぐことができる。

【0042】

容量電極ＯＥは、半導体層ＳＣ、ソース線Ｓ、第１接続電極ＥＬ１、及び第２接続電極ＥＬ２に間隔を置いて位置し、第１画素電極ＰＥ１及び第２画素電極ＰＥ２にそれぞれ重なっている。本実施形態において、容量電極ＯＥの全体は、平面視にて、第１画素電極ＰＥ１の内側に位置し、かつ、第２画素電極ＰＥ２の内側に位置している。
画素ＰＸ（ｍ，ｎ）の容量電極ＯＥを容量電極ＯＥ＿ｎ、画素ＰＸ（ｍ，ｎ－１）の容量電極ＯＥを容量電極ＯＥ＿ｎ－１とする。容量電極ＯＥ＿ｎ－１は、ゲート線Ｇ＿ｎを挟んで容量電極ＯＥ＿ｎと隣接する。容量電極ＯＥ＿ｎ及び容量電極ＯＥ＿ｎ－１は、ゲート線Ｇ＿ｎに対して互いに対向している。

【0043】

接続配線ＮＷは、第２方向Ｙに延在し、ゲート線Ｇと交差し、ソース線Ｓと交差していない。接続配線ＮＷは、ゲート線Ｇを挟んで第２方向Ｙに隣り合う２個の容量電極ＯＥを接続している。接続配線ＮＷは後述する補助ゲート電極ＡＥと同層に形成されている。本実施形態において、第２方向Ｙに並ぶ複数の接続配線ＮＷ及び複数の容量電極ＯＥは、電気的に接続され、容量配線ＣＷを形成している。

【0044】

補助ゲート電極ＡＥは、平面視にて、第１接続電極ＥＬ１に重畳している。補助ゲート電極ＡＥは、平面視にて、第１半導体層ＳＣ１及び第２半導体層ＳＣ２の両方のチャネル領域ＲＣに重畳している。第１半導体層ＳＣ１及び第２半導体層、並びに、補助ゲート電極ＡＥの重畳する位置の詳細については、後述する。

【0045】

図５は、ゲート線Ｇ、第１半導体層ＳＣ１、第２半導体層ＳＣ２、ソース線Ｓ、第１接続電極ＥＬ１、第２接続電極ＥＬ２、及び補助ゲート電極ＡＥを示す図である。
図５に示すように、第２半導体層ＳＣ２の第１領域Ｒ１において、第１領域Ｒ１とチャネル領域ＲＣの境界を境界ＢＤ１、境界ＢＤ１と第１方向Ｘで対向する端部を端部ＥＧ１とする。第２半導体層ＳＣ２の第２領域Ｒ２において、第２領域Ｒ２とチャネル領域ＲＣの境界を境界ＢＤ２、境界ＢＤ２と第１方向Ｘで対向する端部を端部ＥＧ２とする。なおここでは、第２半導体層ＳＣ２、ソース線Ｓ、補助ゲート電極ＡＥとの位置関係について述べるが、第１半導体層ＳＣ１、ソース線Ｓ、補助ゲート電極ＡＥとの位置関係も同様である。

【0046】

第２半導体層ＳＣ２のチャネル領域ＲＣは、補助ゲート電極ＡＥと完全に重畳している。

【0047】

第２半導体層ＳＣ２の第１領域Ｒ１は、ソース線Ｓとは完全に重畳している。第１領域Ｒ１の一部は補助ゲート電極ＡＥと重畳しており、別の一部は重畳していない。すなわち、第１領域Ｒ１は、ソース線Ｓと重畳しかつ補助ゲート電極ＡＥと重畳しない領域を有している。また第１領域Ｒ１の端部ＥＧ１は、ソース線Ｓの端部と一致しておらず、補助ゲート電極ＡＥの端部とも一致していない。第１領域Ｒ１の端部ＥＧ１は、ソース線Ｓの端部及び補助ゲート電極ＡＥの端部との間に位置している。

【0048】

第２半導体層ＳＣ２の第２領域Ｒ２は、第２接続電極ＥＬ２とは完全に重畳している。第２領域Ｒ２の一部は補助ゲート電極ＡＥと重畳しており、別の一部は重畳していない。すなわち、第２領域Ｒ２は、第２接続電極ＥＬ２と重畳しかつ補助ゲート電極ＡＥと重畳しない領域を有している。また第２領域Ｒ２の端部ＥＧ２は、第２接続電極ＥＬ２の端部と一致しておらず、補助ゲート電極ＡＥの端部とも一致していない。第２領域Ｒ２の端部ＥＧ２は、第２接続電極ＥＬ２の端部及び補助ゲート電極ＡＥの端部との間に位置している。

【0049】

補助ゲート電極ＡＥと、ソース線Ｓ及び第２接続電極ＥＬ２と重畳する領域が大きいと、電極同士の間及び電極と半導体層との間で不要な寄生容量が発生してしまう。しかしながら図５に示す構成では、補助ゲート電極ＡＥとソース線Ｓ及び第２接続電極ＥＬ２と重畳する領域は小さい。よって不要な寄生容量は小さくなり、ソース線Ｓへの負荷が減少する。

【0050】

図４に示すように、第３接続電極ＥＬ３は、補助ゲート電極ＡＥに間隔を置いて位置し、第２接続電極ＥＬ２及び第１画素電極ＰＥ１に重なっている。

【0051】

ゲート線Ｇ及び第２画素電極ＰＥ２は、同一の材料で形成されている。ソース線Ｓ、第１接続電極ＥＬ１、第２接続電極ＥＬ２、容量電極ＯＥ、は、同一の材料で形成されている。補助ゲート電極ＡＥ及び第３接続電極ＥＬ３、及び接続配線ＮＷは、同一の材料で形成されている。ゲート線Ｇ、第２画素電極ＰＥ２、ソース線Ｓ、第１接続電極ＥＬ１、第２接続電極ＥＬ２、容量電極ＯＥ、接続配線ＮＷ、補助ゲート電極ＡＥ、及び第３接続電極ＥＬ３は、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ａｇ（銀）、Ｍｏ（モリブデン）、Ｗ（タングステン）、Ｃｕ（銅）、Ｃｒ（クロム）などの金属材料や、これらの金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、多層構造であってもよい。

【0052】

図６は、図５の線Ａ－Ｂに沿った第１基板ＳＵＢ１を示す断面図である。
第２半導体層ＳＣ２などの半導体層ＳＣは、絶縁層１２の上に設けられている。絶縁層１２は、ソース線Ｓ側の面である第１表面１２ｓを有している。第２半導体層ＳＣ２などの半導体層ＳＣは、第１表面１２ｓに接している。ソース線Ｓ、第１接続電極ＥＬ１、及び第２接続電極ＥＬ２は、半導体層ＳＣが形成された絶縁層１２の上に設けられている。ソース線Ｓは、第２半導体層ＳＣ２などの半導体層ＳＣの第１領域Ｒ１の上に位置し、第１領域Ｒ１に接し、第１領域Ｒ１に電気的に接続されている。第２接続電極ＥＬ２は、第２半導体層ＳＣ２などの半導体層ＳＣの第２領域Ｒ２の上に位置し、第２領域Ｒ２に接し、第２領域Ｒ２に電気的に接続されている。

【0053】

絶縁層１２、半導体層ＳＣ、ソース線Ｓ、第１接続電極ＥＬ１、及び第２接続電極ＥＬ２が形成された絶縁層１２の上に、絶縁層１３が形成されている。補助ゲート電極ＡＥは、絶縁層１３の上に設けられている。

【0054】

補助ゲート電極ＡＥは、少なくとも半導体層ＳＣのチャネル領域ＲＣに対向している。補助ゲート電極ＡＥは、ゲート線Ｇとともに第１半導体層ＳＣ１や上記第２半導体層ＳＣ２を挟んでいる。例えば、第１トランジスタＴｒ１において、ゲート線Ｇ及び補助ゲート電極ＡＥは、それぞれゲート電極として機能している。第１トランジスタＴｒ１は、デュアルゲート構造の薄膜トランジスタである。ゲート線Ｇの一部、第１半導体層ＳＣ１、補助ゲート電極ＡＥなどは、第１トランジスタＴｒ１を構成している。上述のように半導体層を上下のゲート電極で駆動することにより、トランジスタを２倍の電流で駆動することが可能である。

【0055】

なお、第２トランジスタＴｒ２は、上記第１トランジスタＴｒ１と同様の断面構造を有している。ゲート線Ｇ、ソース線Ｓ、及び補助ゲート電極ＡＥは、第１基材１の上方に位置している。第１トランジスタＴｒ１や上記第２トランジスタＴｒ２も、第１基材１の上方に位置している。ただし、第１トランジスタＴｒ１及び第２トランジスタＴｒ２のいずれかの半導体層ＳＣは、第２半導体層ＳＣ２であり、第２半導体層ＳＣ２のチャネル領域ＲＣを除く一部のゲート線Ｇと重なる面積は、第１半導体層ＳＣ１のチャネル領域ＲＣを除く一部の同一のゲート線Ｇと重なる面積と異なる。

【0056】

絶縁層１３及び補助ゲート電極ＡＥの上に、絶縁層１４が形成されている。絶縁層１１、絶縁層１２、及び絶縁層１３は、何れも、シリコン酸化物（ＳｉＯ）、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）などの無機絶縁材料によって形成された無機絶縁層に相当している。絶縁層１１、絶縁層１２、及び絶縁層１３は、それぞれが単層構造であってもよいし、積層構造であってもよい。絶縁層１４は、アクリル樹脂などの有機絶縁材料によって形成された有機絶縁層に相当している。第１基材１の上方において、絶縁層１１から絶縁層１４まで上述した下地層１０を構成している。

【0057】

第１画素電極ＰＥ１は、第１基材１、ゲート線Ｇ、及びソース線Ｓの上方に位置している。本実施形態において、第１画素電極ＰＥ１は、絶縁層１４の上に設けられている。第１画素電極ＰＥ１は、光反射層ＦＬと透明導電層ＴＬとの積層体で構成されている。光反射層ＦＬは、絶縁層１４の上に設けられている。光反射層ＦＬは、Ａｌ、Ｔｉ、Ａｇ、Ｍｏ、Ｗ、Ｃｕ、Ｃｒなどの金属材料や、これらの金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、多層構造であってもよい。本実施形態の光反射層ＦＬは、光反射導電層である。また、この実施形態に限らず、第１画素電極ＰＥ１は、光反射層ＦＬ１もしくは透明導電層ＴＬのいずれか一つで構成されるものであってもよい。

【0058】

透明導電層ＴＬは、絶縁層１４及び光反射層ＦＬの上に設けられ、光反射層ＦＬに接している。本実施形態において、上記第２容量Ｃ２は、第１画素電極ＰＥ１と対向電極ＣＥとの間に形成される容量に相当している。

【0059】

また図５に示すように、第１方向Ｘにおけるソース線Ｓの長さを長さＢＳ、第２接続電極ＥＬ２の長さを長さＢＥＬ，第２半導体層ＳＣ２の第１領域Ｒ１がソース線Ｓと重畳する長さを長さＢＲ１、第１領域Ｒ１が補助ゲート電極ＡＥと重畳する長さを長さＢＰ１、第１半導体層ＳＣ１の第２領域Ｒ２が第２接続電極ＥＬ２と重畳する長さを長さＢＲ２、第２領域Ｒ２が補助ゲート電極ＡＥと重畳する長さを長さＢＰ２とする。
また、第２半導体層ＳＣ２のチャネル領域ＲＣにおけるチャネル長及びチャネル幅をそれぞれＬ及びＷとする。
また第１半導体層ＳＣ１に係る長さについても、第２半導体層ＳＣ２と同様である。

【0060】

上述した実施形態の半導体基板は、上述した第１基板ＳＵＢ１に限らず、各種の半導体基板に適用可能である。
また、上述した実施形態の表示装置ＤＳＰは、上述した電気泳動表示装置に限らず、各種の表示装置に適用可能である。例示すると、表示装置ＤＳＰは、液晶表示装置であってもよい。その場合、表示機能層ＤＬは液晶層である。液晶層は、例えば、高分子分散液晶（PDLC： polymer dispersed liquid crystal）を利用していてもよい。

【0061】

本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0062】

１…第１基材、２…第２基材、１０…下地層、１１…絶縁層、１２…絶縁層、１２ｓ…第１表面、１３…絶縁層、１４…絶縁層、３０…マイクロカプセル、３１…分散媒、３２…黒色粒子、３３…白色粒子、ＡＥ…補助ゲート電極、ＡＬ…粘着層、ＢＤ１…境界、ＢＤ２…境界、ＢＰ１…長さ、ＢＰ２…長さ、ＢＲ１…長さ、ＢＲ２…長さ、Ｃ１…第１容量、Ｃ２…第２容量、ＣＥ…対向電極、ＣＷ…容量配線、ＤＡ…表示領域、ＤＬ…表示機能層、ＤＳＰ…表示装置、ＥＧ１…端部、ＥＧ２…端部、ＥＬ１…第１接続電極、ＥＬ２…第２接続電極、ＥＬ３…第３接続電極、ＦＬ…光反射層、Ｇ…ゲート線、ＧＤ…ゲートドライバ、ＧＤ１…ゲートドライバ、ＧＤ２…ゲートドライバ、Ｉ１…ＩＣチップ、Ｌ…チャネル長、ＮＤＡ…非表示領域、ＮＷ…接続配線、ＯＥ…容量電極、ＰＥ…画素電極、ＰＥ１…第１画素電極、ＰＥ２…第２画素電極、ＰＸ…画素、Ｒ１…第１領域、Ｒ２…第２領域、ＲＣ…チャネル領域、Ｓ…ソース線、ＳＣ…半導体層、ＳＣ１…第１半導体層、ＳＣ２…第２半導体層、ＳＤ…ソースドライバ、ＳＧ…制御信号、ＳＵＢ１…第１基板、ＳＵＢ２…第２基板、ＴＬ…透明導電層、Ｔｒ…トランジスタ、Ｔｒ１…第１トランジスタ、Ｔｒ２…第２トランジスタ、Ｖｃｏｍ…コモン電圧、Ｖｐｃ…定電圧、Ｖｓｉｇ…画像信号、Ｗ…チャネル幅、ｔ１…第１端子、ｔ２…第２端子、ｔ３…制御端子。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】