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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-03-01
(45)【発行日】2024-03-11
(54)【発明の名称】半導体装置及び半導体記憶装置
(51)【国際特許分類】
G06F 7/58 20060101AFI20240304BHJP
G06F 12/00 20060101ALI20240304BHJP
H03K 3/84 20060101ALI20240304BHJP
【ＦＩ】
G06F7/58 620
G06F12/00 597U
H03K3/84 Z
【請求項の数】
16
(21)【出願番号】P 2020096429
(22)【出願日】2020-06-02
(65)【公開番号】P2021189912
(43)【公開日】2021-12-13
【審査請求日】2023-03-20
(73)【特許権者】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002907
【氏名又は名称】弁理士法人イトーシン国際特許事務所
(72)【発明者】
【氏名】熱海 剛
(72)【発明者】
【氏名】黒澤 泰彦
【審査官】白石 圭吾
(56)【参考文献】
【文献】特開２００７－０８７０６４（ＪＰ，Ａ）
【文献】国際公開第２０２０／０４４３９３（ＷＯ，Ａ１）
【文献】特表２０１６－５０５８８７（ＪＰ，Ａ）
【文献】特開２００３－２９９８６２（ＪＰ，Ａ）
【文献】特開２０１８－０４５５０１（ＪＰ，Ａ）
【文献】特開２００７－３３３８５４（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｆ ７／５８
Ｇ０６Ｆ １２／００
Ｇ０９Ｃ １／００
Ｈ０３Ｋ ３／８４
(57)【特許請求の範囲】
【請求項1】
入力されたデータに対して第１のＸｏｒＳｈｉｆｔ演算を行い第１の乱数列データを生成し、
前記第１の乱数列データの複数の第１ビットに対して第２のＸｏｒＳｈｉｆｔ演算を行い第２の乱数列データを生成し、
前記第２の乱数列データに対して非線形変換を行い第１のシードを生成し、
前記第１の乱数列データの、前記複数の第１ビットとは異なる複数の第２ビットに対して前記非線形変換を行い第２のシードを生成する、
シード生成回路と、
前記第１のシードに対して第３のＸｏｒＳｈｉｆｔ演算を行った演算結果と前記第２のシードに対して第４のＸｏｒＳｈｉｆｔ演算を行った演算結果とを用いて第３の乱数列データを生成する、
乱数生成回路と、
を有する、半導体装置。
【請求項2】
前記シード生成回路は、前記第１のＸｏｒＳｈｉｆｔ演算を行う第１のＸｏｒＳｈｉｆｔ回路と、前記第２のＸｏｒＳｈｉｆｔ演算を行う第２のＸｏｒＳｈｉｆｔ回路と、を少なくとも含む複数のＸｏｒＳｈｉｆｔ回路と、
前記第２の乱数列データに対して前記非線形変換を行う第１の非線形変換回路と、前記複数の第２ビットに対して前記非線形変換を行う第２の非線形変換回路と、を少なくとも含む複数の非線形変換回路と、
を含む、請求項１に記載の半導体装置。
【請求項3】
前記乱数生成回路は、
前記第３のＸｏｒＳｈｉｆｔ演算を行う第３のＸｏｒＳｈｉｆｔ回路と、前記第４のＸｏｒＳｈｉｆｔ演算を行う第４のＸｏｒＳｈｉｆｔ回路と、を少なくとも含む複数のＸｏｒＳｈｉｆｔ回路を含む、請求項２に記載の半導体装置。
【請求項4】
前記乱数生成回路は、前記第３のＸｏｒＳｈｉｆｔ演算の演算結果に対して排他的論理和演算を行うことにより前記第３の乱数列データを生成する、請求項３に記載の半導体装置。
【請求項5】
前記乱数生成回路は、
前記第１のシードに対して前記第３のＸｏｒＳｈｉｆｔ演算を行い第４の乱数列データを生成し、
前記第２のシードに対して前記第４のＸｏｒＳｈｉｆｔ演算を行い第５の乱数列データを生成し、
前記第４の乱数列データと、前記第５の乱数列データの複数の第３ビットとを連結した第６の乱数列データに対して排他的論理和演算を行い前記第３の乱数列データを生成する、
請求項１に記載の半導体装置。
【請求項6】
前記シード生成回路は、
前記第１の乱数列データの、前記複数の第１ビットとは異なる複数の第４ビットに対して前記第２のＸｏｒＳｈｉｆｔ演算を行い第７の乱数列データを生成し、
前記第７の乱数列データに対して前記非線形変換を行い第３のシードを生成し、
前記乱数生成回路は、
前記第３のシードに対して前記第３のＸｏｒＳｈｉｆｔ演算を行い第８の乱数列データを生成し、
前記第８の乱数列データと、前記第５の乱数列データの前記複数の第３ビットとは異なる複数の第５ビットとを連結した第９の乱数列データを生成し、
前記第６の乱数列データと、前記第９の乱数列データとに対して前記排他的論理和演算を行い前記第３の乱数列データを生成する、
請求項５に記載の半導体装置。
【請求項7】
前記第３のＸｏｒＳｈｉｆｔ演算によって得られる前記第４の乱数列データのビット数は、前記第４のＸｏｒＳｈｉｆｔ演算によって得られる前記第５の乱数列データのビット数よりも大きい、請求項５に記載の半導体装置。
【請求項8】
前記シード生成回路は、
前記第１のＸｏｒＳｈｉｆｔ演算において乱数列データの生成を第１サイクル数実行し、
前記第２のＸｏｒＳｈｉｆｔ演算において乱数列データの生成を、前記第１サイクル数とは異なる第２サイクル数実行する、
請求項５に記載の半導体装置。
【請求項9】
前記複数の第４ビットは前記複数の第２ビットの少なくとも一部を含む、請求項６に記載の半導体装置。
【請求項10】
前記非線形変換回路は、同一の種類の非線形変換を行う複数のＳ－ｂｏｘ回路を有する、請求項２に記載の半導体装置。
【請求項11】
前記非線形変換回路は、互いに異なる複数の種類の非線形変換を行う複数のＳ－ｂｏｘ回路を有する、請求項２に記載の半導体装置。
【請求項12】
前記複数のＳ－ｂｏｘ回路は、互いに出力するビット数が異なる少なくとも２つのＳ－ｂｏｘ回路を含む、請求項１１に記載の半導体装置。
【請求項13】
前記第３の乱数列データ中のデータ位置を入れ替える入れ替え回路を有する、請求項１に記載の半導体装置。
【請求項14】
前記乱数生成回路は、前記第４のＸｏｒＳｈｉｆｔ演算を行う前又は後で、ビット反転、バイト反転又はワード反転を行う反転回路を有する、請求項１に記載の半導体装置。
【請求項15】
不揮発性メモリと、
前記不揮発性メモリへのユーザデータの書き込みを制御するメモリコントローラと、
請求項１に記載の半導体装置と、
を有し、
前記メモリコントローラは、前記ユーザデータの前記不揮発性メモリにおける記憶位置を示す記憶位置データを前記半導体装置に入力し、
前記半導体装置は、入力された記憶位置データから前記第３の乱数列データを生成し、
前記メモリコントローラは、前記第３の乱数列データを用いて前記ユーザデータをランダマイズし、前記ランダマイズしたユーザデータを前記不揮発性メモリに書き込む、
半導体記憶装置。
【請求項16】
前記不揮発性メモリは、前記ユーザデータをページ番号で指定される記憶位置に記憶し、
前記記憶位置データは、前記ページ番号を、又は、前記ページ番号及び前記ページ番号に含まれるフレーム番号を、含む、請求項１５に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、乱数生成回路を有する半導体装置及び半導体記憶装置に関する。
【背景技術】
【0002】
半導体装置には乱数生成回路が搭載される場合がある。例えば、ＮＡＮＤ型フラッシュメモリなどの不揮発性メモリでは、メモリセルから読み出されたデータの信頼性を向上させるために、書込み対象のユーザデータは、乱数を用いてランダマイズされた後、メモリセルに書き込まれる。ユーザデータが乱数によりランダマイズされて一様乱数となることにより、メモリセルの様々な不良モードに対する信頼性の向上が図られている。
【0003】
しかし、従来の乱数生成回路は、生成する乱数列データのデータサイズに制限があり、かつ回路規模が大きい。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２０１８－４５５０１号公報
【文献】特開２０１９－１９４８７３号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
そこで、実施形態は、生成する乱数列データのデータサイズの拡張性が高く、かつ回路規模が小さい半導体装置及び半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
実施形態の半導体装置は、入力されたデータに対して第１のＸｏｒＳｈｉｆｔ演算を行い第１の乱数列データを生成し、前記第１の乱数列データの複数の第１ビットに対して第２のＸｏｒＳｈｉｆｔ演算を行い第２の乱数列データを生成し、前記第２の乱数列データに対して非線形変換を行い第１のシードを生成し、前記第１の乱数列データの、前記複数の第１ビットとは異なる複数の第２ビットに対して前記非線形変換を行い第２のシードを生成する、シード生成回路と、前記第１のシードに対して第３のＸｏｒＳｈｉｆｔ演算を行った演算結果と前記第２のシードに対して第４のＸｏｒＳｈｉｆｔ演算を行った演算結果とを用いて第３の乱数列データを生成する、乱数生成回路と、を有する。
【図面の簡単な説明】
【0007】
【図1】第１実施形態に関わる、メモリシステムとしての半導体記憶装置の概略構成例を示すブロック図である。
【図2】第１実施形態に関わる不揮発性メモリのメモリセルアレイの構成を説明するための回路図である。
【図3】第１実施形態に関わる、ランダマイザの構成を示すブロック図である。
【図4】第１実施形態に関わる、インデックスデータのテーブルの例を示す図である。
【図5】第１実施形態に関わる、各ＸｏｒＳｈｉｆｔの処理を示すプログラム例を示す図である。
【図6】第１実施形態に関わる、入力データｉｎが、ＸｏｒＳｈｉｆｔ３２の処理によって出力データｏｕｔが生成される処理内容を示すデータ位置の変化を示す図である。
【図7】第１実施形態に関わる、各Ｓ－ｂｏｘの多項式に応じた変換テーブルの例を示す図である。
【図8】第１実施形態に関わる、排他的論理和回路（ＸＯＲ）の回路図である。
【図9】第１実施形態の変形例に関わる、ランダマイザの構成を示すブロック図である。
【図10】第２実施形態に関わる、ランダマイザのシード生成回路のＳ－ｂｏｘ部の構成図である。
【図11】第２実施形態に関わる、Ｓ－ｂｏｘ＿１の第１の多項式に応じた変換テーブルの例を示す図である。
【図12】第２実施形態に関わる、Ｓ－ｂｏｘ＿２の第２の多項式に応じた変換テーブルの例を示す図である。
【図13】第２実施形態に関わる、Ｓ－ｂｏｘ＿３の第３の多項式に応じた変換テーブルの例を示す図である。
【図14】第２実施形態に関わる、Ｓ－ｂｏｘ＿４の第４の多項式に応じた変換テーブルの例を示す図である。
【図15】第２実施形態に関わる、データＱに対応する各スイッチのオン状態を規定するテーブルの例を示す図である。
【図16】第２実施形態の変形例に関わる、データＱのビット列に応じて、各スイッチのオン状態を規定する他のテーブルの例を示す図である。
【図17】第３実施形態に関わるＳ－ｂｏｘ部のブロック図である。
【図18】第３実施形態に関わる、２つのＳ－ｂｏｘ＿１１及びＳ－ｂｏｘ１３の多項式に応じた７ビット変換の変換テーブルの例を示す図である。
【図19】第３実施形態に関わる、２つのＳ－ｂｏｘ＿１２及びＳ－ｂｏｘ１４の多項式に応じた９ビット変換の変換テーブルの例を示す図である。
【図20】第４実施形態に関わるランダマイザの構成を示すブロック図である。
【図21】第４実施形態に関わる入れ替え回路の処理内容を説明するための図である。
【図22】第５実施形態に関わる、ランダマイザの構成を示すブロック図である。
【図23】第５実施形態に関わる、ビット反転の反転処理を説明するための図である。
【図24】第５実施形態に関わる、バイト反転の反転処理を説明するための図である。
【図25】第５実施形態に関わる、ワート反転の反転処理を説明するための図である。
【図26】第６実施形態に関わる、ランダマイザの構成を示すブロック図である。
【図27】第７実施形態に関わる、ランダマイザの構成を示すブロック図である。
【図28】第８実施形態に関わる、ランダマイザの構成を示すブロック図である。
【図29】第８実施形態の変形例に関わる、ランダマイザの構成を示すブロック図である。
【図30】第８実施形態に関わる、排他的論理和回路における排他的論理和演算を説明するための図である。
【発明を実施するための形態】
【0008】
以下、図面を参照して実施形態を説明する。
（第１実施形態）
（メモリシステムの構成）
図１は、第１実施形態に関わる、メモリシステムとしての半導体記憶装置の概略構成例を示すブロック図である。図１に示すように、半導体記憶装置１は、メモリコントローラ２と不揮発性メモリ３とがメモリバス４で接続されて構成されている。
（第１実施形態）
（メモリシステムの構成）
図１は、第１実施形態に関わる、メモリシステムとしての半導体記憶装置の概略構成例を示すブロック図である。図１に示すように、半導体記憶装置１は、メモリコントローラ２と不揮発性メモリ３とがメモリバス４で接続されて構成されている。
【0009】
不揮発性メモリ３は、データを不揮発に記憶できる半導体メモリであり、たとえばＮＡＮＤ型フラッシュメモリ（以下、単にＮＡＮＤメモリともいう）である。不揮発性メモリ３は、メモリセルアレイ３ａを有し、メモリセルアレイ３ａは、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む複数のブロックＢＬＫを備えている。ＮＡＮＤメモリでは、ブロックＢＬＫ毎に、所定の単位で、本実施形態ではページ単位で、データの書き込みおよび読み出しが実行される。すなわち、不揮発性メモリ３は、データをページ番号で指定される記憶位置に記憶する。よって、不揮発性メモリ３におけるデータの記憶位置を示す記憶位置データは、ページ番号を、又は、ページ番号及びページ番号に含まれるフレーム番号（後述する）を、含む。
【0010】
また、ＮＡＮＤメモリでは、ブロックＢＬＫ単位でデータの消去が実行される。ＮＡＮＤメモリを不揮発性メモリ３に用いた場合、そのメモリセルは、１ビットの記憶が可能なシングルレベルセルであってもよいし、２ビット以上の記憶が可能なマルチレベルセルであってもよい。
【0011】
メモリコントローラ２は、パーソナルコンピュータや携帯端末などの外部装置であるホストからの要求に応じて、不揮発性メモリ３へのデータの書き込み及び不揮発性メモリ３からのデータの読み出しを制御する。図１に示すように、メモリコントローラ２は、コントローラ１１と、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１２と、ホストインターフェース（以下、ホストＩ／Ｆという）１３と、バッファメモリ１４と、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ）回路１５と、メモリインターフェース（以下、メモリＩ／Ｆという）１６と、ランダマイザ１７とが内部バス１８を介して相互に接続された構成を備える。
【0012】
ホストＩ／Ｆ１３は、ホストから受信した要求や、書き込みデータ（以下、データユーザという）などを内部バス１８に出力する。また、ホストＩ／Ｆ１３は、不揮発性メモリ３から読み出されたユーザデータやコントローラ１１からの応答などをホストへ送信する。
【0013】
メモリＩ／Ｆ１６は、コントローラ１１からの指示に基づいて、ユーザデータを不揮発性メモリ３への書き込むための各種制御信号及びユーザデータを出力する出力処理と、不揮発性メモリ３からのユーザデータを受信する受信処理を実行する。
【0014】
コントローラ１１は、半導体記憶装置１を統括的に制御する。コントローラ１１は、たとえばＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等である。コントローラ１１は、ホストからホストＩ／Ｆ１３経由で各種要求を受信すると、その受信した要求に従って、メモリコントローラ２内の各部を制御する。例えば、コントローラ１１は、ホストからのデータの書き込み要求に従い、不揮発性メモリ３へのユーザデータの書き込みをメモリＩ／Ｆ１６へ指示する。また、コントローラ１１は、ホストからのデータの読み出し要求に従い、不揮発性メモリ３からのユーザデータの読み出しをメモリＩ／Ｆ１６へ指示する。
【0015】
コントローラ１１がホストからの書き込み要求を受信した場合、ホストＩ／Ｆ１３によりホストから書き込みデータとして受信されたユーザデータは、一時的にバッファメモリ１４に蓄積される。コントローラ１１は、バッファメモリ１４に蓄積されたユーザデータの不揮発性メモリ３の格納領域（すなわち記憶位置）を決定し、この決定された格納領域内にユーザデータを書き込むことをメモリＩ／Ｆ１６に指示する。
【0016】
一方、コントローラ１１は、ホストからの読み出し要求を受信した場合、読み出し要求に含まれるアドレスに基づいてユーザデータの読み出しをメモリＩ／Ｆ１６へ指示する。不揮発性メモリ３から読み出されたユーザデータは、一時的にバッファメモリ１４に蓄積された後、ホストＩ／Ｆ１３を介してホストへ送信される。
【0017】
バッファメモリ１４は、不揮発性メモリ３に対する書き込み／ 読み出しの際にユーザデータ等を一時的に格納する。バッファメモリ１４は、たとえばＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの揮発性メモリである。
【0018】
ＥＣＣ回路１５は、たとえば誤り訂正機能を備えた符号化／ 復号化回路であり、不揮発性メモリ３へ書き込むユーザデータをＢＣＨ符号などの誤り訂正符号で符号化し、また、不揮発性メモリ３から読み出された符号化されたユーザデータを復号化して元のユーザデータを生成する。
【0019】
ランダマイザ１７は、不揮発性メモリ３に書き込まれるユーザデータをランダマイズし、ＥＣＣ回路１５に送る。ランダマイザ１７は、不揮発性メモリ３に記憶されるデータが一様乱数となるように、擬似乱数を生成する乱数生成部１７ａを有する。乱数生成部１７ａは、ＸｏｒＳｈｉｆｔ処理を実行するためのビットシフトを行う複数のビットシフト回路ＢＳと、ビット毎の排他的論理和（ＸＯＲ）演算を行う複数の排他的論理和回路（以下、ＸＯＲと略す）を含んで構成されている。乱数生成部１７ａの構成については後述する。
【0020】
不揮発メモリへ３の書き込み時に、ＥＣＣ回路１５はランダマイズされたユーザデータを符号化する。また、不揮発性メモリ３からの読み出し時に、ユーザデータは、ＥＣＣ回路１５により復号化された後、ランダマイザ１７に送られる。ランダマイザ１７は、ランダマイズされたユーザデータのランダマイズを解除して元のユーザデータに復元する。
【0021】
具体的には、半導体記憶装置１は、データの書き込みの場合、ホストからのユーザデータとアドレスデータを受信すると、メモリコントローラ２のランダマイザ１７は、ユーザデータの書き込み先となる不揮発性メモリ３におけるページ番号等に基づいて擬似乱数である乱数列データを生成する。ランダマイザ１７は、その生成された乱数列データを用いて、ユーザデータをランダマイズする。ランダマイズされたユーザデータは、ＥＣＣ回路１５において符号化され、メモリコントローラ２から不揮発性メモリ３に出力される。ランダマイズされたユーザデータは、ホストからのアドレスデータで指定されたアドレス（ホストの論理アドレスから変換された不揮発性メモリ３の物理アドレス）に応じたページに記憶される。
【0022】
半導体記憶装置１は、データの読み出しの場合、ホストからのアドレスデータを受信すると、ランダマイザ１７は、ユーザデータの読み出し先となる不揮発性メモリ３のページ番号等に基づいて擬似乱数である乱数列データを生成する。乱数列データはページ番号などに応じて、一意に決定される。よって、ホストから２つのアドレスデータＡＤ１、ＡＤ２を受信した場合に、アドレスデータＡＤ１とＡＤ２が同じならば、不揮発性メモリ３のページ番号などは同一となるため、アドレスデータＡＤ１に基づいて生成された乱数列データと、アドレスデータＡＤ２に基づいて生成された乱数列データとは一致する。
【0023】
メモリコントローラ２は、ホストからのアドレスデータで指定されたアドレスに応じた不揮発性メモリ３のページから、ランダマイズされたユーザデータを読み出し、ＥＣＣ回路１５において復号化する。メモリコントローラ２は、生成された乱数列データを用いて、不揮発性メモリ３からのランダマイズされたユーザデータのラインマイズを解除して、ランダマイズされたユーザデータから元のユーザデータを復元し、その復元されたユーザデータをホストへ出力する。
【0024】
なお、ユーザデータをＥＣＣ回路１５において符号化し、その符号化されたユーザデータをランダマイズし、そのランダマイズされた符号化データを不揮発性メモリ３に記憶するようにしてもよい。その場合、ユーザデータの読み出しは、不揮発性メモリ３から読み出されたランダマイズされたデータのランダマイズを解除した後に、その解除されたユーザデータに対してＥＣＣ回路１５において誤り訂正が行われる。
（不揮発性メモリの構成）
次に、不揮発性メモリ３の構成について図２を用いて説明する。図２は、本実施形態に関わる不揮発性メモリ３のメモリセルアレイの構成を説明するための回路図である。本例では、図示するように、１つのブロックＢＬＫは例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。
（不揮発性メモリの構成）
次に、不揮発性メモリ３の構成について図２を用いて説明する。図２は、本実施形態に関わる不揮発性メモリ３のメモリセルアレイの構成を説明するための回路図である。本例では、図示するように、１つのブロックＢＬＫは例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。
【0025】
ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）及び２個の選択トランジスタＳＴ１、ＳＴ２を含んでいる。各メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そして複数（例えば８個）のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。図２は、説明を簡単にするために、１つのストリングユニットＳＵが８本のワード線ＷＬを有する例を示している。
【0026】
ストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳに共通接続される。もちろん、ストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、ストリングユニット毎に異なるセレクトゲート線ＳＧＳ０～ＳＧＳ３に接続されても良い。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０～ＷＬ７に共通接続される。
【0027】
また、メモリセルアレイ３ａ内において同一列にある複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０～ＢＬ（Ｋ－１）、但しＫは２以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間で複数のＮＡＮＤストリングＮＳを共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
【0028】
つまり、メモリセルアレイ３ａは、各ビット線ＢＬが共通に接続された複数のブロックＢＬＫの集合体である。また、各ブロックＢＬＫは、各ワード線ＷＬを共通にする複数のストリングユニットＳＵを複数含む。各ストリングユニットＳＵは、互いに異なる複数のビット線ＢＬに接続され、且つ同一のセレクトゲート線ＳＧＤに接続された複数のＮＡＮＤストリングＮＳを含む。
【0029】
不揮発性メモリ３は、メモリセルアレイ３ａの他に、図示しない、ロウデコーダ、ドライバ回路、カラムデコーダ、アドレスレジスタ、コマンドレジスタ、及びシーケンサ等を備える。シーケンサが、コマンドレジスタに保持されたコマンドに基づき、不揮発性メモリ３全体の動作を制御することにより、メモリセルアレイ３ａへのデータの書き込み処理及びメモリセルアレイ３ａからのデータの読み出し処理を行う。
【0030】
本例では、１つのメモリセルトランジスタＭＴが例えば３ビットデータを保持可能である。すなわち、不揮発性メモリ３は、いわゆるＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）方式の半導体記憶装置である。この３ビットデータを、下位ビットからそれぞれ下位（Ｌｏｗｅｒ）ビット、中位（Ｍｉｄｄｌｅ）ビット、及び上位（Ｕｐｐｅｒ）ビットと呼ぶことにする。そして、一つのストリングユニット中の同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの保持する下位ビットの集合を下位ページと呼び、中位ビットの集合を中位ページと呼び、上位ビットの集合を上位ページと呼ぶ。一つのストリング中の一つのワード線に接続された複数のメモリセルトランジスタＭＴは、下位、中位及び上位ビットを保持する一つのページユニットを構成する。つまり、各ページユニットには、３ページが割り当てられる。データの書き込みは、ページユニット単位で行われ、データの読み出しは、このページ毎に行われる。
（ランダマイザの構成）
図３は、ランダマイザ１７の構成を示すブロック図である。ランダマイザ１７は、擬似乱数（以下、単に乱数ともいう）を生成して、データをランダマイズする回路である。メモリコントローラ２は、ランダマイザ１７で生成された乱数列データを用いてユーザデータをランダマイズして不揮発性メモリ３に記憶する。
（ランダマイザの構成）
図３は、ランダマイザ１７の構成を示すブロック図である。ランダマイザ１７は、擬似乱数（以下、単に乱数ともいう）を生成して、データをランダマイズする回路である。メモリコントローラ２は、ランダマイザ１７で生成された乱数列データを用いてユーザデータをランダマイズして不揮発性メモリ３に記憶する。
【0031】
上述したように、ランダマイザ１７は、ＸｏｒＳｈｉｆｔを具備した乱数生成部１７ａを含む。本実施形態では、乱数生成部１７ａに含まれるＸｏｒＳｈｉｆｔは、３２ビットの乱数列データを生成するＸｏｒＳｈｉｆｔ３２の回路である。各ＸｏｒＳｈｉｆｔは、排他的論理和（ＸＯＲ）演算を行う複数のＸＯＲと、複数のビットシフト回路ＢＳから構成される。ここでは、ランダマイザ１７は、６４ビット毎にユーザデータをランダマイズする。
【0032】
図３に示すように、乱数生成部１７ａは、シード生成部ＳＧと、乱数生成回路ＲＧを有する。シード生成回路ＳＧは、入力されたデータからＸｏｒＳｈｉｆｔ演算により生成した第１の乱数列データを用いてシードを生成する。乱数生成回路ＲＧは、そのシードを入力してＸｏｒＳｈｉｆｔ演算により第２の乱数列データを生成する。すなわち、シード生成回路ＳＧは、ＸｏｒＳｈｉｆｔ演算によりシードを生成し、乱数生成回路ＲＧは、生成されたシードからＸｏｒＳｈｉｆｔ演算により乱数列データを生成する。
【0033】
シード生成回路ＳＧは、複数（ここでは５つ）のＸｏｒＳｈｉｆｔ２１、２３ａ、２３ｂ、２３ｃ、２３ｄと、複数（ここでは４つ）のＳ－ｂｏｘ２２（２２ａ、２２ｂ、２２ｃ、２２ｄ）を含むＳ－ｂｏｘ部２２を有する。以下、４つのＳ－ｂｏｘ２２ａ、２２ｂ、２２ｃ、２２ｄの全部又はそれぞれを指すときは、Ｓ－ｂｏｘ２２と略し、４つのＸｏｒＳｈｉｆｔ２３ａ、２３ｂ、２３ｃ、２３ｄの全部又はそれぞれを指すときは、ＸｏｒＳｈｉｆｔ２３と略す。各Ｓ－ｂｏｘ２２は、入力されたデータに対して非線形変換を行う非線形変換回路である。すなわち、シード生成回路ＳＧは、複数のＸｏｒＳｈｉｆｔ２３と、複数のＸｏｒＳｈｉｆｔ２３の少なくとも１つの出力データに対して非線形変換を行う少なくとも１つのＳ－ｂｏｘ２３と、を含み、乱数列データであるシードは、複数のＸｏｒＳｈｉｆｔ２３と、少なくとも１つのＳ－ｂｏｘ２３を用いて生成される。
【0034】
なお、シード生成回路ＳＧは、複数（ここでは５つ）のＸｏｒＳｈｉｆｔ回路を有しているが、複数のＸｏｒＳｈｉｆｔ演算を所定の順番に実行するようにすれば、１つでも、あるいは２つ、３つでもよい。
【0035】
乱数生成回路ＲＧは、複数（ここでは４つ）のＸｏｒＳｈｉｆｔ２４ａ、２４ｂ、２４ｃ、２４ｄと、複数（ここでは２つ）のＸＯＲ２５ａ、２５ｂと、を含む回路である。
【0036】
本実施形態では、シード生成回路ＳＧは、生成される乱数列データの線形性あるいは周期性を、より無くすために複数のＳ－ｂｏｘ２２を用いているが、複数のＳ－ｂｏｘ２２を有さなくてもよい。
【0037】
なお、図３では、ランダマイザ１７は、９個のＸｏｒＳｈｉｆｔを含んでいるが、実行の順番を考慮することにより、より少ない数のＸｏｒＳｈｉｆｔを用いて、同等のＸｏｒＳｈｉｆｔ演算を実現することができる。
【0038】
ホストから指定されるデータの格納先アドレスは、論理アドレスであり、メモリコントローラ２では、その論理アドレスを不揮発性メモリ３の物理アドレスに変換して、データの書き込み及び読み出しを行う。物理アドレスは、メモリセルアレイ３ａのページ（あるいは、後述するようにページと、そのページにおけるフレーム番号）に対応する。よって、メモリコントローラ２は、メモリセルアレイ３ａに対してページを指定してデータの書き込み及び読み出しを行う。
【0039】
例えば、メモリセルアレイ３ａに対するデータの書き込みは、ページユニット単位で行われ、メモリセルアレイ３ａからのデータの読み出しは、ページ単位で行われる。
【0040】
なお、ユーザデータの書き込み及び読み出し処理は、１ページを所定の単位で分割した分割ページ単位すなわちフレーム単位で行われる場合もある。その場合、物理アドレスは、メモリセルアレイ３ａのページと、そのページにおけるフレームとに対応する。
【0041】
なお、以下に説明する本実施形態では、メモリコントローラ２は、１つのページを複数（ここでは４つ）のフレームに分割して、その分割されたフレーム単位で、データの書き込み及び読み出しを行う場合を説明する。
【0042】
シード生成回路ＳＧには、ホストからのアドレスデータに対応して予め設定されたインデックスが入力される。インデックスは、ここではインデックス番号である。後述するように、インデックス番号は、不揮発性メモリ３の格納先アドレスを示すページとフレームに対応して予め設定される。インデックス番号は、不揮発性メモリ３の格納先アドレス（すなわち記憶位置）に対応している。よって、シード生成回路ＳＧは、データの不揮発性メモリ３における記憶位置を示す記憶位置データ（ページとフレーム）から、ＸｏｒＳｈｉｆｔ演算を用いて生成した乱数列データであるシードを生成する。
【0043】
図４は、インデックスデータのテーブルＴＢＬの例を示す図である。テーブルＴＢＬは、メモリシステムの起動時に、不揮発性メモリ３の所定の記憶領域から読み出されて、ＲＡＭ１２に格納される。
【0044】
例えば、１ページが１６ＫＢ（キロバイト）のデータであるとき、１ページが１６ＫＢのデータは、４つのフレームに分割される。各フレームは、４ＫＢデータである。テーブルＴＢＬは、ワード線ＷＬ毎のページ（Ｌ，Ｍ，Ｕ）と、ストリングユニットＳＵ毎のフレーム（Ｆｒａｍｅ０，Ｆｒａｍｅ１，Ｆｒａｍｅ２，Ｆｒａｍｅ３）とに応じたインデックス番号ＩＮを格納したテーブルである。
【0045】
図４では、４つのストリングユニットＳＵ０（Ｓｔｒｉｎｇ０）～ＳＵ３（Ｓｔｒｉｎｇ３）のそれぞれにおける、ワード線ＷＬ毎のページとストリングユニット毎のフレームとに応じて、インデックス番号ＩＮが設定されている。ワード線ＷＬは、例えば９６本あり、各ワード線ＷＬには、上位、中位及び下位の３ページが割り当てられている。
【0046】
ホストからのデータの書き込み又は読み出しの要求を受信すると、メモリコントローラ２のコントローラ１１は、ホストからの要求に関わるアドレスデータから、メモリセルアレイ３ａのページとフレームを特定する。コントローラ１１は、特定したページとフレームから、ＲＡＭ１２中のテーブルＴＢＬを参照して、その特定したページとフレームに対応するインデックス番号ＩＮを抽出し、ランダマイザ１７に供給する。
【0047】
図３に示すように、インデックス番号ＩＮは、バイナリデータとして、ＸｏｒＳｈｉｆｔ２１に入力される。ＸｏｒＳｈｉｆｔ２１は、インデックス番号ＩＮに基づき乱数列データを生成する。ＸｏｒＳｈｉｆｔ２１は、その後、その生成した乱数列データに基づき２回目の乱数列データの生成を行う。さらに、ＸｏｒＳｈｉｆｔ２１は、その後、その生成した乱数列データに基づき３回目の乱数列データの生成を行う。すなわち、ＸｏｒＳｈｉｆｔ２１は、インデックス番号ＩＮに基づいて生成した乱数列データを出力せずに、その生成した乱数列データに基づく乱数列データの生成を実行し、さらにその生成した乱数列データに基づく乱数列データの生成を実行する。すなわち、ＸｏｒＳｈｉｆｔ２１は、乱数列データの生成を３サイクル実行し、最初の２サイクルでは生成した乱数列データを出力せず、３回目に生成された乱数列データを出力する。言い換えれば、ＸｏｒＳｈｉｆｔ２１は、２回の空回しの乱数列データの生成を行った後に、３回目に生成された乱数列データを出力する。
【0048】
図３において、各ＸｏｒＳｈｉｆｔにおけるｍ０，ｍ１～ｍ４は、この乱数列データの生成を行う生成回数を示す。よって、ＸｏｒＳｈｉｆｔ２１のｍ０は、３である。
【0049】
出願人の行った検定によれば、本実施形態では、各ＸｏｒＳｈｉｆｔは、３２ビットデータを処理するため、この空回しの回数あるいは乱数データの生成回数は、それぞれ２回あるいは３回で、十分な乱数列データが生成された。
【0050】
なお、本例では、各ＸｏｒＳｈｉｆｔが処理するデータは、３２ビットデータであるため、空回し回数は、２回あるいは３回であるが、各ＸｏｒＳｈｉｆｔが処理するデータのビット数が異なれば、空回し回数も異なる。
【0051】
図５は、各ＸｏｒＳｈｉｆｔの処理を示すプログラム例を示す図である。図６は、入力データｉｎが、ＸｏｒＳｈｉｆｔ３２の処理によって出力データｏｕｔが生成される処理内容を示すデータ位置の変化を示す図である。
【0052】
図５及び図６に示すように、ＸｏｒＳｈｉｆｔは、３２ビットの入力データｉｎを、５ビットだけ左シフトするビットシフト処理を行い、５ビット左シフトされた入力データｉｎのシフトデータ（ｉｎ＜＜５）と、元の入力データｉｎとの排他的論理和（ＸＯＲ）をとって、出力データｔｍｐ１を得る。
【0053】
例えば、入力データであるインデックス番号ＩＮが１６ビットデータで表されるとき、インデックス番号ＩＮは、例えば１６個の「０」が上位ビットに追加されて３２ビットデータに変換されて、ランダマイザ１７に入力される。
【0054】
次に、ＸｏｒＳｈｉｆｔは、３２ビットの出力データｔｍｐ１を、１７ビットだけ右シフトするビットシフト処理を行い、１７ビットだけ右シフトされた出力データｔｍｐ１のシフトデータ（ｔｍｐ１＞＞１７）と、元の出力データｔｍｐ１との排他的論理和（ＸＯＲ）をとって、出力データｔｍｐ２を得る。
【0055】
さらに、ＸｏｒＳｈｉｆｔは、３２ビットの出力データｔｍｐ２を、１３ビットだけ左シフトするビットシフト処理を行い、１３ビットだけ左シフトされた出力データｔｍｐ２（ｔｍｐ２＜＜１３）と、元の出力データｔｍｐ２との排他的論理和（ＸＯＲ）をとって、出力データｏｕｔを得て出力する。
【0056】
３２ビットの出力ｏｕｔは、４つのＳ－ｂｏｘ２２ａ、２２ｂ、２２ｃ、２２ｄと、２つのＸｏｒＳｈｉｆｔ２３ａ、２３ｂとへ供給される。
【0057】
各Ｓ－ｂｏｘ２２は、８ビット入力に対して８ビット出力を行う回路であり、ＡＥＳ（Ａｄｖａｎｃｅｄ Ｅｎｃｒｙｐｔｉｏｎ Ｓｔａｎｄａｒｄ）に準拠したラインダールの既約多項式を用いた非線形変換を行う。各Ｓ－ｂｏｘ２２は、入力データをガロア体ＧＦ（２５６）演算により逆元変換を行うテーブルを含み、非線形変換処理を実行する。３２ビットデータを同時にデータ変換するために、４つのＳ－ｂｏｘ２２ａ、２２ｂ、２２ｃ、２２ｄが設けられている。ここでは、各Ｓ－ｂｏｘ２２は、１バイトデータの入力に対して、非線形変換を行って、１バイトデータを出力する。４つのＳ－ｂｏｘ２２ａ、２２ｂ、２２ｃ、２２ｄを用いることにより、３２ビットの乱数列データが生成されて出力される。図７は、各Ｓ－ｂｏｘ２２の多項式に応じた変換テーブルの例を示す図である。
【0058】
以上のように、４つのＳ－ｂｏｘ２２ａ、２２ｂ、２２ｃ、２２ｄには、ＸｏｒＳｈｉｆｔ２１の３２ビットの出力（乱数列データ）が入力され、３２ビット中の８ビット毎のデータが、４つのＳ－ｂｏｘ２２ａ、２２ｂ、２２ｃ、２２ｄに入力される。具体的には、最上位の８ビットデータがＳ－ｂｏｘ２２ａに入力され、最上位の８ビットの次の下位の８ビットデータがＳ－ｂｏｘ２２ｂに入力され、最下位の８ビットの次の上位の８ビットデータがＳ－ｂｏｘ２２ｃに入力され、最下位の８ビットデータがＳ－ｂｏｘ２２ｄに入力される。
【0059】
上述したように、Ｓ－ｂｏｘを用いているのは、Ｓ－ｂｏｘによる非線形性の効果を乱数生成部１７ａにおいて生じさせるためである。Ｓ－ｂｏｘ部２２の出力は、ＸｏｒＳｈｉｆｔ２３ｃ、２３ｄに入力され、そのＸｏｒＳｈｉｆｔ２３ｃ、２３ｄの出力をシードの一部として用いて、乱数生成回路ＲＧに供給される。
【0060】
ＸｏｒＳｈｉｆｔ２１の３２ビットの出力の下位１６ビットデータは、ＸｏｒＳｈｉｆｔ２３ａに入力され、ＸｏｒＳｈｉｆｔ２１の３２ビットの出力の上位１６ビットデータは、ＸｏｒＳｈｉｆｔ２３ｂに入力される。
【0061】
ＸｏｒＳｈｉｆｔ２３ａは、ＸｏｒＳｈｉｆｔ２１の出力の下位１６ビットデータを用いて、ｍ１回（ここでは、ｍ１＝４）の乱数列データの生成を行って３２ビットの出力データを生成し、ＸｏｒＳｈｉｆｔ２３ｂも、ＸｏｒＳｈｉｆｔ２１の出力の上位１６ビットデータを用いて、ｍ２回（ここでは、ｍ２＝４）の乱数列データの生成を行って３２ビットの出力データを生成する。
【0062】
Ｓ－ｂｏｘ部２２の下位１６ビットデータは、ＸｏｒＳｈｉｆｔ２３ｃに入力され、Ｓ－ｂｏｘ部２２の上位１６ビットデータは、ＸｏｒＳｈｉｆｔ２３ｄに入力される。
【0063】
ＸｏｒＳｈｉｆｔ２３ｃは、Ｓ－ｂｏｘ部２２の下位１６ビットデータを用いて、ｍ３回（ここでは、ｍ３＝４）の乱数列データの生成を行って３２ビットの出力データを生成し、ＸｏｒＳｈｉｆｔ２３ｄも、Ｓ－ｂｏｘ部２２の上位１６ビットデータを用いて、ｍ４回（ここでは、ｍ４＝４）の乱数列データの生成を行って３２ビットの出力データを生成する。
【0064】
４つのＸｏｒＳｈｉｆｔ２３ａ、２３ｂ、２３ｃ、２３ｄの４つの出力データが、シードとして、それぞれ、乱数生成回路ＲＧの４つのＸｏｒＳｈｉｆｔ２４ａ、２４ｂ、２４ｃ、２４ｄに供給される。具体的には、ＸｏｒＳｈｉｆｔ２３ａの３２ビットの出力データは、ＸｏｒＳｈｉｆｔ２４ａに供給され、ＸｏｒＳｈｉｆｔ２３ｂの３２ビットの出力データは、ＸｏｒＳｈｉｆｔ２４ｂに供給され、ＸｏｒＳｈｉｆｔ２３ｃの３２ビットの出力データは、ＸｏｒＳｈｉｆｔ２４ｃに供給され、ＸｏｒＳｈｉｆｔ２３ｄの３２ビットの出力データは、ＸｏｒＳｈｉｆｔ２４ｄに供給される。
【0065】
以上のように、シード生成回路ＳＧの複数のＸｏｒＳｈｉｆｔは、入力されたデータに対してＸｏｒＳｈｉｆｔ演算を行うＸｏｒＳｈｉｆｔ２１と、ＸｏｒＳｈｉｆｔ２１と非線形変換回路（Ｓ－ｂｏｘ）の両方からの出力データを処理してシードを生成する複数のＸｏｒＳｈｉｆｔ２３を含む。
【0066】
なお、ここでは、ＸｏｒＳｈｉｆｔ２１の３２ビットの出力データを、そのまま上位側１６ビットと下位側１６ビットに分割して、それぞれＸｏｒＳｈｉｆｔ２３ａ、２３ｂに供給しているが、ＸｏｒＳｈｉｆｔ２１の３２ビットの出力データの偶数番目データと奇数番目データとに分離して、それぞれＸｏｒＳｈｉｆｔ２３ａ、２３ｂに供給するようにしてもよい。
【0067】
乱数生成回路ＲＧは、シード生成回路ＳＧからのシードを入力し、そのシードに対するＸｏｒＳｈｉｆｔ演算により、乱数列データを生成する。乱数生成回路ＲＧの４つのＸｏｒＳｈｉｆｔ２４ａ、２４ｂ、２４ｃ、２４ｄの各々は、入力された３２ビットデータに対する乱数列データの生成を行って、出力データを出力する。各ＸｏｒＳｈｉｆｔ２４において、ＸｏｒＳｈｉｆｔ演算による乱数列データを出力する所定回数は、スクランブルするユーザデータのデータ長（ビット数）を、６４で除算した回数である。
【0068】
図３に示すように、ＸｏｒＳｈｉｆｔ２４ａの出力データとＸｏｒＳｈｉｆｔ２４ｃの出力データは、ＸＯＲ２５ａに供給される。ＸＯＲ２５ａは、ＸｏｒＳｈｉｆｔ２４ａの出力データとＸｏｒＳｈｉｆｔ２４ｃの出力データとのビット毎の排他的論理和（ＸＯＲ）を取って、３２ビットの出力データを出力する。ＸｏｒＳｈｉｆｔ２４ａとＸｏｒＳｈｉｆｔ２４ｃは、それぞれ出力データを所定回数分、出力し、その出力の度にＸＯＲ２５ａにおいて、ＸｏｒＳｈｉｆｔ２４ａの出力データとＸｏｒＳｈｉｆｔ２４ｃの出力データとのビット毎の排他的論理和（ＸＯＲ）演算の結果が出力される。
【0069】
同様に、ＸｏｒＳｈｉｆｔ２４ｂの出力データとＸｏｒＳｈｉｆｔ２４ｄの出力データは、ＸＯＲ２５ｂに供給される。ＸＯＲ２５ｂは、ＸｏｒＳｈｉｆｔ２４ｂの出力データとＸｏｒＳｈｉｆｔ２４ｄの出力データとのビット毎の排他的論理和（ＸＯＲ）を取って、３２ビットの出力データを出力する。ＸｏｒＳｈｉｆｔ２４ｂとＸｏｒＳｈｉｆｔ２４ｄは、それぞれ出力データを所定回数分、出力し、その出力の度にＸＯＲ２５ｂにおいて、ＸｏｒＳｈｉｆｔ２４ｂの出力データとＸｏｒＳｈｉｆｔ２４ｄの出力データとのビット毎の排他的論理和（ＸＯＲ）演算の結果が出力される。
【0070】
ＸＯＲ２５ａ、２５ｂの３２ビットの２つの出力データは、連結（ｃｏｎｃａｔｅｎａｔｅ）されて、６４ビット化されて、乱数生成回路ＲＧの乱数列データ出力として、ＸＯＲ２６に出力される。
【0071】
以上のように、乱数生成回路ＲＧは、複数のＸｏｒＳｈｉｆｔ２４の演算結果に対して排他的論理和（ＸＯＲ）演算を行うことにより乱数列データを生成する。
【0072】
図８は、ＸＯＲ２６の回路図である。ＸＯＲ２６は、ユーザデータの内の６４ビットのデータと、２つのＸＯＲ２５ａ、２５ｂからの６４ビットのデータとが入力され、ビット毎に排他的論理和（ＸＯＲ）演算された６４ビットの出力データＯＵＴを出力する。出力データＯＵＴは、６４ビットのユーザデータが、乱数生成回路ＲＧにおいて生成された乱数列データでランダマイズされたユーザデータである。
【0073】
ランダマイザ１７は、ユーザデータを６４ビット毎に分割し、ＸＯＲ２６において、６４ビット単位でユーザデータと乱数列データとの排他的論理和（ＸＯＲ）を取った出力データＯＵＴを、サイクル毎に生成する。すなわち、ＸＯＲ２６は、排他的論理和演算（ＸＯＲ）の演算結果を１サイクル毎に生成して出力する。
【0074】
よって、ＸｏｒＳｈｉｆｔ２４ａから２４ｄは、所定回数として、ユーザデータのビット数を６４ビットで割った回数分だけ、同じ出力データをＸＯＲ２５ａ、２５ｂへ出力するように動作する。例えば、１フレームが４ＫＢのデータであれば、所定回数は、３２０００／６４である。
【0075】
その結果、ユーザデータが不揮発性メモリ３に書き込まれるとき、ユーザデータは、アドレスに基づいて算出された乱数列データを用いてスクランブル（すなわちランダマイズ）されて、不揮発性メモリ３に格納される。ユーザデータが不揮発性メモリ３から読み出されるとき、不揮発性メモリ３からのランダマイズされたユーザデータは、アドレスに基づいて算出された乱数列データを用いて逆スクランブルされて、元のユーザデータに復元される。乱数列データは、アドレスに基づいて生成されるため、書き込み時に生成された乱数列データと、読み出し時に生成される乱数列データは、同じになる。よって、書き込み時に生成された乱数列データと同じ乱数列データが、読み出し時にも再現される。
【0076】
以上のように、本実施形態によれば、ＸｏｒＳｈｉｆｔ演算により乱数列データを生成しているため、乱数生成回路が生成する乱数列データのデータサイズの拡張性が高く、かつ乱数生成回路の回路規模も小さくすることができる。
【0077】
例えば、ＣＲＣ３２の場合、乱数周期は（２３２－１）であるが、ＮＡＮＤメモリなどの不揮発性メモリのアドレス空間に対しては、ＣＲＣ３２では、乱数空間は将来不足する虞がある。しかし、上述した実施形態によれば、乱数列データのデータサイズの拡張性が高いので、より長い乱数周期を実現することができ、かつ乱数性能も高い。
【0078】
特に、本実施形態では、ランダマイザ１７は、ページとフレームなどに応じて割り振られたインデックス番号ＩＮを入力データとして乱数列データを生成するので、シードテーブルを有する必要がない。
【0079】
公知の線形帰還シフトレジスタ（ＬＦＳＲ（Ｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ））を用いた乱数生成器あるいはＣＲＣ３２を半導体メモリに搭載した場合は、１サイクルで出力できるビット数が限られてしまうが、本実施形態によれば、１サイクルで出力できるビット数を多くできるので、データサイズの拡張性が高いランダマイザを実現することができる。また、遅れフィボナッチ乱数生成器の場合、初期化に多くのビット数が必要であるため、初期化回路の回路規模も大きくなるが、本実施形態の場合、初期化回路の回路規模を小さくすることができる。
【0080】
なお、上述した乱数生成回路ＲＧでは、４つのＸｏｒＳｈｉｆｔ２３ａ、２３ｂ、２３ｃ、２３ｄの４つの出力データ（シード）が、４つのＸｏｒＳｈｉｆｔ２４ａ、２４ｂ、２４ｃ、２４ｄに供給され、４つのＸｏｒＳｈｉｆｔ２４ａ、２４ｂ、２４ｃ、２４ｄの出力データに対する、２つのＸＯＲ２５ａ、２５ｂによる排他的論理和（ＸＯＲ）演算を行うことによって、２つの３２ビットの出力データを得て、その２つの３２ビットの出力データを結合することによって、最終的な６４ビットの乱数列データを生成しているが、４つのＸｏｒＳｈｉｆｔ２３ａ、２３ｂ、２３ｃ、２３ｄの４つの出力データを２つのＸＯＲにより排他的論理和をとって、２つの３２ビットの出力データを得て、その２つの３２ビットの出力データを２つのＸｏｒＳｈｉｆｔに入力して２つの３２ビットの出力データを得るようにしてもよい。
【0081】
図９は、本実施形態の変形例に関わる、ランダマイザ１７ｘの構成を示すブロック図である。図９に示すように、ランダマイザ１７ｘの乱数生成回路ＲＧでは、２つのＸｏｒＳｈｉｆｔ２３ａ、２３ｃの２つの出力データに対してＸＯＲ２５ａｘによる排他的論理和（ＸＯＲ）演算を行うことによって、１つの３２ビットの出力データを得て、ＸｏｒＳｈｉｆｔ２４ａｘに供給され、２つのＸｏｒＳｈｉｆｔ２３ｂ、２３ｄの２つの出力データに対してＸＯＲ２５ｂｘによる排他的論理和（ＸＯＲ）演算を行うことによって、１つの３２ビットの出力データを得て、ＸｏｒＳｈｉｆｔ２４ｂｘに供給されている。２つのＸｏｒＳｈｉｆｔ２４ａｘ、２４ｂｘの２つの出力データは結合されて、最終的な６４ビットの乱数列データが生成される。
【0082】
すなわち、乱数生成回路ＲＧは、複数のＸｏｒＳｈｉｆｔ２３の演算結果に対して排他的論理和（ＸＯＲ）演算を行い、その排他的論理和（ＸＯＲ）演算の演算結果に対してＸｏｒＳｈｉｆｔを行うことにより乱数列データを生成する。
【0083】
本変形例によれば、ランダマイザ１７ｘは、乱数生成回路ＲＧのＸｏｒＳｈｉｆｔの回路が半分となり、ランダマイザ１７よりも構成は簡素化され、第１実施形態と同等の効果を得ることができる。
【0084】
また、上述した実施形態では、各ＸｏｒＳｈｉｆｔは、同じビットシフト量のＸｏｒＳｈｉｆｔ３２を用い、ＸＯＲ２５ａ、２５ｂも３２ビットの入出力を有しているが、上述したＸｏｒＳｈｉｆｔ３２以外のＸｏｒＳｈｉｆｔを用いてもよい。
【0085】
例えば、複数のＸｏｒＳｈｉｆｔとして、互いにビットシフト量が異なる複数のＸｏｒＳｈｉｆｔを用いてもよい。あるいは、使わないビットデータが発生しても、ＸｏｒＳｈｉｆｔ４８，ＸｏｒＳｈｉｆｔ５５等のより大きなビット幅データを扱うＸｏｒＳｈｉｆｔを用いてもよい。さらにあるいは、ＸｏｒＳｈｉｆｔ８，ＸｏｒＳｈｉｆｔ１６、ＸｏｒＳｈｉｆｔ２４などの、扱うビット幅が小さな複数のＸｏｒＳｈｉｆｔを組み合わせて用いるようにしてもよい。
（第２実施形態）
第１実施形態のシード生成回路ＲＧは、各々が同じ非線形変換処理を実行する複数（上記の例では４つ）のＳ－ｂｏｘを用いているが、本第２実施形態では、シード生成回路ＲＧは、互いに異なる非線形変換処理を実行する複数のＳ－ｂｏｘを用いている。すなわち、第１実施形態の非線形変換回路は、同一の種類の非線形変換を行う複数のＳ－ｂｏｘを有するが、本第２実施形態の非線形変換回路は、互いに異なる複数の種類の非線形変換を行う複数のＳ－ｂｏｘを有する。
（第２実施形態）
第１実施形態のシード生成回路ＲＧは、各々が同じ非線形変換処理を実行する複数（上記の例では４つ）のＳ－ｂｏｘを用いているが、本第２実施形態では、シード生成回路ＲＧは、互いに異なる非線形変換処理を実行する複数のＳ－ｂｏｘを用いている。すなわち、第１実施形態の非線形変換回路は、同一の種類の非線形変換を行う複数のＳ－ｂｏｘを有するが、本第２実施形態の非線形変換回路は、互いに異なる複数の種類の非線形変換を行う複数のＳ－ｂｏｘを有する。
【0086】
第２実施形態の半導体装置、メモリコントローラ及びランダマイザの構成は、上述した第１実施形態（変形例を含む）の半導体記憶装置１、メモリコントローラ２及びランダマイザ１７の構成と略同じであるため説明は省略し、同じ構成要素についても同じ符号を用いて、説明は省略し、異なる構成についてのみ説明する。
【0087】
図１０は、本実施形態に関わる、ランダマイザ１７のシード生成回路ＲＧのＳ－ｂｏｘ部２２Ａの構成図である。Ｓ－ｂｏｘ部２２Ａは、複数（ここでは４つ）のサブＳ－ｂｏｘ部２２Ａａ～２２Ａｄを有する。各サブＳ－ｂｏｘ部２２Ａａ～２２Ａｄは、複数（ここでは４つ）のＳ－ｂｏｘ＿１～Ｓ－ｂｏｘ＿４を含む。複数のサブＳ－ｂｏｘ部２２Ａａ～２２Ａｄが、図３の各Ｓ－ｂｏｘ２２ａ～２２ｄに代えて、シード生成回路ＲＧに設けられる。すなわち、シード生成回路ＲＧは、図１０のＳ－ｂｏｘ部２２Ａを４つ有している。Ｓ－ｂｏｘ＿１～Ｓ－ｂｏｘ＿４は、互いに異なる多項式を用いた非線形変換を行う。
【0088】
４つのＳ－ｂｏｘ部２２Ａには、ＸｏｒＳｈｉｆｔ２１からの３２ビットデータが入力される。各Ｓ－ｂｏｘ部２２Ａには、ＸｏｒＳｈｉｆｔ２１からの３２ビット中の８ビットデータが入力される。すなわち、ＸｏｒＳｈｉｆｔ２１からの３２ビットデータが、８ビット毎に上位ビットから順番に入力される。
【0089】
Ｓ－ｂｏｘ＿１は、第１の多項式（ｘ８＋ｘ４＋ｘ３＋ｘ＋１）による非線形変換を行う。Ｓ－ｂｏｘ＿２は、第２の多項式（ｘ８＋ｘ６＋ｘ５＋ｘ３＋１）による非線形変換を行う。Ｓ－ｂｏｘ＿３は、第３の多項式（ｘ８＋ｘ４＋ｘ３＋ｘ２＋１）による非線形変換を行う。Ｓ－ｂｏｘ＿４は、第４の多項式（ｘ８＋ｘ７＋ｘ６＋ｘ５＋ｘ４＋ｘ２＋１）による非線形変換を行う。
【0090】
図１１は、Ｓ－ｂｏｘ＿１の第１の多項式に応じた変換テーブルの例を示す図である。図１２は、Ｓ－ｂｏｘ＿２の第２の多項式に応じた変換テーブルの例を示す図である。図１３は、Ｓ－ｂｏｘ＿３の第３の多項式に応じた変換テーブルの例を示す図である。図１４は、Ｓ－ｂｏｘ＿４の第４の多項式に応じた変換テーブルの例を示す図である。
【0091】
図１０に示すように、Ｓ－ｂｏｘ部２２Ａの出力は、スイッチ部３１に供給される。スイッチ部３１は、４つのＳ－ｂｏｘ＿１～Ｓ－ｂｏｘ＿４のそれぞれに対応したスイッチ３１Ａ，３１Ｂ，３１Ｃ，３１Ｄを含む。さらに、スイッチ部３１は、スイッチ３１Ａと３１Ｂの出力の排他的論理和（ＸＯＲ）演算を行うＸＯＲ３２Ａと、スイッチ３１Ｃと３１Ｄの出力の排他的論理和（ＸＯＲ）演算を行うＸＯＲ３２Ｂと、ＸＯＲ３２Ａの出力とＸＯＲ３２Ｂの出力の排他的論理和（ＸＯＲ）演算を行い、出力データＹを出力するＸＯＲ３２Ｃと有する。
【0092】
スイッチ３１Ａから３１Ｄの入力は、それぞれＳ－ｂｏｘ＿１～Ｓ－ｂｏｘ＿４に接続されている。各スイッチ３１Ａから３１Ｄのオン・オフは、スイッチ制御部３３からの切り替え制御信号に基づいて、入力データＸを所定の非線形変換した出力データＹを出力するように制御される。
【0093】
スイッチ制御回路３３には、ＸｏｒＳｈｉｆｔ２１の出力する３２ビットデータの下位４ビットのデータＱに基づいて、各スイッチ３１Ａから３１Ｄへの所定の切り替え制御信号を出力する。各スイッチ３１Ａから３１Ｄのオン・オフの切り替えは、所定のルールに基づいて行われる。
【0094】
図１５は、データＱに対応する各スイッチ３１Ａから３１Ｄのオン状態を規定するテーブルＴＢＬ１の例を示す図である。スイッチ制御部３３は、テーブルＴＢＬ１に基づいて、４ビットの各ビットが１であるか否かに応じて、オン状態にするように各スイッチ３１Ａから３１Ｄを制御する。テーブルＴＢＬ１では、最下位ビットＱ［０］が１であるとき、Ｓ－Ｂｏｘ＿１の出力Ａを出力するように、スイッチ３１Ａがオンされることを示している。すなわち、ＸｏｒＳｈｉｆｔ２１の出力する３２ビットデータの下位４ビットデータＱに各ビットに、各スイッチ３１Ａから３１Ｄのオン・オフ状態が割り当てられている。
【0095】
４つのＳ－ｂｏｘ部２２Ａの各々が、ＸｏｒＳｈｉｆｔ２１の出力する３２ビットデータ中の対応する８ビットデータに対して、同様に、下位４ビットデータＱに基づいて、各スイッチ３１Ａから３１Ｄへの所定の切り替え制御信号を出力することにより、生成されるシードの非線形性をより大きくすることができる。
【0096】
なお、上述した例では、各スイッチ３１Ａから３１Ｄのオン・オフ状態は、ＸｏｒＳｈｉｆｔ２１の出力する３２ビットデータの下位４ビットのデータＱに各ビットに割り当てられているが、データＱのデータ列に応じて、各スイッチ３１Ａから３１Ｄのオン・オフ状態の組み合わせを割り当てるようにしてもよい。
【0097】
図１６は、第２実施形態の変形例に関わる、データＱのビット列に応じて、各スイッチ３１Ａから３１Ｄのオン状態を規定する他のテーブルＴＢＬ２の例を示す図である。スイッチ制御回路３３は、テーブルＴＢＬ２に基づいて、４ビットの組み合わせすなわちビット列に応じて、４つのスイッチ３１Ａから３１Ｄの各々のオン状態を制御する。テーブルＴＢＬ２では、例えば、４ビットのデータＱが、データ列［００００］のときは、スイッチ３１Ａのみをオンにし、４ビットのデータＱが、データ列［１０１０］のときは、スイッチ３１Ａ、３１Ｂ、３１Ｃをオンにすることを示している。すなわち、ＸｏｒＳｈｉｆｔ２１の出力する３２ビットデータの下位４ビットデータＱの組み合わせに応じて、各スイッチ３１Ａから３１Ｄのオン・オフ状態が割り当てられている。
【0098】
【0099】
以上のように、本実施形態によれば、第１実施形態と同様の効果に加えて、生成されるシードの非線形性をより大きくすることができる。
（第３実施形態）
第１実施形態のシード生成回路ＲＧの各Ｓ－ｂｏｘは、１つのガロア体ＧＦ（２５６）の逆元変換をするため１種類のＳ－ｂｏｘを用いているが、本第３実施形態では、シード生成回路ＲＧは、２種類のガロア体ＧＦの逆元変換をするため２種類のＳ－ｂｏｘを用いている。
（第３実施形態）
第１実施形態のシード生成回路ＲＧの各Ｓ－ｂｏｘは、１つのガロア体ＧＦ（２５６）の逆元変換をするため１種類のＳ－ｂｏｘを用いているが、本第３実施形態では、シード生成回路ＲＧは、２種類のガロア体ＧＦの逆元変換をするため２種類のＳ－ｂｏｘを用いている。
【0100】
第３実施形態の半導体装置、メモリコントローラ及びランダマイザの構成は、上述した第１実施形態（変形例を含む）の半導体記憶装置１、メモリコントローラ２及びランダマイザ１７の構成と略同じであるため説明は省略し、同じ構成要素についても同じ符号を用いて、説明は省略し、異なる構成についてのみ説明する。
【0101】
第１実施形態では、シード生成回路ＳＧのＳ－ｂｏｘ部は、３２ビットの出力データのために、各々が８ビット入力で８ビット出力の同じ非線形変換を行う４つのＳ－ｂｏｘ（テーブルＴＢＬ）を有しているが、本実施形態では、シード生成回路ＳＧは、３２ビットの出力データのために、各々が１６ビット入力で１６ビット出力をする２つのＳ－ｂｏｘ部を有し、各Ｓ－ｂｏｘ部は、７ビット入力で７ビット出力の非線形変換を行うＳ－ｂｏｘと、１６ビット入力で１６ビット出力の非線形変換を行うＳ－ｂｏｘを有している。すなわち、複数のＳ－ｂｏｘ部は、互いに出力するビット数が異なる少なくとも２つのＳ－ｂｏｘ回路を含む。
【0102】
図１７は、本実施形態のＳ－ｂｏｘ部のブロック図である。Ｓ－ｂｏｘ部２２Ｂは、２つのサブＳ－ｂｏｘ部４１ａ、４１ｂを有する。サブＳ－ｂｏｘ部４１ａは、データ分離器４２ａと、Ｓ－ｂｏｘ＿１１、Ｓ－ｂｏｘ＿１２を有する。サブＳ－ｂｏｘ部４１ｂは、データ分離器４２ｂと、Ｓ－ｂｏｘ＿１３、Ｓ－ｂｏｘ＿１４を有する。Ｓ－ｂｏｘ＿１１とＳ－ｂｏｘ＿１３は、同じ非変換処理を行う。Ｓ－ｂｏｘ＿１２とＳ－ｂｏｘ＿１４は、同じ非変換処理を行う。
【0103】
２種類のガロア体ＧＦ（２ｎ）とＧＦ（２ｍ）を用いて、（ｎ＋ｍ）ビットへ変換することが出来る。ここで、ｎ、ｍは、正の整数である。例えば、ＧＦ（１２８）とＧＦ（５１２）の場合、ＧＦ（１２８）は、（Ｘ７＋ｘ＋１）の既約多項式によるＳ－ｂｏｘを用い、ＧＦ（５１２）は、（Ｘ９＋Ｘ６＋Ｘ４＋Ｘ３＋１）の既約多項式によるＳ－ｂｏｘを用いる。すなわち、２種類のＳ－ｂｏｘを用いて、１６ビットの非線形変換を行うことができる。
【0104】
データ分離器４２ａには、ＸｏｒＳｈｉｆｔ２１の３２ビットの上位１６ビットデータが入力される。データ分離器４２ａは、入力された上位１６ビットデータの上位側７ビットデータと下位側９ビットデータに分離して、それぞれＳ－ｂｏｘ＿１１とＳ－ｂｏｘ＿１２に供給する。
【0105】
データ分離器４２ｂには、ＸｏｒＳｈｉｆｔ２１の３２ビットの下位１６ビットデータが入力される。データ分離器４２ｂは、入力された下位１６ビットデータの上位側７ビットデータと下位側９ビットデータに分離して、それぞれＳ－ｂｏｘ＿１３とＳ－ｂｏｘ＿１４に供給する。
【0106】
図１８は、Ｓ－ｂｏｘ＿１１及びＳ－ｂｏｘ１３の多項式に応じた７ビット変換の変換テーブルの例を示す図である。図１９は、Ｓ－ｂｏｘ＿１２及びＳ－ｂｏｘ１４の多項式に応じた９ビット変換の変換テーブルの例を示す図である。
【0107】
Ｓ－ｂｏｘ＿１１及びＳ－ｂｏｘ１３は、それぞれＧＦ（１２８）に基づき生成された変換テーブルを有する。Ｓ－ｂｏｘ＿１２及びＳ－ｂｏｘ＿１４は、それぞれＧＦ（５１２）に基づき生成された変換テーブルを有する。
【0108】
本実施形態によっても、第１実施形態と同様の効果を得ることができる。
（第４実施形態）
第１実施形態では、乱数生成回路で生成された乱数列データは、ユーザデータとのビット毎の排他的論理和（ＸＯＲ）演算に、そのまま用いられているが、本実施形態では、乱数生成回路で生成された乱数列データを部分的に入れ替え、その入れ替えた乱数列データを、ユーザデータとのビット毎の排他的論理和（ＸＯＲ）演算に用いる。
（第４実施形態）
第１実施形態では、乱数生成回路で生成された乱数列データは、ユーザデータとのビット毎の排他的論理和（ＸＯＲ）演算に、そのまま用いられているが、本実施形態では、乱数生成回路で生成された乱数列データを部分的に入れ替え、その入れ替えた乱数列データを、ユーザデータとのビット毎の排他的論理和（ＸＯＲ）演算に用いる。
【0109】
第４実施形態の半導体装置、メモリコントローラ及びランダマイザの構成は、上述した第１実施形態の半導体記憶装置１、メモリコントローラ２及びランダマイザ１７の構成と略同じであるため説明は省略し、同じ構成要素についても同じ符号を用いて、説明は省略し、異なる構成についてのみ説明する。
【0110】
図２０は、本実施形態のランダマイザ１７Ａの構成を示すブロック図である。乱数生成回路ＲＧは、乱数列データ中のデータ位置を入れ替える入れ替え回路５１を有する。ＸＯＲ２５ａ、２５ｂの３２ビットの２つの出力データは、連結されて６４ビット化されて、入れ替え回路５１に入力される。
【0111】
図２１は、入れ替え回路５１の処理内容を説明するための図である。入れ替え回路５１は、入力されたビット列データを、所定のルールに従って部分的に入れ替える処理を行う回路である。図２１では、６４ビットデータは、６つの部分データＤＰ１～ＤＰ６に分割され、各部分データの６４ビット列中の位置が、入れ替え回路５１の入れ替え処理により、入れ替わっている。
【0112】
データを書き込みと読み出しにおいて、同じ入れ替え処理が行われることにより、ランダマイズされたユーザデータは、元のユーザデータに正しく復元される。
【0113】
本実施形態によっても、第１実施形態と同様の効果を得ることができる。
（第５実施形態）
第１実施形態の乱数生成回路ＲＧでは、シード生成回路ＳＧからのデータはＸｏｒＳｈｉｆｔ２４ａから２４ｄにそのまま入力され、又はＸＯＲ２５ａｘと２５ｂｘからのデータはＸｏｒＳｈｉｆｔ２４ａｘ、２４ｂｘに入力されるが、本実施形態では、乱数生成回路ＲＧの２つのＸｏｒＳｈｉｆｔの少なくとも一方に入力されるデータに対して、所定のビット操作が行われ、所定のビット操作が行われたデータが、２つのＸｏｒＳｈｉｆｔの少なくとも一方に入力される。
（第５実施形態）
第１実施形態の乱数生成回路ＲＧでは、シード生成回路ＳＧからのデータはＸｏｒＳｈｉｆｔ２４ａから２４ｄにそのまま入力され、又はＸＯＲ２５ａｘと２５ｂｘからのデータはＸｏｒＳｈｉｆｔ２４ａｘ、２４ｂｘに入力されるが、本実施形態では、乱数生成回路ＲＧの２つのＸｏｒＳｈｉｆｔの少なくとも一方に入力されるデータに対して、所定のビット操作が行われ、所定のビット操作が行われたデータが、２つのＸｏｒＳｈｉｆｔの少なくとも一方に入力される。
【0114】
第５実施形態の半導体装置、メモリコントローラ及びランダマイザの構成は、上述した第１実施形態の半導体記憶装置１、メモリコントローラ２及びランダマイザ１７の構成と略同じであるため説明は省略し、同じ構成要素についても同じ符号を用いて、説明は省略し、異なる構成についてのみ説明する。
【0115】
図２２は、本実施形態に関わる、ランダマイザ１７Ｂの構成を示すブロック図である。図２２のランダマイザ１７Ｂは、図９のランダマイザ１７ｘに対応する。ここでは、２つのＸｏｒＳｈｉｆｔの一方に入力されるデータに対して、所定のビット操作が行われる。
【0116】
図２２では、ＸＯＲ２５ａｘの出力はＸｏｒＳｈｉｆｔ２４ａｘにそのまま入力されるが、ＸＯＲ２５ｂｘの出力は、ビット列データをシャッフルする反転回路６１に入力される。すなわち、２つのＸＯＲ２５ａｘ、２５ｂｘの一方の出力が、反転回路６１によりシャッフルされる。反転回路６１で、シャッフルされたビット列データが、ＸｏｒＳｈｉｆｔ２４ｂｘに入力される。反転回路６１は、ビット反転、バイト反転又はワード反転のいずれかの反転処理を行う。
【0117】
なお、ここでは、ＸＯＲ２５ｂｘの出力が、ＸｏｒＳｈｉｆｔ２４ｂｘに入力される前に、反転処理が行われているが、ＸｏｒＳｈｉｆｔ２４ｂｘの出力に、反転回路６１を設けてもよい。
【0118】
以上のように、乱数生成回路ＲＧは、ＸｏｒＳｈｉｆｔ２４ａｘ又は２４ｂｘにおけるＸｏｒＳｈｉｆｔ演算を行う前又は後で、ビット反転、バイト反転又はワード反転を行う反転回路６１を有する。
【0119】
図２３は、ビット反転の反転処理を説明するための図である。反転回路６１が、ビット反転処理を行う場合は、図２３に示すように、反転回路６１に入力された３２ビットの入力データは、ビット単位で反転されて、ビット反転された３２ビットデータが、出力データとして出力される。すなわち、ビット反転は、ＬＳＢ（最下位ビット）からＭＳＢ（最上位ビット）までのビット列データを、ＬＳＢ（最下位ビット）からＭＳＢ（最上位ビット）までのビット列の並びの順序が逆になるように並び換える処理である。
【0120】
図２４は、バイト反転の反転処理を説明するための図である。反転回路６１が、バイト反転処理を行う場合は、図２４に示すように、反転回路６１に入力された３２ビットの入力データは、バイト単位で反転されて、バイト反転された３２ビットデータが、出力データとして出力される。すなわち、バイト反転は、３２ビットデータをバイト単位で区切って、バイト単位のデータの並びの順序が逆になるように並び換える処理である。
【0121】
図２５は、ワート反転の反転処理を説明するための図である。反転回路６１が、ワード反転処理を行う場合は、図２５に示すように、反転回路６１に入力された３２ビットの入力データは、ワード単位で反転されて、ワード反転された３２ビットデータが、出力データとして出力される。すなわち、ワード反転は、３２ビットデータをワード単位で区切って、ワード単位のデータの並びの順序が逆になるように並び換える処理である。
【0122】
本実施形態によっても、第１実施形態と同様の効果を得ることができる。
（第６実施形態）
第１実施形態では、シード生成回路ＳＧにおいてＳ－ｂｏｘが用いられているが、本実施形態では、シード生成回路ＳＧにおいてＳ－ｂｏｘは用いず、乱数生成回路ＲＧにおいて、２つのＸｏｒＳｈｉｆｔをたすき掛けにし、かつＳ－ｂｏｘを用いてシードを拡散させている。
（第６実施形態）
第１実施形態では、シード生成回路ＳＧにおいてＳ－ｂｏｘが用いられているが、本実施形態では、シード生成回路ＳＧにおいてＳ－ｂｏｘは用いず、乱数生成回路ＲＧにおいて、２つのＸｏｒＳｈｉｆｔをたすき掛けにし、かつＳ－ｂｏｘを用いてシードを拡散させている。
【0123】
第６実施形態の半導体装置、メモリコントローラ及びランダマイザの構成は、上述した第１実施形態の半導体記憶装置１、メモリコントローラ２及びランダマイザ１７の構成と略同じであるため説明は省略し、同じ構成要素についても同じ符号を用いて、説明は省略し、異なる構成についてのみ説明する。
【0124】
図２６は、本実施形態に関わる、ランダマイザ１７Ｃの構成を示すブロック図である。ランダマイザ１７Ｃは、３つのＸｏｒＳｈｉｆｔ７１、７２、７３と、２つのＳ－ｂｏｘ７４、７５と、ＸＯＲ７６を含んでいる。
【0125】
ここでは、シード生成回路ＳＧは、１つのＸｏｒＳｈｉｆｔ７１を有している。ＸｏｒＳｈｉｆｔ７１は、入力されたインデックス番号を含む３２ビットデータを、５ビット、１７ビット、１３ビットだけ、それぞれ左シフト、右シフト、左シフトする、ＸｏｒＳｈｉｆｔ３２である。図２５において、（ａ，ｂ，ｃ）＝（５，１７，１３）は、ＸｏｒＳｈｉｆｔ３２において、入力されたビット列データを、５ビット、１７ビット、１３ビットだけ、それぞれ左シフト、右シフト、左シフトすることを示している。ＸｏｒＳｈｉｆｔ７１の出力は、初期値すなわちシードとして、ＸｏｒＳｈｉｆｔ７２に供給される。
【0126】
ＸｏｒＳｈｉｆｔ７２は、３２ビットの出力を、Ｓ－ｂｏｘ７５とＸＯＲ７６に出力する。Ｓ－ｂｏｘ７５の出力は、ＸｏｒＳｈｉｆｔ７３に供給される。ＸｏｒＳｈｉｆｔ７３は、３２ビットの出力を、Ｓ－ｂｏｘ７４とＸＯＲ７６に出力する。
【0127】
以上のように、乱数生成回路ＲＧは、２つのＸｏｒＳｈｉｆｔ７２，７３と、２つのＳ－ｂｏｘ７４，７５を含む。ＸｏｒＳｈｉｆｔ７２の入力は、Ｓ－ｂｏｘ７４の出力に接続され、ＸｏｒＳｈｉｆｔ７２の出力は、Ｓ－ｂｏｘ７５の入力に接続されている。ＸｏｒＳｈｉｆｔ７３の入力は、Ｓ－ｂｏｘ７５の出力に接続され、ＸｏｒＳｈｉｆｔ７３の出力は、Ｓ－ｂｏｘ７４の入力に接続されている。
【0128】
ＸｏｒＳｈｉｆｔ７２、７３は、それぞれＳ－ｂｏｘ７４、７５において非線形処理された入力を用いている。ＸｏｒＳｈｉｆｔ７２、７３の２つの出力は、排他的論理和（ＸＯＲ）演算されて、３２ビット出力の乱数列データを出力する。
【0129】
図示しないが、ユーザデータは、この乱数列データとの排他的論理和（ＸＯＲ）がとられることにより、ランダマイズされる。
【0130】
本実施形態によっても、第１実施形態と同様の効果を得ることができる。
（第７実施形態）
第６実施形態では、乱数生成回路は、２つのＸｏｒＳｈｉｆｔと２つのＳ－ｂｏｘとを有しているが、本実施形態では、乱数生成回路は、２つのＸｏｒＳｈｉｆｔと２つのＳ－ｂｏｘとを有するユニットを複数段有している。
（第７実施形態）
第６実施形態では、乱数生成回路は、２つのＸｏｒＳｈｉｆｔと２つのＳ－ｂｏｘとを有しているが、本実施形態では、乱数生成回路は、２つのＸｏｒＳｈｉｆｔと２つのＳ－ｂｏｘとを有するユニットを複数段有している。
【0131】
第７実施形態の半導体装置、メモリコントローラ及びランダマイザの構成は、上述した第１実施形態及び第６実施形態の半導体記憶装置１、メモリコントローラ２及びランダマイザ１７、１７ａＣの構成と略同じであるため説明は省略し、同じ構成要素についても同じ符号を用いて、説明は省略し、異なる構成についてのみ説明する。
【0132】
図２７は、本実施形態に関わる、ランダマイザ１７Ｄの構成を示すブロック図である。ランダマイザ１７Ｄは、２つのＸｏｒＳｈｉｆｔと２つのＳ－ｂｏｘからなるユニットを多段（ここでは、４段）有している。ランダマイザ１７Ｄは、８つのＸｏｒＳｈｉｆｔ７２ａ、７２ｂ、７２ｃ、７２ｄ、７３ａ、７３ｂ、７３ｃ、７３ｄと、８つのＳ－ｂｏｘ７４ａ、７４ｂ、７４ｃ、７４ｄ，７５ａ、７５ｂ、７５ｃ、７５ｄと、ＸＯＲ７６を含んでいる。以下、４つのＸｏｒＳｈｉｆｔ７２ａ、７２ｂ、７２ｃ、７２ｄの全部又はそれぞれを指すときは、ＸｏｒＳｈｉｆｔ７２と略し、４つのＸｏｒＳｈｉｆｔ７３ａ、７３ｂ、７３ｃ、７３ｄの全部又はそれぞれを指すときは、ＸｏｒＳｈｉｆｔ７３と略す。同様に、４つのＳ－ｂｏｘ７４ａ、７４ｂ、７４ｃ、７４ｄの全部又はそれぞれを指すときは、Ｓ－ｂｏｘ７４と略し、４つのＳ－ｂｏｘ７５ａ、７５ｂ、７５ｃ、７５ｄの全部又はそれぞれを指すときは、Ｓ－ｂｏｘ７５と略す。各Ｓ－ｂｏｘ７４，７５は、例えば８ビットの入力で８ビットの出力を行う４つのＳ－ｂｏｘを含む。
【0133】
具体的には、４つのユニットが、直列に接続されている。第１ユニットＣＲ１は、２つのＸｏｒＳｈｉｆｔ７２ａ、７３ａと、２つのＳ－ｂｏｘ７４ａ、７５ａを含んでいる。第２ユニットＣＲ２は、２つのＸｏｒＳｈｉｆｔ７２ｂ、７３ｂと、２つのＳ－ｂｏｘ７４ｂ、７５ｂを含んでいる。第３ユニットＣＲ３は、２つのＸｏｒＳｈｉｆｔ７２ｃ、７３ｃと、２つのＳ－ｂｏｘ７４ｃ、７５ｃを含んでいる。第４ユニットＣＲ４は、２つのＸｏｒＳｈｉｆｔ７２ｄ、７３ｄと、２つのＳ－ｂｏｘ７４ｄ、７５ｄを含んでいる。
【0134】
ここでは、各ユニットの２つのＸｏｒＳｈｉｆｔ演算におけるシフト量は、図２７に示すように、第１から第４のユニットＣＲ１からＣＲ４間では、互いに異なっている。
【0135】
なお、各ユニットＣＲ１からＣＲ４内では、２つのＸｏｒＳｈｉｆｔ７２，７３は、同じ左と右のシフト量（ａ，ｂ，ｃ）は、同じであるが、異なるようにしてもよい。
【0136】
各ユニットＣＲ１からＣＲ４の２つのＸｏｒＳｈｉｆｔと２つのＳ－ｂｏｘとの接続は、図２６の２つのＸｏｒＳｈｉｆｔと２つのＳ－ｂｏｘとの接続と同じである。第１ユニットＣＲ１のＸｏｒＳｈｉｆｔ７２ａには、インデックス番号ＩＮが入力される。第２ユニットＣＲ２のＸｏｒＳｈｉｆｔ７２ｂには、ＸｏｒＳｈｉｆｔ７２ａの出力が入力される。第３ユニットＣＲ３のＸｏｒＳｈｉｆｔ７２ｃには、ＸｏｒＳｈｉｆｔ７２ｂの出力が入力される。第４ユニットＣＲ４のＸｏｒＳｈｉｆｔ７２ｄには、ＸｏｒＳｈｉｆｔ７２ｃの出力が入力される。
【0137】
ＸＯＲ７６には、第４ユニットＣＲ４のＸｏｒＳｈｉｆｔ７２ｄの出力とＸｏｒＳｈｉｆｔ７３ｄの出力が入力される。
【0138】
第１ユニットＣＲ１から第４ユニットＣＲ４は、インデックス番号ＩＮの入力に対して１回動作し、第４ユニットＣＲ４は、３２で除算した回数分、出力データを出力する。
【0139】
本実施形態によっても、第１実施形態と同様の効果を得ることができる。
（第８実施形態）
第１実施形態では、乱数生成回路は、ＸｏｒＳｈｉｆｔ３２を用いて６４ビットデータを出力するが、本実施形態では、乱数生成回路は、ＸｏｒＳｈｉｆｔ５６を用いて６４ビットデータを出力する。
（第８実施形態）
第１実施形態では、乱数生成回路は、ＸｏｒＳｈｉｆｔ３２を用いて６４ビットデータを出力するが、本実施形態では、乱数生成回路は、ＸｏｒＳｈｉｆｔ５６を用いて６４ビットデータを出力する。
【0140】
第８実施形態の半導体装置、メモリコントローラ及びランダマイザの構成は、上述した第１実施形態の半導体記憶装置１、メモリコントローラ２及びランダマイザ１７の構成と略同じであるため説明は省略し、同じ構成要素についても同じ符号を用いて、説明は省略し、異なる構成についてのみ説明する。
【0141】
図２８は、本実施形態に関わる、ランダマイザ１７Ｅの構成を示すブロック図である。ランダマイザ１７Ｅは、６つのＸｏｒＳｈｉｆｔ８１，８２ａ、８２ｂ、８４ａ、８４ｂ、８４ｃと、３つのＳ－ｂｏｘ８３ａ、８３ｂ、８３ｃと、２つの結合回路８５ａ、８５ｂと、ＸＯＲ８６を含む。５つのＸｏｒＳｈｉｆｔ８１，８２ａ、８２ｂ、８４ａ、８４ｂの各々は、５６ビットの乱数列データを生成するＸｏｒＳｈｉｆｔ５６である。ＸｏｒＳｈｉｆｔ８４ｃは、１６ビットの乱数列データを生成するＸｏｒＳｈｉｆｔ１６である。
【0142】
５つのＸｏｒＳｈｉｆｔ８１，８２ａ、８２ｂ、８４ａ、８４ｂの各々は、１１ビット、２３ビット、３３ビットだけ、それぞれ左シフト、右シフト、左シフトする、ＸｏｒＳｈｉｆｔ５６である。ＸｏｒＳｈｉｆｔ８４ｃは、７ビット、９ビット、８ビットだけ、それぞれ左シフト、右シフト、左シフトする、ＸｏｒＳｈｉｆｔ１６である。図２７において、（ａ，ｂ，ｃ）＝（１１，２３，３３）は、ＸｏｒＳｈｉｆｔ５６において、入力されたビット列データを、１１ビット、２３ビット、３３ビットだけ、それぞれ左シフト、右シフト、左シフトすることを示している。図２７において、（ａ，ｂ，ｃ）＝（７，９，８）は、ＸｏｒＳｈｉｆｔ１６において、入力されたビット列データを、７ビット、９ビット、８ビットだけ、それぞれ左シフト、右シフト、左シフトすることを示している。
【0143】
ＸｏｒＳｈｉｆｔ８１は、インデックス番号ＩＮを入力して、下位側の２８ビット（ＬＳＢ２８ビット）を、ＸｏｒＳｈｉｆｔ８２ａに供給し、上位側の２８ビット（ＭＳＢ２８ビット）を、ＸｏｒＳｈｉｆｔ８２ｂに供給する。さらに、ＸｏｒＳｈｉｆｔ８１は、下位側の１６ビット（ＬＳＢ１６ビット）を、Ｓ－ｂｏｘ８３ｃに供給する。
【0144】
ＸｏｒＳｈｉｆｔ８１は、乱数列データの生成を３サイクル実行し、最初の２サイクルでは生成した乱数列データを出力せず、３回目に生成された乱数列データを出力する。言い換えれば、ＸｏｒＳｈｉｆｔ８１は、２回の空回しの乱数列データの生成を行った後に、３回目に生成された乱数列データを出力する。
【0145】
ＸｏｒＳｈｉｆｔ８２ａ、８２ｂは、それぞれ乱数列データをＳ－ｂｏｘ８３ａ、８３ｂに出力する。Ｓ－ｂｏｘ８３ａ、８３ｂは、５６ビットの入力データに対して、非線形変換した５６ビットのビット列データを出力する。Ｓ－ｂｏｘ８３ｃは、１６ビットの入力データに対して、非線形変換した１６ビットのビット列データを出力する。
【0146】
具体的には、ＸｏｒＳｈｉｆｔ８２ａ、８２ｂは、乱数列データの生成を４サイクル実行し、最初の３サイクルでは生成した乱数列データを出力せず、４回目に生成された乱数列データを出力する。言い換えれば、ＸｏｒＳｈｉｆｔ８２ａ、８２ｂは、３回の空回しの乱数列データの生成を行った後に、４回目に生成された乱数列データを出力する。
【0147】
Ｓ－ｂｏｘ８３ａ、８３ｂ、８３ｃは、それぞれ非線形変換したビット列データを、シードとして、ＸｏｒＳｈｉｆｔ８４ａ、８４ｂ、８４ｃに出力する。
【0148】
ＸｏｒＳｈｉｆｔ８４ａ、８４ｂは、それぞれ、生成した乱数列データを結合回路（Ｃｏｎｃａｔｅｎａｔｅ）８５ａ、８５ｂに出力する。ＸｏｒＳｈｉｆｔ８４ｃは、生成した乱数列データの上位側８ビットデータを結合回路８５ａに出力し、生成した乱数列データの下位側８ビットデータを結合回路８５ｂに出力する。
【0149】
ＸｏｒＳｈｉｆｔ８４ａ、８４ｂ、８４ｃは、ユーザデータを５６ビットで除算した回数、同じ出力データを出力する。
【0150】
結合回路８５ａの６４ビットの出力データと結合回路８５ｂの６４ビットの出力データは、ＸＯＲ８６において、ビット毎に排他的論理和（ＸＯＲ）演算が取られて６４ビットの乱数列データとして出力される。ＸＯＲ８６の出力データは、図示しない排他的論理和回路（ＸＯＲ）において、ユーザデータと排他的論理和（ＸＯＲ）演算が取られることによって、ユーザデータは、ランダマイズされ、そのランダマイズされたユーザデータが不揮発性メモリ３に格納される。
【0151】
以上のように、２つのＸｏｒＳｈｉｆｔ８４ａ、８４ｂからはそれぞれ５６ビットの乱数列データが得られるが、５６ビットを６４ビットに変換するために、不足する８ビットは、ＸｏｒＳｈｉｆｔ８４ｃの１６ビットの一部の８ビットを用いている。その８ビットと５６ビットを連結することにより、６４ビットの乱数列データが生成される。
【0152】
なお、複数のＸｏｒＳｈｉｆｔの一部に１６ビットの乱数列データを生成するＸｏｒＳｈｉｆｔ１６を用いているが、全てのＸｏｒＳｈｉｆｔを、ＸｏｒＳｈｉｆｔ５６にしてもよい。
【0153】
図２９は、図２８の変形例に関わる、ランダマイザ１７Ｆの構成を示すブロック図である。ランダマイザ１７Ｆは、ランダマイザ１７Ｅとは、全てのＸｏｒＳｈｉｆｔに、ＸｏｒＳｈｉｆｔ５６を用いている点が異なる。図２９のランダマイザ１７Ｆでは、図２８のＸｏｒＳｈｉｆｔ１６のＸｏｒＳｈｉｆｔ８４ｃに代えて、ＸｏｒＳｈｉｆｔ５６のＸｏｒＳｈｆｉｔ８４ｃ１が用いられている。
【0154】
図３０は、ＸＯＲ８６における排他的論理和（ＸＯＲ）演算を説明するための図である。結合回路８５ａと８５ｂでは、５６ビットデータに８ビットデータが結合される。図３０では、ＸＯＲ８６に入力される一方の６４ビットは、５６ビットデータの上位側に８ビットデータを結合した６４ビットデータであり、ＸＯＲ８６に入力される他方の６４ビットは、５６ビットデータの下位側に８ビットデータを結合した６４ビットデータである。結合される１つの８ビットは、５６ビット中の２７番目から２０番目の８ビットと、結合されるもう１つの８ビットは、５６ビット中の３５番目から２８番目の８ビットである。ＸＯＲ８６では、２つの６４ビットデータがビット毎に排他的論理和（ＸＯＲ）演算された６４ビットデータを、乱数列データとして出力する。
【0155】
本実施形態によっても、第１実施形態と同様の効果を得ることができる。
【0156】
以上のように、上述した各実施形態及び各変形例によれば、生成する乱数列データのデータサイズの拡張性が高く、かつ回路規模が小さい半導体装置及び半導体記憶装置を提供することができる。
【0157】
なお、各実施形態及び各変形例において、ＸｏｒＳｈｉｆｔあるいはＳ－ｂｏｘの出力データの拡散のために、ＸｏｒＳｈｉｆｔあるいはＳ－ｂｏｘの出力データに対して所定のアフィン変換処理を行うアフィン変換回路を、ランダマイザに追加してもよい。
【0158】
従来は、ＮＡＮＤ型フラッシュメモリなどの不揮発性メモリでは、そのメモリ構造、等により、脆弱な乱数列データが生成される場合があるが、上述した各実施形態及び各変形例によれば、メモリ構造、等の影響により様々な不良モードに対して、ロバスト性の高い乱数列データを生成することができる。
【0159】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0160】
１ 半導体記憶装置、２ メモリコントローラ、３ 不揮発性メモリ、３ａ メモリセルアレイ、４ メモリバス、１１ コントローラ、１２ ＲＡＭ、１３ ホストインターフェース、１４ バッファメモリ、１５ ＥＣＣ回路、１６ メモリインターフェース、１７、１７Ａ、１７Ｂ、１７Ｃ、１７Ｄ、１７Ｅ、１７Ｆ、１７ｘ ランダマイザ、１８ 内部バス、２１、２３ａ，２３ｂ，２３ｃ，２３ｄ，２４ａ、２４ｂ、２４ｃ、２４ｄ、７１，７２，７２ａ～７２ｄ，７３、７３ａ～７３ｄ，８１，８２ａ、８２ｂ、８４ａ、８４ｂ、８４ｃ、８４ｃ１ ＸｏｒＳｈｉｆｔ回路、２２、２２Ａ、２２ａ、２２ｂ、２２ｃ、２２ｄ、７４，７４ａ～７４ｄ，７５、７５ａ～７５ｄ，８３ａ～８３ｃ Ｓ－ｂｏｘ部、２２Ａａ、２２Ａｂ，２２Ａｃ，２２Ａｄ サブＳ－ｂｏｘ部、３１ スイッチ部、３１Ａ，３１Ｂ，３１Ｃ，３１Ｄ スイッチ、２５ａ、２５ａｘ、２５ｂ、２５ｂｘ、２６，３２Ａ、３２Ｂ、７６ 排他的論理和回路、３３ スイッチ制御回路、４１ａ、４１ｂ サブＳ－ｂｏｘ部、４２ａ、４２ｂ データ分離器、５１ 入れ替え回路、６１ 反転回路、８５ａ、８５ｂ 結合回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】