特許 7448957 集積回路デバイス及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-03-05

(45)【発行日】2024-03-13

(54)【発明の名称】集積回路デバイス及びその製造方法

(51)【国際特許分類】

   H01L 21/768 20060101AFI20240306BHJP

   H01L 23/522 20060101ALI20240306BHJP

   H01L 21/822 20060101ALI20240306BHJP

   H01L 27/04 20060101ALI20240306BHJP

   H01L 29/47 20060101ALN20240306BHJP

   H01L 29/872 20060101ALN20240306BHJP

【ＦＩ】

H01L21/90 V

H01L27/04 H

H01L27/04 F

H01L29/48 E

【請求項の数】 10

(21)【出願番号】P 2020561787

(86)(22)【出願日】2019-05-02

(65)【公表番号】

(43)【公表日】2021-08-30

(86)【国際出願番号】 EP2019061318

(87)【国際公開番号】W WO2019211412

(87)【国際公開日】2019-11-07

【審査請求日】2022-03-17

(31)【優先権主張番号】18170439.6

(32)【優先日】2018-05-02

(33)【優先権主張国・地域又は機関】EP

(73)【特許権者】

【識別番号】508246076

【氏名又は名称】ウニヴェルシテ カトリック ド ルヴァン

【氏名又は名称原語表記】ＵＮＩＶＥＲＳＩＴＥ ＣＡＴＨＯＬＩＱＵＥ ＤＥ ＬＯＵＶＡＩＮ

【住所又は居所原語表記】Ｐｌａｃｅ ｄｅ ｌ’Ｕｎｉｖｅｒｓｉｔｅ １，Ｂ－１３４８ Ｌｏｕｖａｉｎ－ｌａ－Ｎｅｕｖｅ，Ｂｅｌｇｉｕｍ

(74)【代理人】

【識別番号】100121728

【弁理士】

【氏名又は名称】井関 勝守

(74)【代理人】

【識別番号】100165803

【弁理士】

【氏名又は名称】金子 修平

(74)【代理人】

【識別番号】100170900

【弁理士】

【氏名又は名称】大西 渉

(72)【発明者】

【氏名】ラスキン，ジャン－ピエール

(72)【発明者】

【氏名】ラック， マルタン

【審査官】早川 朋一

(56)【参考文献】

【文献】米国特許第０７５９８５７５（ＵＳ，Ｂ１）

【文献】米国特許出願公開第２０１５／０２２８７１４（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００９／０１４６２５２（ＵＳ，Ａ１）

【文献】特開昭５７－１３３６５７（ＪＰ，Ａ）

【文献】米国特許第０５７７０５０９（ＵＳ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３２０５－２１／３２１５

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２３／５２

Ｈ０１Ｌ ２３／５２２－２３／５３２

Ｈ０１Ｌ ２１／８２－２１／８２２

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／１２

Ｈ０１Ｌ ２９／４７

(57)【特許請求の範囲】

【請求項1】

集積回路デバイス（１００）であって、当該集積回路デバイス（１００）は、
少なくとも１００Ω・ｃｍの抵抗率を備えバルク部分を有する半導体基板（１０１）と、
前記半導体基板の前記バルク部分と接触する電気絶縁層（１０２）であって、前記半導体基板の前記バルク部分に、前記電気絶縁層とインターフェース接続する寄生表面伝導層を誘導しやすい電気絶縁層と、
前記電気絶縁層上に配置された電気回路（１０３）と、
を備え、
前記集積回路デバイスは、前記半導体基板の前記バルク部分に少なくとも部分的に含まれる連続する一連の空乏誘導接合部（１０７）を備え、当該連続する一連の空乏誘導接合部は、前記半導体基板の前記バルク部分に、前記電気絶縁層とインターフェース接続し、前記電気絶縁層から前記半導体基板の前記バルク部分に延びる複数の空乏帯（３０１）を自律的に誘導するように適合され、これにより、前記空乏誘導接合部は、以下の形、アレイ状及びチェッカーボード状の１つの形に配置され、かつ、これにより、前記連続する一連の空乏誘導接合部のうち少なくともいくつかの空乏誘導接合部は、前記電気回路の２つの部分（１０４、１０５）の中間に位置する前記電気絶縁層の一部分とインターフェース接続する集積回路デバイス。

【請求項2】

空乏誘導接合部（１０８、１０９）は、前記半導体基板（１０１）の前記バルク部分の前記電気絶縁層（１０２）近傍にドーピング領域（１０８）を備え、当該ドーピング領域は、前記半導体基板の前記バルク部分が、前記電気絶縁層とインターフェース接続する隣接領域において、自由電荷キャリアの極性と逆の極性を有する、請求項１に記載の集積回路デバイス。

【請求項3】

前記空乏誘導接合部（１０８、１０９）が、別のドーピング領域（１０９）を、前記半導体基板（１０１）の前記バルク部分の前記電気絶縁層（１０２）近傍に備え、前記一方のドーピング領域と前記他方のドーピング領域とは、相互にインターフェース接続し、逆の極性を有する、請求項２に記載の集積回路デバイス。

【請求項4】

空乏誘導接合部は、前記電気絶縁層（１２０２）を横断し、前記半導体基板（１２０１）の前記バルク部分とインターフェース接続し、それにより、ショットキー接触を形成する導電体（１２０４）を備える、請求項１に記載の集積回路デバイス。

【請求項5】

バイアス電圧を前記連続する一連の空乏誘導接合部のうち少なくともいくつかの空乏誘導接合部にかけ得る一組の電気接点（７０１）を備える、請求項１～４のいずれかに記載の集積回路デバイス。

【請求項6】

アレイ状に配置された前記連続する一連の空乏誘導接合部のうち少なくともいくつかの空乏誘導接合部が、さらに、前記電気回路の２つの部分の少なくとも１つを囲むループ状に配置される、請求項１～５のいずれかに記載の集積回路デバイス。

【請求項7】

請求項１～６のいずれかに記載の集積回路デバイス（１００）を製造するように適合された半導体ウェハであって、当該半導体ウェハは、
少なくとも１００Ω・ｃｍの抵抗率を備えバルク部分を有する半導体基板と、
前記半導体基板の前記バルク部分と接触する電気絶縁層であって、前記半導体基板の前記バルク部分に、前記電気絶縁層とインターフェース接続する寄生表面伝導層を誘導しやすい電気絶縁層と、
前記電気回路が形成され得る前記電気絶縁層に配置された半導体層と、
を備え、
前記半導体ウェハは、前記半導体基板の前記バルク部分に少なくとも部分的に含まれる連続する一連の空乏誘導接合部（１０７）を備え、当該連続する一連の空乏誘導接合部は、前記半導体基板の前記バルク部分に、前記電気絶縁層とインターフェース接続し、前記電気絶縁層から前記半導体基板の前記バルク部分に延びる複数の空乏帯（３０１）を、自律的に誘導するように適合され、これによって、前記空乏誘導接合部は、前記以下の形、アレイ状及びチェッカーボード状の１つの形に配置される、半導体ウェハ。

【請求項8】

連続する一連の空乏誘導接合部（１０７）を、少なくとも１００Ω・ｃｍの抵抗率を有する半導体基板のバルク部分に、少なくとも部分的に形成するステップを含み、前記空乏誘導接合部は、前記半導体基板の前記バルク部分に、前記電気絶縁層とインターフェース接続する寄生表面伝導層を前記半導体基板の前記バルク部分に誘導しやすい電気絶縁層の一部分とインターフェース接続する複数の空乏帯（３０１）を、自律的に誘導するように形成され、これによって、前記空乏誘導接合部は、これらが、以下の形、アレイ状及びチェッカーボード状の１つの形に配置されるように、かつ、前記空乏誘導接合部によって誘導された前記複数の空乏帯が前記電気絶縁層から前記半導体基板の前記バルク部分に延びるように、形成される、請求項１～６のいずれかに記載の集積回路デバイス（１００）を製造する方法。

【請求項9】

前記空乏誘導接合部が、前記電気回路を形成するためにも用いられる処理ステップを用いて形成される、請求項８に記載の製造方法。

【請求項10】

前記空乏誘導接合部は、以下の技術、注入及び拡散の少なくとも１つを用いて、少なくとも部分的に形成される、請求項８に記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の一態様は、半導体基板と、半導体基板と接触する電気絶縁層とを備える集積回路デバイスに関する。集積回路デバイスは、比較的高周波数で、例えば、１００ＭＨｚを超える周波数で作動するように適合させた電気回路を備え得る。本発明の別の態様は、集積回路デバイスを製造する方法に関する。

【背景技術】

【0002】

「Fabrication and Characterization of High Resistivity SOI Wafers for RF Applications」という表題の論文（Lederer他、ECS Trans. 2008、Volume 16、Issue 8、 p. 165-174）が、高抵抗率のシリコンオンインシュレータ等、酸化された高抵抗率のシリコンウェハにおける寄生表面伝導と関連付けられた課題の概要を提供している。このようなウェハにおいて、寄生表面伝導は、基板表面における自由キャリアの存在と関連する。このような課題の殆どは、基板表面を、ポリシリコン等、トラップリッチ（ｔｒａｐ－ｒｉｃｈ）材料層で被膜保護（パッシベート）すると、解決される。

【0003】

基板が被膜保護された高抵抗率のシリコンオンインシュレータウェハを製作する技術は、３００ｎｍのシリコン層を高抵抗率シリコン基板上に、低圧化学蒸着法（ＬＰＣＶＤ）により５２５℃で堆積させることからなる。このような低温では、シリコンが、非晶質（アモルファス）状に蒸着し、よって、熱力学的に不安定である。ポリシリコン中への上部シリコン層の再結晶化は、９５０℃で１５秒間急速熱アニールすることにより得られる。被膜保護された高抵抗率シリコンオンインシュレータ基板は、ボンディングが酸化ドナーウェハと被膜保護された高抵抗率基板との間において実施されることを除いて、従来のボンディング処理及びいわゆるスマートカット法を用いることにより、得られる。

【0004】

米国特許出願公開第ＵＳ２０１５／０２２８７１４Ａ１号明細書は、シリコンオンインシュレータ基板を有する高周波数の集積回路が、シリコン基板上に配置された埋め込み酸化層を含むことを説明している。シリコンオンインシュレータ基板は、埋め込み酸化層上に配置されたシリコン層を有する。集積回路は、シリコン層上に配置されたトランジスタと、シリコン層上においてトランジスタを囲むシリコンオンインシュレータ基板中の保護リングとを含む。トランジスタを囲む領域に対応するシリコン基板上の空乏領域は、電圧を保護リングにかけることにより、画定される。シリコンオンインシュレータ基板上の高周波数の伝送路の隔離も、この構成で可能である。

【発明の概要】

【0005】

以下の基準、適度なコスト、集積回路の製造の容易さ、多様な集積回路製造技術との適合性の少なくとも１つをさらに満たす寄生表面伝導の解決策が必要とされている。

【0006】

請求項１に記載の本発明の態様によれば、集積回路デバイスであって、当該集積回路デバイスは、少なくとも１００Ω・ｃｍの抵抗率を有する半導体基板と、当該半導体基板と接触する電気絶縁層であって、半導体基板中に、電気絶縁層とインターフェース接続する寄生表面伝導層の誘導を起こしやすい電気絶縁層と、電気絶縁層上に配置された電気回路とを備え、集積回路デバイスは、その少なくとも一部分が半導体基板中に含まれる空乏誘導接合部を備え、当該空乏誘導接合部は、半導体基板中に、電気回路の２つの部分の中間に位置する電気絶縁層の一部分とインターフェース接続する空乏帯を自律的に誘導するように適合された、集積回路デバイスが提供される。

【0007】

上に明確にした空乏誘導接合部は、絶縁体上に、基板が被膜保護された高抵抗率シリコンを製作することにある、前述の論文に説明されている技術よりも低コストで実施可能である。上に明確にした空乏誘導接合部は、保護リングの特定の設計と保護リングの製造とを必要とする、前述の特許出願公開明細書に説明されている技術よりも低コストで実施可能である。よって、上に明確にした集積回路デバイスによって、設計及び製造における自由度も高くなり得る。

【0008】

さらには、空乏誘導接合部は、埋め込み酸化層を利用して、チャネル制御及びトランジスタ性能を改善するように、トランジスタ用のバックゲート端子を画定する技術と適合させ得る。対照的に、上述の論文に説明されている技術では、バックゲートの画定が、非常に困難になる。

【0009】

別の利点は、空乏誘導接合部が、集積回路製造プロセスにおける温度のばらつきに対して抵抗し得ることである。対照的に、上述の論文に説明されている技術では、ポリシリコントラップリッチ層が部分的に再結晶化するリスクがある。このことによって、トラップの数が減少し、これにより、半導体基板の電気的性能が低下する可能性がある。

【0010】

請求項１０に記載の本発明の更なる態様によって、半導体ウェハが提供される。この半導体ウェハは、上に特定した集積回路デバイスを製造することに適合する。

【0011】

請求項１１に記載の本発明のさらに別の態様によって、上に特定した集積回路デバイスの製造方法が提供される。

【0012】

図示目的で、本発明のいくつかの実施形態を、添付の図面を参照して詳細に説明する。この説明において、追加の特徴を提示していくことで、利点が明らかとなるだろう。

【図面の簡単な説明】

【0013】

【図1】図１は、複数の空乏誘導接合部を備える集積回路デバイスの第１の実施形態の概略断面図である。

【図2】図２は、複数の空乏誘導接合部を備える集積回路デバイスの第１の実施形態の半透明の概略平面図である。

【図3】図３は、集積回路デバイスの第１の実施形態における上部基板層中のキャリア濃度を、上部基板層の水平面の位置の関数としてプロットしたグラフである。

【図4】図４は、集積回路デバイスの第１の実施形態における上部基板層中の抵抗率を、上部基板層の水平面の位置の関数としてプロットしたグラフである。

【図5】図５は、複数の空乏誘導接合部を備える集積回路デバイスの第２の実施形態の概略断面図である。

【図6】図６は、複数の空乏誘導接合部を備える集積回路デバイスの第３の実施形態の概略断面図である。

【図7】図７は、複数の空乏誘導接合部を備える集積回路デバイスの第４の実施形態の半透明の概略平面図である。

【図8】図８は、複数の空乏誘導接合部を備える集積回路デバイスの第４の実施形態の概略断面図である。

【図9】図９は、集積回路デバイスのインダクタに適用されたアレイ状の複数の空乏誘導接合部の半透明の概略平面図である。

【図10】図１０は、集積回路デバイスにおける２つの電気回路に適用されたアレイ状の複数の空乏誘導接合部の半透明の概略平面図である。

【図11】図１１は、集積回路デバイスの各種電気回路に適用されたチェッカーボード状の複数の空乏誘導接合部の半透明の概略平面図である。

【図12】図１２は、複数の空乏誘導接合部を備える集積回路デバイスの第５の実施形態の概略断面図である。

【図13】図１３は、バイアス電圧を受け取る導電体により空乏帯を作り出すように配置された集積回路デバイスの概略断面図である。

【発明を実施するための形態】

【0014】

図１及び図２は、集積回路デバイス１００を概略図示する。図１は、集積回路デバイス１００の概略断面図である。図２は、集積回路デバイス１００の半透明の平面図を提供する。

【0015】

集積回路デバイスは、半導体基板１０１と、半導体基板に接触する電気絶縁層１０２と、電気絶縁層１０２上に配置された電気回路１０３とを備える。半導体基板１０１は、電気回路が形成され得る、例えば、シリコン、ゲルマニウム、ヒ化ガリウム、又は他の任意のタイプの材料若しくは組成物等を含み得る。次に、半導体基板１０１が本質的にシリコンを含むと仮定する。電気絶縁層１０２は、例えば、酸化ケイ素を本質的に含み得る。

【0016】

半導体基板１０１は、比較的高い抵抗率を有する。例えば、半導体基板１０１は、少なくとも１００Ω・ｃｍの抵抗率とし得る。別の例として、半導体基板１０１は、少なくとも１ｋΩ・ｃｍの抵抗率とし得る。電気絶縁層１０２は、半導体基板１０１中に、電気絶縁層１０２とインターフェース接続する寄生表面伝導層の誘導を起こしやすい。このことは、上に特定した「Fabrication and Characterization of High Resistivity SOI Wafers for RF Applications」という表題の論文において説明されている。

【0017】

この実施形態では、電気回路１０３は、３つの導電性ストリップ１０４、１０５、１０６を有するコプレーナ導波路を備える。一方の導電性ストリップ１０５が、信号線を構成し、他方の２つの導電性ストリップ１０４、１０６が、シグナルグラウンドを構成し得る。信号線を構成する導電性ストリップ１０５は、信号が信号線に存在するとき、半導体基板１０１中に電界を誘導することができる。上述の寄生表面伝導層が半導体基板１０１中に存在する場合、これよって、シグナルグラウンドを構成する２つの導電性ストリップ１０４、１０６に信号の一部が到達し得る寄生電気伝導路が構成される。このことが、コプレーナ導波路の性能に影響を与える可能性がある。

【0018】

集積回路デバイス１００は、半導体基板１０１中の電気絶縁層１０２の近傍に複数のドープ領域の対１０７を備える。ドープ領域１０８、１０９の対において、一方のドープ領域と他方のドープ領域は、相互にインターフェース接続しており、逆の極性を有する。すなわち、一方のドープ領域１０８は、Ｐ型であり、他方のドープ領域１０９は、Ｎ型であり得る。

【0019】

複数のドープ領域１０７の対は、複数の空乏誘導接合部を構成する。さらに詳細には、一対のドープ領域１０８、１０９が、電気絶縁層１０２から半導体基板１０１中へ延びる空乏帯を誘導する空乏誘導接合部を構成する。少なくとも１つの空乏帯が、信号線を構成する導電性ストリップ１０５と、シグナルグラウンドを構成する２つの導電性ストリップ１０４、１０６のそれぞれとの間に配置される。すなわち、空乏誘導接合部は、自律的に、半導体基板１０１中に、電気回路１０３の２つの部分の中間にある電気絶縁層１０２の一部分とインターフェース接続する空乏帯を誘導する。「自律的に」という用語は、空乏誘導接合部が、半導体基板１０１中の空乏帯を誘導するために、バイアス電圧を受け取る必要がないことを指す。

【0020】

図３は、複数のドープ領域１０７の対が存在する半導体基板１０１の上層中のキャリア濃度を図示するグラフである。グラフは、上層中における水平位置を表す横軸を含む。グラフは、自由電荷キャリア濃度を表す縦軸を含み、当該濃度は、立法センチメートルあたりのキャリアの数として表現される。グラフは、２つの曲線を含む。実線の曲線は、Ｎ型のキャリア、すなわち、電子を表し、その一方、破線の曲線は、Ｐ型のキャリア、すなわち正孔を表す。図３のグラフは、Ｐドープ領域１０８と、Ｎドープ領域１０９との間の空乏帯３０１を示す。

【0021】

図４は、複数のドープ領域の対１０７が存在する半導体基板１０１の上層中の抵抗率を示すグラフである。グラフは、図３のものと同様の横軸であって、上層中における水平位置を表す横軸を含む。グラフは、抵抗率を表す縦軸を含み、抵抗率は、Ω・ｃｍで表現される。

【0022】

図４のグラフは、抵抗率が、空乏帯３０１の方が比較的高いことを示している。電気絶縁層１０２から半導体基板１０１中へ延びる空乏帯３０１は、よって、寄生表面伝導を阻止する。また図１によれば、半導体基板１０１中の空乏帯３０１は、電気回路１０３の２つの部分の中間に位置し得る電気絶縁層１０２の一部分とインターフェース接続している。

【0023】

図５は、集積回路デバイス５００を概略図示し、当該デバイスは、図１に図示した集積回路デバイス１００の代替物である。図５は、集積回路デバイス５００の概略断面図を提供する。本実施形態は、図１及び図２に図示したものに基づいて、ドープ領域１０８、１０９の対のそれぞれにおいて一方の領域１０９を除外することにより、得ることができる。残るドープ領域１０８は、半導体基板１０１のバルク部分が電気絶縁層１０２とインターフェース接続する隣接領域において、自由電荷キャリアの極性とは逆の極性を有する。例えば、自由電荷キャリアが電子であると仮定する。その場合、図５に図示したドープ領域は、Ｐ型であり得る。

【0024】

図６は、集積回路デバイス６００を概略図示し、当該デバイスは、図１及び図５に図示した集積回路デバイス１００、５００の代替物である。図６は、集積回路デバイスの概略断面図を提供する。本実施形態は、図１及び図２に図示したものに基づいて、比較的薄い電気絶縁層６０１を集積回路デバイス１００に追加することにより、得ることができる。この比較的薄い電気絶縁層６０１は、半導体基板１０１のバルク部分とインターフェース接続している。比較的薄い電気絶縁層６０１は、厚さを１００ｎｍ未満とし得る。この実施形態では、複数のドープ領域の対１０３が、複数の空乏誘導接合部を構成しており、少なくとも部分的に半導体層６０２中に含まれ、当該半導体層６０２は、比較的薄い電気絶縁層６０１と、比較的薄い電気絶縁層６０１が半導体基板層１０１と接触するのと反対側において、接触している。

【0025】

図７及び図８は、集積回路デバイス７００を概略図示し、当該デバイスは、図１、図５及び図６に図示した集積回路デバイス１００、５００、６００の代替物である。図７は、集積回路デバイス７００の半透明の概略平面図を提供する。図８は、集積回路デバイス７００の概略断面図を提供する。本実施形態は、図１及び図２に図示したものに基づいて、バイアス電圧を複数のドープ領域１０８、１０９の対にかけ得る一組の電気接点７０１を追加することにより、得ることができ、この複数のドープ領域１０８、１０９の対が、複数の空乏誘導接合部を構成する。複数のドープ領域１０８、１０９の対は、バイアス電圧に応じて空乏帯を誘導し得る。これによって、半導体基板１０１の上層の電気的直線性（ｅｌｅｃｔｒｉｃａｌ ｌｉｎｅａｒｉｔｙ）が改善され、よって、電気回路１０３における信号の歪みが防止され得る。

【0026】

図９は、集積回路デバイス中のインダクタ９０２に適用されたアレイ状の複数の空乏誘導接合部９０１を概略図示する。図９は、インダクタ９０２に適用されたアレイ状の複数の空乏誘導接合部９０１の半透明の概略平面図を提供する。空乏誘導接合部９０１は、電界を、インダクタ９０２が形成された半導体基板中に誘導し得るインダクタ９０２部分を囲むループ状に配置される。

【0027】

図１０は、２つの電気回路部分１００２、１００３に適用されたアレイ状の複数の空乏誘導接合部１００１を概略図示する。図１０は、２つの電気回路部分１００２、１００３に適用されたアレイ状の複数の空乏誘導接合部１００１の半透明の概略平面図を提供する。複数の空乏誘導接合部１００１は、電気回路部分１００２、１００３が形成された半導体基板中に、電界を誘導し得る電気回路の部分１００２、１００３を囲むループ状に配置される。

【0028】

図１１は、集積回路デバイスの各種電気回路に適用されたチェッカーボード状の複数の空乏誘導接合部１１０１を概略図示する。図１１は、各種電気回路に適用されたチェッカーボード状の複数の空乏誘導接合部１１０１の半透明の概略平面図を提供する。

【0029】

図１２は、集積回路デバイス１２００を概略図示し、当該デバイスは、図１、図５、図６、図７及び図８に図示した集積回路デバイス１００、５００及び６００、７００の代替物である。図１２は、集積回路デバイス１２００の概略断面図を提供する。

【0030】

集積回路デバイス１２００は、半導体基板１２０１と、半導体基板１２０１に接触する電気絶縁層１２０２と、電気絶縁層１２０２上に配置された電気回路１２０３とを備える。導電体１２０４が、電気絶縁層１２０２を横断し、半導体基板１２０１とインターフェース接続している。これによって、ショットキー接触が形成され、これにより、空乏帯１２０５がこのコンタクトへ延び得る。このことが、電気回路１２０３の２つの部分１２０６と１２０７との間の寄生表面伝導を阻止する。

【0031】

図１３は、上述の空乏誘導接合部によるというより、導電体がバイアス電圧を受けることにより、空乏帯を作り出すように配置された集積回路デバイスを概略図示する。図１３は、集積回路デバイス１３００の概略断面図を提供する。集積回路デバイス１３００は、半導体基板１３０１と、半導体基板１３０１に接触する電気絶縁層１３０２と、電気絶縁層１３０２上に配置された電気回路１３０３とを備える。

【0032】

導電体１３０４が、電気絶縁層１３０２の上又はその中に配置される。導電体１３０４は、電気絶縁層１３０２から半導体基板１３０１中へ延びる領域に自由電荷キャリアを誘導するバイアス電圧を受け取る。このように誘導された自由電荷キャリアは、半導体基板１３０１のバルク部分が電気絶縁層１３０２とインターフェース接続する隣接領域において、自由電荷キャリアとは逆の極性を有する。これによって、電気回路１３０３の２つの部分１３０６と１３０７との間の寄生表面伝導を阻止する空乏帯１３０５が作り出される。

【0033】

半導体ウェハを、上述の実施形態の任意の実施形態に係る集積回路デバイスを製造するように適合させ得る。半導体ウェハは、半導体基板と、半導体基板と接触する電気絶縁層と、電気回路が形成され得る電気絶縁層上に配置された半導体層と、を備え得る。半導体基板は、半導体基板中に、電気絶縁層の一部分とインターフェース接続する空乏帯を、自律的に誘導するように適合された空乏誘導接合部を備える。

【0034】

既述の、特定の実施形態に係る集積回路デバイスの製造方法において、空乏誘導接合部は、電気回路を形成することにも用いられる処理ステップを用いて形成し得る。

【0035】

既述の、特定の実施形態に係る集積回路デバイスの別の製造方法において、空乏誘導接合部は、以下の技術、深部注入（ｄｅｅｐ ｉｍｐｌａｎｔａｔｉｏｎ）及び拡散の少なくとも一つを用いて、少なくとも部分的に形成される。
［留意事項］

【0036】

図面を参照して上述した実施形態は、図示目的で提示している。本発明は、多数の異なる方法で実施可能である。これを図示するために、いくつかの代替物を簡単に示す。

【0037】

本発明は、半導体基板上に集積回路を要する多数のタイプの製品又は方法において適用可能である。

【0038】

「電気回路」という用語は、広い意味で理解すべきである。この用語は、例えば、微小電気機械システム（ＭＥＭＳ）、伝送路、電気接続等、電気量を要する機能を有する任意の実在物を含んでいてもよい。

【0039】

一般に、本発明を実施する多数の異なる方法があり、これにより、実施が異なると、トポロジーが異なり得る。所定のいかなるトポロジーでも、単一の実在物が、いくつかの機能を実施可能であり、又はいくつかの実在物が、単一の機能をともに実施し得る。この点で、図面は、非常に図式的である。上に述べてきたことは、図面を参照して説明してきた実施形態が、本発明を、限定するというよりは説明していることを明らかにしている。本発明は、添付の特許請求の範囲内の多数の代替方法で実施可能である。特許請求の範囲の均等物の意味及び範囲内のすべての変更は、その範囲内に含まれることとなる。ある請求項のいかなる参照符号も、その請求項を限定するものと解釈すべきではない。請求項の中の「備える（ｃｏｍｐｒｉｓｅ）」という動詞は、その請求項に挙げられた以外の他の要素又はステップの存在を除外しない。同じことが、「含む（ｉｎｃｌｕｄｅ）」及び「含有する（ｃｏｎｔａｉｎ）」等の同様の動詞に当てはまる。製品に関する請求項の中の単数形の要素への言及は、その製品が複数のこのような要素を含み得ることを除外しない。同様に、方法に関する請求項の中の単数形のステップへの言及は、その方法が複数のこのようなステップを含み得ることを除外しない。各従属請求項が追加のそれぞれの特徴を定義するという単なる事実は、その請求項に反映される特徴以外の追加の特徴の組み合わせを除外しない。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】