特許 7449288 アナログ信号生成装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-03-05

(45)【発行日】2024-03-13

(54)【発明の名称】アナログ信号生成装置

(51)【国際特許分類】

   H03M 1/66 20060101AFI20240306BHJP

【ＦＩ】

H03M1/66 A

【請求項の数】 7

(21)【出願番号】P 2021530796

(86)(22)【出願日】2019-11-18

(65)【公表番号】

(43)【公表日】2022-04-22

(86)【国際出願番号】 EP2019081587

(87)【国際公開番号】W WO2020109041

(87)【国際公開日】2020-06-04

【審査請求日】2021-12-21

(31)【優先権主張番号】1872049

(32)【優先日】2018-11-29

(33)【優先権主張国・地域又は機関】FR

(73)【特許権者】

【識別番号】520341234

【氏名又は名称】テレダイン・イー２ブイ・セミコンダクターズ・ソシエテ・パール・アクシオン・サンプリフィエ

【氏名又は名称原語表記】Ｔｅｌｅｄｙｎｅ ｅ２ｖ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＳＡＳ

(74)【代理人】

【識別番号】100145403

【弁理士】

【氏名又は名称】山尾 憲人

(74)【代理人】

【識別番号】100189555

【弁理士】

【氏名又は名称】徳山 英浩

(74)【代理人】

【識別番号】100100479

【弁理士】

【氏名又は名称】竹内 三喜夫

(72)【発明者】

【氏名】グレゴリー・ヴァグネル

【審査官】及川 尚人

(56)【参考文献】

【文献】特開平０２－３０６７２２（ＪＰ，Ａ）

【文献】特開昭６３－２２４５２１（ＪＰ，Ａ）

【文献】特開２０１０－０２８２４１（ＪＰ，Ａ）

【文献】特開平０３－０１３１２４（ＪＰ，Ａ）

【文献】韓国公開特許第１０－２０１０－０１２３１０３（ＫＲ，Ａ）

【文献】米国特許第０４０９２６３９（ＵＳ，Ａ）

【文献】特表２０１８－５１６５１８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｍ １／００－１／８８

(57)【特許請求の範囲】

【請求項1】

－少なくとも１つのデジタル入力と１つのアナログ出力とを有するデジタル－アナログ変換器と、
－周波数ｆｓの第１のクロック信号を生成する回路と、
－前記デジタル－アナログ変換器から、アナログ出力信号を表すＮ個のビット（Ｎは１以上の整数）を入力で受信して記憶するように構成されたデジタルレジスタであって、前記第１のクロック信号を受信するために、各ビットに対して、前記ビットを供給する第１のデジタル出力と、該ビットの補数を供給する第２のデジタル出力とを有するデジタルレジスタと、
を備えるアナログ信号生成装置であって、
周波数ｍ×ｆｓ（ｍは１よりも大きな整数）の第２のクロック信号を生成する回路と、
前記デジタルレジスタの出力と前記デジタル－アナログ変換器の入力との間に配置されたＮ個のマルチプレクサ回路であって、制御入力で前記第２のクロック信号を受信するとともに、データ入力で前記デジタルレジスタの同じ入力のビットに対応する前記デジタルレジスタの前記第１のデジタル出力および前記第２のデジタル出力からの信号を受信し、各マルチプレクサ回路から出力される信号の周波数が２×ｍ×ｆｓとなるように構成されている、Ｎ個のマルチプレクサ回路と、
を更に備える、アナログ信号生成装置。

【請求項2】

前記第１のクロック信号を生成する回路と、前記第２のクロック信号を生成する回路とが組み合わされている、請求項１に記載のアナログ信号生成装置。

【請求項3】

前記第１のクロック信号を生成する回路及び前記第２のクロック信号を生成する回路は、周波数ｍ×ｆｓのクロック信号を生成するように構成されたクロックと、ディバイダ回路の出力信号が周波数ｆｓのクロック信号となるように構成されたディバイダ回路と、を備える、請求項２に記載のアナログ信号生成装置。

【請求項4】

前記デジタル－アナログ変換器は、デジタル－アナログ電流変換器である、請求項１～３のいずれか１つに記載のアナログ信号生成装置。

【請求項5】

前記デジタル－アナログ変換器は、デジタル－アナログ電圧変換器である、請求項１～３のいずれか１つに記載のアナログ信号生成装置。

【請求項6】

前記マルチプレクサ回路は、少なくとも１つのバイポーラマルチプレクサを備える、請求項１～５のいずれか１つに記載のアナログ信号生成装置。

【請求項7】

ａ）デジタルレジスタの入力に、アナログ信号を表すＮ個のビット（Ｎは１以上の整数）を供給するとともに、当該デジタルレジスタに周波数ｆｓの第１のクロック信号を印加するステップであって、前記デジタルレジスタが、各入力のビットに対して、前記ビットを供給する第１のデジタル出力と、該ビットの補数を供給する第２のデジタル出力とを有するステップと、
ｂ）周波数２×ｍ×ｆｓ（ｍは１よりも大きな整数）の第２のクロック信号をＮ個のマルチプレクサ回路に印加するともに、前記Ｎ個のマルチプレクサ回路の入力に、前記デジタルレジスタの前記第１のデジタル出力および前記第２のデジタル出力に由来する信号を供給し、マルチプレクサ回路ｎ（ｎは１からＮまでの整数）が、同じ入力のビットｎに由来する２つの出力を受信するステップと、
ｃ）前記Ｎ個のマルチプレクサ回路からの出力信号を、デジタル－アナログ変換器の入力に供給するステップと、
ｄ）前記デジタル－アナログ変換器の出力で、周波数ｍ×ｆｓを中心としたスペクトル応答を有する電流値又は電圧値に由来する信号を取り出すステップと、
を含む、アナログ信号生成方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、第１ナイキストゾーンに近い性能を維持し、信号処理チェーンのコンポーネント数を制限しながら、高い出力周波数、特にサンプリング周波数よりも大きいデジタルコードからアナログ信号を生成することに関する。

【背景技術】

【0002】

一般的に、実際のデジタル－アナログ変換器は、ステップ出力を有するか、或いは、有限の幅のパルスを供給するものである。変換器のスペクトル応答は、サインカーディナル（sine cardinal）に反映される。従って、変換器の電力応答により、第１及び第２ナイキストゾーン、言い換えれば、０からｆｓ／２の間、及びｆｓ／２からｆｓの間（ｆｓはデジタル信号のサンプリング周波数）に、広いダイナミックレンジを有する信号を生成することができる。しかしながら、サンプリング周波数ｆｓを超えて信号を合成しようとすると（例えば２ｆｓ以上で）、信号が大きく減衰してしまう。

【0003】

この問題を解決するために、変換器の出力に配置された乗算器を使用することが可能である。この乗算器は、周波数ｆｍとの畳み込みにより、生成された信号の周波数を変換する。変換器からのアナログ系は、周波数ｆｍを中心として変換される。これにより、変換器からの信号の周波数が上昇し（ｆｍ＞ｆｓ／２の場合）、第１ナイキストゾーンにおける変換器の周波数と同等のダイナミックレンジが得られる。しかしながら、この解決策では、信号周波数ｆｍを発生させるために、付加的な能動素子、特に高周波源が必要となる。これにより、変換器のノイズ、歪み、消費量が増加する。更に、変換器と乗算器との間に２つの別々のアナログ源を使用することは、再構成性が低いことを意味する。

【0004】

これを避けるために、ｆｍ＝ｆｓとなるようにｆｍを選択することができる。これにより、デジタルデータのサンプリングに使用される信号を、変換器の出力で周波数を上げるために使用することができる（ＵＳ７７９６９７１）。従って、変換器の出力のアナログ信号は、常に第１ナイキストゾーンと同等のダイナミックレンジで、サンプリング周波数ｆｓを中心として変換される。しかしながら、信号が変換器のサインカーディナル応答によって激しく減衰し、システムの性能が低下するので、常に２ｆｓより大きい周波数の信号を生成することはできない。更に、この解決策は、現在の変換器にしか適用できない。

【0005】

また、サンプリング周波数ｆｓを高くすることは可能である。これにより、第１及び第２ナイキストゾーンでダイナミックレンジを拡大することができる。しかしながら、高いサンプリング周波数ｆｓを達成するためには、デジタル－アナログ変換器のコアをインターリーブする必要があり、それにより、付加的な寄生信号が発生して性能が低下するので、広いナイキストゾーンと広いダイナミックレンジとを有する変換器を得ることは困難である。

【0006】

更に別の可能性として、変換器からのアナログ出力信号に複数のリターン・トゥ・ゼロ（Return-to-Zero）を実行する方法がある（ＵＳ８６５９４５８）。Ｎ回（Ｎは整数）のリターン・トゥ・ゼロを実行する場合、信号は低減衰でＮ×ｆｓを中心として生成される。このため、周波数ｆｓで量子化クロックに設定された高速クロック信号を使用する必要があり、Ｎの増加に伴ってますます短くなるリターン・トゥ・ゼロを課すことになる。これは、現在の変換器にのみ適用される。

【発明の概要】

【発明が解決しようとする課題】

【0007】

本発明の目的は、先行技術の前述の欠点及び制限を克服することにある。より具体的には、その目的は、デジタル－アナログ変換器の出力の電力及び変換器の入力におけるデジタルビットレートを最適化することができるアナログ信号を生成するための装置を提案することにある。

【0008】

本発明の対象は、少なくとも１つのデジタル入力と１つのデジタル出力とを有するデジタル－アナログ変換器と、周波数ｆｓの第１のクロック信号を生成する回路と、前記デジタル－アナログ変換器から、アナログ出力信号を表すＮ個のビット（Ｎは１以上の整数）を前記入力で受信して記憶するように構成されたデジタルレジスタであって、前記第１のクロック信号を受信するために、各ビットに対して２つの相補的なデジタル出力を有するデジタルレジスタと、を備えるアナログ信号生成装置であって、周波数ｍ×ｆｓ（ｍは１以上の整数）の第２のクロック信号を生成する回路と、前記デジタルレジスタの出力と前記デジタル－アナログ変換器の入力との間に配置されたＮ個のマルチプレクサ回路であって、制御入力で前記第２のクロック信号を受信するとともに、データ入力で前記デジタルレジスタの同じ入力のビットに対応する前記デジタルレジスタの２つのデジタル出力からの信号を受信し、各マルチプレクサ回路から出力される信号の周波数が２×ｍ×ｆｓとなるように構成されている、Ｎ個のマルチプレクサ回路と、を更に備える、アナログ信号生成装置である。

【0009】

本発明の特定の実施形態によれば、
－前記第１のクロック信号を生成するための回路と前記第２のクロック信号を生成するための回路とが組み合わされ、
－前記第１のクロック信号を生成する回路及び前記第２のクロック信号を生成する回路は、周波数ｍ×ｆｓのクロック信号を生成するように構成されたクロックと、ディバイダ回路の出力信号が周波数ｆｓのクロック信号となるように構成されたディバイダ回路と、を備え、
－前記変換器は、デジタル－アナログ電流変換器、又は、デジタル－アナログ電圧変換器であり、
－前記マルチプレクサ回路は、少なくとも１つのバイポーラマルチプレクサを備える。

【0010】

本発明の別の対象は、
ａ）デジタルレジスタの入力に、アナログ信号を表すＮ個のビット（Ｎは１以上の整数）を供給するとともに、当該デジタルレジスタに周波数ｆｓの第１のクロック信号を印加するステップであって、前記デジタルレジスタが、各入力のビットに対して２つの相補的なデジタル出力を有するステップと、
ｂ）周波数２×ｍ×ｆｓ（ｍは１以上の整数）の第２のクロック信号をＮ個のマルチプレクサ回路に印加するともに、前記Ｎ個のマルチプレクサ回路の入力に、前記デジタルレジスタの２つの相補的なデジタル出力に由来する信号を供給し、マルチプレクサ回路ｎ（ｎは１からＮまでの整数）が、同じ入力のビットｎに由来する２つの出力を受信するステップと、
ｃ）前記Ｎ個のマルチプレクサ回路からの出力信号を、デジタル－アナログ変換器の入力に供給するステップと、
ｄ）前記デジタル－アナログ変換器の出力で、周波数ｍ×ｆｓを中心としたスペクトル応答を有する電流値又は電圧値に由来する信号を取り出すステップと、
を含む、アナログ信号生成方法である。

【図面の簡単な説明】

【0011】

本発明の他の特徴、詳細、及び利点は、それぞれ例示及び代表として提供されている添付の図を参照して与えられた説明を読むことで明らかになるだろう。

【図1】本発明の第１実施形態に係る装置を示す図である。

【図2】本発明の第２実施形態に係る装置を示す図である。

【図3】本発明の第３実施形態に係る装置を示す図である。

【図4】本発明に係るアナログ信号生成方法を示す図である。

【発明を実施するための形態】

【0012】

図１は、本発明の第１実施形態に係るアナログ信号生成装置を示している。本装置は、入力ＩＮで変換すべきデジタルデータを受信するデジタルレジスタＲＥＧを備えている。このデジタルデータは、例えば、Ｂ１，Ｂ２，Ｂ３の３つのビットで構成される２進ワードである。レジスタＲＥＧは、各ビットに対して２つの相補的な出力を有し、第１の出力は前記ビットを供給し、第２の出力はその補数を供給する。図１に示す実施形態において、３つのビット（Ｂ１，Ｂ２，Ｂ３）のための３つの入力と、６つの出力（Ｂ１，

，Ｂ２，

，Ｂ３，

）のみが表されているが、より一般的には、レジスタは、入力でＮ個のビット（Ｎは１以上の整数）を受信することができ、Ｎ個の入力と２Ｎ個の出力とを有することになる。

【0013】

クロック信号を生成するための第１の回路Ｃ１は、周波数ｆｓのクロック信号Ｃｌｋ１をレジスタＲＥＧに送信し、前記ビット及びその補数（Ｂ１，

，Ｂ２，

，Ｂ３，

が周波数ｆｓでレジスタＲＥＧから出るようにする。

【0014】

クロック信号Ｃｌｋ２を生成するための第２の回路Ｃ２が存在する。これは、周波数ｍ×ｆｓ（ｍは１以上の整数）のクロック信号Ｃｌｋ２をマルチプレクサ回路Ｍ１，Ｍ２，Ｍ３の制御入力に送信するものである。マルチプレクサ回路Ｍ１，Ｍ２，Ｍ３は、レジスタＲＥＧの出力に配置されている。各マルチプレクサ回路（Ｍ１，Ｍ２，Ｍ３）は、前記入力において、レジスタＲＥＧから２つの出力信号、より具体的には、ビットとその補数とを受信する。２つの出力信号は、レジスタＲＥＧの同じ入力のビットに対応する。従って、マルチプレクサ回路Ｍ１は（Ｂ１，

）を受信し、回路Ｍ２は（Ｂ２，

）を受信し，回路Ｂ３は（Ｂ３，

）を受信する。各マルチプレクサ回路は、周波数ｍ×ｆｓの第２クロック信号Ｃｌｋ２により、クロック信号Ｃｌｋ２の立ち上がり又は立ち下がりに応じて、ビットＢ１，Ｂ２，Ｂ３又はその補数

，

，

を出力する。これにより、マルチプレクサ回路（Ｍ１，Ｍ２，Ｍ３）の出力では、周波数２×ｍ×ｆｓのビット又はその補数を得ることが可能となる。

【0015】

マルチプレクサ回路（Ｍ１，Ｍ２，Ｍ３）の出力は、３つのデジタル入力ＩＮ＿ＤＡＣと１つのデジタル出力ＯＵＴとで構成されるデジタル－アナログ変換器ＤＡＣに送信される。図では、レジスタＲＥＧの入力に３つのビットｂｉｔ１，ｂｉｔ２，ｂｉｔ３があるため、３つの入力ＩＮ＿ＤＡＣのみが表されているが、より一般的には、レジスタＲＥＧの入力にあるビットの数だけ入力があることになる。

【0016】

前記ビットは、変換器ＤＡＣでアナログデータに変換され、変換器の出力ＯＵＴで得られるアナログ信号のスペクトル応答は、最大幅ｆｓ／２の周波数ｍ×ｆｓを中心としたものとなる。これにより、高速なクロック信号を用いても、十分なレベルの電力を高周波数（ｍ×ｆｓ）で保持することができる。

【0017】

図２は、本発明の第２実施形態に係るアナログ信号生成装置を示している。本実施形態では、図１の場合と同様に、デジタルレジスタＲＥＧの入力ＩＮには、３つのビットｂｉｔ１、ｂｉｔ２、ｂｉｔ３しか表されていないが、レジスタＲＥＧの入力には、Ｎ個のビット（Ｎは１以上の整数）あってもよい。第１実施形態とは異なり、２つのクロック信号を生成するための回路が組み合わされている。周波数ｍ×ｆｓ（ｍは１以上の整数）でクロック信号Ｃｌｋを生成するための回路Ｃのみが存在する。クロック信号Ｃｌｋは、そのままマルチプレクサ回路Ｍ１，Ｍ２，Ｍ３に送信され、マルチプレクサ回路Ｍ１，Ｍ２，Ｍ３の出力では、図１と同様に、周波数２×ｍ×ｆｓのビットとその補数とを得ることが可能となっている。しかしながら、レジスタＲＥＧに送信される前に、クロック信号Ｃｌｋは、まず、クロック信号の周波数をｍで分割するディバイダ回路Ｄを通過し、それによって、レジスタの入力に周波数ｆｓのクロック信号Ｃｌｋ１が存在するようになる。

【0018】

図３は、本発明の第３実施形態を表すものである。本発明に係る例示的な装置及びデジタル－アナログ変換器の構造を説明する。レジスタＲＥＧは、入力において、２つのビットｂｉｔ１，ｂｉｔ２を受信する。これらのビットは、（Ｂ１，

，（Ｂ２，

）として、クロック信号Ｃｌｋ１の周波数ｆｓでレジスタから出現する。次いで（Ｂ１，

及び（Ｂ２，

）は、マルチプレクサ回路Ｍ１，Ｍ２に入り、２つのマルチプレクサ回路に送信される周波数ｍ×ｆｓのクロック信号Ｃｌｋ２によって、周波数２×ｍ×ｆｓで出現する。変換器の入力では、レジスタＲＥＧ＿ＤＡＣが、例えばクロック信号を生成するための第２の回路Ｃ２から、或いはクロック信号を生成するための他の回路から来る周波数ｍ×ｆｓのクロック信号Ｃｌｋ２を受信する。レジスタＲＥＧ＿ＤＡＣは、各入力のビット（Ｂ１，

，Ｂ２，

）に対して、そのビット又はその補数を出力に供給する。レジスタＲＥＧ＿ＤＡＣは、１つの入力に対して、ビットの補数を供給する偶数出力（ＰＡＩＲ１，ＰＡＩＲ２）と、ビットを供給する奇数出力（ＩＭＰ１，ＩＭＰ２）との２つの出力を有する。同一の入力のビットに対する２つの偶数出力及び奇数出力の集合は、差動ブランチと呼ばれる。本実施形態では、２つの差動ブランチＢＤ１，ＢＤ２が表されている。２つの電流源Ｓ１，Ｓ２は、２つの差動ブランチＢＤ１，ＢＤ２に供給される。２つの差動ブランチＢＤ１，ＢＤ２に存在するトランジスタ（Ｔ１，Ｔ２，Ｔ３，Ｔ４）は、レジスタＲＥＧ＿ＤＡＣのビットの値（０又は１）に応じて導体となる。例えば、奇数ブランチＩＭＰ１にビット１が出現している場合、トランジスタＴ１は導体となり、奇数ブランチＩＭＰ１にビット０が出現している場合，トランジスタＴ２は遮断されることになる。その逆がブランチＰＡＩＲ１に適用され、出力ビットは０である必要があるので、トランジスタＴ２は導体となる。或いは、出力ビットは１である必要があるので、トランジスタＴ２は遮断されることになる。同じ原理が、第２差動ブランチＢＤ２の偶数出力及び奇数出力にも当てはまる。

【0019】

本実施形態において、奇数ブランチの出力電流は、抵抗器Ｒ１である加算回路で加算される。本実施形態において、偶数ブランチの出力電流も同様に、抵抗器Ｒ２である加算回路で加算される。抵抗端子Ｒ１，Ｒ２の電圧の差は、本装置の入力ＩＮにビットｂｉｔ１，ｂｉｔ２で供給される変換対象の２進ワードのデジタル値を表している。この電圧差は、変換器ＤＡＣの出力ＯＵＴに供給される。変換器のタイプに応じて、言い換えれば電流変換器又は電圧変換器に応じて、出力ＯＵＴは、電流値又は電圧値となる。

【0020】

本発明の別の実施形態によれば、マルチプレクサ回路（Ｍ１、Ｍ２、Ｍ３）は、少なくとも１つのバイポーラマルチプレクサを備えている。

【0021】

別の実施形態によれば、ＤＡＣ変換器は、バイポーラトランジスタを備えている。別の実施形態によれば、ＤＡＣ変換器は、ＭＯＳＦＥＴトランジスタ、言い換えれば、絶縁ゲート電界効果トランジスタを備えている。

【0022】

別の実施形態によれば、ＤＡＣ変換器は、電圧変換器である。複数の実施形態によれば、ＤＡＣ変換器は、より詳細には、
－スイッチ容量を有するデジタル－アナログ変換器であって、スイッチが変換器の入力におけるビットの値に応じて制御されるデジタル－アナログ変換器、
－抵抗ネットワークＲ／２Ｒを有するデジタル－アナログ変換器、又は、
－重み付けされた抵抗器を有するデジタル－アナログ変換器、
である。

【0023】

これら３つの変換器は、一般的に、デジタル－アナログ電流変換器よりも低い周波数で動作する。

【0024】

図４は、本発明に係るアナログ信号生成方法を示している。第１のステップ（ステップａ）は、デジタルレジスタの入力に、アナログ信号を表すＮ個のビット（Ｎは１以上の整数）を供給するとともに、当該デジタルレジスタに周波数ｆｓの第１のクロック信号を印加することを含み、当該デジタルレジスタは、各入力のビットに対して２つの相補的なデジタル出力を含む。続くステップｂは、周波数２×ｍ×ｆｓ（ｍは１以上の整数）の第２のクロック信号をＮ個のマルチプレクサ回路に印加し、デジタルレジスタの２つの相補的なデジタル出力に由来する信号をＮ個のマルチプレクサ回路の入力に供給し、マルチプレクサ回路ｎ（ｎは１からＮまでの整数）が、同一の入力のビットｎに由来する２つの出力を受信することを含む。次いで、ステップｃでは、Ｎ個のマルチプレクサ回路の出力信号がデジタル－アナログ変換器の入力に供給される。最後のステップ（ステップｄ）では、周波数ｍ×ｆｓを中心としたスペクトル応答を有する電圧値又は電流値に対応する変換器からの出力信号が取り出される。

【0025】

このアナログ信号生成方法は、前述したような、本発明に係る装置で実施することができる。

【図1】

【図2】

【図3】

【図4】