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▶ チャンシン メモリー テクノロジーズ インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-03-05
(45)【発行日】2024-03-13
(54)【発明の名称】メモリ
(51)【国際特許分類】
G11C 7/22 20060101AFI20240306BHJP
G11C 29/02 20060101ALI20240306BHJP
H03K 3/017 20060101ALI20240306BHJP
【ＦＩ】
G11C7/22 100
G11C29/02 120
H03K3/017
【請求項の数】
14
(21)【出願番号】P 2022545877
(86)(22)【出願日】2021-07-13
(65)【公表番号】
(43)【公表日】2023-03-23
(86)【国際出願番号】 CN2021106019
(87)【国際公開番号】W WO2022088757
(87)【国際公開日】2022-05-05
【審査請求日】2022-07-27
(31)【優先権主張番号】202011173788.8
(32)【優先日】2020-10-28
(33)【優先権主張国・地域又は機関】CN
(73)【特許権者】
【識別番号】522246670
【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド
【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．
(74)【代理人】
【識別番号】100145403
【弁理士】
【氏名又は名称】山尾 憲人
(74)【代理人】
【識別番号】100135703
【弁理士】
【氏名又は名称】岡部 英隆
(72)【発明者】
【氏名】田 凱
(72)【発明者】
【氏名】汪 玉霞
【審査官】小林 紀和
(56)【参考文献】
【文献】特開２０２０－００９３０９（ＪＰ，Ａ）
【文献】特開２０１０－０３５１０６（ＪＰ，Ａ）
【文献】特開２０２０－１４９７５９（ＪＰ，Ａ）
【文献】特開２００８－０１１１３２（ＪＰ，Ａ）
【文献】国際公開第２０１１／０７７５７３（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ ７／２２
Ｈ０３Ｋ ３／０１７
Ｇ１１Ｃ ２９／０２
(57)【特許請求の範囲】
【請求項1】
メモリであって、第１発振信号と第２発振信号を生成することに用いられるクロック生成回路であって、前記第１発振信号と前記第２発振信号とは、周波数が同じであり、位相が逆であり、前記第１発振信号と前記第２発振信号のデューティー比はいずれも第１所定の範囲内にある、クロック生成回路と、
第１外部信号と第２外部信号を受信し、第１内部信号と第２内部信号を生成することに用いられる差分入力回路と、を備え、
前記クロック生成回路は更に、前記第１内部信号及び／又は前記第２内部信号のデューティー比を監視し、前記第１内部信号及び／又は前記第２内部信号のデューティー比を第２所定の範囲内にすることに用いられ、
前記クロック生成回路は、
前記第１発振信号と前記第２発振信号を生成することに用いられる発振回路と、
前記第１発振信号と前記第２発振信号を受信し、前記第１発振信号のデューティー比及び／又は前記第２発振信号のデューティー比を比較することに用いられる比較ユニットと、
前記比較ユニットと前記発振回路に接続され、前記比較ユニットの出力結果に基づいて、前記発振回路を制御し、前記第１発振信号のデューティー比と前記第２発振信号のデューティー比を前記第１所定の範囲内にすることに用いられる論理ユニットと、を備えることを特徴とする、
メモリ。
【請求項2】
前記比較ユニットは更に、前記差分入力回路の出力端に接続され、前記第１内部信号のデューティー比及び／又は前記第２内部信号のデューティー比に対して比較を行うことに用いられ、前記論理ユニットは更に、前記差分入力回路に接続され、前記比較ユニットの出力結果に基づいて、前記差分入力回路を制御し、前記第１内部信号のデューティー比及び／又は前記第２内部信号のデューティー比を前記第２所定の範囲内にすることに用いられることを特徴とする請求項１に記載のメモリ。
【請求項3】
前記比較ユニットは、第１入力端と第２入力端とを含む積分ユニットであって、前記第１入力端は前記第１内部信号と前記第２内部信号のうちの１つを受信し、前記第２入力端は前記第２内部信号と前記第１内部信号のうちのもう１つを受信し、又は、前記第１入力端は前記第１発振信号と前記第２発振信号のうちの１つを受信し、前記第２入力端は前記第２発振信号と前記第１発振信号のうちのもう１つを受信する、積分ユニットと、
前記積分ユニットの出力端に接続される比較器と、を備えることを特徴とする
請求項２に記載のメモリ。
【請求項4】
前記積分ユニットは、前記第１入力端が、反転標識信号が低レベルである場合、前記第１内部信号を受信し、前記反転標識信号が高レベルである場合、前記第２内部信号を受信し、前記第２入力端が、前記反転標識信号が低レベルである場合、前記第２内部信号を受信し、前記反転標識信号が高レベルである場合、前記第１内部信号を受信し、又は、
前記第１入力端が、反転標識信号が低レベルである場合、前記第１発振信号を受信し、前記反転標識信号が高レベルである場合、前記第２発振信号を受信し、前記第２入力端が、前記反転標識信号が低レベルである場合、前記第２発振信号を受信し、前記反転標識信号が高レベルである場合、前記第１発振信号を受信するように構成されることを特徴とする
請求項３に記載のメモリ。
【請求項5】
前記論理ユニットは、前記第１内部信号のデューティー比及び／又は第２内部信号のデューティー比を調整することに用いられ、又は、前記第１発振信号のデューティー比及び／又は第２発振信号のデューティー比を調整することに用いられるカウンターと、
前記反転標識信号が低レベルである場合、前記比較器の出力に基づいて、前記カウンターの第１値を記憶する第１レジスタ群と、
前記反転標識信号が高レベルである場合、前記比較器の出力に基づいて、前記カウンターの第２値を記憶する第２レジスタ群と、を備えることを特徴とする
請求項４に記載のメモリ。
【請求項6】
前記論理ユニットは、前記第１レジスタ群と前記第２レジスタ群に接続され、前記第１レジスタ群と前記第２レジスタ群の出力に対して加減乗除演算を行うことに用いられる演算コンポーネントと、
前記演算コンポーネントに接続され、前記演算コンポーネントの出力結果を記憶することに用いられる第３レジスタ群と、を更に備えることを特徴とする
請求項５に記載のメモリ。
【請求項7】
前記比較ユニットは、サンプリングクロックによって駆動され、前記サンプリングクロックの周波数は、前記第１内部信号の周波数及び／又は第２内部信号の周波数よりも低く、且つ前記サンプリングクロックの周波数は、前記第１発振信号及び／又は第２発振信号の周波数よりも低いことを特徴とする請求項６に記載のメモリ。
【請求項8】
前記カウンターは、計算機クロックによって駆動され、前記計算機クロックの周波数は、前記第１内部信号の周波数及び／又は第２内部信号の周波数よりも低く、且つ前記計算機クロックの周波数は、前記第１発振信号の周波数及び／又は第２発振信号の周波数よりも低いことを特徴とする請求項７に記載のメモリ。
【請求項9】
前記サンプリングクロックの周波数は、前記計算機クロックの周波数と同じであり、前記メモリは、
外部クロック信号を受信し、前記サンプリングクロックと前記計算機クロックを生成する周波数分割器と、
前記周波数分割器に接続され、前記サンプリングクロックの周波数と前記計算機クロックの周波数を設定することに用いられる第５レジスタ群と、を更に備えることを特徴とする
請求項８に記載のメモリ。
【請求項10】
前記発振回路は、発振器とパスシミュレーション回路とを備え、前記発振器は、第１初期発振信号と第２初期発振信号を生成することに用いられ、前記第１初期発振信号と前記第２初期発振信号とは、周波数が同じであり、位相が逆であり、
前記パスシミュレーション回路は、前記発振器と前記比較ユニットとの間に位置し、一端が前記発振器の出力端に接続され、他端が前記比較ユニットの入力端に接続され、前記パスシミュレーション回路は、第１パスの回路特性をシミュレーションし、前記第１初期発振信号を受信することによって前記第１発振信号を生成し、前記第２初期発振信号を受信することによって前記第２発振信号を生成することに用いられることを特徴とする
請求項１から９のいずれか１項に記載のメモリ。
【請求項11】
前記メモリは、前記発振器に接続され、前記第１発振信号の周波数と第２発振信号の周波数を設定することに用いられる第４レジスタ群と、
前記パスシミュレーション回路に接続され、前記パスシミュレーション回路の電気的パラメータを設定することに用いられる第６レジスタ群と、を更に備えることを特徴とする
請求項１０に記載のメモリ。
【請求項12】
第１セレクターを更に備え、前記第１発振信号、前記第２発振信号、前記第１内部信号、前記第２内部信号、前記第１外部信号、前記第２外部信号は、いずれも、前記第１セレクターを介して前記比較ユニットに接続され、前記第１発振信号と前記第２発振信号を第１差分対信号と記し、前記第１外部信号と前記第２外部信号を第２差分対信号と記し、前記第１内部信号と前記第２内部信号を第３差分対信号と記し、前記第１セレクターは、前記第１差分対信号、前記第２差分対信号及び前記第３差分対信号のうちの１つを選択して前記比較ユニットに入力することに用いられ、前記第１セレクターの制御端は、選択イネーブル信号を受信し、前記選択イネーブル信号に基づいて、前記第１差分対信号、前記第２差分対信号及び前記第３差分対信号のうちの１つを選択して前記比較ユニットに入力することを特徴とする
請求項２から９のいずれか１項に記載のメモリ。
【請求項13】
第２セレクターを更に備え、前記第１発振信号、前記第２発振信号、前記第１外部信号、前記第２外部信号は、いずれも、前記第２セレクターを介して前記差分入力回路に接続され、前記第１発振信号と前記第２発振信号を第１差分対信号と記し、前記第１外部信号と前記第２外部信号を第２差分対信号と記し、前記第２セレクターは、前記第１差分対信号と前記第２差分対信号のうちの１つを選択して前記差分入力回路に入力することに用いられることを特徴とする請求項１から９のいずれか１項に記載のメモリ。
【請求項14】
前記第２セレクターの制御端は、較正イネーブル信号を受信し、前記較正イネーブル信号が低レベルである場合、前記第１外部信号と第２外部信号は、前記差分入力回路に入力され、前記較正イネーブル信号が高レベルである場合、前記第１発振信号と第２発振信号は、前記差分入力回路に入力されることを特徴とする請求項１３に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【0001】
（関連出願の相互参照）
本願は、２０２０年１０月２８日に提出された、出願番号が２０２０１１１７３７８８．８であり、出願名称が「メモリ」である中国特許出願に基づいて提出され、該中国特許出願に基づく優先権を主張し、その全内容が参照として本願に組み込まれる。
本願は、２０２０年１０月２８日に提出された、出願番号が２０２０１１１７３７８８．８であり、出願名称が「メモリ」である中国特許出願に基づいて提出され、該中国特許出願に基づく優先権を主張し、その全内容が参照として本願に組み込まれる。
【0002】
本願の実施例は、メモリに関するが、それに限らない。
【背景技術】
【0003】
半導体メモリは、取り戻す可能なデータを記憶するように、多くの電子システムに用いられている。電子システムに対する、より速く、より大きいデータ容量及びより少ない電力消費の需要の継続的な増加に伴い、継続的に変わる需要を満たすために、半導体メモリは、より速い速度でより多くデータを記憶し、より少ない電力を消費する必要がある。
【発明の概要】
【発明が解決しようとする課題】
【0004】
一般的には、メモリに対して、命令（Ｃｏｍｍａｎｄｓ）、記憶アドレス（Ｍｅｍｏｒｙ ａｄｄｒｅｓｓ）及びクロック（Ｃｌｏｃｋｓ）を提供することで、半導体メモリを制御し、様々な命令、記憶アドレス及びクロックは、メモリコントローラ（Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ）によって提供されてもよい。これら３種類の信号は、メモリによる様々な記憶操作の実行、例えば、メモリからデータを読み取る読み取り操作、及びデータをメモリに記憶する書き込み操作の実行を制御することができる。メモリの受信した「関連命令」に関わる既知の時系列に基づいて、メモリとメモリコントローラとの間でデータを伝送する。例えば、メモリとアドレスに対して計時を行うためのシステムクロック（Ｓｙｓｔｅｍ Ｃｌｏｃｋ）をメモリに提供してもよく、又は、更に、データを読み取る時系列及びデータを書き込む時系列として用いられるデータクロック（Ｄａｔａ Ｃｌｏｃｋ）をメモリに提供してもよい。また、メモリは、更に、コントローラにデータを伝送する時系列をコントローラに提供してもよい。メモリに提供される外部クロックは、内部クロックを生成するためのものであり、これらの内部クロックは、メモリによる記憶操作期間において、種々の内部回路の時系列を制御する。メモリの操作期間において、内部回路の時系列は、極めて重要であり、且つ内部クロックの偏差は、誤る操作を引き起こす可能性がある。クロックの偏差は、デューティーサイクル歪み、即ちクロック信号のデューティー比が所定のデューティー比からずれていることを含む。
【0005】
従って、メモリは、デューティー比調整機能及びデューティー比監視機能を有する必要があり、即ち、メモリは、デューティー比調整（Ｄｕｔｙ Ｃｙｃｌｅ Ａｄｊｕｓｔ：ＤＣＡ）回路及びデューティー比監視（Ｄｕｔｙ Ｃｙｃｌｅ Ｍｏｎｉｔｏｒ：ＤＣＭ）回路を含み、デューティー比調整回路は、外部クロックによって生成される内部クロックのデューティー比を調整するために用いられてもよく、デューティー比監視回路は、クロックのデューティー比が所定のデューティー比からずれているかどうかを監視するために用いられてもよい。
【課題を解決するための手段】
【0006】
本願の実施例は、メモリを提供する。前記メモリは、第１発振信号と第２発振信号を生成することに用いられるクロック生成回路であって、前記第１発振信号と前記第２発振信号とは、周波数が同じであり、位相が逆であり、前記第１発振信号と前記第２発振信号のデューティー比はいずれも第１所定の範囲内にある、クロック生成回路と、第１外部信号と第２外部信号を受信し、第１内部信号と第２内部信号を生成することに用いられる差分入力回路と、を備え、前記クロック生成回路は更に、前記第１内部信号及び／又は前記第２内部信号のデューティー比を監視し、前記第１内部信号及び／又は前記第２内部信号のデューティー比を第２所定の範囲内にすることに用いられる。
【0007】
本願の実施例は、メモリを更に提供する。前記メモリは、第１外部信号と第２外部信号を受信し、第１内部信号と第２内部信号を生成することに用いられる較正回路であって、前記第１内部信号及び／又は前記第２内部信号のデューティー比が第３所定の範囲内にある、較正回路と、第１発振信号と第２発振信号を生成することに用いられるクロック生成回路であって、前記第１発振信号と前記第２発振信号とは、周波数が同じであり、位相が逆である、クロック生成回路と、を備え、前記較正回路は更に、前記第１発振信号及び／又は前記第２発振信号のデューティー比を調整し、前記第１発振信号及び／又は前記第２発振信号のデューティー比を第４所定の範囲内にすることに用いられる。
【0008】
本願の実施例は、メモリを更に提供する。前記メモリは、第１発振信号と第２発振信号を生成することに用いられるクロック生成回路であって、前記第１発振信号と前記第２発振信号とは、周波数が同じであり、位相が逆であり、前記第１発振信号と前記第２発振信号のデューティー比がいずれも第５範囲内にある、クロック生成回路と、第１外部信号と第２外部信号であって、前記メモリ外部からのものであり、前記第１外部信号と前記第２外部信号のデューティー比がいずれも第６範囲内にある、第１外部信号と第２外部信号と、テストモードで、前記第１発振信号と前記第２発振信号を受信し、第１内部信号と第２内部信号を出力し、正常な作動モードで、前記第１外部信号と前記第２外部信号を受信し、第１内部信号と第２内部信号を出力する差分入力回路と、を備え、前記差分入力回路と前記クロック生成回路とは、データインタラクションを行い、前記テストモード又は前記正常な作動モードで、前記第１内部信号及び／又は前記第２内部信号のデューティー比を第７範囲内にする。
【図面の簡単な説明】
【0009】
【図1】本願の一実施例によるメモリの機能ブロック図である。
【図2】本願の一実施例によるメモリの別の機能ブロック図である。
【図3】本願の一実施例によるメモリの構造概略図である。
【図5】記憶システムの概略図である。
【図6】本願の一実施例によるメモリの操作ステップのフローチャートである。
【図7】本願の別の実施例によるメモリの機能ブロック図である。
【図8】本願の別の実施例によるメモリの別の機能ブロック図である。
【図9】本願の別の実施例によるメモリの構造概略図である。
【図10】本願のまた１つの実施例によるメモリの機能ブロック図である。
【図11】本願のまた１つの実施例によるメモリの構造概略図である。
【発明を実施するための形態】
【0010】
１つ又は複数の実施例は、それに対応する図面中のピクチャによって例示的に説明されるが、これらの例示的な説明は実施例の限定を構成するものではなく、図面中の同じ符号を有する素子は、類似の素子として表され、特に明記がない限り、図面における図は、比例を制限するものではない。
【0011】
本願の実施例の目的、技術案及び利点をより明確にするために、以下、図面を参照しながら、本願の各実施例について詳細に説明する。しかしながら、当業者であれば理解できるように、本願の各実施例において、読者が本願をよりよく理解するために多くの技術的詳細が提示されている。しかしながら、これらの技術的詳細や、以下の各実施例に基づく種々の変更や修正がなくても、本願において保護が要求される技術案を実現することができる。
【0012】
【0013】
図１から図３を参照すると、本願の実施例において、メモリは、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を生成することに用いられるクロック生成回路１１であって、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－とは、周波数が同じであり、位相が逆であり、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティー比はいずれも第１所定の範囲内にある、クロック生成回路１１と、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－を受信し、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－を生成することに用いられる差分入力回路１２と、を備え、クロック生成回路１１は更に、第１内部信号ＩＢＯ＋及び／又は第２内部信号ＩＢＯ－のデューティー比を監視し、第１内部信号ＩＢＯ＋及び／又は第２内部信号ＩＢＯ－のデューティー比を第２所定の範囲内にすることに用いられる。
【0014】
該メモリは、組み込み自己テストシステム（Ｂｕｉｌｔ－Ｉｎ Ｓｅｌｆ Ｔｅｓｔ：ＢＩＳＴ）を有し、クロック生成回路１１を利用して差分がある高速発振信号、即ち高周波数の第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を生成し、高速入力回路の特性をテストすることができ、それによりテスターによって提供される入力信号の周波数が低すぎることによるテスト結果の正確性が悪いという問題を解決し、自動テスター（Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｅｑｕｉｐｍｅｎｔ：ＡＴＥ）に対する依存性を大幅に低減させることによって、テストコストを低減させる。
【0015】
なお、該メモリは更に、クロック生成回路１１を利用して、差分入力回路１２から出力される第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比を監視し、差分入力回路１２を制御し、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比を第２所定の範囲内にすることができる。従って、該メモリは、デューティー比較正機能及びデューティー比監視機能を実現させることもできる。
【0016】
以下、図面を参照しながら、本願の実施例によるメモリを詳しく説明する。
【0017】
本願の実施例において、メモリは、ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＤＲＡＭ）、例えばＬＰＤＤＲ４又はＬＰＤＤＲ５であってもよい。他の実施例において、メモリは、スタティックランダムアクセスメモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ－Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＲＡＭ）、磁気ランダムアクセスメモリ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＭＲＡＭ）、強誘電体ランダムアクセスメモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＦｅＲＡＭ）、相変化ランダムアクセスメモリ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＰＣＲＡＭ）、ＮＡＮＤ、ＮＯＲなどのメモリであってもよい。
【0018】
第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－は、差分があるクロック信号である。また、本願の実施例において、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－は、高周波特性を有し、つまり、第１発振信号ＯＳＣ＋の周波数と第２発振信号ＯＳＣ－の周波数は、メモリによる読み書き操作に必要なクロック信号の周波数に相当する。ここの相当することは、周波数が同じであることであってもよく、周波数の差異がテスト許容範囲内にあることであってもよい。例えば、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－の周波数は、３．２ギガヘルツ（ＧＨｚ）又は４．８ＧＨｚひいては６．４ＧＨｚに達することができる。
【0019】
いくつかの実施例において、クロック生成回路１１は、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を生成することに用いられる発振回路１０１と、第１発振信号ＯＳＣ＋と前記第２発振信号ＯＳＣ－を受信し、第１発振信号ＯＳＣ＋のデューティー比及び／又は第２発振信号ＯＳＣ－のデューティー比を比較することに用いられる比較ユニット１０２と、比較ユニット１０２と発振回路１０１に接続され、比較ユニット１０２の出力結果に基づいて、発振回路１０１を制御し、第１発振信号ＯＳＣ＋のデューティー比と第２発振信号ＯＳＣ－のデューティー比を第１所定の範囲内にすることに用いられる論理ユニット１０３と、を備える。発振回路１０１は、第１初期発振信号ｏｓｃ＋と第２初期発振信号ｏｓｃ－を生成することに用いられる発振器１１１を備え、第１初期発振信号ｏｓｃ＋と第２初期発振信号ｏｓｃ－とは、周波数が同じであり、位相が逆であり、即ち、第１初期発振信号ｏｓｃ＋と第２初期発振信号ｏｓｃ－は、差分信号である。
【0020】
図４は、本願の実施例による発振器１１１の回路構造概略図である。図４に示すように、発振器１１１は、互いに接続される第１リングトポロジ構造と第２リングトポロジ構造を含み、第１リングトポロジ構造は、複数の第１インバータ１１がエンドツーエンドで接続されてなるものであり、第１伝播速度で発振信号を伝播し、第２リングトポロジ構造は、複数の第２インバータ１２がエンドツーエンドで接続されてなるものであり、第２伝播速度で発振信号を伝播し、且つ第２伝播速度は、第１伝播速度よりも小さい。
【0021】
第１インバータ１１の数は、４以上の整数であり、第２インバータ１２の数は、２以上の整数である。また、第２伝播速度は、０．５倍の第１伝播速度以上であってもよい。
【0022】
発振器１１１は、第３リングトポロジ構造を更に備えてもよく、第３リングトポロジ構造は、複数の第３インバータ１３がエンドツーエンドで接続されてなるものであり、第３伝播速度で発振信号を伝播し、且つ第１リングトポロジ構造は、第３リングトポロジ構造に電気的に接続され、第３伝播速度は、第１伝播速度よりも小さい。第３インバータ１３の数は、２以上の整数であり、且つ第３伝播速度は、第２伝播速度と同じであってもよい。
【0023】
第１リングトポロジ構造のみにより発振信号を伝播することに比べて、第２リングトポロジ構造の有する第２伝播速度が第１リングトポロジ構造の有する第１伝播速度よりも小さいため、第２リングトポロジ構造を設置することで、発振信号を単位時間内に複数回反転させることができ、高速の第１初期発振信号ｏｓｃ＋と第２初期発振信号ｏｓｃ－を取得し、更に、高速の第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を取得する。
【0024】
引き続き図３を参照すると、発振回路１０１は、発振器１１１と比較ユニット１０２との間にあるパスシミュレーション回路１２１を更に備えてもよく、パスシミュレーション回路１２１の一端は、発振器１１１の出力端に接続され、パスシミュレーション回路１２１の他端は、比較ユニット１０２の入力端に接続され、パスシミュレーション回路１２１は、第１パスの回路特性をシミュレーションし、第１初期発振信号ｏｓｃ＋を受信することによって第１発振信号ＯＳＣ＋を生成し、第２初期発振信号ｏｓｃ－を受信することによって第２発振信号ＯＳＣ－を生成することに用いられる。
【0025】
回路特性は、第１パスのデバイス抵抗と、デバイス電気容量と、寄生抵抗と、寄生電気容量と、入力出力抵抗と、駆動能力と、雑音環境と、のうちの１つ又は任意の組み合わせを含む。第１パスは、クロック信号を、コントローラ（Ｃｏｎｔｒｏｌｌｅｒ）を経由してメモリの差分入力回路の出力端に伝送する信号パスを指す。理解と説明を容易にするために、以下、図３を参照しながら、第１パスを説明する。
【0026】
図５は、記憶システムの概略図である。図５を参照すると、記憶システムは、コントローラ１０と、複数のメモリ２０と、を備え、各メモリ２０とコントローラ１０は、いずれも、命令／アドレスバス（Ｃｏｍｍａｎｄ Ａｄｄｒｅｓｓ：ＣＭＤ／ＡＤＤ）０２１、データバス（ＤＱ）０２２及びクロックバス（ＣＫ＿ｔ／ＣＫ＿ｃ／ＷＣＫ＿ｔ及びＷＣＫ＿ｃ）０２３にカップリング接続される。例えば、メモリ２０は、ＬＰＤＤＲ４又はＬＰＤＤＲ５又はＬＰＤＤＲ６であってもよく、メモリ２０は、命令／アドレスバス０２１を介して、コントローラ１０から提供される命令／アドレス信号を受信し、ＣＭＤ／ＡＤＤで命令／アドレス信号を示し、データバス０２２を介して、コントローラ１０とメモリ２０との間でデータ信号を伝送し、ＤＱでデータ信号を示し、クロックバス０２３を介して、コントローラ１０とメモリ２０との間で種々のクロック信号を伝送し、クロック信号は、システムクロック信号、読み書きデータクロック信号を含んでもよく、ＣＫ＿ｔとＣＫ＿ｃで差分があるシステムクロック信号を示し、ＷＣＫ＿ｔとＷＣＫ＿ｃで差分がある読み書きデータクロック信号を示す。
【0027】
コントローラ１０とメモリ２０は、差分入力回路１２を介してカップリング接続され、差分入力回路１２は、外部クロック信号を受信し、内部クロック信号を生成することに用いられ、該内部クロック信号は、データの読み書き操作を遂行するための差分入力信号として用いられてもよい。差分入力回路１２は、ＣＫ＿ｔ、ＣＫ＿ｃ、ＷＣＫ＿ｔ及びＷＣＫ＿ｃを受信し、内部クロック信号を生成する。差分入力回路１２は、入力バッファー（Ｉｎｐｕｔ Ｂｕｆｆｅｒ：ＩＢ）を含んでもよい。
【0028】
命令／アドレスバス０２１、データバス０２２及びクロックバス０２３は、いずれも、抵抗を有し、且つ寄生抵抗又は寄生電気容量を生成する可能性もある。また、差分入力回路１２自体も、抵抗又は電気容量などの回路特性を有する。発振回路１０１においてパスシミュレーション回路１２１を設置することで、これらの回路特性をシミュレーションすることができる。本願の実施例において、発振回路にパスシミュレーション回路１２１を設置することで、該パスシミュレーション回路１２１は第１初期発振信号ｏｓｃ＋と第２初期発振信号ｏｓｃ－を増幅させて出力することができるだけでなく、コントローラ１０から差分入力回路１２の出力端までの回路特性をシミュレーションし、第１発振信号ＯＳＣ＋及び第２発振信号ＯＳＣ－を、メモリのリアルな応用場面における高速クロック信号に、より合致させ、それによりテスト結果をより正確かつ有効にする。
【0029】
図３に示すように、パスシミュレーション回路１２１は、シミュレーションバッファー１及びシミュレーションオンダイターミネーション（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ：ＯＤＴ）２を含んでもよい。
【0030】
一般的には、高速テスターを用いて入力信号を提供する時、入力信号の安定性を確保できるようにするために、入力信号のレベルは、一般的には、固定値であり、自由に変更できない。これは、メモリの実際の応用状況と異なる。従って、テスト偏差を導入し、テスト結果の正確性に影響を及ぼす。本願の実施例において、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－は、入力信号として、パスシミュレーション回路１１２によって、第１発振信号ＯＳＣ＋のレベルと第２発振信号ＯＳＣ－のレベルを調整することができ、それによりテスト結果をより正確にする。
【0031】
説明すべきこととして、他の実施例において、発振回路は、発振器のみを含んでもよく、即ち、発振器により、第１発振信号ＯＳＣ＋及び第２発振信号ＯＳＣ－を直接的に生成する。
【0032】
引き続き図３を参照すると、本願の実施例において、発振回路１０１は、発振器１１１に接続され、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－の周波数を設定することに用いられる第４レジスタ群１３１を更に備えてもよい。第４レジスタ群１３１は、第１初期発振信号ｏｓｃ＋の周波数を設定することで、第１発振信号ＯＳＣ＋の周波数を設定し、第２初期発振信号ｏｓｃ－の周波数を設定することで、第２発振信号ＯＳＣ－の周波数を設定する。
【0033】
第４レジスタ群１３１は、モードレジスタ（Ｍｏｄｅｌ Ｒｅｇｉｓｔｅｒ：ＭＲ）であってもよく、該モードレジスタは、メモリの、読み書き操作機能の実現に必要なモードレジスタに更に集積されてもよく、該モードレジスタは、メモリのモードレジスタから互いに独立した機能モジュールであってもよい。
【0034】
発振回路１０１は、パスシミュレーション回路１２１に接続され、パスシミュレーション回路１２１の電気的パラメータを設定することに用いられる第６レジスタ群１４１を更に備えてもよい。第６レジスタ群１４１によって、パスシミュレーション回路１２１の電気的パラメータを調整することで、パスシミュレーション回路１２１によってシミュレーションされた第１パスの回路特性を調整する。
【0035】
第６レジスタ群１４１は、モードレジスタであってもよく、該モードレジスタは、メモリの、読み書き操作機能の実現に必要なモードレジスタに更に集積されてもよく、該モードレジスタは、メモリのモードレジスタから互いに独立した機能モジュールであってもよい。
【0036】
例えば、第６レジスタ群１４１によって、パスシミュレーション回路１２１の出力状態を設定して選択する。ＬＰＤＤＲ４を例として、ＶＯＨ＝（１／３）＊ＶＤＤＱ又はＶＯＨ＝（１／２．５）＊ＶＤＤＱ、ＰＤＤＳ＝４０オーム（ｏｈｍ）、ＯＤＴ＝４０ｏｈｍを設定し、ＶＯＨは、出力駆動電圧であり、ＰＤＤＳ（Ｐｕｌｌ Ｄｏｗｎ Ｄｒｉｖｅ Ｓｔｒｅｎｇｔｈ）は、入力プルダウン駆動強度であり、ＯＤＴ（ｏｎ－ｄｉｅ ｔｅｒｍｉｎａｔｉｏｎ）は、オンダイターミネーションである。
【0037】
第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－が差分信号であるため、第１発振信号ＯＳＣ＋のデューティー比と第２発振信号ＯＳＣ－のデューティー比の和は、１００％である。比較ユニット１０２を設置することで、差分がある第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティー比の大きさを検出する。比較ユニット１０２が第１発振信号ＯＳＣ＋のデューティー比及び／又は第２発振信号ＯＳＣ－のデューティー比に対して比較を行うことは、以下の３つのケースのうちの少なくとも１つを含む。
【0038】
比較ユニット１０２は、第１発振信号ＯＳＣ＋のデューティー比に対して比較を行う。いくつかの実施例において、比較ユニット１０２は、第１発振信号ＯＳＣ＋のデューティー比が第１所定の範囲内に達するかどうかを比較する。例えば、該所定の範囲は、４８％～５２％であってもよい。比較ユニット１０２によって比較された第１発振信号ＯＳＣ＋のデューティー比が第１所定の範囲内にあれば、第２発振信号ＯＳＣ－のデューティー比も第１所定の範囲内にあることを示す。比較ユニット１０２によって比較された第１発振信号ＯＳＣ＋のデューティー比が第１所定の範囲内になければ、第２発振信号ＯＳＣ－のデューティー比も第１所定の範囲内にないことを示す。
【0039】
比較ユニット１０２は、第２発振信号ＯＳＣ－のデューティー比に対して比較を行う。いくつかの実施例において、比較ユニット１０２は、第２発振信号ＯＳＣ－のデューティー比が第１所定の範囲内に達するかどうかを比較する。該第１所定の範囲は、４８％～５２％であってもよい。比較ユニット１０２によって比較された第２発振信号ＯＳＣ－のデューティー比が第１所定の範囲内にあれば、第１発振信号ＯＳＣ＋のデューティー比も第１所定の範囲内にあることを示す。比較ユニット１０２によって比較された第２発振信号ＯＳＣ－のデューティー比が第１所定の範囲内になければ、第１発振信号ＯＳＣ＋のデューティー比も第１所定の範囲内にないことを示す。
【0040】
比較ユニット１０２は、第１発振信号ＯＳＣ＋のデューティー比と第２発振信号ＯＳＣ－のデューティー比に対して比較を行う。いくつかの実施例において、比較ユニット１０２は、第１発振信号ＯＳＣ＋のデューティー比と第２発振信号ＯＳＣ－のデューティー比との差分値が第１所定の差分値範囲内にあるかどうかを取得する。該所定の差分値範囲は、－４％～４％であってもよい。比較ユニット１０２によって比較された該差分値が所定の差分値範囲内にあれば、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティー比が第１所定の範囲内にあることを示し、そうでなければ、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティー比が第１所定の範囲に達していないことを示す。
【0041】
説明すべきこととして、上記第１所定の範囲及び所定の差分値範囲の数値範囲は、いずれも例示的な説明であり、本願の実施例は、第１所定の範囲及び所定の差分値範囲を限定せず、メモリの実際の性能需要に応じて、第１所定の範囲及び所定の差分値範囲を合理的に設定してもよい。
【0042】
本願の実施例において、比較ユニット１０２は、第１入力端３と第２入力端４とを含む積分ユニット１１２であって、第１入力端３は、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のうちの１つを受信し、第２入力端４は、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のうちのもう１つを受信する積分ユニット１１２と、積分ユニット１１２の出力端に接続される比較器１２２と、を備える。
【0043】
積分ユニット１１２は、２つの積分回路を含み、第１入力端３は、１つの積分回路の入力端とし、第２入力端４は、もう１つの積分回路の入力端とする。比較器１２２は、２つの積分回路の出力を比較し、高レベル又は低レベルを出力することに用いられる。
【0044】
比較ユニット１０２は、２つの積分回路によって、入力した第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－に対して積分演算を行い、積分演算の結果は、比較器１２２に入力され、比較器１２２は、比較結果を出力する。
【0045】
第１発振信号ＯＳＣ＋を正側（ｄｕｔｙ＋）とし、第２発振信号ＯＳＣ－を負側（ｄｕｔｙ－）とすることを例として、一例において、比較器１２２の出力が、高レベルであれば、第１発振信号ＯＳＣ＋のデューティー比が第２発振信号ＯＳＣ－のデューティー比よりも大きいことを示し、比較器１２２の出力が低レベルであれば、第１発振信号ＯＳＣ＋のデューティー比が第２発振信号ＯＳＣ－のデューティー比よりも小さいことを示す。
【0046】
説明すべきこととして、比較ユニット１０２の出力結果と、第１発振信号ＯＳＣ＋のデューティー比と第２発振信号ＯＳＣ－のデューティー比との対応関係は、例だけであり、本願の実施例は、高レベル及び低レベル、第１発振信号ＯＳＣ＋のデューティー比と第２発振信号ＯＳＣ－のデューティー比との対応関係を限定するものではなく、異なる出力結果を異なる第１発振信号ＯＳＣ＋のデューティー比と第２発振信号ＯＳＣ－のデューティー比との対応関係に対応させることを確保すればよい。
【0047】
図３に示すように、比較ユニット１０２の出力結果は、サンプリングクロックｃｌｋ１によってサンプリングされて出力されてもよい。本願の実施例において、比較ユニット１０２は、サンプリングクロックｃｌｋ１により駆動され、サンプリングクロックｃｌｋ１の周波数は、第１発振信号ＯＳＣ＋の周波数及び／又は第２発振信号ＯＳＣ－の周波数よりも低い。サンプリングクロックｃｌｋ１の周波数が高いほど、サンプリング誤差は、大きくなる。サンプリングクロックｃｌｋ１の周波数が低いほど、サンプリング誤差が小さくなるが、テスト時間が長くなる。従って、サンプリング誤差及びテスト時間に基づいて、サンプリングクロックｃｌｋ１の最適な周波数を総合的に選択してもよい。
【0048】
本願の実施例において、クロック生成回路は、外部クロック信号ＣＬＫを受信し、サンプリングクロックｃｌｋ１を生成することに用いられる周波数分割器１０４を更に備える。該外部クロック信号ＣＬＫは、テスターによって提供されるものであってもよく、メモリによって提供されるものであってもよい。
【0049】
また、前述から分かるように、サンプリングクロックｃｌｋ１の周波数が調整可能であれば、実際の状況に応じて、異なるサンプリングクロックｃｌｋ１周波数を選択してもよい。このため、本願の実施例において、クロック生成回路は、周波数分割器１０４に接続され、サンプリングクロックの周波数を設定することに用いられる第５レジスタ群１０５を更に備えてもよい。第５レジスタ群１０５は、モードレジスタであってもよい。第５レジスタ群１０５に関する詳細な説明は、第４レジスタ群１３１及び第６レジスタ群１４１に関する前記記述を参照してもよい。
【0050】
比較ユニット１０２の固有特性が入力偏差を引き起こす可能性があるため、比較ユニット１０２自身の入力偏差によるテスト結果の誤差を除去するために、本願の実施例において、比較ユニット１０２は更に、第１入力端と第２入力端が互換可能なものとして構成されてもよい。例えば、比較ユニット１０２は、以下のように構成されてもよい。
【0051】
積分ユニット１１２の第１入力端は、反転標識信号が低レベルである場合、第１発振信号ＯＳＣ＋を受信し、反転標識信号が高レベルである場合、第２発振信号ＯＳＣ－を受信する。積分ユニット１１２の第２入力端は、反転標識信号が低レベルである場合、第２発振信号ＯＳＣ－を受信し、反転標識信号が高レベルである場合、第１発振信号ＯＳＣ＋を受信する。メモリにおいてモードレジスタを有し、該反転標識信号は、モードレジスタによって提供されてもよい。例えば、ＬＰＤＤＲ４又はＬＰＤＤＲ５又はＬＰＤＤＲ６において、ＤＣＭ ＭＲ ＯＰ［１］であってもよく、ＤＣＭ ＭＲ ＯＰ［１］＝０は、反転標識信号が低レベルであることを表し、ＤＣＭ ＭＲ ＯＰ［１］＝１は、反転標識信号が高レベルであることを表す。
【0052】
論理ユニット１０３は、第１発振信号ＯＳＣ＋及び／又は第２発振信号ＯＳＣ－のデューティー比を調整することに用いられるカウンター１１３と、反転標識信号が低レベルである場合、比較器１２２の出力に基づいて、カウンター１１３の第１値を記憶する第１レジスタ群１２３と、反転標識信号が高レベルである場合、比較器１２２の出力に基づいて、カウンター１１３の第２値を記憶する第２レジスタ群１３３と、を備える。
【0053】
カウンター１１３の役割は、以下を更に含む。発振回路１０１から出力した第１発振信号ＯＳＣ＋のデューティー比及び第２発振信号ＯＳＣ－のデューティー比を調整し、第１発振信号ＯＳＣ＋のデューティー比及び第２発振信号ＯＳＣ－のデューティー比の変化が単調性変化であり、例えば、１つのカウント周期内にデューティー比が最小から最大に変化するか又は最大から最小に変化する。１つのカウント周期内に、比較器１２２の出力結果は、１つのみの逆転点を有し、該逆転点に対応するカウンター１１３の値は、発振回路１０１から出力した第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティー比が所定の範囲に最も近い設定であり、この値をカウンターの値として第１レジスタ群１２３又は第２レジスタ群１３３に記憶する。
【0054】
反転標識信号が低レベルである場合、比較器１２２の出力に基づいて、カウンター１１３の第１値を記憶し、該第１値は、第１レジスタ群１２３に記憶される。反転標識信号が高レベルである場合、比較器１２２の出力に基づいて、カウンター１１３の第２値を記憶し、該第２値は、第２レジスタ群１３３に記憶される。理解を容易にするために、以下、論理ユニット１０３の作動原理を詳しく説明する。
【0055】
反転標識信号が低レベルである場合、積分ユニット１１２の第１入力端は、第１発振信号ＯＳＣ＋を受信し、第２入力端は、第２発振信号ＯＳＣ－を受信し、カウンター１１３は、カウントし始まり、例えば、１つのカウント周期内に０からカウントし始まり、且つ３１までカウントし、それと同時に、発振回路１０１から出力した第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティー比も最小から最大に変化し（例えば、４０％から６０％に変化する）、又は、最大から最小に変化する。このように、１つのカウント周期（例えば、０から３１まで）内に、比較器１２２は、１つのみの逆転点を有し、該逆転点に対応するカウンター１１３の値は、第１値であり、該第１値は、発振器１１１がパスシミュレーション回路１２１を介して出力した発振信号のデューティー比が第１所定の範囲に最も近い設定であり、例えば、デューティー比が５０％に最も近い設定であり、該第１値は、第１レジスタ群１２３に記憶される。
【0056】
反転標識信号が高レベルである場合、積分ユニット１１２の第１入力端は、第２発振信号ＯＳＣ－を受信し、第２入力端は、第１発振信号ＯＳＣ＋を受信する。即ち、比較ユニット１０２の入力端は互換される。カウンター１１３は、新たなカウント周期に入り、例えば、０からカウントし始まり、且つ３１までカウントする。同様に、比較器１２２の出力逆転点に対応するカウンター１１３の第２値を第２レジスタ群１３３に記憶する。
【0057】
説明すべきこととして、０から３１までの上記カウント周期は、例示的な説明だけであり、本願の実施例において、カウンター１１３のカウント方式を限定しない。カウンター１１３は、アップカウンターに加えて、ダウンカウンターであってもよい。順次逓増又は逓減するようにカウントしてもよく、ステップ式で逓増又は逓減するようにカウントしてもよく、カウンター１１３が単一のカウント周期内に単調的に変化することを確保すればよい。
【0058】
比較ユニット１０２の第１入力端と第２入力端は互換され、２回のカウントにより発振回路１０１を制御することで、比較ユニット１０２自身の入力偏差による悪影響を除去し、テスト結果の正確性を更に向上させることができる。
【0059】
また、論理ユニット１０３は、第１レジスタ群１２３と第２レジスタ群１３３に接続され、第１レジスタ群１２３と第２レジスタ群１３３の出力に対して加減乗除演算を行うことに用いられる演算コンポーネント１４３と、演算コンポーネント１４３に接続され、演算コンポーネント１４３の出力結果を記憶することに用いられる第３レジスタ群１５３と、を更に備えてもよい。
【0060】
第１レジスタ群１２３の出力は、第１レジスタ群１２３に記憶された第１値を指し、第２レジスタ群１３３の出力は、第２レジスタ群１３３に記憶された第２値を指す。本願の実施例において、演算コンポーネント１４３は、第１値と第２値を加算して２で除算し、平均値を得て、該平均値は、演算コンポーネント１４３の出力結果とし、該平均値は、第３レジスタ群１５３に記憶される。該平均値において、比較ユニット１０２自身の入力偏差が除去されたため、該平均値は、発振回路１０１が出力した第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティー比が第１所定の範囲に最も近い設定であり、例えば、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティー比が５０％に最も近い。
【0061】
理解できるように、該平均値は、第１値と第２値を加算して２で除算した後の切り上げた整数であってもよく、第１値と第２値を加算して２で除算した後の切り下げた整数であってもよい。
【0062】
説明すべきこととして、本願の実施例において、第１値と第２値に対して平均値を求めることを例とし、他の実施例において、他の演算方式で、第１値と第２値を演算してもよい。
【0063】
第１レジスタ群１２３、第２レジスタ群１３３及び第３レジスタ群１５３は、いずれも、モードレジスタであってもよい。
【0064】
本願の実施例において、カウンター１１３は、計算機クロックによって駆動され、計算機クロックの周波数は、第１発振信号ＯＳＣ＋の周波数及び／又は第２発振信号ＯＳＣ－の周波数よりも低い。計算機クロックの周波数は調整可能であり、発振回路１０１の調整速度に基づいて、計算機クロックの周波数を合理的に選択する。
【0065】
また、サンプリングクロックの周波数は、計算機クロックの周波数と同じであってもよい。周波数分割器は更に、外部クロック信号を受信し、サンプリングクロックと計算機クロックを生成することに用いられてもよく、同様に、第５レジスタ群は更に、計算機クロックの周波数を設定することに用いられてもよい。
【0066】
第３レジスタ群１５３に記憶される値は、発振回路１０１の設定に対応する。この場合、発振回路１０１のデューティー比選択は、カウンター１１３から第３レジスタ群１５３に切り替えられ、発振回路１０１を、常に最適なデューティー比を有する第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を出力するようにする。即ち、出力した第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティー比は、いずれも第１所定の範囲内にある。理解できるように、発振回路１０１が常に最適なデューティー比で第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を出力する期間において、比較ユニット１０２は、第１発振信号ＯＳＣ＋のデューティー比及び／又は第２発振信号ＯＳＣ－のデューティー比に対して継続的に比較を行ってもよく、第１発振信号ＯＳＣ＋のデューティー比と第２発振信号ＯＳＣ－のデューティー比が所定の範囲から外れると、この問題をタイムリーに検出することができる。
【0067】
本願の実施例において、差分入力回路１２は、差分がある第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－を受信し、差分がある第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－を出力することに用いられる入力バッファーＩＢを備えてもよい。
【0068】
本願の実施例において、比較ユニット１０２は更に、差分入力回路１２の出力端に接続され、第１内部信号ＩＢＯ＋のデューティー比及び／又は第２内部信号ＩＢＯ－のデューティー比に対して比較を行い、論理ユニット１０３は更に、差分入力回路１２に接続され、比較ユニット１０２の出力結果に基づいて、差分入力回路１２を制御し、第１内部信号ＩＢＯ＋のデューティー比及び／又は第２内部信号ＩＢＯ－のデューティー比を第２所定の範囲内にすることに用いられる。
【0069】
比較ユニット１０２を用いて、第１内部信号ＩＢＯ＋のデューティー比と第２内部信号ＩＢＯ－のデューティー比に対して検出を行う。
【0070】
第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－が差分信号であるため、第１内部信号ＩＢＯ＋のデューティー比と第２内部信号ＩＢＯ－のデューティー比の和は、１００％である。比較ユニット１０２を設置することで、差分がある第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比の大きさを検出する。比較ユニット１０２が第１内部信号ＩＢＯ＋のデューティー比及び／又は第２内部信号ＩＢＯ－のデューティー比に対して比較を行うことは、以下の３つのケースのうちの少なくとも１つを含む。
【0071】
比較ユニット１０２は、第１内部信号ＩＢＯ＋のデューティー比に対して比較を行う。いくつかの実施例において、比較ユニット１０２は、第１内部信号ＩＢＯ＋のデューティー比が第２所定の範囲内に達するかどうかを比較する。例えば、該第２所定の範囲は、４８％～５２％であってもよい。比較ユニット１０２によって比較された第１内部信号ＩＢＯ＋のデューティー比が第２所定の範囲内にあれば、第２内部信号ＩＢＯ－のデューティー比も第２所定の範囲内にあることを示す。比較ユニット１０２によって比較された第１内部信号ＩＢＯ＋のデューティー比が第２所定の範囲内になければ、第２内部信号ＩＢＯ－のデューティー比も第２所定の範囲内にないことを示す。
【0072】
比較ユニット１０２は、第２内部信号ＩＢＯ－のデューティー比に対して比較を行う。いくつかの実施例において、比較ユニット１０２は、第２内部信号ＩＢＯ－のデューティー比が第２所定の範囲内に達するかどうかを比較する。該第２所定の範囲は、４８％～５２％であってもよい。比較ユニット１０２によって比較された第２内部信号ＩＢＯ－のデューティー比が第２所定の範囲内にあれば、第１内部信号ＩＢＯ＋のデューティー比も第２所定の範囲内にあることを示す。比較ユニット１０２によって比較された第２内部信号ＩＢＯ－のデューティー比が第２所定の範囲内になければ、第１内部信号ＩＢＯ＋のデューティー比も第２所定の範囲内にないことを示す。
【0073】
比較ユニット１０２は、第１内部信号ＩＢＯ＋のデューティー比と第２内部信号ＩＢＯ－のデューティー比に対して比較を行う。いくつかの実施例において、比較ユニット１０２は、第１内部信号ＩＢＯ＋のデューティー比と第２内部信号ＩＢＯ－のデューティー比との差分値が所定の差分値範囲内にあるかどうかを取得する。該所定の差分値範囲は、－４％～４％であってもよい。比較ユニット１０２によって比較された該差分値が所定の差分値範囲内にあれば、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比が第２所定の範囲内にあることを示し、そうでなければ、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比が第２所定の範囲に達していないことを示す。
【0074】
説明すべきこととして、上記第２所定の範囲及び所定の差分値範囲の数値範囲は、いずれも例示的な説明であり、本願の実施例は、第２所定の範囲及び所定の差分値範囲を限定せず、メモリの実際の性能需要に応じて、第２所定の範囲及び所定の差分値範囲を合理的に設定してもよい。
【0075】
これに応じて、積分ユニット１１２にとって、更に、第１入力端３が第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のうちの１つを受信し、第２入力端４が第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のうちのもう１つを受信するように構成されてもよい。比較ユニット１０２は、２つの積分回路によって、入力した第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－に対して積分演算を行い、積分演算の結果は、比較器１２２に入力され、比較器１２２は、比較結果を出力する。
【0076】
第１内部信号ＩＢＯ＋を正側（ｄｕｔｙ＋）とし、且つ第２内部信号ＩＢＯ－を負側（ｄｕｔｙ－）とすることを例として、一例において、比較器１２２の出力が、高レベルであれば、第１内部信号ＩＢＯ＋のデューティー比が第２内部信号ＩＢＯ－のデューティー比よりも大きいことを示し、比較器１２２の出力が低レベルであれば、第１内部信号ＩＢＯ＋のデューティー比が第２内部信号ＩＢＯ－のデューティー比よりも小さいことを示す。
【0077】
説明すべきこととして、比較ユニット１０２の出力結果と、第１内部信号ＩＢＯ＋のデューティー比と第２内部信号ＩＢＯ－のデューティー比との対応関係は、例だけであり、本願の実施例は、高レベル及び低レベル、第１内部信号ＩＢＯ＋のデューティー比と第２内部信号ＩＢＯ－のデューティー比との対応関係を限定するものではなく、異なる出力結果を異なる第１内部信号ＩＢＯ＋のデューティー比と第２内部信号ＩＢＯ－のデューティー比との対応関係に対応させることを確保すればよい。
【0078】
比較ユニット１０２の固有特性が入力偏差を引き起こす可能性があるため、比較ユニット１０２自身の入力偏差によるテスト結果の誤差を除去するために、本願の実施例において、比較ユニット１０２は更に、第１入力端３と第２入力端４が互換可能なものとして構成されてもよい。比較ユニット１０２は、以下のように構成されてもよい。
【0079】
積分ユニット１１２の第１入力端３は、反転標識信号が低レベルである場合、第１内部信号ＩＢＯ＋を受信し、反転標識信号が高レベルである場合、第２内部信号ＩＢＯ－を受信する。積分ユニット１１２の第２入力端４は、反転標識信号が低レベルである場合、第２内部信号ＩＢＯ－を受信し、反転標識信号が高レベルである場合、第１内部信号ＩＢＯ＋を受信する。メモリにおいてモードレジスタを有し、該反転標識信号は、モードレジスタによって提供されてもよい。例えば、ＬＰＤＤＲ４又はＬＰＤＤＲ５又はＬＰＤＤＲ６において、反転標識信号は、ＤＣＭ ＭＲ ＯＰ［１］と定義されてもよく、ＤＣＭ ＭＲ ＯＰ［１］＝０は、反転標識信号が低レベルであることを表し、ＤＣＭ ＭＲ ＯＰ［１］＝１は、反転標識信号が高レベルであることを表す。
【0080】
論理ユニット１０３は、比較ユニット１０２の検出結果に基づいて、差分入力回路１０１を制御し、差分入力回路１０１の回路特性を調整し、調整後の差分入力回路１０１から出力した第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比を第２所定の範囲内に達させる。
【0081】
カウンター１１３は更に、第１内部信号ＩＢＯ＋及び／又は第２内部信号ＩＢＯ－のデューティー比を調整することに用いられ、第１レジスタ群１２３は、反転標識信号が低レベルである場合、比較器１２２の出力に基づいて、カウンター１１３の第１値を記憶し、第２レジスタ群１３３は、反転標識信号が高レベルである場合、比較器１２２の出力に基づいて、カウンター１１３の第２値を記憶する。
【0082】
カウンター１１３の役割は、以下を更に含む。差分入力回路１０１の回路特性を調整し、第１内部信号ＩＢＯ＋のデューティー比及び第２内部信号ＩＢＯ－のデューティー比を変え、第１内部信号ＩＢＯ＋のデューティー比及び第２内部信号ＩＢＯ－のデューティー比の変化が単調性変化であり、例えば、１つのカウント周期内にデューティー比が最小から最大に変化するか又は最大から最小に変化する。１つのカウント周期内に、比較器１２２の出力結果は、１つのみの逆転点を有し、該逆転点に対応するカウンター１１３の値は、差分入力回路１０１から出力した第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比が第２所定の範囲に最も近い設定であり、この値をカウンター１１３の値として第１レジスタ群１２３又は第２レジスタ群１３３に記憶する。
【0083】
反転標識信号が低レベルである場合、比較器１２２の出力に基づいて、カウンター１１３の第１値を記憶し、該第１値は、第１レジスタ群１２３に記憶される。反転標識信号が高レベルである場合、比較器１２２の出力に基づいて、カウンター１１３の第２値を記憶し、該第２値は、第２レジスタ群１３３に記憶される。理解を容易にするために、以下、論理ユニット１０３の作動原理を詳しく説明する。
【0084】
反転標識信号が低レベルである場合、積分ユニット１１２の第１入力端３は、第１内部信号ＩＢＯ＋を受信し、第２入力端４は、第２内部信号ＩＢＯ－を受信し、カウンター１１３は、カウントし始まり、例えば、１つのカウント周期内に０からカウントし始まり、且つ３１までカウントし、それと同時に、差分入力回路１０１から出力した第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比も最小から最大に変化し（例えば、４０％から６０％に変化する）、又は、最大から最小に変化する。このように、１つのカウント周期（例えば、０から３１まで）内に、比較器１２２は、１つのみの逆転点を有し、該逆転点に対応するカウンター１１３の値は、第１値であり、該第１値は、差分入力回路１０１が出力した第１内部信号ＩＢＯ＋のデューティー比が第２所定の範囲に最も近い設定であり、例えば、デューティー比が５０％に最も近い設定であってもよく、該第１値は、第１レジスタ群１２３に記憶される。
【0085】
反転標識信号が高レベルである場合、積分ユニット１１２の第１入力端３は、第２内部信号ＩＢＯ－を受信し、第２入力端４は、第１内部信号ＩＢＯ＋を受信する。即ち、比較ユニット１０２の入力端は、互換される。カウンター１１３は、新たなカウント周期に入り、例えば、改めて０からカウントし始まり、且つ３１までカウントする。同様に、比較器１２２の出力逆転点に対応するカウンター１１３の第２値を第２レジスタ群１３３に記憶する。
【0086】
説明すべきこととして、０から３１までの上記カウント周期は、例示的な説明だけであり、本願の実施例において、カウンター１１３のカウント方式を限定しない。カウンター１１３は、アップカウンターに加えて、ダウンカウンターであってもよい。順次逓増又は逓減するようにカウントしてもよく、ステップ式で逓増又は逓減するようにカウントしてもよく、カウンター１１３が単一のカウント周期内に単調的に変化することを確保すればよい。
【0087】
比較ユニット１０２の第１入力端３と第２入力端４は互換され、２回のカウントにより差分入力回路１０１を制御することで、比較ユニット１０２自身の入力偏差による悪影響を除去し、テスト結果の正確性を更に向上させることができる。
【0088】
また、論理ユニット１０３は、第１レジスタ群１２３と第２レジスタ群１３３に接続され、第１レジスタ群１２３と第２レジスタ群１３３の出力に対して加減乗除演算を行うことに用いられる演算コンポーネント１４３と、演算コンポーネント１４３に接続され、演算コンポーネント１４３の出力結果を記憶することに用いられる第３レジスタ群１５３と、を更に備えてもよい。
【0089】
第１レジスタ群１２３の出力は、第１レジスタ群１２３に記憶された第１値を指し、第２レジスタ群１３３の出力は、第２レジスタ群１３３に記憶された第２値を指す。本願の実施例において、演算コンポーネント１４３は、第１値と第２値を加算して２で除算し、平均値を得て、該平均値は、演算コンポーネント１４３の出力結果とし、該平均値は、第３レジスタ群１５３に記憶される。該平均値において、比較ユニット１０２自身の入力偏差が除去されたため、該平均値は、差分入力回路１０１が出力した第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比が第２所定の範囲に最も近い設定であり、例えば、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比が５０％に最も近い。
【0090】
理解できるように、該平均値は、第１値と第２値を加算して２で除算した後の切り上げた整数であってもよく、第１値と第２値を加算して２で除算した後の切り下げた整数であってもよい。
【0091】
説明すべきこととして、本願の実施例において、第１値と第２値に対して平均値を求めることを例とし、他の実施例において、他の演算方式で、第１値と第２値を演算してもよい。
【0092】
本願の実施例において、カウンター１１３は、計算機クロックによって駆動され、計算機クロックの周波数は、第１内部信号ＩＢＯ＋の周波数及び／又は第２内部信号ＩＢＯ－の周波数よりも低い。計算機クロックの周波数は調整可能であり、差分入力回路１０１の調整速度に基づいて、計算機クロックの周波数を合理的に選択する。
【0093】
また、サンプリングクロックの周波数は、計算機クロックの周波数と同じであってもよい。周波数分割器は更に、外部クロック信号を受信し、サンプリングクロックと計算機クロックを生成することに用いられてもよく、同様に、第５レジスタ群は更に、計算機クロックの周波数を設定することに用いられてもよい。
【0094】
第３レジスタ群１５３に記憶される値は、差分入力回路１０１の設定に対応する。この場合、差分入力回路１０１のデューティー比選択は、カウンター１１３から第３レジスタ群１５３に切り替えられ、差分入力回路を、常に最適なデューティー比を有する第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－を出力するようにする。理解できるように、差分入力回路１０１が常に最適なデューティー比で第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－を出力する期間において、比較ユニット１０２は、第１内部信号ＩＢＯ＋のデューティー比及び／又は第２内部信号ＩＢＯ－のデューティー比に対して継続的に比較を行ってもよく、第１内部信号ＩＢＯ＋のデューティー比と第２内部信号ＩＢＯ－のデューティー比が第２所定の範囲から外れると、この問題をタイムリーに検出することができる。
【0095】
いくつかの実施例において、前記メモリは、第２セレクター１３を更に備え、第１発振信号ＯＳＣ＋、第２発振信号ＯＳＣ－、第１外部信号ＰＡＤ＋、第２外部信号ＰＡＤ－は、いずれも、第２セレクターを介して差分入力回路１２に接続され、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を第１差分対信号と記し、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－を第２差分対信号と記し、第２セレクター１３は、第１差分対信号と第２差分対信号のうちの１つを選択して差分入力回路に入力することに用いられる。
【0096】
差分入力回路１２は、差分がある第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を受信し、差分がある第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－を出力することもできる。差分入力回路１２が固有の回路特性を有するため、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティー比が第１所定の範囲内にあっても、差分入力回路１２による出力で得た第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比が外れる可能性がある。そのため、比較ユニット１０２を用いて、第１内部信号ＩＢＯ＋のデューティー比と第２内部信号ＩＢＯ－のデューティー比に対して検出を行い、検出結果に基づいて、差分入力回路１２を制御する。制御方法に用いられるメカニズムは、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－に関わる、差分入力回路１２に対する前記制御メカニズムと同じであるため、詳細な説明を省略する。
【0097】
第２セレクター１３の制御端は、較正イネーブル信号ｄｃａを受信し、較正イネーブル信号ｄｃａが低レベルである場合、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－は、差分入力回路１２に入力され、較正イネーブル信号が高レベルである場合、前記第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－は、差分入力回路１２に入力される。
【0098】
較正イネーブル信号ｄｃａが高レベルであれば、メモリは、デューティー比較正状態に入り、デューティー比が第１所定の範囲内にある第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－は、差分入力回路１２に入力され、デューティー比較正又はデューティー比調整を実行し、ＤＣＡ機能を実現させる。較正イネーブル信号ｄｃａが低レベルであれば、メモリは、デューティー比較正状態から離れ、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－は、差分入力回路１２に入力され、デューティー比検出又はデューティー比監視を実行し、ＤＣＭ機能を実現させる。また、較正イネーブル信号ｄｃａが低レベルであれば、メモリも、デューティー比較正状態であってもよく、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－が差分入力回路１０１に入力され、デューティー比検出又はデューティー比監視を実行した後、差分入力回路１２に対して調整を行い、デューティー比較正又はデューティー比調整を実行し、ＤＣＡ機能を実現させる。
【0099】
説明すべきこととして、他の実施例において、以下のように設定されてもよい。較正イネーブル信号が高レベルである場合、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－は、差分入力回路に入力され、較正イネーブル信号が低レベルである場合、前記第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－は、差分入力回路に入力される。
【0100】
本願の実施例において、メモリは、第１セレクター１４を更に備えてもよく、第１発振信号ＯＳＣ＋、第２発振信号ＯＳＣ－、第１内部信号ＩＢＯ＋、第２内部信号ＩＢＯ－、第１外部信号ＰＡＤ＋、第２外部信号ＰＡＤ－は、いずれも、第１セレクター１４を介して比較ユニット１０２に接続され、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を第１差分対信号と記し、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－を第２差分対信号と記し、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－を第３差分対信号と記し、第１セレクター１４は、第１差分対信号、第２差分対信号及び第３差分対信号のうちの１つを選択して比較ユニット１０２に入力することに用いられる。
【0101】
第１セレクター１４の制御端は、選択イネーブル信号（Ｓｅｌｅｃｔ Ｅｎａｂｌｅ Ｓｉｇｎａｌ：ＳＥＬ）を受信し、選択イネーブル信号ＳＥＬに基づいて、第１差分対信号、第２差分対信号及び第３差分対信号のうちの１つを選択して比較ユニット１０２に入力する。第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティー比に対して監視を行う必要があれば、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を選択して比較ユニット１０２に入力する。第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－のデューティー比に対して監視を行う必要があれば、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－を選択して比較ユニット１０２に入力する。第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比に対して監視を行う必要があれば、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－を選択して比較ユニット１０２に入力する。
【0102】
本願の実施例によるメモリを深く理解するために、以下、本願の実施例によるメモリの作動原理を詳しく説明する。
【0103】
メモリは、ＤＣＭイネーブル信号に基づいて、メモリをＤＣＭ状態に入らせる。
【0104】
選択イネーブル信号ＳＥＬに基づいて、外部から入力した差分信号（第１外部信号ＰＡＤ＋／第２外部信号ＰＡＤ－）、内部に内蔵した高速差分信号（第１発振信号ＯＳＣ＋／第２発振信号ＯＳＣ－）、又は内部の差分信号（第１内部信号ＩＢＯ＋／第２内部信号ＩＢＯ－）を選択してＤＣＭの入力信号とする。以下、内部に内蔵した高速差分信号を選択することを例とする。ＤＣＭイネーブル信号は、該当するレベルを有し、発振器は、作動し始まり、第４レジスタ群を設置することで、較正されるべき周波数を選択する。発振器は、第１初期発振信号と第２初期発振信号を生成し、パスシミュレーション回路に入力する。第６レジスタ群は、パスシミュレーション回路を制御し、パスシミュレーション回路の出力状態を選択し、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を出力する。
【0105】
ＤＣＭイネーブル信号と選択イネーブル信号ＳＥＬにより共同で制御を行い、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を選択し、比較ユニット１０２に入力する。
【0106】
比較ユニット１０２は、各サンプリング周期で一回サンプリングを行い、比較結果を出力し、論理ユニット１０３は、比較結果に基づいて、発振回路に対して調整を行い、第３レジスタ群内の値を発振回路の設定とし、第１所定の範囲内にあるデューティー比を有する第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－の出力を確保する。
【0107】
選択イネーブル信号を切り替え、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を、二者択一的な第２セレクター１３によって差分入力回路１２に入力し、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－を出力し、差分入力回路１２の出力を、三者択一的な第１セレクター１４によって比較ユニット１０２に入力し、比較ユニット１０２は、各サンプリング周期で一回サンプリングを行い、比較結果を出力する。この場合、ＤＣＭのみを行えば、この時の比較結果を出力してもよい。ＤＣＡを選択すれば、ＤＣＡイネーブル信号を設定し、メモリをＤＣＡ状態に入らせ、差分入力回路１２に対して制御と調整を行い、第３レジスタ群内の値を差分入力回路１２の設定とし、第１所定の範囲内にあるデューティー比を有する第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－の出力を確保する。
【0108】
上記は、テストモードでのメモリのＤＣＭ／ＤＣＭであり、差分入力回路１２が最適な設定を有することを確保することができる。
【0109】
ＤＣＭ／ＤＣＡ状態から離れ、発振回路１０１をオフにし、第２セレクターによって、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－を差分入力回路１２に出力し、メモリが正常な作動モードに入ることができる。これに応じて、再びＤＣＭ／ＤＣＡ状態に入って、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－が差分入力回路を通過した後に生成した第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比に対して監視と較正を行ってもよい。第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比のみに対して監視を行えば、比較結果を出力する。第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比に対して較正を行う必要もあれば、クロック生成回路１１は、差分入力回路１２を制御し、差分入力回路１２の回路特性を調整し、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比を第２所定の範囲内にする。
【0110】
本願の実施例によるメモリに備えられるクロックデューティー比較正機能を更に深く理解するために、以下、メモリの操作ステップを参照しながら、詳しく説明する。図６は、本願の実施例によるメモリの操作ステップのフローチャートである。一例において、メモリの操作ステップは、以下を含んでもよい。
【0111】
ステップＳ１において、発振回路が第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を生成し、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－とは、周波数が同じであり、位相が逆であり、第１発振信号ＯＳＣ＋は、初期デューティー比を有する。
【0112】
該初期デューティー比は、第１所定の範囲内であってもよく、例えば、初期デューティー比は、４８％～５２％である。該初期デューティー比は、第１所定の範囲に達していなくてもよく、例えば、初期デューティー比は、４５％である。なお、第１発振信号ＯＳＣ＋のデューティー比と第２発振信号ＯＳＣ－のデューティー比の和は、１００％である。
【0113】
ステップＳ２において、比較ユニットが第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を受信し、第１発振信号ＯＳＣ＋のデューティー比又は第２発振信号ＯＳＣ－のデューティー比に対して比較を行う。
【0114】
反転標識信号が低レベルである場合、比較ユニットは、第１発振信号ＯＳＣ＋のデューティー比に対して比較を行う。例えば、比較ユニットは、第１発振信号ＯＳＣ＋のデューティー比が所定のデューティー比に等しいかどうかを判断してもよい。所定のデューティー比よりも小さければ、比較ユニットは、低レベルを出力し、所定のデューティー比以上であれば、比較ユニットは、高レベルを出力する。反転標識信号が高レベルである場合、比較ユニットは、第２発振信号ＯＳＣ－のデューティー比に対して比較を行う。例えば、比較ユニットは、第２発振信号ＯＳＣ－のデューティー比が所定のデューティー比に等しいかどうかを判断してもよい。所定のデューティー比よりも小さければ、比較ユニットは、低レベルを出力し、所定のデューティー比以上であれば、比較ユニットは、高レベルを出力する。該所定のデューティー比は、例えば、５０％であってもよい。該比較ユニットの出力は、高レベル及び低レベルと第１発振信号ＯＳＣ＋のデューティー比と第２発振信号ＯＳＣ－のデューティー比との対応関係を限定するものではなく、異なる出力結果を異なる第１発振信号ＯＳＣ＋のデューティー比と第２発振信号ＯＳＣ－のデューティー比との対応関係に対応させることを確保すればよい。
【0115】
比較ユニットの出力結果は更に、第１発振信号ＯＳＣ＋のデューティー比と第２発振信号ＯＳＣ－のデューティー比との差分値を表すこともできる。例えば、比較ユニットの出力結果が高レベルであれば、第１発振信号ＯＳＣ＋のデューティー比が第２発振信号ＯＳＣ－のデューティー比よりも大きいことを表す。比較ユニットの出力結果が低レベルであれば、第１発振信号ＯＳＣ＋のデューティー比が第２発振信号ＯＳＣ－のデューティー比よりも小さいことを表す。第１発振信号ＯＳＣ＋のデューティー比と第２発振信号ＯＳＣ－のデューティー比の和は、１００％である。例えば、第１発振信号ＯＳＣ＋のデューティー比が４９％から５１％に変わる時、比較ユニットの出力結果は、低レベルから高レベルに変わる。
【0116】
比較ユニットは、第１入力端と第２入力端とを含む積分ユニットであって、第１入力端は、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のうちの１つを受信し、第２入力端は、第２発振信号ＯＳＣ－と第１発振信号ＯＳＣ＋のうちのもう１つを受信する、積分ユニットと、積分ユニットの出力端に接続される比較器と、を備える。
【0117】
反転標識信号が低レベルである場合、第１入力端は、第１発振信号ＯＳＣ＋を受信し、第２入力端は、第２発振信号ＯＳＣ－を受信する。比較器は、第１発振信号ＯＳＣ＋のデューティー比に対して比較を行い、該当する出力を有する。比較器が第１発振信号ＯＳＣ＋のデューティー比に対して比較を行うことは、第１発振信号ＯＳＣ＋のデューティー比と第２発振信号ＯＳＣ－のデューティー比を比較すること、又は、第１発振信号ＯＳＣ＋のデューティー比と所定のデューティー比を比較することであってもよい。
【0118】
反転標識信号が高レベルである場合、第１入力端は、第２発振信号ＯＳＣ－を受信し、第２入力端は、第１発振信号ＯＳＣ＋を受信する。比較器は、第２発振信号ＯＳＣ－のデューティー比に対して比較を行い、該当する出力を有する。比較器が第２発振信号ＯＳＣ－のデューティー比に対して比較を行うことは、第２発振信号ＯＳＣ－のデューティー比と第１発振信号ＯＳＣ＋のデューティー比を比較すること、又は、第２発振信号ＯＳＣ－のデューティー比と所定のデューティー比を比較することであってもよい。
【0119】
ステップＳ３において、論理ユニットが比較ユニットの出力結果に基づいて、発振回路を制御し、発振回路が生成した前記第１発振信号ＯＳＣ＋のデューティー比を初期デューティー比から所定のデューティー比に変化する。
【0120】
該所定のデューティー比は、第１所定の範囲内にある。いくつかの実施例において、論理ユニットは、カウンターと、第１レジスタ群と、第２レジスタ群とを備える。カウンターにより発振回路を制御することで、第１発振信号ＯＳＣ＋のデューティー比と第２発振信号ＯＳＣ－のデューティー比を調整する。
【0121】
反転標識信号が低レベルである場合、カウンターは、ＭからＮまでカウントする。カウンターがＭである場合、第１発振信号ＯＳＣ＋に対応するデューティー比は、Ｐ％であり、カウンターがＮである場合、第１発振信号ＯＳＣ＋に対応するデューティー比は、Ｑ％である。比較ユニットの出力結果が低レベルから高レベルに変わる場合、この時のカウンターに対応するカウンター値を前記第１レジスタ群に記憶する。例えば、Ｍは、０であってもよく、Ｎは、３１であってもよく、Ｐは、４５であってもよく、Ｑは、５５であってもよく、初期デューティー比は、４５％であってもよく、他の値であってもよい。
【0122】
反転標識信号が高レベルである場合、カウンターは、ＭからＮまでカウントする。カウンターがＭである場合、第２発振信号ＯＳＣ－に対応するデューティー比は、Ｑ％であり、カウンターがＮである場合、第２発振信号ＯＳＣ－に対応するデューティー比は、Ｐ％である。比較ユニットの出力結果が高レベルから低レベルに変わる場合、この時のカウンターに対応するカウンター値を第２レジスタ群に記憶する。例えば、Ｍは、０であってもよく、Ｎは、３１であってもよく、Ｐは、４５であってもよく、Ｑは、５５であってもよく、初期デューティー比は、４５％であってもよく、他の値であってもよい。
【0123】
ＭとＮは、いずれも整数であり、Ｍは、Ｎよりも小さく、ＰとＱは、いずれも正の整数であり、Ｐは、５０よりも小さく、Ｑは、５０よりも大きい。初期デューティー比は、例えば、１％～９９％の任意の値であってもよく、所定のデューティー比は、例えば、４８％～５２％の任意の値であってもよく、ひいては、所定のデューティー比は、５０％に等しくてもよい。
【0124】
反転標識信号が低レベルである場合、第１入力端は、第１発振信号ＯＳＣ＋を受信し、第２入力端は、第２発振信号ＯＳＣ－を受信する。カウンターは、１つのカウント周期内で０から３１までカウントする。比較ユニットの出力結果が低レベルである場合、第１発振信号ＯＳＣ＋のデューティー比が第２発振信号ＯＳＣ－のデューティー比よりも小さいことを示す。比較ユニットの出力結果が高レベルである場合、第１発振信号ＯＳＣ＋のデューティー比が第２発振信号ＯＳＣ－のデューティー比よりも大きいことを示す。従って、比較ユニットの出力結果が低レベルから高レベルにジャンプすることは、１つの逆転点を有することに対応し、該逆転点に対応するカウンターのカウンター値は、第１値として第１レジスタ群に記憶される。
【0125】
反転標識信号が高レベルである場合、第１入力端は、第２発振信号ＯＳＣ－を受信し、第２入力端は、第１発振信号ＯＳＣ＋を受信する。カウンターは、１つのカウント周期内で０から３１までカウントする。比較ユニットの出力結果が高レベルである場合、第１発振信号ＯＳＣ＋のデューティー比が第２発振信号ＯＳＣ－のデューティー比よりも小さいことを示す。比較ユニットの出力結果が低レベルである場合、第１発振信号ＯＳＣ＋のデューティー比が第２発振信号ＯＳＣ－のデューティー比よりも大きいことを示す。従って、比較ユニットの出力結果が高レベルから低レベルにジャンプすることは、１つの逆転点を有することに対応し、該逆転点に対応するカウンターのカウンター値は、第２値として第２レジスタ群に記憶される。
【0126】
説明すべきこととして、反転標識信号が低レベルである場合、カウンターは、０から３１までカウントし、第１発振信号ＯＳＣ＋のデューティー比は、単調的に変化する。例えば、所定のステップ式で逓増してもよく、例えば、カウンターのカウンター値が１増加する毎に第１発振信号ＯＳＣ＋のデューティー比が（（５５－４５）／３２）％増加する。同様に、反転標識信号が高レベルである場合、カウンターは、０から３１までカウントし、第２発振信号ＯＳＣ－のデューティー比は、単調的に変化する。例えば、所定のステップ式で逓増してもよく、例えば、カウンターのカウンター値が１増加する毎に第２発振信号ＯＳＣ－のデューティー比が（（５５－４５）／３２）％増加する。
【0127】
論理ユニットは、演算コンポーネントと、第３レジスタ群と、を更に備え、演算コンポーネントは、第１レジスタ群と第２レジスタ群の出力に対して加減乗除演算を行い、得た値Ｌを第３レジスタ群に記憶し、Ｌは、正の整数であり、Ｌは、Ｍ以上且つＮ以下である。
【0128】
本願の実施例において、値Ｌは、第１値と第２値を加算して２で除算したものであり、即ち値Ｌは、第１値と第２値の平均値であり、該値Ｌは、発振回路から出力した第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－が所定の範囲に達することに対応する設定である。つまり、値Ｌに対応する第１発振信号ＯＳＣ＋のデューティー比は所定のデューティー比であり、該所定のデューティー比は、４８％～５２％であってもよく、例えば、５０％である。
【0129】
値Ｌを取得した後、カウンターによって発振回路を制御することなく、値Ｌを発振回路の設定とすることで、発振回路から、所定のデューティー比を有する第１発振信号ＯＳＣ＋を出力させ、対応的に、第２発振信号ＯＳＣ－もデューティー比が要件に合致する発振信号である。
【0130】
ステップＳ４において、差分入力回路が第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を受信し、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－とは、周波数が同じであり、位相が逆であり、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティー比は、第１所定の範囲内にあり、差分入力回路は、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－を出力する。
【0131】
第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－は、安定するデューティー比を有する信号であり、例えば、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティー比はいずれも５０％である。
【0132】
ステップＳ５において、比較ユニットは第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－を受信し、第１内部信号ＩＢＯ＋のデューティー比又は第２内部信号ＩＢＯ－のデューティー比に対して比較を行う。
【0133】
差分入力回路から出力した第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比に偏差がある可能性がある。例えば、第１内部信号ＩＢＯ＋のデューティー比は、４０％に変わり、第２内部信号ＩＢＯ－のデューティー比は、６０％に変わる。
【0134】
反転標識信号が低レベルである場合、比較ユニットは、第１内部信号ＩＢＯ＋のデューティー比に対して比較を行い、反転標識信号が高レベルである場合、比較ユニットは、第２内部信号ＩＢＯ－のデューティー比に対して比較を行う。
【0135】
比較ユニットは、第１入力端と第２入力端とを含む積分ユニットであって、第１入力端は、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のうちの１つを受信し、第２入力端は、第２内部信号ＩＢＯ－と第１内部信号ＩＢＯ＋のうちのもう１つを受信する、積分ユニットと、積分ユニットの出力端に接続される比較器と、を備える。
【0136】
反転標識信号が低レベルである場合、第１入力端は、第１内部信号ＩＢＯ＋を受信し、第２入力端は、第２内部信号ＩＢＯ－を受信する。比較器は、第１内部信号ＩＢＯ＋のデューティー比に対して比較を行い、該当する出力を有する。比較器が第１内部信号ＩＢＯ＋のデューティー比に対して比較を行うことは、第１内部信号ＩＢＯ＋のデューティー比と第２内部信号ＩＢＯ－のデューティー比を比較すること、又は、第１内部信号ＩＢＯ＋のデューティー比と所定のデューティー比を比較することであってもよい。
【0137】
反転標識信号が高レベルである場合、第１入力端は、第２内部信号ＩＢＯ－を受信し、第２入力端は、第１内部信号ＩＢＯ＋を受信する。比較器は、第２内部信号ＩＢＯ－のデューティー比に対して比較を行い、該当する出力を有する。比較器が第２内部信号ＩＢＯ－のデューティー比に対して比較を行うことは、第２内部信号ＩＢＯ－のデューティー比と第１内部信号ＩＢＯ＋のデューティー比を比較すること、又は、第２内部信号ＩＢＯ－のデューティー比と所定のデューティー比を比較することであってもよい。
【0138】
比較ユニットの出力結果は、第１内部信号ＩＢＯ＋のデューティー比と第２内部信号ＩＢＯ－のデューティー比との差分値を表す。例えば、比較ユニットの出力結果が高レベルであれば、第１内部信号ＩＢＯ＋のデューティー比が第２内部信号ＩＢＯ－のデューティー比よりも大きいことを表す。比較ユニットの出力結果が低レベルであれば、第１内部信号ＩＢＯ＋のデューティー比が第２内部信号ＩＢＯ－のデューティー比よりも小さいことを表す。
【0139】
ステップＳ６において、論理ユニットは比較ユニットの出力結果に基づいて、差分入力回路を制御し、第１内部信号ＩＢＯ＋のデューティー比及び／又は第２内部信号ＩＢＯ－のデューティー比を第２所定の範囲内に達させる。
【0140】
論理ユニットは、カウンターと、第１レジスタ群と、第２レジスタ群とを備える。カウンターにより差分入力回路を制御することで、第１内部信号ＩＢＯ＋のデューティー比と第２内部信号ＩＢＯ－のデューティー比を調整する。
【0141】
反転標識信号が低レベルである場合、カウンターは、ＵからＶまでカウントする。カウンターがＵである場合、第１内部信号ＩＢＯ＋に対応するデューティー比がＸ％であり、カウンターがＶである場合、第１内部信号ＩＢＯ＋に対応するデューティー比は、Ｙ％である。比較ユニットの出力結果が低レベルから高レベルに変わる場合、この時のカウンターに対応するカウンター値を前記第１レジスタ群に記憶する。例えば、Ｕは、０であってもよく、Ｖは、７であってもよく、Ｘは、４０であってもよく、Ｙは、６０％であってもよい。
【0142】
反転標識信号が低レベルである場合、カウンターは、ＵからＶまでカウントする。カウンターがＵである場合、第２内部信号ＩＢＯ－に対応するデューティー比は、Ｙ％であり、カウンターがＶである場合、第２内部信号ＩＢＯ－に対応するデューティー比は、Ｘ％である。比較ユニットの出力結果が高レベルから低レベルに変わる場合、この時のカウンターに対応するカウンター値を第２レジスタ群に記憶する。例えば、Ｕは、０であってもよく、Ｖは、７であってもよく、Ｘは、４０であってもよく、Ｙは、６０％であってもよい。
【0143】
例えば、反転標識信号が低レベルである場合、第１入力端は、第１内部信号ＩＢＯ＋を受信し、第２入力端は、第２内部信号ＩＢＯ－を受信する。カウンターは、１つのカウント周期内で０から７までカウントする。比較ユニットの出力結果が低レベルである場合、第１内部信号ＩＢＯ＋のデューティー比が第２内部信号ＩＢＯ－のデューティー比よりも小さいことを示す。比較ユニットの出力結果が高レベルである場合、第１内部信号ＩＢＯ＋のデューティー比が第２内部信号ＩＢＯ－のデューティー比よりも大きいことを示す。従って、比較ユニットの出力結果が低レベルから高レベルにジャンプすることは、１つの逆転点を有することに対応し、例えば、この時、カウンターの値は、３であり、該逆転点に対応するカウンターのカウンター値３は、第１値として第１レジスタ群に記憶される。
【0144】
例えば、反転標識信号が高レベルである場合、第１入力端は、第２内部信号ＩＢＯ－を受信し、第２入力端は、第１内部信号ＩＢＯ＋を受信する。カウンターは、１つのカウント周期内で０から７までカウントする。比較ユニットの出力結果が高レベルである場合、第１内部信号ＩＢＯ＋のデューティー比が第２内部信号ＩＢＯ－のデューティー比よりも小さいことを示す。比較ユニットの出力結果が低レベルである場合、第１内部信号ＩＢＯ＋のデューティー比が第２内部信号ＩＢＯ－のデューティー比よりも大きいことを示す。従って、比較ユニットの出力結果が高レベルから低レベルにジャンプすることは、１つの逆転点を有することに対応し、例えば、この時、カウンターの値は、４であり、該逆転点に対応するカウンターのカウンター値４は、第２値として第２レジスタ群に記憶される。
【0145】
説明すべきこととして、反転標識信号が低レベルである場合、カウンターは、０から７までカウントし、第１内部信号ＩＢＯ＋のデューティー比は、単調的に変化する。例えば、第１内部信号ＩＢＯ＋のデューティー比は、所定のステップ式で逓増してもよく、例えば、カウンターのカウンター値が１増加する毎に第１内部信号ＩＢＯ＋のデューティー比が（（６０－４０）／８）％増加する。同様に、反転標識信号が高レベルである場合、カウンターは、０から７までカウントし、第２内部信号ＩＢＯ－のデューティー比は、単調的に変化する。例えば、第１内部信号ＩＢＯ＋のデューティー比は、所定のステップ式で逓増してもよく、例えば、カウンターのカウンター値が１増加する毎に第２内部信号ＩＢＯ＋のデューティー比が（（６０－４０）／８）％増加する。
【0146】
論理ユニットは、演算コンポーネントと、第３レジスタ群と、を更に備え、演算コンポーネントは、第１レジスタ群と第２レジスタ群の出力に対して加減乗除演算を行い、得た値Ｈを第３レジスタ群に記憶し、Ｈは、正の整数であり、Ｈは、Ｕ以上且つＶ以下である。
【0147】
本願の実施例において、値Ｈは、第１値と第２値を加算して２で除算したものであり、即ち値Ｈは、第１値と第２値の平均値であり、該値Ｈは、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－が第２所定の範囲に達することに対応する設定である。例えば、Ｈは、（３＋４）／２に等しく、即ち、Ｈは、３．５に等しく、Ｈは、切り上げた３又は切り下げた４であってもよい。つまり、値Ｈに対応する第１内部信号ＩＢＯ＋のデューティー比は、第２所定の範囲内にあり、該第２所定の範囲は、４８％～５２％であってもよく、例えば、５０％である。
【0148】
値Ｈを取得した後、カウンターにより差分入力回路を制御することなく、値Ｈを差分入力回路の設定とすることで、差分入力回路から、所定のデューティー比を有する第１内部信号ＩＢＯ＋を出力させ、対応的に、第２内部信号ＩＢＯ－もデューティー比が要件に合致する信号である。
【0149】
該第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－は、メモリのテストに必要なクロック信号としてもよい。テストを遂行した後、差分入力回路を切り替えて、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－を受信し、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－を生成し、これに対応して、比較ユニットと論理ユニットは、該第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－に対してデューティー比監視を行い、比較ユニットの出力結果に基づいて、差分入力回路を制御し、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比の安定性を確保し、メモリの読み書き性能を改善することもできる。
【0150】
本願の実施例によるメモリは、発振回路、比較ユニット及び論理ユニットによって、メモリ内部において、高速且つデューティー比が調整可能な第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を生成することができ、且つ第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－は、差分信号である。該第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－は、メモリの高周波作動信号の需要を満たすため、メモリをテストするテスト入力信号としてもよい。それによりメモリが組み込みセルフテスト機能を実現させることができ、他のテスターによるテスト入力信号の提供を必要としないと同時に、テスターが高周波テスト入力信号を提供しにくいという問題を解決する。
【0151】
また、本願の実施例において、比較ユニット１０２は、発振回路１０１の出力に対して検出を行い、論理ユニット１０３は、比較ユニット１０２の出力結果に基づいて、発振回路１０１を制御することによって、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティー比を所定の範囲内に安定させることを確保し、デューティー比の偏差がテストの正確度に及ぼす悪影響を回避し、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を利用してメモリをテストする場合のテスト正確度を向上させる。例えば、第１発振信号ＯＳＣ＋のデューティー比と第２発振信号ＯＳＣ－のデューティー比を、５０％に精確に制御可能である。
【0152】
また、発振回路１０１はパスシミュレーション回路１２１を備える。該パスシミュレーション回路１２１は、高速発振信号を増幅して出力することができるだけでなく、コントローラから高速差分入力回路の出力端までの信号特性をシミュレーションすることもでき、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－をメモリの実際の応用状況に更に合致させることによって、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を利用してテストを行う場合のテスト正確性を更に向上させる。
【0153】
差分入力回路１０１、比較ユニット１０２及び論理ユニット１０３によって、メモリの内部において、安定する第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－を生成することができる。該第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－は、メモリの高周波作動信号の需要を満たすため、メモリをテストするテスト入力信号としてもよい。それによりメモリが組み込みセルフテスト機能を実現させることができ、他のテスターによるテスト入力信号の提供を必要としないと同時に、テスターが高周波テスト入力信号を提供しにくいという問題を解決する。
【0154】
それと同時に、該メモリは更に、差分入力回路１２に対して較正を行い、差分入力回路１２自体によるデューティー比の偏差を減少させることができることによって、メモリの読み書き操作性能を向上させ、例えば、雑音許容限度を向上させ、信号の完全性を改善することができる。これに対応して、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－が第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－に基づいて生成される時、該第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－は、メモリの正常な読み書き操作に必要なクロック信号である。第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比の安定性が高いため、メモリの読み書き操作性能を向上させることができる。
【0155】
また、本願の実施例において、比較ユニット１０２は、差分入力回路１０１の出力に対して検出を行い、論理ユニット１０３は、比較ユニット１０２の出力結果に基づいて、差分入力回路１０１を制御することによって、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比を第２所定の範囲内に安定させることを確保し、デューティー比の偏差がテストの正確度に及ぼす悪影響を回避し、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－を利用してメモリをテストする場合のテスト正確度を向上させる。例えば、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比は、５０％に精確に制御可能である。
【0156】
それと同時に、本願の実施例によるメモリは、デューティー比監視機能及びデューティー比較正機能を更に有する。
【0157】
本願の別の実施例は、メモリを更に提供する。図７は、本願の別の実施例によるメモリの機能ブロック図であり、図８は、本願の別の実施例によるメモリの別の機能ブロック図であり、図９は、本願の別の実施例によるメモリの構造概略図である。以下、図面を参照しながら、本願の別の実施例によるメモリを詳しく説明する。
【0158】
図７から図９を参照すると、本願の実施例において、メモリは、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－を受信し、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－を生成することに用いられる較正回路２１であって、第１内部信号ＩＢＯ＋及び／又は第２内部信号ＩＢＯ－のデューティー比は、第３所定の範囲内にある、較正回路２１と、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を生成することに用いられるクロック生成回路２２であって、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－とは、周波数が同じであり、位相が逆である、クロック生成回路２２と、を備え、較正回路２１は更に、第１発振信号ＯＳＣ＋及び／又は第２発振信号ＯＳＣ－のデューティー比を調整し、第１発振信号ＯＳＣ＋及び／又は第２発振信号ＯＳＣ－のデューティー比を第４所定の範囲内にすることに用いられる。
【0159】
以下、図面を参照しながら、本願の実施例によるメモリを詳しく説明する。
【0160】
第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－は、メモリの正常な読み書き操作に必要なクロック信号であり、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－は、差分信号である。
【0161】
本願の実施例において、較正回路２１は、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－を受信し、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－を生成することに用いられる差分入力回路２０１と、差分入力回路２０１の出力端に接続され、第１内部信号ＩＢＯ＋のデューティー比及び／又は第２内部信号ＩＢＯ－のデューティー比に対して比較を行う比較ユニット２０２と、比較ユニット２０２と差分入力回路２０１に接続され、比較ユニット２０２の出力結果に基づいて、差分入力回路２０１を制御し、第１内部信号ＩＢＯ＋のデューティー比及び／又は第２内部信号ＩＢＯ－のデューティー比を前記第３所定の範囲内に達させることに用いられる論理ユニット２０３と、を備える。
【0162】
第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－が差分信号であるため、第１内部信号ＩＢＯ＋のデューティー比と第２内部信号ＩＢＯ－のデューティー比の和は、１００％である。比較ユニット２０２を設置することで、差分がある第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比の大きさを検出する。比較ユニット２０２が第１内部信号ＩＢＯ＋のデューティー比及び／又は第２内部信号ＩＢＯ－のデューティー比に対して比較を行うことは、以下の３つのケースのうちの少なくとも１つを含む。
【0163】
比較ユニット２０２は、第１内部信号ＩＢＯ＋のデューティー比に対して比較を行う。いくつかの実施例において、比較ユニット２０２は、第１内部信号ＩＢＯ＋のデューティー比が第３所定の範囲内に達するかどうかを比較する。例えば、該第３所定の範囲は、４８％～５２％であってもよい。比較ユニット２０２によって比較された第１内部信号ＩＢＯ＋のデューティー比が第３所定の範囲内にあれば、第２内部信号ＩＢＯ－のデューティー比も第３所定の範囲内にあることを示す。比較ユニット２０２によって比較された第１内部信号ＩＢＯ＋のデューティー比が第３所定の範囲内になければ、第２内部信号ＩＢＯ－のデューティー比も第３所定の範囲内にないことを示す。
【0164】
比較ユニット２０２は、第２内部信号ＩＢＯ－のデューティー比に対して比較を行う。いくつかの実施例において、比較ユニット２０２は、第２内部信号ＩＢＯ－のデューティー比が第３所定の範囲内に達するかどうかを比較する。該第２所定の範囲は、４８％～５２％であってもよい。比較ユニット２０２によって比較された第２内部信号ＩＢＯ－のデューティー比が第３所定の範囲内にあれば、第１内部信号ＩＢＯ＋のデューティー比も第３所定の範囲内にあることを示す。比較ユニット２０２によって比較された第２内部信号ＩＢＯ－のデューティー比が第３所定の範囲内になければ、第１内部信号ＩＢＯ＋のデューティー比も第３所定の範囲内にないことを示す。
【0165】
比較ユニット２０２は、第１内部信号ＩＢＯ＋のデューティー比と第２内部信号ＩＢＯ－のデューティー比に対して比較を行う。いくつかの実施例において、比較ユニット２０２は、第１内部信号ＩＢＯ＋のデューティー比と第２内部信号ＩＢＯ－のデューティー比との差分値が所定の差分値範囲内にあるかどうかを取得する。該所定の差分値範囲は、－４％～４％であってもよい。比較ユニット２０２によって比較された該差分値が所定の差分値範囲内にあれば、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比が第３所定の範囲内にあることを示し、そうでなければ、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比が第３所定の範囲に達していないことを示す。
【0166】
説明すべきこととして、上記第３所定の範囲及び所定の差分値範囲の数値範囲は、いずれも例示的な説明であり、本願の実施例は、第３所定の範囲及び所定の差分値範囲を限定せず、メモリの実際の性能需要に応じて、第３所定の範囲及び所定の差分値範囲を合理的に設定してもよい。
【0167】
比較ユニット２０２は、第１入力端３と第２入力端４とを含む積分ユニット２１２であって、第１入力端３は、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のうちの１つを受信し、第２入力端４は、前記第２内部信号ＩＢＯ－と第１内部信号ＩＢＯ＋のうちのもう１つを受信する積分ユニット２１２と、積分ユニット２１２の出力端に接続される比較器２２２と、を備える。
【0168】
積分ユニット２１２は、２つの積分回路を含み、第１入力端３は、１つの積分回路の入力端とし、第２入力端４は、もう１つの積分回路の入力端とする。比較器２２２は、２つの積分回路の出力を比較し、高レベル又は低レベルを出力することに用いられる。
【0169】
比較ユニット２０２は、２つの積分回路によって、入力した第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－に対して積分演算を行い、積分演算の結果は、比較器２２２に入力され、比較器２２２は、比較結果を出力する。
【0170】
第１内部信号ＩＢＯ＋を正側（ｄｕｔｙ＋）とし、第２内部信号ＩＢＯ－を負側（ｄｕｔｙ－）とすることを例として、一例において、比較器２２２の出力が、高レベルであれば、第１内部信号ＩＢＯ＋のデューティー比が第２内部信号ＩＢＯ－のデューティー比よりも大きいことを示し、比較器２２２の出力が低レベルであれば、第１内部信号ＩＢＯ＋のデューティー比が第２内部信号ＩＢＯ－のデューティー比よりも小さいことを示す。
【0171】
説明すべきこととして、比較ユニット２０２の出力結果と、第１内部信号ＩＢＯ＋のデューティー比と第２内部信号ＩＢＯ－のデューティー比との対応関係は、例だけであり、本願の実施例は、高レベル及び低レベル、第１内部信号ＩＢＯ＋のデューティー比と第２内部信号ＩＢＯ－のデューティー比との対応関係を限定するものではなく、異なる出力結果を異なる第１内部信号ＩＢＯ＋のデューティー比と第２内部信号ＩＢＯ－のデューティー比との対応関係に対応させることを確保すればよい。
【0172】
図２に示すように、比較ユニット２０２の出力結果は、サンプリングクロックｃｌｋ１によってサンプリングされて出力されてもよい。本願の実施例において、比較ユニット２０２は、サンプリングクロックｃｌｋ１により駆動され、サンプリングクロックｃｌｋ１の周波数は、第１内部信号ＩＢＯ＋の周波数及び／又は第２内部信号ＩＢＯ－の周波数よりも低い。サンプリングクロックｃｌｋ１の周波数が高いほど、サンプリング誤差は、大きくなる。サンプリングクロックｃｌｋ１の周波数が低いほど、サンプリング誤差が小さくなるが、テスト時間が長くなる。従って、サンプリング誤差及びテスト時間に基づいて、サンプリングクロックｃｌｋ１の最適な周波数を総合的に選択してもよい。
【0173】
本願の実施例において、クロック生成回路は、外部クロック信号ＣＬＫを受信し、サンプリングクロックｃｌｋ１を生成することに用いられる周波数分割器１０４を更に備える。該外部クロック信号ＣＬＫは、テスターによって提供されるものであってもよく、メモリによって提供されるものであってもよい。
【0174】
また、前述から分かるように、サンプリングクロックｃｌｋ１の周波数が調整可能であれば、実際の状況に応じて、異なるサンプリングクロックｃｌｋ１周波数を選択してもよい。このため、本願の実施例において、クロック生成回路は、周波数分割器１０４に接続され、サンプリングクロックの周波数を設定することに用いられる第５レジスタ群１０５を更に備えてもよい。第５レジスタ群１０５は、モードレジスタであってもよい。
【0175】
比較ユニット２０２の固有特性が入力偏差を引き起こす可能性があるため、比較ユニット２０２自身の入力偏差によるテスト結果の誤差を除去するために、本願の実施例において、比較ユニット２０２は更に、第１入力端３と第２入力端４が互換可能なものとして構成されてもよい。例えば、比較ユニット２０２は、以下のように構成される。
【0176】
積分ユニット２１２の第１入力端３は、反転標識信号が低レベルである場合、第１内部信号ＩＢＯ＋を受信し、反転標識信号が高レベルである場合、第２内部信号ＩＢＯ－を受信する。積分ユニット２１２の第２入力端４は、反転標識信号が低レベルである場合、第２内部信号ＩＢＯ－を受信し、反転標識信号が高レベルである場合、第１内部信号ＩＢＯ＋を受信する。メモリにおいてモードレジスタを有し、該反転標識信号は、モードレジスタによって提供されてもよい。例えば、ＬＰＤＤＲ４又はＬＰＤＤＲ５又はＬＰＤＤＲ６において、反転標識信号は、ＤＣＭ ＭＲ ＯＰ［１］と定義されてもよく、ＤＣＭ ＭＲ ＯＰ［１］＝０は、反転標識信号が低レベルであることを表し、ＤＣＭ ＭＲ ＯＰ［１］＝１は、反転標識信号が高レベルであることを表す。
【0177】
論理ユニット２０３は、比較ユニット２０２の検出結果に基づいて、差分入力回路２０１を制御し、差分入力回路２０１の回路特性を調整し、調整後の差分入力回路２０１から出力した第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比を第２所定の範囲内に達させる。
【0178】
論理ユニット２０３は、第１内部信号ＩＢＯ＋及び／又は第２内部信号ＩＢＯ－のデューティー比を調整することに用いられるカウンター２１３と、反転標識信号が低レベルである場合、比較器２２２の出力に基づいて、カウンター２１３の第１値を記憶する第１レジスタ群２２３と、反転標識信号が高レベルである場合、比較器２２２の出力に基づいて、カウンター２１３の第２値を記憶する第２レジスタ群２３３と、を備える。
【0179】
カウンター１１３の役割は、以下を更に含む。差分入力回路２０１の回路特性を調整し、第１内部信号ＩＢＯ＋のデューティー比及び第２内部信号ＩＢＯ－のデューティー比を変え、第１内部信号ＩＢＯ＋のデューティー比及び第２内部信号ＩＢＯ－のデューティー比の変化が単調性変化であり、例えば、１つのカウント周期内にデューティー比が最小から最大に変化するか又は最大から最小に変化する。１つのカウント周期内に、比較器２２２の出力結果は、１つのみの逆転点を有し、該逆転点に対応するカウンター２１３の値は、差分入力回路２０１から出力した第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比が第３所定の範囲に最も近い設定であり、この値をカウンター２１３の値として第１レジスタ群２２３又は第２レジスタ群２３３に記憶する。
【0180】
反転標識信号が低レベルである場合、比較器２２２の出力に基づいて、カウンター２１３の第１値を記憶し、該第１値は、第１レジスタ群２２３に記憶される。反転標識信号が高レベルである場合、比較器２２２の出力に基づいて、カウンター２１３の第２値を記憶し、該第２値は、第２レジスタ群２３３に記憶される。理解を容易にするために、以下、論理ユニット２０３の作動原理を詳しく説明する。
【0181】
反転標識信号が低レベルである場合、積分ユニット２１２の第１入力端３は、第１内部信号ＩＢＯ＋を受信し、第２入力端４は、第２内部信号ＩＢＯ－を受信し、カウンター２１３は、カウントし始まり、例えば、１つのカウント周期内に０からカウントし始まり、且つ３１までカウントし、それと同時に、差分入力回路２０１から出力した第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比も最小から最大に変化し（例えば、４０％から６０％に変化する）、又は、最大から最小に変化する。このように、１つのカウント周期（例えば、０から３１まで）内に、比較器２２２は、１つのみの逆転点を有し、該逆転点に対応するカウンター２１３の値は、第１値であり、該第１値は、差分入力回路２０１が出力した第１内部信号ＩＢＯ＋のデューティー比が第２所定の範囲に最も近い設定であり、例えば、デューティー比が５０％に最も近い設定であってもよく、該第１値は、第１レジスタ群２２３に記憶される。
【0182】
反転標識信号が高レベルである場合、積分ユニット２１２の第１入力端３は、第２内部信号ＩＢＯ－を受信し、第２入力端４は、第１内部信号ＩＢＯ＋を受信する。即ち、比較ユニット２０２の入力端は、互換される。カウンター２１３は、新たなカウント周期に入り、例えば、再び０からカウントし始まり、且つ３１までカウントする。同様に、比較器２２２の出力逆転点に対応するカウンター２１３の第２値を第２レジスタ群２３３に記憶する。
【0183】
説明すべきこととして、０から３１までの上記カウント周期は、例示的な説明だけであり、本願の実施例において、カウンター２１３のカウント方式を限定しない。カウンター２１３は、アップカウンターに加えて、ダウンカウンターであってもよい。順次逓増又は逓減するようにカウントしてもよく、ステップ式で逓増又は逓減するようにカウントしてもよく、カウンター２１３が単一のカウント周期内に単調的に変化することを確保すればよい。
【0184】
比較ユニット２０２の第１入力端３と第２入力端４は互換され、２回のカウントにより差分入力回路２０１を制御することで、比較ユニット２０２自身の入力偏差による悪影響を除去し、テスト結果の正確性を更に向上させることができる。
【0185】
また、論理ユニット２０３は、第１レジスタ群２２３と第２レジスタ群２３３に接続され、第１レジスタ群２２３と第２レジスタ群２３３の出力に対して加減乗除演算を行うことに用いられる演算コンポーネント２４３と、演算コンポーネント２４３に接続され、演算コンポーネント２４３の出力結果を記憶することに用いられる第３レジスタ群２５３と、を更に備えてもよい。
【0186】
第１レジスタ群２２３の出力は、第１レジスタ群２２３に記憶された第１値を指し、第２レジスタ群２３３の出力は、第２レジスタ群２３３に記憶された第２値を指す。本願の実施例において、演算コンポーネント２４３は、第１値と第２値を加算して２で除算し、平均値を得て、該平均値は、演算コンポーネント２４３の出力結果とし、該平均値は、第３レジスタ群２５３に記憶される。該平均値において、比較ユニット２０２自身の入力偏差が除去されたため、該平均値は、差分入力回路２０１が出力した第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比が第３所定の範囲に最も近い設定であり、例えば、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比が５０％に最も近い。
【0187】
理解できるように、該平均値は、第１値と第２値を加算して２で除算した後の切り上げた整数であってもよく、第１値と第２値を加算して２で除算した後の切り下げた整数であってもよい。
【0188】
説明すべきこととして、本願の実施例において、第１値と第２値に対して平均値を求めることを例とし、他の実施例において、他の演算方式で、第１値と第２値を演算してもよい。
【0189】
第１レジスタ群２２３、第２レジスタ群２３３及び第３レジスタ群２５３は、いずれも、モードレジスタであってもよい。
【0190】
本願の実施例において、カウンター２１３は、計算機クロックによって駆動され、計算機クロックの周波数は、第１内部信号ＩＢＯ＋の周波数及び／又は第２内部信号ＩＢＯ－の周波数よりも低い。計算機クロックの周波数は調整可能であり、差分入力回路２０１の調整速度に基づいて、計算機クロックの周波数を合理的に選択する。
【0191】
また、サンプリングクロックの周波数は、計算機クロックの周波数と同じであってもよい。周波数分割器は更に、外部クロック信号を受信し、サンプリングクロックと計算機クロックを生成することに用いられてもよく、同様に、第５レジスタ群は更に、計算機クロックの周波数を設定することに用いられてもよい。
【0192】
第３レジスタ群２５３に記憶される値は、差分入力回路２０１の設定に対応する。この場合、差分入力回路２０１のデューティー比選択は、カウンター２１３から第３レジスタ群２５３に切り替えられ、差分入力回路を、常に最適なデューティー比（即ち、第３所定の範囲内のデューティー比）を有する第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－を出力するようにする。理解できるように、差分入力回路２０１が常に最適なデューティー比で第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－を出力する期間において、比較ユニット２０２は、第１内部信号ＩＢＯ＋のデューティー比及び／又は第２内部信号ＩＢＯ－のデューティー比に対して継続的に比較を行ってもよく、第１内部信号ＩＢＯ＋のデューティー比と第２内部信号ＩＢＯ－のデューティー比が第３所定の範囲から外れると、この問題をタイムリーに検出することができる。
【0193】
比較ユニット２０２は更に、クロック生成回路２２の出力端に接続され、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を受信し、第１発振信号ＯＳＣ＋のデューティー比及び／又は第２発振信号ＯＳＣ－のデューティー比に対して比較を行うことに用いられ、論理ユニット２０３は更に、クロック生成回路２２に接続され、比較ユニット２０２の出力結果に基づいて、クロック生成回路２２を制御し、第１発振信号ＯＳＣ＋及び／又は第２発振信号ＯＳＣ－のデューティー比を第４所定の範囲にすることに用いられる。
【0194】
これに応じて、比較ユニット２０２にとって、その積分ユニット２１２は更に、第１入力端３が第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のうちの１つを受信し、第２入力端４が第２発振信号ＯＳＣ－と第１発振信号ＯＳＣ＋のうちのもう１つを受信するように構成されてもよい。第１入力端３は、反転標識信号が低レベルである場合、第１発振信号ＯＳＣ＋を受信し、反転標識信号が高レベルである場合、第２発振信号ＯＳＣ－を受信し、第２入力端は、反転標識信号が低レベルである場合、第２発振信号ＯＳＣ－を受信し、反転標識信号が高レベルである場合、第１発振信号ＯＳＣ＋を受信する。
【0195】
これに応じて、カウンターは更に、第１発振信号ＯＳＣ＋及び／又は第２発振信号ＯＳＣ－のデューティー比を調整することに用いられ、サンプリングクロックの周波数は、第１発振信号ＯＳＣ＋及び／又は第２発振信号ＯＳＣ－の周波数よりも低い。また、計算機クロックの周波数は、第１発振信号ＯＳＣ＋の周波数及び／又は第２発振信号ＯＳＣ－の周波数よりも低い。
【0196】
本願の実施例において、クロック生成回路２２は、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を生成することに用いられる発振回路２２１を備え、前記発振回路２２１の出力端は、比較ユニット２０２に接続される。較正回路２１は更に、発振回路２２１を制御し、第１発振信号ＯＳＣ＋及び／又は第２発振信号ＯＳＣ－のデューティー比を第４所定の範囲内にする。
【0197】
発振回路２２１は、発振器２２１１とパスシミュレーション回路２２１２とを備える。発振器２２１１は、第１初期発振信号と第２初期発振信号を生成することに用いられ、第１初期発振信号と第２初期発振信号とは、周波数が同じであり、位相が逆である。パスシミュレーション回路２２１２は、発振器２２１１と比較ユニット２０２との間に位置し、一端が発振器２２１１の出力端に接続され、他端が比較ユニット２０２の入力端に接続され、パスシミュレーション回路２２１２は、第１パスの回路特性をシミュレーションし、第１初期発振信号を受信することによって第１発振信号ＯＳＣ＋を生成し、第２初期発振信号を受信することによって第２発振信号ＯＳＣ－を生成することに用いられる。いくつかの実施例において、前記メモリは、発振器２２１１に接続され、第１発振信号ＯＳＣ＋の周波数と第２発振信号ＯＳＣ－の周波数を設定することに用いられる第４レジスタ群２２１３を更に備える。前記メモリは、パスシミュレーション回路２２１２に接続され、パスシミュレーション回路２２１２の電気的パラメータを設定することに用いられる第６レジスタ群２２１４を更に備える。
【0198】
発振回路２２１の具体的な構造に関する説明は、前記実施例を参照してもよく、以下、詳細な説明を省略する。
【0199】
較正回路２１により第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティー比を第４所定の範囲内にする具体的なメカニズムは、前記較正回路２１により第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比を第３所定の範囲内にする具体的なメカニズムを参照してもよく、以下、詳細な説明を省略する。
【0200】
これに応じて、メモリは、第１セレクター２４を更に備え、第１発振信号ＯＳＣ＋、第２発振信号ＯＳＣ－、第１内部信号ＩＢＯ＋、第２内部信号ＩＢＯ－、第１外部信号ＰＡＤ＋、第２外部信号ＰＡＤ－は、いずれも、第１セレクターを介して前記比較ユニットに接続され、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を第１差分対信号と記し、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－を第２差分対信号と記し、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－を第３差分対信号と記し、第１セレクター２４は、第１差分対信号、第２差分対信号及び第３差分対信号のうちの１つを選択して比較ユニット２０２に入力することに用いられる。
【0201】
第１セレクター２４の制御端は、１つの選択イネーブル信号ＳＥＬを受信し、選択イネーブル信号ＳＥＬに基づいて、第１差分対信号、第２差分対信号及び第３差分対信号のうちの１つを選択して比較ユニット２０２に入力する。第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティー比に対して監視を行う必要があれば、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を選択して比較ユニット２０２に入力する。第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－のデューティー比に対して監視を行う必要があれば、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－を選択して比較ユニット２０２に入力する。第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比に対して監視を行う必要があれば、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－を選択して比較ユニット２０２に入力する。
【0202】
本願の実施例において、差分入力回路２０１は更に、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を受信し、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－を生成し、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比の比較結果に基づいて、差分入力回路２０１を制御することに用いられてもよい。差分入力回路１０１が固有の回路特性を有するため、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティー比が要件に合致し、即ち、第４所定の範囲内にあっても、差分入力回路２０１による出力で得た第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比が外れる可能性がある。
【0203】
そのため、差分入力回路２０１を、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－（そのデューティー比が第４所定の範囲内にある）を受信し、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－を出力するように制御し、比較ユニット２０２を用いて、第１内部信号ＩＢＯ＋のデューティー比と第２内部信号ＩＢＯ－のデューティー比に対して検出を行い、論理ユニット２０３を用いて、差分入力回路２０１を制御することで、差分入力回路２０１の固有の回路特性がクロック信号に及ぼす影響を減少ひいては除去することができる。
【0204】
これに応じて、メモリは、第２セレクター２３を更に備え、第１発振信号ＯＳＣ＋、第２発振信号ＯＳＣ－、第１外部信号ＰＡＤ＋、第２外部信号ＰＡＤ－は、いずれも、第２セレクター２３を介して差分入力回路２０１に接続され、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を第１差分対信号と記し、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－を第２差分対信号と記し、第２セレクターは、第１差分対信号と第２差分対信号のうちの１つを選択して差分入力回路２０１に入力することに用いられる。
【0205】
第２セレクター２３の制御端は、１つの較正イネーブル信号ｄｃａを受信し、較正イネーブル信号ｄｃａが低レベルである場合、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－は、差分入力回路２０１に入力され、較正イネーブル信号が高レベルである場合、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－は、差分入力回路２０１に入力される。
【0206】
較正イネーブル信号ｄｃａが高レベルであれば、メモリは、デューティー比較正状態に入り、デューティー比が第４所定の範囲内にある第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－は、差分入力回路２０１に入力され、デューティー比較正又はデューティー比調整を実行し、ＤＣＡ機能を実現させる。較正イネーブル信号ｄｃａが低レベルであれば、メモリは、デューティー比較正状態から離れ、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－は差分入力回路２０１に入力され、デューティー比検出又はデューティー比監視を実行し、ＤＣＭ機能を実現させる。また、較正イネーブル信号ｄｃａが低レベルであれば、メモリは、デューティー比較正状態であってもよく、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－は差分入力回路２０１に入力され、デューティー比検出又はデューティー比監視を実行した後、差分入力回路２０１に対して調整を行い、デューティー比較正又はデューティー比調整を実行し、ＤＣＡ機能を実現させる。
【0207】
また、デューティー比が第４所定の範囲内にある第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を差分入力回路２０１に入力する前に、更に、デューティー比が第４所定の範囲内にある第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を取得する必要もある。比較ユニット２０２と論理ユニット２０３を利用して、クロック生成回路２２を制御することで、発振回路２２１から出力した第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティー比を第４所定の範囲内にする。
【0208】
本願の実施例によるメモリの実際の構造は、前記実施例によるメモリの構造と同じであり、主な区別は、前の実施例において、デューティー比監視と較正機能がクロック生成回路に区画され、即ち、デューティー比監視と較正に用いられる比較ユニットと論理ユニットがクロック生成回路に位置するが、本願の実施例において、デューティー比監視と較正機能が較正回路に区画され、即ち、デューティー比監視と較正に用いられる比較ユニットと論理ユニットが較正回路に位置することを含む。従って、本願の実施例と前記実施例によるデューティー比監視と較正の実行メカニズムは、ほぼ一致する。
【0209】
メモリの作動メカニズムに関する詳細な記述は、前記実施例の具体的な説明を参照してもよい。
【0210】
本願の実施例によるメモリにおいて、較正回路２１は、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－を受信し、安定するデューティー比を有する第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－を生成することができ、該第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－は、メモリの正常な読み書き操作に必要なクロック信号として、メモリの読み書き操作性能の改善に有利である。クロック生成回路２２は、差分がある第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を生成することができ、該第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－は、メモリをテストするテストクロック信号としてもよい。従って、外部テスターによるテストクロック信号の提供を必要としない。それと同時に、較正回路２１は更に、第１発振信号ＯＳＣ＋及び／又は第２発振信号ＯＳＣ－のデューティー比を調整し、第１発振信号ＯＳＣ＋及び／又は第２発振信号ＯＳＣ－のデューティー比を第４所定の範囲内にすることもでき、メモリテストのテスト結果の正確性の向上に有利である。
【0211】
本願の実施例によるメモリにおいて、較正回路にとって、差分入力回路２０１、比較ユニット２０２及び論理ユニット２０３によって、メモリ内部において、安定する第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－を生成することができる。該第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－は、メモリの高周波作動信号の需要を満たすため、メモリをテストするテスト入力信号としてもよい。それによりメモリが組み込みセルフテスト機能を実現させることができ、他のテスターによるテスト入力信号の提供を必要としないと同時に、テスターが高周波テスト入力信号を提供しにくいという問題を解決する。
【0212】
それと同時に、該較正回路は更に、差分入力回路２０１に対して較正を行い、差分入力回路２０１自体によるデューティー比の偏差を減少させることができることによって、メモリの読み書き操作性能を向上させ、例えば、雑音許容限度を向上させ、信号の完全性を改善することができる。
【0213】
また、本願の実施例において、比較ユニット２０２は、差分入力回路２０１の出力に対して検出を行い、論理ユニット２０３は、比較ユニット２０２の出力結果に基づいて、差分入力回路２０１を制御することによって、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比を第２所定の範囲内に安定させることを確保し、デューティー比の偏差がテストの正確度に及ぼす悪影響を回避し、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－を利用してメモリをテストする場合のテスト正確度を向上させる。例えば、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比は、５０％に精確に制御可能である。
【0214】
それと同時に、本願の実施例によるメモリは、デューティー比監視機能及びデューティー比較正機能を更に有する。
【0215】
【0216】
図１０及び図１１を参照すると、本願の実施例において、メモリは、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を生成することに用いられるクロック生成回路３２であって、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－とは、周波数が同じであり、位相が逆であり、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティー比がいずれも第５範囲内にある、クロック生成回路３２と、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－であって、メモリ外部からのものであり、そのデューティー比がいずれも第６範囲内にある、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－と、テストモードで、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を受信し、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－を出力し、正常な作動モードで、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－を受信し、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－を出力する差分入力回路３０１と、を備え、差分入力回路３０１とクロック生成回路３２とは、データインタラクションを行い、テストモード又は正常な作動モードで、第１内部信号ＩＢＯ＋及び／又は第２内部信号ＩＢＯ－のデューティー比を第７範囲内にする。
【0217】
以下、図面を参照しながら、本願の実施例によるメモリを詳しく説明する。
【0218】
本願の実施例において、クロック生成回路３２は、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を生成することに用いられる発振回路３２１と、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を受信し、第１発振信号ＯＳＣ＋のデューティー比及び／又は第２発振信号ＯＳＣ－のデューティー比を比較することに用いられる比較ユニット３０２と、比較ユニット３０２と発振回路３２１に接続され、比較ユニット３０２の出力結果に基づいて、発振回路３２１を制御し、第１発振信号ＯＳＣ＋のデューティー比と第２発振信号ＯＳＣ－のデューティー比を第５範囲内にすることに用いられ論理ユニット３０３と、を備える。
【0219】
発振回路３２１は、発振器３２１１と、パスシミュレーション回路３２１２と、第４レジスタ群３２１３と、第６レジスタ群３２１４とを備える。発振回路３２１に関する具体的な構造説明は、前記実施例を参照してもよく、以下、説明を省略する。
【0220】
これに応じて、データインタラクションは、テストモード又は正常な作動モードで、比較ユニット３０２が第１内部信号ＩＢＯ＋と前記第２内部信号ＩＢＯ－を受信し、第１内部信号ＩＢＯ＋及び／又は第２内部信号ＩＢＯ－のデューティー比に対して比較を行い、論理ユニット３０３が更に、差分入力回路３０１に接続され、比較ユニット３０２の出力結果に基づいて、差分入力回路３０１を制御し、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比を第７範囲内にすることを含む。
【0221】
テストモードは、メモリに対してテストを行う時の作動モードであり、その目的は、メモリの性能をテストすることである。正常な作動モードは、メモリが正常な読み書き操作を行う時の作動モードである。
【0222】
これに応じて、比較ユニット３０２は、第１入力端３と第２入力端４とを含む積分ユニット３１２と、積分ユニット３１２の出力端に接続される比較器３２２と、を備える。
【0223】
テストモードで、第１入力端３は、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のうちの１つを受信し、第２入力端４は、第２発振信号ＯＳＣ－と第１発振信号ＯＳＣ＋のうちのもう１つを受信し、又は、第１入力端３は、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のうちの１つを受信し、第２入力端４は、第２内部信号ＩＢＯ－と第１内部信号ＩＢＯ＋のうちのもう１つを受信する。正常な作動モードで、第１入力端３は、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のうちの１つを受信し、第２入力端４は、第２内部信号ＩＢＯ－と第１内部信号ＩＢＯ＋のうちのもう１つを受信し、又は、第１入力端３は、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－のうちの１つを受信し、第２入力端４は、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－のうちのもう１つを受信する。
【0224】
これに応じて、メモリは、第１セレクター３４を更に備えてもよく、第１発振信号ＯＳＣ＋、第２発振信号ＯＳＣ－、第１内部信号ＩＢＯ＋、第２内部信号ＩＢＯ－、第１外部信号ＰＡＤ＋、第２外部信号ＰＡＤ－は、いずれも、第１セレクターを介して比較ユニット３０２に接続され、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を第１差分対信号と記し、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－を第２差分対信号と記し、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－を第３差分対信号と記し、第１セレクター３４は、第１差分対信号、第２差分対信号及び第３差分対信号のうちの１つを選択して比較ユニット３０２に入力することに用いられる。
【0225】
テストモードで、第１セレクター３４は、第１差分対信号又は第３差分対信号を選択して比較ユニット３０２に入力し、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティー比に対して比較を行い、又は、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比に対して比較を行う。説明すべきこととして、ここの第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－は、差分増幅回路３０１が第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を受信した後に出力したものである。
【0226】
正常な作動モードで、第１セレクター３４は、第２差分対信号又は第３差分対信号を選択して比較ユニット３０２に入力し、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－のデューティー比に対して比較を行い、又は、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比に対して比較を行う。説明すべきこととして、ここの第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－は、差分増幅回路３０１が第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を受信した後に出力したものである。
【0227】
これに応じて、メモリは、第２セレクター３３を更に備え、第１発振信号ＯＳＣ＋、第２発振信号ＯＳＣ－、第１外部信号ＰＡＤ＋、第２外部信号ＰＡＤ－は、いずれも、第２セレクターを介して差分入力回路３０１に接続され、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を第１差分対信号と記し、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－を第２差分対信号と記し、第２セレクター３３は、第１差分対信号と第２差分対信号のうちの１つを選択して差分入力回路３０１に入力することに用いられる。
【0228】
テストモードで、第２セレクター３３は、第１差分対信号を選択して差分入力回路３０１に入力し、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を、メモリテストのためのテスト信号とする。正常な作動モードで、第２セレクター３３は、第２差分対信号を選択して差分入力回路３０１に入力し、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－を、メモリの正常な読み書き操作に必要なクロック信号とする。
【0229】
また、テストモード又は正常な作動モードで、積分ユニット３１２の第１入力端３は、反転標識信号が低レベルである場合、第１内部信号ＩＢＯ＋を受信し、反転標識信号が高レベルである場合、第２内部信号ＩＢＯ－を受信する。積分ユニット３１２の第２入力端４は、反転標識信号が低レベルである場合、第２内部信号ＩＢＯ－を受信し、反転標識信号が高レベルである場合、第１内部信号ＩＢＯ＋を受信する。
【0230】
テストモードで、積分ユニット３１２の第１入力端３は、反転標識信号が低レベルである場合、第１発振信号ＯＳＣ＋を受信し、反転標識信号が高レベルである場合、第２発振信号ＯＳＣ－を受信する。積分ユニット３１２の第２入力端４は、反転標識信号が低レベルである場合、第２発振信号ＯＳＣ－を受信し、反転標識信号が高レベルである場合、第１発振信号ＯＳＣ＋を受信する。
【0231】
積分ユニット３１２の第１入力端３と第２入力端４の互換の利点は、前記実施例の記述を参照してもよく、ここで説明を省略する。
【0232】
本願の実施例において、論理ユニット３０３は、第１内部信号ＩＢＯ＋のデューティー比及び／又は第２内部信号ＩＢＯ－のデューティー比を調整することに用いられるカウンター３１３と、反転標識信号が低レベルである場合、比較器３２２の出力に基づいて、カウンター３１３の第１値を記憶する第１レジスタ群３２３と、反転標識信号が高レベルである場合、比較器３２２の出力に基づいて、カウンター３１３の第２値を記憶する第２レジスタ群３３３と、を備える。
【0233】
論理ユニット３０３は、第１レジスタ群３２３と第２レジスタ群３３３に接続され、第１レジスタ群３２３と第２レジスタ群３３３の出力に対して加減乗除演算を行うことに用いられる演算コンポーネント３４３と、演算コンポーネント３４３に接続され、演算コンポーネント３４３の出力結果を記憶することに用いられる第３レジスタ群３５３と、を更に備える。
【0234】
カウンター３１３、第１レジスタ群３２３、第２レジスタ群３３３、演算コンポーネント３４３及び第３レジスタ群３５３の具体的な説明は、前記実施例における該当する記述を参照してもよく、以下、説明を省略する。
【0235】
本願の実施例によるメモリは、以下の機能を実現させることができる。
【0236】
テストモードで、比較ユニット３０２は、まず、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティー比に対して比較を行い、論理ユニット３０３は、比較ユニット３０２から出力した比較結果に基づいて、発振回路３２１を制御し、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－のデューティー比を第５範囲内にする。この上で、テストモードで、安定するデューティー比を有する第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－は、差分入力回路３０１に入力され、差分入力回路３０１から、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－を出力する。比較ユニット３０２は、まず、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比に対して比較を行い、論理ユニット３０３は、比較ユニット３０２から出力した比較結果に基づいて、差分入力回路３０１を制御し、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比を第７範囲内にする。
【0237】
正常な作動モードで、デューティー比が第６範囲内にある第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－は、差分入力回路３０１に入力され、差分入力回路３０１から第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－を出力する。比較ユニット３０２は、まず、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比に対して比較を行い、論理ユニット３０３は、比較ユニット３０２から出力した比較結果に基づいて、差分入力回路３０１を制御し、第１内部信号ＩＢＯ＋と第２内部信号ＩＢＯ－のデューティー比を第７範囲内にする。
【0238】
つまり、本願の実施例によるメモリは、組み込み自己テストシステムを有するだけでなく、デューティー比監視と較正機能を実現させることもできる。
【0239】
本願の実施例によるメモリの実際の構造は、前記実施例によるメモリの構造と同じであり、主な区別は、前の実施例において、デューティー比監視と較正機能がクロック生成回路に区画され、即ち、デューティー比監視と較正に用いられる比較ユニットと論理ユニットがクロック生成回路に位置するが、本願の実施例において、デューティー比監視と較正機能が較正回路に区画され、即ち、デューティー比監視と較正に用いられる比較ユニットと論理ユニットが較正回路に位置することを含む。従って、本願の実施例と前記実施例によるデューティー比監視と較正の実行メカニズムは、ほぼ一致する。メモリの作動メカニズムに関する詳細な記述は、前記実施例の具体的な説明を参照してもよい。
【0240】
当業者であれば理解できるように、上記各実施形態は、本願を実現させるいくつかの実施例であり、実際の応用において、本願の実施例の精神及び範囲から逸脱することなく、形式及び詳細において種々の変更を加えることができる。当業者であれば、本発明の精神及び範囲から逸脱することなく、変更及び修正を行うことができ、従って、本発明の保護範囲は、特許請求の範囲によって規定されるものに準ずるべきである。
［１］本開示の第１の態様によれば、
メモリであって、
第１発振信号と第２発振信号を生成することに用いられるクロック生成回路であって、前記第１発振信号と前記第２発振信号とは、周波数が同じであり、位相が逆であり、前記第１発振信号と前記第２発振信号のデューティー比はいずれも第１所定の範囲内にある、クロック生成回路と、
第１外部信号と第２外部信号を受信し、第１内部信号と第２内部信号を生成することに用いられる差分入力回路と、を備え、
前記クロック生成回路は更に、前記第１内部信号及び／又は前記第２内部信号のデューティー比を監視し、前記第１内部信号及び／又は前記第２内部信号のデューティー比を第２所定の範囲内にすることに用いられる、メモリが提供される。
［２］本開示の第２の態様によれば、本開示の第１の態様において、
前記クロック生成回路は、
前記第１発振信号と前記第２発振信号を生成することに用いられる発振回路と、
前記第１発振信号と前記第２発振信号を受信し、前記第１発振信号のデューティー比及び／又は前記第２発振信号のデューティー比を比較することに用いられる比較ユニットと、
前記比較ユニットと前記発振回路に接続され、前記比較ユニットの出力結果に基づいて、前記発振回路を制御し、前記第１発振信号のデューティー比と前記第２発振信号のデューティー比を前記第１所定の範囲内にすることに用いられる論理ユニットと、を備えることを特徴とする。
［３］本開示の第３の態様によれば、本開示の第２の態様において、
前記比較ユニットは更に、前記差分入力回路の出力端に接続され、前記第１内部信号のデューティー比及び／又は前記第２内部信号のデューティー比に対して比較を行うことに用いられ、前記論理ユニットは更に、前記差分入力回路に接続され、前記比較ユニットの出力結果に基づいて、前記差分入力回路を制御し、前記第１内部信号のデューティー比及び／又は前記第２内部信号のデューティー比を前記第２所定の範囲内にすることに用いられることを特徴とする。
［４］本開示の第４の態様によれば、本開示の第３の態様において、
前記比較ユニットは、
第１入力端と第２入力端とを含む積分ユニットであって、前記第１入力端は前記第１内部信号と前記第２内部信号のうちの１つを受信し、前記第２入力端は前記第２内部信号と前記第１内部信号のうちのもう１つを受信し、又は、前記第１入力端は前記第１発振信号と前記第２発振信号のうちの１つを受信し、前記第２入力端は前記第２発振信号と前記第１発振信号のうちのもう１つを受信する、積分ユニットと、
前記積分ユニットの出力端に接続される比較器と、を備えることを特徴とする。
［５］本開示の第５の態様によれば、本開示の第４の態様において、
前記積分ユニットは、
前記第１入力端が、反転標識信号が低レベルである場合、前記第１内部信号を受信し、前記反転標識信号が高レベルである場合、前記第２内部信号を受信し、前記第２入力端が、前記反転標識信号が低レベルである場合、前記第２内部信号を受信し、前記反転標識信号が高レベルである場合、前記第１内部信号を受信し、又は、
前記第１入力端が、反転標識信号が低レベルである場合、前記第１発振信号を受信し、前記反転標識信号が高レベルである場合、前記第２発振信号を受信し、前記第２入力端が、前記反転標識信号が低レベルである場合、前記第２発振信号を受信し、前記反転標識信号が高レベルである場合、前記第１発振信号を受信するように構成されることを特徴とする。
［６］本開示の第６の態様によれば、本開示の第５の態様において、
前記論理ユニットは、
前記第１内部信号のデューティー比及び／又は第２内部信号のデューティー比を調整することに用いられ、又は、前記第１発振信号のデューティー比及び／又は第２発振信号のデューティー比を調整することに用いられるカウンターと、
前記反転標識信号が低レベルである場合、前記比較器の出力に基づいて、前記カウンターの第１値を記憶する第１レジスタ群と、
前記反転標識信号が高レベルである場合、前記比較器の出力に基づいて、前記カウンターの第２値を記憶する第２レジスタ群と、を備えることを特徴とする。
［７］本開示の第７の態様によれば、本開示の第６の態様において、
前記論理ユニットは、
前記第１レジスタ群と前記第２レジスタ群に接続され、前記第１レジスタ群と前記第２レジスタ群の出力に対して加減乗除演算を行うことに用いられる演算コンポーネントと、
前記演算コンポーネントに接続され、前記演算コンポーネントの出力結果を記憶することに用いられる第３レジスタ群と、を更に備えることを特徴とする。
［８］本開示の第８の態様によれば、本開示の第７の態様において、
前記比較ユニットは、サンプリングクロックによって駆動され、前記サンプリングクロックの周波数は、前記第１内部信号の周波数及び／又は第２内部信号の周波数よりも低く、且つ前記サンプリングクロックの周波数は、前記第１発振信号及び／又は第２発振信号の周波数よりも低いことを特徴とする。
［９］本開示の第９の態様によれば、本開示の第９の態様において、
前記カウンターは、計算機クロックによって駆動され、前記計算機クロックの周波数は、前記第１内部信号の周波数及び／又は第２内部信号の周波数よりも低く、且つ前記計算機クロックの周波数は、前記第１発振信号の周波数及び／又は第２発振信号の周波数よりも低いことを特徴とする。
［１０］本開示の第１０の態様によれば、本開示の第９の態様において、
前記サンプリングクロックの周波数は、前記計算機クロックの周波数と同じであることを特徴とする。
［１１］本開示の第１１の態様によれば、本開示の第１０の態様において、
外部クロック信号を受信し、前記サンプリングクロックと前記計算機クロックを生成する周波数分割器を更に備えることを特徴とする。
［１２］本開示の第１２の態様によれば、本開示の第１１の態様において、
前記周波数分割器に接続され、前記サンプリングクロックの周波数と前記計算機クロックの周波数を設定することに用いられる第５レジスタ群を更に備えることを特徴とする。
［１３］本開示の第１３の態様によれば、本開示の第２～第１２のうちの１つの態様において、
前記発振回路は、発振器とパスシミュレーション回路とを備え、
前記発振器は、第１初期発振信号と第２初期発振信号を生成することに用いられ、前記第１初期発振信号と前記第２初期発振信号とは、周波数が同じであり、位相が逆であり、
前記パスシミュレーション回路は、前記発振器と前記比較ユニットとの間に位置し、一端が前記発振器の出力端に接続され、他端が前記比較ユニットの入力端に接続され、前記パスシミュレーション回路は、第１パスの回路特性をシミュレーションし、前記第１初期発振信号を受信することによって前記第１発振信号を生成し、前記第２初期発振信号を受信することによって前記第２発振信号を生成することに用いられることを特徴とする。
［１４］本開示の第１４の態様によれば、本開示の第１３の態様において、
前記発振器に接続され、前記第１発振信号の周波数と第２発振信号の周波数を設定することに用いられる第４レジスタ群を更に備えることを特徴とする。
［１５］本開示の第１５の態様によれば、本開示の第１４の態様において、
前記パスシミュレーション回路に接続され、前記パスシミュレーション回路の電気的パラメータを設定することに用いられる第６レジスタ群を更に備えることを特徴とする。
［１６］本開示の第１６の態様によれば、本開示の第３～第１２のうちの１つの態様において、
第１セレクターを更に備え、前記第１発振信号、前記第２発振信号、前記第１内部信号、前記第２内部信号、前記第１外部信号、前記第２外部信号は、いずれも、前記第１セレクターを介して前記比較ユニットに接続され、前記第１発振信号と前記第２発振信号を第１差分対信号と記し、前記第１外部信号と前記第２外部信号を第２差分対信号と記し、前記第１内部信号と前記第２内部信号を第３差分対信号と記し、前記第１セレクターは、前記第１差分対信号、前記第２差分対信号及び前記第３差分対信号のうちの１つを選択して前記比較ユニットに入力することに用いられることを特徴とする。
［１７］本開示の第１７の態様によれば、本開示の第１６の態様において、
前記第１セレクターの制御端は、選択イネーブル信号を受信し、前記選択イネーブル信号に基づいて、前記第１差分対信号、前記第２差分対信号及び前記第３差分対信号のうちの１つを選択して前記比較ユニットに入力することを特徴とする。
［１８］本開示の第１８の態様によれば、本開示の第１～第１２のうちの１つの態様において、
第２セレクターを更に備え、前記第１発振信号、前記第２発振信号、前記第１外部信号、前記第２外部信号は、いずれも、前記第２セレクターを介して前記差分入力回路に接続され、前記第１発振信号と前記第２発振信号を第１差分対信号と記し、前記第１外部信号と前記第２外部信号を第２差分対信号と記し、前記第２セレクターは、前記第１差分対信号と前記第２差分対信号のうちの１つを選択して前記差分入力回路に入力することに用いられることを特徴とする。
［１９］本開示の第１９の態様によれば、本開示の第１８の態様において、
前記第２セレクターの制御端は、較正イネーブル信号を受信し、前記較正イネーブル信号が低レベルである場合、前記第１外部信号と第２外部信号は、前記差分入力回路に入力され、前記較正イネーブル信号が高レベルである場合、前記第１発振信号と第２発振信号は、前記差分入力回路に入力されることを特徴とする。
［２０］本開示の第２０の態様によれば、
メモリであって、
第１外部信号と第２外部信号を受信し、第１内部信号と第２内部信号を生成することに用いられる較正回路であって、前記第１内部信号及び／又は前記第２内部信号のデューティー比が第３所定の範囲内にある、較正回路と、
第１発振信号と第２発振信号を生成することに用いられるクロック生成回路であって、前記第１発振信号と前記第２発振信号とは、周波数が同じであり、位相が逆である、クロック生成回路と、を備え、
前記較正回路は更に、前記第１発振信号及び／又は前記第２発振信号のデューティー比を調整し、前記第１発振信号及び／又は前記第２発振信号のデューティー比を第４所定の範囲内にすることに用いられる、メモリが提供される。
［２１］本開示の第２１の態様によれば、本開示の第２０の態様において、
前記較正回路は、
前記第１外部信号と前記第２外部信号を受信し、前記第１内部信号と前記第２内部信号を生成することに用いられる差分入力回路と、
前記差分入力回路の出力端に接続され、前記第１内部信号のデューティー比及び／又は前記第２内部信号のデューティー比に対して比較を行うことに用いられる比較ユニットと、
前記比較ユニットと前記差分入力回路に接続され、前記比較ユニットの出力結果に基づいて、前記差分入力回路を制御し、前記第１内部信号のデューティー比及び／又は前記第２内部信号のデューティー比を前記第３所定の範囲内に達させることに用いられる論理ユニットと、を備えることを特徴とする。
［２２］本開示の第２２の態様によれば、本開示の第２１の態様において、
前記比較ユニットは更に、前記クロック生成回路の出力端に接続され、前記第１発振信号と前記第２発振信号を受信し、前記第１発振信号のデューティー比及び／又は前記第２発振信号のデューティー比に対して比較を行うことに用いられ、前記論理ユニットは更に、前記クロック生成回路に接続され、前記比較ユニットの出力結果に基づいて、前記クロック生成回路を制御し、前記第１発振信号及び／又は前記第２発振信号のデューティー比を前記第４所定の範囲にすることに用いられことを特徴とする。
［２３］本開示の第２３の態様によれば、本開示の第２２の態様において、
前記比較ユニットは、第１入力端と第２入力端とを含む積分ユニットであって、前記第１入力端は前記第１内部信号と前記第２内部信号のうちの１つを受信し、前記第２入力端は前記第２内部信号と前記第１内部信号のうちのもう１つを受信し、又は、前記第１入力端は前記第１発振信号と前記第２発振信号のうちの１つを受信し、前記第２入力端は前記第２発振信号と前記第１発振信号のうちのもう１つを受信する、積分ユニットと、
前記積分ユニットの出力端に接続される比較器と、を備えることを特徴とする。
［２４］本開示の第２４の態様によれば、本開示の第２３の態様において、
前記積分ユニットは、
前記第１入力端が、反転標識信号が低レベルである場合、前記第１内部信号を受信し、前記反転標識信号が高レベルである場合、前記第２内部信号を受信し、前記第２入力端が、前記反転標識信号が低レベルである場合、前記第２内部信号を受信し、前記反転標識信号が高レベルである場合、前記第１内部信号を受信し、又は、
前記第１入力端が、反転標識信号が低レベルである場合、前記第１発振信号を受信し、前記反転標識信号が高レベルである場合、前記第２発振信号を受信し、前記第２入力端が、前記反転標識信号が低レベルである場合、前記第２発振信号を受信し、前記反転標識信号が高レベルである場合、前記第１発振信号を受信するように構成されることを特徴とする。
［２５］本開示の第２５の態様によれば、本開示の第２４の態様において、
前記論理ユニットは、
前記第１内部信号のデューティー比及び／又は第２内部信号のデューティー比を調整することに用いられ、又は、前記第１発振信号のデューティー比及び／又は第２発振信号のデューティー比を調整することに用いられるカウンターと、
前記反転標識信号が低レベルである場合、前記比較器の出力に基づいて、前記カウンターの第１値を記憶する第１レジスタ群と、
前記反転標識信号が高レベルである場合、前記比較器の出力に基づいて、前記カウンターの第２値を記憶する第２レジスタ群と、を備えることを特徴とする。
［２６］本開示の第２６の態様によれば、本開示の第２５の態様において、
前記論理ユニットは、
前記第１レジスタ群と前記第２レジスタ群に接続され、前記第１レジスタ群と前記第２レジスタ群の出力に対して加減乗除演算を行うことに用いられる演算コンポーネントと、
前記演算コンポーネントに接続され、前記演算コンポーネントの出力結果を記憶することに用いられる第３レジスタ群と、を更に備えることを特徴とする。
［２７］本開示の第２７の態様によれば、本開示の第２６の態様において、
前記比較ユニットは、サンプリングクロックによって駆動され、前記サンプリングクロックの周波数は、前記第１内部信号の周波数及び／又は第２内部信号の周波数よりも低く、且つ前記サンプリングクロックの周波数は、前記第１発振信号及び／又は前記第２発振信号の周波数よりも低いことを特徴とする。
［２８］本開示の第２８の態様によれば、本開示の第２７の態様において、
前記カウンターは、計算機クロックによって駆動され、前記計算機クロックの周波数は、前記第１内部信号の周波数及び／又は前記第２内部信号の周波数よりも低く、且つ前記計算機クロックの周波数は、前記第１発振信号の周波数及び／又は前記第２発振信号の周波数よりも低いことを特徴とする。
［２９］本開示の第２９の態様によれば、本開示の第２８の態様において、
前記サンプリングクロックの周波数は、前記計算機クロックの周波数と同じであることを特徴とする。
［３０］本開示の第３０の態様によれば、本開示の第２９の態様において、
外部クロック信号を受信し、前記サンプリングクロックと前記計算機クロックを生成する周波数分割器を更に備えることを特徴とする。
［３１］本開示の第３１の態様によれば、本開示の第３０の態様において、
前記周波数分割器に接続され、前記サンプリングクロックの周波数と前記計算機クロックの周波数を設定することに用いられる第５レジスタ群を更に備えることを特徴とする。
［３２］本開示の第３２の態様によれば、本開示の第２３～第３０のうちの１つの態様において、
前記クロック生成回路は、前記第１発振信号と前記第２発振信号を生成することに用いられる発振回路を備え、前記発振回路の出力端は前記比較ユニットに接続されることを特徴とする。
［３３］本開示の第３３の態様によれば、本開示の第３２の態様において、
前記発振回路は、発振器とパスシミュレーション回路とを備え、
前記発振器は、第１初期発振信号と第２初期発振信号を生成することに用いられ、前記第１初期発振信号と前記第２初期発振信号とは、周波数が同じであり、位相が逆であり、
前記パスシミュレーション回路は、前記発振器と前記比較ユニットとの間に位置し、一端が前記発振器の出力端に接続され、他端が前記比較ユニットの入力端に接続され、前記パスシミュレーション回路は、第１パスの回路特性をシミュレーションし、前記第１初期発振信号を受信することによって前記第１発振信号を生成し、前記第２初期発振信号を受信することによって前記第２発振信号を生成することに用いられることを特徴とする。
［３４］本開示の第３４の態様によれば、本開示の第３３の態様において、
前記発振器に接続され、前記第１発振信号の周波数と第２発振信号の周波数を設定することに用いられる第４レジスタ群を更に備えることを特徴とする。
［３５］本開示の第３５の態様によれば、本開示の第３４の態様において、
前記パスシミュレーション回路に接続され、前記パスシミュレーション回路の電気的パラメータを設定することに用いられる第６レジスタ群を更に備えることを特徴とする。
［３６］本開示の第３６の態様によれば、本開示の第３５の態様において、
第１セレクターを更に備え、前記第１発振信号、前記第２発振信号、前記第１内部信号、前記第２内部信号、前記第１外部信号、前記第２外部信号は、いずれも、前記第１セレクターを介して前記比較ユニットに接続され、前記第１発振信号と前記第２発振信号を第１差分対信号と記し、前記第１外部信号と前記第２外部信号を第２差分対信号と記し、前記第１内部信号と前記第２内部信号を第３差分対信号と記し、前記第１セレクターは、前記第１差分対信号、前記第２差分対信号及び前記第３差分対信号のうちの１つを選択して前記比較ユニットに入力することに用いられることを特徴とする。
［３７］本開示の第３７の態様によれば、本開示の第３６の態様において、
前記第１セレクターの制御端は、選択イネーブル信号を受信し、前記選択イネーブル信号に基づいて、前記第１差分対信号、前記第２差分対信号及び前記第３差分対信号のうちの１つを選択して前記比較ユニットに入力することを特徴とする。
［３８］本開示の第３８の態様によれば、本開示の第２１～第３０のうちの１つの態様において、
第２セレクターを更に備え、前記第１発振信号、前記第２発振信号、前記第１外部信号、前記第２外部信号は、いずれも、前記第２セレクターを介して前記差分入力回路に接続され、前記第１発振信号と前記第２発振信号を第１差分対信号と記し、前記第１外部信号と前記第２外部信号を第２差分対信号と記し、前記第２セレクターは、前記第１差分対信号と前記第２差分対信号のうちの１つを選択して前記差分入力回路に入力することに用いられることを特徴とする。
［３９］本開示の第３９の態様によれば、本開示の第３８の態様において、
前記第２セレクターの制御端は、較正イネーブル信号を受信し、前記較正イネーブル信号が低レベルである場合、前記第１外部信号と前記第２外部信号は、前記差分入力回路に入力され、前記較正イネーブル信号が高レベルである場合、前記第１発振信号と前記第２発振信号は、前記差分入力回路に入力されることを特徴とする。
［４０］本開示の第４０の態様によれば、
メモリであって、
第１発振信号と第２発振信号を生成することに用いられるクロック生成回路であって、前記第１発振信号と前記第２発振信号とは、周波数が同じであり、位相が逆であり、前記第１発振信号と前記第２発振信号のデューティー比がいずれも第５範囲内にある、クロック生成回路と、
第１外部信号と第２外部信号であって、前記メモリ外部からのものであり、前記第１外部信号と前記第２外部信号のデューティー比がいずれも第６範囲内にある、第１外部信号と第２外部信号と、
テストモードで、前記第１発振信号と第２発振信号を受信し、第１内部信号と第２内部信号を出力し、正常な作動モードで、前記第１外部信号と前記第２外部信号を受信し、前記第１内部信号と前記第２内部信号を出力する差分入力回路と、を備え、
前記差分入力回路と前記クロック生成回路とは、データインタラクションを行い、前記テストモード又は前記正常な作動モードで、前記第１内部信号及び／又は前記第２内部信号のデューティー比を第７範囲内にする、メモリが提供される。
［４１］本開示の第４１の態様によれば、本開示の第４０の態様において、
前記クロック生成回路は、前記第１発振信号と前記第２発振信号を生成することに用いられる発振回路と、
前記第１発振信号と前記第２発振信号を受信し、前記第１発振信号のデューティー比及び／又は前記第２発振信号のデューティー比を比較することに用いられる比較ユニットと、
前記比較ユニットと前記発振回路に接続され、前記比較ユニットの出力結果に基づいて、前記発振回路を制御し、前記第１発振信号のデューティー比及び／又は前記第２発振信号のデューティー比を前記第５範囲内にすることに用いられ論理ユニットと、を備えることを特徴とする。
［４２］本開示の第４２の態様によれば、本開示の第４１の態様において、
前記データインタラクションは、前記テストモード又は前記正常な作動モードで、前記比較ユニットが前記第１内部信号と前記第２内部信号を受信し、前記第１内部信号及び／又は前記第２内部信号のデューティー比に対して比較を行うことに用いられ、前記論理ユニットが更に、前記差分入力回路に接続され、前記比較ユニットの出力結果に基づいて、前記差分入力回路を制御し、前記第１内部信号と前記第２内部信号のデューティー比を前記第７範囲内にすることを含むことを特徴とする。
［４３］本開示の第４３の態様によれば、本開示の第４２の態様において、
前記比較ユニットは、
第１入力端と第２入力端とを含む積分ユニットであって、前記テストモードで、前記第１入力端は前記第１発振信号と前記第２発振信号のうちの１つを受信し、前記第２入力端は前記第２発振信号と前記第１発振信号のうちのもう１つを受信し、又は、前記第１入力端は前記第１内部信号と前記第２内部信号のうちの１つを受信し、前記第２入力端は前記第２内部信号と前記第１内部信号のうちのもう１つを受信し、前記正常な作動モードで、前記第１入力端は前記第１内部信号と第２内部信号のうちの１つを受信し、前記第２入力端は前記第２内部信号と第１内部信号のうちのもう１つを受信する、積分ユニットと、
積分ユニットの出力端に接続される比較器と、を備えることを特徴とする。
［４４］本開示の第４４の態様によれば、本開示の第４３の態様において、
前記積分ユニットは、
前記テストモード又は前記正常な作動モードで、前記積分ユニットの第１入力端が、反転標識信号が低レベルである場合、前記第１内部信号を受信し、前記反転標識信号が高レベルである場合、前記第２内部信号を受信し、前記積分ユニットの第２入力端が、前記反転標識信号が低レベルである場合、前記第２内部信号を受信し、前記反転標識信号が高レベルである場合、前記第１内部信号を受信するように構成されることを特徴とする。
［４５］本開示の第４５の態様によれば、本開示の第４４の態様において、
前記積分ユニットは更に、前記テストモードで、前記積分ユニットの第１入力端が、反転標識信号が低レベルである場合、前記第１発振信号を受信し、前記反転標識信号が高レベルである場合、前記第２発振信号を受信し、前記積分ユニットの第２入力端が、前記反転標識信号が低レベルである場合、前記第２発振信号を受信し、前記反転標識信号が高レベルである場合、前記第１発振信号を受信するように構成されることを特徴とする。
［４６］本開示の第４６の態様によれば、本開示の第４５の態様において、
前記論理ユニットは、
前記第１内部信号のデューティー比及び／又は第２内部信号のデューティー比を調整することに用いられるカウンターと、
前記反転標識信号が低レベルである場合、前記比較器の出力に基づいて、前記カウンターの第１値を記憶する第１レジスタ群と、
前記反転標識信号が高レベルである場合、前記比較器の出力に基づいて、前記カウンターの第２値を記憶する第２レジスタ群と、を備えることを特徴とする。
［４７］本開示の第４７の態様によれば、本開示の第４６の態様において、
前記論理ユニットは、
前記第１レジスタ群と前記第２レジスタ群に接続され、前記第１レジスタ群と前記第２レジスタ群の出力に対して加減乗除演算を行うことに用いられる演算コンポーネントと、
前記演算コンポーネントに接続され、前記演算コンポーネントの出力結果を記憶することに用いられる第３レジスタ群と、を更に備えることを特徴とする。
［４８］本開示の第４８の態様によれば、本開示の第４１の態様において、
第１セレクターを更に備え、前記第１発振信号、前記第２発振信号、前記第１内部信号、前記第２内部信号、前記第１外部信号、前記第２外部信号は、いずれも、前記第１セレクターを介して前記比較ユニットに接続され、前記第１発振信号と前記第２発振信号を第１差分対信号と記し、前記第１外部信号と前記第２外部信号を第２差分対信号と記し、前記第１内部信号と前記第２内部信号を第３差分対信号と記し、前記第１セレクターは、前記第１差分対信号、前記第２差分対信号及び前記第３差分対信号のうちの１つを選択して前記比較ユニットに入力することに用いられることを特徴とする。
［４９］本開示の第４９の態様によれば、本開示の第４８の態様において、
前記テストモードで、前記第１セレクターは、前記第１差分対信号又は前記第３差分対信号を選択して前記比較ユニットに入力し、前記正常な作動モードで、前記第１セレクターは、前記第２差分対信号又は前記第３差分対信号を選択して前記比較ユニットに入力することを特徴とする。
［５０］本開示の第５０の態様によれば、本開示の第４１の態様において、
第２セレクターを更に備え、前記第１発振信号、前記第２発振信号、前記第１外部信号、前記第２外部信号は、いずれも、前記第２セレクターを介して前記差分入力回路に接続され、前記第１発振信号と前記第２発振信号を第１差分対信号と記し、前記第１外部信号と前記第２外部信号を第２差分対信号と記し、前記第２セレクターは、前記第１差分対信号と前記第２差分対信号のうちの１つを選択して前記差分入力回路に入力することに用いられることを特徴とする。
［５１］本開示の第５１の態様によれば、本開示の第５０の態様において、
前記テストモードで、前記第２セレクターは、前記第１差分対信号を選択して前記差分入力回路に入力し、前記正常な作動モードで、前記第２セレクターは、前記第２差分対信号を選択して前記差分入力回路に入力することを特徴とする。
［１］本開示の第１の態様によれば、
メモリであって、
第１発振信号と第２発振信号を生成することに用いられるクロック生成回路であって、前記第１発振信号と前記第２発振信号とは、周波数が同じであり、位相が逆であり、前記第１発振信号と前記第２発振信号のデューティー比はいずれも第１所定の範囲内にある、クロック生成回路と、
第１外部信号と第２外部信号を受信し、第１内部信号と第２内部信号を生成することに用いられる差分入力回路と、を備え、
前記クロック生成回路は更に、前記第１内部信号及び／又は前記第２内部信号のデューティー比を監視し、前記第１内部信号及び／又は前記第２内部信号のデューティー比を第２所定の範囲内にすることに用いられる、メモリが提供される。
［２］本開示の第２の態様によれば、本開示の第１の態様において、
前記クロック生成回路は、
前記第１発振信号と前記第２発振信号を生成することに用いられる発振回路と、
前記第１発振信号と前記第２発振信号を受信し、前記第１発振信号のデューティー比及び／又は前記第２発振信号のデューティー比を比較することに用いられる比較ユニットと、
前記比較ユニットと前記発振回路に接続され、前記比較ユニットの出力結果に基づいて、前記発振回路を制御し、前記第１発振信号のデューティー比と前記第２発振信号のデューティー比を前記第１所定の範囲内にすることに用いられる論理ユニットと、を備えることを特徴とする。
［３］本開示の第３の態様によれば、本開示の第２の態様において、
前記比較ユニットは更に、前記差分入力回路の出力端に接続され、前記第１内部信号のデューティー比及び／又は前記第２内部信号のデューティー比に対して比較を行うことに用いられ、前記論理ユニットは更に、前記差分入力回路に接続され、前記比較ユニットの出力結果に基づいて、前記差分入力回路を制御し、前記第１内部信号のデューティー比及び／又は前記第２内部信号のデューティー比を前記第２所定の範囲内にすることに用いられることを特徴とする。
［４］本開示の第４の態様によれば、本開示の第３の態様において、
前記比較ユニットは、
第１入力端と第２入力端とを含む積分ユニットであって、前記第１入力端は前記第１内部信号と前記第２内部信号のうちの１つを受信し、前記第２入力端は前記第２内部信号と前記第１内部信号のうちのもう１つを受信し、又は、前記第１入力端は前記第１発振信号と前記第２発振信号のうちの１つを受信し、前記第２入力端は前記第２発振信号と前記第１発振信号のうちのもう１つを受信する、積分ユニットと、
前記積分ユニットの出力端に接続される比較器と、を備えることを特徴とする。
［５］本開示の第５の態様によれば、本開示の第４の態様において、
前記積分ユニットは、
前記第１入力端が、反転標識信号が低レベルである場合、前記第１内部信号を受信し、前記反転標識信号が高レベルである場合、前記第２内部信号を受信し、前記第２入力端が、前記反転標識信号が低レベルである場合、前記第２内部信号を受信し、前記反転標識信号が高レベルである場合、前記第１内部信号を受信し、又は、
前記第１入力端が、反転標識信号が低レベルである場合、前記第１発振信号を受信し、前記反転標識信号が高レベルである場合、前記第２発振信号を受信し、前記第２入力端が、前記反転標識信号が低レベルである場合、前記第２発振信号を受信し、前記反転標識信号が高レベルである場合、前記第１発振信号を受信するように構成されることを特徴とする。
［６］本開示の第６の態様によれば、本開示の第５の態様において、
前記論理ユニットは、
前記第１内部信号のデューティー比及び／又は第２内部信号のデューティー比を調整することに用いられ、又は、前記第１発振信号のデューティー比及び／又は第２発振信号のデューティー比を調整することに用いられるカウンターと、
前記反転標識信号が低レベルである場合、前記比較器の出力に基づいて、前記カウンターの第１値を記憶する第１レジスタ群と、
前記反転標識信号が高レベルである場合、前記比較器の出力に基づいて、前記カウンターの第２値を記憶する第２レジスタ群と、を備えることを特徴とする。
［７］本開示の第７の態様によれば、本開示の第６の態様において、
前記論理ユニットは、
前記第１レジスタ群と前記第２レジスタ群に接続され、前記第１レジスタ群と前記第２レジスタ群の出力に対して加減乗除演算を行うことに用いられる演算コンポーネントと、
前記演算コンポーネントに接続され、前記演算コンポーネントの出力結果を記憶することに用いられる第３レジスタ群と、を更に備えることを特徴とする。
［８］本開示の第８の態様によれば、本開示の第７の態様において、
前記比較ユニットは、サンプリングクロックによって駆動され、前記サンプリングクロックの周波数は、前記第１内部信号の周波数及び／又は第２内部信号の周波数よりも低く、且つ前記サンプリングクロックの周波数は、前記第１発振信号及び／又は第２発振信号の周波数よりも低いことを特徴とする。
［９］本開示の第９の態様によれば、本開示の第９の態様において、
前記カウンターは、計算機クロックによって駆動され、前記計算機クロックの周波数は、前記第１内部信号の周波数及び／又は第２内部信号の周波数よりも低く、且つ前記計算機クロックの周波数は、前記第１発振信号の周波数及び／又は第２発振信号の周波数よりも低いことを特徴とする。
［１０］本開示の第１０の態様によれば、本開示の第９の態様において、
前記サンプリングクロックの周波数は、前記計算機クロックの周波数と同じであることを特徴とする。
［１１］本開示の第１１の態様によれば、本開示の第１０の態様において、
外部クロック信号を受信し、前記サンプリングクロックと前記計算機クロックを生成する周波数分割器を更に備えることを特徴とする。
［１２］本開示の第１２の態様によれば、本開示の第１１の態様において、
前記周波数分割器に接続され、前記サンプリングクロックの周波数と前記計算機クロックの周波数を設定することに用いられる第５レジスタ群を更に備えることを特徴とする。
［１３］本開示の第１３の態様によれば、本開示の第２～第１２のうちの１つの態様において、
前記発振回路は、発振器とパスシミュレーション回路とを備え、
前記発振器は、第１初期発振信号と第２初期発振信号を生成することに用いられ、前記第１初期発振信号と前記第２初期発振信号とは、周波数が同じであり、位相が逆であり、
前記パスシミュレーション回路は、前記発振器と前記比較ユニットとの間に位置し、一端が前記発振器の出力端に接続され、他端が前記比較ユニットの入力端に接続され、前記パスシミュレーション回路は、第１パスの回路特性をシミュレーションし、前記第１初期発振信号を受信することによって前記第１発振信号を生成し、前記第２初期発振信号を受信することによって前記第２発振信号を生成することに用いられることを特徴とする。
［１４］本開示の第１４の態様によれば、本開示の第１３の態様において、
前記発振器に接続され、前記第１発振信号の周波数と第２発振信号の周波数を設定することに用いられる第４レジスタ群を更に備えることを特徴とする。
［１５］本開示の第１５の態様によれば、本開示の第１４の態様において、
前記パスシミュレーション回路に接続され、前記パスシミュレーション回路の電気的パラメータを設定することに用いられる第６レジスタ群を更に備えることを特徴とする。
［１６］本開示の第１６の態様によれば、本開示の第３～第１２のうちの１つの態様において、
第１セレクターを更に備え、前記第１発振信号、前記第２発振信号、前記第１内部信号、前記第２内部信号、前記第１外部信号、前記第２外部信号は、いずれも、前記第１セレクターを介して前記比較ユニットに接続され、前記第１発振信号と前記第２発振信号を第１差分対信号と記し、前記第１外部信号と前記第２外部信号を第２差分対信号と記し、前記第１内部信号と前記第２内部信号を第３差分対信号と記し、前記第１セレクターは、前記第１差分対信号、前記第２差分対信号及び前記第３差分対信号のうちの１つを選択して前記比較ユニットに入力することに用いられることを特徴とする。
［１７］本開示の第１７の態様によれば、本開示の第１６の態様において、
前記第１セレクターの制御端は、選択イネーブル信号を受信し、前記選択イネーブル信号に基づいて、前記第１差分対信号、前記第２差分対信号及び前記第３差分対信号のうちの１つを選択して前記比較ユニットに入力することを特徴とする。
［１８］本開示の第１８の態様によれば、本開示の第１～第１２のうちの１つの態様において、
第２セレクターを更に備え、前記第１発振信号、前記第２発振信号、前記第１外部信号、前記第２外部信号は、いずれも、前記第２セレクターを介して前記差分入力回路に接続され、前記第１発振信号と前記第２発振信号を第１差分対信号と記し、前記第１外部信号と前記第２外部信号を第２差分対信号と記し、前記第２セレクターは、前記第１差分対信号と前記第２差分対信号のうちの１つを選択して前記差分入力回路に入力することに用いられることを特徴とする。
［１９］本開示の第１９の態様によれば、本開示の第１８の態様において、
前記第２セレクターの制御端は、較正イネーブル信号を受信し、前記較正イネーブル信号が低レベルである場合、前記第１外部信号と第２外部信号は、前記差分入力回路に入力され、前記較正イネーブル信号が高レベルである場合、前記第１発振信号と第２発振信号は、前記差分入力回路に入力されることを特徴とする。
［２０］本開示の第２０の態様によれば、
メモリであって、
第１外部信号と第２外部信号を受信し、第１内部信号と第２内部信号を生成することに用いられる較正回路であって、前記第１内部信号及び／又は前記第２内部信号のデューティー比が第３所定の範囲内にある、較正回路と、
第１発振信号と第２発振信号を生成することに用いられるクロック生成回路であって、前記第１発振信号と前記第２発振信号とは、周波数が同じであり、位相が逆である、クロック生成回路と、を備え、
前記較正回路は更に、前記第１発振信号及び／又は前記第２発振信号のデューティー比を調整し、前記第１発振信号及び／又は前記第２発振信号のデューティー比を第４所定の範囲内にすることに用いられる、メモリが提供される。
［２１］本開示の第２１の態様によれば、本開示の第２０の態様において、
前記較正回路は、
前記第１外部信号と前記第２外部信号を受信し、前記第１内部信号と前記第２内部信号を生成することに用いられる差分入力回路と、
前記差分入力回路の出力端に接続され、前記第１内部信号のデューティー比及び／又は前記第２内部信号のデューティー比に対して比較を行うことに用いられる比較ユニットと、
前記比較ユニットと前記差分入力回路に接続され、前記比較ユニットの出力結果に基づいて、前記差分入力回路を制御し、前記第１内部信号のデューティー比及び／又は前記第２内部信号のデューティー比を前記第３所定の範囲内に達させることに用いられる論理ユニットと、を備えることを特徴とする。
［２２］本開示の第２２の態様によれば、本開示の第２１の態様において、
前記比較ユニットは更に、前記クロック生成回路の出力端に接続され、前記第１発振信号と前記第２発振信号を受信し、前記第１発振信号のデューティー比及び／又は前記第２発振信号のデューティー比に対して比較を行うことに用いられ、前記論理ユニットは更に、前記クロック生成回路に接続され、前記比較ユニットの出力結果に基づいて、前記クロック生成回路を制御し、前記第１発振信号及び／又は前記第２発振信号のデューティー比を前記第４所定の範囲にすることに用いられことを特徴とする。
［２３］本開示の第２３の態様によれば、本開示の第２２の態様において、
前記比較ユニットは、第１入力端と第２入力端とを含む積分ユニットであって、前記第１入力端は前記第１内部信号と前記第２内部信号のうちの１つを受信し、前記第２入力端は前記第２内部信号と前記第１内部信号のうちのもう１つを受信し、又は、前記第１入力端は前記第１発振信号と前記第２発振信号のうちの１つを受信し、前記第２入力端は前記第２発振信号と前記第１発振信号のうちのもう１つを受信する、積分ユニットと、
前記積分ユニットの出力端に接続される比較器と、を備えることを特徴とする。
［２４］本開示の第２４の態様によれば、本開示の第２３の態様において、
前記積分ユニットは、
前記第１入力端が、反転標識信号が低レベルである場合、前記第１内部信号を受信し、前記反転標識信号が高レベルである場合、前記第２内部信号を受信し、前記第２入力端が、前記反転標識信号が低レベルである場合、前記第２内部信号を受信し、前記反転標識信号が高レベルである場合、前記第１内部信号を受信し、又は、
前記第１入力端が、反転標識信号が低レベルである場合、前記第１発振信号を受信し、前記反転標識信号が高レベルである場合、前記第２発振信号を受信し、前記第２入力端が、前記反転標識信号が低レベルである場合、前記第２発振信号を受信し、前記反転標識信号が高レベルである場合、前記第１発振信号を受信するように構成されることを特徴とする。
［２５］本開示の第２５の態様によれば、本開示の第２４の態様において、
前記論理ユニットは、
前記第１内部信号のデューティー比及び／又は第２内部信号のデューティー比を調整することに用いられ、又は、前記第１発振信号のデューティー比及び／又は第２発振信号のデューティー比を調整することに用いられるカウンターと、
前記反転標識信号が低レベルである場合、前記比較器の出力に基づいて、前記カウンターの第１値を記憶する第１レジスタ群と、
前記反転標識信号が高レベルである場合、前記比較器の出力に基づいて、前記カウンターの第２値を記憶する第２レジスタ群と、を備えることを特徴とする。
［２６］本開示の第２６の態様によれば、本開示の第２５の態様において、
前記論理ユニットは、
前記第１レジスタ群と前記第２レジスタ群に接続され、前記第１レジスタ群と前記第２レジスタ群の出力に対して加減乗除演算を行うことに用いられる演算コンポーネントと、
前記演算コンポーネントに接続され、前記演算コンポーネントの出力結果を記憶することに用いられる第３レジスタ群と、を更に備えることを特徴とする。
［２７］本開示の第２７の態様によれば、本開示の第２６の態様において、
前記比較ユニットは、サンプリングクロックによって駆動され、前記サンプリングクロックの周波数は、前記第１内部信号の周波数及び／又は第２内部信号の周波数よりも低く、且つ前記サンプリングクロックの周波数は、前記第１発振信号及び／又は前記第２発振信号の周波数よりも低いことを特徴とする。
［２８］本開示の第２８の態様によれば、本開示の第２７の態様において、
前記カウンターは、計算機クロックによって駆動され、前記計算機クロックの周波数は、前記第１内部信号の周波数及び／又は前記第２内部信号の周波数よりも低く、且つ前記計算機クロックの周波数は、前記第１発振信号の周波数及び／又は前記第２発振信号の周波数よりも低いことを特徴とする。
［２９］本開示の第２９の態様によれば、本開示の第２８の態様において、
前記サンプリングクロックの周波数は、前記計算機クロックの周波数と同じであることを特徴とする。
［３０］本開示の第３０の態様によれば、本開示の第２９の態様において、
外部クロック信号を受信し、前記サンプリングクロックと前記計算機クロックを生成する周波数分割器を更に備えることを特徴とする。
［３１］本開示の第３１の態様によれば、本開示の第３０の態様において、
前記周波数分割器に接続され、前記サンプリングクロックの周波数と前記計算機クロックの周波数を設定することに用いられる第５レジスタ群を更に備えることを特徴とする。
［３２］本開示の第３２の態様によれば、本開示の第２３～第３０のうちの１つの態様において、
前記クロック生成回路は、前記第１発振信号と前記第２発振信号を生成することに用いられる発振回路を備え、前記発振回路の出力端は前記比較ユニットに接続されることを特徴とする。
［３３］本開示の第３３の態様によれば、本開示の第３２の態様において、
前記発振回路は、発振器とパスシミュレーション回路とを備え、
前記発振器は、第１初期発振信号と第２初期発振信号を生成することに用いられ、前記第１初期発振信号と前記第２初期発振信号とは、周波数が同じであり、位相が逆であり、
前記パスシミュレーション回路は、前記発振器と前記比較ユニットとの間に位置し、一端が前記発振器の出力端に接続され、他端が前記比較ユニットの入力端に接続され、前記パスシミュレーション回路は、第１パスの回路特性をシミュレーションし、前記第１初期発振信号を受信することによって前記第１発振信号を生成し、前記第２初期発振信号を受信することによって前記第２発振信号を生成することに用いられることを特徴とする。
［３４］本開示の第３４の態様によれば、本開示の第３３の態様において、
前記発振器に接続され、前記第１発振信号の周波数と第２発振信号の周波数を設定することに用いられる第４レジスタ群を更に備えることを特徴とする。
［３５］本開示の第３５の態様によれば、本開示の第３４の態様において、
前記パスシミュレーション回路に接続され、前記パスシミュレーション回路の電気的パラメータを設定することに用いられる第６レジスタ群を更に備えることを特徴とする。
［３６］本開示の第３６の態様によれば、本開示の第３５の態様において、
第１セレクターを更に備え、前記第１発振信号、前記第２発振信号、前記第１内部信号、前記第２内部信号、前記第１外部信号、前記第２外部信号は、いずれも、前記第１セレクターを介して前記比較ユニットに接続され、前記第１発振信号と前記第２発振信号を第１差分対信号と記し、前記第１外部信号と前記第２外部信号を第２差分対信号と記し、前記第１内部信号と前記第２内部信号を第３差分対信号と記し、前記第１セレクターは、前記第１差分対信号、前記第２差分対信号及び前記第３差分対信号のうちの１つを選択して前記比較ユニットに入力することに用いられることを特徴とする。
［３７］本開示の第３７の態様によれば、本開示の第３６の態様において、
前記第１セレクターの制御端は、選択イネーブル信号を受信し、前記選択イネーブル信号に基づいて、前記第１差分対信号、前記第２差分対信号及び前記第３差分対信号のうちの１つを選択して前記比較ユニットに入力することを特徴とする。
［３８］本開示の第３８の態様によれば、本開示の第２１～第３０のうちの１つの態様において、
第２セレクターを更に備え、前記第１発振信号、前記第２発振信号、前記第１外部信号、前記第２外部信号は、いずれも、前記第２セレクターを介して前記差分入力回路に接続され、前記第１発振信号と前記第２発振信号を第１差分対信号と記し、前記第１外部信号と前記第２外部信号を第２差分対信号と記し、前記第２セレクターは、前記第１差分対信号と前記第２差分対信号のうちの１つを選択して前記差分入力回路に入力することに用いられることを特徴とする。
［３９］本開示の第３９の態様によれば、本開示の第３８の態様において、
前記第２セレクターの制御端は、較正イネーブル信号を受信し、前記較正イネーブル信号が低レベルである場合、前記第１外部信号と前記第２外部信号は、前記差分入力回路に入力され、前記較正イネーブル信号が高レベルである場合、前記第１発振信号と前記第２発振信号は、前記差分入力回路に入力されることを特徴とする。
［４０］本開示の第４０の態様によれば、
メモリであって、
第１発振信号と第２発振信号を生成することに用いられるクロック生成回路であって、前記第１発振信号と前記第２発振信号とは、周波数が同じであり、位相が逆であり、前記第１発振信号と前記第２発振信号のデューティー比がいずれも第５範囲内にある、クロック生成回路と、
第１外部信号と第２外部信号であって、前記メモリ外部からのものであり、前記第１外部信号と前記第２外部信号のデューティー比がいずれも第６範囲内にある、第１外部信号と第２外部信号と、
テストモードで、前記第１発振信号と第２発振信号を受信し、第１内部信号と第２内部信号を出力し、正常な作動モードで、前記第１外部信号と前記第２外部信号を受信し、前記第１内部信号と前記第２内部信号を出力する差分入力回路と、を備え、
前記差分入力回路と前記クロック生成回路とは、データインタラクションを行い、前記テストモード又は前記正常な作動モードで、前記第１内部信号及び／又は前記第２内部信号のデューティー比を第７範囲内にする、メモリが提供される。
［４１］本開示の第４１の態様によれば、本開示の第４０の態様において、
前記クロック生成回路は、前記第１発振信号と前記第２発振信号を生成することに用いられる発振回路と、
前記第１発振信号と前記第２発振信号を受信し、前記第１発振信号のデューティー比及び／又は前記第２発振信号のデューティー比を比較することに用いられる比較ユニットと、
前記比較ユニットと前記発振回路に接続され、前記比較ユニットの出力結果に基づいて、前記発振回路を制御し、前記第１発振信号のデューティー比及び／又は前記第２発振信号のデューティー比を前記第５範囲内にすることに用いられ論理ユニットと、を備えることを特徴とする。
［４２］本開示の第４２の態様によれば、本開示の第４１の態様において、
前記データインタラクションは、前記テストモード又は前記正常な作動モードで、前記比較ユニットが前記第１内部信号と前記第２内部信号を受信し、前記第１内部信号及び／又は前記第２内部信号のデューティー比に対して比較を行うことに用いられ、前記論理ユニットが更に、前記差分入力回路に接続され、前記比較ユニットの出力結果に基づいて、前記差分入力回路を制御し、前記第１内部信号と前記第２内部信号のデューティー比を前記第７範囲内にすることを含むことを特徴とする。
［４３］本開示の第４３の態様によれば、本開示の第４２の態様において、
前記比較ユニットは、
第１入力端と第２入力端とを含む積分ユニットであって、前記テストモードで、前記第１入力端は前記第１発振信号と前記第２発振信号のうちの１つを受信し、前記第２入力端は前記第２発振信号と前記第１発振信号のうちのもう１つを受信し、又は、前記第１入力端は前記第１内部信号と前記第２内部信号のうちの１つを受信し、前記第２入力端は前記第２内部信号と前記第１内部信号のうちのもう１つを受信し、前記正常な作動モードで、前記第１入力端は前記第１内部信号と第２内部信号のうちの１つを受信し、前記第２入力端は前記第２内部信号と第１内部信号のうちのもう１つを受信する、積分ユニットと、
積分ユニットの出力端に接続される比較器と、を備えることを特徴とする。
［４４］本開示の第４４の態様によれば、本開示の第４３の態様において、
前記積分ユニットは、
前記テストモード又は前記正常な作動モードで、前記積分ユニットの第１入力端が、反転標識信号が低レベルである場合、前記第１内部信号を受信し、前記反転標識信号が高レベルである場合、前記第２内部信号を受信し、前記積分ユニットの第２入力端が、前記反転標識信号が低レベルである場合、前記第２内部信号を受信し、前記反転標識信号が高レベルである場合、前記第１内部信号を受信するように構成されることを特徴とする。
［４５］本開示の第４５の態様によれば、本開示の第４４の態様において、
前記積分ユニットは更に、前記テストモードで、前記積分ユニットの第１入力端が、反転標識信号が低レベルである場合、前記第１発振信号を受信し、前記反転標識信号が高レベルである場合、前記第２発振信号を受信し、前記積分ユニットの第２入力端が、前記反転標識信号が低レベルである場合、前記第２発振信号を受信し、前記反転標識信号が高レベルである場合、前記第１発振信号を受信するように構成されることを特徴とする。
［４６］本開示の第４６の態様によれば、本開示の第４５の態様において、
前記論理ユニットは、
前記第１内部信号のデューティー比及び／又は第２内部信号のデューティー比を調整することに用いられるカウンターと、
前記反転標識信号が低レベルである場合、前記比較器の出力に基づいて、前記カウンターの第１値を記憶する第１レジスタ群と、
前記反転標識信号が高レベルである場合、前記比較器の出力に基づいて、前記カウンターの第２値を記憶する第２レジスタ群と、を備えることを特徴とする。
［４７］本開示の第４７の態様によれば、本開示の第４６の態様において、
前記論理ユニットは、
前記第１レジスタ群と前記第２レジスタ群に接続され、前記第１レジスタ群と前記第２レジスタ群の出力に対して加減乗除演算を行うことに用いられる演算コンポーネントと、
前記演算コンポーネントに接続され、前記演算コンポーネントの出力結果を記憶することに用いられる第３レジスタ群と、を更に備えることを特徴とする。
［４８］本開示の第４８の態様によれば、本開示の第４１の態様において、
第１セレクターを更に備え、前記第１発振信号、前記第２発振信号、前記第１内部信号、前記第２内部信号、前記第１外部信号、前記第２外部信号は、いずれも、前記第１セレクターを介して前記比較ユニットに接続され、前記第１発振信号と前記第２発振信号を第１差分対信号と記し、前記第１外部信号と前記第２外部信号を第２差分対信号と記し、前記第１内部信号と前記第２内部信号を第３差分対信号と記し、前記第１セレクターは、前記第１差分対信号、前記第２差分対信号及び前記第３差分対信号のうちの１つを選択して前記比較ユニットに入力することに用いられることを特徴とする。
［４９］本開示の第４９の態様によれば、本開示の第４８の態様において、
前記テストモードで、前記第１セレクターは、前記第１差分対信号又は前記第３差分対信号を選択して前記比較ユニットに入力し、前記正常な作動モードで、前記第１セレクターは、前記第２差分対信号又は前記第３差分対信号を選択して前記比較ユニットに入力することを特徴とする。
［５０］本開示の第５０の態様によれば、本開示の第４１の態様において、
第２セレクターを更に備え、前記第１発振信号、前記第２発振信号、前記第１外部信号、前記第２外部信号は、いずれも、前記第２セレクターを介して前記差分入力回路に接続され、前記第１発振信号と前記第２発振信号を第１差分対信号と記し、前記第１外部信号と前記第２外部信号を第２差分対信号と記し、前記第２セレクターは、前記第１差分対信号と前記第２差分対信号のうちの１つを選択して前記差分入力回路に入力することに用いられることを特徴とする。
［５１］本開示の第５１の態様によれば、本開示の第５０の態様において、
前記テストモードで、前記第２セレクターは、前記第１差分対信号を選択して前記差分入力回路に入力し、前記正常な作動モードで、前記第２セレクターは、前記第２差分対信号を選択して前記差分入力回路に入力することを特徴とする。
【産業上の利用可能性】
【0241】
本願の実施例は、メモリを提供する。前記メモリは、第１発振信号と第２発振信号を生成することに用いられるクロック生成回路であって、前記第１発振信号と前記第２発振信号とは、周波数が同じであり、位相が逆であり、前記第１発振信号と前記第２発振信号のデューティー比はいずれも第１所定の範囲内にある、クロック生成回路と、第１外部信号と第２外部信号を受信し、第１内部信号と第２内部信号を生成することに用いられる差分入力回路と、を備え、前記クロック生成回路は更に、前記第１内部信号及び／又は前記第２内部信号のデューティー比を監視し、前記第１内部信号及び／又は前記第２内部信号のデューティー比を第２所定の範囲内にすることに用いられる。本願の実施例において、メモリは、ＤＣＭ機能及びＤＣＡ機能を有し、差分入力回路に対する検出と較正を実現することもできる。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】