特許 7450332 同期可能なリング発振器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-03-07

(45)【発行日】2024-03-15

(54)【発明の名称】同期可能なリング発振器

(51)【国際特許分類】

   H03K 3/03 20060101AFI20240308BHJP

   H03K 3/354 20060101ALI20240308BHJP

【ＦＩ】

H03K3/03

H03K3/354 B

【請求項の数】 14

【外国語出願】

(21)【出願番号】P 2018238584

(22)【出願日】2018-12-20

(65)【公開番号】P2019154023

(43)【公開日】2019-09-12

【審査請求日】2021-12-15

(31)【優先権主張番号】15/853,171

(32)【優先日】2017-12-22

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】500520743

【氏名又は名称】ザ・ボーイング・カンパニー

【氏名又は名称原語表記】Ｔｈｅ Ｂｏｅｉｎｇ Ｃｏｍｐａｎｙ

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】ハース， ラースロー

【審査官】及川 尚人

(56)【参考文献】

【文献】米国特許出願公開第２０１７／０１１７９０７（ＵＳ，Ａ１）

【文献】特開２０１１－１９９５９０（ＪＰ，Ａ）

【文献】特開２０１５－２２０６１４（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／００９７６２９（ＵＳ，Ａ１）

【文献】特開２０１７－０９２９４０（ＪＰ，Ａ）

【文献】米国特許出願公開第２００４／００７０４５９（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１２／０２８６８８３（ＵＳ，Ａ１）

【文献】特開２０１４－０３９２６２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ ３／００－３／８６

(57)【特許請求の範囲】

【請求項1】

リング構成で接続された複数の論理ゲートを備えるリング発振器であって、
前記複数の論理ゲートの最後の１つを除いた各々の出力は前記複数の論理ゲートの次の１つへの入力として使用され、前記複数の論理ゲートの最後の１つの出力はフィードバックされて、前記複数の論理ゲートの最初の１つへの入力として使用され、前記複数の論理ゲートの１つの論理ゲートは、前記論理ゲートを有効にし、またそれによって前記リング発振器を有効にするイネーブル信号を受信するように構成されたイネーブル入力を含み、
前記複数の論理ゲートは、少なくとも１つの制御された論理ゲートを制御するためにバッファのツリー構造を利用して前記少なくとも１つの制御された論理ゲートに同時に到達するクロック信号を受信するように構成されたクロック入力を含む、該少なくとも１つの制御された論理ゲートを含み、これによって前記リング発振器を前記クロック信号に同期させ、
前記複数の論理ゲートの各々は、前記リング発振器内の信号伝播のゲート遅延を引き起こし、前記クロック信号は、前記少なくとも１つの制御された論理ゲートによって引き起こされる前記ゲート遅延と同じ、又は該ゲート遅延の倍数となるパルス幅を有する周期的なパルス列を含む、リング発振器。

【請求項2】

前記複数の論理ゲートは、前記リング構成で接続された奇数個の反転論理ゲートを含む、請求項１に記載のリング発振器。

【請求項3】

前記少なくとも１つの制御された論理ゲートは、非反転入力と反転入力、及び少なくとも１つの反転出力を有する差動バッファゲートを含み、前記非反転入力は、前記リング構成にある前記複数の論理ゲートの前の１つの出力に接続されており、前記反転入力は前記クロック入力であり、また、前記反転出力は前記リング構成にある前記複数の論理ゲートの次の１つへの入力に接続される、請求項１又は２に記載のリング発振器。

【請求項4】

前記少なくとも１つの制御された論理ゲートは、前記リング構成にある前記複数の論理ゲートの前の１つの出力に接続された入力と、前記リング構成にある前記複数の論理ゲートの次の１つの入力に接続された反転出力とを有するトライステートインバータを含む、請求項１又は２に記載のリング発振器。

【請求項5】

前記少なくとも１つの制御された論理ゲートは、データ入力及び少なくとも１つの反転出力を有するゲーテッドＤラッチを含み、前記データ入力は前記リング構成にある前記複数の論理ゲートの前の１つの出力に接続され、また、前記反転出力は前記リング構成にある前記複数の論理ゲートの次の１つへの入力に接続される、請求項１又は２に記載のリング発振器。

【請求項6】

前記少なくとも１つの制御された論理ゲートは、前記リング構成にある前記複数の論理ゲートの連続する論理ゲート間に接続された２：１マルチプレクサを含み、前記２：１マルチプレクサは、第１の入力と第２の入力、セレクタ入力と出力を有し、前記第１の入力は前記リング構成にある前記連続する論理ゲートの前の１つへの出力に接続され、前記セレクタ入力は前記クロック入力であり、前記出力は、前記リング構成にある前記連続する論理ゲートの後の１つの入力に接続されると共に、フィードバックされて、前記２：１マルチプレクサの前記第２の入力に接続される、請求項１又は２に記載のリング発振器。

【請求項7】

前記クロック信号はクロック周波数を有し、前記リング発振器は、前記クロック周波数と同じ、又は前記クロック周波数の倍数となる周波数で発振するように構成される、請求項１から６のいずれか一項に記載のリング発振器。

【請求項8】

前記少なくとも１つの制御された論理ゲートは、複数の制御された論理ゲートであり、該複数の制御された論理ゲートの各々が、前記複数の制御された論理ゲートを制御する前記クロック信号を受信し、それによって前記リング発振器を前記クロック信号に同期させるように構成された各々のクロック入力を含む、請求項１から７のいずれか一項に記載のリング発振器。

【請求項9】

請求項１に記載のリング発振器の同期化の方法であって、
前記リング発振器の複数の論理ゲートの１つの論理ゲートのイネーブル入力でイネーブル信号を受信することであって、前記複数の論理ゲートは、前記複数の論理ゲートの最後の１つを除いた各々の出力が前記複数の論理ゲートの次の１つへの入力として使用されるリング構成で接続され、前記複数の論理ゲートの最後の１つの出力はフィードバックされて、前記複数の論理ゲートの最初の１つへの入力として使用され、前記イネーブル信号は前記論理ゲートを有効にし、また、それによってリング発振器を有効にする、イネーブル信号を受信することと、
前記複数の論理ゲートの少なくとも１つの制御された論理ゲートのクロック入力で、クロック信号を受信することと、
前記少なくとも１つの制御された論理ゲートを制御する前記クロック信号を使用し、それによって前記リング発振器を前記クロック信号に同期させることと、
を含み、
前記複数の論理ゲートの各々は、前記リング発振器内の信号伝播のゲート遅延を引き起こし、前記クロック信号は、前記少なくとも１つの制御された論理ゲートによって引き起こされる前記ゲート遅延と同じ、又は該ゲート遅延の倍数となるパルス幅を有する周期的なパルス列を含む、方法。

【請求項10】

前記複数の論理ゲートは、リング構成で接続された奇数個の反転論理ゲートを含む、請求項９に記載の方法。

【請求項11】

前記少なくとも１つの制御された論理ゲートは、非反転入力と反転入力、及び少なくとも１つの反転出力を有する差動バッファゲートを含み、前記非反転入力は、前記リング構成にある前記複数の論理ゲートの前の１つの出力に接続されており、前記反転入力は前記クロック入力であり、また、前記反転出力は前記リング構成にある前記複数の論理ゲートの次の１つへの入力に接続され、前記クロック信号を受信することは、前記反転入力で前記クロック信号を受信することを含む、請求項９に記載の方法。

【請求項12】

前記少なくとも１つの制御された論理ゲートは、前記リング構成にある前記複数の論理ゲートの前の１つの出力に接続された入力と、前記リング構成にある前記複数の論理ゲートの次の１つの入力に接続された反転出力とを有するトライステートインバータを含む、請求項９に記載の方法。

【請求項13】

前記少なくとも１つの制御された論理ゲートは、データ入力及び少なくとも１つの反転出力を有するゲーテッドＤラッチを含み、前記データ入力は、前記リング構成にある前記複数の論理ゲートの前の１つの出力に接続されており、前記反転出力は前記リング構成にある前記複数の論理ゲートの次の１つへの入力に接続される、請求項９に記載の方法。

【請求項14】

前記少なくとも１つの制御された論理ゲートは、前記リング構成にある前記複数の論理ゲートの連続する論理ゲート間に接続された２：１マルチプレクサを含み、前記２：１マルチプレクサは、第１の入力と第２の入力、セレクタ入力と出力を有し、前記第１の入力は前記リング構成にある前記連続する論理ゲートの前の１つの出力に接続され、前記セレクタ入力は前記クロック入力であり、前記出力は、前記リング構成にある前記連続する論理ゲートの後の１つの入力に接続されると共に、フィードバックされて、前記２：１マルチプレクサの前記第２の入力に接続され、前記クロック信号を受信することは、前記セレクタ入力で前記クロック信号を受信することを含む、請求項９に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は概して同期可能なリング発振器に関し、具体的には標準的な論理ゲートで構築された同期可能なリング発振器に関する。

【背景技術】

【0002】

リング発振器は、ループ内に接続された、すなわち、リング構成で接続された論理ゲート又はアナログ増幅器を含む。１つのエレメントの出力は次の入力に接続される。奇数個のこれらの構成要素は入力信号を反転する。リング発振器は電子機器で多数の用途があり、情報セキュリティで使用される真の乱数を生成するためのエントロピー源として使用することができる。同期可能なリング発振器は、情報セキュリティアプリケーションに幾つかの利点をもたらす。例えば、同期可能なリング発振器は、リング発振器を固定クロック周波数に同期させるとき、リング発振器を短い周期で動作させることによって、安定した始動条件を保証する。このようにして、リング発振器は、情報セキュリティの点でリング発振器を正しく動作させるのに必要な、予測可能な始動条件を保証する既知の量の熱を生成する。リング発振器が同期された後は、通常（非同期）動作モードでの短い自走発振時間（ｓｈｏｒｔｅｒ ｆｒｅｅ ｒｕｎｎｉｎｇ ｏｓｃｉｌｌａｔｉｏｎ ｔｉｍｅｓ）によって、サイドチャネル漏洩及び干渉インジェクション感度は大幅に低減されうる。短い自走発振時間はまた、情報セキュリティアプリケーションの応答時間及びスループットを改善する。

【0003】

リング発振器を同期させる既存のソリューションの１つは、リング発振器で演算増幅器を使用し、クロック信号から得られた狭いパルスを用いて演算増幅器の非反転入力をドライブすることである。別の既存のソリューションは、リングゲートの入力トランジスタの接地ラインを、同期信号のパルスが送り込まれる導線に接続する。しかしながら、これらの既存のソリューションはいずれも、チップと称される集積回路内の標準的なデジタル設計ツールで配置することができない。

【0004】

したがって、上記の問題点のうちの少なくとも幾つかと、起こりうる他の問題点を考慮した、方法及び装置を手に入れることが望ましいであろう。

【発明の概要】

【0005】

本開示の例示的な実装は、集積回路製造プロセスの標準的な構成要素ライブラリで利用可能な標準的な論理ゲートによって構築される、同期可能なリング発振器を対象としている。既存のソリューションとは対照的に、例示的な実装は、より正確で、より安定的で、消費電力が少なく、低コストで挙動が十分によくわかっている同期可能なリング発振器を提供する。

【0006】

したがって、本開示は、下記の例示的な実行形態を含むが、それらに限定されるわけではない。

【0007】

幾つかの例示的な実装は、リング発振器を提供する。本開示に関係するリング発振器は、リング構成で接続された複数の論理ゲートを含み、複数の論理ゲートの最後の１つを除いた各々の出力が、複数の論理ゲートの次の１つへの入力として使用され、複数の論理ゲートの最後の１つの出力はフィードバックされ、複数の論理ゲートの最初の１つへの入力として使用される。複数の論理ゲートは、少なくとも１つの制御された論理ゲートを制御するためのクロック信号を受信するように構成されたクロック入力も含む、少なくとも１つの制御された論理ゲートを含み、これによってリング発振器をクロック信号に同期させる。複数の論理ゲートのうちの１つの論理ゲートは、論理ゲート及びそれによってリング発振器を有効にするイネーブル信号を受信するように構成されたイネーブル入力を含む。

【0008】

前述の任意の例示的な実装、或いは前述の例示的な実装の任意の組み合わせのリング発振器の幾つかの例示的な実装では、複数の論理ゲートはリング構成で接続された奇数個の反転論理ゲートを含み、少なくとも１つの制御された論理ゲートは、クロック信号を受信するように構成されたクロック入力であるイネーブル入力を有する。

【0009】

前述の任意の例示的な実装、或いは前述の例示的な実装の任意の組み合わせのリング発振器の幾つかの例示的な実装では、少なくとも１つの制御された論理ゲートは、非反転入力と反転入力、並びに少なくとも１つの反転出力を有する差動バッファゲートを含み、非反転入力は、リング構成にある複数の論理ゲートの前の１つの出力に接続されており、反転入力はクロック入力であり、また、反転出力はリング構成にある複数の論理ゲートの次の１つへの入力に接続される。

【0010】

前述の任意の例示的な実装、或いは前述の例示的な実装の任意の組み合わせのリング発振器の幾つかの例示的な実装では、少なくとも１つの制御された論理ゲートは、リング構成にある複数の論理ゲートの前の１つの出力に接続された入力と、リング構成にある複数の論理ゲートの次の１つの入力に接続された反転出力と、クロック入力であるイネーブル入力とを有するトライステートインバータを含む。

【0011】

前述の任意の例示的な実装、又は前述の例示的な実装の任意の組み合わせのリング発振器の幾つかの例示的な実装では、少なくとも１つの制御された論理ゲートは、データ入力とイネーブル入力、及び少なくとも１つの反転出力を有するゲーテッドＤラッチを含み、データ入力は、リング構成にある複数の論理ゲートの前の１つの出力に接続され、イネーブル入力はクロック入力であり、反転出力はリング構成にある複数の論理ゲートの次の１つの入力に接続される。

【0012】

前述の任意の例示的な実装、又は前述の例示的な実装の任意の組み合わせのリング発振器の幾つかの例示的な実装では、少なくとも１つの制御された論理ゲートは、リング構成にある複数の論理ゲートの連続する論理ゲート間に接続された２：１マルチプレクサであって、第１の入力及び第２の入力、セレクタ入力及び出力を有する２：１マルチプレクサを含み、第１の入力はリング構成にある連続する論理ゲートの前の１つの出力に接続され、セレクタ入力はクロック入力であって、出力はリング構成にある連続する論理ゲートの後の１つの入力に接続されると共に、フィードバックされ、２：１マルチプレクサの第２の入力に接続される。

【0013】

前述の任意の例示的な実装、又は前述の例示的な実装の任意の組み合わせのリング発振器の幾つかの例示的な実装では、複数の論理ゲートの各々は、リング発振器内の信号伝播のゲート遅延を引き起こし、クロック信号は、少なくとも１つの制御された論理ゲートによって引き起こされるゲート遅延と同じ、又はゲート遅延の倍数となるパルス幅を有する周期的なパルス列を含む。

【0014】

前述の任意の例示的な実装、又は前述の例示的な実装の任意の組み合わせのリング発振器の幾つかの例示的な実装では、クロック信号はクロック周波数を有し、リング発振器は、クロック周波数と同じ、又はクロック周波数の倍数となる周波数で発振するように構成される。

【0015】

前述の任意の例示的な実装、又は前述の例示的な実装の任意の組み合わせのリング発振器の幾つかの例示的な実装では、少なくとも１つの制御された論理ゲートは、その各々が、複数の制御された論理ゲートを制御するクロック信号を受信し、それによってリング発振器をクロック信号に同期させるように構成された各クロック入力を含む、複数の制御された論理ゲートである。

【0016】

幾つかの例示的な実装は、リング発振器を同期する方法を提供する。本方法は、リング発振器の複数の論理ゲートの１つの論理ゲートのイネーブル入力でイネーブル信号を受信することであって、複数の論理ゲートは、複数の論理ゲートの最後の１つを除いて、それぞれの出力が複数の論理ゲートの次の１つへの入力として使用されるリング構成で接続され、複数の論理ゲートの最後の１つの出力はフィードバックされ、複数の論理ゲートの最初の１つへの入力として使用され、イネーブル信号は論理ゲートを有効にし、また、それによってリング発振器を有効にする、イネーブル信号を受信することと、複数の論理ゲートの少なくとも１つの制御された論理ゲートのクロック入力で、クロック信号を受信することと、少なくとも１つの制御された論理ゲートを制御するクロック信号を使用し、それによってリング発振器をクロック信号に同期させることと、を含む。

【0017】

本開示の上記の特徴、態様、及び利点、及びその他の特徴、態様、及び利点は、下記の詳細説明と共に、簡潔に後述する添付図面を参照することで明らかになろう。本開示は、本書に記載の特定の例示的な実装において本開示に明記する２つ、３つ、４つ、又はそれよりも多くの特徴又は要素が明示的に組み合わされている、あるいは列挙されているか否かにかかわらず、上記特徴又は要素の任意の組み合わせを含む。本開示は、本開示のいかなる分離可能な特徴又は要素も、本開示の文脈がそうでないことを明確に指示しない限り、その態様及び例示的な実装のいずれにおいても組合せ可能であることが、意図されるように、全体論的に読むべきものである。

【0018】

したがって、この「発明の概要」は、本開示の幾つかの態様の基本的な理解を提供するために、幾つかの例示的な実装を要約することのみを目的に提供されていると理解されたい。したがって、上述の例示的な実装は例に過ぎず、いかなる意味においても、本開示の範囲又は本質を狭めると解釈すべきではないことを理解されたい。その他の例示的な実装、態様、及び利点は、添付図面と併せて下記の詳細説明を参照することで明らかになろう。添付図面は、例を用いて、記載されているいくつかの例示的な実装の原理を示すものである。

【0019】

上述のように、本開示の例示的な実装を一般的な用語で説明したが、ここでは添付図面を参照する。これらの図面は必ずしも正確な縮尺で描かれているわけではない。

【図面の簡単な説明】

【0020】

【図1】本開示の例示的な実装による同期可能なリング発振器を示している。

【図2A】様々な例示的な実装による、リング発振器の同期に使用される論理ゲートを示している。

【図2B】様々な例示的な実装による、リング発振器の同期に使用される論理ゲートを示している。

【図2C】様々な例示的な実装による、リング発振器の同期に使用される論理ゲートを示している。

【図2D】様々な例示的な実装による、リング発振器の同期に使用される論理ゲートを示している。

【図3】様々な例示的な実装による、リング発振器の同期の方法の様々なステップを示している。

【発明を実施するための形態】

【0021】

本開示の幾つかの実装を、添付図面を参照してこれより下記で更に詳しく説明するが、添付図面には、本開示の実装のすべてではなく一部しか示されていない。実際のところ、本開示の様々な実装は、多くの異なる形態で具現化されてよく、本書に明記されている実装に限定されると解釈すべきではない。むしろ、これらの例示的な実装は、本開示が包括的かつ完全なものになるように、かつ、当業者に本開示の範囲が十分に伝わるように提供されている。例えば、特に明記されない限り、「第１の」、「第２の」などの言及は、特定の順序を意味するものと解釈されるべきではない。また、（特に明記されない限り）何か別のものの上にあると説明されうるものは、その代わりに下にあることもあり、逆もまた然りである。同様に、何か別の物の左にあると説明されうる物は、その代わりに右にあることもあり、逆もまた然りである。全体を通して、類似の参照番号は類似の要素を表している。

【0022】

本開示の例示的な実装は概して、同期可能なリング発振器を対象としており、具体的には、標準的な論理ゲートを備える同期可能なリング発振器を対象としている。リング発振器は、情報セキュリティで使用される乱数を生成するエントロピー源として使用されうる。例えば、リング発振器の出力は、所定の時間だけ発振周期をカウントすることによって、エントロピー値又は真の乱数を生成するため、カウンタに送られる。幾つかのアプリケーションでは、生成された真の乱数は、コンピュータシステムの安全なアプリケーションで使用される暗号化キーを生成するため、疑似乱数発生器用のシードとして使用されうる。他のアプリケーションとして、リングベースの物理的に複製困難な関数（ＰＵＦ）装置、又は予測可能な周波数の信号生成が含まれる。

【0023】

図１は、本開示の例示的な実装による、同期可能なリング発振器１００を示している。幾つかの実施例では、リング発振器は、図示したような論理ゲート１０１～１０４などのリング構成で接続された複数の論理ゲートを含む。リング構成では、複数の論理ゲートの最後の１つを除いて、それぞれの出力が複数の論理ゲートの次の１つへの入力として使用される。例えば、図示したように、論理ゲート１０１の出力は、論理ゲート１０２への入力として使用され、論理ゲート１０２の出力は論理ゲート１０３への入力として使用される。また、リング構成では、複数の論理ゲートの最後の１つの出力はフィードバックされ、複数の論理ゲートの最初の１つへの入力として使用される。例えば、直列に連なる最後の論理ゲート１０４の出力はフィードバックされ、直列に連なる第１の論理ゲート１０１への入力として使用される。

【0024】

幾つかの実施例では、複数の論理ゲートの１つの論理ゲートは、論理ゲート及びそれによってリング発振器を有効にするイネーブル信号を受信するように構成されたイネーブル入力を含む。例えば、リング発振器の第１の論理ゲート、例えば、論理ゲート１０１はまた、リング発振器の発振を始動及び停止するイネーブル信号を受信するイネーブル入力１０６を有する。イネーブル入力は、ＮＡＮＤ又はＮＯＲゲート、或いはリング発振器の論理ゲートの中のラッチを、発振の始動又は停止を行う入力と共に使用することなど、当該技術分野の任意の手段によって、発振器を始動又は停止することができる。イネーブル信号は、論理ゲート１０１～１０４のいずれかに提供されうる。

【0025】

幾つかの実施例では、複数の論理ゲートは少なくとも１つの制御された論理ゲートを含む。少なくとも１つの制御された論理ゲートは、少なくとも１つの制御された論理ゲートを制御するためのクロック信号を受信するように構成されたクロック入力を含み、これによってリング発振器をクロック信号に同期させる。例えば、図示したように、少なくとも１つの制御された論理ゲートは論理ゲート１０３になりうる。論理ゲート１０３は、論理ゲートを制御するためのクロック信号１１０を受信するように構成されたクロック入力１０５を含み、これによってリング発振器１００をクロック信号に同期させる。別の実施例では、少なくとも１つの制御された論理ゲートは、異なる論理ゲート、例えば、論理ゲート１０１又は１０２になりうる。

【0026】

一実施例では、クロック信号１１０は狭いクロックパルスになりうる。クロック信号が論理レベル１のとき、クロック信号は、少なくとも１つの制御された論理ゲート、例えば、論理ゲート１０３の出力の変化をブロックしうる。これとは反対に、クロック信号が論理レベル０のときには、制御された論理ゲートの出力はクロック信号に影響されない。

【0027】

一実施例では、論理レベル１のクロック信号１１０が制御された論理ゲート１０３の入力に到達したとき、クロック信号が論理レベル１である全期間中に、制御された論理ゲートが切り替わらないと、クロック信号は制御された論理ゲートの出力に影響を及ぼさない。これは、制御された論理ゲートが切り替わらない場合、ブロックされるべき出力の変化が存在しないからである。

【0028】

これとは反対に、クロック信号１１０が論理レベル１である全期間中に、制御された論理ゲート１０３が切り替わると、制御された論理ゲートの出力の対応する変化はブロックされる。すなわち、次の論理ゲート、例えば、論理ゲート１０４に進む信号は前のレベルに保持される。クロック信号が論理レベル１から論理レベル０に変化したときのみ、制御された論理ゲートの出力はリング内の次の論理ゲートに到達することができる。このようにして、制御された論理ゲートの出力は、クロック信号の立ち下がりエッジ（論理レベル１から論理レベル０への変化）に同期される。別の実施例では、制御された論理ゲートの出力は、クロック信号の立ち上がりエッジ（論理レベル０から論理レベル１への変化）に同期されうる。

【0029】

幾つかの実施例では、複数の論理ゲートは、リング構成で接続された奇数個の反転論理ゲートを含む。例えば、論理ゲート１０１は、反転論理ゲート、例えば、インバータになりうる。別の実施例では、論理ゲート１０１、１２０及び１０３は反転論理ゲートになりうる。少なくとも１つの制御された論理ゲート、例えば、論理ゲート１０３は、クロック信号１１０を受信するように構成されたクロック入力１０５であるイネーブル入力を有する。少なくとも１つの制御された論理ゲートは、反転論理ゲートであることもあれば、そうでないこともある。一実施例では、制御された論理ゲートの出力及び／又は一又は複数の入力は、反転から非反転に、或いはその逆に修正されうる。リング発振器１００は、リング発振器内に奇数個の反転論理ゲートがある限り、正常に動作しうる。

【0030】

幾つかの実施例では、少なくとも１つの制御された論理ゲート、例えば、論理ゲート１０３は、（図２Ａに示したように）非反転入力と反転入力、及び少なくとも１つの反転出力を有する差動バッファゲートを含む。非反転入力は、リング構成にある複数の論理ゲートの前の１つの出力、例えば、論理ゲート１０２の出力に接続される。反転入力はクロック入力１０５である。反転出力は、リング構成にある複数の論理ゲートの次の１つへの入力、例えば、論理ゲート１０４の入力に接続される。

【0031】

幾つかの実施例では、少なくとも１つの制御された論理ゲート、例えば、論理ゲート１０３は、（図２Ｂに示したように）トライステートインバータを含む。トライステートインバータは、リング構成にある複数の論理ゲートの前の１つの出力に接続された入力を有する。トライステートインバータはまた、リング構成にある複数の論理ゲートの次の１つの入力に接続された反転出力、及びクロック入力１０５であるイネーブル入力を有する。

【0032】

幾つかの実施例では、少なくとも１つの制御された論理ゲート、例えば、論理ゲート１０３は、（図２Ｃに示したように）ゲーテッドＤラッチを含む。ゲーテッドＤラッチは、データ入力とイネーブル入力、及び少なくとも１つの反転出力を有する。データ入力は、リング構成にある複数の論理ゲートの前の１つの出力に接続される。イネーブル入力はクロック入力１０５である。反転出力は、リング構成にある複数の論理ゲートの次の１つへの入力に接続される。

【0033】

幾つかの実施例では、少なくとも１つの制御された論理ゲート、例えば、論理ゲート１０３は、（図２Ｄに示したように）リング構成にある複数の論理ゲートの連続する論理ゲートの間に接続された２：１マルチプレクサを含む。例えば、２：１マルチプレクサは、論理ゲート１０３の一部であってよく、或いは連続する論理ゲート１０３と１０４の間に挿入されうる。２：１マルチプレクサは、第１の入力及び第２の入力、セレクタ入力及び出力を有する。第１の入力は、リング構成にある連続する論理ゲートの前の１つの出力、例えば、論理ゲート１０３の出力に接続される。セレクタ入力はクロック入力である。出力は、リング構成にある連続する論理ゲートの後の１つへの入力、例えば、論理ゲート１０４の入力に接続される。出力はまた、フィードバックされ、２：１マルチプレクサの第２の入力に接続される。

【0034】

幾つかの実施例では、複数の論理ゲートの各々は、リング発振器１００内の信号伝播のゲート遅延を引き起こす。クロック信号１１０は、少なくとも１つの制御された論理ゲート、例えば、論理ゲート１０３によって引き起こされるゲート遅延と同じ、又はゲート遅延の倍数となるパルス幅を有する周期的なパルス列を含む。一実施例では、制御された論理ゲート１０３が通常の反転論理ゲートである場合には、クロック信号のバルス幅は反転論理ゲートの遅延に等しくなりうる。別の実施例では、制御された論理ゲート１０３が非常に高速な反転論理ゲートである場合には、クロック信号のパルス幅は、非常に高速な反転論理ゲートの遅延の２～３倍になりうる。同期では、リング発振器の発振信号のわずかなパルス幅の位相変調があり、これはクロック信号のパルス幅以下になる。

【0035】

幾つかの実施例では、クロック信号１１０はクロック周波数を有し、リング発振器１００は、クロック周波数又はクロック周波数の倍数に等しい周波数で発振するように構成される。リング発振器の自走発振周波数は技術的な限界によって制約される。例えば、リング発振器の発振周波数は、３２ｎｍシリコンオンインシュレータ（ＳＯＩ）技術のクロック信号のクロック周波数の１、２、…、４０倍に制限されうる。他のチップ製造技術は、わずかに異なる最大許容発振周波数を必要とする。別の実施例では、あらゆる種類の環境条件での固定周波数によって、クロック信号に連結された周波数の信号を生成することが目標の場合には、リング発振器は、クロック信号のクロック周波数のせいぜい４倍など、大幅に低い自走周波数で設計されうる。

【0036】

幾つかの実施例では、少なくとも１つの制御された論理ゲートは、その各々が、複数の制御された論理ゲートを制御するクロック信号１１０を受信し、それによってリング発振器１００をクロック信号に同期させるように構成された各クロック入力１０５を含む、複数の制御された論理ゲートである。例えば、複数の又はすべての論理ゲート１０１～１０４は、クロック入力を含み、クロック信号を受信しうる。一実施例では、クロック信号は、リング発振器の複数の論理ゲートに同時に到達することが必要になる。これを実現するため、クロック信号は、バッファのツリー構造を利用して複数の論理ゲートに分散されうる。この実施例では、このツリーは各ターミナルノード、すなわち、複数の論理ゲートの各々で一様でなければならないが、このツリーの遅延に関してそれ以外の要件はない。

【0037】

図２Ａ、図２Ｂ、図２Ｃ及び図２Ｄは、様々な例示的な実装により、リング発振器１００の同期に使用される制御された論理ゲート１０３を示している。

【0038】

幾つかの実施例では、制御された論理ゲート１０３は、図２Ａに示したように、差動バッファゲート２００を含む。これらの実施例では、差動バッファゲートは反転論理ゲートである。差動バッファゲートは、非反転入力２０１と反転入力２０２、非反転出力２０３と反転出力２０４を含む。非反転入力は、リング内の複数の論理ゲートの前の１つの出力、例えば、論理ゲート１０２の出力に接続される。反転入力はクロック信号１１０を受信するクロック入力１０５である。非反転出力はフローティングになりうる。反転出力は、複数の論理ゲートの次の１つへの入力、例えば、論理ゲート１０４の入力に接続される。別の実施例では、差動バッファゲートは非反転出力を有さない。

【0039】

一実施例では、反転入力２０２で受信したクロック信号１１０が論理レベル１であるか、供給電圧に近い場合には、次の論理ゲート１０４は、差動バッファゲート２００の反転出力２０４のいかなる変化にも反応しない。反転入力で受信したクロック信号が論理レベル０であるか、接地に近い電圧レベルにある場合には、リング発振器１００は正常に機能する。したがって、差動バッファゲート２００の反転入力をショートパルスのクロック信号に接続することによって、リング発振器をクロック信号の立ち下がりエッジに同期させる。この実施例では、クロックパルスに最も近くなるように切り替わりうる一又は複数の論理ゲート（制御された論理ゲートではない可能性あり）に、余分の同期遅延が導入される。リング発振器の他の論理ゲートは影響されないことがある。

【0040】

幾つかの実施例では、制御された論理ゲート１０３は、図２Ｂに示したように、トライステートインバータ２１０を含む。これらの実施例では、トライステートインバータは、リング内の複数の論理ゲートの前の１つの出力、例えば、論理ゲート１０２の出力に接続された入力２１１を含む。トライステートインバータはまた、複数の論理ゲートの次の１つの入力、例えば、論理ゲート１０４の入力に接続された反転出力２１２を含む。トライステートインバータは更に、クロック信号１１０を受信するクロック入力１０５であるイネーブル入力２１３を含む。受信したクロック信号は、トライステートインバータを駆動する信号ＥＮｂ ２１４を取得するため反転されうる。

【0041】

一実施例では、受信したクロック信号１１０が論理レベル１で、ＥＮｂ ２１４が論理レベル０のときには、反転出力２１２は高インピーダンスでフローティング状態にある。この場合、クロック信号が十分に短いパルスを含み、次の論理ゲート１０４の入力キャパシタンスが放電する時間を有していないときには、次の論理ゲート１０４は前のオン／オフ状態を保持する。これとは反対に、受信したクロック信号が論理レベル０で、ＥＮｂが論理レベル１のときには、トライステートインバータは通常のインバータのように動作する。この場合、反転出力は次の論理ゲート１０４の入力に直接接続される。したがって、トライステートインバータ２１０のイネーブル入力２１３をショートパルスのクロック信号に接続することによって、リング発振器１００をクロック信号の立ち下がりエッジに同期させる。この実施例では、クロックパルスに最も近くなるように切り替わりうる一又は複数の論理ゲート（制御された論理ゲートではない可能性あり）に、余分の同期遅延が導入される。リング発振器の他の論理ゲートは影響されないことがある。

【0042】

幾つかの実施例では、制御された論理ゲート１０３は、図２Ｃに示したように、ゲーテッドＤラッチ２２０を含む。これらの実施例では、ゲーテッドＤラッチは反転論理ゲートである。ゲーテッドＤラッチは、データ入力２２１とイネーブル入力２２２、反転出力２２３と非反転出力２２４を含む。データ入力は、リング内の複数の論理ゲートの前の１つの出力、論理ゲート１０２の出力に接続される。イネーブル入力は、クロック信号１１０を受信するクロック入力１０５である。反転出力は、リング内の複数の論理ゲートの次の１つへの入力、例えば、論理ゲート１０４の入力に接続される。非反転出力はフローティングになりうる。

【0043】

一実施例では、表２２５に示したように、イネーブル入力２２２（Ｅ）が論理レベル０のとき、反転出力２２３

はラッチされ、データ入力２２１（Ｄ）のいかなる変化とも反応しない。これとは反対に、イネーブル入力（Ｅ）論理レベル１のとき、反転出力

は通常のインバータのように、データ入力（Ｄ）の反転した値を有する。したがって、ゲーテッドＤラッチ２２０のイネーブル入力をショートパルスのクロック信号に接続することによって、リング発振器１００をクロック信号の立ち上がりエッジに同期させる。この実施例では、ゲーテッドＤラッチは、リング発振器１００の通常のインバータを置き換えることができる。ゲーテッドＤラッチは、まれに準安定状態になるように最適化されており、その結果、よりクリアな周波数スペクトルを生成する点で有利である。

【0044】

幾つかの実施例では、制御された論理ゲート１０３は、図２Ｄに示すように、２：１マルチプレクサ２３０又は２４０を含む。２：１マルチプレクサは、リング内の複数の論理ゲートの連続する論理ゲートの間に接続される。例えば、２：１マルチプレクサは、論理ゲート１０３の一部であってよく、或いは連続する論理ゲート１０３と１０４の間に挿入されうる。２：１マルチプレクサ２３０は、第１の入力２３１と第２の入力２３２、セレクタ入力２３３と出力２３４を有する。第１の入力は、リング内の連続する論理ゲートの前の１つの出力、例えば、論理ゲート１０３の出力に接続される。セレクタ入力はクロック入力１０５である。出力は、リング内の連続する論理ゲートの後の１つへの入力、例えば、論理ゲート１０４への入力に接続される。出力はまた、フィードバックされ、２：１マルチプレクサの第２の入力に接続される。

【0045】

同様に、２：１マルチプレクサ２４０は、第１の入力２４１と第２の入力２４２、セレクタ入力２４３と出力２４４を有する。第１の入力、第２の入力、セレクタ入力と出力は、２：１マルチプレクサ２３０と同様に配置されうる。

【0046】

一実施例では、２：１マルチプレクサ２３０に関して、セレクタ入力２３３が論理レベル１のとき、２：１マルチプレクサはラッチになり、出力２３４は第２の入力２３２と同じになる。この場合、出力の電流レベルは維持され、第１の入力２３１での変化の影響はブロックされる。これとは反対に、セレクタ入力が論理レベル０のとき、第１の入力は、最大でクロックパルスの幅の遅延で出力を伝播することができる。すなわち、リング発振器１００は正常に機能する。したがって、２：１マルチプレクサ２３０のセレクタ入力をショートパルスのクロック信号に接続することによって、リング発振器１００をクロック信号の立ち下がりエッジに同期させる。２：１マルチプレクサ２４０は、同様に、リング発振器をクロック信号の立ち下がりエッジに同期させるのに使用可能である。

【0047】

同期可能なリング発振器１００で使用される差動バッファゲート２００、トライステートインバータ２１０、ゲーテッドＤラッチ２２０、或いは２：１マルチプレクサ２３０又は２４０は、集積回路製造プロセスの標準的な構成要素ライブラリで利用可能になりうる。したがって、既存のソリューションとは対照的に、同期可能なリング発振器は、より正確で、より安定的で、より低コストで、その挙動は十分に理解されている。

【0048】

図３は、様々な例示的な実装にしたがって、リング発振器１００を同期させる方法３００の様々なステップを示すフロー図である。ブロック３０１では、方法は、リング発振器の複数の論理ゲート１０１～１０４のうちの１つの論理ゲートのイネーブル入力１０６で、イネーブル信号を受信することを含む。複数の論理ゲートは、リング構成で接続される。複数の論理ゲートの最後の１つを除いて、それぞれの出力は複数の論理ゲートの次の１つへの入力として使用される。複数の論理ゲートの最後の１つの出力はフィードバックされ、複数の論理ゲートの最初の１つへの入力として使用される。イネーブル信号は、論理ゲート及びそれによってリング発振器を有効にするブロック３０２では、方法は、複数の論理ゲートの少なくとも１つの制御された論理ゲート１０３のクロック入力１０５で、クロック信号１１０を受信することを含む。ブロック３０３では、方法は、クロック信号を使用して少なくとも１つの制御された論理ゲートを制御し、それによってリング発振器をクロック信号に同期させることを含む。

【0049】

幾つかの実施例では、方法は、セキュリティアプリケーションのためのブロック３０４～３１０を含む。ブロック３０４では、方法は、所定の期間だけリング発振器を運用すること又は操作することを含む。ブロック３０５では、方法は、イネーブル信号を取り除いてリング発振器を無効にすることを含む。ブロック３０６では、方法は、クロック信号を停止すること又は除去することを含む。ブロック３０７では、方法は、所定の期間待機することを含む。ブロック３０８では、方法は、クロック信号なしの自走（非同期）モードでリング発振器を再起動することを含む。ブロック３０９では、方法は、所定の期間待機することを含む。ブロック３１０では、方法は、出力信号のサンプルを取得すること、或いは、セキュリティアプリケーション用に所望のデータ（例えば、真の乱数）を得るため、発振周期をカウントするカウンタを読むことを含む。ブロック３１０の後、方法は、必要に応じてブロック３０７又は３０９から反復することがある。

【0050】

同期可能なリング発振器１００は、既知の制御可能な熱量を生成するため、また、予測可能な回路温度を実現するために使用されうる。リング発振器は、予測できない発振周波数の問題を避けるため、安定したクロック信号に同期される。予測できない発振周波数は、周波数及び対応するダイ温度の複数の平衡の結果であり、ダイ温度からのゲート遅延の非単調な依存性に起因する。同期可能なリング発振器はまた、周波数逓倍器信号発生器の構築に使用されうる。これらの信号発生器の設計では、クロック信号は発振信号の位相を定期的に調整する。その結果得られる位相の同期によって、クロック信号の周波数とリング発振器の周波数との比率は安定した状態を保つ。同期した発振器は、クロック信号の小さな周波数変化に追随し、その結果、位相と周波数の変調は、クロックの位相又は周波数の変調の結果得られる発振信号で実現されうる。複数の同期可能なリング発振器は同じクロック信号を同期することができ、そのため、信号発生器は複数の安定した信号を生成することができる。複数の安定した信号の各々は、クロック信号とは同じ方法であるが、異なるキャリア周波数で変調されうる。

【0051】

この項では、本開示のシステム及び方法の追加の態様及び特徴が説明されるが、かかるシステム及び方法は、限定されずに一連の段落として提示され、一連の段落の一部又は全部は、明確性及び有効性のために英数字で指定されうる。

【0052】

Ａ１． リング構成で接続された複数の論理ゲートを備えるリング発振器であって、
前記複数の論理ゲートの最後の１つを除いた各々の出力は前記複数の論理ゲートの次の１つへの入力として使用され、前記複数の論理ゲートの最後の１つの出力はフィードバックされ、前記複数の論理ゲートの最初の１つへの入力として使用され、前記複数の論理ゲートの１つの論理ゲートは、前記論理ゲートを有効にし、またそれによって前記リング発振器を有効にするイネーブル信号を受信するように構成されたイネーブル入力を含み、
前記複数の論理ゲートは、少なくとも１つの制御された論理ゲートを制御するためのクロック信号を受信するように構成されたクロック入力も含む、少なくとも１つの制御された論理ゲートを含み、これによって前記リング発振器を前記クロック信号に同期させる、リング発振器。

【0053】

Ａ２． 前記複数の論理ゲートは、前記リング構成で接続された奇数個の反転論理ゲートを含み、
前記少なくとも１つの制御された論理ゲートは、前記クロック信号を受信するように構成された前記クロック入力であるイネーブル入力を有する、段落Ａ１に記載のリング発振器。

【0054】

Ａ３． 前記少なくとも１つの制御された論理ゲートは、非反転入力と反転入力、及び少なくとも１つの反転出力を有する差動バッファゲートを含み、前記非反転入力は、前記リング構成にある前記複数の論理ゲートの前の１つの出力に接続されており、前記反転入力は前記クロック入力であり、また、前記反転出力は前記リング構成にある前記複数の論理ゲートの次の１つへの入力に接続される、段落Ａ１に記載のリング発振器。

【0055】

Ａ４． 前記少なくとも１つの制御された論理ゲートは、前記リング構成にある前記複数の論理ゲートの前の１つの出力に接続された入力と、前記リング構成にある前記反転論理ゲートの次の１つの入力に接続された反転出力と、前記クロック入力であるイネーブル入力とを有するトライステートインバータを含む、段落Ａ１に記載のリング発振器。

【0056】

Ａ５． 前記少なくとも１つの制御された論理ゲートは、データ入力とイネーブル入力、及び少なくとも１つの反転入力を有するゲーテッドＤラッチを含み、前記データ入力は前記リング構成にある前記複数の論理ゲートの前の１つの出力に接続され、前記イネーブル入力は前記クロック入力であり、また、前記反転出力は前記リング構成にある前記複数の論理ゲートの次の１つへの入力に接続される、段落Ａ１に記載のリング発振器。

【0057】

Ａ６． 前記少なくとも１つの制御された論理ゲートは、前記リング構成にある前記複数の論理ゲートの連続する論理ゲート間に接続された２：１マルチプレクサであって、第１の入力と第２の入力、セレクタ入力と出力を有する２：１マルチプレクサを含み、前記第１の入力は前記リング構成にある前記連続する論理ゲートの前の１つの出力に接続され、前記セレクタ入力は前記クロック入力であって、前記出力は、前記リング構成にある前記連続する論理ゲートの後の１つへの入力に接続されると共に、フィードバックされ、前記２：１マルチプレクサの前記第２の入力に接続される、段落Ａ１に記載のリング発振器。

【0058】

Ａ７． 前記複数の論理ゲートの各々は、前記リング発振器内の信号伝播のゲート遅延を引き起こし、前記クロック信号は、前記少なくとも１つの制御された論理ゲートによって引き起こされる前記ゲート遅延と同じ、又は前記ゲート遅延の倍数となるパルス幅を有する周期的なパルス列を含む、段落Ａ１に記載のリング発振器。

【0059】

Ａ８． 前記クロック信号はクロック周波数を有し、前記リング発振器は、前記クロック周波数と同じ、又は前記クロック周波数の倍数となる周波数で発振するように構成される、段落Ａ１に記載のリング発振器。

【0060】

Ａ９． 前記少なくとも１つの制御された論理ゲートは複数の制御された論理ゲートであり、該複数の制御された論理ゲートの各々が、前記複数の制御された論理ゲートを制御する前記クロック信号を受信し、それによって前記リング発振器を前記クロック信号に同期させるように構成された各々のクロック入力を含む、段落Ａ１に記載のリング発振器。

【0061】

Ｂ１０． リング発振器の同期化の方法であって、
前記リング発振器の複数の論理ゲートの１つの論理ゲートのイネーブル入力でイネーブル信号を受信することであって、前記複数の論理ゲートは、前記複数の論理ゲートの最後の１つを除いた各々の出力は前記複数の論理ゲートの次の１つへの入力として使用されるリング構成で接続され、前記複数の論理ゲートの最後の１つの出力はフィードバックされ、前記複数の論理ゲートの最初の１つへの入力として使用され、前記イネーブル信号は前記論理ゲートを有効にし、また、それによってリング発振器を有効にする、イネーブル信号を受信することと、
前記複数の論理ゲートの少なくとも１つの制御された論理ゲートのクロック入力で、クロック信号を受信することと、
前記少なくとも１つの制御された論理ゲートを制御する前記クロック信号を使用し、それによって前記リング発振器を前記クロック信号に同期させることと、
を含む、リング発振器の同期化の方法。

【0062】

Ｂ１１． 前記複数の論理ゲートは、リング構成で接続された奇数個の反転論理ゲートを含み、前記少なくとも１つの制御された論理ゲートは、前記クロック入力であるイネーブル入力を含み、前記クロック信号を受信することは、前記イネーブル入力で前記クロック信号を受信することを含む、段落Ｂ１０に記載の方法。

【0063】

Ｂ１２． 前記少なくとも１つの制御された論理ゲートは、非反転入力と反転入力、及び少なくとも１つの反転出力を有する差動バッファゲートを含み、前記非反転入力は、前記リング構成にある前記複数の論理ゲートの前の１つの出力に接続されており、前記反転入力は前記クロック入力であり、また、前記反転出力は前記リング構成にある前記複数の論理ゲートの次の１つへの入力に接続され、前記クロック信号を受信することは、前記反転入力で前記クロック信号を受信することを含む、段落Ｂ１０に記載の方法。

【0064】

Ｂ１３． 前記少なくとも１つの制御された論理ゲートは、前記リング構成にある前記複数の論理ゲートの前の１つの出力に接続された入力と、前記リング構成にある前記複数の論理ゲートの次の１つの入力に接続された反転出力と、前記クロック入力であるイネーブル入力とを有するトライステートインバータを含み、前記クロック信号を受信することは、前記イネーブル入力で前記クロック信号を受信することを含む、段落Ｂ１０に記載の方法。

【0065】

Ｂ１４． 前記少なくとも１つの制御された論理ゲートは、データ入力とイネーブル入力、及び少なくとも１つの反転出力を有するゲーテッドＤラッチを含み、前記データ入力は、前記リング構成にある前記複数の論理ゲートの前の１つの出力に接続されており、前記イネーブル入力は前記クロック入力であり、また、前記反転出力は前記リング構成にある前記複数の論理ゲートの次の１つへの入力に接続され、前記クロック信号を受信することは、前記イネーブル入力で前記クロック信号を受信することを含む、段落Ｂ１０に記載の方法。

【0066】

Ｂ１５． 前記少なくとも１つの制御された論理ゲートは、前記リング構成にある前記複数の論理ゲートの連続する論理ゲート間に接続された２：１マルチプレクサであって、第１の入力と第２の入力、セレクタ入力と出力を有する２：１マルチプレクサを含み、前記第１の入力は前記リング構成にある前記連続する論理ゲートの前の１つの出力に接続され、前記セレクタ入力は前記クロック入力であって、前記出力は、前記リング構成にある前記連続する論理ゲートの後の１つの入力に接続されると共に、フィードバックされ、前記２：１マルチプレクサの前記第２の入力に接続され、前記クロック信号を受信することは、前記セレクタ入力で前記クロック信号を受信することを含む、段落Ｂ１０に記載の方法。

【0067】

Ｂ１６． 前記複数の論理ゲートの各々は、前記リング発振器内の信号伝播のゲート遅延を引き起こし、前記クロック信号は、前記少なくとも１つの制御された論理ゲートによって引き起こされる前記ゲート遅延と同じ、又は前記ゲート遅延の倍数となるパルス幅を有する周期的なパルス列を含む、段落Ｂ１０に記載の方法。

【0068】

Ｂ１７． 前記クロック信号はクロック周波数を有し、前記方法は更に、前記クロック周波数と同じ、又は前記クロック周波数の倍数となる周波数で、リング発振器を発振することを含む、段落Ｂ１０に記載の方法。

【0069】

Ｂ１８． 前記少なくとも１つの制御された論理ゲートは、その各々がそれぞれのクロック入力を含む、複数の制御された論理ゲートであり、前記クロック信号を受信することは、前記複数の制御された論理ゲートのそれぞれのクロック入力で、前記クロック信号を受信することを含み、クロック信号を使用することは、前記複数の制御された論理ゲートを制御するクロック信号を使用し、それによって前記リング発振器を前記クロック信号に同期させることを含む、段落Ｂ１０に記載の方法。

【0070】

上述の説明及び添付図面に提示されている教示の恩恵を受ける、本開示に関連する当業者には、本書に明記された本開示の多数の修正例及びその他の実装が想起されよう。したがって、本開示は開示の特定の実装に限定されるものではないこと、及び、変形例及びその他の実装も付随する特許請求の範囲に含まれるよう意図されていることを、理解されたい。さらに、上述の説明及び添付図面は、要素及び／又は機能の特定の実施例の組み合わせに照らして例示的な実装を説明しているが、特許請求の範囲から逸脱せずに、代替的な実装によって要素及び／又は機能の異なる組み合わせが提供されてもよいと理解されたい。すなわち、付随する特許請求の範囲の一部に明記されうるように、例えば、明示的に上述されているものとは異なる要素及び／又は機能の組み合わせも想定される。本書では特定の用語を用いるが、それらは、一般的な、及び説明的な意味でのみ使用されており、限定を目的とするものではない。

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図3】