特許 7451139 光電変換装置及び撮像システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-03-08

(45)【発行日】2024-03-18

(54)【発明の名称】光電変換装置及び撮像システム

(51)【国際特許分類】

   H04N 25/60 20230101AFI20240311BHJP

   H04N 25/76 20230101ALI20240311BHJP

   H04N 25/78 20230101ALI20240311BHJP

【ＦＩ】

H04N25/60

H04N25/76

H04N25/78

【請求項の数】 16

(21)【出願番号】P 2019197632

(22)【出願日】2019-10-30

(65)【公開番号】P2021072522

(43)【公開日】2021-05-06

【審査請求日】2022-10-28

(73)【特許権者】

【識別番号】000001007

【氏名又は名称】キヤノン株式会社

(74)【代理人】

【識別番号】100094112

【弁理士】

【氏名又は名称】岡部 讓

(74)【代理人】

【識別番号】100101498

【弁理士】

【氏名又は名称】越智 隆夫

(74)【代理人】

【識別番号】100106183

【弁理士】

【氏名又は名称】吉澤 弘司

(74)【代理人】

【識別番号】100136799

【弁理士】

【氏名又は名称】本田 亜希

(72)【発明者】

【氏名】小黒 康裕

(72)【発明者】

【氏名】山下 孝教

(72)【発明者】

【氏名】熊谷 知也

【審査官】鈴木 明

(56)【参考文献】

【文献】特開２０１５－０３２９４３（ＪＰ，Ａ）

【文献】特開２０１０－０１１４２６（ＪＰ，Ａ）

【文献】特開２０１２－２５７０２９（ＪＰ，Ａ）

【文献】特開２０１３－０９３８３３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｎ ２５／００－２５／７９

(57)【特許請求の範囲】

【請求項1】

複数の行及び複数の列をなすように配され、各々が光電変換部を含む複数の画素と、
前記画素の前記光電変換部で生成された電荷の量に応じた信号を複数のゲインで増幅可能な増幅部と、
前記複数の列に対応して設けられ、前記増幅部により増幅された前記信号を各々が保持する複数の信号保持容量と、
前記複数の列に対応して設けられ、対応する列の前記信号保持容量への前記信号のサンプル・ホールド動作を各々が制御する複数のスイッチと、
前記複数のスイッチの動作を制御する制御信号を供給する制御部と、を有し、
前記制御部は、
前記増幅部において第１のゲインで増幅した前記信号を前記信号保持容量へ保持する場合は、前記複数のスイッチをオンからオフに遷移する際の整定時間が第１の長さである前記制御信号を供給し、
前記増幅部において前記第１のゲインよりも高い第２のゲインで増幅した前記信号を前記信号保持容量へ保持する場合は、前記複数のスイッチをオンからオフに遷移する際の整定時間が前記第１の長さよりも短い第２の長さである前記制御信号を供給する
ことを特徴とする光電変換装置。

【請求項2】

前記第２のゲインで増幅した前記信号を前記信号保持容量へ保持する場合に前記複数のスイッチがオンの状態にある期間の長さは、前記第１のゲインで増幅した前記信号を前記信号保持容量へ保持する場合に前記複数のスイッチがオンの状態にある期間の長さよりも長い
ことを特徴とする請求項１記載の光電変換装置。

【請求項3】

前記制御信号は、前記複数のスイッチをオンからオフに遷移する際の整定時間が、前記複数のスイッチをオフからオンに遷移する際の整定時間よりも長い
ことを特徴とする請求項１又は２記載の光電変換装置。

【請求項4】

前記制御部は、
高電圧電源側ノード、低電圧電源側ノード及び前記制御信号を出力する出力ノードを有するインバータ回路と、前記インバータ回路の前記低電圧電源側ノードと低電圧側電源との間に接続された電流源と、を有するバッファ回路を有し、
前記第１のゲインで増幅した前記信号を前記信号保持容量へ保持する場合は、前記電流源を第１の電流値に設定し、
前記第２のゲインで増幅した前記信号を前記信号保持容量へ保持する場合は、前記電流源を前記第１の電流値よりも大きい第２の電流値に設定する
ことを特徴とする請求項１乃至３のいずれか１項に記載の光電変換装置。

【請求項5】

前記制御部から前記複数のスイッチに前記制御信号を供給する共通の制御線を更に有する
ことを特徴とする請求項１乃至４のいずれか１項に記載の光電変換装置。

【請求項6】

前記増幅部は、前記複数の列に対応して設けられ、対応する列の前記画素から出力される信号を各々が増幅する複数の列増幅部を含む
ことを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。

【請求項7】

前記複数の列増幅部の各々は、複数の増幅器を有し、使用する前記増幅器の段数により前記ゲインを切り替え可能に構成されている
ことを特徴とする請求項６記載の光電変換装置。

【請求項8】

前記複数の列に対応して設けられ、対応する列の前記列増幅部のリセット動作を各々が制御する複数の第２のスイッチと、
前記複数の第２のスイッチの動作を制御する第２の制御信号を供給する第２の制御部と、を更に有し、
前記第２の制御部は、前記複数の第２のスイッチをオンからオフに遷移する際の整定時間が前記複数の第２のスイッチをオフからオンに遷移する際の整定時間よりも長い前記第２の制御信号を供給する
ことを特徴とする請求項６又は７記載の光電変換装置。

【請求項9】

前記第２の制御部から前記複数の第２のスイッチに前記第２の制御信号を供給する共通の第２の制御線を更に有する
ことを特徴とする請求項８記載の光電変換装置。

【請求項10】

前記複数の列に対応して設けられ、前記増幅部により増幅された前記信号と参照信号とを各々が比較する複数の比較器と、
前記複数の列に対応して設けられ、対応する列の前記比較器のリセット動作を各々が制御する複数の第３のスイッチと、
前記複数の第３のスイッチの動作を制御する第３の制御信号を供給する第３の制御部と、を更に有し、
前記第３の制御部は、前記複数の第３のスイッチをオンからオフに遷移する際の整定時間が前記複数の第３のスイッチをオフからオンに遷移する際の整定時間よりも長い前記第３の制御信号を供給する
ことを特徴とする請求項１乃至９のいずれか１項に記載の光電変換装置。

【請求項11】

前記第３の制御部から前記複数の第３のスイッチに前記第３の制御信号を供給する共通の第３の制御線を更に有する
ことを特徴とする請求項１０記載の光電変換装置。

【請求項12】

前記増幅部は、前記複数の画素の各々に設けられた増幅回路を含む
ことを特徴とする請求項１乃至１１のいずれか１項に記載の光電変換装置。

【請求項13】

前記増幅回路は、
前記光電変換部から転送される電荷を保持する容量と、
前記容量の容量値を切り替える容量値切り替え手段と、
前記光電変換部から転送される電荷の量及び前記容量の容量値に応じた信号を出力する増幅トランジスタと、を有する
ことを特徴とする請求項１２記載の光電変換装置。

【請求項14】

複数の行及び複数の列をなすように配され、各々が光電変換部を含む複数の画素と、前記画素の前記光電変換部で生成された電荷の量に応じた信号を複数のゲインで増幅可能な増幅部と、前記複数の列に対応して設けられ、前記増幅部により増幅された前記信号を各々が保持する複数の信号保持容量と、前記複数の列に対応して設けられ、対応する列の前記信号保持容量への前記信号のサンプル・ホールド動作を各々が制御する複数のスイッチと、を有する光電変換装置の駆動方法であって、
前記増幅部において第１のゲインで増幅した前記信号を前記信号保持容量へ保持する場合は、前記複数のスイッチをオンからオフに遷移する際の整定時間が第１の長さである制御信号により、前記複数のスイッチを駆動し、
前記増幅部において前記第１のゲインよりも高い第２のゲインで増幅した前記信号を前記信号保持容量へ保持する場合は、前記複数のスイッチをオンからオフに遷移する際の整定時間が前記第１の長さよりも短い第２の長さである制御信号により、前記複数のスイッチを駆動する
ことを特徴とする光電変換装置の駆動方法。

【請求項15】

請求項１乃至１３のいずれか１項に記載の光電変換装置と、
前記光電変換装置から出力される信号を処理する信号処理部と
を有することを特徴とする撮像システム。

【請求項16】

移動体であって、
請求項１乃至１３のいずれか１項に記載の光電変換装置と、
前記光電変換装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
前記距離情報に基づいて前記移動体を制御する制御手段と
を有することを特徴とする移動体。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、光電変換装置及び撮像システムに関する。

【背景技術】

【0002】

特許文献１には、画素信号を信号保持手段に保持する際のサンプリングスイッチの駆動方法が記載されている。具体的には、サンプリングスイッチを導通状態から非導通状態に制御する制御信号の振幅の時間変化率がサンプリングスイッチを非導通状態から導通状態に駆動するための制御信号の振幅の時間変化率よりも小さくなるように、制御信号の波形を制御している。サンプリングスイッチの制御信号の波形をこのように制御することで、各列の信号保持手段に保持される画素信号に重畳するオフセット成分のばらつきを小さく抑え、画質を向上することが可能となる。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１０－０１１４２６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、画素信号を増幅する場合、画素信号を増幅しない場合と比較して信号が整定するまでにより長い時間を必要とする。そのため、特許文献１の方法を用いて増幅した画素信号を信号保持手段に保持する場合、増幅しない画素信号を信号保持手段に保持する場合と比較して制御信号の振幅の時間変化率を更に小さくする必要があり、信号の読み出し時間が増加することがあった。

【0005】

本発明の目的は、画素信号を増幅する場合にも読み出し時間を増加することなく画素信号に重畳するオフセット成分のばらつきを抑制して画質を向上しうる光電変換装置及び撮像システムを提供することにある。

【課題を解決するための手段】

【0006】

本発明の一観点によれば、複数の行及び複数の列をなすように配され、各々が光電変換部を含む複数の画素と、前記画素の前記光電変換部で生成された電荷の量に応じた信号を複数のゲインで増幅可能な増幅部と、前記複数の列に対応して設けられ、前記増幅部により増幅された前記信号を各々が保持する複数の信号保持容量と、前記複数の列に対応して設けられ、対応する列の前記信号保持容量への前記信号のサンプル・ホールド動作を各々が制御する複数のスイッチと、前記複数のスイッチの動作を制御する制御信号を供給する制御部と、を有し、前記制御部は、前記増幅部において第１のゲインで増幅した前記信号を前記信号保持容量へ保持する場合は、前記複数のスイッチをオンからオフに遷移する際の整定時間が第１の長さである前記制御信号を供給し、前記増幅部において前記第１のゲインよりも高い第２のゲインで増幅した前記信号を前記信号保持容量へ保持する場合は、前記複数のスイッチをオンからオフに遷移する際の整定時間が前記第１の長さよりも短い第２の長さである前記制御信号を供給する光電変換装置が提供される。

【0007】

また、本発明の他の一観点によれば、複数の行及び複数の列をなすように配され、各々が光電変換部を含む複数の画素と、前記画素の前記光電変換部で生成された電荷の量に応じた信号を複数のゲインで増幅可能な増幅部と、前記複数の列に対応して設けられ、前記増幅部により増幅された前記信号を各々が保持する複数の信号保持容量と、前記複数の列に対応して設けられ、対応する列の前記信号保持容量への前記信号のサンプル・ホールド動作を各々が制御する複数のスイッチと、を有する光電変換装置の駆動方法であって、前記増幅部において第１のゲインで増幅した前記信号を前記信号保持容量へ保持する場合は、前記複数のスイッチをオンからオフに遷移する際の整定時間が第１の長さである制御信号により、前記複数のスイッチを駆動し、前記増幅部において前記第１のゲインよりも高い第２のゲインで増幅した前記信号を前記信号保持容量へ保持する場合は、前記複数のスイッチをオンからオフに遷移する際の整定時間が前記第１の長さよりも短い第２の長さである制御信号により、前記複数のスイッチを駆動する光電変換装置の駆動方法が提供される。

【発明の効果】

【0008】

本発明によれば、画素信号を増幅する場合にも読み出し時間を増加することなく画素信号に重畳するオフセット成分のばらつきを抑制し、画質を向上することができる。

【図面の簡単な説明】

【0009】

【図1】本発明の第１実施形態による光電変換装置の概略構成を示す図である。

【図2】本発明の第１実施形態による光電変換装置における画素の構成例を示す回路図である。

【図3】本発明の第１実施形態による光電変換装置における波形制御回路の構成例を示す回路図である。

【図4】本発明の第１実施形態による光電変換装置の駆動方法を示すタイミング図である。

【図5】本発明の第２実施形態による光電変換装置の駆動方法を示すタイミング図である。

【図6】本発明の第３実施形態による光電変換装置の駆動方法を示すタイミング図である。

【図7】本発明の第４実施形態による光電変換装置の駆動方法を示すタイミング図である。

【図8】本発明の第５実施形態による撮像システムの概略構成を示すブロック図である。

【図9】本発明の第６実施形態による撮像システム及び移動体の構成例を示す図である。

【発明を実施するための形態】

【0010】

［第１実施形態］
本実施形態による光電変換装置の概略構成について、図１を用いて説明する。図１は、本実施形態による光電変換装置の概略構成を示す図である。

【0011】

本実施形態による光電変換装置１００は、図１に示すように、画素領域１０と、垂直走査回路２０と、読み出し回路部３０と、水平走査回路８０と、タイミングジェネレータ９０と、を有する。また、本実施形態による光電変換装置１００は、波形制御回路５０，５６，６８と、参照信号発生回路６４と、カウンタ７２と、を更に有する。

【0012】

画素領域１０には、複数の行及び複数の列をなすように行列状に配された複数の画素１２が設けられている。各々の画素１２は、フォトダイオード等の光電変換素子からなる光電変換部を含み、入射光の光量に応じた画素信号を出力する機能を備える。画素領域１０に配される画素アレイの行数及び列数は、特に限定されるものではない。また、画素領域１０には、入射光の光量に応じた画素信号を出力する有効画素のほか、光電変換部が遮光されたオプティカルブラック画素や、信号を出力しないダミー画素などが配置されていてもよい。

【0013】

画素領域１０の画素アレイの各行には、第１の方向（図１において横方向）に延在して、制御線１４が配されている。制御線１４の各々は、第１の方向に並ぶ画素１２にそれぞれ接続され、これら画素１２に共通の信号線をなしている。制御線１４の延在する第１の方向は、行方向或いは水平方向と呼ぶことがある。制御線１４は、垂直走査回路２０に接続されている。

【0014】

垂直走査回路２０は、画素１２から信号を読み出す際に画素１２内の読み出し回路を駆動するための制御信号を、画素アレイの各行に設けられた制御線１４を介して画素１２に供給する制御回路部である。垂直走査回路２０は、シフトレジスタやアドレスデコーダを用いて構成され得る。

【0015】

画素領域１０の画素アレイの各列には、第１の方向と交差する第２の方向（図１において縦方向）に延在して、出力線１６が配されている。出力線１６の各々は、第２の方向に並ぶ画素１２にそれぞれ接続され、これら画素１２に共通の信号線をなしている。出力線１６の延在する第２の方向は、列方向或いは垂直方向と呼ぶことがある。出力線１６は、読み出し回路部３０に接続されている。

【0016】

読み出し回路部３０は、画素領域１０の各列の画素１２から出力線１６を介して出力される画素信号に対して、増幅処理やＡＤ変換処理等の信号処理を施す処理回路部である。読み出し回路部３０は、画素領域１０の各列に対応して設けられた複数の列回路３２を有する。列回路３２の各々は、増幅器３４，３６と、比較器３８と、メモリ４０と、入力容量Ｃ０と、フィードバック容量Ｃｆと、信号保持容量Ｃｓと、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４と、を有する。

【0017】

増幅器３４は、差動増幅回路やソース接地増幅回路により構成され得る。図１には増幅器３４の一例として、２つの入力端子と１つの出力端子とを有する差動増幅回路を示している。増幅器３４の一方の入力端子（例えば、反転入力端子）は、入力容量Ｃ０を介して、対応する列の出力線１６に接続されている。また、増幅器３４の当該一方の入力端子と出力端子との間には、フィードバック容量Ｃｆが接続されている。また、増幅器３４の当該一方の入力端子と出力端子との間には、増幅器３４をリセットするためのスイッチＳＷ１が接続されている。増幅器３４の他方の入力端子（例えば、非反転入力端子）には、参照電圧Ｖｒｅｆが供給される。

【0018】

増幅器３６は、差動増幅回路により構成され得る。図１には増幅器３６の一例として、２つの入力端子と１つの出力端子とを有する差動増幅回路を示している。増幅器３６の一方の入力端子（例えば、非反転入力端子）は、増幅器３４の出力端子に接続されている。増幅器３６の当該一方の入力端子と出力端子との間には、スイッチＳＷ２が接続されている。また、増幅器３６の他方の入力端子（例えば、反転入力端子）と出力端子との間は、短絡されている。これにより、増幅器３６は、ボルテージフォロワ回路を構成している。

【0019】

増幅器３４，３６は、画素１２から出力される画素信号、すなわち画素１２の光電変換部で生成された電荷の量に応じた信号を複数のゲインで増幅可能な列増幅部を構成している。

【0020】

比較器３８は、差動対回路により構成され得る。図１には比較器３８の一例として、２つの入力端子と１つの出力端子とを有する差動対回路を示している。比較器３８の一方の入力端子は、スイッチＳＷ３を介して増幅器３６の出力端子に接続されている。比較器３８の当該一方の入力端子と出力端子との間には、比較器３８をリセットするためのスイッチＳＷ４が接続されている。スイッチＳＷ３と比較器３８の当該一方の入力端子との間の接続ノードには、信号保持容量Ｃｓが接続されている。比較器３８の他方の入力端子は、参照信号線６６を介して、参照信号発生回路６４に接続されている。比較器３８の出力端子は、メモリ４０に接続されている。

【0021】

スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４は、例えばＭＯＳトランジスタにより構成され得る。スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４をＮ型ＭＯＳトランジスタにより構成する場合、制御ノード（ゲート）にハイレベルの制御信号を供給することでスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４はオン（導通状態）になる。また、制御ノード（ゲート）にローレベルの制御信号を供給することでスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４はオフ（非導通状態）になる。スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４をＰ型ＭＯＳトランジスタにより構成する場合、制御信号の信号レベルは逆になる。なお、本実施形態では、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４がＮ型ＭＯＳトランジスタにより構成されている場合を想定して説明を行うものとする。

【0022】

カウンタ７２は、制御線７４を介して各列の列回路３２のメモリ４０に接続されている。また、水平走査回路８０は、各列の列回路３２のメモリ４０に接続されている。各列の列回路３２のメモリ４０の出力端子は、水平出力線７６に接続されている。

【0023】

タイミングジェネレータ９０は、垂直走査回路２０、波形制御回路５０，５６，６８、参照信号発生回路６４、カウンタ７２及び水平走査回路８０に、これらの動作やそのタイミングを制御する制御信号を供給する制御部である。

【0024】

各列の列回路３２のスイッチＳＷ１の制御ノードには、制御線５２を介して、波形制御回路５０が接続されている。波形制御回路５０には、タイミングジェネレータ９０が接続されている。各列の列回路３２のスイッチＳＷ１は、タイミングジェネレータ９０による制御のもと波形制御回路５０から制御線５２を介して供給される制御信号ＰＣ０Ｒにより、制御される。

【0025】

各列の列回路３２のスイッチＳＷ２の制御ノードには、制御線５４を介して、タイミングジェネレータ９０が接続されている。各列の列回路３２のスイッチＳＷ２は、タイミングジェネレータ９０から制御線５４を介して供給される制御信号ＰＶＦＴＨにより、制御される。

【0026】

各列の列回路３２のスイッチＳＷ３の制御ノードには、制御線６２を介して、波形制御回路５６が接続されている。波形制御回路５６には、タイミングジェネレータ９０が接続されている。各列の列回路３２のスイッチＳＷ３は、タイミングジェネレータ９０による制御のもと波形制御回路５６から制御線６２を介して供給される制御信号ＰＳＨにより、制御される。

【0027】

各列の列回路３２のスイッチＳＷ４の制御ノードには、制御線７０を介して、波形制御回路６８が接続されている。波形制御回路５６には、タイミングジェネレータ９０が接続されている。各列の列回路３２のスイッチＳＷ４は、タイミングジェネレータ９０による制御のもと波形制御回路６８から制御線７０を介して供給される制御信号ＰＣＲにより、制御される。

【0028】

なお、図１には明示していないが、参照信号発生回路６４、カウンタ７２及び水平走査回路８０についても、タイミングジェネレータ９０により制御され得る。なお、垂直走査回路２０、波形制御回路５０，５６，６８、参照信号発生回路６４、カウンタ７２及び水平走査回路８０に供給される制御信号の少なくとも一部は、光電変換装置１００の外部から供給してもよい。

【0029】

次に、本実施形態による光電変換装置の動作の概略について図１を用いて説明する。
画素領域１０を構成する複数の画素１２は、タイミングジェネレータ９０による制御のもと制御線１４を介して垂直走査回路２０から供給される制御信号により、行単位で制御される。これにより、垂直走査回路により選択された行に属する画素１２の各々は、入射光の光量に応じた画素信号を、対応する列の出力線１６に出力する。画素１２から出力線１６を介して出力された画素信号は、対応する列の列回路３２に入力される。

【0030】

列回路３２に入力された画素信号は、増幅器３４により、入力容量Ｃ０とフィードバック容量Ｃｆとの容量比（Ｃ０／Ｃｆ）に応じた増幅率で増幅される。増幅器３４で増幅された画素信号は、増幅器３６で更に増幅され、信号保持容量Ｃｓに保持される。

【0031】

比較器３８は、信号保持容量Ｃｓに保持されている画素信号のレベルと参照信号発生回路６４から供給される参照信号のレベルとを比較する比較動作を行い、これらの大小関係が反転したタイミングでラッチ信号を出力する。メモリ４０には、カウンタ７２から供給されるカウント信号と、比較器３８の出力信号とが入力される。メモリ４０は、比較器３８からラッチ信号を受信したタイミングにおいてカウント信号が示しているカウント値を、画素信号のデジタルデータとして記憶する。

【0032】

水平走査回路８０は、タイミングジェネレータ９０による制御のもと、各列の列回路３２のメモリ４０に順次、制御信号を出力する。水平走査回路８０から制御信号を受信したメモリ４０は、画素信号をＡＤ変換したデジタルデータを、水平出力線７６に出力する。

【0033】

読み出し回路部３０を構成する各列の列回路３２は、制御信号ＰＣ０Ｒ，ＰＶＦＴＨ，ＰＳＨ，ＰＣＲによって制御される。

【0034】

制御信号ＰＣ０Ｒは、増幅器３４のリセット動作を制御するスイッチＳＷ１を駆動する制御信号である。制御信号ＰＣ０Ｒは、スイッチＳＷ１の制御ノードに供給され、スイッチＳＷ１の接続状態（導通、非導通）を制御する。例えば、制御信号ＰＣ０ＲがハイレベルとなりスイッチＳＷ１がオンになると、増幅器３４の入力端子と出力端子とが短絡され、画素信号が参照電圧Ｖｒｅｆにクランプされる。

【0035】

制御信号ＰＶＦＴＨは、増幅器３６の要否を選択するスイッチＳＷ２を駆動する制御信号である。制御信号ＰＶＦＴＨは、スイッチＳＷ２の制御ノードに供給され、スイッチＳＷ２の接続状態（導通、非導通）を制御する。例えば、制御信号ＰＶＦＴＨがハイレベルとなりスイッチＳＷ２がオンになると、増幅器３６の入力端子と出力端子とが短絡され、増幅器３６を使用しない信号経路が構成される。

【0036】

制御信号ＰＳＨは、信号保持容量Ｃｓへの画素信号のサンプル・ホールド動作を制御するスイッチＳＷ３を駆動する制御信号である。制御信号ＰＳＨは、スイッチＳＷ３の制御ノードに供給され、スイッチＳＷ３の接続状態（導通、非導通）を制御する。例えば、制御信号ＰＳＨがハイレベルの期間は、スイッチＳＷ３がオンとなり、画素信号が信号保持容量Ｃｓにサンプリングされる。また、制御信号ＰＳＨがローレベルの期間は、スイッチＳＷ３がオフとなり、画素信号が信号保持容量Ｃｓに保持される。

【0037】

制御信号ＰＣＲは、比較器３８のリセット動作を制御するスイッチＳＷ４を駆動する制御信号である。制御信号ＰＣＲは、スイッチＳＷ４の制御ノードに供給され、スイッチＳＷ４の接続状態（導通、非導通）を制御する。例えば、制御信号ＰＣＲがハイレベルとなりスイッチＳＷ４がオンになると、比較器３８の入力端子と出力端子とが短絡され、比較器３８がリセットされる。

【0038】

ここで、読み出し回路部３０を制御するこれら制御信号の各々は、読み出し回路部３０の一方の側（図１では左側）から、共通の制御線を介して各列の列回路３２に供給される。具体的には、波形制御回路５０から供給される制御信号ＰＣ０Ｒは、共通の制御線５２を介して、各列の列回路３２のスイッチＳＷ１に供給される。タイミングジェネレータ９０から供給される制御信号ＰＶＦＴＨは、共通の制御線５４を介して、各列の列回路３２のスイッチＳＷ２に供給される。波形制御回路５６から供給される制御信号ＰＳＨは、共通の制御線６２を介して、各列の列回路３２のスイッチＳＷ３に供給される。波形制御回路６８から供給される制御信号ＰＣＲは、共通の制御線７０を介して、各列の列回路３２のスイッチＳＷ４に供給される。つまり、図１においてより右側の列に配された列回路３２ほど、タイミングジェネレータ９０や波形制御回路５０，５６，６８からの距離が遠い場所に配置されている。

【0039】

次に、本実施形態による光電変換装置における画素１２の構成例について、図２を用いて説明する。図２は、本実施形態による光電変換装置における画素の構成例を示す回路図である。

【0040】

本実施形態による光電変換装置における各々の画素１２は、例えば図２に示すように、光電変換部ＰＤＡ，ＰＤＢと、転送トランジスタＭ１Ａ，Ｍ１Ｂと、リセットトランジスタＭ２と、増幅トランジスタＭ３と、選択トランジスタＭ４と、を有する。また、本実施形態による光電変換装置における画素１２は、ＦＤ制御トランジスタＭ５と、負荷容量ＣＦＤと、を更に有する。

【0041】

光電変換部ＰＤＡ，ＰＤＢは、例えばフォトダイオードである。光電変換部ＰＤＡを構成するフォトダイオードは、アノードが基準電圧ノードに接続され、カソードが転送トランジスタＭ１Ａのソースに接続されている。光電変換部ＰＤＢを構成するフォトダイオードは、アノードが基準電圧ノードに接続され、カソードが転送トランジスタＭ１Ｂのソースに接続されている。転送トランジスタＭ１Ａのドレイン及び転送トランジスタＭ１Ｂのドレインは、リセットトランジスタＭ２のソースと、増幅トランジスタＭ３のゲートと、ＦＤ制御トランジスタＭ５のドレインと、に接続されている。転送トランジスタＭ１Ａ，Ｍ１Ｂのドレイン、リセットトランジスタＭ２のソース、増幅トランジスタＭ３のゲート及びＦＤ制御トランジスタＭ５のドレインの接続ノードは、いわゆる浮遊拡散（フローティングディフュージョン）部ＦＤである。浮遊拡散部ＦＤが他の配線や拡散領域との間に作る寄生容量（ＦＤ容量）は、電荷の保持部としての機能を備える。ＦＤ制御トランジスタＭ５のソースには、負荷容量ＣＦＤが接続されている。リセットトランジスタＭ２のドレイン及び増幅トランジスタＭ３のドレインは、電源ノード（電圧ＶＤＤ）に接続されている。増幅トランジスタＭ３のソースは、選択トランジスタＭ４のドレインに接続されている。選択トランジスタＭ４のソースは、出力線１６に接続されている。

【0042】

図２の画素構成の場合、各行に配された制御線１４は、制御信号ＰＲＥＳを供給する信号線と、制御信号ＴＸＡを供給する信号線と、制御信号ＴＸＢを供給する信号線と、制御信号ＰＳＥＬを供給する信号線と、制御信号ＦＤｉｎｃを供給する信号線と、を含む。制御信号ＰＲＥＳを供給する信号線は、対応する行に属する画素１２のリセットトランジスタＭ２のゲートに接続されている。制御信号ＴＸＡを供給する信号線は、対応する行に属する画素１２の転送トランジスタＭ１Ａのゲートに接続されている。制御信号ＴＸＢを供給する信号線は、対応する行に属する画素１２の転送トランジスタＭ１Ｂのゲートに接続されている。制御信号ＰＳＥＬを供給する信号線は、対応する行に属する画素１２の選択トランジスタＭ４のゲートに接続されている。制御信号ＦＤｉｎｃを供給する信号線は、対応する行に属する画素１２のＦＤ制御トランジスタＭ５のゲートに接続されている。

【0043】

画素１２を構成する各トランジスタがＮ型トランジスタで構成される場合、垂直走査回路２０からハイレベルの制御信号が供給されると対応するトランジスタがオンになる。また、垂直走査回路２０からローレベルの制御信号が供給されると対応するトランジスタがオフになる。同一行の画素１２に対しては、共通の制御信号が垂直走査回路２０から供給される。

【0044】

光電変換部ＰＤＡ，ＰＤＢは、入射光をその光量に応じた量の電荷に変換（光電変換）するとともに、生じた電荷を蓄積する。リセットトランジスタＭ２は、オンになることにより浮遊拡散部ＦＤを電圧ＶＤＤに応じた電圧にリセットする。転送トランジスタＭ１Ａは、オンになることにより光電変換部ＰＤＡに蓄積された電荷を浮遊拡散部ＦＤに転送する。また、転送トランジスタＭ１Ｂは、オンになることにより光電変換部ＰＤＢに蓄積された電荷を浮遊拡散部ＦＤに転送する。これにより浮遊拡散部ＦＤは、その容量成分による電荷電圧変換によって、光電変換部ＰＤＡ，ＰＤＢから転送された電荷の量に応じた電圧となる。

【0045】

増幅トランジスタＭ３は、ドレインに電圧ＶＤＤが供給され、ソースに選択トランジスタＭ４及び出力線１６を介して図示しない電流源からバイアス電流が供給される構成となっており、ゲートを入力ノードとする増幅部（ソースフォロワ回路）を構成する。これにより増幅トランジスタＭ３は、浮遊拡散部ＦＤの電圧に応じた信号を、選択トランジスタＭ４を介して出力線１６に出力する。

【0046】

ＦＤ制御トランジスタＭ５は、オンになることにより、浮遊拡散部ＦＤに負荷容量ＣＦＤを接続する。すなわち、ＦＤ制御トランジスタＭ５がオンのとき、ＦＤ容量と負荷容量ＣＦＤとが並列に接続され、浮遊拡散部ＦＤに結合される容量成分は、ＦＤ制御トランジスタＭ５がオフのときよりも大きくなる。つまり、画素１２は、光電変換部ＰＤＡ，ＰＤＢから転送される電荷の量に応じた信号をＦＤ容量に応じた複数のゲインで増幅可能に構成されている。この意味で、ＦＤ制御トランジスタＭ５は、ＦＤ容量の容量値を切り替える容量値切り替え手段である。なお、浮遊拡散部ＦＤに結合される容量成分の容量値は、小さい場合には感度の向上に寄与し、大きい場合にはダイナミックレンジの拡大に寄与し得る。

【0047】

次に、本実施形態による光電変換装置における波形制御回路５６の構成例について、図３を用いて説明する。図３は、本実施形態による光電変換装置における波形制御回路の構成例を示す回路図である。

【0048】

本実施形態による光電変換装置における波形制御回路５６は、図３に示すように、インバータ回路５８と、Ｎ型ＭＯＳトランジスタＭＮと、Ｐ型ＭＯＳトランジスタＭＰと、電流源６０と、を有する。電流源６０は、供給する電流量が変更可能な可変電流源である。Ｎ型ＭＯＳトランジスタＭＮとＰ型ＭＯＳトランジスタＭＰとは、インバータ回路５８とは別のインバータ回路を構成している。なお、本明細書では、この後段のインバータ回路と電流源６０とを包括的にバッファ回路と呼ぶことがある。

【0049】

インバータ回路５８の入力端子は、波形制御回路５６の入力端子でもあり、タイミングジェネレータ９０から制御信号ＰＳＨ＿ｉを受ける。インバータ回路５８の出力端子は、Ｎ型ＭＯＳトランジスタＭＮのゲート及びＰ型ＭＯＳトランジスタＭＰのゲートに接続されている。後段のインバータ回路の高電圧電源側ノード、すなわちＰ型ＭＯＳトランジスタＭＰのソースは、高電圧側電源（電圧ＶＤＤ）に接続されている。Ｐ型ＭＯＳトランジスタＭＰのドレインは、Ｎ型ＭＯＳトランジスタＭＮのドレインに接続されている。後段のインバータ回路の低電圧電源側ノード、すなわちＮ型ＭＯＳトランジスタＭＮのソースは、電流源６０を介して低電圧側電源（電圧ＶＳＳ）に接続されている。Ｐ型ＭＯＳトランジスタＭＰのドレインとＮ型ＭＯＳトランジスタＭＮのドレインとの間の接続ノードが、波形制御回路５６の出力端子である。波形制御回路５６の出力端子から出力される信号が、制御信号ＰＳＨとなる。

【0050】

Ｎ型ＭＯＳトランジスタＭＮとＰ型ＭＯＳトランジスタＭＰとは、インバータ回路５８とは別のインバータ回路を構成している。つまり、波形制御回路５６は、インバータ回路が２段直列に接続された回路によって構成されている。後段のインバータ回路は、基準ノード（ＧＮＤ）側に電流源６０を有しており、ハイレベルからローレベルへの立ち下がり時間（整定時間）を電流源６０の電流値によって制御可能である。

【0051】

この整定時間は、典型的には、ハイレベルの電圧からローレベルの電圧への遷移の開始から終了までの期間の長さである。このローレベルの電圧への遷移の終了は、必ずしもローレベルと一致する電圧でなくても良い。例えば、ハイレベルからローレベルへの遷移が開始してから、単位時間当たりの遷移量（つまり信号波形の傾き）が、時間が経過するにつれて小さくなる場合がある。このような場合、整定時間の終了は、スイッチであるトランジスタがオフ状態にあるとみなすことができる電圧に達した時とすることができる。例えば、ハイレベルからローレベルの電圧差の８０％分、ハイレベルから変化したタイミングを、整定時間の終了とみなすことができる。

【0052】

また、ハイレベルからローレベルへの遷移は、途中で制御信号波形の傾きを変化させるようにしても良い。つまり、遷移の開始時は小さな傾きで制御信号を変化させ、その後、大きな傾きで制御信号を変化させるようにしても良い。また、遷移の開始時は大きな傾きで制御信号を変化させ、その後、小さな傾きで制御信号変化させるようにしても良い。

【0053】

また、ハイレベルからローレベルへの遷移は、制御信号を階段状に変化させるようにしても良い。また、ハイレベルからローレベルの間の電位に一度遷移させてから、ローレベルに遷移させるようにしても良い。これらの場合も、ハイレベルからローレベルへの整定時間を長くする形態に含まれる。

【0054】

また、制御信号のハイレベルからローレベルへの立ち下り時間は、ローレベルからハイレベルへの立ち上がり時間よりも長くなっている。

【0055】

なお、ここでは説明を省略するが、波形制御回路５０，６８についても、波形制御回路５６と同様の回路により構成可能である。すなわち、波形制御回路５０は、タイミングジェネレータ９０から制御信号ＰＣ０Ｒ＿ｉを受け、立ち下がり時間が制御された制御信号ＰＣ０Ｒを出力するように構成してもよい（第３実施形態参照）。また、波形制御回路６８は、タイミングジェネレータ９０から制御信号ＰＣＲ＿ｉを受け、立ち下がり時間が制御された制御信号ＰＣＲを出力するように構成してもよい（第４実施形態参照）。

【0056】

ここで、画素領域１０から各列の出力線１６に出力される画素信号を、増幅器３４，３６を介して各列の信号保持容量Ｃｓに保持する過程について考察する。

【0057】

画素信号を各列の信号保持容量Ｃｓに保持する際、波形制御回路５６から出力される制御信号ＰＨＳをローレベルからハイレベルへと制御し、各列の列回路３２のスイッチＳＷ３をオンにする。これにより、増幅器３６の出力端子と信号保持容量Ｃｓとが接続され、増幅器３４，３６により増幅された画素信号の信号保持容量Ｃｓへのサンプリングが開始される。

【0058】

制御信号ＰＳＨは、行方向に配された共通の制御線６２を介して、各列の列回路３２に供給される。波形制御回路５６は、前述の通り、読み出し回路部３０の一方の側（図１では左側）に配置されていることから、波形制御回路５６から近い列と波形制御回路５６から遠い列とでは、制御信号ＰＳＨの遅延時間が異なる。この制御信号ＰＳＨの遅延時間の差は、制御信号ＰＳＨによってスイッチＳＷ３を導通状態から非導通状態へと遷移するとき、スイッチＳＷ３の駆動に伴うチャージインジェクションによる電荷注入量に差を生じる。この電荷注入量の差は各列の信号保持容量Ｃｓに保持される信号電荷の量に影響することから、制御信号ＰＳＨの遅延時間の差は画質劣化の要因となる。同様の現象は、制御信号ＰＣ０Ｒ，ＰＣＲにおいても生じ得る。

【0059】

次に、画素領域１０の一部の画素１２に強い光が入射した場合について更に考察する。
画素領域１０の一部の画素１２に強い光が入射した場合、強い光が入射した画素１２を含む行では、強い光が入射した画素１２から出力される画素信号により、対応する列の出力線１６の電位が大きく低下する。そして、当該画素１２の画素信号のレベルや増幅器３４，３６の増幅率に応じて増幅器３６の出力ノードの電圧が高くなり、強い光が入射した画素１２が属する列では列回路３２のスイッチＳＷ３はオフになる。一方、強い光が入射した画素１２を含まない行では、増幅器３６の出力ノードの電圧は低くなり、総ての列において列回路３２のスイッチＳＷ３はオンになる。その結果、制御線６２に連なる負荷容量は、強い光が入射した画素１２を含む行よりも、強い光が入射した画素１２を含まない行において大きくなる。

【0060】

このように、画素領域１０の一部の画素１２に強い光が入射した場合、強い光が入射した画素１２を含む行と強い光が入射した画素１２を含まない行とにおいて、制御線６２に連なる負荷容量に差を生じることがある。この負荷容量の差により、制御信号ＰＳＨがハイレベル（スイッチＳＷ３が導通状態）からローレベル（スイッチＳＷ３が非導通状態）へと遷移する期間の長さが行毎に異なることとなり、横スミアなどのパターンノイズによる画質の劣化を生じる虞がある。

【0061】

このように、列回路３２の配置場所や画素１２への入射光強度の分布は、制御信号ＰＳＨがハイレベルからローレベルへと遷移する期間に影響を与えることがあり、画質劣化の要因となる。

【0062】

制御信号ＰＳＨがハイレベルからローレベルへと遷移する期間のばらつきに起因する画質の劣化に対する対策としては、制御信号ＰＳＨがハイレベルからローレベルへと遷移する期間の長さを長くする方法がある。このように構成することで、波形制御回路５６から近い列と遠い列とで制御信号ＰＳＨの遅延時間の差が低減されるため、画質劣化への影響が小さくなる。

【0063】

ただし、増幅器の増幅率が大きい高ゲイン時は、低ゲイン時と比較して、信号が落ち着くまでにより長い期間を要する。したがって、高ゲイン時におけるスイッチＳＷ３の導通状態は、信号が落ち着く前に信号保持容量Ｃｓへの画素信号のサンプリングが終了するのを避けるために、低ゲイン時よりも長くすることが求められる。しかしながら、制御信号ＰＳＨをハイレベルからローレベルへと遷移する期間を低ゲイン時と同じように長くした場合、読み出し時間が増加することになる。また、高ゲイン時における読み出し時間の増加が顕著な場合には、高ゲイン時における垂直走査期間の長さを低ゲイン時における垂直走査期間の長さよりも長くする必要があり、読み出し動作が煩雑化する。

【0064】

このような観点から、本実施形態では、低ゲイン時に制御信号ＰＳＨをハイレベルからローレベルへと遷移する期間の長さを長くする一方、高ゲイン時には制御信号ＰＳＨをハイレベルからローレベルへと遷移する期間の長さを低ゲイン時よりも短くする。

【0065】

制御信号ＰＳＨがハイレベルからローレベルへと遷移する期間のばらつきに起因する画質の劣化は、増幅器の増幅率が小さい低ゲイン時に顕著に見られる。したがって、低ゲイン時には、制御信号ＰＳＨをハイレベルからローレベルへと遷移する期間の長さを長くすることで、制御信号ＰＳＨをハイレベルからローレベルへと遷移する期間のばらつきに起因する画質の劣化を抑制することができる。

【0066】

また、信号保持容量Ｃｓに保持される画素信号は、増幅後の画素信号である。そのため、強い光が入射した画素１２を含む行と強い光が入射した画素１２を含まない行とにおける、制御線６２に連なる負荷容量の差による画質劣化の影響は、低ゲイン時よりも高ゲイン時の方が小さくなる。したがって、高ゲイン時には、低ゲイン時よりも制御信号ＰＳＨをハイレベルからローレベルへと遷移する期間を短くすることで、読み出し期間の増加を抑制することができる。

【0067】

次に、本実施形態による光電変換装置の駆動方法について、図４を用いて説明する。図４は、本実施形態による光電変換装置の駆動方法を示すタイミング図である。図４には、読み出し対象の画素１２が属する行の制御線１４に供給される制御信号ＰＳＥＬ，ＰＲＥＳ，ＴＸＡ，ＴＸＢの波形と、読み出し回路部３０に供給される制御信号ＰＣ０Ｒ，ＰＶＦＴＨ，ＰＳＨ，ＰＣＲの波形と、を示している。制御信号ＰＳＨについては、低ゲイン時の場合と高ゲイン時の場合とを示している。

【0068】

時刻ｔ１よりも前の期間において、制御信号ＰＳＥＬはハイレベルであり、制御信号ＰＲＥＳ，ＴＸＡ，ＴＸＢ，ＰＣ０Ｒ，ＰＶＦＴＨ，ＰＳＨ，ＰＣＲはローレベルである。時刻ｔ３までの制御信号ＰＳＥＬがハイレベルの期間は、時刻ｔ４以降に読み出しを行う画素１２が属する行の１行前の行が選択された状態である。

【0069】

時刻ｔ１において、垂直走査回路２０は、タイミングジェネレータ９０による制御のもと、制御信号ＰＲＥＳをローレベルからハイレベルへと制御する。これにより、画素１２のリセットトランジスタＭ２がオンになり、浮遊拡散部ＦＤが電圧ＶＤＤに応じた電圧にリセットされる。

【0070】

このとき、制御信号ＴＸＡ，ＴＸＢはローレベルであり、画素１２の転送トランジスタＭ１Ａ，Ｍ１Ｂはオフになっている。光電変換部ＰＤＡ，ＰＤＢは、増幅部（増幅トランジスタＭ３のゲート）から切り離されており、フローティング状態になっている。光電変換部ＰＤＡ，ＰＤＢは、入射光を光電変換し、生じた電荷を蓄積する。また、制御信号ＰＣ０Ｒ，ＰＶＦＴＨ，ＰＳＨ，ＰＣＲはローレベルであり、列回路３２のスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４は総てオフになっている。

【0071】

続く時刻ｔ２において、波形制御回路５０は、タイミングジェネレータ９０による制御のもと、制御信号ＰＣ０Ｒをローレベルからハイレベルへと制御する。これにより、各列の列回路３２のスイッチＳＷ１がオンになり、増幅器３４の入力端子と出力端子とが短絡され、画素１２のリセット状態における信号が参照電圧Ｖｒｅｆにクランプされる。

【0072】

続く時刻ｔ３において、垂直走査回路２０は、タイミングジェネレータ９０による制御のもと、１行前の行の制御信号ＰＳＥＬをハイレベルからローレベルへと制御する。これにより、１行前の行の選択が解除される。

【0073】

続く時刻ｔ４において、垂直走査回路２０は、タイミングジェネレータ９０による制御のもと、制御信号ＰＳＥＬをローレベルからハイレベルへと制御する。これにより、選択トランジスタＭ４がオンになり、画素１２の増幅トランジスタＭ３が選択トランジスタＭ４を介して出力線１６に接続される。

【0074】

続く時刻ｔ５において、垂直走査回路２０は、タイミングジェネレータ９０による制御のもと、制御信号ＰＲＥＳをハイレベルからローレベルへと制御する。これにより、リセットトランジスタＭ２がオフになり、浮遊拡散部ＦＤは電圧ＶＤＤに応じた所定のリセット電圧となる。増幅トランジスタＭ３は、浮遊拡散部ＦＤのリセット電圧に応じた画素信号（ノイズ信号）を、選択トランジスタＭ４を介して出力線１６に出力する。

【0075】

続く時刻ｔ６において、波形制御回路５０は、タイミングジェネレータ９０による制御のもと、制御信号ＰＣ０Ｒをハイレベルからローレベルへと制御する。これにより、スイッチＳＷ１がオフになり、増幅器３４のリセット状態が解除される。増幅器３４は、入力容量Ｃ０とフィードバック容量Ｃｆとの比（Ｃ０／Ｃｆ）に応じた増幅率で画素信号を増幅して出力する状態となる。

【0076】

続く時刻ｔ７において、波形制御回路５６は、タイミングジェネレータ９０による制御のもと、制御信号ＰＳＨをローレベルからハイレベルへと制御する。これにより、スイッチＳＷ３がオンになり、増幅器３４，３６により増幅された画素信号（ノイズ信号）が信号保持容量Ｃｓにサンプリングされる。

【0077】

続く時刻ｔ８において、波形制御回路５６は、タイミングジェネレータ９０による制御のもと、制御信号ＰＳＨをハイレベルからローレベルへと制御する。これにより、スイッチＳＷ３がオフになり、信号保持容量Ｃｓへの画素信号の保持が完了する。スイッチＳＷ３がオフになることにより、信号保持容量Ｃｓは増幅器３４，３６から切り離される。

【0078】

このとき、制御信号ＰＳＨがハイレベルからローレベルへと遷移する期間の長さ（立ち下がり時間）は、電流源６０に流れる電流量によって決定される。すなわち、電流源６０に流れる電流量が少ないほど、制御信号ＰＳＨの立ち下がり時間は長くなる。波形制御回路５６を、例えば図３に示す回路により構成することで、制御信号ＰＳＨの立ち下がり時間は、制御信号ＰＳＨの立ち上がり時間よりも長くなる。

【0079】

増幅器３４，３６による画素信号の増幅率が小さい低ゲイン時は、スイッチＳＷ３を非導通状態から導通状態に切り替える期間の長さよりもスイッチＳＷ３を導通状態から非導通状態に切り替える期間の長さの方が長くなるように、電流源６０を定電流駆動する。これにより、波形制御回路５６から近い列の列回路３２と波形制御回路５６から遠い列の列回路３２とにおける制御信号ＰＳＨの遅延時間の差を低減することができる。

【0080】

増幅器３４，３６による画素信号の増幅率が大きい高ゲイン時は、スイッチＳＷ３を導通状態から非導通状態に切り替える期間の長さが低ゲイン時よりも短くなるように、低ゲイン時に電流源６０に流す電流量よりも、電流源６０に流す電流量を多くする。これにより、スイッチＳＷ３を導通状態から非導通状態に切り替える期間の長さを、低ゲイン時よりも短くすることができる。

【0081】

続く時刻ｔ９において、波形制御回路６８は、タイミングジェネレータ９０による制御のもと、制御信号ＰＣＲをローレベルからハイレベルへと制御する。これにより、スイッチＳＷ４がオンとなり比較器３８の入力端子と出力端子とが短絡されることで、比較器３８がリセット（初期化）される。

【0082】

続く時刻ｔ１０において、波形制御回路６８は、タイミングジェネレータ９０による制御のもと、制御信号ＰＣＲをハイレベルからローレベルへと制御する。これにより、スイッチＳＷ４がオフとなり比較器３８の入力端子と出力端子とが切り離され、比較器３８のリセット状態が解除される。

【0083】

時刻ｔ１０から時刻ｔ１３までの期間は、信号保持容量Ｃｓに保持されている画素信号（ノイズ信号）のアナログデジタル変換を行う期間である。この期間の間に、比較器３８は、信号保持容量Ｃｓの信号レベルと、参照信号発生回路６４から参照信号線６６を介して供給される参照信号（ランプ信号）の信号レベルとを比較し、これらの大小関係が反転したタイミングでメモリ４０にラッチ信号を出力する。メモリ４０は、比較器３８からラッチ信号を受信したタイミングにおいてカウント信号が示しているカウント値を、画素信号（ノイズ信号）のデジタルデータとして記憶する。

【0084】

続く時刻ｔ１１において、垂直走査回路２０は、タイミングジェネレータ９０による制御のもと、制御信号ＴＸＡをローレベルからハイレベルへと制御する。これにより、転送トランジスタＭ１Ａがオンになり、光電変換部ＰＤＡに蓄積されている電荷が浮遊拡散部ＦＤへと転送され、浮遊拡散部ＦＤは光電変換部ＰＤＡから転送された電荷の量に応じた電圧（Ｖｓｉｇａ）となる。増幅トランジスタＭ３は、浮遊拡散部ＦＤの電圧Ｖｓｉｇａに応じた画素信号（光信号（Ａ信号））を、選択トランジスタＭ４を介して出力線１６に出力する。

【0085】

続く時刻ｔ１２において、垂直走査回路２０は、タイミングジェネレータ９０による制御のもと、制御信号ＴＸＡをハイレベルからローレベルへと制御する。これにより、転送トランジスタＭ１Ａがオフになり、光電変換部ＰＤＡは電荷蓄積状態になる。

【0086】

続く時刻ｔ１３において、波形制御回路５６は、タイミングジェネレータ９０による制御のもと、制御信号ＰＳＨをローレベルからハイレベルへと制御する。これにより、スイッチＳＷ３がオンになり、増幅器３４，３６により増幅された画素信号（光信号（Ａ信号））が信号保持容量Ｃｓにサンプリングされる。

【0087】

波形制御回路５６は、増幅器３４，３６による画素信号の増幅率が小さい低ゲイン時には、続く時刻ｔ１４において、タイミングジェネレータ９０による制御のもと、制御信号ＰＳＨをハイレベルからローレベルへと制御する。これにより、スイッチＳＷ３がオフになり、信号保持容量Ｃｓへの画素信号の保持が完了する。スイッチＳＷ３がオフになることにより、信号保持容量Ｃｓは増幅器３４，３６から切り離される。この際、スイッチＳＷ３を非導通状態から導通状態に切り替える期間の長さよりもスイッチＳＷ３を導通状態から非導通状態に切り替える期間の長さの方が長くなるように、電流源６０を定電流駆動する。これにより、波形制御回路５６から近い列の列回路３２と波形制御回路５６から遠い列の列回路３２とにおける制御信号ＰＳＨの遅延時間の差を低減することができる。

【0088】

増幅器３４，３６による画素信号の増幅率が大きい高ゲイン時は、信号が整定するまでに低ゲイン時よりも長い時間を要するため、時刻ｔ１４よりも遅い時刻ｔ１５までサンプリング動作を続ける。

【0089】

波形制御回路５６は、増幅器３４，３６による画素信号の増幅率が大きい高ゲイン時には、続く時刻ｔ１５において、タイミングジェネレータ９０による制御のもと、制御信号ＰＳＨをハイレベルからローレベルへと制御する。これにより、スイッチＳＷ３がオフになり、信号保持容量Ｃｓへの画素信号の保持が完了する。スイッチＳＷ３がオフになることにより、信号保持容量Ｃｓは増幅器３４，３６から切り離される。この際、スイッチＳＷ３を導通状態から非導通状態に切り替える期間の長さが低ゲイン時よりも短くなるように、低ゲイン時に電流源６０に流す電流量よりも、電流源６０に流す電流量を多くする。これにより、スイッチＳＷ３を導通状態から非導通状態に切り替える期間の長さを低ゲイン時よりも短くし、読み出し時間の増加を抑制することができる。

【0090】

時刻ｔ１５から時刻ｔ１８までの期間は、信号保持容量Ｃｓに保持されている画素信号（光信号（Ａ信号））のアナログデジタル変換を行う期間である。この期間の間に、比較器３８は、信号保持容量Ｃｓの信号レベルと、参照信号発生回路６４から参照信号線６６を介して供給される参照信号（ランプ信号）の信号レベルとを比較し、これらの大小関係が反転したタイミングでメモリ４０にラッチ信号を出力する。メモリ４０は、比較器３８からラッチ信号を受信したタイミングにおいてカウント信号が示しているカウント値を、画素信号（光信号（Ａ信号））のデジタルデータとして記憶する。

【0091】

続く時刻ｔ１６において、垂直走査回路２０は、タイミングジェネレータ９０による制御のもと、制御信号ＴＸＡ，ＴＸＢをローレベルからハイレベルへと制御する。これにより、転送トランジスタＭ１Ａ，Ｍ１Ｂがオンになり、光電変換部ＰＤＡ，ＰＤＢに蓄積されている電荷が浮遊拡散部ＦＤへと転送され、浮遊拡散部ＦＤは光電変換部ＰＤＡ，ＰＤＢから転送された電荷の量に応じた電圧（Ｖｓｉｇｂ）となる。増幅トランジスタＭ３は、浮遊拡散部ＦＤの電圧Ｖｓｉｇｂに応じた画素信号（光信号（Ａ＋Ｂ信号））を、選択トランジスタＭ４を介して出力線１６に出力する。

【0092】

続く時刻ｔ１７において、垂直走査回路２０は、タイミングジェネレータ９０による制御のもと、制御信号ＴＸＡ，ＴＸＢをハイレベルからローレベルへと制御する。これにより、転送トランジスタＭ１Ａ，Ｍ１Ｂがオフになり、光電変換部ＰＤＡ，ＰＤＢは電荷蓄積状態になる。

【0093】

続く時刻ｔ１８において、波形制御回路５６は、タイミングジェネレータ９０による制御のもと、制御信号ＰＳＨをローレベルからハイレベルへと制御する。これにより、スイッチＳＷ３がオンになり、増幅器３４，３６により増幅された画素信号（光信号（Ａ＋Ｂ信号））が信号保持容量Ｃｓにサンプリングされる。

【0094】

波形制御回路５６は、増幅器３４，３６による画素信号の増幅率が小さい低ゲイン時には、続く時刻ｔ１９において、タイミングジェネレータ９０による制御のもと、制御信号ＰＳＨをハイレベルからローレベルへと制御する。これにより、スイッチＳＷ３がオフになり、信号保持容量Ｃｓへの画素信号の保持が完了する。スイッチＳＷ３がオフになることにより、信号保持容量Ｃｓは増幅器３４，３６から切り離される。この際、スイッチＳＷ３を非導通状態から導通状態に切り替える期間の長さよりもスイッチＳＷ３を導通状態から非導通状態に切り替える期間の長さの方が長くなるように、電流源６０を定電流駆動する。これにより、波形制御回路５６から近い列の列回路３２と波形制御回路５６から遠い列の列回路３２とにおける制御信号ＰＳＨの遅延時間の差を低減することができる。

【0095】

増幅器３４，３６による画素信号の増幅率が大きい高ゲイン時は、信号が整定するまでに低ゲイン時よりも長い時間を要するため、時刻ｔ１９よりも遅い時刻ｔ２０までサンプリング動作を続ける。

【0096】

波形制御回路５６は、増幅器３４，３６による画素信号の増幅率が大きい高ゲイン時には、続く時刻ｔ２０において、タイミングジェネレータ９０による制御のもと、制御信号ＰＳＨをハイレベルからローレベルへと制御する。これにより、スイッチＳＷ３がオフになり、信号保持容量Ｃｓへの画素信号の保持が完了する。スイッチＳＷ３がオフになることにより、信号保持容量Ｃｓは増幅器３４，３６から切り離される。この際、スイッチＳＷ３を導通状態から非導通状態に切り替える期間の長さが低ゲイン時よりも短くなるように、低ゲイン時に電流源６０に流す電流量よりも、電流源６０に流す電流量を多くする。これにより、スイッチＳＷ３を導通状態から非導通状態に切り替える期間の長さを低ゲイン時よりも短くし、読み出し時間の増加を抑制することができる。

【0097】

時刻ｔ２０以降の期間は、信号保持容量Ｃｓに保持されている画素信号（光信号（Ａ＋Ｂ信号））のアナログデジタル変換を行う期間である。この期間の間に、比較器３８は、信号保持容量Ｃｓの信号レベルと、参照信号発生回路６４から参照信号線６６を介して供給される参照信号（ランプ信号）の信号レベルとを比較し、これらの大小関係が反転したタイミングでメモリ４０にラッチ信号を出力する。メモリ４０は、比較器３８からラッチ信号を受信したタイミングにおいてカウント信号が示しているカウント値を、画素信号（光信号（Ａ＋Ｂ信号））のデジタルデータとして記憶する。

【0098】

この後、水平走査回路８０は、タイミングジェネレータ９０による制御のもとで各列の列回路３２を走査し、各列の列回路３２のメモリ４０に保持されている画素信号のデジタルデータを、水平出力線７６を介して外部へと出力する。

【0099】

このように、本実施形態によれば、画素信号を増幅する場合にも読み出し時間を増加することなく画素信号に重畳するオフセット成分のばらつきを抑制し、画質を向上することができる。また、高ゲイン時における読み出し時間の増加を抑制することで、低ゲイン時と高ゲイン時とにおける垂直走査期間の長さを揃えることも容易になる。

【0100】

［第２実施形態］
本発明の第２実施形態による光電変換装置の駆動方法について、図５を用いて説明する。第１実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図５は、本実施形態による光電変換装置の駆動方法を示すタイミング図である。本実施形態では、第１実施形態で説明した光電変換装置の他の駆動方法を説明する。

【0101】

本実施形態による光電変換装置の駆動方法は、制御信号ＰＶＦＴＨが異なるほかは、第１実施形態による光電変換装置の駆動方法と同様である。すなわち、本実施形態による光電変換装置の駆動方法においては、図５に示すように、低ゲイン時には制御信号ＰＶＦＴＨをハイレベルに維持し、高ゲイン時には制御信号ＰＶＦＴＨをローレベルに維持する。

【0102】

制御信号ＰＶＦＴＨは、増幅器３６の要否を選択するスイッチＳＷ２を駆動する制御信号である。制御信号ＰＶＦＴＨがローレベルのとき、スイッチＳＷ２は非導通状態となり、増幅器３４から出力された画素信号は、増幅器３６を介して信号保持容量Ｃｓへと出力される。一方、制御信号ＰＶＦＴＨがローレベルのとき、スイッチＳＷ２は導通状態となり、増幅器３４から出力された画素信号は、増幅器３６を介さずに信号保持容量Ｃｓへと出力される。

【0103】

増幅器３４の増幅率が小さい低ゲイン時には、制御信号ＰＶＦＴＨをハイレベルに制御し、増幅器３６を使用しない信号経路とする。このように構成することで、低ゲイン時の消費電力を低減することができる。

【0104】

一方、増幅器３４の増幅率が大きい高ゲイン時には、増幅器３４の駆動電流を低ゲイン時における駆動電流よりも大きくする。また、制御信号ＰＶＦＴＨをローレベルに制御し、増幅器３６を使用する信号経路とする。

【0105】

高ゲイン時は、信号が整定するまでに低ゲイン時よりも長い時間を要するため、信号の読み出し時間が増加することがある。増幅器３４の駆動電流を増加し、また、増幅器３６を使用するように構成することで、高ゲイン時における信号の整定時間を短縮することが可能となる。これにより、信号の読み出し時間の増加を抑制することができる。

【0106】

なお、本実施形態では、列増幅部を増幅器３４と増幅器３６の２段構成としたが、列増幅部を構成する増幅器の段数を更に増加してもよい。この場合、列増幅部を構成する増幅器の段数により、低ゲイン時と高ゲイン時とを定義することが可能である。

【0107】

このように、本実施形態によれば、画素信号を増幅する場合にも読み出し時間を増加することなく画素信号に重畳するオフセット成分のばらつきを抑制し、画質を向上することができる。

【0108】

［第３実施形態］
本発明の第３実施形態による光電変換装置の駆動方法について、図６を用いて説明する。第１及び第２実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図６は、本実施形態による光電変換装置の駆動方法を示すタイミング図である。本実施形態では、第１実施形態で説明した光電変換装置の他の駆動方法を説明する。

【0109】

本実施形態による光電変換装置の駆動方法は、制御信号ＰＣ０Ｒの波形が異なるほかは、第２実施形態による光電変換装置の駆動方法と同様である。すなわち、本実施形態による光電変換装置の駆動方法においては、図６に示すように、制御信号ＰＣ０Ｒをハイレベルからローレベルへと遷移する期間の長さを、制御信号ＰＣ０Ｒをローレベルからハイレベルへと遷移する期間の長さよりも長くしている。制御信号ＰＣ０Ｒは、増幅器３４のリセット動作を制御するスイッチＳＷ１を駆動する制御信号である。

【0110】

波形制御回路５０から出力される制御信号ＰＣ０Ｒは、行方向に配された共通の制御線５２を介して、各列の列回路３２に供給される。波形制御回路５０は、前述の通り、読み出し回路部３０の一方の側（図１では左側）に配置されていることから、波形制御回路５０から近い列と波形制御回路５０から遠い列とでは、制御信号ＰＣ０Ｒの遅延時間が異なる。この制御信号ＰＣ０Ｒの遅延時間の差は、制御信号ＰＣ０ＲによってスイッチＳＷ２を導通状態から非導通状態へと遷移するとき、スイッチＳＷ２の駆動に伴うチャージインジェクションによる電荷注入量に差を生じる。この電荷注入量の差は各列の増幅器３４のオフセットレベルの差となることから、制御信号ＰＣ０Ｒの遅延時間の差は画質劣化の要因となる。

【0111】

このような観点から、本実施形態では、制御信号ＰＣ０Ｒをハイレベルからローレベルへと遷移する期間の長さを、制御信号ＰＣ０Ｒをローレベルからハイレベルへと遷移する期間の長さよりも長くしている。このように構成することで、波形制御回路５０から近い列と波形制御回路５０から遠い列とで制御信号ＰＣ０Ｒの遅延時間の差が低減されるため、各列の増幅器３４のオフセットレベルの差を低減することができる。

【0112】

制御信号ＰＣ０Ｒをハイレベルからローレベルへと遷移する期間の長さは、制御信号ＰＳＨと同様に制御可能である。すなわち、波形制御回路５０を図３に示す回路と同様の回路により構成し、電流源６０に流れる電流量を第１又は第２実施形態の場合よりも少なくすることで、制御信号ＰＣ０Ｒをハイレベルからローレベルへと遷移する期間の長さを長くすることができる。

【0113】

このように、本実施形態によれば、画素信号を増幅する場合にも読み出し時間を増加することなく画素信号に重畳するオフセット成分のばらつきを抑制し、画質を向上することができる。

【0114】

［第４実施形態］
本発明の第４実施形態による光電変換装置の駆動方法について、図７を用いて説明する。第１乃至第３実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図７は、本実施形態による光電変換装置の駆動方法を示すタイミング図である。本実施形態では、第１実施形態で説明した光電変換装置の他の駆動方法を説明する。

【0115】

本実施形態による光電変換装置の駆動方法は、制御信号ＰＣＲの波形が異なるほかは、第３実施形態による光電変換装置の駆動方法と同様である。すなわち、本実施形態による光電変換装置の駆動方法においては、図７に示すように、制御信号ＰＣＲをハイレベルからローレベルへと遷移する期間の長さを、制御信号ＰＣＲをローレベルからハイレベルへと遷移する期間の長さよりも長くしている。制御信号ＰＣＲは、比較器３８のリセット動作を制御するスイッチＳＷ４を駆動する制御信号である。

【0116】

波形制御回路６８から出力される制御信号ＰＣＲは、行方向に配された共通の制御線７０を介して、各列の列回路３２に供給される。波形制御回路６８は、前述の通り、読み出し回路部３０の一方の側（図１では左側）に配置されていることから、波形制御回路６８から近い列と波形制御回路６８から遠い列とでは、制御信号ＰＣＲの遅延時間が異なる。この制御信号ＰＣＲの遅延時間の差は、制御信号ＰＣＲによってスイッチＳＷ４を導通状態から非導通状態へと遷移するとき、スイッチＳＷ４の駆動に伴うチャージインジェクションによる電荷注入量に差を生じる。この電荷注入量の差は各列の比較器３８のオフセットレベルの差となることから、制御信号ＰＣＲの遅延時間の差は画質劣化の要因となる。

【0117】

このような観点から、本実施形態では、制御信号ＰＣＲをハイレベルからローレベルへと遷移する期間の長さを、制御信号ＰＣＲをローレベルからハイレベルへと遷移する期間の長さよりも長くしている。このように構成することで、波形制御回路６８から近い列と波形制御回路６８から遠い列とで制御信号ＰＣＲの遅延時間の差が低減されるため、各列の比較器３８のオフセットレベルの差を低減することができる。

【0118】

制御信号ＰＣＲをハイレベルからローレベルへと遷移する期間の長さは、制御信号ＰＳＨと同様に制御可能である。すなわち、波形制御回路６８を図３に示す回路と同様の回路により構成し、電流源６０に流れる電流量を第１乃至３実施形態の場合よりも少なくすることで、制御信号ＰＣＲをハイレベルからローレベルへと遷移する期間の長さを長くすることができる。

【0119】

このように、本実施形態によれば、画素信号を増幅する場合にも読み出し時間を増加することなく画素信号に重畳するオフセット成分のばらつきを抑制し、画質を向上することができる。

【0120】

［第５実施形態］
本発明の第５実施形態による撮像システムについて、図８を用いて説明する。図８は、本実施形態による撮像システムの概略構成を示すブロック図である。

【0121】

上記第１乃至第４実施形態で述べた光電変換装置１００は、種々の撮像システムに適用可能である。適用可能な撮像システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、撮像システムに含まれる。図８には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。

【0122】

図８に例示した撮像システム２００は、撮像装置２０１、被写体の光学像を撮像装置２０１に結像させるレンズ２０２、レンズ２０２を通過する光量を可変にするための絞り２０４、レンズ２０２の保護のためのバリア２０６を有する。レンズ２０２及び絞り２０４は、撮像装置２０１に光を集光する光学系である。撮像装置２０１は、第１乃至第４実施形態のいずれかで説明した光電変換装置１００であって、レンズ２０２により結像された光学像を画像データに変換する。

【0123】

撮像システム２００は、また、撮像装置２０１から出力される信号の処理を行う信号処理部２０８を有する。信号処理部２０８は、撮像装置２０１が出力するデジタル信号から画像データの生成を行う。また、信号処理部２０８は必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。光電変換装置１００は、信号処理部２０８で処理されるデジタル信号を生成するＡＤ変換部を備え得る。ＡＤ変換部は、撮像装置２０１の光電変換部が形成された半導体層（半導体基板）に形成されていてもよいし、撮像装置２０１の光電変換部が形成された半導体層とは別の半導体基板に形成されていてもよい。また、信号処理部２０８が撮像装置２０１と同一の半導体基板に形成されていてもよい。

【0124】

撮像システム２００は、更に、画像データを一時的に記憶するためのメモリ部２１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）２１２を有する。更に撮像システム２００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体２１４、記録媒体２１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）２１６を有する。なお、記録媒体２１４は、撮像システム２００に内蔵されていてもよく、着脱可能であってもよい。

【0125】

更に撮像システム２００は、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部２１８、撮像装置２０１と信号処理部２０８に各種タイミング信号を出力するタイミング発生部２２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム２００は少なくとも撮像装置２０１と、撮像装置２０１から出力された出力信号を処理する信号処理部２０８とを有すればよい。

【0126】

撮像装置２０１は、撮像信号を信号処理部２０８に出力する。信号処理部２０８は、撮像装置２０１から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部２０８は、撮像信号を用いて、画像を生成する。

【0127】

このように、本実施形態によれば、第１乃至第４実施形態による光電変換装置１００を適用した撮像システムを実現することができる。

【0128】

［第６実施形態］
本発明の第６実施形態による撮像システム及び移動体について、図９を用いて説明する。図９は、本実施形態による撮像システム及び移動体の構成を示す図である。

【0129】

図９（ａ）は、車載カメラに関する撮像システムの一例を示したものである。撮像システム３００は、撮像装置３１０を有する。撮像装置３１０は、上記第１乃至第４実施形態のいずれかに記載の光電変換装置１００である。撮像システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、撮像システム３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３１４を有する。また、撮像システム３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差取得部３１４や距離取得部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated circuit）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

【0130】

撮像システム３００は車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

【0131】

本実施形態では、車両の周囲、例えば前方又は後方を撮像システム３００で撮像する。図９（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の撮像システムを示した。車両情報取得装置３２０が、撮像システム３００ないしは撮像装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。

【0132】

上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

【0133】

［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。

【0134】

また、上記実施形態では、増幅器３４，３６による画素信号の増幅率が小さいときを低ゲイン時、増幅器３４，３６による画素信号の増幅率が高いときを高ゲイン時としたが、低ゲイン時及び高ゲイン時は、この組み合わせに限定されるものではない。例えば、画素信号のゲインは、ＦＤ容量の容量値によっても制御可能である。制御信号ＦＤｉｎｃをハイレベルとし、浮遊拡散部ＦＤに負荷容量ＣＦＤを接続することで、ＦＤ容量は増加し、画素信号のゲインは低下する。したがって、制御信号ＦＤｉｎｃをハイレベルに設定する場合を低ゲイン時、制御信号ＦＤｉｎｃをローレベルに設定する場合を高ゲイン時と定義することもできる。また、増幅器３４のフィードバック容量Ｃｆの容量値を切り替え可能に構成するなど、増幅器３４においてゲインを調整できるように構成してもよい。浮遊拡散部ＦＤによるゲインの制御と増幅器３４，３６によるゲインの制御とを任意に組み合わせ、低ゲイン時と高ゲイン時とを定義するようにしてもよい。

【0135】

また、上記実施形態では、画素領域１０を構成する画素１２として、２つの光電変換部ＰＤＡ，ＰＤＢと２つの転送トランジスタＭ１Ａ，Ｍ１Ｂとを含む構成を例示したが、画素１２の構成はこれに限定されるものではない。例えば、光電変換部ＰＤ及び転送トランジスタＭ１は、各々の画素１２に１つずつであってもよいし、３つ以上であってもよい。また、光電変換部ＰＤ及び浮遊拡散部ＦＤのほかに電荷を保持する保持部を追加し、グローバル電子シャッタ動作に適用可能な画素構成としてもよい。また、光電変換部ＰＤの電荷を排出するための電荷排出トランジスタを更に追加してもよい。

【0136】

また、上記第１乃至第３実施形態では、光電変換装置１００の読み出し回路部３０において画素信号のＡＤ変換処理を行っているが、光電変換装置１００から画素信号をアナログ信号で出力し、光電変換装置１００の外部でＡＤ変換処理を行ってもよい。

【0137】

また、上記第５及び第６実施形態に示した撮像システムは、本発明の光電変換装置を適用しうる撮像システム例を示したものであり、本発明の光電変換装置を適用可能な撮像システムは図８及び図９に示した構成に限定されるものではない。

【0138】

本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

【0139】

なお、上記実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

【符号の説明】

【0140】

１０…画素領域
１２…画素
１４，５２，５４，６２，７０…制御線
１６…出力線
２０…垂直走査回路
３０…読み出し回路部
３２…列回路
３４，３６…増幅器
３８…比較器
４０…メモリ
５０，５６，６８…波形制御回路
６０…電流源
１００…光電変換装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】