特許 7452823 量子計算タスク処理方法、システム及びコンピュータ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-03-11

(45)【発行日】2024-03-19

(54)【発明の名称】量子計算タスク処理方法、システム及びコンピュータ装置

(51)【国際特許分類】

   G06N 10/40 20220101AFI20240312BHJP

【ＦＩ】

G06N10/40

【請求項の数】 28

(21)【出願番号】P 2022559394

(86)(22)【出願日】2021-12-23

(65)【公表番号】

(43)【公表日】2023-12-15

(86)【国際出願番号】 CN2021140898

(87)【国際公開番号】W WO2023082436

(87)【国際公開日】2023-05-19

【審査請求日】2022-11-14

(31)【優先権主張番号】202111320796.5

(32)【優先日】2021-11-09

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】514187420

【氏名又は名称】テンセント・テクノロジー・（シェンジェン）・カンパニー・リミテッド

(73)【特許権者】

【識別番号】514326214

【氏名又は名称】清▲華▼大学

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】ジャン，シシン

(72)【発明者】

【氏名】ジャン，シェンユ

(72)【発明者】

【氏名】ヤオ，ホン

【審査官】坂庭 剛史

(56)【参考文献】

【文献】中国特許出願公開第１１３４９６２８５（ＣＮ，Ａ）

【文献】中国特許出願公開第１１３４０８７３３（ＣＮ，Ａ）

【文献】米国特許出願公開第２０２０／０１０４７４０（ＵＳ，Ａ１）

【文献】特開２０２０－２０１５６６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｎ １０／００－１０／８０

(57)【特許請求の範囲】

【請求項1】

コンピュータ装置が実行する、量子計算タスクを処理する方法であって、
前記コンピュータ装置は、古典コンピュータ及び量子コンピュータを含むハイブリッドコンピュータ装置であり、前記方法は、
目標量子計算タスクに対応するパラメータ化量子回路によりn+m個の量子ビットの入力量子状態に対して変換処理を行うステップであって、前記n+m個の量子ビットはn個のタスクビット及びm個の補助ビットを含み、n及びmは正の整数である、ステップ；
前記n+m個の量子ビットの出力量子状態を測定し、前記n+m個の量子ビットのビットストリングを取得するステップ；
前記ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつ前記パラメータ化量子回路が収束していない場合、前記n個のタスクビットの出力量子状態に基づいて前記パラメータ化量子回路のパラメータを更新するステップであって、前記補助サブストリングは前記ビットストリングにおいて前記m個の補助ビットに対応するサブストリングである、ステップ；及び
前記ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつ前記パラメータ化量子回路が収束している場合、前記n個のタスクビットの出力量子状態に基づいて前記目標量子計算タスクの計算結果を取得するステップを含む、方法。

【請求項2】

請求項1に記載の方法であって、さらに、
前記ビットストリングにおける補助サブストリングが目標ストリングである場合、前記ビットストリングにおける補助サブストリングが前記後選択の条件を満足したと決定するステップを含む、方法。

【請求項3】

請求項1に記載の方法であって、
前記パラメータ化量子回路のパラメータは前記n+m個の量子ビットの量子状態に対して変分変換を行うパラメータを含む、方法。

【請求項4】

請求項3に記載の方法であって、
前記目標量子計算タスクは基底状態エネルギーを解くタスクを含み、
前記ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつ前記パラメータ化量子回路が収束していない場合、前記n個のタスクビットの出力量子状態に基づいて前記パラメータ化量子回路のパラメータを更新するステップは、
前記ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつ前記パラメータ化量子回路が収束していない場合、目標量子システムの、前記n個のタスクビットの出力量子状態の下でのハミルトニアンのエネルギー期待値に基づいて、前記パラメータ化量子回路のパラメータを更新するステップを含み、
前記ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつ前記パラメータ化量子回路が収束している場合、前記n個のタスクビットの出力量子状態に基づいて前記目標量子計算タスクの計算結果を取得するするステップは、
前記ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつ前記パラメータ化量子回路が収束している場合、前記ハミルトニアンのエネルギー期待値を前記目標量子システムの基底状態エネルギーとして取得するステップを含む、方法。

【請求項5】

請求項1乃至4のうちの何れか1項に記載の方法であって、
前記パラメータ化量子回路には前記n個のタスクビットのそれぞれと前記m個の補助ビットとの間のパラメータ化エンタングルメントゲートが含まれる、方法。

【請求項6】

請求項5に記載の方法であって、
前記m個の補助ビットには少なくとも1つの第一補助ビットが含まれ、前記第一補助ビット及び前記n個のタスクビットにそれぞれ対応する物理量子ビットは1次元環状トポロジー構造を構成し、
前記第一補助ビットと前記n個のタスクビットとの間は第一双ビットゲート層によって接続され、
前記第一双ビットゲート層は前記第一補助ビット及び前記n個のタスクビットのうち、各隣接する2つの量子ビットの間のパラメータ化SWAPゲートを含み、前記第一補助ビット及び前記n個のタスクビットのうち、各隣接する2つの量子ビットの間のパラメータ化SWAPゲートは階段状に配列される、方法。

【請求項7】

請求項6に記載の方法であって、
前記m個の補助ビットにはさらに、少なくとも1つの第二補助ビットが含まれ、前記第二補助ビットと前記第一補助ビットとの間は2つのSWAPゲートによって接続され、かつ前記2つのSWAPゲートの間は第二双ビットゲート層を含み、
前記第二双ビットゲート層は前記第一補助ビット及び前記n個のタスクビットのうち、各隣接する2つの量子ビットの間のパラメータ化SWAPゲートを含む、方法。

【請求項8】

請求項1乃至4のうちの何れか1項に記載の方法であって、
前記目標量子計算タスクが対称性の要求を有するタスクである場合、前記パラメータ化量子回路の入力量子状態、及び前記パラメータ化量子回路における量子ゲートは対称性を有する、方法。

【請求項9】

請求項8に記載の方法であって、
前記m個の補助ビットは少なくとも2つのペアの補助ビットを含み、mは偶数であり、
前記少なくとも2つのペアの補助ビットのうちの各ペアの補助ビットの出力量子状態の総スピンは0である、方法。

【請求項10】

変換処理モジュール、測定モジュール、最適化器及びタスク処理モジュールを含む、量子計算タスクを処理するシステムであって、
前記変換処理モジュールは、目標量子計算タスクに対応するパラメータ化量子回路によりn+m個の量子ビットの入力量子状態に対して変換処理を行うために用いられ、前記n+m個の量子ビットはn個のタスクビット及びm個の補助ビットを含み、n及びmは正の整数であり、
前記測定モジュールは、前記n+m個の量子ビットの出力量子状態を測定し、前記n+m個の量子ビットのビットストリングを取得するために用いられ、
前記最適化器は、前記ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつ前記パラメータ化量子回路が収束していない場合、前記n個のタスクビットの出力量子状態に基づいて前記パラメータ化量子回路のパラメータを更新するために用いられ、前記補助サブストリングは前記ビットストリングにおいて前記m個の補助ビットに対応するサブストリングであり、
前記タスク処理モジュールは、前記ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつ前記パラメータ化量子回路が収束している場合、前記n個のタスクビットの出力量子状態に基づいて前記目標量子計算タスクの計算結果を取得するために用いられる、システム。

【請求項11】

請求項10に記載のシステムであって、
後選択モジュールをさらに含み、
前記後選択モジュールは、前記ビットストリングにおいて前記m個の補助ビットに対応するサブストリングが目標ストリングである場合、前記ビットストリングにおいて前記m個の補助ビットに対応するサブストリングが前記後選択の条件を満足したと決定するために用いられる、システム。

【請求項12】

請求項10に記載のシステムであって、
前記パラメータ化量子回路のパラメータは前記n+m個の量子ビットの量子状態に対して変分変換を行うパラメータを含む、システム。

【請求項13】

請求項12に記載のシステムであって、
前記目標量子計算タスクは基底状態エネルギーを解くタスクを含み、
前記最適化器は、前記ビットストリングにおいて前記m個の補助ビットに対応するサブストリングが後選択の条件を満足しており、かつ前記パラメータ化量子回路が収束していない場合、目標量子システムの、前記n個のタスクビットの出力量子状態の下でのハミルトニアンのエネルギー期待値に基づいて、パラメータ化量子回路のパラメータを更新するために用いられ、
前記タスク処理モジュールは、前記ビットストリングにおいて前記m個の補助ビットに対応するサブストリングが後選択の条件を満足しており、かつ前記パラメータ化量子回路が収束している場合、前記ハミルトニアンのエネルギー期待値を前記目標量子システムの基底状態エネルギーとして取得するために用いられる、システム。

【請求項14】

請求項10乃至13のうちの何れか1項に記載のシステムであって、
前記パラメータ化量子回路には前記n個のタスクビットのそれぞれと前記m個の補助ビットとの間のパラメータ化エンタングルメントゲートが含まれる、システム。

【請求項15】

請求項14に記載のシステムであって、
前記m個の補助ビットには少なくとも1つの第一補助ビットが含まれ、前記第一補助ビット及び前記n個のタスクビットにそれぞれ対応する物理量子ビットは1次元環状トポロジー構造を構成し、
前記第一補助ビットと前記n個のタスクビットとの間は第一双ビットゲート層によって接続され、
前記第一双ビットゲート層は前記第一補助ビット及び前記n個のタスクビットのうち、各隣接する2つの量子ビットの間のパラメータ化SWAPゲートを含み、前記第一補助ビット及び前記n個のタスクビットのうち、各隣接する2つの量子ビットの間のパラメータ化SWAPゲートは階段状に配列される、システム。

【請求項16】

請求項15に記載のシステムであって、
前記m個の補助ビットにはさらに、少なくとも1つの第二補助ビットが含まれ、前記第二補助ビットと前記第一補助ビットとの間は2つのSWAPゲートにより接続され、かつ前記2つのSWAPゲートの間は第二双ビットゲート層を含み、
前記第二双ビットゲート層は前記第一補助ビット及び前記n個のタスクビットのうち、各隣接する2つの量子ビットの間のパラメータ化SWAPゲートを含む、システム。

【請求項17】

請求項10乃至13のうちの何れか1項に記載のシステムであって、
前記目標量子計算タスクが対称性の要求を有するタスクである場合、前記パラメータ化量子回路の入力量子状態、及び前記パラメータ化量子回路における量子ゲートは対称性を有する、システム。

【請求項18】

請求項17に記載のシステムであって、
前記m個の補助ビットは少なくとも2つのペアの補助ビットを含み、mは偶数であり、
前記少なくとも2つのペアの補助ビットのうちの各ペアの補助ビットの出力量子状態の総スピンは0である、システム。

【請求項19】

コンピュータ装置であって、
前記コンピュータ装置は、古典コンピュータ及び量子コンピュータを含むハイブリッドコンピュータ装置であり、
前記コンピュータ装置は、請求項1乃至4のうちの何れか1項に記載の量子計算タスク処理方法を実行するために構成される、コンピュータ装置。

【請求項20】

量子計算デバイス、制御デバイス及び古典コンピュータを含むハイブリッドコンピュータシステムであって、
前記制御デバイスは、前記量子計算デバイスが目標量子計算タスクに対応するパラメータ化量子回路を実行し、n+m個の量子ビットの入力量子状態に対して変換処理を行うように制御するために用いられ、前記n+m個の量子ビットはn個のタスクビット及びm個の補助ビットを含み、n及びmは正の整数であり、
前記制御デバイスはさらに、前記n+m個の量子ビットの出力量子状態を測定し、前記n+m個の量子ビットのビットストリングを取得するために用いられ、
前記古典コンピュータは、前記ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつ前記パラメータ化量子回路が収束していない場合、前記n個のタスクビットの出力量子状態に基づいて前記パラメータ化量子回路のパラメータを更新するために用いられ、前記補助サブストリングは前記ビットストリングにおいて前記m個の補助ビットに対応するサブストリングであり、
前記古典コンピュータはさらに、前記ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつ前記パラメータ化量子回路が収束している場合、前記n個のタスクビットの出力量子状態に基づいて前記目標量子計算タスクの計算結果を取得するために用いられ、ハイブリッドコンピュータシステム。

【請求項21】

請求項20に記載のハイブリッドコンピュータシステムであって、
前記古典コンピュータはさらに、前記ビットストリングにおける補助サブストリングが目標ストリングである場合、前記ビットストリングにおける補助サブストリングが前記後選択の条件を満足したと決定するために用いられる、ハイブリッドコンピュータシステム。

【請求項22】

請求項20に記載のハイブリッドコンピュータシステムであって、
前記パラメータ化量子回路のパラメータは前記n+m個の量子ビットの量子状態に対して変分変換を行うパラメータを含む、ハイブリッドコンピュータシステム。

【請求項23】

請求項22に記載のハイブリッドコンピュータシステムであって、
前記目標量子計算タスクは基底状態エネルギーを解くタスクを含み、
前記古典コンピュータは、前記ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつ前記パラメータ化量子回路が収束していない場合、目標量子システムの、前記n個のタスクビットの出力量子状態の下でのハミルトニアンのエネルギー期待値に基づいて前記パラメータ化量子回路のパラメータを更新するために用いられ、
前記古典コンピュータはさらに、前記ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつ前記パラメータ化量子回路が収束している場合、前記ハミルトニアンのエネルギー期待値を前記目標量子システムの基底状態エネルギーとして取得するために用いられる、ハイブリッドコンピュータシステム。

【請求項24】

請求項20乃至23のうちの何れか1項に記載のハイブリッドコンピュータシステムであって、
前記パラメータ化量子回路には前記n個のタスクビットのそれぞれと前記m個の補助ビットとの間のパラメータ化エンタングルメントゲートが含まれる、ハイブリッドコンピュータシステム。

【請求項25】

請求項24に記載のハイブリッドコンピュータシステムであって、
前記m個の補助ビットには少なくとも1つの第一補助ビットが含まれ、前記第一補助ビット及び前記n個のタスクビットにそれぞれ対応する物理量子ビットは1次元環状トポロジー構造を構成し、
前記第一補助ビットと前記n個のタスクビットとの間は第一双ビットゲート層により接続され、
前記第一双ビットゲート層は前記第一補助ビット及び前記n個のタスクビットのうち、各隣接する2つの量子ビットの間のパラメータ化SWAPゲートを含み、前記第一補助ビット及び前記n個のタスクビットのうち、各隣接する2つの量子ビットの間のパラメータ化SWAPゲートは階段状に配列される、ハイブリッドコンピュータシステム。

【請求項26】

請求項25に記載のハイブリッドコンピュータシステムであって、
前記m個の補助ビットにはさらに、少なくとも1つの第二補助ビットが含まれ、前記第二補助ビットと前記第一補助ビットとの間は2つのSWAPゲートにより接続され、かつ前記2つのSWAPゲートの間は第二双ビットゲート層を含み、
前記第二双ビットゲート層は前記第一補助ビット及び前記n個のタスクビットのうち、各隣接する2つの量子ビットの間のパラメータ化SWAPゲートを含む、ハイブリッドコンピュータシステム。

【請求項27】

請求項20乃至23のうちの何れか1項に記載のハイブリッドコンピュータシステムであって、
前記目標量子計算タスクが対称性の要求を有するタスクである場合、前記パラメータ化量子回路の入力量子状態、及び前記パラメータ化量子回路における量子ゲートは対称性を有する、ハイブリッドコンピュータシステム。

【請求項28】

請求項27に記載のハイブリッドコンピュータシステムであって、
前記m個の補助ビットは少なくとも2つのペアの補助ビットを含み、mは偶数であり、
前記少なくとも2つのペアの補助ビットのうちの各ペアの補助ビットの出力量子状態の総スピンは0である、ハイブリッドコンピュータシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本出願は、2021年11月09日に中国専利局に出願した、出願番号が202111320796.5、発明の名称が「量子計算タスク処理方法、システム及びコンピュータ装置」である中国特許出願に基づく優先権を主張するものであり、その全内容を参照によりここに援用する。

【0002】

本出願は、量子の技術分野に関し、特に、量子計算タスク処理方法、システム及びコンピュータ装置に関する。

【背景技術】

【0003】

変分量子アルゴリズムが、量子コンピュータを利用してコスト関数を計算し、かつ古典コンピュータによりコスト関数の値に基づいてパラメータの調整を、コスト関数の最小化を実現するまで行うアルゴリズムである。

【0004】

変分量子アルゴリズムはパラメータ化量子回路（Parameterized Quantum Circuit、PQC）に依存して実現される。関連技術における変分タスク（Variational Task）では、通常、特定（所定）数のビットを含むPQCにより、同じ物理量子ビット規模（物理量子ビット数）の量子系（量子システム）をシミュレーションする。

【0005】

しかし、ノイズ及び量子システムのデコヒーレンスの影響を考慮すると、PQCの深さがある程度制限され得るため、変分タスクに対するPQCの表現の能力不足を引き起こし、変分タスクの実行効果に影響を与える恐れがある。

【発明の概要】

【発明が解決しようとする課題】

【0006】

本出願の実施例は、少なくとも、変分タスクに対するPQCの表現能力を高め、変分タスクの実行効果を向上させることができる量子計算タスク処理方法、システム及びコンピュータ装置を提供することを課題とする。

【課題を解決するための手段】

【0007】

本出願の実施例の一側面によれば、量子計算タスク処理方法が提供され、前記方法はコンピュータ装置により実行され、前記コンピュータ装置は古典コンピュータ及び量子コンピュータを含むハイブリッドコンピュータ装置であり、前記方法は、
目標量子計算タスクに対応するパラメータ化量子回路によりn+m個の量子ビットの入力量子状態に対して変換処理を行い、前記n+m個の量子ビットはn個のタスクビット及びm個の補助ビットを含み、n及びmは正の整数であり；
前記n+m個の量子ビットの出力量子状態を測定し、前記n+m個の量子ビットのビットストリング（bit string）を取得し；
前記ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつ前記パラメータ化量子回路が収束（収斂）していない場合、前記n個のタスクビットの出力量子状態に基づいて前記パラメータ化量子回路のパラメータを更新し、前記補助サブストリングは前記ビットストリングにおいて前記m個の補助ビットに対応するサブストリングであり；及び
前記ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつ前記パラメータ化量子回路が収束している場合、前記n個のタスクビットの出力量子状態に基づいて前記目標量子計算タスクの計算結果を取得することを含む。

【0008】

本出願の実施例の一側面によれば、量子計算タスク処理システムが提供され、前記システムは変換処理モジュール、測定モジュール、最適化器及びタスク処理モジュールを含み、
前記変換処理モジュールは、目標量子計算タスクに対応するパラメータ化量子回路によりn+m個の量子ビットの入力量子状態に対して変換処理を行うために用いられ、前記n+m個の量子ビットはn個のタスクビット及びm個の補助ビットを含み、n及びmは正の整数であり、
前記測定モジュールは、前記n+m個の量子ビットの出力量子状態を測定し、前記n+m個の量子ビットのビットストリングを得るために用いられ、
前記最適化器は、前記ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつ前記パラメータ化量子回路が収束していない場合、前記n個のタスクビットの出力量子状態に基づいて前記パラメータ化量子回路のパラメータを更新するために用いられ、前記補助サブストリングは前記ビットストリングにおいて前記m個の補助ビットに対応するサブストリングであり、
前記タスク処理モジュールは、前記ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつ前記パラメータ化量子回路が収束している場合、前記n個のタスクビットの出力量子状態に基づいて前記目標量子計算タスクの計算結果を取得するために用いられる。

【0009】

本出願の実施例の一側面によれば、コンピュータ装置が提供され、前記コンピュータ装置は古典コンピュータ及び量子コンピュータを含むハイブリッドコンピュータ装置であり、前記コンピュータ装置は上述のような量子計算タスク処理方法を実行するために用いられる。

【0010】

本出願の実施例の一側面によれば、ハイブリッドコンピュータシステムが提供され、前記システムは量子計算デバイス、制御デバイス及び古典コンピュータを含み、
前記制御デバイスは、量子計算デバイスが目標量子計算タスクに対応するパラメータ化量子回路を実行することでn+m個の量子ビットの入力量子状態に対して変換処理を行うように制御するために用いられ、前記n+m個の量子ビットはn個のタスクビット及びm個の補助ビットを含み、n及びmは正の整数であり、
前記制御デバイスはさらに、前記n+m個の量子ビットの出力量子状態を測定し、前記n+m個の量子ビットのビットストリングを得るために用いられ、
前記古典コンピュータは、前記ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつ前記パラメータ化量子回路が収束していない場合、前記n個のタスクビットの出力量子状態に基づいて前記パラメータ化量子回路のパラメータを更新するために用いられ、前記補助サブストリングは前記ビットストリングにおいて前記m個の補助ビットに対応するサブストリングであり、
前記古典コンピュータはさらに、前記ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつ前記パラメータ化量子回路が収束している場合、前記n個のタスクビットの出力量子状態に基づいて前記目標量子計算タスクの計算結果を取得するために用いられる。

【発明の効果】

【0011】

本出願の実施例により提供される技術案は少なくとも次のような有利な効果を有する。

【0012】

変分タスクに対応するPQCについて、n個のタスクビットをもとにm個の補助ビットを増やし、変分タスク処理プロセスでは、該m個の補助ビットの出力量子状態の測定結果に対して後選択を行い、n個のタスクビット上の、条件を満足した出力量子状態を選択することでPQCの更新又はタスク結果の取得を行う。言い換えれば、このような技術案は、m+n個の量子ビットによって物理量子ビット数がnである量子系をシミュレーションし、量子系に対するPQCのシミュレーション効果を高めることができるため、変分タスクに対するPQCの表現能力を高め、変分タスクの実行効果を向上させることができる。

【図面の簡単な説明】

【0013】

本出願の実施例における技術案をより明確に説明するために、以下、実施例の説明に必要な図面について簡単に紹介する。明らかのように、以下に説明される図面は本出願の幾つかの実施例に過ぎず、当業者であれば、創造性のある労働をせずにこれらの図面をもとに他の図面を得ることもできる。

【図1】本出願の一実施例により提供される技術案の適用シーンを示す図である。

【図2】本出願の一実施例により提供される量子計算タスク処理方法のフローチャートである。

【図3】図2に示す実施例に係る量子計算タスク処理を示す図である。

【図4】本出願の一実施例により提供される量子計算タスク処理方法のフローチャートである。

【図5】図4に示す実施例に係るパラメータ化量子回路の回路構造を示す図である。

【図6】図4に示す実施例に係る、対称性を維持する変分回路の構造図である。

【図7】図4に示す実施例に係るVQE回路を示す図である。

【図8】本出願の一実施例により提供される量子計算タスク処理システムのブロック図である。

【図9】本出願の一実施例により提供される量子計算タスク処理システムのブロック図である。

【発明を実施するための形状態】

【0014】

本出願の目的、技術案及び効果をより明確にするために、以下、添付した図面を参照しながら本出願をさらに詳しく説明する。

【0015】

本出願の技術案を紹介するために、先に本出願に係る幾つかの重要な用語について説明する。

【0016】

1）量子計算（Quantum Computation）：量子ロジックに基づいて、量子状態の重ね合わせ、エンタングルメントなどの性質を利用して計算タスクを迅速に完了する計算方法である。量子計算ではデータを格納する基本単位が量子ビットである。

【0017】

2）量子ビット（Qubit）：量子情報をキャリー（carry）するものであり、量子計算の基本ユニットでもある。古典コンピュータが0及び1をバイナリの基本ユニットとして使用する。これとは異なる点は、量子計算は0及び1を同時に処理でき、システムは0と1の線形重ね合わせ状態

【0018】

【数1】

にあり得ることにある。ここで、α及びβはシステムの0及び1上での複素確率振幅を表す。それらのモジュラー二乗（平方）（modular squaring）|α|²及び|β|²はそれぞれ0及び1にある確率を表す。

【0019】

3）量子操作（Quantum Operation）：量子ビットを操縦することで、量子ビットによりキャリーされる量子情報を処理する。一般的な量子操作はパウリX、Y、Z変換（又はσ_x、σ_y、σ_zと表記される）、アダマール変換（H）、制御（Controlled）パウリX変換、即ち、制御NOT(Controlled NOT)ゲートCNOTなどを含む。1ビット操作及び2ビット操作のみを使用することで任意の量子計算を完了できる。以下、「操作」と略称される場合がある。

【0020】

4）量子回路（Quantum Circuit）：量子計算の記述モデルの1つであり、量子ビット及び量子ビット上での量子操作からなり、対応する量子アルゴリズム/プログラムの量子ゲートモデルの下でのハードウェア実装を表す。量子回路は一連の量子ゲートシーケンスからなり、計算は量子ゲートによって完了される。量子回路は、量子ゲートを制御する調整可能なパラメータを含む場合、パラメータ化量子回路と称される。

【0021】

5）量子計算デバイス（Quantum Computing Device）：量子計算を実行する物理装置である。

【0022】

6）ハミルトニアン：量子システムの総エネルギーを表す1つのエルミート共役行列である。ハミルトニアンは1つの物理学用語であり、システムの総エネルギーを記述する1つの演算子であり、通常、Hで表される。

【0023】

7）固有状態：1つのハミルトニアン行列Hについて、方程式

【0024】

【数2】

を満足した解はHの固有状態

【0025】

【数3】

と呼ばれ、固有エネルギーEを有する。基底状態は量子システムのエネルギー最低の固有状態に対応する。

【0026】

8）量子・古典ハイブリッド計算：内層でPQC量子回路を利用して計算を行って対応する物理量又は損失関数を取得し、外層で従来の古典最適化器を使用して量子回路の変分パラメータを調整する計算パラダイム（computing paradigm）であり、小規模量子ハードウェアの量子計算の利点を最大限で発揮でき、量子優位性を証明し得る潜在能力を有する重要な方向の1つと考えられる。

【0027】

9）最近の中規模ノイズ有り量子ハードウェア（Noisy Intermediate-Scale Quantum、NISQ）：量子コンピューティング開発の現在の段階及び研究の重要な方向である。この段階での量子計算は依然として規模及びノイズにより制限され、汎用計算のエンジンとして使うことができないが、一部の問題の場合、既に最強の古典コンピュータを凌駕する成果を上げており、これは、通常、量子超越性又は量子優位性と称される。

【0028】

10）変分量子固有値ソルバー（Variational Quantum Eigensolver、VQE）：変分回路により特定の量子システムの基底状態エネルギーの推定を実現し、典型的な量子・古典ハイブリッド計算パラダイムの1つであり、量子化学の分野で幅広い用途がある
11）後選択（post-selection）：量子コンピュータから出力された測定結果について、幾つかのビットに対応するビットストリング（bitstring（古典ビットストリングとも言う））の具体的な値に基づいて今回の測定結果を残すかそれとも捨てるかを選択し、これは後選択（ポストセレクションとも言う）と呼ばれる。後選択は現在の多くの研究分野に現れており、線形ユニタリ組み合わせ（Linear Combinations of Unitary、LCU）の実現、測定によるエンタングルメントエントロピー相転移などを含むが、これらに限定されない。

【0029】

12）パウリストリング（Pauli string）：異なる格子点（グリッド）で複数のパウリ行列の直積からなる項であり、一般的なハミルトニアンは通常、1組のパウリストリングの和に分解できる。VQEの測定も、通常、パウリストリングの分解に従って項毎に測定を行う。

【0030】

13）非ユニタリ：いわゆるユニタリ行列であり、即ち、

【0031】

【数4】

を満足した全部の行列であり、量子力学によって直接許可されるすべての時間発展プロセスはユニタリ行列により記述できる。該条件を満たさない行列は非ユニタリ的であり、それは、補助手段、さらには指数関数的に多いリソースによって実験的に実現する必要があるが、非ユニタリ行列は往々にして、より強い表現能力及びより速い基底状態の射影効果を有する。

【0032】

14）古典ビットストリング（bitstring）:0及び1からなる数字のストリングである。量子回路を測定する度に得られる古典結果について、測定基底上でのスピン配置（spin configuration）の上下に応じてそれぞれ0及び1で表すことで、トータルな1回の測定結果が１つのbitstringに対応するようにさせることができる。

【0033】

15）パウリ行列：量子力学で良く使用されている3つの2*2のエルミート行列（ユニタリ行列とも言う）であり、パウリ演算子とも称され、一般的にギリシャ文字σ（シグマ）で表される。そのうち、パウリX演算子

【0034】

【数5】

であり、パウリY演算子は

【0035】

【数6】

であり、パウリZ演算子は

【0036】

【数7】

である。

【0037】

図1を参照し、それは本出願の一実施例により提供される技術案の適用シーンを示す図である。図1に示すように、該適用シーンは超伝導量子コンピューティングプラットフォームであっても良く、該適用シーンは量子計算デバイス11、希釈冷凍機12、制御装置13及びコンピュータ14を含む。

【0038】

量子計算デバイス11は物理量子ビットに作用する回路であり、量子計算デバイス11は量子チップ、例えば、絶対零度に近い超伝導量子チップとして実装され得る。希釈冷凍機12は超伝導量子チップのために絶対零度の環境を提供するために用いられる。上述のコンピュータ14は古典コンピュータであり得る。

【0039】

制御装置13は量子計算デバイス11を制御するために用いられ、コンピュータ14は制御装置13を制御するために用いられる。例えば、作成された量子プログラムをコンピュータ14におけるソフトウェアにより命令にコンパイルして制御装置13（例えば、電子/マイクロ波制御システム）に送信し、制御装置13はこのような命令を電子/マイクロ波制御信号に変換して希釈冷凍機12に入力することで、10mKよりも低い温度の超伝導量子ビットを制御する。読み取りのプロセスがそれとは逆であり、読み取り波形が制御装置13に伝送される。

【0040】

本出願の方法の実施例を説明する前に、先に該方法の実行環境について紹介する。本出願の実施例により提供される方法は、古典コンピュータと量子コンピュータのハイブリッド装置の環境の下で実行され得る。

【0041】

以下の方法の実施例では、説明の便宜のため、各ステップの実行主体がコンピュータ装置であることのみを例にして説明を行うが、理解すべきは、該コンピュータ装置は古典コンピュータと量子コンピュータのハイブリッド実行環境を含んで良いということである。本出願の実施例ではこれについて限定しない。

【0042】

図2を参照し、それは本出願の一実施例により提供される量子計算タスク処理方法のフローチャートである。該方法の各ステップの実行主体はコンピュータ装置であっても良い。そのうち、該コンピュータ装置は古典コンピュータ及び量子コンピュータを含むハイブリッドコンピュータ装置であっても良い。該方法は次のような幾つかのステップを含み得る。

【0043】

ステップ21：目標量子計算タスクに対応するパラメータ化量子回路によりn+m個の量子ビットの入力量子状態に対して変換処理を行い、n+m個の量子ビットはn個のタスクビット及びm個の補助ビットを含み、n及びmは正の整数である。

【0044】

本出願の実施例において、パラメータ化量子回路にはパラメータ付きの量子ゲートが含まれ、かつ該パラメータ付きの量子ゲートのパラメータは目標量子計算タスクの実行プロセスで調節（調整）できる。

【0045】

上述のパラメータ化量子回路はn+m個の量子ビットを含み、パラメータ化量子回路における量子ゲートはn+m個の量子ビットに作用する。

【0046】

そのうち、上述のn個のタスクビットは目標量子計算タスクを実行するための量子ビットであり、n個の量子ビットからなる量子系をシミュレーションするために用いられ、また、上述のm個の補助ビットはパラメータ化量子回路PQCの量子系シミュレーション時の表現能力を拡張するために用いられる。

【0047】

そのうち、上述の、目標量子計算タスクに対応するパラメータ化量子回路によりn+m個の量子ビットの入力量子状態に対して変換処理を行うこととは、量子計算デバイスにおいて物理量子ビットからなる量子系に上述の入力量子状態を入力し、その後、測定・制御システムにより該量子系で上述のパラメータ化量子回路における量子ゲートに対応する量子操作を実行することで、対応する物理量子ビット上での量子状態を変換することを指しても良い。

【0048】

ステップ22：n+m個の量子ビットの出力量子状態を測定し、n+m個の量子ビットのビットストリングを取得する。

【0049】

そのうち、上述のパラメータ化量子回路に対して１ラウンドの実行を完了した後に、コンピュータ装置は測定・制御システムにより上述の量子系における各物理量子ビットの量子状態を測定することで、n+m個の量子ビットに対応するビットストリングを得ることができる。

【0050】

ステップ23：ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつパラメータ化量子回路が収束していない場合、n個のタスクビットの出力量子状態に基づいてパラメータ化量子回路のパラメータを更新し、そのうち、該補助サブストリングはビットストリングにおいてm個の補助ビットに対応するサブストリングである。

【0051】

ステップ24：ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつパラメータ化量子回路が収束している場合、n個のタスクビットの出力量子状態に基づいて目標量子計算タスクの計算結果を取得する。

【0052】

本出願の実施例において、上述のn+m個の量子ビットに対応するビットストリングにはn個のタスクビットに対応するサブビットストリング、及びm個の補助ビットに対応するサブビットストリングが含まれ、そのうち、m個の補助ビットに対応するサブビットストリングは後選択操作を行うために用いられる。

【0053】

つまり、上述のビットストリングにおいてm個の補助ビットに対応するストリングが後選択の条件を満足した場合、コンピュータ装置は今回の測定においてn個のタスクビットに対応する量子状態がタスク実行条件を満足しており、後続の目標量子計算タスクの実行のために用いられ得ると見なす。オプションとして、上述のビットストリングにおいてm個の補助ビットに対応するストリングが後選択の条件を満足しない場合、コンピュータ装置は今回の測定においてn個のタスクビットに対応する量子状態がタスク実行条件を満足しないと見なし、今回の測定結果を除去できる。

【0054】

図3を参照し、それは本出願の実施例に係る量子計算タスク処理を示す図である。図3に示すように、コンピュータ装置は量子コンピュータデバイスでパラメータ化量子回路31を実行した後に、パラメータ化量子回路31を測定し、ビットストリング32を取得し、そのうち、ビットストリング32にはm個の補助ビットに対応するサブストリング32aが含まれ、そのうち、該サブストリング32aは上述の補助サブストリングである。該サブストリング32aが後選択の条件を満足しない場合、コンピュータ装置は今回の測定結果を除去し、該サブストリング32aが後選択の条件を満足した場合、コンピュータ装置は今回の測定結果に対応する、n個のタスクビットの量子状態33を取得し、このときは、パラメータ化量子回路31が収束していない場合、コンピュータ装置は該n個のタスクビットの量子状態33に基づいてパラメータ化量子回路31に対してパラメータ更新を行い、パラメータ化量子回路31が収束している場合、コンピュータ装置は該n個のタスクビットの量子状態33に基づいて目標量子計算タスクの計算結果を得る。

【0055】

要するに、本出願の実施例に示す技術案により、変分タスクに対応するPQCについて、n個のタスクビットをもとにm個の補助ビットを増やし、変分タスク処理プロセスでは、該m個の補助ビットの出力量子状態の測定結果に対して後選択を行い、n個のタスクビット上の、条件を満足した出力量子状態を選択することでPQCの更新又はタスク結果の取得を行う。言い換えれば、このような技術案は、m+n個の量子ビットによって物理量子ビット数がnである量子系をシミュレーションし、量子系に対するPQCのシミュレーション効果を高めることができるため、変分タスクに対するPQCの表現能力を高め、変分タスクの実行効果を向上させることができる。

【0056】

NISQの時代では、量子ハードウェアの典型的な欠点はコヒーレンス時間が短く、かつ量子ノイズが大きいことにある。対して、本出願の各実施例により提供される、変分後選択による強化スキームは、NISQ時代の量子ハードウェアの特徴を十分に考慮しており、本出願の各実施例により提供される技術案は、他の変分後処理スキーム、例えば、変分量子ニューラルネットワークハイブリッド固有値ソルバー（Variational Quantum Neural network Hybrid Eigensolver、VQNHE）などのスキームと完全に交換性があり、それらとジョイントして使用することでVQEの効果をさらに向上させることができる。本出願の各実施例に示す技術案はNISQハードウェア上で効果的な量子計算の利点を示すための基礎を築き、量子コンピュータの商業化の可能性を加速できる。

【0057】

本出願の各実施例に示す技術案は量子ハードウェアの評価とテストの科学的研究及び実際の生産に容易に適用できる。その応用は凝縮物質物理学及び量子化学問題における系（システム）からのハミルトニアンの基底状態に対してのシミュレーション、解決（解と求める）などを含む。量子コンピュータの規模がさらに拡大されると、より効率的なVQEなどの変分タスクも創薬、高分子シミュレーション、新材料の発見などの分野で実用的な役割を果たすことが期待され、例えば、化学高分子の基底状態を近似したり、複雑な系の物理化学的性質を推定したりすることができる。

【0058】

図4を参照し、それは本出願の一実施例により提供される量子計算タスク処理方法のフローチャートである。該方法の各ステップの実行主体はコンピュータ装置であっても良い。図4に示すように、該方法は以下のような幾つかのステップを含み得る。

【0059】

ステップ401：目標量子計算タスクに対応するパラメータ化量子回路によりn+m個の量子ビットの入力量子状態に対して変換処理を行い、n+m個の量子ビットはn個のタスクビット及びm個の補助ビットを含む。

【0060】

本出願の実施例において、上述のn及びmは正の整数である。

【0061】

1つの可能な実現方式において、パラメータ化量子回路のパラメータはn+m個の量子ビットの量子状態に対して変分変換を行うパラメータを含む。

【0062】

本出願の実施例において、パラメータ化量子回路にはn個のタスクビットに対して変分変換を行うパラメータ化ビットゲートだけでなく、m個の補助ビットに対して変分変換を行うパラメータ化ビットゲートも含まれる。これにより、変分タスクでは、測定により得られたビットストリングにおいてm個の補助ビットに対応するサブストリングに対しての後選択操作によって、適切な測定結果を選択できる。

【0063】

1つの可能な実現方式において、パラメータ化量子回路には、n個のタスクビットのそれぞれと、m個の補助ビットとの間のパラメータ化エンタングルメントゲートが含まれる。

【0064】

図5を参照し、それは本出願の実施例に係るパラメータ化量子回路の回路構造を示す図である。図5に示すように、そのうち、U（θ）部分の回路は、タスクビットに作用する従来の量子ゲートに加えて、タスクビットと補助ビットをリンクするエンタングルメントゲートも追加されている。また、上述の図5におけるパラメータ化量子回路は後選択の前に補助ビットに対して変換V（

【数8】

）を行い、これは最適な補助ビットの後選択測定基底を見つけることに相当する。上述のθ及び

【数9】

はパラメータ化量子回路のパラメータであり、目標量子計算タスク処理プロセスではθ及び

【数10】

を、パラメータ化量子回路が収束するまで更新できる。上述の変分変換Vにより、フレームワークの柔軟性を大幅に向上させることができ、これは最適な測定基底及び後選択結果を自動的に試行することと同じである。

【0065】

ステップ402：n+m個の量子ビットの出力量子状態を測定し、n+m個の量子ビットのビットストリングを取得する。

【0066】

ステップ403：ビットストリングにおける補助サブストリングが目標ストリングである場合、ビットストリングにおける補助サブストリングが後選択の条件を満足したかを決定する。

【0067】

本出願の実施例において、図5に示すように、変分変換Vの存在が原因で、目標量子計算タスク実行プロセスで最適な補助ビットの後選択測定基底を自動的に見つけることに相当する。よって、本出願の実施例では、後選択のbitstringを特別に選択する必要がなく、初期に1つの目標ストリングを設定すれば良く、一般性を失うことなく、すべてが0のストリングを上述の目標ストリングとして使用しても良い（あるいは、すべてが1のストリングを使用しても良く、又は、0と1の他の組み合わせを使用しても良い）。後続の目標量子計算タスクでは、目標ストリングを後選択の条件として使用し続け、測定結果の後選択を行い、この場合、パラメータ化量子回路が収束したときに、該目標ストリングにより後選択された測定結果は正確な測定結果となる。

【0068】

ステップ404：ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつパラメータ化量子回路が収束していない場合、n個のタスクビットの出力量子状態に基づいてパラメータ化量子回路のパラメータを更新する。

【0069】

ステップ405：ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつパラメータ化量子回路が収束している場合、n個のタスクビットの出力量子状態に基づいて目標量子計算タスクの計算結果を取得する。

【0070】

1つの可能な実現方式において、目標量子計算タスクが基底状態エネルギー解決タスク（即ち、基底状態エネルギーを解くタスク）を含むことを例にとると、ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつパラメータ化量子回路が収束していない場合、n個のタスクビットの出力量子状態に基づいてパラメータ化量子回路のパラメータを更新することは、
ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつパラメータ化量子回路が収束していない場合、目標量子システムの、n個のタスクビットの出力量子状態の下でのハミルトニアンのエネルギー期待値に基づいて、パラメータ化量子回路のパラメータに対して更新を行うことを含み；
対応して、ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつパラメータ化量子回路が収束している場合、n個のタスクビットの出力量子状態に基づいて目標量子計算タスクの計算結果を取得することは、
ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつパラメータ化量子回路が収束している場合、ハミルトニアンのエネルギー期待値を目標量子システムの基底状態エネルギーとして得ることを含む。

【0071】

本出願の実施例において、VQEタスクでは、図5と類似したパラメータ化量子回路を構築することで、出力結果に対して複数回の測定（例えば、81921回又は81920回の測定）を行い、かつ後選択の方式で、測定結果において補助ビットがすべて0の結果を残し、そして、これらの測定により得られたbitstringのタスクビット上での結果によってハミルトニアンに含まれるパウリストリングのエネルギー期待値を推定することで、ハミルトニアンのエネルギー期待値を取得し、その後、ハミルトニアンのエネルギー期待値によってパラメータ化量子回路におけるパラメータθ及び

【数11】

を更新して上述のプロセスを反復し、パラメータ化量子回路が収束したときに、得られたハミルトニアンのエネルギー期待値を、タスクビットに対応する量子系の基底状態エネルギーとして取得する。

【0072】

本出願の実施例に示す技術案では、補助ビットを導入し、かつ変分後選択の方式を採用することで変分タスクにおけるPQCの表現能力を高めることができる。VQEタスクを例にとり、そのPQCの表現能力向上の原理については後述の説明を参照できる。

【0073】

まず、補助ビット無し（補助ビットを含まない）のVQEと補助ビット有り（補助ビットを含む）のVQEの対比を考え、その後、補助ビットを含むVQEの補助ビットの出力処理方式、主に、処理を行わない（補助ビットのヒルベルト空間についてトレース（trace）をとることに相当する）、及び、補助ビットの測定結果に対して後選択を行うという2種類の方式を分析する。

【0074】

補助ビット有りのVQEシステムについて、PQCの基本構造が一致した場合、その変分回路の表現能力は、厳密に補助ビット無しのVQEシステムのPQCよりも小さくない。即ち、補助ビット上での回路部分について恒等変換をとり、補助ビット及びタスクビット上での関連付けられた量子ゲートをすべてオフにすることで、補助ビット無しのVQEシステムに削減して戻すことができる。これにより、処理が行われない補助ビット有りのVQEは通常の物理システムのサイズのVQEアルゴリズムよりも強力であることが厳密に証明され得る。

【0075】

後処理が行われない（「処理無し」又は「後処理無し」とも言う）補助ビット有りのVQEについて、その対応する波動関数は、

【0076】

【数12】

である。

【0077】

そのうち、cは波動関数の複素確率振幅であり、i及びjは測定基底に対応するbitstringを表し、s及びaはそれぞれ物理システムビット及び補助ビットを表す。補助ビットを後選択して或るbitstring kに対応させる場合、物理システムに対応する波動関数は、

【0078】

【数13】

になる。

【0079】

処理が行われない、及び補助ビットが後選択されるという2種類の方式に対応するシステムエネルギー推定値は、それぞれ、

【0080】

【数14】

【0081】

【数15】

である。

【0082】

そのうち、

【0083】

【数16】

は、ハミルトニアン行列Hに対応する行列要素である。これにより次のようなことが分かり、即ち、後処理無しの場合のエネルギー推定値は異なるbitstringに対して後選択を行う場合のエネルギー推定値の平均値と表すことができ、即ち、

【0084】

【数17】

である。

【0085】

そのうち、

【0086】

【数18】

であり、確率重みと見なされても良く、何故ならば、波動関数の正規化が

【0087】

【数19】

を要するからである。

【0088】

後選択の場合の異なるエネルギーの平均値と、処理無しの場合のエネルギー推定値とが同じであるなら、後選択の場合のbitstring kに対応するタスクビットのシステムエネルギー推定値のうち、後処理無しの場合のエネルギー推定値よりも小さいものが必ず存在する。これも、本出願で補助ビットの後選択を導入することによりエネルギーに対するVQEの推定精度を高める理論的根拠である。

【0089】

1つの可能な実現方式において、パラメータ化量子回路の入力量子状態、及びパラメータ化量子回路における量子ゲートは対称性を有する。

【0090】

1つの可能な実現方式において、目標量子計算タスクが対称性の要求を有するタスクである場合、m個の補助ビットは少なくとも2つのペア（2対）の補助ビットを含み、mは偶数であり、少なくとも2対の補助ビットのうちの各対の補助ビットの出力量子状態の総スピンは0である。

【0091】

VQEタスクを例にとると、具体的なシステムエネルギー推定問題について、システムのハミルトニアン自体が具備する対称性を追加で考慮する場合があり、回路仮定で維持すると、近似の効果を大幅に向上させることができる。これは、VQEの入力状態及びVQE回路自体の量子ゲートが何れも対応する対称性を有することを要する。補助ビット及び変分後選択が導入されたシステムについて、以下、SU（2）対称性を有する等方性ハイゼンベルグモデルを例にすることで、本出願に示す技術案は依然として後選択スキームにおいて対応する対称性を維持できること、即ち、総スピン量子数S² _tot=0の保存(conservation)を維持できることについて説明する。

【0092】

通常のVQEがハイゼンベルグモデルの問題を解決するときに、それは総スピンが0の入力初期状態を以下のように一連のBellペア（対）として維持する。

【0093】

【数20】

それ相応に、SU（2）対称性を有する変分回路構造を、一連のパラメータ化SWAP（交換）層として維持し、即ち、

【0094】

【数21】

である。

【0095】

そのうち、Uは変分回路であり、PはSWAP層の数を表し、nは物理システムの格子点数であり、θは一連の回路パラメータであり、SWAP双ビットゲート（2ビットゲート）の定義は、

【0096】

【数22】

である。

【0097】

補助ビットの後選択が導入された場合、偶数の格子点のシステムに追加の偶数の補助ビットを導入する必要があり、その理由は、総数が奇数であるスピン1/2の自由度は総スピンが0である表示サブ空間を含まないことにある。回路部分はパラメータ化SWAP層を使用して対称性を維持できる。後選択のときに、補助ビット上で総スピンが0であるBell対を後選択する必要があり、このようにして残りの物理システムは依然として総スピンが0である。図6を参照し、それは本出願の実施例に係る、対称性が維持される変分回路の構造図である。図6に示すように、XはパウリXゲートであり、HはHadamardゲートであり、2種類の双ビットゲートはそれぞれ、CNOTゲート及びパラメータ化SWAPゲートである。

【0098】

なお、本出願の実施例の上述の図6に示す変分回路構造は、目標量子計算タスクが対称性の要求を有する条件の下で提供された例示的な回路構造である。オプションとして、目標量子計算タスクが対称性の要求を有する条件の下で対称性を満足した他の回路構造も採用できる。

【0099】

また、本出願の実施例により提供されるPQCの変分回路構造では、補助ビットの数は偶数に限られず、例えば、対称性が要求されない目標量子計算タスクでは補助ビットの数は偶数であっても良く、奇数であって良く、それ相応に、変分回路構造は対称性を有する回路構造に限定されない。

【0100】

1つの可能な実現方式において、m個の補助ビットには少なくとも1つの第一補助ビットが含まれ、第一補助ビット及びn個のタスクビットにそれぞれに対応する物理量子ビットは1次元環状トポロジー構造を構成し；第一補助ビットとn個のタスクビットとの間は第一双ビットゲート層により接続され；第一双ビットゲート層は第一補助ビット及びn個のタスクビットのうちの各隣接する2つの量子ビットの間のパラメータ化SWAPゲートを含み；第一補助ビット及びn個のタスクビットのうちの各隣接する2つの量子ビットの間のパラメータ化SWAPゲートは階段状に配列される。

【0101】

1つの可能な実現方式において、m個の補助ビットにはさらに少なくとも1つの第二補助ビットが含まれ；第二補助ビットと第一補助ビットとの間は2つのSWAPゲートにより接続され、かつ2つのSWAPゲートの間には第二双ビットゲート層が含まれ；第二双ビットゲート層は第一補助ビット及びn個のタスクビットのうちの各隣接する2つの量子ビットの間のパラメータ化SWAPゲートを含む。

【0102】

本出願の実施例では、1次元の環状トポロジーの量子ハードウェアビットの接続の場合を考慮して、後選択スキームの真のハードウェアトポロジー接続上でのリソースを説明する。このような場合は、2次元超伝導量子ビットアレイからパフォーマンス（表現）が比較的良い1次元サブシステムを選んで実験を行うときに容易に出現する。

【0103】

従来のVQEスキームでは、階段状の双ビットゲートの配列、即ち、双ビットゲートのピンが順次(1、2)、(2、3)、(3、4)、…であることを考慮すると、各双ビットゲート層が消費する双ビット量子ゲートのリソースは量子系のサイズnと一致している。1つの補助ビットが導入された後選択強化型VQEについて、対応する双ビットゲートの接続は、すべてのタスクビットがそれぞれ該補助ビットに接続されることである。量子ハードウェアのビットトポロジーを考慮すると、このような接続には追加で多くの量子ゲートが消費されるように見えるが、実際には、1次元環状トポロジーの接続の場合、後選択スキームに必要な双ビット量子ゲート数は従来のVQEと同じである。その基本的なやり方は次のとおりであり、即ち、補助ビット及び1番目のタスクビットがパラメータ化双ビットゲートエンタングルメントを経た後に、補助ビット及び1番目のタスクビット上で1つの交換ゲートSWAPに同時に作用し、このように、補助ビットは同等に1桁だけ後方にシフトする。このときに、補助ビットは自然に2番目のタスクビットと隣接するようになり、それ相応に、このときに、補助ビットと2番目のタスクビットとの間にパラメータ化双ビットゲート及び交換ゲートが作用でき、これに基づいて類推して、1層全体のVQE回路の実行が完了すると、補助ビットは元の位置に戻る。

【0104】

図7を参照し、それは本出願の実施例に係るVQE回路を示す図である。図7に示すように、太線の回路は補助ビットの位置を表す。上述の1層全体のVQE回路の実行過程では、パラメータ化双ビットゲート及び対応する交換ゲートが作用するビットピンが一致しているので、それらは合併され、1つの汎用双ビットゲートにコンパイルされることで作用できる。これにより、各層のVQE回路が消費する双ビット量子ゲート数は依然としてN個であり、必要な量子リソースは通常のVQEと同じである。また、偶数の補助ビットによる対称性の保護（維持）を必要とするVQEの場合、図6におけるN対1の接続方式によれば、1番目の補助ビットを一回り交換するだけで良く、2番目の補助ビットは元の位置に維持されても良い。

【0105】

なお、本出願の実施例における上述の技術案では、第一補助ビット及びn個のタスクビットにそれぞれに対応する物理量子ビットからなる1次元環状トポロジー構造のみを例にして量子ビットの実行を説明した。オプションとして、本出願の実施例に係る量子回路は、他のトポロジー構造（例えば、網状トポロジーなど）の量子計算デバイス上で実行できる。

【0106】

本出願の実施例のキーポイントは、補助ビット及び変分後選択モジュールを導入することで、空間（ビット数）を時間（回路深さ）と交換し、PQC仮定の表現能力を増加させ、変分タスクにおいてより良い表現能力及び近似効果を持たせる。VQEタスクを例にとり、従来のVQEスキームの場合、利用する量子ビット数はシミュレーションして近似しようとする量子系の規模と同じである。対して、本出願の実施例により構築される、変分後選択で強化されたVQEの場合、タスクビットに対応する量子システムよりも多くの量子ビットを用いてPQCを構築し、かつ出力時に余った補助ビットに対して後選択を行い、後選択の前に補助ビット上に変分回路モジュールが存在するので、一般性を失うことなく、後選択されるbitstringは補助ビットがすべて0になるように選択でき、後選択（の条件）が満足された測定結果のタスクビット上の対応する結果はシステムエネルギーに対する推定とされる。このような方式で最適化されたエネルギー結果は通常、従来のVQEの結果よりも低い（優れている）。

【0107】

本出願の実施例に示す技術案が後選択強化型VQEスキームに適用されることを例にとり、本出願の実施例では、上述の技術案を、2次元横電界イジングモデル及び2次元ハイゼンベルグモデルの基底状態エネルギーを解くことに適用した場合、すべては、ほぼ同じ数のゲートを使用する通常のVQEよりも優れたエネルギー推定値を得ており、それらの値は次のとおりである。

【0108】

例１：2次元正方格子横電界イジングモデルの場合の効果
サイズが4*3の2次元正方格子上の周期的境界条件の横電界イジングモデルを考慮すると、そのハミルトニアンは、

【0109】

【数23】

である。

【0110】

そのうち、<ij>は正方格子上の最も隣接する格子点対ijを表す。Z_iは格子点i上のパウリZ行列を表し、X_iは格子点i上のパウリX行列を表し、上述のモデルの厳密な基底状態エネルギーは-18.914である。

【0111】

1次元環状量子ハードウェアトポロジーを利用し、対応する回路仮定はHadamardゲート層プラス計P層のZZ層及びRX層であり、そのうち、ZZ層に含まれる双ビットゲートは最近隣の方式、即ち、階段状（1、2）、（2、3）、…の方式に従って配列される。それ相応の変分回路Uの数学的表現式は、

【0112】

【数24】

である。

【0113】

そのうち、H_iはi番目の量子ビットに作用するHadamardゲートであり、行列は、

【0114】

【数25】

と表される。

【0115】

P=2、3、4層の通常のVQEの場合、与えられたエネルギー推定値はそれぞれ、-14.81、-15.41、-15.62である。

【0116】

対して、1つの補助ビットが対応して導入されており、対応する双ビットZZ層の配列がすべてのタスクビットから補助ビットまでの接続である場合、P=2、3、4層の結果はそれぞれ、-18.59、-18.67、-18.80である。このときに、回路仮定の変分後処理の部分Vはパラメータ化単一ビット回転である。結果は以下の表1にまとめられている。表1は横電界イジングモデル効果の対比を示している。

【0117】

【表1】

例2：2次元正方格子ハイゼンベルグモデルの場合の効果
サイズが4*3の2次元正方格子上の周期的境界条件のハイゼンベルグモデルを考慮すると、対応するシステム（系）のハミルトニアンは、

【0118】

【数26】

である。

【0119】

そのうち、<ij>は正方格子上の隣接する格子点を示し、Y_iは格子点i上のパウリY行列を示す。このモデルはSU（2）対称性を有する。よって、利用される変分回路仮定は、Bell対の初期状態を入力し、かつP層パラメータ化SWAP層を有する形式である。即ち、本技術案における対称性維持の後選択スキーム及び回路仮定を採用してハイゼンベルグモデルに適用するのである。該モデルの厳密な基底状態エネルギーは-29.473である。

【0120】

双ビットゲートのSWAP層が1次元周期的階段状配列を採用するときに、P=2、3、4層に対応して対称性維持の通常のVQEにより与えられたエネルギーは-25.57、-28.29、-28.85である。

【0121】

同様の対称性維持可能な2つの補助ビット有りの後選択スキームを採用した場合、対応する回路深さP=2、3、4のエネルギー推定値はそれぞれ、-25.80、-28.36、-29.05である。ハイゼンベルグモデル最適化問題に対応するエネルギー曲面が比較的不規則であるため、通常のVQEであれ、後選択強化型VQEであれ、一般的に数十、さらには数百回の異なる初期化パラメータベースの独立した最適化を行うことで1組の比較的理想的な解を見つけることができる。本出願ではさらに、後選択を行わない（後選択無し）場合、及び対称性を破壊する後選択（対称性破壊の後選択）を行った場合のVQE結果との比較をも行っており、表2にまとまれている。表2の結果により、対称性維持の後選択スキームの重要性が十分に証明されている。表2はハイゼンベルグモデルの異なるVQEスキームによるエネルギー推定値を示している。

【0122】

【表2】

要約すると、本出願の実施例に示す技術案は、豊富な例に基づいて、理論及び実際的な問題から、後選択強化型VQEが通常のVQEよりも優れたエネルギー推定値を与えることができること、かつ消費された量子ハードウェアのリソースがほぼ同じであることを示し得る。

【0123】

そのうち、本出願の実施例における上述の例はVQEタスクのみを例にして説明を行ったが、オプションとして、本出願の実施例に示す技術案は他の変分タスクにも適用できる。

【0124】

以上のことから、本出願の実施例に示す技術案により、変分タスクに対応するPQCについて、n個のタスクビットをもとにm個の補助ビットを増やし、変分タスク処理プロセスでは、該m個の補助ビットの出力量子状態の測定結果に対して後選択を行い、n個のタスクビット上の、条件を満足した出力量子状態を選択することでPQCの更新又はタスク結果の取得を行う。言い換えれば、このような技術案は、m+n個の量子ビットによって物理量子ビット数がnである量子系をシミュレーションし、量子系に対するPQCのシミュレーション効果を高めることができるため、変分タスクに対するPQCの表現能力を高め、変分タスクの実行効果を向上させることができる。

【0125】

図8を参照し、それは本出願の一実施例により提供される量子計算タスク処理システムのブロック図である。該システムは上述の量子計算タスク処理方法を実現し得る機能を有する。図8に示すように、該システムは変換処理モジュール801、測定モジュール802、最適化器803及びタスク処理モジュール804を含み得る。

【0126】

前記変換処理モジュール801は、目標量子計算タスクに対応するパラメータ化量子回路によりn+m個の量子ビットの入力量子状態に対して変換処理を行うために用いられ、前記n+m個の量子ビットはn個のタスクビット及びm個の補助ビットを含み、n及びmは正の整数である。

【0127】

前記測定モジュール802は、前記n+m個の量子ビットの出力量子状態を測定し、前記n+m個の量子ビットのビットストリングを得るために用いられる。

【0128】

前記最適化器803は、前記ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつ前記パラメータ化量子回路が収束していない場合、前記n個のタスクビットの出力量子状態に基づいて、前記パラメータ化量子回路のパラメータを更新するために用いられ、前記補助サブストリングは前記ビットストリングにおいて前記m個の補助ビットに対応するサブストリングである。

【0129】

前記タスク処理モジュール804は、前記ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつ前記パラメータ化量子回路が収束している場合、前記n個のタスクビットの出力量子状態に基づいて、前記目標量子計算タスクの計算結果を取得するために用いられる。

【0130】

1つの可能な実現方式において、前記システムはさらに後選択モジュールを含み、それは、前記ビットストリングにおける補助サブストリングが目標ストリングである場合、前記ビットストリングにおける補助サブストリングが前記後選択の条件を満足したと決定するために用いられる。

【0131】

1つの可能な実現方式において、前記パラメータ化量子回路のパラメータは、前記n+m個の量子ビットの量子状態に対して変分変換を行うパラメータを含む。

【0132】

1つの可能な実現方式において、前記目標量子計算タスクは、基底状態エネルギー解決タスク（即ち、基底状態エネルギーを解くタスク）を含む。

【0133】

前記最適化器は、前記ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつ前記パラメータ化量子回路が収束していない場合、目標量子システムの前記n個のタスクビットの出力量子状態の下でのハミルトニアンのエネルギー期待値に基づいて、前記パラメータ化量子回路のパラメータを更新するために用いられる。

【0134】

前記タスク処理モジュールは、前記ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつ前記パラメータ化量子回路が収束している場合、前記ハミルトニアンのエネルギー期待値を前記目標量子システムの基底状態エネルギーとして取得するために用いられる。

【0135】

1つの可能な実現方式において、前記パラメータ化量子回路には、前記n個のタスクビットのそれぞれと、前記m個の補助ビットとの間のパラメータ化エンタングルメントゲートが含まれる。

【0136】

1つの可能な実現方式において、前記m個の補助ビットには少なくとも1つの第一補助ビットが含まれ、前記第一補助ビット及び前記n個のタスクビットにそれぞれ対応する物理量子ビットは1次元環状トポロジー構造を構成し、前記第一補助ビットと前記n個のタスクビットとの間は第一双ビットゲート層によって接続され、前記第一双ビットゲート層は前記第一補助ビット及び前記n個のタスクビットのうち、各隣接する2つの量子ビットの間のパラメータ化SWAPゲートを含み、前記第一補助ビット及び前記n個のタスクビットのうち、各隣接する2つの量子ビットの間のパラメータ化SWAPゲートは階段状に配列される。

【0137】

1つの可能な実現方式において、前記m個の補助ビットにはさらに少なくとも1つの第二補助ビットが含まれ、前記第二補助ビットと前記第一補助ビットとの間は2つのSWAPゲートによって接続され、かつ前記2つのSWAPゲートの間は第二双ビットゲート層を含む。前記第二双ビットゲート層は前記第一補助ビット及び前記n個のタスクビットのうち、各隣接する2つの量子ビットの間のパラメータ化SWAPゲートを含む。

【0138】

1つの可能な実現方式において、前記パラメータ化量子回路の入力量子状態、及び前記パラメータ化量子回路における量子ゲートは対称性を持つ。

【0139】

1つの可能な実現方式において、目標量子計算タスクが対称性の要求を有するタスクである場合、前記m個の補助ビットは少なくとも2つのペアの補助ビットを含み、mは偶数である。

【0140】

前記少なくとも2つのペアの補助ビットのうちの各ペアの補助ビットの出力量子状態の総スピンは0である。

【0141】

本出願の実施例の一側面によれば、コンピュータ装置が提供され、前記コンピュータ装置は上述のような量子計算タスク処理方法を実行するために用いられる。

【0142】

要するに、本出願の実施例に示す技術案により、変分タスクに対応するPQCについて、n個のタスクビットをもとにm個の補助ビットを増やし、変分タスク処理プロセスでは、該m個の補助ビットの出力量子状態の測定結果に対して後選択を行い、n個のタスクビット上の、条件を満足した出力量子状態を選択することでPQCの更新又はタスク結果の取得を行う。言い換えれば、このような技術案は、m+n個の量子ビットによって物理量子ビット規模がnである量子系をシミュレーションし、量子系に対するPQCのシミュレーション効果を高めることができるため、変分タスクに対するPQCの表現能力を高め、変分タスクの実行効果を向上させることができる。

【0143】

なお、上述の実施例により提供されるシステムはその機能を実現するときに、上述の各機能モジュールの分割を例にして説明されたが、実際の応用では、ニーズに応じて上述の機能を異なる機能モジュールに割り当てて完了してもらっても良く、即ち、装置の内部構造を異なる機能モジュールに分割して上述の全部又は一部の機能を実行してもらっても良い。また、上述の実施例により提供されるシステムは方法の実施例と同一の構想に属し、その具体的な実現プロセスについては方法の実施例を参照でき、ここではその詳しい説明を省略する。

【0144】

本出願の1つの例示的な実施例においてコンピュータ装置がさらに提供され、該コンピュータ装置は古典コンピュータ及び量子コンピュータを含むハイブリッドコンピュータ装置であっても良く、該コンピュータ装置は上述の図2又は図4に示す実施例により提供される量子計算タスク処理方法の実行に用いることができる。

【0145】

本出願の1つの例示的な実施例においてハイブリッドコンピュータシステムがさらに提供される。図9を参照し、それは本出願の一実施例により提供される量子計算タスク処理システムのブロック図である。該システムは量子計算デバイス91、制御デバイス92及び古典コンピュータ93を含む。

【0146】

制御デバイス92は、量子計算デバイス91が目標量子計算タスクに対応するパラメータ化量子回路を実行することで、n+m個の量子ビットの入力量子状態に対して変換処理を行うように制御するために用いられ、該n+m個の量子ビットはn個のタスクビット及びm個の補助ビットを含み、n及びmは正の整数である。

【0147】

制御デバイス92は、該n+m個の量子ビットの出力量子状態を測定し、該n+m個の量子ビットのビットストリングを得るために用いられる。

【0148】

古典コンピュータ93は、該ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつ該パラメータ化量子回路が収束していない場合、該n個のタスクビットの出力量子状態に基づいて該パラメータ化量子回路のパラメータを更新するために用いられ、該補助サブストリングは該ビットストリングの中で該m個の補助ビットに対応するサブストリングである。

【0149】

古典コンピュータ93はさらに、該ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつ該パラメータ化量子回路が収束している場合、該n個のタスクビットの出力量子状態に基づいて該目標量子計算タスクの計算結果を得るために用いられる。

【0150】

1つの可能な実現方式において、該古典コンピュータ93はさらに、該ビットストリングにおける補助サブストリングが目標ストリングである場合、該ビットストリングにおける補助サブストリングが該後選択の条件を満足したと決定するために用いられる。

【0151】

1つの可能な実現方式において、該パラメータ化量子回路のパラメータは該n+m個の量子ビットの量子状態に対して変分変換を行うためのパラメータを含む。

【0152】

1つの可能な実現方式において、該目標量子計算タスクは基底状態エネルギー解決タスクを含む。

【0153】

古典コンピュータ93は、該ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつ該パラメータ化量子回路が収束していない場合、目標量子システムの該n個のタスクビットの出力量子状態の下でのハミルトニアンのエネルギー期待値に基づいて、該パラメータ化量子回路のパラメータを更新するために用いられる。

【0154】

古典コンピュータ93はさらに、該ビットストリングにおける補助サブストリングが後選択の条件を満足しており、かつ該パラメータ化量子回路が収束している場合、該ハミルトニアンのエネルギー期待値を該目標量子システムの基底状態エネルギーとして取得するために用いられる。

【0155】

1つの可能な実現方式において、該パラメータ化量子回路には、該n個のタスクビットのそれぞれと該m個の補助ビットとの間のパラメータ化エンタングルメントゲートが含まれる。

【0156】

1つの可能な実現方式において、該m個の補助ビットには少なくとも1つの第一補助ビットが含まれ、該第一補助ビット及び該n個のタスクビットにそれぞれ対応する物理量子ビットは1次元環状トポロジー構造を構成し、第一補助ビットと該n個のタスクビットとの間は第一双ビットゲート層によって接続され、第一双ビットゲート層は該第一補助ビット及び該n個のタスクビットのうち、各隣接する2つの量子ビットの間のパラメータ化SWAPゲートを含み、該第一補助ビット及び該n個のタスクビットのうち、各隣接する2つの量子ビットの間のパラメータ化SWAPゲートは階段状に配列される。

【0157】

1つの可能な実現方式において、該m個の補助ビットにはさらに少なくとも1つの第二補助ビットが含まれ、該第二補助ビットと該第一補助ビットとの間は2つのSWAPゲートによって接続され、かつ該2つのSWAPゲートの間は第二双ビットゲート層を含む。

【0158】

第二双ビットゲート層は該第一補助ビット及び該n個のタスクビットのうち、各隣接する2つの量子ビットの間のパラメータ化SWAPゲートを含む。

【0159】

1つの可能な実現方式において、該目標量子計算タスクが対称性の要求を有するタスクである場合、該パラメータ化量子回路の入力量子状態、及び該パラメータ化量子回路における量子ゲートは対称性を有する。

【0160】

1つの可能な実現方式において、該m個の補助ビットは少なくとも2つのペアの補助ビットを含み、mは偶数であり、該少なくとも2つのペアの補助ビットのうちの各ペアの補助ビットの出力量子状態の総スピンは0である。

【0161】

要約すると、本出願の実施例に示す技術案により、変分タスクに対応するPQCについて、n個のタスクビットをもとにm個の補助ビットを増やし、変分タスク処理プロセスでは、該m個の補助ビットの出力量子状態の測定結果に対して後選択を行い、n個のタスクビット上の、条件を満足した出力量子状態を選択することでPQCの更新又はタスク結果の取得を行う。言い換えれば、このような技術案は、m+n個の量子ビットによって物理量子ビット規模がnである量子系をシミュレーションし、量子系に対するPQCのシミュレーション効果を高めることができるため、変分タスクに対するPQCの表現能力を高め、変分タスクの実行効果を向上させることができる。

【0162】

理解すべきは、本明細書に言及されている“複数の”とは、2つ又は2つ以上を指す。“及び/又は”は関連対象の関連関係を記述するために用いられ、3種類の関係が存在することを表し、例えば、A及び/又はBは、Aのみが存在し、A及びBが同時に存在し、Bのみが存在するという3種類の場合を表す。文字“/”は一般的に、前後の関連対象が“又は”の関係を有することを意味する。また、本明細書で記載されているステップの番号は、ステップ間の1つの可能な実行順序のみを示し、幾つかの他の実施例において上述のステップはその番号の順序とは異なる順序に従って実行されても良く、例えば、2つの異なる番号のステップは同時に実行されても良く、又は、2つの異なる番号のステップは図示とは逆の順序に従って実行されても良いが、本出願の実施例はこれについて限定しない。

【0163】

以上、本出願の好ましい実施例を説明したが、本出願はこの実施例に限定されず、本出願の趣旨を離脱しない限り、本出願に対するあらゆる変更は本出願の技術的範囲に属する。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】