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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-03-11
(45)【発行日】2024-03-19
(54)【発明の名称】撮像装置
(51)【国際特許分類】
H01L 27/146 20060101AFI20240312BHJP
H04N 25/70 20230101ALI20240312BHJP
H04N 25/76 20230101ALI20240312BHJP
H01L 21/3205 20060101ALI20240312BHJP
H01L 21/768 20060101ALI20240312BHJP
H01L 23/522 20060101ALI20240312BHJP
【ＦＩ】
H01L27/146 F
H04N25/70
H04N25/76
H01L21/88 J
【請求項の数】
15
(21)【出願番号】P 2019170593
(22)【出願日】2019-09-19
(65)【公開番号】P2020088380
(43)【公開日】2020-06-04
【審査請求日】2022-08-18
(31)【優先権主張番号】P 2018215381
(32)【優先日】2018-11-16
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】110001357
【氏名又は名称】弁理士法人つばさ国際特許事務所
(72)【発明者】
【氏名】山下 浩史
【審査官】柴山 将隆
(56)【参考文献】
【文献】特開２０１３－２３２６４７（ＪＰ，Ａ）
【文献】国際公開第２０１８／１８６１９７（ＷＯ，Ａ１）
【文献】特開２０１２－２１６５８５（ＪＰ，Ａ）
【文献】特開２０１２－０１５４００（ＪＰ，Ａ）
【文献】特開２０１４－０２２５６１（ＪＰ，Ａ）
【文献】特開２０１６－１７１４５５（ＪＰ，Ａ）
【文献】特開２０１１－０７１９５８（ＪＰ，Ａ）
【文献】特開２００４－１７２２２８（ＪＰ，Ａ）
【文献】特開２０１５－１３５９３８（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２７／１４６
Ｈ０４Ｎ ２５／７０
Ｈ０４Ｎ ２５／７６
Ｈ０１Ｌ ２１／３２０５
(57)【特許請求の範囲】
【請求項1】
光電変換を行う複数のセンサ画素を含む画素領域を有する第１基板と、１または複数の前記センサ画素ごとに１つずつ設けられ、前記センサ画素から出力された電荷に基づく画素信号を出力する複数の読み出し回路を有する第２基板と、
前記センサ画素および前記読み出し回路を制御する制御回路を有する第３基板と
を備え、
前記第１基板、前記第２基板および前記第３基板は、この順に積層され、
前記第１基板および前記第２基板からなる積層体は、層間絶縁膜と、前記層間絶縁膜内であって、かつ前記画素領域と対向する領域に設けられた複数の第１接合電極とを有し、
前記センサ画素および前記読み出し回路は、前記第１接合電極同士の接合によって互いに電気的に接続され、
前記積層体は、前記層間絶縁膜内であって、かつ前記画素領域と対向する領域に、前記読み出し回路ごとに１つずつ設けられた複数の第２貫通配線を有し、
各前記第２貫通配線は、前記第１基板および前記第２基板の少なくとも一方において基準電位となる領域に電気的に接続されている
撮像装置。
【請求項2】
前記積層体は、前記画素領域の周辺の領域に、複数の第１貫通配線を有し、前記制御回路は、複数の前記第１貫通配線を介して前記センサ画素および前記読み出し回路を制御する
請求項１に記載の撮像装置。
【請求項3】
前記積層体は、前記層間絶縁膜内であって、かつ前記画素領域と対向する領域に、複数の前記第１接合電極の各々に電気的に接続された複数の第３貫通配線を有し、各前記第２貫通配線は、複数の前記第３貫通配線において互いに隣接する２つの前記第３貫通配線の間隙に配置されている
請求項１に記載の撮像装置。
【請求項4】
前記積層体は、前記層間絶縁膜内に、各前記第２貫通配線に電気的に接続された配線電極を有し、前記配線電極は、各前記第１接合電極を囲むように格子状に形成されている
請求項３に記載の撮像装置。
【請求項5】
前記配線電極は、複数の前記センサ画素の第１配列方向に延在する複数の第１接合配線と、複数の前記センサ画素の第２配列方向に延在する複数の第２接合配線とが互いに交差するように同一面内に形成された格子形状となっている請求項４に記載の撮像装置。
【請求項6】
前記配線電極は、複数の前記センサ画素の配列方向と交差する第１方向に延在する複数の第１接合配線と、複数の前記センサ画素の配列方向に交差するとともに前記第１方向とも交差する第２方向に延在する複数の第２接合配線とが互いに交差するように同一面内に形成された格子形状となっている請求項４に記載の撮像装置。
【請求項7】
前記積層体は、前記層間絶縁膜内に、複数の前記第２貫通配線の各々に電気的に接続された複数の第２接合電極を有し、複数の前記第２接合電極は、複数の前記第１接合電極において互いに隣接する２つの前記第１接合電極の間隙に配置されている
請求項３に記載の撮像装置。
【請求項8】
各前記読み出し回路は、オペアンプを含む負帰還回路を有する請求項１に記載の撮像装置。
【請求項9】
前記第１基板の基準電位が前記第２基板の基準電位よりも低くなっている請求項８に記載の撮像装置。
【請求項10】
前記積層体は、前記画素領域の周辺の領域に、複数の第４貫通配線を有し、前記第３基板は、負昇圧回路を有し、
前記負昇圧回路は、複数の前記第４貫通配線を介して前記第１基板の基準電位を制御することにより、前記第１基板の基準電位を、前記第２基板の基準電位よりも低くする
請求項９に記載の撮像装置。
【請求項11】
前記積層体は、前記層間絶縁膜内に、複数の前記第２貫通配線の各々に電気的に接続されると共に、複数の前記第１接合電極において、互いに隣接する２つの前記第１接合電極の間隙に配置される複数の配線電極を有し、複数の前記第１接合電極および複数の前記配線電極は、２種以上の形状を有する
請求項１に記載の撮像装置。
【請求項12】
複数の前記第１接合電極および複数の前記配線電極の少なくとも一部は、互いに異なる２種類の形状を有する請求項１１に記載の撮像装置。
【請求項13】
複数の前記配線電極は、少なくとも一部が複数の前記第１接合電極よりも短く、前記第１基板側および前記第２基板側の対向する各前記配線電極は、間に前記層間絶縁膜を有する
請求項１１に記載の撮像装置。
【請求項14】
複数の前記配線電極は、前記第１基板側と前記第２基板側とで、長さおよび幅の少なくとも一方が互いに異なっており、前記第１基板側および前記第２基板側の対向する各前記配線電極は、間に前記層間絶縁膜を有する
請求項１１に記載の撮像装置。
【請求項15】
前記第１基板側の複数の前記配線電極および前記第２基板側の複数の前記配線電極は、一方が前記第１基板と前記第２基板との接合面に露出し、他方が該層間絶縁膜内に形成されている請求項１４に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、撮像装置に関する。
【背景技術】
【0002】
従来、２次元構造の撮像装置の１画素あたりの面積の微細化は、微細プロセスの導入と実装密度の向上によって実現されてきた。近年、撮像装置の更なる小型化を実現するため、３次元構造の撮像装置が開発されている。３次元構造の撮像装置では、例えば、特許文献１～３に記載されているように、積層した２つの半導体基板に対して、フォトダイオードや、フォトダイオードで得られた電荷を読み出す回路（読み出し回路）、フォトダイオードからの電荷の読み出しを制御する回路（制御回路）などが形成される。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１４－２２５６１号公報
【文献】特開２０１０－２１９３３９号公報
【文献】特開２０１７－１１７８２８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、３次元構造の撮像装置では、ダイナミックレンジの更なる向上や、ノイズの更なる低減が望まれている。従って、ダイナミックレンジの更なる向上や、ノイズの更なる低減を可能とする撮像装置を提供することが望ましい。
【課題を解決するための手段】
【0005】
本開示の第１の側面に係る撮像装置は、第１基板、第２基板および第３基板をこの順に積層して構成されている。第１基板は、光電変換を行う複数のセンサ画素を含む画素領域を有している。第２基板は、１または複数のセンサ画素ごとに１つずつ設けられ、センサ画素から出力された電荷に基づく画素信号を出力する複数の読み出し回路を有している。第３基板は、センサ画素および読み出し回路を制御する制御回路を有している。第１基板および第２基板からなる積層体は、層間絶縁膜と、層間絶縁膜内であって、かつ画素領域と対向する領域に設けられた複数の第１接合電極とを有し、センサ画素および読み出し回路は、第１接合電極同士の接合によって互いに電気的に接続され、積層体は、層間絶縁膜内であって、かつ画素領域と対向する領域に、読み出し回路ごとに１つずつ設けられた複数の第２貫通配線を有し、各第２貫通配線は、第１基板および第２基板の少なくとも一方において基準電位となる領域に電気的に接続されている。
【0006】
本開示の第１の側面に係る撮像装置では、複数のセンサ画素が第１基板に形成され、複数の読み出し回路が第２基板に形成され、制御回路が第３基板に形成される。これにより、各センサ画素を十分な大きさとすることができるので、ダイナミックレンジの広い再生画像が得られる。また、読み出し回路のサイズを十分に広く取ることができるので、例えばＲＴＳ（Random Telegraph Signal）ノイズなどの暗時ノイズを増加させることがない
。また、本開示の一実施の形態に係る撮像装置では、センサ画素および読み出し回路が画素領域と対向する領域に設けられた接合電極同士の接合によって互いに電気的に接続される。これにより、センサ画素および読み出し回路の電気的な接続を共通の基板の１つの画素内で行う場合と比べて、単位画素サイズを縮小することができる。
。また、本開示の一実施の形態に係る撮像装置では、センサ画素および読み出し回路が画素領域と対向する領域に設けられた接合電極同士の接合によって互いに電気的に接続される。これにより、センサ画素および読み出し回路の電気的な接続を共通の基板の１つの画素内で行う場合と比べて、単位画素サイズを縮小することができる。
【図面の簡単な説明】
【0009】
【図1】本開示の一実施の形態に係る撮像装置の展開斜視構成例を表す図である。
【図32】比較例１としての撮像装置の接合面およびその近傍の配線構造の垂直方向の断面構成を表す図である。
【図33】比較例２としての撮像装置の接合面およびその近傍の配線構造の垂直方向の断面構成を表す図である。
【図51】上記実施の形態およびその変形例に係る撮像装置を備えた撮像システムの概略構成の一例を表す図である。
【図53】車両制御システムの概略的な構成の一例を示すブロック図である。
【図54】車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
【図55】内視鏡手術システムの概略的な構成の一例を示す図である。
【図56】カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
【発明を実施するための形態】
【0010】
以下、本開示を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（撮像装置）…図１～図７
２．変形例（撮像装置）…図８～図５０
３．適用例
上記実施の形態およびその変形例に係る撮像装置を
撮像システムに適用した例…図５１、図５２
４．応用例
応用例１…上記実施の形態およびその変形例に係る撮像装置を
移動体に応用した例…図５３、図５４
応用例２…上記実施の形態およびその変形例に係る撮像装置を
手術システムに応用した例…図５５、図５６
１．実施の形態（撮像装置）…図１～図７
２．変形例（撮像装置）…図８～図５０
３．適用例
上記実施の形態およびその変形例に係る撮像装置を
撮像システムに適用した例…図５１、図５２
４．応用例
応用例１…上記実施の形態およびその変形例に係る撮像装置を
移動体に応用した例…図５３、図５４
応用例２…上記実施の形態およびその変形例に係る撮像装置を
手術システムに応用した例…図５５、図５６
【0011】
＜１．実施の形態＞
[構成]
図１は、本開示の一実施の形態に係る撮像装置１の概略構成の一例を表したものである。撮像装置１は、３つの基板（第１基板１０、第２基板２０、第３基板３０）を備えている。撮像装置１は、３つの基板（第１基板１０、第２基板２０、第３基板３０）を貼り合わせて構成された３次元構造の撮像装置である。第１基板１０、第２基板２０および第３基板３０は、この順に積層されている。
[構成]
図１は、本開示の一実施の形態に係る撮像装置１の概略構成の一例を表したものである。撮像装置１は、３つの基板（第１基板１０、第２基板２０、第３基板３０）を備えている。撮像装置１は、３つの基板（第１基板１０、第２基板２０、第３基板３０）を貼り合わせて構成された３次元構造の撮像装置である。第１基板１０、第２基板２０および第３基板３０は、この順に積層されている。
【0012】
第１基板１０は、半導体基板１１に、光電変換を行う複数のセンサ画素１２を有している。複数のセンサ画素１２は、第１基板１０における画素領域１３内に行列状に設けられている。第１基板１０は、例えば、行方向に延在する複数の駆動配線１４を有している。複数の駆動配線１４は、垂直駆動回路３２ａ（後述）に電気的に接続されている。
【0013】
第２基板２０は、半導体基板２１に、センサ画素１２から出力された電荷に基づく画素信号を出力する読み出し回路２２を１または複数のセンサ画素１２ごとに１つずつ有している。複数の読み出し回路２２は、第２基板２０における読み出し回路領域２３内に行列状に設けられている。第２基板２０は、例えば、行方向に延在する複数の駆動配線と、列方向に延在する複数の垂直信号線ＶＳＬ（後述）とを有している。第２基板２０に設けられた複数の駆動配線は、後述の垂直駆動回路３２ａに電気的に接続されている。複数の垂直信号線ＶＳＬは、後述のカラム信号処理回路３２ｂに電気的に接続されている。
【0014】
第３基板３０は、半導体基板３１に、ロジック回路３２と、昇圧回路３３とを有している。ロジック回路３２は、各センサ画素１２および各読み出し回路２２を制御するとともに、各読み出し回路２２から得られた画素信号を処理する。ロジック回路３２は、例えば、図２に示したように、垂直駆動回路３２ａ、カラム信号処理回路３２ｂ、水平駆動回路３２ｃおよびシステム制御回路３２ｄを有している。ロジック回路３２は、センサ画素１２ごとに得られた出力電圧Ｖｏｕｔを外部に出力する。
【0015】
垂直駆動回路３２ａは、例えば、複数のセンサ画素１２を行単位で順に選択する。垂直駆動回路３２ａは、例えば、複数の駆動配線１４に電気的に接続されており、複数の駆動配線１４に対して順次、選択信号を出力することにより、複数のセンサ画素１２を行単位で順に選択する。
【0016】
カラム信号処理回路３２ｂは、例えば、垂直駆動回路３２ａによって選択された行の各センサ画素１２から出力される画素信号に対して、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）処理を施す。カラム信号処理回路３２ｂは、例えば、ＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各センサ画素１２の受光量に応じた画素データを保持する。カラム信号処理回路３２ｂは、例えば、後述の複数の垂直信号線ＶＳＬに電気的に接続されており、複数の垂直信号線ＶＳＬを介して、垂直駆動回路３２ａによって選択された行の各センサ画素１２から画素信号を取得する。カラム信号処理回路３２ｂは、例えば、垂直信号線ＶＳＬごとにＡＤＣ（analog-to-digital）を有し、
複数の垂直信号線ＶＳＬを介して取得したアナログの画素信号をデジタルの画素信号に変換する。
複数の垂直信号線ＶＳＬを介して取得したアナログの画素信号をデジタルの画素信号に変換する。
【0017】
水平駆動回路３２ｃは、例えば、カラム信号処理回路３２ｂに保持されている画素データを順次、出力電圧Ｖｏｕｔとして外部に出力する。システム制御回路３２ｄは、例えば、ロジック回路３２内の各ブロック（垂直駆動回路３２ａ、カラム信号処理回路３２ｂおよび水平駆動回路３２ｃ）の駆動を制御する。昇圧回路３３は、例えば、所定の大きさの電源電位ＶＤＤを生成する。
【0018】
図３は、センサ画素１２および読み出し回路２２の一例を表したものである。以下では、図３に示したように、４つのセンサ画素１２が１つの読み出し回路２２を共有している場合について説明する。ここで、「共有」とは、複数のセンサ画素１２の出力が共通の読み出し回路２２に入力されることを指している。
【0019】
各センサ画素１２は、互いに共通の構成要素を有している。図３には、各センサ画素１２の構成要素を互いに区別するために、各センサ画素１２の構成要素の符号の末尾に識別番号（１，２，３，４）が付与されている。以下では、各センサ画素１２の構成要素を互いに区別する必要のある場合には、各センサ画素１２の構成要素の符号の末尾に識別番号を付与するが、各センサ画素１２の構成要素を互いに区別する必要のない場合には、各センサ画素１２の構成要素の符号の末尾の識別番号を省略するものとする。
【0020】
各センサ画素１２は、例えば、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲを介してフォトダイオードＰＤから出力された電荷を一時的に保持するフローティングディフュージョンＦＤとを有している。例えば、読み出し回路２２を共有する複数のセンサ画素１２に対して、１つのフローティングディフュージョンＦＤが設けられている。なお、１つのセンサ画素１２に対して、１つのフローティングディフュージョンＦＤが設けられていてもよい。この場合、読み出し回路２２を共有する複数のセンサ画素１２において、各フローティングディフュージョンＦＤを互いに電気的に接続する配線が設けられている。
【0021】
フォトダイオードＰＤは、光電変換を行って受光量に応じた電荷を発生する。フォトダイオードＰＤのカソードが転送トランジスタＴＲのソースに電気的に接続されており、フォトダイオードＰＤのアノードが、半導体基板１１において基準電位ＶＳＳとなる領域（後述のｐウェル領域４１）に電気的に接続されている。転送トランジスタＴＲのドレインがフローティングディフュージョンＦＤに電気的に接続され、転送トランジスタＴＲのゲートは駆動配線１４および後述の貫通配線４２を介してロジック回路３２に電気的に接続されている。転送トランジスタＴＲは、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタである。
【0022】
フローティングディフュージョンＦＤは、転送トランジスタＴＲを介してフォトダイオードＰＤから出力された電荷を一時的に保持する浮遊拡散領域である。フローティングディフュージョンＦＤには、読み出し回路２２の入力端が接続されている。具体的には、フローティングディフュージョンＦＤには、後述のリセットトランジスタＲＳＴが接続されるとともに、後述の増幅トランジスタＡＭＰおよび後述の選択トランジスタＳＥＬを介して垂直信号線ＶＳＬが接続されている。フローティングディフュージョンＦＤには、容量Ｃｆｄが発生する。容量Ｃｆｄは、例えば、図３に示したように、各センサ画素１２とＦＤ接合電極１７とを接続する配線と、第１基板１０において基準電位ＶＳＳとなる領域（例えばｐウェル領域４１）との間に発生する。
【0023】
読み出し回路２２は、例えば、リセットトランジスタＲＳＴと、選択トランジスタＳＥＬと、増幅トランジスタＡＭＰとを有している。なお、選択トランジスタＳＥＬは、必要に応じて省略してもよい。リセットトランジスタＲＳＴのソース（読み出し回路２２の入力端）がフローティングディフュージョンＦＤに電気的に接続されており、リセットトランジスタＲＳＴのドレインが、後述の貫通配線４３を介して電源電位ＶＤＤが印加される配線と、増幅トランジスタＡＭＰのドレインとに電気的に接続されている。リセットトランジスタＲＳＴのゲートは貫通配線４２を介してロジック回路３２に電気的に接続されている。増幅トランジスタＡＭＰのソースが選択トランジスタＳＥＬのドレインに電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。選択トランジスタＳＥＬのソース（読み出し回路２２の出力端）が垂直信号線ＶＳＬおよび貫通配線４２を介してロジック回路３２に電気的に接続されており、選択トランジスタＳＥＬのゲートが貫通配線４２を介してロジック回路３２に電気的に接続されている。
【0024】
転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源電位ＶＤＤにリセットする。選択トランジスタＳＥＬは、読み出し回路２２からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、フォトダイオードＰＤで発生した電荷のレベルに応じた電圧の画素信号を出力する。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線ＶＳＬを介してロジック回路３２に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬは、例えば、ＣＭＯＳトランジスタである。
【0025】
なお、選択トランジスタＳＥＬが、電源線ＶＤＤと増幅トランジスタＡＭＰとの間に設けられていてもよい。この場合、リセットトランジスタＲＳＴのドレインが、電源電位ＶＤＤが印加される配線と、選択トランジスタＳＥＬのドレインとに電気的に接続されている。選択トランジスタＳＥＬのソースが増幅トランジスタＡＭＰのドレインに電気的に接続されており、選択トランジスタＳＥＬのゲートが貫通配線４２を介してロジック回路３２に電気的に接続されている。増幅トランジスタＡＭＰのソース（読み出し回路２２の出力端）が垂直信号線ＶＳＬおよび貫通配線４２を介してロジック回路３２に電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。
【0026】
図４は、撮像装置１の垂直方向の断面構成の一例を表したものである。図４には、撮像装置１において、画素領域１３（センサ画素１２）と対向する箇所の断面構成と、画素領域１３の周辺の領域の断面構成とが例示されている。撮像装置１は、第１基板１０、第２基板２０および第３基板３０をこの順に積層して構成されており、さらに、第１基板１０の裏面側（光入射面側）に、カラーフィルタ層４０および受光レンズ５０を備えている。カラーフィルタ層４０および受光レンズ５０は、それぞれ、例えば、センサ画素１２ごとに１つずつ設けられている。つまり、撮像装置１は、裏面照射型の撮像装置である。
【0027】
第１基板１０は、半導体基板１１上に絶縁膜１９を積層して構成されている。第１基板１０は、層間絶縁膜として絶縁膜１９を有している。絶縁膜１９は、半導体基板１１と、第２基板２０との間に設けられている。第１基板１０は、絶縁膜１９内に、複数の駆動配線１４を有している。複数の駆動配線１４は、行列状に配置された複数のセンサ画素１２において行ごとに１つずつ設けられている。半導体基板１１は、シリコン基板で構成されている。半導体基板１１は、例えば、表面の一部およびその近傍に、ｐウェル領域４１を有しており、それ以外の領域（ｐウェル領域４１よりも深い領域）に、ｐウェル領域４１とは異なる導電型のフォトダイオードＰＤを有している。ｐウェル領域４１は、ｐ型の半導体領域で構成されている。フォトダイオードＰＤは、ｐウェル領域４１とは異なる導電型（具体的にはｎ型）の半導体領域で構成されている。半導体基板１１は、ｐウェル領域４１内に、ｐウェル領域４１とは異なる導電型（具体的にはｎ型）の半導体領域として、フローティングディフュージョンＦＤを有している。
【0028】
第１基板１０は、フォトダイオードＰＤ、転送トランジスタＴＲおよびフローティングディフュージョンＦＤをセンサ画素１２ごとに有している。第１基板１０は、半導体基板１１の表面側（光入射面側とは反対側、第２基板２０側）の部分に、転送トランジスタＴＲおよびフローティングディフュージョンＦＤが設けられた構成となっている。第１基板１０は、各センサ画素１２を分離する素子分離部を有している。素子分離部は、半導体基板１１の法線方向（半導体基板１１の表面に対して垂直な方向）に延在して形成されている。素子分離部は、互いに隣接する２つのセンサ画素１２の間に設けられている。素子分離部は、互いに隣接するセンサ画素１２同士を電気的に分離する。素子分離部は、例えば、酸化シリコンによって構成されている。第１基板１０は、例えば、さらに、半導体基板１１の裏面に接する固定電荷膜を有している。固定電荷膜は、半導体基板１１の受光面側の界面準位に起因する暗電流の発生を抑制するため、負に帯電している。固定電荷膜は、例えば、負の固定電荷を有する絶縁膜によって形成されている。そのような絶縁膜の材料としては、例えば、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタンまたは酸化タンタルが挙げられる。固定電荷膜が誘起する電界により、半導体基板１１の受光面側の界面にホール蓄積層が形成される。このホール蓄積層によって、界面からの電子の発生が抑制される。カラーフィルタ層４０は、半導体基板１１の裏面側に設けられている。カラーフィルタ層４０は、例えば、固定電荷膜に接して設けられており、固定電荷膜を介してセンサ画素１２と対向する位置に設けられている。受光レンズ５０は、例えば、カラーフィルタ層４０に接して設けられており、カラーフィルタ層４０および固定電荷膜を介してセンサ画素１２と対向する位置に設けられている。
【0029】
第１基板１０は、絶縁膜１９内に、複数のＦＤ貫通配線１５および複数のＶＳＳ貫通配線１６を有している。複数のＦＤ貫通配線１５および複数のＶＳＳ貫通配線は、絶縁膜１９を貫通している。ＦＤ貫通配線１５は、本開示の「第３貫通配線」の一具体例に相当する。ＶＳＳ貫通配線１６は、本開示の「第２貫通配線」の一具体例に相当する。各ＶＳＳ貫通配線１６は、複数のＦＤ貫通配線１５において互いに隣接する２つのＦＤ貫通配線１５の間隙に配置されている。第１基板１０は、さらに、絶縁膜１９内に、複数のＦＤ接合電極１７および１つのＶＳＳ接合電極１８を有している。複数のＦＤ接合電極１７および１つのＶＳＳ接合電極１８は、ともに、絶縁膜１９の表面に露出している。ＦＤ接合電極１７は、本開示の「第１接合電極」の一具体例に相当する。ＶＳＳ接合電極１８は、本開示の「配線電極」の一具体例に相当する。複数のＦＤ貫通配線１５および複数のＶＳＳ貫通配線１６は、画素領域１３と対向する領域に設けられている。各ＶＳＳ接合電極１８は、各ＦＤ接合電極１７と同一面内に形成されている。ＶＳＳ接合電極１８は、複数のＦＤ接合電極１７において互いに隣接する２つのＦＤ接合電極１７の間隙に配置されている。
【0030】
読み出し回路２２を共有する複数のセンサ画素１２に対して、１つのフローティングディフュージョンＦＤが設けられている場合には、複数のＦＤ貫通配線１５は、読み出し回路２２を共有する複数のセンサ画素１２ごとに１つずつ設けられている。１つのセンサ画素１２に対して、１つのフローティングディフュージョンＦＤが設けられている場合には、複数のＦＤ貫通配線１５は、センサ画素１２ごとに１つずつ設けられている。
【0031】
各ＦＤ貫通配線１５は、フローティングディフュージョンＦＤと、ＦＤ接合電極１７とに接続されている。読み出し回路２２を共有する複数のセンサ画素１２に対して、１つのフローティングディフュージョンＦＤが設けられている場合には、複数のＶＳＳ貫通配線１６は、読み出し回路２２を共有する複数のセンサ画素１２ごとに１つずつ設けられている。１つのセンサ画素１２に対して、１つのフローティングディフュージョンＦＤが設けられている場合には、複数のＶＳＳ貫通配線１６は、センサ画素１２ごとに１つずつ設けられている。各ＶＳＳ貫通配線１６は、ｐウェル領域４１と、ＶＳＳ接合電極１８とに接続されている。いずれにおいても、複数のＶＳＳ貫通配線１６は、読み出し回路２２ごとに１つずつ設けられている。
【0032】
第２基板２０は、半導体基板２１上に絶縁層２８を積層して構成されている。第２基板２０は、層間絶縁膜として絶縁層２８を有している。絶縁層２８は、半導体基板２１と、第１基板１０との間に設けられている。半導体基板２１は、シリコン基板で構成されている。第２基板２０は、４つのセンサ画素１２ごとに、１つの読み出し回路２２を有している。第２基板２０は、半導体基板２１の表面側（第３基板３０側）の部分に読み出し回路２２が設けられた構成となっている。第２基板２０は、半導体基板１１の表面側に半導体基板２１の表面を向けて第１基板１０に貼り合わされている。
【0033】
第２基板２０は、絶縁層２８内に、複数のＦＤ貫通配線２６および複数のＶＳＳ貫通配線２７を有している。複数のＦＤ貫通配線２６および複数のＶＳＳ貫通配線２７は、絶縁層２８を貫通している。ＦＤ貫通配線２６は、本開示の「第３貫通配線」の一具体例に相当する。ＶＳＳ貫通配線２７は、本開示の「第２貫通配線」の一具体例に相当する。各ＶＳＳ貫通配線２７は、複数のＦＤ貫通配線２６において互いに隣接する２つのＦＤ貫通配線２６の間隙に配置されている。第２基板２０は、さらに、絶縁層２８内に、複数のＦＤ接合電極２４および１つのＶＳＳ接合電極２５を有している。複数のＦＤ接合電極２４および１つのＶＳＳ接合電極２５は、ともに、絶縁層２８の表面に露出している。ＦＤ接合電極２４は、本開示の「第１接合電極」の一具体例に相当する。ＶＳＳ接合電極２５は、本開示の「配線電極」の一具体例に相当する。複数のＦＤ接合電極２４は、第１基板１０のＦＤ接合電極１７ごとに１つずつ設けられている。ＦＤ接合電極２４は、ＦＤ接合電極１７と電気的に接続されている。ＦＤ接合電極２４およびＦＤ接合電極１７は、例えば、銅で形成されており、互いに接合されている。ＶＳＳ接合電極２５は、第１基板１０のＶＳＳ接合電極１８と電気的に接続されている。ＶＳＳ接合電極２５およびＶＳＳ接合電極１８は、例えば、銅で形成されており、互いに接合されている。各ＶＳＳ接合電極２５は、例えば、各ＦＤ接合電極２４と同一面内に形成されている。ＶＳＳ接合電極２５は、複数のＦＤ接合電極２４において互いに隣接する２つのＦＤ接合電極２４の間隙に配置されている。センサ画素１２および読み出し回路２２は、ＦＤ接合電極１７，２４同士の接合によって互いに電気的に接続されている。
【0034】
各ＦＤ接合電極１７，２４は、例えば、図５に示したように、フローティングディフュージョンＦＤと対向する位置に配置されている。図５には、ＦＤ接合電極１７およびＶＳＳ接合電極１８における断面構成例、または、ＦＤ接合電極２４およびＶＳＳ接合電極２５における断面構成例が示されている。フローティングディフュージョンＦＤが４つのセンサ画素１２によって共有されている場合、フローティングディフュージョンＦＤは、４つのセンサ画素１２からなる領域の中心部分に設けられている。従って、フローティングディフュージョンＦＤが４つのセンサ画素１２によって共有されている場合、各ＦＤ接合電極１７，２４は、４つのセンサ画素１２からなる領域の中心部分と対向する位置に配置されている。各ＦＤ接合電極１７，２４は、例えば、方形状となっている。
【0035】
ＶＳＳ接合電極１８，２５は、例えば、図５に示したように、各ＦＤ接合電極１７，２４を積層面内方向において囲むように格子状に形成されている。ＶＳＳ接合電極１８，２５は、撮像装置１の積層方向から見たときに４つのセンサ画素１２と対向する箇所ごとに開口を有している。ＶＳＳ接合電極１８は、例えば、第１配列方向（例えば行方向）に延在する複数の接合配線と、第２配列方向（例えば列方向）に延在する複数の接合配線とが互いに交差（直交）するように同一面内に形成された格子形状となっている。同様に、ＶＳＳ接合電極２５は、例えば、第１配列方向（例えば行方向）に延在する複数の接合配線と、第２配列方向（例えば列方向）に延在する複数の接合配線とが互いに交差（直交）するように同一面内に形成された格子形状となっている。ここで、第１配列方向は、複数のフローティングディフュージョンＦＤ（もしくは複数のセンサ画素１２）の一方の配列方向（例えば行方向）である。また、第２配列方向は、複数のフローティングディフュージョンＦＤ（もしくは複数のセンサ画素１２）の他方の配列方向（例えば列方向）である。
【0036】
複数のＦＤ接合電極２４および複数のＦＤ貫通配線２６は、画素領域１３と対向する領域に設けられている。複数のＦＤ貫通配線２６は、ＦＤ貫通配線１５ごとに１つずつ設けられている。各ＦＤ貫通配線２６は、ＦＤ接合電極２４と、読み出し回路２２（具体的には増幅トランジスタＡＭＰのゲート）とに接続されている。複数のＶＳＳ接合電極２５および複数のＶＳＳ貫通配線２７は、画素領域１３と対向する領域に設けられている。複数のＶＳＳ貫通配線２７は、ＶＳＳ貫通配線１６ごとに１つずつ設けられている。各ＶＳＳ貫通配線２７は、ＶＳＳ接合電極２５と、第２基板２０において基準電位ＶＳＳが印加される領域（読み出し回路２２の基準電位領域）とに接続されている。
【0037】
第１基板１０および第２基板２０からなる積層体は、画素領域１３の周辺の領域に、第１基板１０および第２基板２０を貫通する複数の貫通配線４２を有している。貫通配線４２は、本開示の「第１貫通配線」の一具体例に相当する。複数の貫通配線４２は、第１基板１０の駆動配線１４ごとに１つずつ設けられている。各貫通配線４２は、駆動配線１４と、ロジック回路３２の垂直駆動回路３２ａとに接続されている。従って、ロジック回路３２は、複数の貫通配線４２を介してセンサ画素１２および読み出し回路２２を制御する。各貫通配線４２は、例えば、ＴＳＶ（Through Silicon Via）で構成されている。なお、各貫通配線４２の代わりに、絶縁膜１９を貫通する貫通配線（以下、「貫通配線ａ」と称する。）と、絶縁層２８を貫通する貫通配線（以下、「貫通配線ｂ」と称する。）と、貫通配線ａに接続された接合電極（以下、「接合電極ｃ」と称する。）と、貫通配線ｂに接続された接合電極（以下、「接合電極ｄ」と称する。）とが設けられていてもよい。このとき、接合電極ｃ，ｄは、例えば、銅で形成されており、接合電極ｃおよび接合電極ｄが、互いに接合されている。
【0038】
第１基板１０および第２基板２０からなる積層体は、さらに、画素領域１３の周囲において、第１基板１０および第２基板２０を貫通する貫通配線４３および貫通配線４４を有している。貫通配線４３，４４は、例えば、ＴＳＶで構成されている。貫通配線４３は、第３基板３０の昇圧回路３３に接続されており、電源電位ＶＤＤとなっている。電源電位ＶＤＤは、例えば、２．５Ｖ～２．８Ｖの範囲内の値となっている。貫通配線４４は、第３基板３０において基準電位ＶＳＳが印加される領域（第３基板３０の基準電位領域）に電気的に接続されており、基準電位ＶＳＳとなっている。基準電位ＶＳＳは、例えば、ゼロボルトとなっている。
【0039】
第３基板３０は、例えば、半導体基板３１上に絶縁層３６を積層して構成されている。第３基板３０は、層間絶縁膜として絶縁層３６を有している。絶縁層３６は、半導体基板３１と、第２基板２０との間に設けられている。半導体基板３１は、シリコン基板で構成されている。第３基板３０は、半導体基板３１の表面側（第２基板２０側）の部分に、ロジック回路３２が設けられた構成となっている。第３基板３０は、半導体基板２１の裏面側に半導体基板３１の表面を向けて第２基板２０に貼り合わされている。
【0040】
図６Ａは、ロジック回路３２から出力される出力電圧Ｖｏｕｔを撮像装置１から取り出すための配線構造の一例を表したものである。図６Ｂは、昇圧回路３３に参照電位を供給するための配線構造の一例を表したものである。図６Ｃは、第３基板３０に基準電位ＶＳＳを供給するための配線構造の一例を表したものである。第１基板１０および第２基板２０からなる積層体は、画素領域１３の周囲において、第１基板１０および第２基板２０を貫通する開口部４５ａ，４６ａ，４７ａを有している。開口部４５ａの底面には、接続パッド４５ｂが設けられており、接続パッド４５ｂがロジック回路３２の出力端に接続されている。例えば、接続パッド４５ｂにボンディングワイヤが接続される。開口部４６ａの底面には、接続パッド４６ｂが設けられており、接続パッド４６ｂが昇圧回路３３に接続されている。例えば、接続パッド４６ｂにボンディングワイヤが接続される。開口部４７ａの底面には、接続パッド４７ｂが設けられており、接続パッド４７ｂが第３基板３０において基準電位ＶＳＳを印加するための領域に接続されている。例えば、接続パッド４７ｂにボンディングワイヤが接続される。
【0041】
なお、図７Ａに示したように、開口部４５ａ内に貫通配線４５ｃが設けられていてもよい。この場合、例えば、貫通配線４５ｃのうち第１基板１０の表面に接続パッド４５ｄが設けられ、接続パッド４５ｄにボンディングワイヤが接続されていてもよい。また、図７Ｂに示したように、開口部４６ａ内に貫通配線４６ｃが設けられていてもよい。この場合、例えば、貫通配線４６ｃのうち第１基板１０の表面に接続パッド４６ｄが設けられ、接続パッド４６ｄにボンディングワイヤが接続されていてもよい。また、図７Ｃに示したように、開口部４７ａ内に貫通配線４７ｃが設けられていてもよい。この場合、例えば、貫通配線４７ｃのうち第１基板１０の表面に接続パッド４７ｄが設けられ、接続パッド４７ｄにボンディングワイヤが接続されていてもよい。
【0042】
[効果]
次に、本実施の形態に係る撮像装置１の効果について説明する。
次に、本実施の形態に係る撮像装置１の効果について説明する。
【0043】
従来、２次元構造の撮像装置の１画素あたりの面積の微細化は、微細プロセスの導入と実装密度の向上によって実現されてきた。近年、撮像装置の更なる小型化および画素の高密度化を実現するため、３次元構造の撮像装置が開発されている。３次元構造の撮像装置では、例えば、積層した２つの半導体基板に対して、フォトダイオードや、フォトダイオードで得られた電荷を読み出す回路（読み出し回路）、フォトダイオードからの電荷の読み出しを制御する回路（制御回路）などが形成される。
【0044】
本実施の形態では、複数のセンサ画素１２が第１基板１０に形成され、複数の読み出し回路２２が第２基板２０に形成され、ロジック回路３２が第３基板３０に形成される。これにより、各センサ画素１２を十分な大きさとすることができるので、ダイナミックレンジの広い再生画像が得られる。また、読み出し回路２２のサイズを十分に広く取ることができるので、例えばＲＴＳノイズなどの暗時ノイズを増加させることがない。また、ロジック回路３２のサイズを十分に広く取ることができるので、例えば出力データレートを十分に早くすることができ、高いフレームレートの動画像を得ることができる。また、本実施の形態では、センサ画素１２および読み出し回路２２が画素領域１３と対向する領域に設けられたＦＤ接合電極１７，２４同士の接合によって互いに電気的に接続される。これにより、センサ画素１２および読み出し回路２２の電気的な接続を共通の基板の１つの画素内で行う場合と比べて、単位画素サイズを縮小することができる。
【0045】
また、本実施の形態では、第１基板１０および第２基板２０からなる積層体には、画素領域１３の周辺の領域に、複数の貫通配線４２が形成されている。そして、センサ画素１２および読み出し回路２２が、ロジック回路３２によって、複数の貫通配線４２を介して制御される。これにより、各貫通配線４２が画素領域１３と対向する領域内に配置された場合と比べて、各貫通配線４２が、フローティングディフュージョンＦＤと電気的に接続されたＦＤ貫通配線１５，２６から離れて配置される。その結果、各貫通配線４２と各ＦＤ貫通配線１５，２６との間での信号干渉を低減することができる。従って、ノイズの更なる低減を実現することができる。
【0046】
また、本実施の形態では、絶縁膜１９内であって、かつ画素領域１３と対向する領域に、複数のＶＳＳ貫通配線１６が読み出し回路２２ごとに１つずつ設けられており、絶縁層２８内であって、かつ画素領域１３と対向する領域に、複数のＶＳＳ貫通配線２７が読み出し回路２２ごとに１つずつ設けられている。さらに、本実施の形態では、各ＶＳＳ貫通配線１６は、第１基板１０において基準電位ＶＳＳとなる領域（ｐウェル領域４１）に電気的に接続されており、各ＶＳＳ貫通配線２７は、第２基板２０において基準電位ＶＳＳとなる領域に電気的に接続されている。これにより、各ＶＳＳ貫通配線１６を、互いに隣接するＦＤ貫通配線１５の間での信号干渉を低減するシールドとして機能させることができ、さらに、各ＶＳＳ貫通配線２７を、互いに隣接するＦＤ貫通配線２６の間での信号干渉を低減するシールドとして機能させることができる。従って、ノイズの更なる低減を実現することができる。
【0047】
また、本実施の形態では、絶縁膜１９内であって、かつ画素領域１３と対向する領域に、複数のＦＤ接合電極１７の各々に電気的に接続された複数のＦＤ貫通配線１５が設けられており、絶縁層２８内であって、かつ画素領域１３と対向する領域に、複数のＦＤ接合電極２４の各々に電気的に接続された複数のＦＤ貫通配線２６設けられている。さらに、本実施の形態では、各ＶＳＳ貫通配線１６は、複数のＦＤ貫通配線１５において互いに隣接する２つのＦＤ貫通配線１５の間隙に配置されており、各ＶＳＳ貫通配線２７は、複数のＦＤ貫通配線２６において互いに隣接する２つのＦＤ貫通配線２６の間隙に配置されている。これにより、各ＶＳＳ貫通配線１６を、互いに隣接するＦＤ貫通配線１５の間での信号干渉を低減するシールドとして機能させることができ、さらに、各ＶＳＳ貫通配線２７を、互いに隣接するＦＤ貫通配線２６の間での信号干渉を低減するシールドとして機能させることができる。従って、ノイズの更なる低減を実現することができる。
【0048】
また、本実施の形態では、絶縁膜１９内には、各ＶＳＳ貫通配線１６に電気的に接続されたＶＳＳ接合電極１８（配線電極）が設けられており、ＶＳＳ接合電極１８は、各ＦＤ接合電極１７を囲むように格子状に形成されている。さらに、本実施の形態では、絶縁層２８内には、各ＶＳＳ貫通配線２７に電気的に接続されたＶＳＳ接合電極２５（配線電極）が設けられており、ＶＳＳ接合電極２５は、各ＦＤ接合電極２４を囲むように格子状に形成されている。これにより、ＶＳＳ接合電極１８を、互いに隣接するＦＤ接合電極１７の間での信号干渉を低減するシールドとして機能させることができ、さらに、各ＶＳＳ接合電極２５を、互いに隣接するＦＤ接合電極２４の間での信号干渉を低減するシールドとして機能させることができる。従って、ノイズの更なる低減を実現することができる。
【0049】
＜２．変形例＞
以下に、上記実施の形態に係る撮像装置１の変形例について説明する。なお、以下の変形例において、上記実施の形態と共通の構成に対しては、同一の符号が付与されている。
以下に、上記実施の形態に係る撮像装置１の変形例について説明する。なお、以下の変形例において、上記実施の形態と共通の構成に対しては、同一の符号が付与されている。
【0050】
[変形例Ａ]
図８は、ＦＤ接合電極１７およびＶＳＳ接合電極１８における断面構成の一変形例、または、ＦＤ接合電極２４およびＶＳＳ接合電極２５における断面構成の一変形例を表したものである。上記実施の形態に係る撮像装置１において、例えば、図８に示したように、各ＶＳＳ接合電極１８が、複数の接合電極１８ａと、複数の接合電極１８ａを互いに電気的に接続する配線１８ｂとによって構成されていてもよい。さらに、上記実施の形態に係る撮像装置１において、例えば、図８に示したように、各ＶＳＳ接合電極２５が、複数の接合電極２５ａと、複数の接合電極２５ａを互いに電気的に接続する配線２５ｂとによって構成されていてもよい。
図８は、ＦＤ接合電極１７およびＶＳＳ接合電極１８における断面構成の一変形例、または、ＦＤ接合電極２４およびＶＳＳ接合電極２５における断面構成の一変形例を表したものである。上記実施の形態に係る撮像装置１において、例えば、図８に示したように、各ＶＳＳ接合電極１８が、複数の接合電極１８ａと、複数の接合電極１８ａを互いに電気的に接続する配線１８ｂとによって構成されていてもよい。さらに、上記実施の形態に係る撮像装置１において、例えば、図８に示したように、各ＶＳＳ接合電極２５が、複数の接合電極２５ａと、複数の接合電極２５ａを互いに電気的に接続する配線２５ｂとによって構成されていてもよい。
【0051】
このとき、複数の接合電極１８ａは、ＶＳＳ貫通配線１６ごとに１つずつ設けられており、複数の接合電極２５ａは、ＶＳＳ貫通配線２７ごとに１つずつ設けられている。つまり、第１基板１０は、絶縁膜１９内に、複数のＶＳＳ貫通配線１６の各々に電気的に接続された複数の接合電極１８ａを有しており、第２基板２０は、絶縁層２８内に、複数のＶＳＳ貫通配線２７の各々に電気的に接続された複数の接合電極２５ａを有している。接合電極１８ａおよび接合電極２５ａは、本開示の「第２接合電極」の一具体例に相当する。さらに、複数の接合電極１８ａは、複数のＦＤ接合電極１７において互いに隣接する２つのＦＤ接合電極１７の間隙に配置されており、複数の接合電極２５ａは、複数のＦＤ接合電極２４において互いに隣接する２つのＦＤ接合電極２４の間隙に配置されている。
【0052】
このようにした場合であっても、ＶＳＳ接合電極１８を、互いに隣接するＦＤ接合電極１７の間での信号干渉を低減するシールドとして機能させることができ、さらに、各ＶＳＳ接合電極２５を、互いに隣接するＦＤ接合電極２４の間での信号干渉を低減するシールドとして機能させることができる。従って、ノイズの更なる低減を実現することができる。
【0053】
[変形例Ｂ]
図９は、センサ画素１２および読み出し回路２２の一変形例を表したものである。図１０は、ＦＤ接合電極１７およびＶＳＳ接合電極１８における断面構成の一変形例、または、ＦＤ接合電極２４およびＶＳＳ接合電極２５における断面構成の一変形例を表したものである。
図９は、センサ画素１２および読み出し回路２２の一変形例を表したものである。図１０は、ＦＤ接合電極１７およびＶＳＳ接合電極１８における断面構成の一変形例、または、ＦＤ接合電極２４およびＶＳＳ接合電極２５における断面構成の一変形例を表したものである。
【0054】
上記実施の形態およびその変形例に係る撮像装置１において、１つの読み出し回路２２が、例えば、図９に示したように、８つのセンサ画素１２（２×４のセンサ画素１２）を共有していてもよい。このとき、ＶＳＳ接合電極１８，２５は、例えば、図１０に示したように、各ＦＤ接合電極１７，２４を積層面内方向において囲むように格子状に形成されている。ＶＳＳ接合電極１８は、例えば、第１方向に延在する複数の接合配線と、第２方向に延在する複数の接合配線とが互いに交差（直交）するように同一面内に形成された格子形状となっている。同様に、ＶＳＳ接合電極２５は、例えば、第１方向に延在する複数の接合配線と、第２方向に延在する複数の接合配線とが互いに交差（直交）するように同一面内に形成された格子形状となっている。ここで、第１方向は、複数のフローティングディフュージョンＦＤ（もしくは複数のセンサ画素１２）の配列方向（例えば行方向、列方向）と交差する方向である。また、第２方向は、複数のフローティングディフュージョンＦＤ（もしくは複数のセンサ画素１２）の配列方向（例えば行方向、列方向）と交差する方向であって、かつ第１方向とも交差（直交）する方向である。このようにすることで、図５に示したレイアウトと比べて、互いに隣接する２つのＦＤ接合電極１７の間隔や、互いに隣接する２つのＦＤ接合電極２４の間隔を広げることができるので、ＦＤ接合電極１７とＶＳＳ接合電極１８との距離や、ＦＤ接合電極２４とＶＳＳ接合電極２５との距離も広げることができる。その結果、より微細な単位画素サイズであっても、ＶＳＳ接合電極１８を、互いに隣接する２つのＦＤ接合電極１７の間に配置することができ、ＶＳＳ接合電極２５を、互いに隣接する２つのＦＤ接合電極２４の間に配置することができる。従って、より微細な単位画素サイズであっても、ＶＳＳ接合電極１８を、互いに隣接するＦＤ接合電極１７の間での信号干渉を低減するシールドとして機能させることができ、さらに、各ＶＳＳ接合電極２５を、互いに隣接するＦＤ接合電極２４の間での信号干渉を低減するシールドとして機能させることができる。従って、ノイズの更なる低減を実現することができる。
【0055】
[変形例Ｃ]
図１１は、撮像装置１の垂直方向の断面構成の一変形例を表すものである。上記実施およびその変形例に係る撮像装置１において、第１基板１０に設けられた絶縁膜１９のうち、ＦＤ接合電極１７およびＶＳＳ接合電極１８と同一の層に設けられた絶縁層７１が、第１基板１０に設けられた絶縁膜１９のうち、絶縁層７１以外の箇所の誘電率よりも低い誘電率の絶縁材料によって形成されていてもよい。また、上記実施およびその変形例に係る撮像装置１において、第２基板２０に設けられた絶縁層２８のうち、ＦＤ接合電極２４およびＶＳＳ接合電極２５と同一の層に設けられた絶縁層７２が、第２基板２０に設けられた絶縁層２８のうち、絶縁層７２以外の箇所の誘電率よりも低い誘電率の絶縁材料によって形成されていてもよい。このようにした場合には、容量Ｃｆｄを低減させることができるので、変換効率の低下を抑えることができる。
図１１は、撮像装置１の垂直方向の断面構成の一変形例を表すものである。上記実施およびその変形例に係る撮像装置１において、第１基板１０に設けられた絶縁膜１９のうち、ＦＤ接合電極１７およびＶＳＳ接合電極１８と同一の層に設けられた絶縁層７１が、第１基板１０に設けられた絶縁膜１９のうち、絶縁層７１以外の箇所の誘電率よりも低い誘電率の絶縁材料によって形成されていてもよい。また、上記実施およびその変形例に係る撮像装置１において、第２基板２０に設けられた絶縁層２８のうち、ＦＤ接合電極２４およびＶＳＳ接合電極２５と同一の層に設けられた絶縁層７２が、第２基板２０に設けられた絶縁層２８のうち、絶縁層７２以外の箇所の誘電率よりも低い誘電率の絶縁材料によって形成されていてもよい。このようにした場合には、容量Ｃｆｄを低減させることができるので、変換効率の低下を抑えることができる。
【0056】
さらに、上記実施およびその変形例に係る撮像装置１において、例えば、図１２に示したように、第１基板１０に設けられた絶縁膜１９のうち、ＦＤ接合電極１７およびＶＳＳ接合電極１８に連結された接続配線４７（例えばビア）と同一の層に設けられた絶縁層７３が、第１基板１０に設けられた絶縁膜１９のうち、絶縁層７１，７３以外の箇所の誘電率よりも低い誘電率の絶縁材料によって形成されていてもよい。また、上記実施およびその変形例に係る撮像装置１において、第２基板２０に設けられた絶縁層２８のうち、ＦＤ接合電極２４およびＶＳＳ接合電極２５に連結された接続配線４８（例えばビア）と同一の層に設けられた絶縁層７４が、第２基板２０に設けられた絶縁層２８のうち、絶縁層７２、７４以外の箇所の誘電率よりも低い誘電率の絶縁材料によって形成されていてもよい。このようにした場合には、容量Ｃｆｄをさらに低減させることができるので、変換効率の低下を抑えることができる。
【0057】
[変形例Ｄ]
図１３は、撮像装置１の垂直方向の断面構成の一変形例を表すものである。上記実施およびその変形例に係る撮像装置１において、例えば、図１３に示したように、ＶＳＳ接合電極２５に連結される接続配線４８が省略され、ＶＳＳ接合電極２５と、第２基板２０において基準電位ＶＳＳが印加される領域とを接続する配線が画素領域１３と対向する領域内に設けられていなくてもよい。このとき、各ＶＳＳ貫通配線１６は、ｐウェル領域４１に電気的に接続されており、各ＶＳＳ貫通配線２７は、第２基板２０において基準電位ＶＳＳが印加される領域に電気的に接続されている。このようにした場合であっても、各ＶＳＳ貫通配線１６を、互いに隣接するＦＤ貫通配線１５の間での信号干渉を低減するシールドとして機能させることができ、さらに、各ＶＳＳ貫通配線２７を、互いに隣接するＦＤ貫通配線２６の間での信号干渉を低減するシールドとして機能させることができる。従って、ノイズの低減を実現することができる。
図１３は、撮像装置１の垂直方向の断面構成の一変形例を表すものである。上記実施およびその変形例に係る撮像装置１において、例えば、図１３に示したように、ＶＳＳ接合電極２５に連結される接続配線４８が省略され、ＶＳＳ接合電極２５と、第２基板２０において基準電位ＶＳＳが印加される領域とを接続する配線が画素領域１３と対向する領域内に設けられていなくてもよい。このとき、各ＶＳＳ貫通配線１６は、ｐウェル領域４１に電気的に接続されており、各ＶＳＳ貫通配線２７は、第２基板２０において基準電位ＶＳＳが印加される領域に電気的に接続されている。このようにした場合であっても、各ＶＳＳ貫通配線１６を、互いに隣接するＦＤ貫通配線１５の間での信号干渉を低減するシールドとして機能させることができ、さらに、各ＶＳＳ貫通配線２７を、互いに隣接するＦＤ貫通配線２６の間での信号干渉を低減するシールドとして機能させることができる。従って、ノイズの低減を実現することができる。
【0058】
[変形例Ｅ]
図１４は、撮像装置１の垂直方向の断面構成の一変形例を表すものである。上記実施およびその変形例に係る撮像装置１において、例えば、図１４に示したように、ＶＳＳ接合電極１８，２５が省略され、第１基板１０のｐウェル領域４１と、第２基板２０において基準電位ＶＳＳが印加される領域とを接続する配線が画素領域１３と対向する領域内に設けられていなくてもよい。このとき、各ＶＳＳ貫通配線１６は、ｐウェル領域４１に電気的に接続されており、各ＶＳＳ貫通配線２７は、第２基板２０において基準電位ＶＳＳが印加される領域に電気的に接続されている。このようにした場合であっても、各ＶＳＳ貫通配線１６を、互いに隣接するＦＤ貫通配線１５の間での信号干渉を低減するシールドとして機能させることができ、さらに、各ＶＳＳ貫通配線２７を、互いに隣接するＦＤ貫通配線２６の間での信号干渉を低減するシールドとして機能させることができる。従って、ノイズの低減を実現することができる。
図１４は、撮像装置１の垂直方向の断面構成の一変形例を表すものである。上記実施およびその変形例に係る撮像装置１において、例えば、図１４に示したように、ＶＳＳ接合電極１８，２５が省略され、第１基板１０のｐウェル領域４１と、第２基板２０において基準電位ＶＳＳが印加される領域とを接続する配線が画素領域１３と対向する領域内に設けられていなくてもよい。このとき、各ＶＳＳ貫通配線１６は、ｐウェル領域４１に電気的に接続されており、各ＶＳＳ貫通配線２７は、第２基板２０において基準電位ＶＳＳが印加される領域に電気的に接続されている。このようにした場合であっても、各ＶＳＳ貫通配線１６を、互いに隣接するＦＤ貫通配線１５の間での信号干渉を低減するシールドとして機能させることができ、さらに、各ＶＳＳ貫通配線２７を、互いに隣接するＦＤ貫通配線２６の間での信号干渉を低減するシールドとして機能させることができる。従って、ノイズの低減を実現することができる。
【0059】
[変形例Ｆ]
図１５は、撮像装置１の垂直方向の断面構成の一変形例を表すものである。上記実施およびその変形例に係る撮像装置１において、例えば、図１５に示したように、ＶＳＳ接合電極１８，２５と、ＶＳＳ接合電極１８，２５に連結される接続配線４７，４８が省略され、第１基板１０のｐウェル領域４１と、第２基板２０において基準電位ＶＳＳが印加される領域とを接続する配線が画素領域１３と対向する領域内に設けられていなくてもよい。このとき、各ＶＳＳ貫通配線１６は、ｐウェル領域４１に電気的に接続されており、各ＶＳＳ貫通配線２７は、第２基板２０において基準電位ＶＳＳが印加される領域に電気的に接続されている。このようにした場合であっても、各ＶＳＳ貫通配線１６を、互いに隣接するＦＤ貫通配線１５の間での信号干渉を低減するシールドとして機能させることができ、さらに、各ＶＳＳ貫通配線２７を、互いに隣接するＦＤ貫通配線２６の間での信号干渉を低減するシールドとして機能させることができる。従って、ノイズの低減を実現することができる。
図１５は、撮像装置１の垂直方向の断面構成の一変形例を表すものである。上記実施およびその変形例に係る撮像装置１において、例えば、図１５に示したように、ＶＳＳ接合電極１８，２５と、ＶＳＳ接合電極１８，２５に連結される接続配線４７，４８が省略され、第１基板１０のｐウェル領域４１と、第２基板２０において基準電位ＶＳＳが印加される領域とを接続する配線が画素領域１３と対向する領域内に設けられていなくてもよい。このとき、各ＶＳＳ貫通配線１６は、ｐウェル領域４１に電気的に接続されており、各ＶＳＳ貫通配線２７は、第２基板２０において基準電位ＶＳＳが印加される領域に電気的に接続されている。このようにした場合であっても、各ＶＳＳ貫通配線１６を、互いに隣接するＦＤ貫通配線１５の間での信号干渉を低減するシールドとして機能させることができ、さらに、各ＶＳＳ貫通配線２７を、互いに隣接するＦＤ貫通配線２６の間での信号干渉を低減するシールドとして機能させることができる。従って、ノイズの低減を実現することができる。
【0060】
[変形例Ｇ]
図１６は、センサ画素１２および読み出し回路２２の一変形例を表すものである。上記変形例Ｄ，Ｅ，Ｆにおいて、第１基板１０のｐウェル領域４１と、第２基板２０において基準電位ＶＳＳが印加される領域とを接続する配線として、貫通配線４４が用いられてもよい。このようにした場合には、第１基板１０のｐウェル領域４１の電位と、第２基板２０において基準電位ＶＳＳが印加される領域の電位とを互いに等しい値（基準電位ＶＳＳ）にすることができる。
図１６は、センサ画素１２および読み出し回路２２の一変形例を表すものである。上記変形例Ｄ，Ｅ，Ｆにおいて、第１基板１０のｐウェル領域４１と、第２基板２０において基準電位ＶＳＳが印加される領域とを接続する配線として、貫通配線４４が用いられてもよい。このようにした場合には、第１基板１０のｐウェル領域４１の電位と、第２基板２０において基準電位ＶＳＳが印加される領域の電位とを互いに等しい値（基準電位ＶＳＳ）にすることができる。
【0061】
[変形例Ｈ]
図１７は、読み出し回路２２の一変形例を表すものである。上記実施およびその変形例に係る撮像装置１において、読み出し回路２２は、例えば、図１７に示したように、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬの代わりに、オペアンプＯＰおよび帰還容量Ｃｆを含む負帰還回路を有していてもよい。帰還容量Ｃｆは、オペアンプＯＰの一方の入力端と、オペアンプＯＰの出力端とに接続されている。リセットトランジスタＲＳＴは、電源電位ＶＤＤが印加される配線と、オペアンプＯＰの一方の入力端および帰還容量Ｃｆの一端とに接続されている。オペアンプＯＰの他方の入力端には、電源電位ＶＤＤが印加される配線が接続されている。オペアンプＯＰには、電源電圧として、例えば、電源電位ＶＤＤおよび基準電位ＶＳＳが印加される。
図１７は、読み出し回路２２の一変形例を表すものである。上記実施およびその変形例に係る撮像装置１において、読み出し回路２２は、例えば、図１７に示したように、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬの代わりに、オペアンプＯＰおよび帰還容量Ｃｆを含む負帰還回路を有していてもよい。帰還容量Ｃｆは、オペアンプＯＰの一方の入力端と、オペアンプＯＰの出力端とに接続されている。リセットトランジスタＲＳＴは、電源電位ＶＤＤが印加される配線と、オペアンプＯＰの一方の入力端および帰還容量Ｃｆの一端とに接続されている。オペアンプＯＰの他方の入力端には、電源電位ＶＤＤが印加される配線が接続されている。オペアンプＯＰには、電源電圧として、例えば、電源電位ＶＤＤおよび基準電位ＶＳＳが印加される。
【0062】
本変形例では、読み出し回路２２に、オペアンプＯＰおよび帰還容量Ｃｆを含む負帰還回路が設けられている。これにより、電荷検出容量が帰還容量Ｃｆとなるので、フローティングディフュージョンＦＤの容量Ｃｆｄが大きい場合であっても、高い変換効率が得られる。
【0063】
図１８は、センサ画素１２および読み出し回路２２の一変形例を表すものである。上記変形例Ｄ～変形例Ｇに係る撮像装置１において、図１７に記載の読み出し回路２２が設けられている場合、第１基板１０の基準電位ＶＳＳ１が第２基板２０の基準電位ＶＳＳ２よりも低くなっていてもよい。基準電位ＶＳＳ１は、基準電位ＶＳＳ２よりも低い電位であり、例えば、－０．５Ｖ～－１Ｖの範囲内の値となっている。基準電位ＶＳＳ２は、例えば、上述の基準電位ＶＳＳと等しい電位であり、例えば、ゼロボルトである。なお、第２基板において基準電位ＶＳＳ２が印加される領域は、上記実施の形態およびその変形例に係る第２基板において基準電位ＶＳＳが印加される領域と等しい。
【0064】
このとき、撮像装置１において、第１基板１０および第２基板２０からなる積層体は、例えば、図１９に示したように、画素領域１３の周辺の領域に、貫通配線４５を有していてもよい。貫通配線４５は、本開示の「第４貫通配線」の一具体例に相当する。貫通配線４５は、基準電位ＶＳＳ１が印加される配線であり、例えば、ＴＳＶで構成されている。貫通配線４５は、後述の負昇圧回路３４と、第１基板１０のｐウェル領域４１とに電気的に接続されている。
【0065】
さらに、撮像装置１において、第２基板２０および第３基板３０からなる積層体は、例えば、図１９に示したように、画素領域１３の周辺の領域に、貫通配線４６を有していてもよい。貫通配線４６は、基準電位ＶＳＳ２が印加される配線であり、例えば、ＴＳＶで構成されている。貫通配線４６は、第３基板３０において基準電位ＶＳＳ２が印加される領域と、第２基板２０において基準電位ＶＳＳ２が印加される領域とに電気的に接続されている。
【0066】
さらに、撮像装置１において、第３基板３０は、所定の大きさの基準電位ＶＳＳ１を生成する負昇圧回路３４を有している。負昇圧回路３４は、貫通配線４５を介して、第１基板１０の基準電位を制御することにより、第１基板１０の基準電位を、第２基板２０の基準電位よりも低くする。
【0067】
本変形例では、第１基板１０の基準電位ＶＳＳ１が第２基板２０の基準電位ＶＳＳ２よりも低くなっている。これにより、第１基板１０および第２基板の基準電位が互いに等しくなっている場合と比べて、フローティングディフュージョンＦＤのダイナミックレンジを拡大することができる。その結果、電荷の転送不良や、映像表示の際の黒沈みが生じるのを抑制することができる。
【0068】
[変形例Ｉ]
図２０は、第１基板１０内のトランジスタの断面構成の一例を表したものである。図２１は、第２基板２０内のトランジスタの断面構成の一例を表したものである。上記実施の形態およびその変形例に係る撮像装置１において、第１基板１０内のトランジスタと、第２基板２０内のトランジスタとの設計条件が互いに異なっていてもよい。
図２０は、第１基板１０内のトランジスタの断面構成の一例を表したものである。図２１は、第２基板２０内のトランジスタの断面構成の一例を表したものである。上記実施の形態およびその変形例に係る撮像装置１において、第１基板１０内のトランジスタと、第２基板２０内のトランジスタとの設計条件が互いに異なっていてもよい。
【0069】
第１基板１０内のトランジスタは、例えば、図２０に示したように、半導体基板１１上に形成されたゲート絶縁膜５１と、ゲート絶縁膜５１に接して形成されたゲート電極５２と、ゲート電極５２の側面に接して形成されたサイドウォール層５３と、半導体基板１１の表面に形成されたソース領域およびドレイン領域とを有している。第１基板１０内のトランジスタに周囲には、例えば、図２０に示したように、ゲート絶縁膜５１、ゲート電極５２およびサイドウォール層５３を覆うように形成されたシリコン酸化膜５４と、シリコン酸化膜５４に接して形成されたシリコン窒化膜５５と、シリコン窒化膜５５に接して形成された絶縁層５６と、ゲート電極５２に電気的に接続された貫通配線５８と、フローティングディフュージョンＦＤに電気的に接続された貫通配線５７とが形成されている。シリコン酸化膜５４は、半導体基板１１の表面部分の保護や、イオン注入時の半導体基板１１の表面部分のシリコン酸化膜の膜厚の均一化のために設けられる。シリコン窒化膜５５は、絶縁層５６に対して、貫通配線５７，５８を形成するための貫通孔を形成する際の、エッチングストッパとしての役割を有している。
【0070】
第２基板２０内のトランジスタは、例えば、図２１に示したように、半導体基板２１上に形成されたゲート絶縁膜６１と、ゲート絶縁膜６１に接して形成されたゲート電極６２と、ゲート電極６２の側面に接して形成されたサイドウォール層６３と、半導体基板２１の表面に形成されたソース領域およびドレイン領域（不純物拡散領域６９）とを有している。第２基板２０内のトランジスタに周囲には、例えば、図２１に示したように、ゲート絶縁膜６１、ゲート電極６２およびサイドウォール層６３を覆うように形成されたシリコン酸化膜６４と、シリコン酸化膜６４に接して形成されたシリコン窒化膜６５と、シリコン窒化膜６５に接して形成された絶縁層５６と、ゲート電極６２に電気的に接続された貫通配線６８と、不純物拡散領域６９に電気的に接続された貫通配線６７とが形成されている。シリコン酸化膜６４は、半導体基板１１の表面部分の保護や、イオン注入時の半導体基板１１の表面部分のシリコン酸化膜の膜厚の均一化のために設けられる。シリコン窒化膜６５は、絶縁層６６に対して、貫通配線６７，６８を形成するための貫通孔を形成する際の、エッチングストッパとしての役割を有している。
【0071】
本変形例において、ゲート絶縁膜５１は、ゲート絶縁膜６１よりも厚く形成されていてもよい。また、本変形例において、サイドウォール層５３は、サイドウォール層６３よりも幅広に形成されていてもよい。また、本変形例において、半導体基板１１に形成されたソース領域およびドレイン領域の不純物濃度は、半導体基板２１に形成された不純物拡散領域６９の不純物濃度よりも低くなっていてもよい。また、本変形例において、シリコン酸化膜５４は、シリコン酸化膜６４よりも厚く形成されるとともに、シリコン窒化膜５５は、シリコン窒化膜６５よりも薄く形成されていてもよい。
【0072】
このように、本変形例では、第１基板１０内のトランジスタと、第２基板２０内のトランジスタとの設計条件が互いに異なっている。これにより、第１基板１０内のトランジスタには、第１基板１０内のトランジスタに適した設計条件を適用し、第２基板２０内のトランジスタには、第２基板２０内のトランジスタに適した設計条件を適用することができる。その結果、ノイズの低減や、高効率化などを実現することができる。
【0073】
[変形例Ｊ]
図２２、図２３は、センサ画素１２の、読み出し回路２２による共有の一変形例を表したものである。上記実施の形態およびその変形例に係る撮像装置１において、１つの読み出し回路２２によって共有されるセンサ画素１２の数は、例えば、図２２に示したように２つとなっていてもよい。また、上記実施の形態およびその変形例に係る撮像装置１において、例えば、図２３に示したように、１つの読み出し回路２２ごとに１つのセンサ画素１２が設けられていてもよい。
図２２、図２３は、センサ画素１２の、読み出し回路２２による共有の一変形例を表したものである。上記実施の形態およびその変形例に係る撮像装置１において、１つの読み出し回路２２によって共有されるセンサ画素１２の数は、例えば、図２２に示したように２つとなっていてもよい。また、上記実施の形態およびその変形例に係る撮像装置１において、例えば、図２３に示したように、１つの読み出し回路２２ごとに１つのセンサ画素１２が設けられていてもよい。
【0074】
[変形例Ｋ]
図２４、図２５は、本開示の一実施の形態に係る撮像装置２の構成を表したものである。撮像装置２は、上記実施の形態およびその変形例に係る撮像装置１において、第２基板２０および第３基板３０の代わりに第２基板８０に設けるとともに、第２基板２０および第３基板３０に設けた回路（具体的には、複数の読み出し回路２２、ロジック回路３２、昇圧回路３３、負昇圧回路３４）を第２基板８０に設けたものである。このようにした場合であっても、上記実施の形態およびその変形例に係る撮像装置１と同様、各センサ画素１２を十分な大きさとすることができるので、ダイナミックレンジの広い再生画像が得られる。また、読み出し回路２２のサイズを十分に広く取ることができるので、例えばＲＴＳノイズなどの暗時ノイズを増加させることがない。
図２４、図２５は、本開示の一実施の形態に係る撮像装置２の構成を表したものである。撮像装置２は、上記実施の形態およびその変形例に係る撮像装置１において、第２基板２０および第３基板３０の代わりに第２基板８０に設けるとともに、第２基板２０および第３基板３０に設けた回路（具体的には、複数の読み出し回路２２、ロジック回路３２、昇圧回路３３、負昇圧回路３４）を第２基板８０に設けたものである。このようにした場合であっても、上記実施の形態およびその変形例に係る撮像装置１と同様、各センサ画素１２を十分な大きさとすることができるので、ダイナミックレンジの広い再生画像が得られる。また、読み出し回路２２のサイズを十分に広く取ることができるので、例えばＲＴＳノイズなどの暗時ノイズを増加させることがない。
【0075】
[変形例Ｌ]
図２６は、上記実施の形態およびその変形例に係る撮像装置１の回路構成の一例を表したものである。本変形例に係る撮像装置１は、列並列ＡＤＣ搭載のＣＭＯＳイメージセンサである。
図２６は、上記実施の形態およびその変形例に係る撮像装置１の回路構成の一例を表したものである。本変形例に係る撮像装置１は、列並列ＡＤＣ搭載のＣＭＯＳイメージセンサである。
【0076】
図２６に示すように、本変形例に係る固体撮像装置１は、光電変換素子を含む複数のセンサ画素１２が行列状（マトリックス状）に２次元配置されてなる画素領域１３に加えて、垂直駆動回路３２ａ、カラム信号処理回路３２ｂ、参照電圧供給部３８、水平駆動回路３２ｃ、水平出力線３７およびシステム制御回路３２ｄを有する構成となっている。
【0077】
このシステム構成において、システム制御回路３２ｄは、マスタークロックＭＣＫに基づいて、垂直駆動回路３２ａ、カラム信号処理回路３２ｂ、参照電圧供給部３８および水平駆動回路３２ｃなどの動作の基準となるクロック信号や制御信号などを生成し、垂直駆動回路３２ａ、カラム信号処理回路３２ｂ、参照電圧供給部３８および水平駆動回路３２ｃなどに対して与える。
【0078】
また、垂直駆動回路３２ａは、画素領域１３の各センサ画素１２とともに、第１基板１０に形成されており、さらに、読み出し回路２２の形成されている第２基板２０にも形成される。カラム信号処理回路３２ｂ、参照電圧供給部３８、水平駆動回路３２ｃ、水平出力線３７およびシステム制御回路３２ｄは、第３基板３０に形成される。
【0079】
センサ画素１２としては、ここでは図示を省略するが、例えば、フォトダイオードＰＤの他に、フォトダイオードＰＤで光電変換して得られる電荷をフローティングディフュージョンＦＤに転送する転送トランジスタＴＲとを有する構成のものを用いることができる。また、読み出し回路２２としては、ここでは図示を省略するが、例えば、フローティングディフュージョンＦＤの電位を制御するリセットトランジスタＲＳＴと、フローティングディフュージョンＦＤの電位に応じた信号を出力する増幅トランジスタＡＭＰと、画素選択を行うための選択トランジスタＳＥＬとを有する３トランジスタ構成のものを用いることができる。
【0080】
画素領域１３には、センサ画素１２が２次元配置されるとともに、このｍ行ｎ列の画素配置に対して行毎に駆動配線１４が配線され、列毎に垂直信号線ＶＳＬが配線されている。複数の駆動配線１４の各一端は、垂直駆動回路３２ａの各行に対応した各出力端に接続されている。垂直駆動回路３２ａは、シフトレジスタなどによって構成され、複数の駆動配線１４を介して画素領域１３の行アドレスや行走査の制御を行う。
【0081】
カラム信号処理回路３２ｂは、例えば、画素領域１３の画素列毎、即ち垂直信号線ＶＳＬ毎に設けられたＡＤＣ（アナログ－デジタル変換回路）３５－１～３５－ｍを有し、画素領域１３の各センサ画素１２から列毎に出力されるアナログ信号をデジタル信号に変換して出力する。
【0082】
参照電圧供給部３８は、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ（ＲＡＭＰ）波形の参照電圧Ｖｒｅｆを生成する手段として、例えばＤＡＣ（デジタル－アナログ変換回路）３８Ａを有している。なお、ランプ波形の参照電圧Ｖｒｅｆを生成する手段としては、ＤＡＣ３８Ａに限られるものではない。
【0083】
ＤＡＣ３８Ａは、システム制御回路３２ｄから与えられる制御信号ＣＳ１による制御の下に、当該システム制御回路３２ｄから与えられるクロックＣＫに基づいてランプ波形の参照電圧Ｖｒｅｆを生成してカラム信号処理回路３２ｂのＡＤＣ３５－１～３５－ｍに対して供給する。
【0084】
なお、ＡＤＣ３５－１～３５－ｍの各々は、センサ画素１２全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、センサ画素１２の露光時間を１／Ｎに設定してフレームレートをＮ倍、例えば２倍に上げる高速フレームレートモードとの各動作モードに対応したＡＤ変換動作を選択的に行い得る構成となっている。この動作モードの切り替えは、システム制御回路３２ｄから与えられる制御信号ＣＳ２，ＣＳ３による制御によって実行される。また、システム制御回路３２ｄに対しては、外部のシステムコントローラ（図示せず）から、通常フレームレートモードと高速フレームレートモードの各動作モードとを切り替えるための指示情報が与えられる。
【0085】
ＡＤＣ３５－１～３５－ｍは全て同じ構成となっており、ここでは、ＡＤＣ３５－ｍを例に挙げて説明するものとする。ＡＤＣ３５－ｍは、比較器３５Ａ、計数手段である例えばアップ／ダウンカウンタ（図中、Ｕ／ＤＣＮＴと記している）３５Ｂ、転送スイッチ３５Ｃおよびメモリ装置３５Ｄを有する構成となっている。
【0086】
比較器３５Ａは、画素領域１３のｎ列目の各センサ画素１２から出力される信号に応じた垂直信号線ＶＳＬの信号電圧Ｖｘと、参照電圧供給部３８から供給されるランプ波形の参照電圧Ｖｒｅｆとを比較し、例えば、参照電圧Ｖｒｅｆが信号電圧Ｖｘよりも大なるときに出力Ｖｃｏが"Ｈ"レベルになり、参照電圧Ｖｒｅｆが信号電圧Ｖｘ以下のときに出力Ｖｃｏが"Ｌ"レベルになる。
【0087】
アップ／ダウンカウンタ３５Ｂは非同期カウンタであり、システム制御回路３２ｄから与えられる制御信号ＣＳ２による制御の下に、システム制御回路３２ｄからクロックＣＫがＤＡＣ３８Ａと同時に与えられ、当該クロックＣＫに同期してダウン（ＤＯＷＮ）カウントまたはアップ（ＵＰ）カウントを行うことにより、比較器３５Ａでの比較動作の開始から比較動作の終了までの比較期間を計測する。
【0088】
具体的には、通常フレームレートモードでは、１つのセンサ画素１２からの信号の読み出し動作において、１回目の読み出し動作時にダウンカウントを行うことにより１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことにより２回目の読み出し時の比較時間を計測する。
【0089】
一方、高速フレームレートモードでは、ある行のセンサ画素１２についてのカウント結果をそのまま保持しておき、引き続き、次の行のセンサ画素１２について、前回のカウント結果から１回目の読み出し動作時にダウンカウントを行うことで１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことで２回目の読み出し時の比較時間を計測する。
【0090】
転送スイッチ３５Ｃは、システム制御回路３２ｄから与えられる制御信号ＣＳ３による制御の下に、通常フレームレートモードでは、ある行のセンサ画素１２についてのアップ／ダウンカウンタ３５Ｂのカウント動作が完了した時点でオン（閉）状態となって当該アップ／ダウンカウンタ３５Ｂのカウント結果をメモリ装置３５Ｄに転送する。
【0091】
一方、例えばＮ＝２の高速フレームレートでは、ある行のセンサ画素１２についてのアップ／ダウンカウンタ３５Ｂのカウント動作が完了した時点でオフ（開）状態のままであり、引き続き、次の行のセンサ画素１２についてのアップ／ダウンカウンタ３５Ｂのカウント動作が完了した時点でオン状態となって当該アップ／ダウンカウンタ３５Ｂの垂直２画素分についてのカウント結果をメモリ装置３５Ｄに転送する。
【0092】
このようにして、画素領域１３の各センサ画素１２から垂直信号線ＶＳＬを経由して列毎に供給されるアナログ信号が、ＡＤＣ３５－１～３５－ｍにおける比較器３５Ａおよびアップ／ダウンカウンタ３５Ｂの各動作により、Ｎビットのデジタル信号に変換されてメモリ装置３５Ｄに格納される。
【0093】
水平駆動回路３２ｃは、シフトレジスタなどによって構成され、カラム信号処理回路３２ｂにおけるＡＤＣ３５－１～３５－ｍの列アドレスや列走査の制御を行う。この水平駆動回路３２ｃによる制御の下に、ＡＤＣ３５－１～３５－ｍの各々でＡＤ変換されたＮビットのデジタル信号は順に水平出力線３７に読み出され、当該水平出力線３７を経由して撮像データとして出力される。
【0094】
なお、本開示には直接関連しないため特に図示しないが、水平出力線３７を経由して出力される撮像データに対して各種の信号処理を施す回路等を、上記構成要素以外に設けることも可能である。
【0095】
上記構成の本変形例に係る列並列ＡＤＣ搭載の撮像装置１では、アップ／ダウンカウンタ３５Ｂのカウント結果を、転送スイッチ３５Ｃを介して選択的にメモリ装置３５Ｄに転送することができるため、アップ／ダウンカウンタ３５Ｂのカウント動作と、当該アップ／ダウンカウンタ３５Ｂのカウント結果の水平出力線３７への読み出し動作とを独立して制御することが可能である。
【0096】
[変形例Ｍ]
図２７は、撮像装置１の垂直方向の断面構成の一変形例を表すものであり、特に、画素領域１３と対向する第１基板１０と第２基板２０との接合面およびその近傍の配線構造の一変形例を表している。図２８は、図２７に示した第１基板１０と第２基板２０との接合面におけるＦＤ接合電極１７，２４およびＶＳＳ接合電極１８，２５の水平方向の断面構成の一例を表したものである。図２９は、図２７に示した第１基板１０と第２基板２０との接合面およびその近傍の配線構造を有する撮像装置１のセンサ画素および読み出し回路の一例を表したものである。本変形例では、センサ画素１２および読み出し回路２２を画素領域１３と対向する領域において電気的に接続するＦＤ接合電極１７，２４およびＶＳＳ接合電極１８，２５が、それぞれ、ビア（上記接続配線４７，４８）を介さずにＦＤ貫通配線１５，２６およびＶＳＳ貫通配線１６，２７に直接接続されていると共に、２種以上の形状を有する点が、上記実施および変形例とは異なる。
図２７は、撮像装置１の垂直方向の断面構成の一変形例を表すものであり、特に、画素領域１３と対向する第１基板１０と第２基板２０との接合面およびその近傍の配線構造の一変形例を表している。図２８は、図２７に示した第１基板１０と第２基板２０との接合面におけるＦＤ接合電極１７，２４およびＶＳＳ接合電極１８，２５の水平方向の断面構成の一例を表したものである。図２９は、図２７に示した第１基板１０と第２基板２０との接合面およびその近傍の配線構造を有する撮像装置１のセンサ画素および読み出し回路の一例を表したものである。本変形例では、センサ画素１２および読み出し回路２２を画素領域１３と対向する領域において電気的に接続するＦＤ接合電極１７，２４およびＶＳＳ接合電極１８，２５が、それぞれ、ビア（上記接続配線４７，４８）を介さずにＦＤ貫通配線１５，２６およびＶＳＳ貫通配線１６，２７に直接接続されていると共に、２種以上の形状を有する点が、上記実施および変形例とは異なる。
【0097】
例えば、図２７に示したように、ＦＤ接合電極１７と、ＦＤ接合電極２４と、ＶＳＳ接合電極１８，２５との幅が互いに異なっていてもよく、例えば、ＶＳＳ接合電極１８，２５の幅は、ＦＤ接合電極１７，２４の幅よりも狭くなっていてもよい。例えば、ＦＤ接合電極１７，２４およびＶＳＳ接合電極１８，２５の積層方向の長さが互いに異なっていてもよい。あるいは、例えば、図２７に示したように、第１基板１０側のＶＳＳ接合電極１８と、第２基板２０側のＶＳＳ接合電極２５との間で、光軸方向の長さが互いに異なっていてもよい。このとき、例えば、第１基板１０側の各ＶＳＳ接合電極１８は、絶縁膜１９内に形成され、第２基板２０との接合面には露出していない。即ち、対向するＶＳＳ接合電極１８と、ＶＳＳ接合電極２５とは絶縁膜１９を間にして分断されている。このようにした場合であっても、各ＶＳＳ貫通配線１６を、互いに隣接するＦＤ貫通配線１５の間での信号干渉を低減するシールドとして機能させることができ、さらに、各ＶＳＳ貫通配線２７を、互いに隣接するＦＤ貫通配線２６の間での信号干渉を低減するシールドとして機能させることができる。
【0098】
上記のような配線構造は、例えば、次のようにして製造することができる。
【0099】
図３０Ａ～図３０Ｉは、第１基板１０側のＦＤ接合電極１７およびＶＳＳ接合電極１８の製造方法の一例を工程順に表したものである。まず、図３０Ａに示したように、ＦＤ貫通配線１５およびＶＳＳ貫通配線１６までを、例えば、ダマシン技術により形成したのち、図３０Ｂに示したように、ＦＤ貫通配線１５およびＶＳＳ貫通配線１６を含む絶縁膜１９Ａ上に、絶縁膜１９Ｂを所定の厚みで成膜する。続いて、図３０Ｃに示したように、ＦＤ貫通配線１５およびＶＳＳ貫通配線１６上の絶縁膜１９Ｂを選択的にエッチングして開口Ｈ１を形成したのち、図３０Ｄに示したように、例えば、銅（Ｃｕ）等の金属膜Ｍ１を開口Ｈ１内に埋め込むと共に絶縁膜１９Ｂ上に堆積する。次に、図３０Ｅに示したように、絶縁膜１９Ｂ上の金属膜Ｍ１を、例えばエッチングにより除去する。これにより、ＦＤ接合電極１７の一部（ＦＤ接合電極１７Ａ）およびＶＳＳ接合電極１８が形成される。続いて、図３０Ｆに示したように、ＦＤ接合電極１７ＡおよびＶＳＳ接合電極１８を含む絶縁膜１９Ｂ上に、絶縁膜１９Ｃを所定の厚みで成膜する。次に、図３０Ｇに示したように、ＦＤ接合電極１７Ａ上の絶縁膜１９を選択的にエッチングして開口Ｈ２を形成したのち、図３０Ｈに示したように、例えば、銅（Ｃｕ）等の金属膜Ｍ２を開口Ｈ２内に埋め込むと共に絶縁膜１９上に堆積する。最後に、図３０Ｉに示したように、絶縁膜１９上の金属膜Ｍ２を、例えばエッチングにより除去する。以上により、積層方向の長さが互いに異なるＦＤ接合電極１７およびＶＳＳ接合電極１８を有する第１基板１０が完成する。
【0100】
なお、図２７では、ＦＤ接合電極１７，２４の幅が互いに異なる例を示したが、ＦＤ接合電極１７，２４は、図３１に示したように、同じ幅であってもよい。また、図示していないが、図２７では、ＶＳＳ接合電極１８，２５が互いに同じ幅を有する例を示したが、ＶＳＳ接合電極１８，２５は、図２７に示したＦＤ接合電極１７，２４のように、互いに異なる幅としてもよい。
【0101】
図１に示したように、複数のセンサ画素１２およびフローティングディフュージョンＦＤを有する第１基板１０と、センサ画素１２から出力された電荷に基づく画素信号を出力する読み出し回路２２を有する第２基板２０とが積層された撮像装置１では、１信号端子（例えば、ＦＤ貫通配線１５，２６）当たり、行列方向に隣接している少なくとも４つの信号端子の間にシールド配線（例えば、ＶＳＳ貫通配線１６，２７）を、それぞれ、配置することが望ましい。シールド配線を設ける場合、第１基板１０と第２基板２０との接合面には、それぞれ、センサ画素１２と読み出し回路２２とを電気的に接続するＦＤ接合電極１７，２４に加えて、シールド配線の接合電極（例えば、ＶＳＳ接合電極１８，２５）が配置される。しかしながら、高解像度が求められる撮像装置では、画素数の増加に伴い画素サイズが小さくなるため、信号端子間の距離も短くなり、それらの間にシールド配線の接合電極を配置する余地が小さくなる。
【0102】
特に、第１基板１０と第２基板２０とを接合する際には、それぞれの接合面における、複数のＦＤ接合電極１７，２４および複数のＶＳＳ接合電極１８，２５の配線ピッチと接続合わせズレ量とが近くなるため、隣接する信号端子間にシールド配線を配置することが困難になる。例えば、接続合わせズレ量が大きいと、図３２および図３３に示したように、貫通配線１５，１６，２６，２７上の接合電極１７，１８，２４，２５が単層構造（図３２）になっているか、あるいは、積層構造（図３３）になっているかに関わらず、例えば、第１基板１０側のＶＳＳ接合電極１８と第２基板２０側のＦＤ接合電極２４との間および第１基板１０側のＦＤ接合電極１７と第２基板２０側のＶＳＳ接合電極２５との間が導通して第１基板１０と第２基板２０との間で信号伝達ができなくなり、再生画像上で著しい画像不良が発生する虞がある。
【0103】
これに対して、本変形例では、例えば、第１基板１０側のＶＳＳ接合電極１８の光軸方向の長さを、第２基板２０側のＶＳＳ接合電極２５よりも短くし、ＶＳＳ接合電極１８が第１基板１０と第２基板２０との接合面に露出しないようにした。これにより、第１基板１０と第２基板との接続合わせズレが発生した場合でも、図３４および図３５に示したように、第１基板１０側のＶＳＳ接合電極１８と、第２基板２０側のＦＤ接合電極２４との間の接触を防ぐことが可能となる。
【0104】
また、本変形例では、ＶＳＳ貫通配線１６，２７の端部にＶＳＳ接合電極１８，２５を設けるようにしたので、例えば図１５に示した撮像装置１の配線構造と比較して、第２基板２０側のＶＳＳ接合電極２５との分断距離が短くなる。よって、互いに隣接するＦＤ貫通配線１５，２６での信号干渉を低減するシールドとして機能を向上させることが可能となる。従って、図１５に示した配線構造を採用した場合と比較して、さらにノイズを低減することができる。
【0105】
[変形例Ｎ]
図３６は、撮像装置１の垂直方向の断面構成の一変形例を表すものであり、特に、画素領域１３と対向する第１基板１０と第２基板２０との接合面およびその近傍の配線構造の一変形例を表している。上記変形例Ｍでは、第１基板１０側のＶＳＳ接合電極１８の長さを短くした例を示したが、図３６に示したように、第２基板２０側のＶＳＳ接合電極２５の長さを短くするようにしてもよい。このようにした場合であっても、上記変形例Ｍと同様に、互いに隣接するＦＤ貫通配線１５，２６での信号干渉を低減するシールドとして機能を向上させることができ、ノイズを低減することができる。
図３６は、撮像装置１の垂直方向の断面構成の一変形例を表すものであり、特に、画素領域１３と対向する第１基板１０と第２基板２０との接合面およびその近傍の配線構造の一変形例を表している。上記変形例Ｍでは、第１基板１０側のＶＳＳ接合電極１８の長さを短くした例を示したが、図３６に示したように、第２基板２０側のＶＳＳ接合電極２５の長さを短くするようにしてもよい。このようにした場合であっても、上記変形例Ｍと同様に、互いに隣接するＦＤ貫通配線１５，２６での信号干渉を低減するシールドとして機能を向上させることができ、ノイズを低減することができる。
【0106】
[変形例Ｏ]
図３７は、撮像装置１の垂直方向の断面構成の一変形例を表すものであり、特に、画素領域１３と対向する第１基板１０と第２基板２０との接合面およびその近傍の配線構造の一変形例を表している。上記変形例Ｍでは、ＶＳＳ貫通配線１６，２７の端部をＶＳＳ接合電極１８，２５とした例を示したが、図３７に示したように、それぞれ、ビアｖ７８，ｖ８５を介した配線層７８，８５としてもよい。このとき、各配線層７８は、各ビアｖ７８および各ＶＳＳ貫通配線１６を介してｐウェル領域４１に電気的に接続されており、各配線層８５は、各ビアｖ８５および各ＶＳＳ貫通配線２７を介して基準電位ＶＳＳが印加される領域に電気的に接続されている。よって、このようにした場合であっても、各ＶＳＳ貫通配線１６および各配線層７８を、互いに隣接するＦＤ貫通配線１５，２６の間での信号干渉を低減するシールドとして機能させることができ、さらに各ＶＳＳ貫通配線２７および各配線層８５を、互いに隣接するＦＤ貫通配線２６の間での信号干渉を低減するシールドとして機能させることができる。また、配線層７８，８５を、変形例Ｍ等に示したＶＳＳ接合電極１８よりも幅広に形成することで、よりシールドとしての機能を向上させることができる。従って、例えば図１５に示した配線構造を採用した場合と比較して、さらにノイズを低減することができる。
図３７は、撮像装置１の垂直方向の断面構成の一変形例を表すものであり、特に、画素領域１３と対向する第１基板１０と第２基板２０との接合面およびその近傍の配線構造の一変形例を表している。上記変形例Ｍでは、ＶＳＳ貫通配線１６，２７の端部をＶＳＳ接合電極１８，２５とした例を示したが、図３７に示したように、それぞれ、ビアｖ７８，ｖ８５を介した配線層７８，８５としてもよい。このとき、各配線層７８は、各ビアｖ７８および各ＶＳＳ貫通配線１６を介してｐウェル領域４１に電気的に接続されており、各配線層８５は、各ビアｖ８５および各ＶＳＳ貫通配線２７を介して基準電位ＶＳＳが印加される領域に電気的に接続されている。よって、このようにした場合であっても、各ＶＳＳ貫通配線１６および各配線層７８を、互いに隣接するＦＤ貫通配線１５，２６の間での信号干渉を低減するシールドとして機能させることができ、さらに各ＶＳＳ貫通配線２７および各配線層８５を、互いに隣接するＦＤ貫通配線２６の間での信号干渉を低減するシールドとして機能させることができる。また、配線層７８，８５を、変形例Ｍ等に示したＶＳＳ接合電極１８よりも幅広に形成することで、よりシールドとしての機能を向上させることができる。従って、例えば図１５に示した配線構造を採用した場合と比較して、さらにノイズを低減することができる。
【0107】
[変形例Ｐ]
図３８は、撮像装置１の垂直方向の断面構成の一変形例を表すものであり、特に、画素領域１３と対向する第１基板１０と第２基板２０との接合面およびその近傍の配線構造の一変形例を表している。上記変形例Ｏでは、ＶＳＳ貫通配線１６，２７の端部を配線層７８，８５とした例を示したが、図３８に示したように、一方を配線層（例えば、第１基板１０側を配線層７８）とし、他方をビア（例えば、第２基板２０側をビアｖ８５）としてもよい。このようにした場合であっても、各ＶＳＳ貫通配線１６を、互いに隣接するＦＤ貫通配線１５の間での信号干渉を低減するシールドとして機能させることができ、さらに、各ＶＳＳ貫通配線２７を、互いに隣接するＦＤ貫通配線２６の間での信号干渉を低減するシールドとして機能させることができる。従って、ノイズの低減を実現することができる。
図３８は、撮像装置１の垂直方向の断面構成の一変形例を表すものであり、特に、画素領域１３と対向する第１基板１０と第２基板２０との接合面およびその近傍の配線構造の一変形例を表している。上記変形例Ｏでは、ＶＳＳ貫通配線１６，２７の端部を配線層７８，８５とした例を示したが、図３８に示したように、一方を配線層（例えば、第１基板１０側を配線層７８）とし、他方をビア（例えば、第２基板２０側をビアｖ８５）としてもよい。このようにした場合であっても、各ＶＳＳ貫通配線１６を、互いに隣接するＦＤ貫通配線１５の間での信号干渉を低減するシールドとして機能させることができ、さらに、各ＶＳＳ貫通配線２７を、互いに隣接するＦＤ貫通配線２６の間での信号干渉を低減するシールドとして機能させることができる。従って、ノイズの低減を実現することができる。
【0108】
[変形例Ｑ]
図３９は、撮像装置１の垂直方向の断面構成の一変形例を表すものであり、特に、画素領域１３と対向する第１基板１０と第２基板２０との接合面およびその近傍の配線構造の一変形例を表している。ＶＳＳ貫通配線１６，２７の端部は、それぞれ、ビアｖ７８，ｖ８５としてもよい。このようにした場合であっても、各ＶＳＳ貫通配線１６を、互いに隣接するＦＤ貫通配線１５の間での信号干渉を低減するシールドとして機能させることができ、さらに、各ＶＳＳ貫通配線２７を、互いに隣接するＦＤ貫通配線２６の間での信号干渉を低減するシールドとして機能させることができる。従って、ノイズの低減を実現することができる。
図３９は、撮像装置１の垂直方向の断面構成の一変形例を表すものであり、特に、画素領域１３と対向する第１基板１０と第２基板２０との接合面およびその近傍の配線構造の一変形例を表している。ＶＳＳ貫通配線１６，２７の端部は、それぞれ、ビアｖ７８，ｖ８５としてもよい。このようにした場合であっても、各ＶＳＳ貫通配線１６を、互いに隣接するＦＤ貫通配線１５の間での信号干渉を低減するシールドとして機能させることができ、さらに、各ＶＳＳ貫通配線２７を、互いに隣接するＦＤ貫通配線２６の間での信号干渉を低減するシールドとして機能させることができる。従って、ノイズの低減を実現することができる。
【0109】
[変形例Ｒ]
図４０は、撮像装置１の垂直方向の断面構成の一変形例を表すものであり、特に、画素領域１３と対向する第１基板１０と第２基板２０との接合面およびその近傍の配線構造の一変形例を表している。ＶＳＳ貫通配線１６，２７の端部は、一方をＶＳＳ接合電極（例えば、第１基板１０側をＶＳＳ接合電極１８）とし、他方をビア（例えば、第２基板２０側をビアｖ８５）としてもよい。このようにした場合であっても、各ＶＳＳ貫通配線１６を、互いに隣接するＦＤ貫通配線１５の間での信号干渉を低減するシールドとして機能させることができ、さらに、各ＶＳＳ貫通配線２７を、互いに隣接するＦＤ貫通配線２６の間での信号干渉を低減するシールドとして機能させることができる。従って、ノイズの低減を実現することができる。
図４０は、撮像装置１の垂直方向の断面構成の一変形例を表すものであり、特に、画素領域１３と対向する第１基板１０と第２基板２０との接合面およびその近傍の配線構造の一変形例を表している。ＶＳＳ貫通配線１６，２７の端部は、一方をＶＳＳ接合電極（例えば、第１基板１０側をＶＳＳ接合電極１８）とし、他方をビア（例えば、第２基板２０側をビアｖ８５）としてもよい。このようにした場合であっても、各ＶＳＳ貫通配線１６を、互いに隣接するＦＤ貫通配線１５の間での信号干渉を低減するシールドとして機能させることができ、さらに、各ＶＳＳ貫通配線２７を、互いに隣接するＦＤ貫通配線２６の間での信号干渉を低減するシールドとして機能させることができる。従って、ノイズの低減を実現することができる。
【0110】
[変形例Ｓ]
図４１は、センサ画素１２および読み出し回路２２の一変形例を表すものである。上記変形例Ｍ～Ｒにおいて、第１基板１０のＶＳＳ貫通配線１６には、例えばＶＳＳやＧＮＤ等の基準電位が、第２基板２０のＶＳＳ貫通配線２７には、その他の電圧が印加されるようにしてもよい。
図４１は、センサ画素１２および読み出し回路２２の一変形例を表すものである。上記変形例Ｍ～Ｒにおいて、第１基板１０のＶＳＳ貫通配線１６には、例えばＶＳＳやＧＮＤ等の基準電位が、第２基板２０のＶＳＳ貫通配線２７には、その他の電圧が印加されるようにしてもよい。
【0111】
[変形例Ｔ]
図４２は、センサ画素１２および読み出し回路２２の一変形例を表すものである。上記変形例Ｍ～Ｒにおいて、第２基板２０のＶＳＳ貫通配線２７には、例えばＶＳＳやＧＮＤ等の基準電位が、第１基板１０のＶＳＳ貫通配線１６には、その他の電圧が印加されるようにしてもよい。
図４２は、センサ画素１２および読み出し回路２２の一変形例を表すものである。上記変形例Ｍ～Ｒにおいて、第２基板２０のＶＳＳ貫通配線２７には、例えばＶＳＳやＧＮＤ等の基準電位が、第１基板１０のＶＳＳ貫通配線１６には、その他の電圧が印加されるようにしてもよい。
【0112】
[変形例Ｕ]
図４３は、図２７に示した接合面およびその近傍の配線構造を他の位置に適用した際のセンサ画素および読み出し回路の一例を表したものである。上記変形例Ｍ～Ｔでは、画素信号がフローティングディフージョンＦＤ端子上のものである場合について説明したが、図４３に示したように、画素信号が読み出し回路２２の出力端子（例えば、Ｖｓｉｇ）上のものであってもよい。
図４３は、図２７に示した接合面およびその近傍の配線構造を他の位置に適用した際のセンサ画素および読み出し回路の一例を表したものである。上記変形例Ｍ～Ｔでは、画素信号がフローティングディフージョンＦＤ端子上のものである場合について説明したが、図４３に示したように、画素信号が読み出し回路２２の出力端子（例えば、Ｖｓｉｇ）上のものであってもよい。
【0113】
上記変形例Ｍ～Ｔのように、フローティングディフュージョンＦＤを２つのシリコン基板間（半導体基板１１と半導体基板２１との間）で接続する構造の場合、フローティングディフュージョンＦＤの端子と、その他の端子との間の容量が増加し、画素の変換効率が低下する虞がある。これに対して、本変形例のように、増幅トランジスタＡＭＰの出力端子を、２つのシリコン基板間で接続する構造の場合、フローティングディフュージョンＦＤの端子の容量は、一般的な撮像装置と同等であるため、変換効率の低下を防ぐことが可能となる。
【0114】
[変形例Ｖ]
図４４～図５０は、図２７等に示した配線構造を有する撮像装置１のＦＤ接合電極１７およびＶＳＳ接合電極１８における水平方向の断面構成の一変形例ならびにＦＤ接合電極２４およびＶＳＳ接合電極２５における水平方向の断面構成の一変形例を表したものである。なお、図４４～図５０は、図５と同様に、フローティングディフュージョンＦＤが４つのセンサ画素１２によって共有されている場合を例に示している。
図４４～図５０は、図２７等に示した配線構造を有する撮像装置１のＦＤ接合電極１７およびＶＳＳ接合電極１８における水平方向の断面構成の一変形例ならびにＦＤ接合電極２４およびＶＳＳ接合電極２５における水平方向の断面構成の一変形例を表したものである。なお、図４４～図５０は、図５と同様に、フローティングディフュージョンＦＤが４つのセンサ画素１２によって共有されている場合を例に示している。
【0115】
例えば、図４４に示したように、行列状に配置された各ＦＤ接合電極１７，２４の間に、それぞれ、複数のＶＳＳ接合電極１８，２５を１つずつ配置するようにしてもよい。例えば、図４５に示したように、図４４に示した構成に加えて、斜め方向に隣接する各ＦＤ接合電極１７，２４の間に、それぞれ、複数のＶＳＳ接合電極１８，２５を１つずつ配置するようにしてもよい。例えば、図４６に示したように、行方向に隣接する各ＦＤ接合電極１７，２４の間に、それぞれ、複数のＶＳＳ接合電極１８，２５を１つずつ配置し、列方向に隣接する各ＦＤ接合電極１７，２４の間に、行方向に連続するＶＳＳ接合電極１８，２５を、それぞれ配置するようにしてもよい。例えば、図４７に示したように、列方向に隣接する各ＦＤ接合電極１７，２４の間に、それぞれ、複数のＶＳＳ接合電極１８，２５を１つずつ配置し、行方向に隣接する各ＦＤ接合電極１７，２４の間に、列方向に連続するＶＳＳ接合電極１８，２５を、それぞれ配置するようにしてもよい。例えば、図４８に示したように、行列状に配置された各ＦＤ接合電極１７，２４に対して、例えば、第１基板１０側では、各ＦＤ接合電極１７，２４の間に、それぞれ、複数のＶＳＳ接合電極１８を１つずつ配置し、第２基板２０側では、格子状に連続して形成されたＶＳＳ接合電極２５を配置するようにしてもよい。例えば、図４９に示したように、行列状に配置された各ＦＤ接合電極１７，２４の間に、それぞれ１つずつ配置される複数のＶＳＳ接合電極１８，２５のうち、ＶＳＳ接合電極２５の長さを、ＶＳＳ接合電極１８よりも大きくしてもよい。例えば、図５０に示したように、行列状に配置された各ＦＤ接合電極１７，２４の間に、それぞれ１つずつ配置される複数のＶＳＳ接合電極１８，２５のうち、ＶＳＳ接合電極２５の長さを、ＶＳＳ接合電極１８よりも小さくしてもよい。
【0116】
上記図４４～図５０に示したいずれの構造においても、各ＶＳＳ貫通配線１６，２７および各ＶＳＳ接合電極１８，２５を、互いに隣接するＦＤ貫通配線１５，２６の間での信号干渉を低減するシールドとして機能させることができる。従って、ノイズの低減を実現することができる。
【0117】
＜３．適用例＞
図５１は、上記実施の形態およびその変形例に係る撮像装置１を備えた撮像システム３の概略構成の一例を表したものである。
図５１は、上記実施の形態およびその変形例に係る撮像装置１を備えた撮像システム３の概略構成の一例を表したものである。
【0118】
撮像システム３は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。撮像システム３は、例えば、上記実施の形態およびその変形例に係る撮像装置１、光学系１４１、シャッタ装置１４２、制御回路１４３、ＤＳＰ回路１４４、フレームメモリ１４５、表示部１４６、記憶部１４７、操作部１４８および電源部１４９を備えている。撮像システム３において、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路１４４、フレームメモリ１４５、表示部１４６、記憶部１４７、操作部１４８および電源部１４９は、バスライン１５０を介して相互に接続されている。
【0119】
光学系１４１は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を撮像装置１に導き、撮像装置１の受光面に結像させる。シャッタ装置１４２は、光学系１４１および撮像装置１の間に配置され、制御回路１４３の制御に従って、撮像装置１への光照射期間および遮光期間を制御する。撮像装置１は、光学系１４１およびシャッタ装置１４２を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。撮像装置１に蓄積された信号電荷は、画像データとして、制御回路１４３から供給される駆動信号（タイミング信号）に従って転送される。制御回路１４３は、撮像装置１の転送動作、および、シャッタ装置１４２のシャッタ動作を制御する駆動信号を出力して、撮像装置１およびシャッタ装置１４２を駆動する。
【0120】
ＤＳＰ回路１４４は、撮像装置１から出力される画像データを処理する信号処理回路である。フレームメモリ１４５は、ＤＳＰ回路１４４により処理された画像データを、フレーム単位で一時的に保持する。表示部１４６は、例えば、液晶パネルや有機EL（Electro Luminescence）パネル等のパネル型表示装置からなり、撮像装置１で撮像された動画又
は静止画を表示する。記憶部１４７は、撮像装置１で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部１４８は、ユーザによる操作に従い、撮像システム３が有する各種の機能についての操作指令を発する。電源部１４９は、撮像装置１、ＤＳＰ回路１４４、フレームメモリ１４５、表示部１４６、記憶部１４７および操作部１４８の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
は静止画を表示する。記憶部１４７は、撮像装置１で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部１４８は、ユーザによる操作に従い、撮像システム３が有する各種の機能についての操作指令を発する。電源部１４９は、撮像装置１、ＤＳＰ回路１４４、フレームメモリ１４５、表示部１４６、記憶部１４７および操作部１４８の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【0121】
次に、撮像システム３における撮像手順について説明する。
【0122】
図５２は、撮像システム３における撮像動作のフローチャートの一例を表す。ユーザは、操作部１４８を操作することにより撮像開始を指示する（ステップＳ１０１）。すると、操作部１４８は、撮像指令を制御回路１４３に送信する（ステップＳ１０２）。制御回路１４３は、撮像指令を受信すると、シャッタ装置１４２および撮像装置１の制御を開始する。撮像装置１（具体的にはシステム制御回路３２ｄ）は、制御回路１４３による制御によって、所定の撮像方式での撮像を実行する（ステップＳ１０３）。シャッタ装置１４２は、制御回路１４３による制御によって、撮像装置１への光照射期間および遮光期間を制御する。
【0123】
撮像装置１は、撮像により得られた画像データをＤＳＰ回路１４４に出力する。ここで、画像データとは、フローティングディフュージョンＦＤに一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路１４４は、撮像装置１から入力された画像データに基づいて所定の信号処理（例えばノイズ低減処理など）を行う（ステップＳ１０４）。ＤＳＰ回路１４４は、所定の信号処理がなされた画像データをフレームメモリ１４５に保持させ、フレームメモリ１４５は、画像データを記憶部１４７に記憶させる（ステップＳ１０５）。このようにして、撮像システム３における撮像が行われる。
【0124】
本適用例では、上記実施の形態およびその変形例に係る撮像装置１が撮像システム３に適用される。これにより、撮像装置１を小型化、高ダイナミックレンジ化および低ノイズ化することができるので、小型で、ダイナミックレンジの広い、高精細な撮像システム３を提供することができる。
【0125】
＜４．応用例＞
[応用例１]
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
[応用例１]
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【0126】
図５３は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【0127】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図５３に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
【0128】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【0129】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【0130】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【0131】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【0132】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【0133】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
【0134】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【0135】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【0136】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図５３の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【0137】
図５４は、撮像部１２０３１の設置位置の例を示す図である。
【0138】
図５４では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
【0139】
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【0140】
なお、図５４には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【0141】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【0142】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【0143】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【0144】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【0145】
以上、本開示に係る技術が適用され得る移動体制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、上記実施の形態およびその変形例に係る撮像装置１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ノイズの少ない高精細な撮影画像を得ることができるので、移動体制御システムにおいて撮影画像を利用した高精度な制御を行うことができる。
【0146】
[応用例２]
図５５は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
図５５は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
【0147】
図５５では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
【0148】
内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
【0149】
鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
【0150】
カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ： Ｃａｍｅｒａ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）１１２０１に送信される。
【0151】
ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
【0152】
表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
【0153】
光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
【0154】
入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
【0155】
処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
【0156】
なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
【0157】
また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
【0158】
また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ Ｂａｎｄ Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
【0159】
【0160】
カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
【0161】
レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
【0162】
撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
【0163】
また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
【0164】
駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
【0165】
通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
【0166】
また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
【0167】
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ Ｗｈｉｔｅ Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
【0168】
カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
【0169】
通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
【0170】
また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
【0171】
画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
【0172】
制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
【0173】
また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
【0174】
カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
【0175】
ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
【0176】
以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡１１１００のカメラヘッド１１１０２に設けられた撮像部１１４０２に好適に適用され得る。撮像部１１４０２に本開示に係る技術を適用することにより、撮像部１１４０２を小型化もしくは高精細化することができるので、小型もしくは高精細な内視鏡１１１００を提供することができる。
【0177】
以上、実施の形態およびその変形例、適用例ならびに応用例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
【0178】
また、例えば、本開示は以下のような構成を取ることができる。
（１）
光電変換を行う複数のセンサ画素を含む画素領域を有する第１基板と、
１または複数の前記センサ画素ごとに１つずつ設けられ、前記センサ画素から出力された電荷に基づく画素信号を出力する複数の読み出し回路を有する第２基板と、
前記センサ画素および前記読み出し回路を制御する制御回路を有する第３基板と
を備え、
前記第１基板、前記第２基板および前記第３基板は、この順に積層され、
前記第１基板および前記第２基板からなる積層体は、層間絶縁膜と、前記層間絶縁膜内であって、かつ前記画素領域と対向する領域に設けられた複数の第１接合電極とを有し、
前記センサ画素および前記読み出し回路は、前記第１接合電極同士の接合によって互いに電気的に接続されている
撮像装置。
（２）
前記積層体は、前記画素領域の周辺の領域に、複数の第１貫通配線を有し、
前記制御回路は、複数の前記第１貫通配線を介して前記センサ画素および前記読み出し回路を制御する
（１）に記載の撮像装置。
（３）
前記積層体は、前記層間絶縁膜内であって、かつ前記画素領域と対向する領域に、前記読み出し回路ごとに１つずつ設けられた複数の第２貫通配線を有し、
各前記第２貫通配線は、前記第１基板および前記第２基板の少なくとも一方において基準電位となる領域に電気的に接続されている
（１）または（２）に記載の撮像装置。
（４）
前記積層体は、前記層間絶縁膜内であって、かつ前記画素領域と対向する領域に、複数の前記第１接合電極の各々に電気的に接続された複数の第３貫通配線を有し、
各前記第２貫通配線は、複数の前記第３貫通配線において互いに隣接する２つの前記第３貫通配線の間隙に配置されている
（３）に記載の撮像装置。
（５）
前記積層体は、前記層間絶縁膜内に、各前記第２貫通配線に電気的に接続された配線電極を有し、
前記配線電極は、各前記第１接合電極を囲むように格子状に形成されている
（４）に記載の撮像装置。
（６）
前記配線電極は、複数の前記センサ画素の第１配列方向に延在する複数の第１接合配線と、複数の前記センサ画素の第２配列方向に延在する複数の第２接合配線とが互いに交差するように同一面内に形成された格子形状となっている
（５）に記載の撮像装置。
（７）
前記配線電極は、複数の前記センサ画素の配列方向と交差する第１方向に延在する複数の第１接合配線と、複数の前記センサ画素の配列方向に交差するとともに前記第１方向とも交差する第２方向に延在する複数の第２接合配線とが互いに交差するように同一面内に形成された格子形状となっている
（５）に記載の撮像装置。
（８）
前記積層体は、前記層間絶縁膜内に、複数の前記第２貫通配線の各々に電気的に接続された複数の第２接合電極を有し、
複数の前記第２接合電極は、複数の前記第１接合電極において互いに隣接する２つの前記第１接合電極の間隙に配置されている
（４）に記載の撮像装置。
（９）
各前記読み出し回路は、オペアンプを含む負帰還回路を有する
（１）ないし（８）のいずれか一項に記載の撮像装置。
（１０）
前記第１基板の基準電位が前記第２基板の基準電位よりも低くなっている
（９）に記載の撮像装置。
（１１）
前記積層体は、前記画素領域の周辺の領域に、複数の第４貫通配線を有し、
前記第３基板は、負昇圧回路を有し、
前記負昇圧回路は、複数の前記第４貫通配線を介して前記第１基板の基準電位を制御することにより、前記第１基板の基準電位を、前記第２基板の基準電位よりも低くする
（１０）に記載の撮像装置。
（１２）
前記積層体は、前記層間絶縁膜内に、複数の前記第２貫通配線の各々に電気的に接続されると共に、複数の前記第１接合電極において、互いに隣接する２つの前記第１接合電極の間隙に配置される複数の配線電極を有し、
複数の前記第１接合電極および複数の前記配線電極は、２種以上の形状を有する
（３）ないし（１１）のいずれか一項に記載の撮像装置。
（１３）
複数の前記第１接合電極および複数の前記配線電極の少なくとも一部は、互いに異なる２種類の形状を有する
（１２）に記載の撮像装置。
（１４）
複数の前記配線電極は、少なくとも一部が複数の前記第１接合電極よりも短く、
前記第１基板側および前記第２基板側の対向する各前記配線電極は、間に前記層間絶縁膜を有する
（１２）または（１３）に記載の撮像装置。
（１５）
複数の前記配線電極は、前記第１基板側と前記第２基板側とで、長さおよび幅の少なくとも一方が互いに異なっており、
前記第１基板側および前記第２基板側の対向する各前記配線電極は、間に前記層間絶縁膜を有する
（１２）ないし（１４）のいずれか一項に記載の撮像装置。
（１６）
前記第１基板側の複数の前記配線電極および前記第２基板側の複数の前記配線電極は、一方が前記第１基板と前記第２基板との接合面に露出し、他方が該層間絶縁膜内に形成されている
（１５）に記載の撮像装置。
（１７）
光電変換を行う複数のセンサ画素を含む画素領域を有する第１基板と、
１または複数の前記センサ画素ごとに１つずつ設けられ、前記センサ画素から出力された電荷に基づく画素信号を出力する複数の読み出し回路と、前記センサ画素および前記読み出し回路を制御する制御回路とを有する第２基板と
を備え、
前記第１基板および前記第２基板は、互いに積層され、
前記第１基板および前記第２基板からなる積層体は、層間絶縁膜と、前記層間絶縁膜内であって、かつ前記画素領域と対向する領域に設けられた複数の第１接合電極とを有し、
前記センサ画素および前記読み出し回路は、前記第１接合電極同士の接合によって互いに電気的に接続されている
撮像装置。
（１８）
前記積層体は、前記画素領域の周辺の領域に、複数の第１貫通配線を有し、
前記制御回路は、複数の前記第１貫通配線を介して前記センサ画素を制御する
（１７）に記載の撮像装置。
（１９）
前記積層体は、前記層間絶縁膜内であって、かつ前記画素領域と対向する領域に、前記読み出し回路ごとに１つずつ設けられた複数の第２貫通配線を有し、
各前記第２貫通配線は、前記第１基板および前記第２基板の少なくとも一方において基準電位となる領域に電気的に接続されている
（１７）または（１８）に記載の撮像装置。
（２０）
前記積層体は、前記層間絶縁膜内であって、かつ前記画素領域と対向する領域に、複数の前記第１接合電極の各々に電気的に接続された複数の第３貫通配線を有し、
各前記第２貫通配線は、複数の前記第３貫通配線において互いに隣接する２つの前記第３貫通配線の間隙に配置されている
（１９）に記載の撮像装置。
（２１）
前記積層体は、前記層間絶縁膜内に、各前記第２貫通配線に電気的に接続された配線電極を有し、
前記配線電極は、各前記第１接合電極を囲むように格子状に形成されている
（２０）に記載の撮像装置。
（２２）
前記配線電極は、複数の前記センサ画素の第１配列方向に延在する複数の第１接合配線と、複数の前記センサ画素の第２配列方向に延在する複数の第２接合配線とが互いに交差するように同一面内に形成された格子形状となっている
（２１）に記載の撮像装置。
（２３）
前記配線電極は、複数の前記センサ画素の配列方向と交差する第１方向に延在する複数の第１接合配線と、複数の前記センサ画素の配列方向に交差するとともに前記第１方向とも交差する第２方向に延在する複数の第２接合配線とが互いに交差するように同一面内に形成された格子形状となっている
（２１）に記載の撮像装置。
（２４）
前記積層体は、前記層間絶縁膜内に、複数の前記第２貫通配線の各々に電気的に接続された複数の第２接合電極を有し、
複数の前記第２接合電極は、複数の前記第１接合電極において互いに隣接する２つの前記第１接合電極の間隙に配置されている
（２０）に記載の撮像装置。
（１）
光電変換を行う複数のセンサ画素を含む画素領域を有する第１基板と、
１または複数の前記センサ画素ごとに１つずつ設けられ、前記センサ画素から出力された電荷に基づく画素信号を出力する複数の読み出し回路を有する第２基板と、
前記センサ画素および前記読み出し回路を制御する制御回路を有する第３基板と
を備え、
前記第１基板、前記第２基板および前記第３基板は、この順に積層され、
前記第１基板および前記第２基板からなる積層体は、層間絶縁膜と、前記層間絶縁膜内であって、かつ前記画素領域と対向する領域に設けられた複数の第１接合電極とを有し、
前記センサ画素および前記読み出し回路は、前記第１接合電極同士の接合によって互いに電気的に接続されている
撮像装置。
（２）
前記積層体は、前記画素領域の周辺の領域に、複数の第１貫通配線を有し、
前記制御回路は、複数の前記第１貫通配線を介して前記センサ画素および前記読み出し回路を制御する
（１）に記載の撮像装置。
（３）
前記積層体は、前記層間絶縁膜内であって、かつ前記画素領域と対向する領域に、前記読み出し回路ごとに１つずつ設けられた複数の第２貫通配線を有し、
各前記第２貫通配線は、前記第１基板および前記第２基板の少なくとも一方において基準電位となる領域に電気的に接続されている
（１）または（２）に記載の撮像装置。
（４）
前記積層体は、前記層間絶縁膜内であって、かつ前記画素領域と対向する領域に、複数の前記第１接合電極の各々に電気的に接続された複数の第３貫通配線を有し、
各前記第２貫通配線は、複数の前記第３貫通配線において互いに隣接する２つの前記第３貫通配線の間隙に配置されている
（３）に記載の撮像装置。
（５）
前記積層体は、前記層間絶縁膜内に、各前記第２貫通配線に電気的に接続された配線電極を有し、
前記配線電極は、各前記第１接合電極を囲むように格子状に形成されている
（４）に記載の撮像装置。
（６）
前記配線電極は、複数の前記センサ画素の第１配列方向に延在する複数の第１接合配線と、複数の前記センサ画素の第２配列方向に延在する複数の第２接合配線とが互いに交差するように同一面内に形成された格子形状となっている
（５）に記載の撮像装置。
（７）
前記配線電極は、複数の前記センサ画素の配列方向と交差する第１方向に延在する複数の第１接合配線と、複数の前記センサ画素の配列方向に交差するとともに前記第１方向とも交差する第２方向に延在する複数の第２接合配線とが互いに交差するように同一面内に形成された格子形状となっている
（５）に記載の撮像装置。
（８）
前記積層体は、前記層間絶縁膜内に、複数の前記第２貫通配線の各々に電気的に接続された複数の第２接合電極を有し、
複数の前記第２接合電極は、複数の前記第１接合電極において互いに隣接する２つの前記第１接合電極の間隙に配置されている
（４）に記載の撮像装置。
（９）
各前記読み出し回路は、オペアンプを含む負帰還回路を有する
（１）ないし（８）のいずれか一項に記載の撮像装置。
（１０）
前記第１基板の基準電位が前記第２基板の基準電位よりも低くなっている
（９）に記載の撮像装置。
（１１）
前記積層体は、前記画素領域の周辺の領域に、複数の第４貫通配線を有し、
前記第３基板は、負昇圧回路を有し、
前記負昇圧回路は、複数の前記第４貫通配線を介して前記第１基板の基準電位を制御することにより、前記第１基板の基準電位を、前記第２基板の基準電位よりも低くする
（１０）に記載の撮像装置。
（１２）
前記積層体は、前記層間絶縁膜内に、複数の前記第２貫通配線の各々に電気的に接続されると共に、複数の前記第１接合電極において、互いに隣接する２つの前記第１接合電極の間隙に配置される複数の配線電極を有し、
複数の前記第１接合電極および複数の前記配線電極は、２種以上の形状を有する
（３）ないし（１１）のいずれか一項に記載の撮像装置。
（１３）
複数の前記第１接合電極および複数の前記配線電極の少なくとも一部は、互いに異なる２種類の形状を有する
（１２）に記載の撮像装置。
（１４）
複数の前記配線電極は、少なくとも一部が複数の前記第１接合電極よりも短く、
前記第１基板側および前記第２基板側の対向する各前記配線電極は、間に前記層間絶縁膜を有する
（１２）または（１３）に記載の撮像装置。
（１５）
複数の前記配線電極は、前記第１基板側と前記第２基板側とで、長さおよび幅の少なくとも一方が互いに異なっており、
前記第１基板側および前記第２基板側の対向する各前記配線電極は、間に前記層間絶縁膜を有する
（１２）ないし（１４）のいずれか一項に記載の撮像装置。
（１６）
前記第１基板側の複数の前記配線電極および前記第２基板側の複数の前記配線電極は、一方が前記第１基板と前記第２基板との接合面に露出し、他方が該層間絶縁膜内に形成されている
（１５）に記載の撮像装置。
（１７）
光電変換を行う複数のセンサ画素を含む画素領域を有する第１基板と、
１または複数の前記センサ画素ごとに１つずつ設けられ、前記センサ画素から出力された電荷に基づく画素信号を出力する複数の読み出し回路と、前記センサ画素および前記読み出し回路を制御する制御回路とを有する第２基板と
を備え、
前記第１基板および前記第２基板は、互いに積層され、
前記第１基板および前記第２基板からなる積層体は、層間絶縁膜と、前記層間絶縁膜内であって、かつ前記画素領域と対向する領域に設けられた複数の第１接合電極とを有し、
前記センサ画素および前記読み出し回路は、前記第１接合電極同士の接合によって互いに電気的に接続されている
撮像装置。
（１８）
前記積層体は、前記画素領域の周辺の領域に、複数の第１貫通配線を有し、
前記制御回路は、複数の前記第１貫通配線を介して前記センサ画素を制御する
（１７）に記載の撮像装置。
（１９）
前記積層体は、前記層間絶縁膜内であって、かつ前記画素領域と対向する領域に、前記読み出し回路ごとに１つずつ設けられた複数の第２貫通配線を有し、
各前記第２貫通配線は、前記第１基板および前記第２基板の少なくとも一方において基準電位となる領域に電気的に接続されている
（１７）または（１８）に記載の撮像装置。
（２０）
前記積層体は、前記層間絶縁膜内であって、かつ前記画素領域と対向する領域に、複数の前記第１接合電極の各々に電気的に接続された複数の第３貫通配線を有し、
各前記第２貫通配線は、複数の前記第３貫通配線において互いに隣接する２つの前記第３貫通配線の間隙に配置されている
（１９）に記載の撮像装置。
（２１）
前記積層体は、前記層間絶縁膜内に、各前記第２貫通配線に電気的に接続された配線電極を有し、
前記配線電極は、各前記第１接合電極を囲むように格子状に形成されている
（２０）に記載の撮像装置。
（２２）
前記配線電極は、複数の前記センサ画素の第１配列方向に延在する複数の第１接合配線と、複数の前記センサ画素の第２配列方向に延在する複数の第２接合配線とが互いに交差するように同一面内に形成された格子形状となっている
（２１）に記載の撮像装置。
（２３）
前記配線電極は、複数の前記センサ画素の配列方向と交差する第１方向に延在する複数の第１接合配線と、複数の前記センサ画素の配列方向に交差するとともに前記第１方向とも交差する第２方向に延在する複数の第２接合配線とが互いに交差するように同一面内に形成された格子形状となっている
（２１）に記載の撮像装置。
（２４）
前記積層体は、前記層間絶縁膜内に、複数の前記第２貫通配線の各々に電気的に接続された複数の第２接合電極を有し、
複数の前記第２接合電極は、複数の前記第１接合電極において互いに隣接する２つの前記第１接合電極の間隙に配置されている
（２０）に記載の撮像装置。
【0179】
本開示の一実施の形態に係る撮像装置によれば、複数のセンサ画素を第１基板に形成し、複数の読み出し回路を第２基板に形成し、制御回路を第３基板に形成するようにしたので、ダイナミックレンジの更なる向上や、ノイズの更なる低減を実現することができる。
【符号の説明】
【0180】
１，２…撮像装置、３…撮像システム、１０…第１基板、１１…半導体基板、１２…センサ画素、１３…画素領域、１４…駆動配線、１５…ＦＤ貫通配線、１６…ＶＳＳ貫通配線、１７…ＦＤ接合電極、１８，１８ａ…ＶＳＳ接合電極、１８ｂ…配線、１９…絶縁膜、２０…第２基板、２１…半導体基板、２２…読み出し回路、２３…読み出し回路領域、２４…ＦＤ接合電極、２５，２５ａ…ＶＳＳ接合電極、２５ｂ…配線、２６…ＦＤ貫通配線、２７…ＶＳＳ貫通配線、２８…絶縁層、３０…第３基板、３１…半導体基板、３２…ロジック回路、３２ａ…垂直駆動回路、３２ｂ…カラム信号処理回路、３２ｃ…水平駆動回路、３２ｄ…システム制御回路、３３…昇圧回路、３４…負昇圧回路、３６…絶縁層、４０…カラーフィルタ層、４１…ｐウェル領域、４２…貫通配線、４３…貫通配線、４４…貫通配線、４５，４６…貫通配線、４５ａ，４６ａ，４７ａ…開口部、４５ｂ，４６ｂ，４７ｂ…接続パッド、４５ｃ，４６ｃ，４７ｃ…貫通配線、４５ｄ，４６ｄ，４７ｄ…接続パッド、５０…受光レンズ、５１，６１…ゲート絶縁膜、５２，６２…ゲート電極、５３，６３…サイドウォール層、５４，６４…シリコン酸化膜、５５，６５…シリコン窒化膜、５６，６６…絶縁層、５７，５８，６７，６８…貫通配線、６９…不純物拡散領域、７１，７２，７３，７４…絶縁層、８０…第２基板、ＡＭＰ…増幅トランジスタ、Ｃｆ…帰還容量、Ｃｆｄ…容量、ＦＤ…フローティングディフュージョン、ＰＤ，ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４，ＰＤ５，ＰＤ６，ＰＤ７，ＰＤ８…フォトダイオード、ＲＳＴ…リセットトランジスタ、ＳＥＬ…選択トランジスタ、ＴＲ，ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４，ＴＲ５，ＴＲ６，ＴＲ７，ＴＲ８…転送トランジスタ、ＶＤＤ…電源電位、ＶＳＳ，ＶＳＳ１，ＶＳＳ２…基準電位、ＶＳＬ…垂直信号線。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図7A】
【図7B】
【図7C】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30A】
【図30B】
【図30C】
【図30D】
【図30E】
【図30F】
【図30G】
【図30H】
【図30I】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】