特許 7453063 半導体装置の製造方法および半導体装置の検査方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-03-11

(45)【発行日】2024-03-19

(54)【発明の名称】半導体装置の製造方法および半導体装置の検査方法

(51)【国際特許分類】

   H01L 21/66 20060101AFI20240312BHJP

   G01R 31/26 20200101ALI20240312BHJP

   H01L 21/336 20060101ALI20240312BHJP

   H01L 29/78 20060101ALI20240312BHJP

   H01L 29/861 20060101ALI20240312BHJP

   H01L 29/868 20060101ALI20240312BHJP

【ＦＩ】

H01L21/66 H

G01R31/26 A

G01R31/26 B

G01R31/26 C

H01L29/78 658L

H01L29/91 Z

【請求項の数】 7

(21)【出願番号】P 2020095810

(22)【出願日】2020-06-02

(65)【公開番号】P2021190600

(43)【公開日】2021-12-13

【審査請求日】2023-02-02

(73)【特許権者】

【識別番号】000233273

【氏名又は名称】株式会社 日立パワーデバイス

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】藤田 隆誠

(72)【発明者】

【氏名】三木 浩史

(72)【発明者】

【氏名】毛利 友紀

【審査官】安田 雅彦

(56)【参考文献】

【文献】特開２０１３－００８８６９（ＪＰ，Ａ）

【文献】特開２０１１－１００９６４（ＪＰ，Ａ）

【文献】特開２０１８－１１９８６２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／６６

Ｇ０１Ｒ ３１／２６－３１／３１９３

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２１／３３１

Ｈ０１Ｌ ２９／８６１－２９／８８５

Ｈ０１Ｌ ２１／３２９

Ｈ０１Ｌ ２１／０６

(57)【特許請求の範囲】

【請求項1】

（ａ）半導体ウエハに第１半導体素子を形成する工程、
（ｂ）電気的特性の測定により前記第１半導体素子の特性を測定する工程、
（ｃ）前記（ｂ）工程の後、前記半導体ウエハから、前記第１半導体素子を含む半導体チップを切り出す工程、
（ｄ）（ｃ）工程の後、前記（ｂ）工程の測定結果に基づき、前記半導体チップの良品の選別を行う工程、
（ｅ）（ｄ）工程の後、第１温度で前記第１半導体素子に第１電圧を印加した際に流れる第１漏れ電流を測定する工程、
（ｆ）（ｄ）工程の後、第２温度で前記第１半導体素子に前記第１電圧を印加した際に流れる第２漏れ電流を測定する工程、
（ｇ）前記（ｅ）および（ｆ）工程の後、前記第１漏れ電流に対する前記第２漏れ電流の比率を算出する工程、
（ｈ）前記（ｇ）工程の後、前記比率が一定値以上の前記第１半導体素子を備えた前記半導体チップを良品として選別する工程、
（ｉ）前記（ｈ）工程の後、前記半導体チップをパッケージングすることで製品を製造する工程、
（ｊ）前記（ｉ）工程の後、電気的特性の測定による前記製品の検査を行うことで、良品を選別する工程、
を有し、
前記第２温度は、前記第１温度より高い、半導体装置の製造方法。

【請求項2】

請求項１記載の半導体装置の製造方法において、
前記第１半導体素子は、ダイオード、ＭＯＳＦＥＴまたはＩＧＢＴである、半導体装置の製造方法。

【請求項3】

請求項１記載の半導体装置の製造方法において、
前記第１半導体素子は、ゲート、ソースおよびドレインを備えたＭＯＳＦＥＴであり、
前記（ｅ）工程で前記第１漏れ電流を測定するとき、および、前記（ｆ）工程で前記第２漏れ電流を測定するときのそれぞれにおいて、前記ゲートは、前記ソースと短絡され、または、０Ｖが印加される、半導体装置の製造方法。

【請求項4】

請求項１記載の半導体装置の製造方法において、
前記比率は、前記第１漏れ電流に対する前記第２漏れ電流の第１変化率であり、
前記（ｈ）工程では、前記第１変化率が１．０１以上の前記第１半導体素子を備えた前記半導体チップを良品として選別する、半導体装置の製造方法。

【請求項5】

請求項１記載の半導体装置の製造方法において、
（ａ１）複数の第２半導体素子を形成する工程、
（ｂ１）前記第１温度で前記複数の第２半導体素子に前記第１電圧を印加した際に流れる第３漏れ電流を測定する工程、
（ｃ１）前記第２温度で前記複数の第２半導体素子に前記第１電圧を印加した際に流れる第４漏れ電流を測定する工程、
（ｄ１）前記（ａ１）、（ｂ１）および（ｃ１）工程の後、前記第３漏れ電流に対する前記第４漏れ電流の第２変化率を算出する工程、
をさらに有し、
前記比率は、前記第１漏れ電流に対する前記第２漏れ電流の第１変化率であり、
前記（ｈ）工程では、前記（ｄ１）工程で得られた複数の前記第２変化率の平均値と、前記第１変化率との差が、複数の前記第２変化率の標準偏差の３倍以下である前記第１半導体素子を備えた前記半導体チップを良品として選別する、半導体装置の製造方法。

【請求項6】

（ａ）半導体ウエハに半導体素子を形成する工程、
（ｂ）電気的特性の測定により前記半導体素子の特性を測定する工程、
（ｃ）前記（ｂ）工程の後、前記半導体ウエハから、前記半導体素子を含む半導体チップを切り出す工程、
（ｄ）（ｃ）工程の後、前記（ｂ）工程の測定結果に基づき、前記半導体チップの良品の選別を行う工程、
（ｅ）（ｄ）工程の後、第１温度で前記半導体素子に第１漏れ電流を流した際に印加した第１電圧を測定する工程、
（ｆ）（ｄ）工程の後、第２温度で前記半導体素子に前記第１漏れ電流を流した際に印加した第２電圧を測定する工程、
（ｇ）前記（ｅ）および（ｆ）工程の後、前記第１電圧に対する前記第２電圧の比率を算出する工程、
（ｈ）前記（ｇ）工程の後、前記比率が一定値以上の前記半導体素子を備えた前記半導体チップを良品として選別する工程、
（ｉ）前記（ｈ）工程の後、前記半導体チップをパッケージングすることで製品を製造する工程、
（ｊ）前記（ｉ）工程の後、電気的特性の測定による前記製品の検査を行うことで、良品を選別する工程、
を有し、
前記第２温度は、前記第１温度より高い、半導体装置の製造方法。

【請求項7】

請求項６記載の半導体装置の製造方法において、
前記半導体素子は、ダイオード、ＭＯＳＦＥＴまたはＩＧＢＴである、半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体装置の製造方法および半導体装置の検査方法に関し、特に、半導体装置の良品の選別に利用できるものである。

【背景技術】

【0002】

半導体デバイスの良品検査工程における耐電圧試験では、半導体デバイスに所定の電圧を印加した際の漏れ電流、または半導体デバイスに所定の電流を印加した際の電圧観測値などにより、良品判定の基準が定められる。

【0003】

特許文献１（特開２０１８－１１９８６２号公報）には、トレンチゲート構造を有する半導体装置を製造した後、第１温度における第１しきい値電圧と、第２温度における第２しきい値電圧とをそれぞれ算出し、第１しきい値電圧と第２しきい値電圧との差から良品判別を行うことが記載されている。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１８－１１９８６２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

半導体チップに対して良品検査を行った際に不良を発見できず、当該半導体チップをディスクリートパッケージまたはモジュールなどに組立てた後、製品検査で不良と判別されることがある。組立てた後にチップ不良が判明すると、組立時に共に搭載された他のチップも巻き添えで廃棄され、半導体装置の製造コストが増大する。

【0006】

組立て前の半導体チップの良品検査は２５℃などの特定の温度で実施されることが多い。しかし、その検査の結果のみでは、漏れ電流が増加する半導体チップを判別できない場合がある。

【0007】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0008】

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

【0009】

代表的な実施の形態による半導体装置の製造方法は、（ａ）第１半導体素子を形成する工程、（ｂ）第１温度で前記第１半導体素子に第１電圧を印加した際に流れる第１漏れ電流を測定する工程、（ｃ）第２温度で前記第１半導体素子に前記第１電圧を印加した際に流れる第２漏れ電流を測定する工程、（ｄ）前記（ａ）、（ｂ）および（ｃ）工程の後、前記第１漏れ電流と前記第２漏れ電流との比率を算出する工程、（ｅ）前記（ｄ）工程の後、前記比率が一定値以上の前記第１半導体素子を良品として選別する工程、を有するものである。

【発明の効果】

【0010】

代表的な実施の形態によれば、半導体装置の製造コストを低減できる。特に、リーク電流が発生するチップをモジュール組立前の検査工程で排除することができ、モジュール組立後の検査歩留を向上できる。

【図面の簡単な説明】

【0011】

【図1】実施の形態１の半導体装置の製造方法の概要を示すフローである。

【図2】漏れ電流の変化率を表す式である。

【図3】実施の形態１の半導体装置の製造方法を示すフローである。

【図4】漏れ電流の温度特性を示すグラフである。

【図5】良品判定基準の選定例を説明するグラフである。

【図6】実施の形態１の変形例１である半導体装置の製造方法に係るダイオードの構造を示す断面図である。

【図7】実施の形態１の変形例２である半導体装置の製造方法に係るＭＯＳＦＥＴの構造を示す断面図である。

【図8】実施の形態１の変形例３である半導体装置の製造方法に係る縦型ＭＯＳＦＥＴの構造を示す断面図である。

【図9】実施の形態１の変形例４である半導体装置の製造方法に係るＩＧＢＴの構造を示す断面図である。

【図10】実施の形態１の変形例５である半導体装置の製造方法を示すフローである。

【図11】実施の形態１の変形例６である半導体装置の製造方法を示すフローである。

【図12】実施の形態２の半導体装置の製造方法の概要を示すフローである。

【図13】漏れ電流と絶対温度の逆数との関係を示すグラフである。

【図14】活性化エネルギーを表す式である。

【図15】漏れ電流の変化率と活性化エネルギーとの関係を示すグラフである。

【図16】活性化エネルギーを表す式である。

【図17】実施の形態３の半導体装置の製造方法の概要を示すフローである。

【発明を実施するための形態】

【0012】

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。

【0013】

また、符号「^－」および「^＋」は、導電型がＮ型またはＰ型の不純物の相対的な濃度を表しており、例えばＮ型不純物の場合は、「Ｎ^－－」「Ｎ^－」、「Ｎ」、「Ｎ^＋」、「Ｎ^＋＋」の順に不純物濃度が高くなる。

【0014】

（実施の形態１）
ここでは、半導体デバイスを、デバイスまたは半導体素子と呼ぶ。また、本願でいう漏れ電流とは、半導体素子がオフ状態である場合に、半導体素子に流れる電流を指す。ここでいうオフ状態とは、半導体素子の状態であって、半導体素子の印加電圧が、しきい値電圧未満である状態を指す。つまり、半導体素子に漏れ電流が流れていても、半導体素子の印加電圧がしきい値電圧未満であれば、半導体素子はオフ状態である。

【0015】

＜改善の余地の詳細＞
以下に、改善の余地の詳細について説明する。

【0016】

半導体チップ（以下、単にチップと呼ぶ）の良品検査において不良判定となる要因には、デバイス構造の欠損および結晶欠陥がある。ただし、これらの欠損などの程度によっては、基準を満たすレベルの漏れ電流に留まることもある。一方で、単純に製造プロセスの面内ばらつきなどにより、通常よりも漏れ電流が高めとなるチップも現れる。

【0017】

上記のように漏れ電流が生じるチップであっても、基準を満たせば検査を通過し、その後にディスクリートパッケージまたはモジュールなどに組立てられる。しかし、前者のチップ、つまりデバイス構造欠損または結晶欠陥により漏れ電流が増加しているものは、組立後の製品検査で不良と判別される可能性が高い。組立時に複数のチップが搭載される場合には、組立て後に不良と判定されると、当該チップのみならず他のチップも巻き添えで廃棄されることが考えられる。

【0018】

組立て前のチップの良品検査は２５℃などの特定の温度で実施されることが考えられる。しかし、その検査の結果のみでは、デバイス構造欠損による漏れ電流の増加と、製造プロセスに起因するデバイス特性の面内ばらつきによる漏れ電流の増加との区別がつかない。

【0019】

つまり、デバイス構造欠損による漏れ電流の増加を組立て前のチップの良品検査で判定できない場合、組立後にチップの不良が判明し、複数のチップと共に廃棄される。すなわち、リーク電流が発生するチップをモジュール組立前の検査工程で排除することができず、モジュール組立後の検査歩留が低下し、半導体装置の製造コストが増大する。

【0020】

以上より、モジュール組立前の良品検査工程の信頼性を向上させ、モジュール組立後の検査歩留を向上させ、これにより半導体装置の製造コストを低減する観点から、改善の余地が存在する。

【0021】

そこで、本実施の形態１では、上述した第改善の余地を解決する工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明する。

【0022】

＜半導体装置の製造方法および検査方法＞
以下、本実施の形態の半導体装置の製造方法および検査方法について、図１～図５を用いて説明する。図１は、本実施の形態の半導体装置の製造方法の概要を示すフローである。図２は、漏れ電流の変化率を表す式である。図３は、本実施の形態の半導体装置の製造方法を示すフローである。図４は、漏れ電流の温度特性を示すグラフである。図５は、良品判定基準の選定例を説明するグラフである。

【0023】

まず、本実施の形態の概要を説明する。図１のフローには、本実施の形態の半導体装置の製造方法の主要な構成を示している。

【0024】

本実施の形態では、図１のステップＳ１およびステップＳ２に示すように、半導体素子に対し、順に、第１温度での漏れ電流測定と、第２温度での漏れ電流測定とを行う。第１温度は、例えば常温（室温）である。ここでいう常温（室温）は、例えば２５℃、２７℃または３０℃などである。第２温度は、例えば半導体装置の絶対最大定格などの温度である。また、第１温度を絶対最大定格温度とし、第２温度を常温としてもよい。つまり、第１温度と第２温度はいずれが高くてもよい。このように、複数の温度で漏れ電流を測定する。測定温度の種類が多いほど時間がかかるため、漏れ電流の温度の相関データを積み、測定温度は２点のみにすることが望ましい。

【0025】

ステップＳ１およびステップＳ２のそれぞれでは、互いに異なる温度条件にて、所定の電圧を半導体素子に印加し、その際に流れる漏れ電流を測定する。つまり、ステップＳ１およびステップＳ２のそれぞれで印加する電圧（第１電圧）は同一である。

【0026】

次に、ステップＳ１で測定した第１漏れ電流とステップＳ２で測定した第２漏れ電流との比率を算出する工程を行う（ステップＳ３）。ここでは、上記２つの電流値を用いて、単位温度当たりの漏れ電流の変化率を算出する。この変化率（比率）は、ステップＳ１での測定結果である第１漏れ電流に対する、ステップＳ２での測定結果である第２漏れ電流の変化率である。具体的には、例えば、１℃当たりの漏れ電流の変化率を算出する。

【0027】

次に、比率（漏れ電流の変化率）が一定値（しきい値）以上のチップのみを良品として選別する（ステップＳ４）。ここでいう一定値は、例えば、実測データを基に予め決定された値とする。また、ここで行う選別は良品か否かを判別することを意味する。ただし、良品として判別されなかったチップを廃棄する必要はなく、当該良品とは寿命などの性能が異なるチップとして他の製品に使用されてもよい。つまり、ここで行う選別は、等級（品質）の仕分けであってもよい。

【0028】

本発明における漏れ電流とは、本来は電流が流れないことが理想である時に、実際に流れる電流を指す。例えば、ダイオードは、アノードに正電圧を印加した際に電流が流れ、カソードに正電圧を印加した際は電流が流れないことが理想のデバイスである。このため、カソードに正電圧を印加した際に実際に流れる電流を漏れ電流として扱う。ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の場合は、ドレインに正電圧が印加されている状態でゲートに一定値以上の正電圧を印加した場合に、ドレインからソースへと電流が流れるのが通常である。ゲート電圧が一定値未満または負の場合にドレインからソースへ流れる電流は、漏れ電流である。この漏れ電流の測定の一例として、ドレインに所定の電圧を印加する。このとき、ゲートはソースと短絡され、または、ゲートには０Ｖが印加される。

【0029】

ゲートには、ゲート電圧切替えに伴い過渡的に流れるものを除けば電流が流れないことが理想である。このため、ゲートを流れる電流は、電圧の印加状態によらず「漏れ電流」となる。こちらも、ドレインとソースとを短絡するか、またはドレイン・ソース間電圧を０Ｖとするなどで測定可能である。漏れ電流の測定は、例えば、絶対最大定格電圧を印加した際に流れる電流値を測定する。

【0030】

図１は本実施の形態の特徴的な部分のみを記載したものである。すなわち、図１に示す４つの工程は、本実施の形態の半導体装置の製造方法のうち、本実施の形態の半導体装置の検査方法の主要な工程を表したものである。

【0031】

ここでは、検査工程として漏れ電流を測定する工程のみを図示しているが、実際の検査工程では漏れ電流の他にも様々な特性検査が行われる。検査される特性としては、例えば、半導体素子がＭＯＳＦＥＴであれば、サブスレッショルド特性、伝達特性、出力特性およびゲート絶縁膜信頼性などが挙げられる。実際の選別では、これら全ての特性の検査が良品判定であり、さらに、本実施の形態では、漏れ電流の変化率が一定以上となるチップを良品として選別する良品判定を行う。すなわち、一連の製造工程の中に、図１に示す４つの検査工程が含まれていればよい。

【0032】

半導体素子の温度を変化させるには、半導体素子を乗せるステージの温度を変化させる方法と、既に別の温度となっているステージに半導体素子を移動させる方法との２通りがある。いずれにしても半導体素子の温度変化には時間がかかるため、まず第１温度にて漏れ電流を含めた全て特性を測定し、第２温度まで変化させた後、再度漏れ電流を含めた全ての特性を測定するのが望ましい。

【0033】

温度１℃変化当たりの漏れ電流の変化率Ｒは、温度Ｔ１の時の漏れ電流をＩ１、温度Ｔ２の時の漏れ電流をＩ２とすると、図２に示す式１で表される。ただし、式１では、Ｔ２＞Ｔ１とする。仮にこの値が１．０１となった場合は、１℃の上昇につき漏れ電流が１．０１倍になることを意味する。

【0034】

次に、本実施の形態のより具体的な製造工程について、図３を用いて説明する。

【0035】

ここでは、まず、半導体ウエハ（以下、単にウエハと呼ぶ）に、半導体素子（デバイス）を形成する（ステップＳ１１）。すなわち、円板状のウエハを用意した後、周知の方法を用いて、半導体素子を半導体ウエハに形成する。半導体素子は、変形例において後述するように、ダイオードまたはＭＯＳＦＥＴなどであり、各素子は、ウエハ内の半導体領域、または、当該半導体領域と半導体基板上の電極などとの組み合わせにより構成される。

【0036】

ウエハの主面には、規定のレイアウトで１または複数の半導体素子が形成された領域であって、後のダイシング工程で１つのチップとなるチップ領域が、行列状に複数並んで配置される。

【0037】

次に、ウエハ状態（ダイシングしていない状態）のまま、第１温度にて漏れ電流を含めた全ての特性（半導体素子の諸特性）を測定する（ステップＳ１２）。この工程内に、第１温度で漏れ電流を測定する工程（図１のステップＳ１）が含まれる。

【0038】

次に、第２温度にて漏れ電流を含めた全ての特性（半導体素子の諸特性）を測定する（ステップＳ１３）。この工程内に、第２温度で漏れ電流を測定する工程（図１のステップＳ２）が含まれる。

【0039】

次に、多数のチップ領域が並ぶウエハから、それぞれのチップごとに切り分けるダイシングを行う（ステップＳ１４）。すなわち、ウエハから、上記半導体素子を含むチップを切り出す。これにより、複数のチップが得られる。

【0040】

次に、ダイシングにて切り分けられた複数のチップから、良品チップのみを選別する（ステップＳ１５）。この選別では、ステップＳ１２およびステップＳ１３で得られた２つの漏れ電流の値から、１℃当たりの漏れ電流変化率を算出（図１のステップＳ３）し、変化率が一定値以上のチップのみを良品として選別する（図１のステップＳ４）。

【0041】

ここではダイシング工程（ステップＳ１４）の後に漏れ電流変化率の算出（図１のステップＳ３）および良品チップの選別（図１のステップＳ４）を行うことについて説明した。ただし、漏れ電流変化率の算出および良品チップの選別はダイシング工程の前に行われてもよい。つまり、ダイシング工程前に、ウエハに並ぶ複数のチップ領域そのそれぞれが良品であるか否かを制御装置に記憶し、ダイシング工程後に、制御装置に記憶された情報に基づき、良品であるチップを仕分ける作業を行ってもよい。

【0042】

ステップＳ１５において、漏れ電流変化率の他は、第１温度における漏れ電流の値が一定値未満かどうか、および、オン電圧が所定の範囲に収まっているかどうか、などを選別基準とし、全てを満たしたチップのみを次の工程に進める。

【0043】

次に、以上のようにして選別されたチップを、パッケージングする（ステップＳ１６）具体的には、当該チップをディスクリートパッケージまたはモジュールに実装して組み立てる。ここでは、当該チップを、異なる用途の他のチップなどと共に同一パッケージ内に組み立てることが考えられる。以下では、チップをディスクリートパッケージまたはモジュールに実装して組み立てることを、パッケージングまたはモジュール組立と呼ぶ場合がある。このパッケージングにより、最終的な製品を製造する。ただし、ここで行うパッケージングで製造される部品（素子）は最終的な製品でなくてもよい。

【0044】

次に、最終的な製品の状態で、良品検査（製品検査）を実施する（ステップＳ１７）。この良品検査では、電気的特性を含む諸特性の測定による当該製品の検査を行うことで、良品を選別する。

【0045】

以上の工程により、良品として選別された本実施の形態の半導体装置が完成する。

【0046】

＜本実施の形態の効果＞
改善の余地として上述したように、半導体装置の製造工程においては、所定の温度下でのみ検査を行う場合に、デバイス構造欠損による漏れ電流の増加を組立て前のチップの良品検査で判定することが困難である。このため、モジュール組立（パッケージング）前の良品検査工程の信頼性を向上させ、モジュール組立後の検査歩留を向上させることで、半導体装置の製造コストを低減することが重要である。

【0047】

本発明の効果の１つとして、モジュール組立後の製品検査工程の歩留(試験数に対する良品数の割合)が向上することが挙げられる。

【0048】

漏れ電流の変化率が一定値以上のチップのみを良品として選別する工程（図１のステップＳ４）において、良品と不良品とを分ける基準値は、実測データを基に決定することが望ましい。

【0049】

図４に、漏れ電流の測定結果の一例を示す。図４のグラフでは、縦軸を漏れ電流とし、横軸をウエハまたはチップの温度としている。ここでは、電流値の範囲は数桁に及ぶため、縦軸を対数軸としている。

【0050】

図４において白い丸で示したプロットは、温度が高くなるにつれて漏れ電流も増大する、正常品のものである。白い三角形のプロットは、比較的漏れ電流が大きいものの、温度依存性が上記白丸のプロットと同程度であるため、ばらつきの範囲内と考え、良品として選別できる。白い四角形のプロットは、２５℃における漏れ電流がさらに大きいものの、温度依存性がなく、１５０℃における漏れ電流は白い三角形のプロットと同程度である。しかし、白い四角形のプロットのように、温度依存性がないということは、通常の漏れ電流モデルとは異なる要因で漏れ電流が流れている可能性が疑われるため、本実施の形態においては不良品と判定する。

【0051】

電流変化率の判定基準値は、実測データを基に決定する際には、図５に示すような統計データを用いることが考えられる。図５は、１℃当たりの電流変化率の統計データの一例であり、横軸は電流変化率、縦軸はその電流変化率の発生頻度である。製品の量産においては多数のデータが取得でき、全てが同一の設計下で製造された場合は、全体の平均値付近が最大頻度となり、平均値から離れると裾を引くように発生頻度が低下することが多い。

【0052】

ここで、良品判定の基準値は、例えば、図５に示す値Ａ１のように、大多数のサンプルが取る電流変化率の分布から離れた位置を絶対値で指定することができる。また、値Ａ２のように、平均値から標準偏差の３倍離れた値で指定するなど、統計データから指定してもよい。

【0053】

つまり、あらかじめ複数の半導体素子から漏れ電流の第２変化率を複数取得する工程をさらに行う。具体的には、あらかじめ、複数の第２半導体素子を形成する工程を行う。そして、図１のステップＳ１～Ｓ３の工程を、それら複数の第２半導体素子のそれぞれに対し行う。つまり、第１温度で複数の第２半導体素子に第１電圧を印加した際に流れる第３漏れ電流を測定する工程、第２温度で複数の第２半導体素子に第１電圧を印加した際に流れる第４漏れ電流を測定する工程、第３漏れ電流に対する第４漏れ電流の第２変化率を算出する工程、をさらに有する。これにより、複数の第２変化率のサンプルが得られる。

【0054】

その後、第１半導体素子を形成する工程を行う。そして、図１のステップＳ１～Ｓ３の工程を、第１半導体素子に対し行う。つまり、第１温度で第１半導体素子に第１電圧を印加した際に流れる第１漏れ電流を測定する工程、第２温度で第１半導体素子に第１電圧を印加した際に流れる第２漏れ電流を測定する工程、第１漏れ電流に対する第２漏れ電流の第１変化率（比率）を算出する工程、を行う。そして、次に行う良品選別工程（図１のステップＳ４）では、複数の第２変化率の平均値と、第１変化率との差が、複数の第２変化率の標準偏差の３倍以下であるものを良品として選別する。

【0055】

半導体素子の漏れ電流は温度が高いほど大きくなる傾向があり、その変化率は、同一設計で製造された正常品であれば全て同じ値を取ることが理想となる。変化率がその値から大きく外れた場合は、何かしらの要因で漏れ電流の温度依存性が乱れていることが想定される。

【0056】

この要因としては、致命的にならない程度の機微な構造欠損または結晶欠陥などが挙げられる。例えば、第１温度での漏れ電流を多数のチップで測定すると一定のばらつきをもつことになり、全体平均よりやや大きめの漏れ電流値を示すチップも現れる。ただし、そのような大きめの漏れ電流値を示すチップが生じる原因が、製造プロセス上のばらつきであるのか、機微な構造欠損であるのか、判別は困難である。前者であれば問題ないが、後者の場合は、ウエハ状態での検査で合格してもパッケージング後の製品検査で不良となる可能性が高くなる。

【0057】

特に、複数のチップが共に搭載されるモジュールにおいては、他のチップまで巻き添えで廃棄される。また、チップをパッケージ内に実装する工程も無駄となる。このため、半導体装置の製造コストが増大する。

【0058】

こうした事態を防ぐには、第１温度とは異なる第２温度においても漏れ電流を測定し、漏れ電流の温度変化が正常品の傾向と異なるもの、すなわち、機微な構造欠損などによる漏れ電流の疑いがあるものを振るい落とすことが有効である。そこで、本実施の形態では、図１に示すように、第１温度および第２温度のそれぞれの条件で、所定の電圧を半導体素子に印加した際の漏れ電流を測定し、これにより得られた２つの漏れ電流の比率を算出した後、当該比率が一定値以上のチップを良品として選別している。

【0059】

これにより、パッケージング後の製品検査で不良となる原因を備えたチップを、パッケージング前の段階で良品でないものとして判別することができる。したがって、パッケージング後の検査歩留を向上させることができる。また、複数のチップが共に搭載されるモジュールにおいては、組立て後に他のチップが巻き添えで廃棄されることを防ぐことができる。また、パッケージング後の製品検査で不良となる原因を備えたチップを、パッケージ内に実装する工程を省略することができる。

【0060】

以上により、本実施の形態では、チップのモジュール内への組立前の良品検査工程の信頼性を向上させ、モジュール組立後の検査歩留を向上させることができ、これにより、半導体装置の製造コストを低減することができる。

【0061】

＜変形例１＞
ここで、チップに設けられた半導体素子が、ダイオードである場合について図６を用いて説明する。図１および図３を用いて説明した工程を行う点は、上述した実施の形態と同様である。図６は、本実施の形態の変形例１である半導体装置の製造方法に係るダイオードの構造を示す断面図である。

【0062】

図６に示すように、ダイオードはＮ^＋型の半導体基板１を有し、半導体基板１上には、順にＮ^－型の半導体層２、Ｐ型の半導体層３およびアノード電極４が積層されている。また、半導体基板１の下面は、カソード電極５により覆われている。

【0063】

アノード電極４とカソード電極５との間にＰＮ接合の電位障壁を超える正電圧が印加されると、半導体基板１およびＮ半導体層２に対して半導体層３の電位が高くなるため、アノード電極４からカソード電極５に向かって電流が流れる。

【0064】

アノード電極４とカソード電極５との間に負電圧が印加されると、電位障壁がより大きくなる方向に働き、電流は流れない。しかし実際には、ナノアンペアまたはそれ以下の微細な電流が流れており、これを漏れ電流と呼ぶ。負電圧が大きくなると漏れ電流も大きくなり、半導体層２および３のそれぞれの厚さ、または不純物濃度などにより決まる限界以上の電圧を印加すると、ダイオードが破壊される。

【0065】

半導体素子は、使用電圧を定め、それに基に設計、製造されるものであり、使用可能な最大電圧は定格電圧または絶対最大定格と呼ばれる。しかし、定格電圧以下の電圧を印加した場合も、ＰＮ接合に穴が空くなどの構造欠損がある場合はダイオードとして使用できないため、製品として出荷する前に検査を行い、良品のみを選別する。

【0066】

耐電圧に対する選別では、所定の電圧を印加した際に流れる漏れ電流が、事前に定められた合否判断基準値を超えたものを不良品とするのが通常である。これにより、構造欠損などにより大きな漏れ電流が流れたものは振るい落とされる。しかし、構造欠損の程度によっては基準値以下の漏れ電流に収まることもあり、その場合は検査を通過し、他の検査項目も合格となった場合はパッケージングされる。このように、漏れ電流が基準値内に収まる程度の機微な構造欠損であっても、パッケージング後の製品検査で不良となることがある。本実施の形態では、機微な構造欠損と、単なる製造ばらつきにより漏れ電流が高めになったものとを区別することができるため、製品検査の不良率が下がり、歩留が向上する。

【0067】

本変形例のように、半導体素子がダイオードである場合でも、図１～図５を用いて説明した実施の形態と同様の効果を得ることができる。

【0068】

＜変形例２＞
チップに設けられた半導体素子が、ＭＯＳＦＥＴである場合について図７を用いて説明する。ここでも、図１および図３を用いて説明した工程を行う。図７は、本実施の形態の変形例２である半導体装置の製造方法に係るＭＯＳＦＥＴの構造を示す断面図である。

【0069】

図７に示すように、ＭＯＳＦＥＴは、Ｐ型の半導体基板１２を有し、半導体基板１２の上面（主面）には、半導体基板１２内に亘ってＮ^＋型の半導体層１３が、互いに並んで形成されている。互いに離間して隣り合う半導体層１３同士の間の半導体基板１２上には、ゲート絶縁膜１４を介してゲート電極１５が形成されている。隣り合う半導体層１３のうち、一方は、半導体基板１２上に形成されたソース電極１６に電気的に接続され、他方は、半導体基板１２上に形成されたドレイン電極１７に電気的に接続されている。また、半導体基板１２の下面には、基板側電極１８に接続されている。

【0070】

ゲート電極１５とソース電極１６との間にしきい値電圧以上の正電圧が印加されると、ゲート絶縁膜１４近傍の半導体基板１２にＮチャネル領域が形成され、ドレイン電極１７とソース電極１６との間に電流が流れる。基板側電極１８は、ソース電極１６と電気的に接続して、さらにゼロ電位点に接続する。

【0071】

ゲート電圧が一定値未満あるいは負の場合は、Ｎチャネル領域が形成されないため、ドレインからソース、およびソースからドレインへの経路において、電流は流れない。しかし実際には、ダイオードと同様にナノアンペアまたはそれ以下の微細な漏れ電流が流れ、ドレインとソースとの間に物性的な限界を超える大きな電圧が印加されると、ＭＯＳＦＥＴが破壊される。したがって、定格電圧を定め、良品検査を実施する。

【0072】

ＭＯＳＦＥＴはダイオードと異なり３つの端子があり、残る１つであるゲートは、電極下に絶縁膜があるため、ゲートからソースへも、ゲートからドレインへも電流が流れないことが理想である。そのため、ゲートの漏れ電流についても良品検査が実施する。その一例としては、ドレインとソースとの間の電位差を０Ｖとするか、またはドレインとソースとを電気的に短絡し、ゲートとソースとの間に正電圧および負電圧の双方を印加して漏れ電流を測定する。

【0073】

本変形例のように、半導体素子がＭＯＳＦＥＴである場合でも、図１～図５を用いて説明した実施の形態と同様の効果を得ることができる。

【0074】

＜変形例３＞
チップに設けられた半導体素子が、縦型ＭＯＳＦＥＴである場合について図８を用いて説明する。ここでも、図１および図３を用いて説明した工程を行う。図８は、本実施の形態の変形例３である半導体装置の製造方法に係る縦型ＭＯＳＦＥＴの構造を示す断面図である。ここで説明に用いる縦型ＭＯＳＦＥＴは、ＤＭＯＳＦＥＴ（Double-Diffusion MOSFET）構造を有する。

【0075】

図８に示すように、縦型ＭＯＳＦＥＴは、Ｎ^＋型の半導体基板２４を有しており、半導体基板２４上には、Ｎ^－型の半導体層１９が形成されている。半導体層１９の上面（主面）には、半導体層１９内に亘ってＰ型の半導体層２０が、互いに離間して並んで形成されている。それぞれの半導体層２０の上面には、半導体層２０内に亘ってＮ^＋型の半導体層１３が形成されている。水平方向において互いに隣り合う半導体層１３同士の間に形成された半導体層１９、２０のそれぞれの上には、ゲート絶縁膜１４を介してゲート電極１５が形成されている。隣り合う半導体層１３のそれぞれは、半導体層１９上に形成されたソース電極１６に電気的に接続されている。また、半導体基板２４の下面は、ドレイン電極１７に接続されている。

【0076】

変形例２のＭＯＳＦＥＴと同様に、ゲート電極１５とソース電極１６との間にしきい値電圧以上の正電圧が印加されると、ゲート絶縁膜１４近傍の半導体層２０内にＮチャネル領域が形成され、ドレイン電極１７とソース電極１６と間に電流が流れる。

【0077】

ゲート電圧が一定値未満または負の場合はＮチャネル領域が形成されないため、ドレインからソースへは電流は流れず、正常であれば僅かな漏れ電流のみが流れる。ただし、変形例２のＭＯＳＦＥＴとは異なり、ＤＭＯＳＦＥＴはソース電極１６をアノード、ドレイン電極１７をカソードとする内蔵ダイオードを有しており、ソースからドレインに向かっては電流が流れるため、これは漏れ電流ではない。

【0078】

本変形例のように、半導体素子がＤＭＯＳＦＥＴである場合でも、図１～図５を用いて説明した実施の形態と同様の効果を得ることができる。

【0079】

＜変形例４＞
チップに設けられた半導体素子が、ＩＧＢＴ（Insulated Gate Bipolar Transistor、絶縁ゲートバイポーラトランジスタ）である場合について図９を用いて説明する。ここでも、図１および図３を用いて説明した工程を行う。図９は、本実施の形態の変形例４である半導体装置の製造方法に係るＩＧＢＴの構造を示す断面図である。図８に示した縦型ＭＯＳＦＥＴとの差は、Ｎ^＋型の半導体基板２４の代わりにＰ^＋型の半導体基板２１があることと、ソース電極およびドレイン電極がそれぞれエミッタ電極２２、コレクタ電極２３に名を変えることである。

【0080】

すなわち、図９に示すように、ＩＧＢＴは、Ｐ^＋型の半導体基板２１を有しており、半導体基板２１上には、Ｎ^－型の半導体層１９が形成されている。半導体層１９の上面（主面）には、半導体層１９内に亘ってＰ型の半導体層２０が、互いに離間して並んで形成されている。それぞれの半導体層２０の上面には、半導体層２０内に亘ってＮ^＋型の半導体層１３が形成されている。水平方向において互いに隣り合う半導体層１３同士の間に形成された半導体層１９、２０のそれぞれの上には、ゲート絶縁膜１４を介してゲート電極１５が形成されている。隣り合う半導体層１３のそれぞれは、半導体層１９上に形成されたエミッタ電極２２に電気的に接続されている。また、半導体基板２１の下面は、コレクタ電極２３に接続されている。

【0081】

変形例３の縦型ＭＯＳＦＥＴと同様に、ゲート電極１５とエミッタ電極２２との間にしきい値電圧以上の正電圧が印加されると、ゲート絶縁膜１４近傍の半導体層２０内にＮチャネル領域が形成され、コレクタ電極２３からエミッタ電極２２に向かって電流が流れる。ゲート電圧が一定値未満あるいは負の場合も同様に、Ｎチャネル領域が形成されないため、コレクタからエミッタへの電流は流れず、正常であれば僅かな漏れ電流のみが流れる。

【0082】

また、Ｐ^＋型の半導体基板２１があることから、エミッタからコレクタに向かってはＮ型半導体からＰ型半導体への接続がある。よって、ゲート電圧の印加状態によらず、エミッタからコレクタに向かう電流は流れず、正常であれば僅かな漏れ電流のみが流れる。図８に示す縦型ＭＯＳＦＥＴには存在した内蔵ダイオードは、ＩＧＢＴには存在しない。

【0083】

本変形例のように、半導体素子がＩＧＢＴである場合でも、図１～図５を用いて説明した実施の形態と同様の効果を得ることができる。

【0084】

＜変形例５＞
図３では、半導体素子形成後にウエハ状態で諸特性の測定を行い、その後ダイシングを行う場合について説明したが、本変形例ではその順序を入れ替える場合について、図１０を用いて説明する。図１０は、実施の形態１の変形例５である半導体装置の製造方法を示すフローである。

【0085】

図１０に示すフローでは図３に示すフローとは異なり、半導体素子形成（ステップＳ１１）の後に、順にダイシング（ステップＳ１４）、第１温度で諸特性の測定（ステップＳ１２）、および第２温度で諸特性の測定（ステップＳ１３）を行っている。また、その後、良品チップの選別（ステップＳ１５）、パッケージング（ステップＳ１６）および製品検査（ステップＳ１７）を順に行っている。

【0086】

本変形例では、ダイシング後に測定（ステップＳ１２、Ｓ１３）を実施することによって、ダイシングにおいて発生する不良も振るい落とすことができる。よって、本実施の形態では、前記実施の形態１に比べ、製品検査（ステップＳ１７）の歩留がさらに向上する。ただし、ダイシング後におけるチップの全数測定は、ウエハ状態で行う場合に比べて検査に時間がかかることがあるため注意が必要である。

【0087】

＜変形例６＞
変形例５では、ダイシング後に測定することによって最後の製品検査での歩留向上を実現できる。ただし、検査設備によってはダイシング後のチップの全数測定には多大な時間を要する。そこで、本変形例では、ウエハ状態で従来通りの測定を実施し、ダイシング後に一度ウエハ状態での測定結果を基に良品選抜を行った後、チップ状態の測定を実施し、フロー全体での所要時間を短縮することについて、図１１を用いて説明する。図１１は、実施の形態１の変形例６である半導体装置の製造方法を示すフローである。

【0088】

図１１に示すフローでは図１０に示すフローとは異なり、半導体素子形成（ステップＳ１１）の後、ダイシング工程（ステップＳ１４）の前に、ウエハ状態での測定（ステップＳ１８）を行っている。ステップＳ１８では、半導体素子の電気的特性の測定による諸特性を測定するが、図１で説明した第１温度および第２温度における漏れ電流の測定は行わない。

【0089】

ダイシング工程の後には、１回目の良品チップの選別を行う（ステップＳ１９）。この選別は、半導体素子の諸特性の測定（ステップＳ１８）の結果に基づいて行うものである。

【0090】

次に、第１温度で諸特性の測定（ステップＳ１２）、第２温度で諸特性の測定（ステップＳ１３）、２回目の良品チップの選別（ステップＳ１５）、パッケージング（ステップＳ１６）および製品検査（ステップＳ１７）を順に行う。２回目の良品チップの選別（ステップＳ１５）では、第１温度で諸特性の測定（ステップＳ１２）および第２温度で諸特性の測定（ステップＳ１３）の結果に基づき、漏れ電流変化率を算出し、この変化率（比率）が一定値以上のチップのみを良品として選別する。

【0091】

つまり、本実施の形態の主眼である、漏れ電流変化率算出に必要な測定は、ダイシング後に行えば問題ない。このように、ここでは、漏れ電流変化率算出に必要な測定以外の諸特性の測定（ステップＳ１８）と、その測定結果に基づく良品選別（ステップＳ１９）とをダイシング工程の前に行っている。これにより、変形例５に比べ、半導体装置の製造工程全体での所要時間を短縮することができる。よって、半導体装置の製造コストを低減できる。

【0092】

（実施の形態２）
本実施の形態は、漏れ電流の温度変化の指標として、活性化エネルギーと呼ばれる値を用いたものである。

【0093】

活性化エネルギーとは本来、とある化学変化に必要なエネルギーのことで、縦軸を対数軸の反応速度、横軸を絶対温度の逆数とした場合の直線の傾きで表されるものである。これに対し、半導体素子の漏れ電流においても、縦軸を対数軸の漏れ電流、横軸を絶対温度の逆数とすることによって、見かけ上の活性化エネルギーが算出できる。この場合の活性化エネルギーは、一定以上の漏れ電流が流れるのに必要なエネルギー、と捉えることができる。

【0094】

温度が高いほど漏れ電流が大きくなるのは温度によってエネルギーが与えられるためである。活性化エネルギーが小さいチップは、一定以上の漏れ電流が流れるのに必要なエネルギーが小さいといえる。これは、機微な構造欠損など何らかの要因で漏れ電流が流れやすいということを意味する。そのため、活性化エネルギーが一定値以上のチップのみを良品として選別する手法も、パッケージング後の製品検査歩留の向上に対して有効である。

【0095】

図１２は、本実施の形態の半導体装置の製造方法の概要を示すフローである。すなわち、図１２に示す４つの工程は、本実施の形態の半導体装置の製造方法のうち、本実施の形態の半導体装置の検査方法の主要な工程を表したものである。

【0096】

本実施の形態では、図１２のステップＳ２１およびステップＳ２２に示すように、半導体素子に対し、順に、第１温度での漏れ電流測定と、第２温度での漏れ電流測定とを行う。

【0097】

次に、ステップＳ２１で測定した第１漏れ電流とステップＳ２２で測定した第２漏れ電流とから活性化エネルギーを算出する工程を行う（ステップＳ２３）。

【0098】

次に、活性化エネルギーが一定値以上のチップのみを良品として選別する（ステップＳ２４）。

【0099】

前記実施の形態１のように漏れ電流変化率を基準とする場合と同様に、一連の工程（例えば、図３に示す工程）の中に、図１２に示す上記４つの工程（ステップＳ２１～Ｓ２４）が含まれていればよい。

【0100】

次に、活性化エネルギーと漏れ電流変化率と温度との関係について、図１３～図１６を用いて説明する。

【0101】

図１３は、漏れ電流の測定結果の一例である。図１３に示すグラフの縦軸は、漏れ電流の電流値である。ここでは、当該電流値の範囲は数桁に及ぶため、縦軸を対数軸としている。また、横軸は絶対温度の逆数である。このため、グラフの左側の方が温度が高い。当該グラフでは、図４と同様に白い丸のプロット、白い三角形のプロット、および、白い四角形のプロットを示しており、それらのグラフのそれぞれの３点のプロットは、左から順に、１５０℃、７５℃、２５℃である。

【0102】

図１３に示す特性曲線を直線近似した場合に、その傾きが活性化エネルギーの値となる。このとき、活性化エネルギーと電流と温度の関係は図１４に示す式２で表される。式２において、Ｉ０は切片、ｅは自然対数の底、Ｅａは活性化エネルギー、ｋはボルツマン定数である。Ｉ１は温度Ｔ１において測定された漏れ電流であり、Ｉ２は温度Ｔ２において測定された漏れ電流である。また、Ｔ１、Ｔ２は絶対温度である。

【0103】

図１５に、横軸を電流変化率とし、縦軸を活性化エネルギーとするグラフを示す。また、図１６に、活性化エネルギーと漏れ電流の変化率Ｒと温度の関係は図１６に示す式３で表される。

【0104】

漏れ電流の温度による変化率Ｒと、活性化エネルギーＥａとの間には、図１５および図１６に示すような相関がある。変化率が１．０の場合、すなわち漏れ電流が温度に依存しない場合は、活性化エネルギーはゼロとなる。

【0105】

変化率が１倍以下であり、活性化エネルギーが負である場合は、温度によるエネルギーを与えなくとも一定以上の漏れ電流が発生するということであり、何らかの漏れ電流要因がある可能性が強い。このため、仮に漏れ電流値が基準値を満たしていても振るい落とすべきである。ここでは、例えば、活性化エネルギーが０．１ｅＶ以上のものを良品として選別する。

【0106】

前記実施の形態１のように漏れ電流の比率（変化率）を良品選別の基準としなくとも、本実施の形態では、図１２を用いて説明したように、活性化エネルギーを基準として良品を選別することで、前記実施の形態１と同様の効果を得ることができる。

【0107】

（実施の形態３）
前記実施の形態１では、異なる温度において、半導体素子に所定の電圧を印加した際の漏れ電流をそれぞれ測定し、これにより得られた２以上の漏れ電流の比率を基準として良品選別を行った。これに対し、異なる温度において、半導体素子に所定の漏れ電流を流した際の電圧をそれぞれ測定し、これにより得られた２以上の電圧の比率（変化率）を基準として良品選別することも可能である。言い換えれば、本実施の形態は、理想的には電流が流れないものに対して一定以上の漏れ電流を流すのに必要な電圧を測定するものである。

【0108】

図１７は、本実施の形態の半導体装置の製造方法の概要を示すフローである。すなわち、図１７に示す４つの工程は、本実施の形態の半導体装置の製造方法のうち、本実施の形態の半導体装置の検査方法の主要な工程を表したものである。

【0109】

本実施の形態では、図１７のステップＳ３１およびステップＳ３２に示すように、半導体素子に対し、順に、第１温度で所定の漏れ電流を流した際の印加電圧（第２電圧）の測定と、第２温度で当該所定の漏れ電流を流した際の印加電圧（第３電圧）の測定とを行う。つまり、ステップＳ３１およびステップＳ３２で流す漏れ電流の値は同一である。

【0110】

ステップＳ３１およびステップＳ３２での測定は、一定の電流を流し続けることができる電流源駆動による測定が望ましい。測定対象の破壊を防ぐため、ごくわずかな時間のみ電流を流すことが考えられる。ただし、本来電流が流れないということは、静電容量をもつものであり、端子間が充電されないままに測定すると誤った値を取得することになるため注意が必要である。

【0111】

ここで測定する電圧は、例えばダイオードではアノード電圧、ＭＯＳＦＥＴではドレイン電圧、ＩＧＢＴではエミッタ電圧とすることが考えられるが、それらの半導体素子において、別の箇所に印加する電圧としてもよい。

【0112】

次に、ステップＳ３１で測定した第２電圧とステップＳ３２で測定した第３電圧との比率を算出する工程を行う（ステップＳ３３）。ここでは、上記２つの電圧値を用いて、単位温度当たりの電圧の変化率を算出する。具体的には、例えば、１℃当たりの電圧の変化率を算出する。

【0113】

電圧が大きいほど漏れ電流も大きくなるため、所定の電圧を印加した際の漏れ電流が大きいということは、より小さな電圧で規定の漏れ電流に到達することを意味する。この、電圧を基準とする場合においても、正常品であれば一定以上の温度依存性を有するため、その温度による電圧変化率を算出する。この変化率（比率）は、ステップＳ３１での測定結果である第２電圧に対する、ステップＳ３２での測定結果である第３電圧の変化率（比率）である。

【0114】

次に、比率（電圧の変化率）が一定値以下のチップのみを良品として選別する（ステップＳ３４）。ここでいう一定値は、例えば、実測データを基に予め決定された値とする。

【0115】

前記実施の形態１のように漏れ電流変化率を基準とする場合と同様に、一連の工程（例えば、図３に示す工程）の中に、図１７に示す上記４つの工程（ステップＳ３１～Ｓ３４）が含まれていればよい。

【0116】

半導体素子の温度を変化させるには、半導体素子を乗せるステージの温度を変化させる方法と、既に別の温度となっているステージに半導体素子を移動させる方法との２通りがある。いずれにしても半導体素子の温度変化には時間がかかるため、まず第１温度にて本実施の形態に係る電圧を含めた全ての特性を測定し、第２温度まで変化させた後に再度測定するのが望ましい。

【0117】

この電圧値は温度が高いほど低くなり、電圧変化率は１．０以下が基本である。このため、電圧変化率の値としては、温度依存性が大きいほど低く、温度依存性が小さいほど高くなる。したがって、この電圧変化率が一定値以下のものを良品として選別する。

【0118】

本実施の形態では、異なる温度条件において、同一の漏れ電流を流した際の電圧をそれぞれ測定し、それらの電圧の比率（変化率）を基準として良品を選別することで、前記実施の形態１と同様の効果を得ることができる。

【0119】

以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

【0120】

その他、実施の形態に記載された内容の一部を以下に記載する。

【0121】

（付記１）（ａ）半導体素子を形成する工程、
（ｂ）第１温度で前記半導体素子に第１電圧を印加した際に流れる第１漏れ電流を測定する工程、
（ｃ）第２温度で前記半導体素子に前記第１電圧を印加した際に流れる第２漏れ電流を測定する工程、
（ｄ）前記（ａ）、（ｂ）および（ｃ）工程の後、前記第１漏れ電流および前記第２漏れ電流から、活性化エネルギーを算出する工程、
（ｅ）前記（ｄ）工程の後、前記活性化エネルギーが一定値以上の前記半導体素子を良品として選別する工程、
を有する、半導体装置の製造方法。

【0122】

（付記２）（付記１）の半導体装置の製造方法において、
前記（ｅ）工程では、前記活性化エネルギーが０，１ｅＶ以上の前記半導体素子を良品として選別する、半導体装置の製造方法。

【符号の説明】

【0123】

１、１２、２１、２４ 半導体基板
２、３、１３．２０ 半導体層
４ アノード電極
５ カソード電極
１４ ゲート絶縁膜
１５ ゲート電極
１６ ソース電極
１７ ドレイン電極
１８ 基板側電極
２２ エミッタ電極
２３ コレクタ電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】