特許 7453135 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-03-11

(45)【発行日】2024-03-19

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   G11C 11/419 20060101AFI20240312BHJP

【ＦＩ】

G11C11/419

【請求項の数】 3

(21)【出願番号】P 2020212079

(22)【出願日】2020-12-22

(65)【公開番号】P2022098600

(43)【公開日】2022-07-04

【審査請求日】2023-04-19

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール弁理士法人

(72)【発明者】

【氏名】長田 俊哉

【審査官】後藤 彰

(56)【参考文献】

【文献】特開平０７－０７８４７９（ＪＰ，Ａ）

【文献】特開２００４－１５８０８４（ＪＰ，Ａ）

【文献】特開２００６－０８５７８６（ＪＰ，Ａ）

【文献】特開昭６３－１０８５８９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １１／４１９

(57)【特許請求の範囲】

【請求項1】

複数のワード線と、
複数対の第１ビット線及び第２ビット線と、
１本のワード線と１対の第１ビット線及び第２ビット線に接続されるように、前記複数のワード線と前記複数対の第１ビット線及び第２ビット線とに接続された複数のメモリセルと、
前記複数のメモリセルと電源電位との間に設けられた第１トランジスタと、
前記複数のワード線に接続された複数のワード線ドライバと、
前記複数対の第１ビット線及び第２ビット線のそれぞれに接続された書き込み用カラムスイッチと、
前記複数対の第１ビット線及び第２ビット線のそれぞれに接続された読み出し用カラムスイッチと、
前記複数対の第１ビット線及び第２ビット線のそれぞれに接続されたプリチャージ回路と、
各書き込み用カラムスイッチに接続された書き込み回路と、
リセット信号を受ける制御回路と、を含み、
前記制御回路は、前記リセット信号がハイレベルとされたことに基づいて、前記第１トランジスタをオフ状態、前記複数のワード線を選択状態、前記プリチャージ回路をオフ状態、前記書き込み用カラムスイッチをオン状態、および、前記読み出し用カラムスイッチをオフ状態として、前記書き込み回路によって前記第１ビット線をロウレベルとし、前記第２ビット線をハイレベルとすることにより、前記複数のメモリセルを初期化し、
前記制御回路は、書き込み及び読み出し用の内部クロック発生回路を含み、
前記制御回路は、前記リセット信号がハイレベルとされたとき、前記内部クロック発生回路を停止させる、
半導体装置。

【請求項2】

請求項１の半導体装置において、
前記複数のワード線ドライバと電源電位との間に設けられた電流制限用の第２トランジスタを含み、
前記制御回路は、前記リセット信号がハイレベルとされたことに基づいて、前記第２トランジスタをオン状態とする、半導体装置。

【請求項3】

請求項１の半導体装置において、
前記制御回路は、前記リセット信号が前記ハイレベルからロウレベルへ遷移したとき、前記複数のワード線がすべて非選択レベルとなった後、前記複数対の第１ビット線及び第２ビット線のプリチャージを開始するように、前記プリチャージ回路を制御する、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関し、特に、スタティック型ランダムアクセスメモリ（ＳＲＡＭ）を含む半導体装置に適用して有効な技術に関する。

【背景技術】

【0002】

データ処理装置などの半導体装置は、データ保持用のメモリ装置としてスタティック型ランダムアクセスメモリ（ＳＲＡＭ）を内蔵するものが多い。このＳＲＡＭに重要なデータを格納する場合、耐タンパ観点での対策が必要となる。ＳＲＡＭに格納した重要なデータの内容が悪意のあるユーザによって読みだされないように、ＳＲＡＭに格納した重要なデータを瞬時に一括消去または初期化する技術が必要となっている。

【0003】

メモリセルに格納したデータの初期化技術として、特許文献１～特許文献３、および、非特許文献１がある。

【先行技術文献】

【特許文献】

【0004】

【文献】米国特許出願公開第２０１０／００４６１７３号明細書

【文献】米国特許出願公開第２００６／００２３５２１号明細書

【文献】米国特許出願公開第２０１４／０２９３６７９号明細書

【非特許文献】

【0005】

【文献】Kevin Self, APPLICATION NOTE 2033, SRAM-Based Microcontroller Optimizes Security,［online］, Jun 27, 2003,［2020年11月25日検索］，インターネット<URL：https://pdfserv.maximintegrated.com/en/an/AN2033.pdf>

【発明の概要】

【発明が解決しようとする課題】

【0006】

特許文献１は、ワード線立上げタイミングを遅延回路の付加によりドミノ式にして、下側から上側のワード線に向かって一ワード線毎にメモリセルの初期化を行う回路の構成を開示している。この構成では、１つのビット線に接続されるメモリセルが多い場合、メモリセルデータの全初期化にかなり時間が掛かる。また、ワード線立上げタイミングをずらす為の遅延回路が必要となり、ワード線デコーダ部（ロウデコーダ部とも言う）の面積増となる。

【0007】

特許文献２は、ビット線に専用の初期化用のビット線制御回路を設ける構成を開示している。この構成では、ＳＲＡＭの通常の読み及び書き制御用回路にビット線制御回路を付加する為、ＳＲＡＭマクロの面積が大きくなる。

【0008】

特許文献３は、メモリセルのＮＦＥＴ（３Ｎ８，３Ｎ９）に接続される線（３１９，３２１）を、左右のメモリセルノード毎に分離して電圧制御し、メモリセルデータの初期化を容易にする構成を開示している。この構成では、メモリセルに接続される線３１９，３２１の配線レイアウトを、TrueノードとBarノードとに分離する必要があり、メモリセル面積が大きくなる。

【0009】

非特許文献１は、「自己破壊入力をオンにするとＳＲＡＭへの電源供給が遮断されるので、プログラムメモリとデータメモリもすべて消去される。」と開示している。しかしながら、低温においては、ＳＲＡＭのデータが中々消せない。つまり、メモリセルを構成するトランジスタが全てオフしてしまうので、メモリセルのデータ保持ノードの電荷が抜けないためである。

【0010】

本開示の課題は、面積の増加を抑制しながら、比較的高速にメモリセルのデータを初期化することが可能な技術を提供することにある。

【0011】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0012】

本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。

【0013】

一実施の形態に係る半導体装置は、複数のワード線と、複数対の第１ビット線及び第２ビット線と、１本のワード線と１対の第１ビット線及び第２ビット線に接続されるように、複数のワード線と複数対の第１ビット線及び第２ビット線とに接続された複数のメモリセルと、複数のメモリセルと電源電位との間に設けられた第１トランジスタと、複数のワード線に接続された複数のワード線ドライバと、複数対の第１ビット線及び第２ビット線のそれぞれに接続された書き込み用カラムスイッチと、複数対の第１ビット線及び第２ビット線のそれぞれに接続された読み出し用カラムスイッチと、複数対の第１ビット線及び第２ビット線のそれぞれに接続されたプリチャージ回路と、各書き込み用カラムスイッチに接続された書き込み回路と、リセット信号を受ける制御回路と、を含む。制御回路は、リセット信号がハイレベルとされたことに基づいて、第１トランジスタをオフ状態、複数のワード線を選択状態、プリチャージ回路をオフ状態、書き込み用カラムスイッチをオン状態、および、読み出し用カラムスイッチをオフ状態として、書き込み回路によって第１ビット線をロウレベルとし、第２ビット線をハイレベルとすることにより、複数のメモリセルを初期化する。

【発明の効果】

【0014】

上記一実施の形態に係る半導体装置によれば、面積の増加を抑制しながら、比較的高速にメモリセルのデータを初期化することができる。

【図面の簡単な説明】

【0015】

【図1】図１は、実施例に係るメモリ装置の全体構成を説明する図である。

【図2】図２は、図１のメモリ装置のメモリセル部を説明する図である。

【図3】図３は、図１のメモリ装置の入出力部を説明する図である。

【図4】図４は、図１のメモリ装置のワードドライバ部を説明する図である。

【図5】図５は、図１のメモリ装置の制御部を説明する図である。

【図6】図６は、通常動作状態時において、リセット信号がオン状態となった場合のタイミングチャートである。

【図7】図７は、スタンバイ状態時において、リセット信号がオン状態となった場合のタイミングチャートである。

【発明を実施するための形態】

【0016】

以下、実施形態、および、実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。

【0017】

（実施形態）
以下、図面を用いて、本開示を説明する。図１は、実施例に係るメモリ装置の全体構成を説明する図である。図２は、図１のメモリ装置のメモリセル部を説明する図である。図３は、図１のメモリ装置の入出力部を説明する図である。図４は、図１のメモリ装置のワードドライバ部を説明する図である。図１のメモリ装置の制御部を説明する図である。図６は、通常動作状態時において、リセット信号がオン状態となった場合のタイミングチャートである。図７は、スタンバイ状態時において、リセット信号がオン状態となった場合のタイミングチャートである。

【0018】

図１には、メモリ装置であるスタティック型ランダムアクセスメモリ（以下、ＳＲＡＭという）１の全体構成が示されている。ＳＲＡＭ１は、データ処理装置などの半導体装置に内蔵されるデータ保持用のメモリ装置である。データ処理装置が形成された半導体チップには、中央処理装置ＣＰＵ、ＳＲＡＭ１、他の周辺装置等が内蔵される。

【0019】

ＳＲＡＭ１は、メモリセルアレイ部ＡＲ、ワード線デコーダ部(ロウデコーダ部とも言う）ＲＤＥ、入出力部ＩＯ、制御部(制御回路ともいう）ＣＯＮＴ、ビット線デコーダ部(カラムデコーダとも言う）ＣＤＥ等を含む。

【0020】

（メモリアレイ部ＡＲ）
メモリアレイ部ＡＲは、行列状に配置された複数のメモリセルＭＣと、複数のワード線と、複数対の第１ビット線ＢＴおよび第２ビット線ＢＢと、を含む。各メモリセルは、一対の第１ビット線ＢＴ及び第２ビット線ＢＢと、１本のワード線ＷＬ（図１では、ＷＬ０と記載）とに接続される。各メモリセルは、Ｎチャネル型ＭＯＳ電界効果トランジスタで構成される２つの転送トランジスタＮ３，Ｎ４と、Ｐチャネル型ＭＯＳ電界効果トランジスタで構成される２つの負荷トランジスタＰ１，Ｐ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタで構成される２つの駆動トランジスタＮ１，Ｎ２と、を含む。負荷トランジスタＰ１のソースドレイン経路と駆動トランジスタＮ１のソースドレイン経路とは、メモリアレイ電源電位ＡＲＶＤＤと接地電位ＶＳＳとの間に直列に接続されている。負荷トランジスタＰ２のソースドレイン経路と駆動トランジスタＮ２のソースドレイン経路とは、メモリセル電源電位ＡＲＶＤＤと接地電位ＶＳＳとの間に直列に接続されている。

【0021】

負荷トランジスタＰ１のゲートと駆動トランジスタＮ１のゲートは接続されて共通ゲートを構成し、負荷トランジスタＰ２のドレインと駆動トランジスタＮ２のドレインとは接続されて共通ドレインを構成し、負荷トランジスタＰ１と駆動トランジスタＮ１の共通ゲートが負荷トランジスタＰ２と駆動トランジスタＮ２の共通ドレインに接続される。同様に、負荷トランジスタＰ２のゲートと駆動トランジスタＮ２のゲートは接続されて共通ゲートを構成し、負荷トランジスタＰ１のドレインと駆動トランジスタＮ１のドレインとは接続されて共通ドレインを構成し、負荷トランジスタＰ２と駆動トランジスタＮ２の共通ゲートが負荷トランジスタＰ１と駆動トランジスタＮ１の共通ドレインに接続される。

【0022】

転送トランジスタＮ３のソースドレイン経路は、第１ビット線ＢＴと負荷トランジスタＰ１と駆動トランジスタＮ１の共通ドレインとの間に接続される。転送トランジスタＮ３のゲートはワード線ＷＬ０に接続されている。転送トランジスタＮ４のソースドレイン経路は、第２ビット線ＢＢと負荷トランジスタＰ２と駆動トランジスタＮ２の共通ドレインとの間に接続される。転送トランジスタＮ４のゲートはワード線ＷＬに接続されている。

【0023】

第１ビット線ＢＴがハイレベル”１”の書き込みデータとされ、第２ビット線ＢＢがロウレベル”０”の書き込みデータとされた状態で、ワード線ＷＬがハイレベルのような選択レベルとされると、転送トランジスタＮ３、Ｎ４がＯＮ状態とされて、ハイレベル”１”のデータがメモリセルＭＣに格納される。一方、第１ビット線ＢＴがロウレベル”０”の書き込みデータとされ、第２ビット線ＢＢがハイレベル”１”の書き込みデータとされた状態で、ワード線ＷＬがハイレベルのような選択レベルとされると、転送トランジスタＮ３、Ｎ４がＯＮ状態とされて、ロウレベル”０”のデータがメモリセルＭＣに格納される。この明細書において、メモリセルＭＣがロウレベル”０”のデータを格納する状態を、ロウレベルのデータ書き込み状態、または、メモリセルＭＣの初期化状態と呼ぶこととする。なお、メモリセルＭＣがハイレベル”１”のデータを格納する状態を、メモリセルＭＣの初期化状態と定義しても、もちろん良い。

【0024】

図１、図２に示すように、電源電位ＶＤＤとメモリアレイ電源電位ＡＲＶＤＤとの間には、Ｐチャネル型ＭＯＳ電界効果トランジスタで構成されるトランジスタ（第１トランジスタ）Ｔ１のソースドレイン経路が接続されており、トランジスタＴ１のゲートには、制御部ＣＯＮＴから、リセット時にハイレベル”Ｈ”とされる制御信号ＲＳＴＥが供給されるように構成されている。図２に示すように、第１ビット線ＢＴと第２ビット線ＢＢとの間に接続された１カラムを構成する複数のメモリセルＭＣにおいて、各メモリセルＭＣの負荷トランジスタＰ１、Ｐ２の各ソースがトランジスタＴ１のソースドレイン経路を介して電源電位ＶＤＤに接続されている。不図示の他のカラムも同様に構成されている。これにより、トランジスタＴ１はリセット時にオフ状態となるので、メモリアレイＡＲ内の全メモリセルＭＣのメモリ保持能力を無力化されるので、各メモリセルＭＣの格納データを容易に初期化状態できるように構成されている。また、メモリアレイＡＲ内の全メモリセルＭＣを一括して一度に初期化状態にすることを可能とする。

【0025】

（ワード線デコーダＲＤＥ）
ワード線デコーダＲＤＥは、アドレス信号をデコードし一本のワード線を選択する不図示のロウデコーダ回路と、ロウデコーダ回路の出力を受けるように接続された複数のワード線ドライバＷＤＲを含む。複数のワード線ドライバＷＤＲは複数のワード線ＷＬ０－ＷＬｎにそれぞれ接続され、選択されたワード線を駆動する。図１及び図４に示すように、複数のワード線ドライバＷＤＲの最終ドライバのＶＤＤ側端子と電源電位ＶＤＤとの間には、Ｐチャネル型ＭＯＳ電界効果トランジスタで構成されるトランジスタ（第２トランジスタ）Ｔ２のソースドレイン経路が接続されており、トランジスタＴ２のゲートには、制御部ＣＯＮＴから、リセット時にロウレベル”Ｌ”とされる制御信号ＬＣＭ２が供給されるように構成されている。複数のワード線ドライバＷＤＲは、リセット時において、全ワード線ＷＬ０－ＷＬｎを選択状態とする様に構成されている。トランジスタＴ２は、全ワード線ＷＬ０－ＷＬｎを同時に立上げて選択状態とする際に発生するラッシュカレントを低減のために設けられており、ラッシュカレントの電流量を制限する役割を有しする電流制限用ＰＭＯＳトランジスタである。

【0026】

図４に示すように、ワード線ドライバＷＤＲは、Ｐチャネル型ＭＯＳ電界効果トランジスタＴ３及びＮチャネル型ＭＯＳ電界効果トランジスタＴ４で構成された最終ドライバＦＤＲと、Ｎチャネル型ＭＯＳ電界効果トランジスタＴ４のソースと接地電位ＶＳＳとの間にソースドレイン経路が接続されたＮチャネル型ＭＯＳ電界効果トランジスタＴ５と、を有する。最終ドライバＦＤＲに入力は、ロウデコーダ回路からの出力を受けるように接続されている。ワード線ドライバＷＤＲは、さらに、最終ドライバＦＤＲの出力に接続されたワード線ＷＬｎとトランジスタＴ２のソースとの間にソースドレイン経路が接続されたＰチャネル型ＭＯＳ電界効果トランジスタＴ６と、ワード線ＷＬｎと接地電位ＶＳＳとの間にソースドレイン経路が接続されたＮチャネル型ＭＯＳ電界効果トランジスタＴ７と、を有する。トランジスタＴ５，Ｔ６のゲートは制御信号ＲＳＴＷＤを受けるように配線に接続され、トランジスタＴ７のゲートは制御信号ＬＣＭＷＤを受けるように配線に接続されている。制御信号ＲＳＴＷＤは、インバータＩＶ１によって制御信号ＲＳＴＷＤＢＡＣＫとされて、制御部ＣＯＮＴへ戻される。ワード線が立下がってから、ビット線ＢＴ，ＢＢのプリチャージを開始するため、制御信号ＲＳＴＷＤをインバータＩＶ１によって反転して制御信号ＲＳＴＷＤＢＡＣＫを生成して、制御部ＣＯＮＴへ戻す。制御部ＣＯＮＴでは、制御信号ＲＳＴＷＤＢＡＣＫと制御信号ＲＥＴＥとの論理を取る。つまり、リセット解除時(リセット信号はハイレベルからロウレベルへ遷移した時）、ワード線下げ信号の遠端部分の信号を制御部ＣＯＮＴへフィードバックして、ワード線立ち下げが全て終わった後に、ビット線ＢＴ、ＢＢのプリチャージを開始するように構成する。これにより、ワード線ＷＬのハイレベルの活性期間とビット線ＢＴ，ＢＢのプリチャージ期間とのオーバーラップによる余分な貫通電力を防止できる為、リセット動作時の動作電流を低減できる。

【0027】

（入出力部ＩＯ）
図１に示すように、入出力部ＩＯは、ビット線ＢＴ，ＢＢ間にソースドレイン経路が接続されたＰチャネル型ＭＯＳ電界効果トランジスタから構成されるイコライズトランジスタＥＱと、電源電位ＶＤＤとビット線ＢＴにソースドレイン経路が接続されたＰチャネル型ＭＯＳ電界効果トランジスタから構成されるプリチャージトランジスタＰＣ１と、電源電位ＶＤＤとビット線ＢＢにソースドレイン経路が接続されたＰチャネル型ＭＯＳ電界効果トランジスタから構成されるプリチャージトランジスタＰＣ２と、を含むプリチャージ回路を有する。トランジスタＥＱ、ＰＣ１，ＰＣ２の各ゲートは共通に接続されて、制御信号ＣＷＳＥを受けるように構成されている。トランジスタＥＱ、ＰＣ１、ＰＣ２は、ハイレベル”Ｈ”の制御信号ＣＷＳＥによってオフ状態とされ、ロウレベル”L”の制御信号ＣＷＳＥによって、オン状態とされる。リセット時において、トランジスタＥＱ、ＰＣ１、ＰＣ２は、ハイレベル”Ｈ”の制御信号ＣＷＳＥによって、ハイレベル”Ｈ”の制御信号ＣＷＳＥによってオフ状態とされる。制御信号ＣＷＳＥは、カラムライトセレクト信号ということもできる。

【0028】

入出力部ＩＯは、また、ビット線ＢＴに書き込みデータを供給するための第１書き込み回路（ライトバッファとも言う）ＷＢＴと、ビット線ＢＢに書き込みデータを供給するための第２書き込み回路（ライトバッファとも言う）ＷＢＢと、を含む。リセット時において、書き込み回路ＷＢＴはビット線ＢＴにロウレベル”Ｌ”の書き込みデータを供給し、書き込み回路ＷＢＢはビット線ＢＢにハイレベル”Ｈ”の書き込みデータを供給する。したがって、リセット時において、全カラムの全ビット線ＢＴはロウレベル”Ｌ”の電位レベルとされ、全カラムの全ビット線ＢＢはハイレベル”Ｈ”の電位レベルとされる。

【0029】

入出力部ＩＯは、また、書き込み用の第１及び第２カラムスイッチＣＴＷ、ＣＢＷを有する。カラムスイッチＣＴＷは、書き込み回路ＷＢＴの出力とビット線ＢＴとの間に接続されたソースドレイン経路を有する。カラムスイッチＣＢＷは、書き込み回路ＷＢＢの出力とビット線ＢＴとの間に接続されたソースドレイン経路を有する。カラムスイッチＣＴＷ、ＣＢＷのゲートには、制御信号ＣＷＳＥが供給される。入出力部ＩＯは、また、読み出し用の第１及び第２カラムスイッチＣＴＲ、ＣＢＲ（図３参照）を有する。カラムスイッチＣＴＲは、ビット線ＢＴとセンスアンプＳＡの入力との間に接続されたソースドレイン経路を有する。カラムスイッチＣＢＲは、ビット線ＢＴとセンスアンプＳＡの入力の間に接続されたソースドレイン経路を有する。リセット時には、全カラムの書き込み用のカラムスイッチＣＴＷ、ＣＢＷはオン状態とされるように構成され、全カラムの読み出し用のカラムスイッチＣＴＲ、ＣＢＲはオフ状態とされるように構成されている。

【0030】

つまり、リセット時には、トランジスタＴ１はオフ状態とされ、全ワード線ＷＬは選択状態とされ、全メモリセルＭＣの転送トランジスタＮ３、Ｎ４はオン状態とされる。そして、全カラムの書き込み用のカラムスイッチＣＴＷ、ＣＢＷはオン状態とされ、書き込み回路ＷＢＴはビット線ＢＴにロウレベル”Ｌ”の書き込みデータを供給し、書き込み回路ＷＢＢはビット線ＢＢにハイレベル”Ｈ”の書き込みデータを供給する。これにより、全メモリセルの格納データが高速に初期化状態にされる。

【0031】

図３には、入出力部ＩＯの詳細な回路構成が示されている。入出力部ＩＯは、カラムセレクタ及びプリチャージ部ＣＰＰと、ライトバッファ及びセンスアンプ部ＷＳＰと、を含む。カラムセレクタ及びプリチャージ部ＣＰＰは、図１で説明したように、プリチャージ回路としてのトランジスタＥＱ、ＰＣ１，ＰＣ２と、書き込み用のカラムスイッチＣＴＷ、ＣＢＷと、読み出し用のカラムスイッチＣＴＲ、ＣＢＲと、を含む。制御信号ＣＲＳＥが読み出し用のカラムスイッチＣＴＲ、ＣＢＲのゲートに供給されている。制御信号ＣＲＳＥは、カラムリードセレクト信号ということもできる。リセット時には、全カラムの制御信号ＣＲＳＥはハイレベル”Ｈ”とされ、全カラムの制御信号ＣＲＳＥはロウレベル”Ｌ”とされるように構成されている。

【0032】

カラムセレクタ及びプリチャージ部ＣＰＰは、通常の書き込み時および通常の読み出し時において、ビット線デコーダ部ＣＤＥから選択信号Ｙを受けるように構成されている。通常の書き込みモードかつ選択レベル”Ｈ”の選択信号Ｙに基づいて制御信号ＣＷＳＥはハイレベル””Ｈとされる。また、通常の読み出しモードかつ選択レベル”Ｈ”の選択信号Ｙに基づいて制御信号ＣＲＳＥはハイレベル”Ｈ”とされる。

【0033】

ライトバッファ及びセンスアンプ部ＷＳＰは、通常の書き込み時において選択されたメモリセルに書き込む入力データＤｉｎが供給されるデータ入力回路ＤＩＮと、通常の読み出し時において選択されたメモリセルに格納されたデータを検出して読み出しデータＤｏｕｔとして出力するセンスアンプＳＡと、を有する。データ入力回路ＤＩＮは、通常の書き込み時において、入力データＤｉｎに基づいて、ビット線ＢＴへの書き込みデータＤＴとビット線ＢＢへの書き込みデータＤＢとを生成する。データＤＴ、ＢＴは、オン状態とされた書き込み用のカラムスイッチＣＴＷ、ＣＢＷを介してビット線ＢＴ、ＢＢへ供給されることになる。ＤＴＢ、ＤＢＢはデータＤＴ、ＢＴの反転信号を示す。

【0034】

図３に示すように、ライトバッファ及びセンスアンプ部ＷＳＰは、制御部ＣＯＮＴから制御信号ＲＳＴＥ、ＬＣＭＮ，ＷＴＥを受けるようにされている。制御信号ＲＳＴＥは、リセット時にハイレベル”Ｈ”とされる信号である。制御信号ＷＴＥは、通常の書き込み時にハイレベル”Ｈ”とされる信号である。制御信号ＲＳＴＥＢは制御信号ＲＳＴＥの反転信号を示す。制御信号ＷＴＥＢは制御信号ＷＴＥの反転信号を示す。制御信号ＴＩＥＨは、データ入力回路ＤＩＮの出力側に設けられたＮＡＮＤ回路とＯＲ回路の組み合わせ回路において、制御信号ＲＳＴＥＢとの対照性を保つためのダミー信号である。リセット時において、制御信号ＲＳＴＥがハイレベル”Ｈ”とされると（制御信号ＲＳＴＥＢはロウレベル”Ｌ”）、反転データ信号ＤＴＢはハイレベル”Ｈ”とされ、反転データ信号ＤＢＢはロウレベル”Ｌ”とされる。これにより、リセット時において、ビット線ＢＴはロウレベル”Ｌ”とされ、ビット線ＢＢはハイレベル”Ｈ”とされるので、メモリセルＭＣを初期化状態とすることができる。

【0035】

（制御部ＣＯＮＴ）
図１に示す制御部ＣＯＮＴは、リセット時、内部ワンショットクロックを立下げて、書き込み動作および読み出し動作をオフさせ、カラム選択をオフさせるように制御する。また、制御部ＣＯＮＴは、リセット状態から抜ける時(リセット解除時またはリセットモード解除時）は、ワード線ＷＬ立ち上げを待ってから、ビット線ＢＴ，ＢＢのプリチャージを開始するように制御する。

【0036】

図５には、制御部ＣＯＮＴの詳細な回路構成が示されている。制御部ＣＯＮＴは、スタンバイ信号ＲＳと、リセット信号ＲＥＳＥＴ、クロック信号ＣＬＫを受けるように構成されている。スタンバイ信号ＲＳがハイレベル”Ｈ”とされると、ＳＲＡＭ１はスタンバイ状態にされる。スタンバイ信号ＲＳがロウレベル”Ｌ”とされると、ＳＲＡＭ１は通常の動作モードにされる。通常の動作モードは、読み出しモードと書き込みモードとを含む。リセット信号ＲＥＳＥＴがハイレベル”Ｈ”とされると、ＳＲＡＭ１はリセット状態にされるとされる。ＳＲＡＭ１がリセット状態とされると、ＳＲＡＭ１内の全メモリセルＭＣが初期化状態とされることになる。

【0037】

制御部ＣＯＮＴは、図５に示す複数の論理回路により構成されている。制御部ＣＯＮＴは、スタンバイ信号ＲＳとリセット信号ＲＥＳＥＴとから、制御信号ＬＣＭ２、ＬＣＭＷＤ、ＲＳＴＷＤを生成してワード線ドライバＷＤＲへ供給する。また、制御部ＣＯＮＴは、制御信号ＲＳＴＷＤＢＡＣＫをワード線ドライバＷＤＲから供給される。制御部ＣＯＮＴは、リセット信号ＲＥＳＥＴと制御信号ＲＳＴＷＤＢＡＣＫとに基づいて、制御信号ＲＳＴＥを生成する。制御信号ＲＳＴＥは、ビット線ＢＴ、ＢＢに、メモリセルデータ初期化の電位設定を印加させる為の制御信号、及びメモリセルのＶＤＤ側電源をカットオフさせる為（トランジスタＴ１をオフさせる）の制御信号として利用される。制御信号ＲＳＴＷＤＢＡＣＫは、リセット解除時に、ワード線が立ち下がってから、ビット線の再プリチャージを開始させる為の、ワード線遠端での立下げ信号の戻り信号である。制御部ＣＯＮＴは、また、書き込み及び読み出し用の内部クロック生成回路ＣＬＫＧＥＮを内蔵しており、内部クロック生成回路ＣＬＫＧＥＮはクロック信号ＣＬＫを受けて、内部ワンショットクロックのような制御信号ＴＤＥＣを生成する。内部クロック生成回路ＣＬＫＧＥＮは、制御信号ＲＳＴＥを受けるようにされ、リセット時において、書き込み及び読み出し動作用の内部クロック（内部ワンショットクロック）の発生を停止させるように構成されている。

【0038】

（タイミングチャート）
図６には、スタンバイ信号ＲＳはロウレベル”Ｌ”とされる通常動作状態時において、リセット信号ＲＥＳＥＴがロウレベル”Ｌ”からハイレベル”Ｈ”とされて、ＳＲＡＭ１がリセット状態となった場合のタイミングチャートである。図７には、スタンバイ信号ＲＳはハイレベル”Ｈ”とされるスタンバイ状態において、リセット信号ＲＥＳＥＴがロウレベル”Ｌ”からハイレベル”Ｈ”とされて、ＳＲＡＭ１がリセット状態となった場合のタイミングチャートである。図６と図７とでは、クロック信号ＣＬＫ、制御信号ＬＣＭ２、ＬＣＭＷＤの波形が異なっている。

【0039】

図６、図７において、リセット信号ＲＥＳＥＴのハイレベル”Ｈ”に基づいて、制御信号ＲＳＴＥがハイレベル”Ｈ”へ遷移する。制御信号ＲＳＴＥのハイレベル”Ｈ”へ遷移に基づいて、トランジスタＴ１がオフ状態とされ、全ワード線が選択レベル”Ｈ”とされ、全ビット線ＢＴがロウレベルとされ、全ビット線ＢＢがハイレベルとされる。これにより、メモリセルＭＣの記憶ノードＭＥＭＴがロウレベルとされ、メモリセルＭＣの記憶ノードＭＥＭＢがハイレベルとされ、全メモリセルＭＣが初期化状態とされる。記憶ノードＭＥＭＴは、メモリセルＭＣのトランジスタＰ１とトランジスタＮ１の共通ドレインのノードである。記憶ノードＭＥＭＢは、メモリセルＭＣのトランジスタＰ２とトランジスタＮ２の共通ドレインのノードである。

【0040】

図６、図７において、セット信号ＲＥＳＥＴがハイレベル”Ｈ”からロウレベル”Ｌ”にされると、トランジスタＴ１がオン状態、全ワード線が非選択レベル”Ｌ”、全ビット線ＢＴおよぶ全ビット線ＢＢがハイレベルのようなプリチャージレベルにされる。なお、メモリセルＭＣは初期化状態を維持する。

【0041】

実施形態によれば、以下の１または複数の効果を得ることができる。

【0042】

１）メモリセルアレイＡＲのＶＤＤ側を、スイッチＴ１を介してＶＤＤに接続する。リセット時に、このスイッチＴ１をオフ状態とする回路構成とした。スイッチＴ１のオフ状態により、全メモリセルのメモリ保持能力を無力化し、一度に初期化できる。これにより面積増加無しに、全メモリセルの初期化時間を短くできる。

【0043】

２）リセット時に、全てのワード線を同時に選択する(立ち上げる)とする回路構成とした。ワード線を同時に立ち上げ、メモリセルの初期化を１度で同時に行えるため、全メモリセルの初期化時間を短くできる。

【0044】

３）リセット時に、ＳＲＡＭ内の通常のデータ書き込み回路(ＷＢＴ、ＷＢＢ)を用いて、全てのビット線ＢＴ、ＢＢに、初期化のためのロウレベル及びハイレベルを印加する回路構成とした。通常のメモリセルへのデータ書き込み回路（ＷＢＴ，ＷＢＢ）を流用する為、面積増加が無い。

【0045】

４）リセット信号により、Write/Read用の内部クロック発生回路ＣＬＫＧＥＮの１ショットクロックをオフ状態とする回路構成とした。内部クロック発生回路ＣＬＫＧＥＮをオフ状態とするので、どのようなタイミングでリセット信号ＲＥＳＥＴがハイレベルへ遷移しても、即座に全メモリセルの初期化動作に移行できる為、ＳＲＡＭの動作モードによらず、全メモリセルを短時間で初期化状態にできる。

【0046】

５）ワード線立上げ用Inverter（最終ドライバＦＤＲ）のＰＭＯＳ（Ｔ３）のソースを、電流制限用ＭＯＳ（Ｔ２）を介して、電源電位ＶＤＤに接続する回路構成とした。電流制限用ＰＭＯＳ（Ｔ２）により、全ワード線が同時に立ち上がる事によるラッシュカレントを制限および抑制する為、リセット時のワード線ドライバＷＤＲのピーク電流を低減できる。

【0047】

６）リセットモード解除時に、ワード線を先に立ち下げてから、ビット線ＢＴ，ＢＢのプリチャージをトランジスタＥＱ，ＰＣ１，ＰＣ２で開始するようなタイミングを生成する回路構成とした。ワード線ＷＬのハイレベルの活性期間とビット線ＢＴ，ＢＢのプリチャージ期間とのオーバーラップによる余分な貫通電力を防止できる為、リセット動作時の動作電流を低減できる。

【0048】

以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。

【符号の説明】

【0049】

１：ＳＲＡＭ
ＡＲ：メモリセルアレイ部
ＲＤＥ：ワード線デコーダ部(ロウデコーダ部）
ＩＯ：入出力部
ＣＯＮＴ：制御部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】