特許 7453562 差動増幅回路、受信回路及び半導体集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-03-12

(45)【発行日】2024-03-21

(54)【発明の名称】差動増幅回路、受信回路及び半導体集積回路

(51)【国際特許分類】

   H03F 3/45 20060101AFI20240313BHJP

   H03G 3/30 20060101ALI20240313BHJP

【ＦＩ】

H03F3/45 109

H03G3/30 D

【請求項の数】 15

(21)【出願番号】P 2021565208

(86)(22)【出願日】2019-12-17

(86)【国際出願番号】 JP2019049423

(87)【国際公開番号】W WO2021124450

(87)【国際公開日】2021-06-24

【審査請求日】2022-11-16

(73)【特許権者】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】100090273

【弁理士】

【氏名又は名称】國分 孝悦

(72)【発明者】

【氏名】藤村 拓弥

(72)【発明者】

【氏名】加納 英樹

【審査官】工藤 一光

(56)【参考文献】

【文献】特表２０１７－５３８３６３（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１１／０００１５６２（ＵＳ，Ａ１）

【文献】特開２０１０－３４７３３（ＪＰ，Ａ）

【文献】米国特許出願公開第２００９／００１５３２８（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｆ１／００－３／７２

Ｈ０３Ｇ１／００－３／３４

(57)【特許請求の範囲】

【請求項1】

差動増幅回路部と、
レプリカ増幅回路部とを有し、
前記差動増幅回路部は、
電流源回路と負荷回路の間に設けられ、ゲートにおいて差動入力信号を受け、ドレインにおいて差動出力信号を生成する第１及び第２のトランジスタと、
前記第１及び第２のトランジスタのソースの間に接続され、ゲートにおいて制御信号を受ける第３のトランジスタとを有し、
前記レプリカ増幅回路部は、
第１及び第２の基準電圧を生成する電圧生成回路と、
前記第１及び第２のトランジスタのレプリカであって、ゲートにおいて前記第１及び第２の基準電圧を受け、ドレインにおいてレプリカ出力信号を生成する第１及び第２のレプリカトランジスタと、
前記第１及び第２のレプリカトランジスタのソースの間に接続され、ゲートにおいて前記制御信号を受ける第３のレプリカトランジスタと、
前記第１及び第２の基準電圧の少なくとも一方と前記レプリカ出力信号との差に応じて、前記制御信号を生成するオペアンプとを有し、
前記オペアンプは、前記レプリカ増幅回路部の利得が一定になるように前記制御信号を生成する差動増幅回路。

【請求項2】

前記電流源回路は、第４及び第５のトランジスタを有し、
前記負荷回路は、第１及び第２の負荷回路を有し、
前記第１のトランジスタのソースは、前記第４のトランジスタのドレインに接続され、
前記第１のトランジスタのドレインは、前記第１の負荷回路に接続され、
前記第２のトランジスタのソースは、前記第５のトランジスタのドレインに接続され、
前記第２のトランジスタのドレインは、前記第２の負荷回路に接続され、
前記第４のトランジスタのゲートと前記第５のトランジスタのゲートは互いに接続され、第１のバイアス電圧が供給される請求項１に記載の差動増幅回路。

【請求項3】

前記レプリカ増幅回路部は、
ドレインが前記第１のレプリカトランジスタのソースに接続される第４のレプリカトランジスタと、
ドレインが前記第２のレプリカトランジスタのソースに接続される第５のレプリカトランジスタと、
前記第１のレプリカトランジスタのドレインに接続される第３の負荷回路と、
前記第２のレプリカトランジスタのドレインに接続される第４の負荷回路とを有し、
前記第４のレプリカトランジスタのゲートと前記第５のレプリカトランジスタのゲートは互いに接続され、前記第１のバイアス電圧が供給される請求項２に記載の差動増幅回路。

【請求項4】

前記電圧生成回路は、
ドレインが前記第１のレプリカトランジスタのゲートに接続され、ゲートが前記第４のレプリカトランジスタのゲートに接続される第６のトランジスタと、
前記第１のレプリカトランジスタのゲートに接続される第１の抵抗と、
ドレインが前記第２のレプリカトランジスタのゲートに接続され、ゲートが前記第５のレプリカトランジスタのゲートに接続される第７のトランジスタと、
前記第２のレプリカトランジスタのゲートに接続される第２の抵抗とを有する請求項３に記載の差動増幅回路。

【請求項5】

前記第６のトランジスタのゲートと前記第７のトランジスタのゲートは前記第１のバイアス電圧が供給される請求項４に記載の差動増幅回路。

【請求項6】

前記第１～第７のトランジスタと前記第１～第５のレプリカトランジスタは、ｐチャネル電界効果トランジスタであり、
前記第４～第７のトランジスタのソースと前記第４及び第５のレプリカトランジスタのソースは、電源電位ノードに接続され、
前記第１の負荷回路は、前記第１のトランジスタのドレインと前記電源電位ノードより電位が低い基準電位ノードとの間に接続され、
前記第２の負荷回路は、前記第２のトランジスタのドレインと前記基準電位ノードとの間に接続され、
前記第３の負荷回路は、前記第１のレプリカトランジスタのドレインと前記基準電位ノードとの間に接続され、
前記第４の負荷回路は、前記第２のレプリカトランジスタのドレインと前記基準電位ノードとの間に接続される請求項４に記載の差動増幅回路。

【請求項7】

さらに、ソースが前記電源電位ノードに接続され、ゲート及びドレインが互いに接続される第８のトランジスタと、
ドレインが前記第８のトランジスタのドレインに接続され、ソースが前記基準電位ノードに接続される第９のトランジスタと、
前記第９のトランジスタのゲートに第２のバイアス電圧を供給するバイアス生成器とを有し、
前記第８のトランジスタのゲートにおいて、前記第１のバイアス電圧が生成される請求項６に記載の差動増幅回路。

【請求項8】

前記第１～第７のトランジスタと前記第１～第５のレプリカトランジスタは、ｎチャネル電界効果トランジスタであり、
前記第４～第７のトランジスタのソースと前記第４及び第５のレプリカトランジスタのソースは、基準電位ノードに接続され、
前記第１の負荷回路は、前記第１のトランジスタのドレインと前記基準電位ノードより電位が高い電源電位ノードとの間に接続され、
前記第２の負荷回路は、前記第２のトランジスタのドレインと前記電源電位ノードとの間に接続され、
前記第３の負荷回路は、前記第１のレプリカトランジスタのドレインと前記電源電位ノードとの間に接続され、
前記第４の負荷回路は、前記第２のレプリカトランジスタのドレインと前記電源電位ノードとの間に接続される請求項４に記載の差動増幅回路。

【請求項9】

さらに、ソースが前記基準電位ノードに接続され、ゲート及びドレインが互いに接続される第８のトランジスタと、
ドレインが前記第８のトランジスタのドレインに接続され、ソースが前記電源電位ノードに接続される第９のトランジスタと、
前記第９のトランジスタのゲートに第３のバイアス電圧を供給するバイアス生成器とを有し、
前記第８のトランジスタのゲートにおいて前記第１のバイアス電圧が生成される請求項８に記載の差動増幅回路。

【請求項10】

前記差動増幅回路部は、前記第１のトランジスタのドレインと前記第２のトランジスタのドレインとの間に接続される容量を有する請求項１～９のいずれか１項に記載の差動増幅回路。

【請求項11】

前記第１の負荷回路は、第３の抵抗と第１のインダクタの直列接続回路であり、
前記第２の負荷回路は、第４の抵抗と第２のインダクタの直列接続回路であり、
前記第３の負荷回路は、第５の抵抗であり、
前記第４の負荷回路は、第６の抵抗である請求項３～１０のいずれか１項に記載の差動増幅回路。

【請求項12】

前記第１の負荷回路は、第３の抵抗であり、
前記第２の負荷回路は、第４の抵抗であり、
前記第３の負荷回路は、第５の抵抗であり、
前記第４の負荷回路は、第６の抵抗である請求項３～９のいずれか１項に記載の差動増幅回路。

【請求項13】

前記第１及び第２の基準電圧は、相互に異なる電圧である請求項１～１２のいずれか１項に記載の差動増幅回路。

【請求項14】

連続時間線形等化器と、
前記連続時間線形等化器の出力信号を入力する判定帰還型等化器と、
前記判定帰還型等化器にクロック信号を出力するクロック生成器と、
前記判定帰還型等化器の出力信号を入力するデマルチプレクサとを有し、
前記連続時間線形等化器は、差動増幅回路を有し、
前記差動増幅回路は、
差動増幅回路部と、
レプリカ増幅回路部とを有し、
前記差動増幅回路部は、
電流源回路と負荷回路の間に設けられ、ゲートにおいて差動入力信号を受け、ドレインにおいて差動出力信号を生成する第１及び第２のトランジスタと、
前記第１及び第２のトランジスタのソースの間に接続され、ゲートにおいて制御信号を受ける第３のトランジスタとを有し、
前記レプリカ増幅回路部は、
第１及び第２の基準電圧を生成する電圧生成回路と、
前記第１及び第２のトランジスタのレプリカであって、ゲートにおいて前記第１及び第２の基準電圧を受け、ドレインにおいてレプリカ出力信号を生成する第１及び第２のレプリカトランジスタと、
前記第１及び第２のレプリカトランジスタのソースの間に接続され、ゲートにおいて前記制御信号を受ける第３のレプリカトランジスタと、
前記第１及び第２の基準電圧の少なくとも一方と前記レプリカ出力信号との差に応じて、前記制御信号を生成するオペアンプとを有し、
前記オペアンプは、前記レプリカ増幅回路部の利得が一定になるように前記制御信号を生成する受信回路。

【請求項15】

受信回路と、
前記受信回路の出力信号を処理する内部回路とを有し、
前記受信回路は、
連続時間線形等化器と、
前記連続時間線形等化器の出力信号を入力する判定帰還型等化器と、
前記判定帰還型等化器にクロック信号を出力するクロック生成器と、
前記判定帰還型等化器の出力信号を入力するデマルチプレクサとを有し、
前記連続時間線形等化器は、差動増幅回路を有し、
前記差動増幅回路は、
差動増幅回路部と、
レプリカ増幅回路部とを有し、
前記差動増幅回路部は、
電流源回路と負荷回路の間に設けられ、ゲートにおいて差動入力信号を受け、ドレインにおいて差動出力信号を生成する第１及び第２のトランジスタと、
前記第１及び第２のトランジスタのソースの間に接続され、ゲートにおいて制御信号を受ける第３のトランジスタとを有し、
前記レプリカ増幅回路部は、
第１及び第２の基準電圧を生成する電圧生成回路と、
前記第１及び第２のトランジスタのレプリカであって、ゲートにおいて前記第１及び第２の基準電圧を受け、ドレインにおいてレプリカ出力信号を生成する第１及び第２のレプリカトランジスタと、
前記第１及び第２のレプリカトランジスタのソースの間に接続され、ゲートにおいて前記制御信号を受ける第３のレプリカトランジスタと、
前記第１及び第２の基準電圧の少なくとも一方と前記レプリカ出力信号との差に応じて、前記制御信号を生成するオペアンプとを有し、
前記オペアンプは、前記レプリカ増幅回路部の利得が一定になるように前記制御信号を生成する半導体集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、差動増幅回路、受信回路及び半導体集積回路に関する。

【背景技術】

【0002】

特許文献１には、差動増幅器と制御信号生成器を有する高速差動増幅器が開示されている。差動増幅器は、第１の入力信号と第２の入力信号との間の電圧差を増幅し、出力信号を生成する。制御信号生成器は、差動増幅器のレプリカであるレプリカ差動増幅器を含み、差動増幅器及びレプリカ差動増幅器の利得を制御する制御信号を生成する。

【0003】

特許文献２には、第１のトランジスタと、第２のトランジスタと、レジスタと、第３のトランジスタを有する利得増幅器が開示されている。第１のトランジスタは、第１の制御ポート、第１の入力ポート、及び、第１の出力ポートを有する。第２のトランジスタは、第２の制御ポート、第２の入力ポート、及び、第２の出力ポートを有する。レジスタは、第１の出力ポートに接続された第１端、及び、第２の出力ポートに接続された第２端を有する。第３のトランジスタは、第１の出力ポート及び第２の出力ポートに接続され、かつ、レジスタと並列に接続される。第３のトランジスタに制御電圧を印加し、第１の制御ポートに入力電圧を印加したとき、第２の制御ポートは、第１の入力ポート及び第２の入力ポートにおいて、所望の出力を生成するべく、制御電圧によって選択的に修正される。

【0004】

特許文献３には、第１の増幅回路と、第２の増幅回路と、第３の増幅回路と、カレントミラー回路とを有する可変利得増幅回路が開示されている。第１の増幅回路は、差動入力電圧が制御端子に入力される第１及び第２のトランジスタと、第１のトランジスタと第２のトランジスタとの間に接続され、制御端子に利得制御信号が入力される第３のトランジスタと、第１のトランジスタに流れる電流と第２のトランジスタに流れる電流とにそれぞれ対応する第１の出力電流と第２の出力電流との差動電流を出力する出力部とを有する。第２の増幅回路は、第１及び第２の電圧がそれぞれ制御端子に入力される第４及び第５のトランジスタと、第４のトランジスタと第５のトランジスタとの間に接続され、制御端子に上記の利得制御信号が入力される第６のトランジスタと、第４のトランジスタに流れる電流と第５のトランジスタに流れる電流とにそれぞれ対応する第１の電流と第１の電流よりも小さい第２の電流との差動電流を出力する出力部とを有する。第３の増幅回路は、第３及び第４の電圧がそれぞれ制御端子に入力される第７及び第８のトランジスタと、第７のトランジスタと第８のトランジスタとの間に接続された抵抗素子と、第７のトランジスタに流れる電流と第８のトランジスタに流れる電流とにそれぞれ対応する第３の電流と第３の電流よりも小さい第４の電流との差動電流を出力する出力部とを有する。カレントミラー回路は、第１の電流と第４の電流との合成電流と第２の電流と第３の電流との合成電流とに応じて上記の利得制御信号を生成する。

【先行技術文献】

【特許文献】

【0005】

【文献】米国特許出願公開第２０１１／０００１５６２号明細書

【文献】特表２０１８－５２２４９０号公報

【文献】特開２００２－１９８７５５号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

差動増幅回路の利得は、温度に応じて変動する。パラメータを用いて、差動増幅回路の利得が一定になるように制御する場合には、パラメータ数が増え、制御が複雑になり、応答速度が低くなる課題がある。

【0007】

本発明の目的は、差動増幅回路において、簡単な制御で、かつ、動作の高速性を保ちながら、差動増幅回路部の利得を一定にすることである。

【課題を解決するための手段】

【0008】

差動増幅回路は、差動増幅回路部と、レプリカ増幅回路部とを有し、前記差動増幅回路部は、電流源回路と負荷回路の間に設けられ、ゲートにおいて差動入力信号を受け、ドレインにおいて差動出力信号を生成する第１及び第２のトランジスタと、前記第１及び第２のトランジスタのソースの間に接続され、ゲートにおいて制御信号を受ける第３のトランジスタとを有し、前記レプリカ増幅回路部は、第１及び第２の基準電圧を生成する電圧生成回路と、前記第１及び第２のトランジスタのレプリカであって、ゲートにおいて前記第１及び第２の基準電圧を受け、ドレインにおいてレプリカ出力信号を生成する第１及び第２のレプリカトランジスタと、前記第１及び第２のレプリカトランジスタのソースの間に接続され、ゲートにおいて前記制御信号を受ける第３のレプリカトランジスタと、前記第１及び第２の基準電圧の少なくとも一方と前記レプリカ出力信号との差に応じて、前記制御信号を生成するオペアンプとを有し、前記オペアンプは、前記レプリカ増幅回路部の利得が一定になるように前記制御信号を生成する。

【発明の効果】

【0009】

差動増幅回路において、簡単な制御で、かつ、動作の高速性を保ちつつ、差動増幅回路部の利得を一定にすることができる。

【図面の簡単な説明】

【0010】

【図1】図１は、第１の実施形態による半導体集積回路の構成例を示す図である。

【図2】図２は、図１のＣＴＬＥ内の差動増幅回路部の構成例を示す回路図である。

【図3】図３は、図２の差動増幅回路部の周波数に対する利得の特性を示す図である。

【図4】図４は、第１の実施形態による差動増幅回路の構成例を示す回路図である。

【図5】図５は、第２の実施形態による差動増幅回路の構成例を示す回路図である。

【図6】図６は、第３の実施形態による差動増幅回路の構成例を示す回路図である。

【発明を実施するための形態】

【0011】

（第１の実施形態）
図１は、第１の実施形態による半導体集積回路１００の構成例を示す図である。半導体集積回路１００は、受信回路１０１と、内部回路１０２とを有する。受信回路１０１は、終端回路１１３と、連続時間線形等化器（Ｃｏｎｔｉｎｕｏｕｓ Ｔｉｍｅ Ｌｉｎｅａｒ Ｅｑｕａｌｉｚｅｒ、ＣＴＬＥ）１１４と、判定帰還型等化器（Ｄｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｅｑｕａｌｉｚｅｒ、ＤＦＥ）１１５と、クロック生成器１１６と、デマルチプレクサ１１７とを有する。

【0012】

差動入力端子１１１及び１１２は、差動信号を受信する。終端回路１１３は、差動入力端子１１１及び１１２間に接続される。終端回路１１３は例えば、抵抗素子により構成される。ＣＴＬＥ１１４は、差動入力端子１１１及び１１２が受信する差動信号に対して、時間軸上連続的に等価処理を行う。ＤＦＥ１１５は、ＣＴＬＥ１１４の出力信号を入力し、ＣＴＬＥ１１４の出力信号に対して、帰還ループによる等化処理と２値判定を行う。クロック生成器１１６は、ＤＦＥ１１５にクロック信号を出力する。デマルチプレクサ１１７は、ＤＦＥ１１５の出力信号を入力し、ＤＦＥ１１５の出力信号をシリアルデータからパラレルデータに変換する。内部回路１０２は、デマルチプレクサ１１７の出力信号を処理する。

【0013】

図２は、図１のＣＴＬＥ１１４内の差動増幅回路部の構成例を示す回路図である。差動増幅回路部は、電流源２０１，２０２と、可変容量２０３と、抵抗２０４と、ｐチャネル電界効果トランジスタ２０５，２０６と、インダクタ２０７，２０８と、抵抗２０９，２１０を有する。差動増幅回路部は、差動入力端子Ｖｉｐ及びＶｉｎに入力される差動信号を増幅し、増幅した差動信号を差動出力端子Ｖｏｐ及びＶｏｎから出力する。

【0014】

図３は、図２の差動増幅回路部の周波数に対する利得の特性を示す図である。差動増幅回路部は、高周波数等化器であり、高周波数帯域の利得が高い。利得の特性３０１は、－４０℃の場合の特性である。利得の特性３０２は、２５℃の場合の特性である。利得の特性３０３は、１２５℃の場合の特性である。差動増幅回路部の利得は、温度に応じて変動する。温度により差動増幅回路部の利得が変動すると、受信回路１０１の受信エラーの原因になる。差動増幅回路部の利得は、温度にかかわらず、一定であることが好ましい。

【0015】

差動増幅回路部は、可変容量２０３の値を制御することにより、高周波数帯域の利得を制御することができる。また、差動増幅回路部は、抵抗２０４の値を制御することにより、直流の利得を制御することができる。抵抗２０４の抵抗値を可変として、差動増幅回路部の直流の利得が一定になるように抵抗２０４の値を制御する場合には、抵抗値を可変に設定するためのパラメータの数が増え、制御が複雑になり、応答速度が低くなる課題がある。以下、図４を参照しながら、簡単な制御で、かつ高速に、差動増幅回路部の直流の利得を一定にすることができる差動増幅回路を説明する。

【0016】

図４は、第１の実施形態による差動増幅回路４００の構成例を示す回路図である。図１のＣＴＬＥ１１４は、差動増幅回路４００を有する。差動増幅回路４００は、差動増幅回路部４０１と、レプリカ増幅回路部４０２と、ｐチャネル電界効果トランジスタ４０３と、ｎチャネル電界効果トランジスタ４０４と、ＢＧＲ（バンドギャップリファレンス）バイアス生成器４０５とを有する。

【0017】

差動増幅回路部４０１は、図２の差動増幅回路部に対して、電流源２０１及び２０２に相当する、ｐチャネル電界効果トランジスタ４３１及び４３２を設け、抵抗２０４に相当する、ｐチャネル電界効果トランジスタ４３３を設けたものである。差動増幅回路部４０１は、ｐチャネル電界効果トランジスタ４３１～４３３と、可変容量２０３と、ｐチャネル電界効果トランジスタ２０５，２０６と、インダクタ２０７，２０８と、抵抗２０９，２１０とを有する。

【0018】

ｐチャネル電界効果トランジスタ４３１は、電流源回路であり、ソースが電源電位ノードに接続される。ｐチャネル電界効果トランジスタ４３２は、電流源回路であり、ソースが電源電位ノードに接続され、ゲートがｐチャネル電界効果トランジスタ４３１のゲートに接続される。

【0019】

可変容量２０３は、ｐチャネル電界効果トランジスタ４３１のドレインとｐチャネル電界効果トランジスタ４３２のドレインとの間に接続される。ｐチャネル電界効果トランジスタ４３３は、ソースがｐチャネル電界効果トランジスタ２０５のソースに接続され、ゲートがオペアンプ４２２の出力端子に接続され、ドレインがｐチャネル電界効果トランジスタ２０６のソースに接続される。ｐチャネル電界効果トランジスタ４３３は、ゲートにおいて、オペアンプ４２２が出力する制御信号を受け、その制御信号に応じて、ドレイン及びソース間の抵抗が変わる。

【0020】

ｐチャネル電界効果トランジスタ２０５は、ソースがｐチャネル電界効果トランジスタ４３１のドレインに接続され、ゲートが差動入力端子Ｖｉｐに接続され、ドレインが差動出力端子Ｖｏｎに接続される。ｐチャネル電界効果トランジスタ２０６は、ソースがｐチャネル電界効果トランジスタ４３２のドレインに接続され、ゲートが差動入力端子Ｖｉｎに接続され、ドレインが差動出力端子Ｖｏｐに接続される。

【0021】

インダクタ２０７と抵抗２０９の直列接続回路は、負荷回路であり、ｐチャネル電界効果トランジスタ２０５のドレインと、基準電位ノードとの間に接続される。基準電位ノードは例えば、グランド電位ノードであり、電源電位ノードより電位が低いノードである。インダクタ２０８と抵抗２１０の直列接続回路は、負荷回路であり、ｐチャネル電界効果トランジスタ２０６のドレインと、基準電位ノードとの間に接続される。

【0022】

ｐチャネル電界効果トランジスタ２０５及び２０６は、ゲートの差動入力端子Ｖｉｐ及びＶｉｎにおいて差動入力信号を受け、ドレインの出力端子Ｖｏｐ及びＶｏｎにおいて差動出力信号を生成する。オペアンプ４２２がｐチャネル電界効果トランジスタ４３３のゲートの制御信号を制御することにより、ｐチャネル電界効果トランジスタ４３３のドレイン及びソース間の抵抗が制御され、差動増幅回路部４０１の直流の利得が一定に制御される。

【0023】

レプリカ増幅回路部４０２は、差動増幅回路部４０１のレプリカである。レプリカ増幅回路部４０２は、ｐチャネル電界効果トランジスタ４１１～４１７と、抵抗４１８～４２１と、オペアンプ４２２とを有する。

【0024】

ｐチャネル電界効果トランジスタ４１２は、ｐチャネル電界効果トランジスタ４３１のレプリカトランジスタであり、ソースが電源電位ノードに接続され、ゲートがｐチャネル電界効果トランジスタ４３１及び４３２のゲートに接続される。ｐチャネル電界効果トランジスタ４１３は、ｐチャネル電界効果トランジスタ４３２のレプリカトランジスタであり、ソースが電源電位ノードに接続され、ゲートがｐチャネル電界効果トランジスタ４３１及び４３２のゲートに接続される。

【0025】

ｐチャネル電界効果トランジスタ４１５は、ｐチャネル電界効果トランジスタ４３３のレプリカトランジスタであり、ソースがｐチャネル電界効果トランジスタ４１６のソースに接続され、ゲートがオペアンプ４２２の出力端子に接続され、ドレインがｐチャネル電界効果トランジスタ４１７のソースに接続される。

【0026】

ｐチャネル電界効果トランジスタ４１６は、ｐチャネル電界効果トランジスタ２０５のレプリカトランジスタであり、ソースがｐチャネル電界効果トランジスタ４１２のドレインに接続される。ｐチャネル電界効果トランジスタ４１７は、ｐチャネル電界効果トランジスタ２０６のレプリカトランジスタであり、ソースがｐチャネル電界効果トランジスタ４１３のドレインに接続される。

【0027】

抵抗４１９は、負荷回路であり、抵抗２０９のレプリカである。抵抗４１９は、ｐチャネル電界効果トランジスタ４１６のドレインと基準電位ノードとの間に接続される。

【0028】

抵抗４２０は、負荷回路であり、抵抗２１０のレプリカである。抵抗４２０は、ｐチャネル電界効果トランジスタ４１７のドレインと基準電位ノードとの間に接続される。

【0029】

ｐチャネル電界効果トランジスタ４１１と抵抗４１８は、電圧生成回路であり、基準電圧Ｖ１を生成する。ｐチャネル電界効果トランジスタ４１６のゲートは、基準電圧Ｖ１を受ける。ｐチャネル電界効果トランジスタ４１１は、ソースが電源電位ノードに接続され、ゲートがｐチャネル電界効果トランジスタ４３１及び４３２のゲートに接続され、ドレインがｐチャネル電界効果トランジスタ４１６のゲートに接続される。抵抗４１８は、ｐチャネル電界効果トランジスタ４１１のドレインと基準電位ノードとの間に接続される。

【0030】

ｐチャネル電界効果トランジスタ４１４と抵抗４２１は、電圧生成回路であり、基準電圧Ｖ２を生成する。ｐチャネル電界効果トランジスタ４１７のゲートは、基準電圧Ｖ２を受ける。ｐチャネル電界効果トランジスタ４１４は、ソースが電源電位ノードに接続され、ゲートがｐチャネル電界効果トランジスタ４３１及び４３２のゲートに接続され、ドレインがｐチャネル電界効果トランジスタ４１７のゲートに接続される。抵抗４２１は、ｐチャネル電界効果トランジスタ４１４のドレインと基準電位ノードとの間に接続される。

【0031】

オペアンプ４２２は、－入力端子がｐチャネル電界効果トランジスタ４１６のゲートに接続され、＋入力端子がｐチャネル電界効果トランジスタ４１７のドレインに接続され、出力端子がｐチャネル電界効果トランジスタ４１５及び４３３のゲートに接続される。

【0032】

ｐチャネル電界効果トランジスタ４０３は、ソースが電源電位ノードに接続され、ゲート及びドレインが互いに接続される。ｐチャネル電界効果トランジスタ４０４は、ドレインがｐチャネル電界効果トランジスタ４０３のドレインに接続され、ゲートがＢＧＲバイアス生成器４０５に接続され、ソースが基準電位ノードに接続される。また、ｐチャネル電界効果トランジスタ４０３のゲートは、ｐチャネル電界効果トランジスタ４３１及び４３２のゲートに接続される。

【0033】

ＢＧＲバイアス生成器４０５は、ＢＧＲ（Ｂａｎｄ Ｇａｐ Ｒｅｆｅｒｅｎｃｅ）電圧を生成し、生成したＢＧＲ電圧をバイアス電圧（第２のバイアス電圧）としてｐチャネル電界効果トランジスタ４０４のゲートに供給する。これによって、ｐチャネル電界効果トランジスタ４０３のゲートにおいて、電流源回路用のバイアス電圧（第１のバイアス電圧）が生成され、生成されたバイアス電圧がｐチャネル電界効果トランジスタ４１１～４１４、４３１、４３２の各ゲートに供給される。

【0034】

ｐチャネル電界効果トランジスタ４０３、４１１～４１４、４３１及び４３２は、カレントミラー回路である。ｐチャネル電界効果トランジスタ４１２、４１３、４３１及び４３２には、電流Ｉｂが流れる。ｐチャネル電界効果トランジスタ４１１には、例えばトランジスタサイズの調整によって、電流量が電流Ｉｂの３／２倍である電流Ｉｂ×３／２が流れる。ｐチャネル電界効果トランジスタ４１４には、例えばトランジスタサイズの調整によって、電流量が電流Ｉｂの１／２倍である電流Ｉｂ×１／２が流れる。

【0035】

ｐチャネル電界効果トランジスタ４１６のゲートには、基準電圧Ｖ１が入力される。ｐチャネル電界効果トランジスタ４１７のゲートには、基準電圧Ｖ２が入力される。基準電圧Ｖ１及びＶ２は、相互に異なる電圧である。基準電圧Ｖ１は、基準電圧Ｖ２より高い。

【0036】

ｐチャネル電界効果トランジスタ４１６及び４１７は、ゲートにおいて基準電圧Ｖ１及びＶ２を受け、ドレインにおいてレプリカ出力信号Ｖ３及びＶ４を生成する。レプリカ出力信号Ｖ３は、ｐチャネル電界効果トランジスタ４１７のドレインの信号である。レプリカ出力信号Ｖ４は、ｐチャネル電界効果トランジスタ４１６のドレインの信号である。レプリカ増幅回路部４０２は、基準電圧Ｖ１及びＶ２の差動入力信号を増幅し、レプリカ出力信号Ｖ３及びＶ４の差動出力信号を出力する。レプリカ増幅回路部４０２は、可変容量２０３及びインダクタ２０７，２０８のレプリカを有しないので、周波数に対して利得が略一定である。

【0037】

オペアンプ４２２は、レプリカ出力信号Ｖ３と基準電圧Ｖ１との差に応じて、制御信号をｐチャネル電界効果トランジスタ４１５及び４３３のゲートに供給する。オペアンプ４２２は、レプリカ増幅回路部４０２の利得が一定になるように制御信号を生成する。

【0038】

なお、オペアンプ４２２は、レプリカ出力信号Ｖ４と基準電圧Ｖ２との差に応じて、制御信号を出力してもよい。

【0039】

増幅回路部４０１及びレプリカ増幅回路部４０２の利得は、温度により変動する。例えば、増幅回路部４０１及びレプリカ増幅回路部４０２の利得が上昇し、差動出力端子Ｖｏｐの信号及びレプリカ出力信号Ｖ３が上昇する。すると、レプリカ出力信号Ｖ３と基準電圧Ｖ１の差が大きくなり、オペアンプ４２２が出力する制御信号が上昇する。すると、ｐチャネル電界効果トランジスタ４１５のドレイン及びソース間の抵抗が高くなり、レプリカ増幅回路部４０２の利得が下がる。その結果、レプリカ出力信号Ｖ３が下降する。上記の制御により、オペアンプ４２２は、レプリカ増幅回路部４０２の利得が一定になるように制御信号を生成する。

【0040】

同様に、ｐチャネル電界効果トランジスタ４３３のドレイン及びソース間の抵抗が高くなり、差動増幅回路部４０１の利得が下がる。その結果、差動出力端子Ｖｏｐの信号が下降する。増幅回路部４０１の直流の利得は、温度にかかわらず、一定に制御される。

【0041】

差動増幅回路４００は、レプリカ増幅回路部４０２を用いることにより、簡単な制御で、差動増幅回路部４０１の直流の利得を一定にすることができる。また、差動増幅回路部４０１は、ｐチャネル電界効果トランジスタ４３３を用いて直流の利得を制御するので、一対の入力ノードＶｉｐ及びＶｉｎに対して、追加して接続する素子がなく、入力負荷が増加しないため、差動増幅回路４００において動作の高速性を保つことができる。

【0042】

（第２の実施形態）
図５は、第２の実施形態による差動増幅回路５００の構成例を示す回路図である。図１のＣＴＬＥ１１４は、差動増幅回路５００を有する。差動増幅回路５００は、図４の差動増幅回路４００に対して、ｐチャネル電界効果トランジスタの代わりにｎチャネル電界効果トランジスタを設け、ｎチャネル電界効果トランジスタの代わりにｐチャネル電界効果トランジスタを設けたものである。

【0043】

差動増幅回路５００は、差動増幅回路部５０１と、レプリカ増幅回路部５０２と、ｎチャネル電界効果トランジスタ５０３と、ｐチャネル電界効果トランジスタ５０４と、ＢＧＲバイアス生成器４０５とを有する。

【0044】

差動増幅回路部５０１は、ｎチャネル電界効果トランジスタ５３１～５３３と、可変容量２０３と、ｎチャネル電界効果トランジスタ５３４，５３５と、インダクタ２０７，２０８と、抵抗２０９，２１０とを有する。

【0045】

ｎチャネル電界効果トランジスタ５３１は、電流源回路であり、ソースが基準電位ノードに接続される。ｎチャネル電界効果トランジスタ５３２は、電流源回路であり、ソースが基準電位ノードに接続され、ゲートがｎチャネル電界効果トランジスタ５３１のゲートに接続される。

【0046】

可変容量２０３は、ｎチャネル電界効果トランジスタ５３１のドレインとｎチャネル電界効果トランジスタ５３２のドレインとの間に接続される。ｎチャネル電界効果トランジスタ５３３は、ソースがｎチャネル電界効果トランジスタ５３５のソースに接続され、ゲートがオペアンプ４２２の出力端子に接続され、ドレインがｎチャネル電界効果トランジスタ５３４のソースに接続される。ｎチャネル電界効果トランジスタ５３３は、ゲートにおいて、オペアンプ４２２が出力する制御信号を受け、その制御信号に応じて、ドレイン及びソース間の抵抗が変わる。

【0047】

ｎチャネル電界効果トランジスタ５３４は、ソースがｎチャネル電界効果トランジスタ５３１のドレインに接続され、ゲートが差動入力端子Ｖｉｐに接続され、ドレインが差動出力端子Ｖｏｎに接続される。ｎチャネル電界効果トランジスタ５３５は、ソースがｎチャネル電界効果トランジスタ５３２のドレインに接続され、ゲートが差動入力端子Ｖｉｎに接続され、ドレインが差動出力端子Ｖｏｐに接続される。

【0048】

インダクタ２０７と抵抗２０９の直列接続回路は、負荷回路であり、ｎチャネル電界効果トランジスタ５３４のドレインと、電源電位ノードとの間に接続される。インダクタ２０８と抵抗２１０の直列接続回路は、負荷回路であり、ｎチャネル電界効果トランジスタ５３５のドレインと、電源電位ノードとの間に接続される。

【0049】

ｎチャネル電界効果トランジスタ５３４及び５３５は、ゲートの差動入力端子Ｖｉｐ及びＶｉｎにおいて差動入力信号を受け、ドレインの出力端子Ｖｏｐ及びＶｏｎにおいて差動出力信号を生成する。オペアンプ４２２がｎチャネル電界効果トランジスタ５３３のゲートの制御信号を制御することにより、ｎチャネル電界効果トランジスタ５３３のドレイン及びソース間の抵抗が制御され、差動増幅回路部５０１の直流の利得が一定に制御される。

【0050】

レプリカ増幅回路部５０２は、差動増幅回路部５０１のレプリカである。レプリカ増幅回路部５０２は、ｎチャネル電界効果トランジスタ５１１～５１７と、抵抗４１８～４２１と、オペアンプ４２２とを有する。

【0051】

ｎチャネル電界効果トランジスタ５１２は、ｎチャネル電界効果トランジスタ５３１のレプリカトランジスタであり、ソースが基準電位ノードに接続され、ゲートがｎチャネル電界効果トランジスタ５３１及び５３２のゲートに接続される。ｎチャネル電界効果トランジスタ５１３は、ｎチャネル電界効果トランジスタ５３２のレプリカトランジスタであり、ソースが基準電位ノードに接続され、ゲートがｎチャネル電界効果トランジスタ５３１及び５３２のゲートに接続される。

【0052】

ｎチャネル電界効果トランジスタ５１５は、ｎチャネル電界効果トランジスタ５３３のレプリカトランジスタであり、ソースがｎチャネル電界効果トランジスタ５１７のソースに接続され、ゲートがオペアンプ４２２の出力端子に接続され、ドレインがｎチャネル電界効果トランジスタ５１６のソースに接続される。

【0053】

ｎチャネル電界効果トランジスタ５１６は、ｎチャネル電界効果トランジスタ５３４のレプリカトランジスタであり、ソースがｎチャネル電界効果トランジスタ５１２のドレインに接続される。ｎチャネル電界効果トランジスタ５１７は、ｎチャネル電界効果トランジスタ５３５のレプリカトランジスタであり、ソースがｎチャネル電界効果トランジスタ５１３のドレインに接続される。

【0054】

抵抗４１９は、負荷回路であり、抵抗２０９のレプリカである。抵抗４１９は、ｎチャネル電界効果トランジスタ５１６のドレインと電源電位ノードとの間に接続される。

【0055】

抵抗４２０は、負荷回路であり、抵抗２１０のレプリカである。抵抗４２０は、ｎチャネル電界効果トランジスタ５１７のドレインと電源電位ノードとの間に接続される。

【0056】

ｎチャネル電界効果トランジスタ５１１と抵抗４１８は、電圧生成回路であり、基準電圧Ｖ１を生成する。ｎチャネル電界効果トランジスタ５１６のゲートは、基準電圧Ｖ１を受ける。ｎチャネル電界効果トランジスタ５１１は、ソースが基準電位ノードに接続され、ゲートがｎチャネル電界効果トランジスタ５３１及び５３２のゲートに接続され、ドレインがｎチャネル電界効果トランジスタ５１６のゲートに接続される。抵抗４１８は、ｎチャネル電界効果トランジスタ５１１のドレインと電源電位ノードとの間に接続される。

【0057】

ｎチャネル電界効果トランジスタ５１４と抵抗４２１は、電圧生成回路であり、基準電圧Ｖ２を生成する。ｎチャネル電界効果トランジスタ５１７のゲートは、基準電圧Ｖ２を受ける。ｎチャネル電界効果トランジスタ５１４は、ソースが基準電位ノードに接続され、ゲートがｎチャネル電界効果トランジスタ５３１及び５３２のゲートに接続され、ドレインがｎチャネル電界効果トランジスタ５１７のゲートに接続される。抵抗４２１は、ｎチャネル電界効果トランジスタ５１４のドレインと電源電位ノードとの間に接続される。

【0058】

オペアンプ４２２は、－入力端子がｎチャネル電界効果トランジスタ５１６のゲートに接続され、＋入力端子がｎチャネル電界効果トランジスタ５１７のドレインに接続され、出力端子がｎチャネル電界効果トランジスタ５１５及び５３３のゲートに接続される。

【0059】

ｎチャネル電界効果トランジスタ５０３は、ソースが基準電位ノードに接続され、ゲート及びドレインがｎチャネル電界効果トランジスタ５１４のゲートに接続される。ｐチャネル電界効果トランジスタ５０４は、ドレインがｎチャネル電界効果トランジスタ５０３のドレインに接続され、ゲートがＢＧＲバイアス生成器４０５に接続され、ソースが電源電位ノードに接続される。

【0060】

ＢＧＲバイアス生成器４０５は、ＢＧＲ電圧を生成し、生成したＢＧＲ電圧をバイアス電圧（第３のバイアス電圧）としてｎチャネル電界効果トランジスタ５０４のゲートに供給する。これによって、ｎチャネル電界効果トランジスタ５０３のゲートにおいて、電流源回路用のバイアス電圧（第１のバイアス電圧）が生成され、生成されたバイアス電圧がｎチャネル電界効果トランジスタ５１１～５１４、５３１、５３２の各ゲートに供給される。

【0061】

ｎチャネル電界効果トランジスタ５０３、５１１～５１４、５３１及び５３２は、カレントミラー回路である。ｎチャネル電界効果トランジスタ５１２、５１３、５３１及び５３２には、電流Ｉｂが流れる。ｎチャネル電界効果トランジスタ５１１には、電流Ｉｂ×３／２が流れる。ｎチャネル電界効果トランジスタ５１４には、電流Ｉｂ×１／２が流れる。

【0062】

ｎチャネル電界効果トランジスタ５１６のゲートには、基準電圧Ｖ１が入力される。ｎチャネル電界効果トランジスタ５１７のゲートには、基準電圧Ｖ２が入力される。基準電圧Ｖ１及びＶ２は、相互に異なる電圧である。基準電圧Ｖ１は、基準電圧Ｖ２より低い。

【0063】

ｎチャネル電界効果トランジスタ５１６及び５１７は、ゲートにおいて基準電圧Ｖ１及びＶ２を受け、ドレインにおいてレプリカ出力信号Ｖ３及びＶ４を生成する。レプリカ出力信号Ｖ３は、ｎチャネル電界効果トランジスタ５１７のドレインの信号である。レプリカ出力信号Ｖ４は、ｎチャネル電界効果トランジスタ５１６のドレインの信号である。レプリカ増幅回路部５０２は、基準電圧Ｖ１及びＶ２の差動入力信号を増幅し、レプリカ出力信号Ｖ３及びＶ４の差動出力信号を出力する。レプリカ増幅回路部５０２は、可変容量２０３及びインダクタ２０７，２０８のレプリカを有しないので、周波数に対して利得が略一定である。

【0064】

オペアンプ４２２は、レプリカ出力信号Ｖ３と基準電圧Ｖ１との差に応じて、制御信号をｎチャネル電界効果トランジスタ５１５及び５３３のゲートに供給する。オペアンプ４２２は、レプリカ増幅回路部５０２の利得が一定になるように制御信号を生成する。

【0065】

なお、オペアンプ４２２は、レプリカ出力信号Ｖ４と基準電圧Ｖ２との差に応じて、制御信号を出力してもよい。

【0066】

増幅回路部５０１及びレプリカ増幅回路部５０２の利得は、温度により変動する。例えば、増幅回路部５０１及びレプリカ増幅回路部５０２の利得が減少し、差動出力端子Ｖｏｐの信号及びレプリカ出力信号Ｖ３が上昇する。すると、レプリカ出力信号Ｖ３と基準電圧Ｖ１の差が大きくなり、オペアンプ４２２が出力する制御信号が上昇する。すると、ｎチャネル電界効果トランジスタ５１５のドレイン及びソース間の抵抗が低くなり、レプリカ増幅回路部５０２の利得が上がる。その結果、レプリカ出力信号Ｖ３が下降する。上記の制御により、オペアンプ４２２は、レプリカ増幅回路部５０２の利得が一定になるように制御信号を生成する。

【0067】

同様に、ｎチャネル電界効果トランジスタ５３３のドレイン及びソース間の抵抗が低くなり、差動増幅回路部５０１の利得が上がる。その結果、差動出力端子Ｖｏｐの信号が下降する。増幅回路部５０１の直流の利得は、温度にかかわらず、一定に制御される。

【0068】

差動増幅回路５００は、レプリカ増幅回路部５０２を用いることにより、簡単な制御で、差動増幅回路部５０１の直流の利得を一定にすることができる。また、差動増幅回路部５０１は、ｎチャネル電界効果トランジスタ５３３を用いて直流の利得を制御するので、一対の入力ノードＶｉｐ及びＶｉｎに対して、追加して接続する素子がなく、入力負荷が増加しないため、差動増幅回路５００において動作の高速性を保つことができる。

【0069】

（第３の実施形態）
図６は、第３の実施形態による差動増幅回路４００の構成例を示す回路図である。図６の差動増幅回路４００は、図４の差動増幅回路４００に対して、可変容量２０３とインダクタ２０７，２０８を削除したものである。抵抗２０９は、負荷回路であり、ｐチャネル電界効果トランジスタ２０５のドレインと基準電位ノードとの間に接続される。抵抗２１０は、負荷回路であり、ｐチャネル電界効果トランジスタ２０６のドレインと基準電位ノードとの間に接続される。差動増幅回路部４０１は、周波数に対して利得が略一定になる。

【0070】

第３の実施形態では、第１の実施形態と同様に、オペアンプ４２２は、温度にかかわらず、差動増幅回路部４０１とレプリカ増幅回路部４０２の利得が一定になるように制御信号を生成する。差動増幅回路４００は、レプリカ増幅回路部４０２を用いることにより、簡単な制御で、差動増幅回路部４０１の利得を一定にすることができる。また、差動増幅回路部４０１は、ｐチャネル電界効果トランジスタ４３３を用いて直流の利得を制御するので、一対の入力ノードＶｉｐ及びＶｉｎに対して、追加して接続する素子がなく、入力負荷が増加しないため、差動増幅回路４００において動作の高速性を保つことができる。

【0071】

なお、図５の差動増幅回路５００においても、可変容量２０３とインダクタ２０７，２０８を削除することができる。

【0072】

上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

【産業上の利用可能性】

【0073】

差動増幅回路において、簡単な制御で、かつ、動作の高速性を保ちつつ差動増幅回路部の利得を一定にすることができる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】