特許 7453868 イメージセンサ及びイメージセンサを備えるイメージングシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-03-12

(45)【発行日】2024-03-21

(54)【発明の名称】イメージセンサ及びイメージセンサを備えるイメージングシステム

(51)【国際特許分類】

   H04N 25/70 20230101AFI20240313BHJP

   H04N 25/30 20230101ALI20240313BHJP

   H04N 25/78 20230101ALI20240313BHJP

【ＦＩ】

H04N25/70

H04N25/30

H04N25/78

【請求項の数】 14

【外国語出願】

(21)【出願番号】P 2020117174

(22)【出願日】2020-07-07

(65)【公開番号】P2021036662

(43)【公開日】2021-03-04

【審査請求日】2023-07-07

(31)【優先権主張番号】19185855

(32)【優先日】2019-07-11

(33)【優先権主張国・地域又は機関】EP

【早期審査対象出願】

(73)【特許権者】

【識別番号】518389244

【氏名又は名称】テレディン ダルサ ビーブイ

【氏名又は名称原語表記】ＴＥＬＥＤＹＮＥ ＤＡＬＳＡ Ｂ．Ｖ．

【住所又は居所原語表記】Ｈｉｇｈ Ｔｅｃｈ Ｃａｍｐｕｓ ２７， ５６５６ ＡＥ Ｅｉｎｄｈｏｖｅｎ， Ｎｅｔｈｅｒｌａｎｄｓ

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】ウィレム ジェイ． キント

(72)【発明者】

【氏名】アロイシウス ダブリュ．エム． コルトウト

【審査官】鈴木 明

(56)【参考文献】

【文献】国際公開第２０１８／１８２４０２（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｎ ２５／００－２５／７９

(57)【特許請求の範囲】

【請求項1】

複数の行と複数の列とのマトリクスに配置された複数のアクティブ画素を備える画素アレイであって、複数の画素信号を出力するために同一列内の画素の出力が接続される複数の列線を備える前記画素アレイと、
複数の読み出しユニットを備える読み出し回路であって、各読み出しユニットは、入力ノードを備えるとともに、前記入力ノードを介して、対応する列線を読み出すように構成される、前記読み出し回路と、
読み出し用の前記複数のアクティブ画素の中から画素を選択する行コントローラと、
複数の容量ユニットであって、各容量ユニットは、各入力ノードを前記対応する前記列線に容量的に接続するように構成される、前記複数の容量ユニットと、をさらに備え、
前記画素アレイ及び前記複数の容量ユニットは、薄膜トランジスタＴＦＴパネル上に集積され、
前記読み出し回路及び前記行コントローラは、１つ又は複数のＣＭＯＳ半導体ダイ上に集積される、イメージセンサ。

【請求項2】

前記イメージセンサは、選択された各画素について、第１の画素読み出し及び第２の画素読み出しに基づく相関二重サンプリング測定スキームを実行するように構成され、
前記第１の画素読み出しは、画素がリセットされた所定の時間後に前記画素を読み出すことを備え、前記第２の画素読み出しは、画素がリセットされた直後に読み出すことを備える、請求項１に記載のイメージセンサ。

【請求項3】

前記読み出し回路は、複数の第１のセグメントを含み、
各第１のセグメントは、前記複数の列線に対応し、対応する第１の半導体ダイ上に集積され、
前記イメージセンサは、前記薄膜トランジスタＴＦＴパネルが外部装置に接続されるように構成される複数の第１のフレックスフォイルをさらに含み、
前記対応する第１の半導体ダイは、対応する前記第１のフレックスフォイル上に配置される、請求項１に記載のイメージセンサ。

【請求項4】

前記イメージセンサは、さらに、
各画素について、前記画素信号をバッファするように構成されるソースフォロワと、
各画素について、前記行コントローラによって出力される行選択信号に応じて、前記対応する列線上にバッファリングされた前記画素信号を出力するように構成される選択トランジスタと、
各列線について、前記薄膜トランジスタＴＦＴパネルに集積されたソースフォロワ負荷と、
を備え、
さらに、各画素について、
信号ノードと第１の基準電圧に保持されたノードとの間に配置されたフォトダイオードと、
前記フォトダイオードによって生成された光電流によって電荷を蓄積するように構成された蓄積コンデンサと、
前記フォトダイオードと第２の基準電圧との間に接続されたリセットトランジスタであって、前記行コントローラによって出力されるリセット信号に応じて、前記信号ノード上の電圧を前記第２の基準電圧に設定するように構成される前記リセットトランジスタと、を備える、請求項１に記載のイメージセンサ。

【請求項5】

前記行コントローラは、複数の第２のセグメントを備え、
各第２のセグメントは、
前記画素アレイの複数の行に対応し、
前記複数の行について、行選択信号と、リセット信号と、を出力するドライバを備え、
対応する第２の半導体ダイ上に集積され、
前記イメージセンサは、前記薄膜トランジスタＴＦＴパネルを前記行コントローラの残りの部分に接続するように構成される複数の第２のフレックスフォイルをさらに備え、
各第２の半導体ダイは、対応する第２のフレックスフォイル上に配置され、
及び／または、
前記薄膜トランジスタＴＦＴパネルは、アモルファスシリコン、低温多結晶シリコン、又はインジウムガリウム酸化亜鉛をベースとし、
及び／または
前記イメージセンサは、前記画素アレイの上方に配置されたシンチレータ層をさらに含む、請求項１に記載のイメージセンサ。

【請求項6】

前記読み出し回路及び／又は前記行コントローラは、相補型金属酸化物半導体（ＣＭＯＳ）技術に基づく、請求項１に記載のイメージセンサ。

【請求項7】

前記読み出し回路は、複数のアナログ－デジタル変換器（ＡＤＣ）を備える、請求項１に記載のイメージセンサ。

【請求項8】

前記読み出し回路は、充電モード読み出しに基づいて前記列線を読み出すように構成される、請求項７に記載のイメージセンサ。

【請求項9】

各読み出しユニットは、第１の画素読み出し及び第２の画素読み出しとの間に、前記各入力ノード上の電圧を第３の基準電圧に等しく設定するように構成され、
各読み出しユニットは、各画素について、前記容量ユニットへ、または前記容量ユニットからの前記第２の画素読み出しの間の電荷移動に基づいて、出力電圧を決定するように構成され、
各読み出しユニットは、前記第３の基準電圧に接続された非反転入力と、第１のスイッチを介して前記容量ユニットに接続された反転入力と、を有する演算増幅器を含む電荷増幅器を備え、
前記演算増幅器の出力は、フィードバックコンデンサを介して前記反転入力に接続され、
前記読み出しユニットは、前記演算増幅器の前記出力と前記反転入力との間に配置された第２のスイッチをさらに含む、請求項８に記載のイメージセンサ。

【請求項10】

前記イメージセンサは、第２のコントローラを備え、
前記第２のコントローラは、
前記第１の画素読み出しの間に前記第１及び前記第２のスイッチを閉じる場合に、前記入力ノードにおける前記電圧が前記第３の基準電圧に設定されるように、前記第１及び前記第２のスイッチを制御するように構成され、前記第２のスイッチは、第２の画素読み出しの間に開かれ、
前記演算増幅器の出力が複数のアナログデジタルコンバータ（ＡＤＣ）によって変換される場合に、前記第１のスイッチが開くように構成される、請求項９に記載のイメージセンサ。

【請求項11】

前記読み出し回路は、電圧モード読み出しに基づいて前記列線を読み出すように構成される、請求項７に記載のイメージセンサ。

【請求項12】

前記入力ノードは、高インピーダンス入力ノードを備え、
各読み出しユニットは、第１の画素読み出しの間に前記入力ノード上の電圧を第４の基準電圧に等しく設定し、第２の画素読み出しの間に前記第４の基準電圧に対する前記入力ノードの電圧の変化に基づいて出力電圧を決定するように構成され、
各読み出しユニットは、
前記第１の画素読み出しの間に前記入力ノード上の電圧を前記第４の基準電圧に設定するように構成される電圧設定ユニットであって、前記第１の画素読み出しに対応する値から前記第２の画素読み出しに対応する値に変化した場合に、前記入力ノード上の前記電圧が画素電圧を追跡することを可能にすることによって、第２のモードで高インピーダンス状態を提供するように構成される前記電圧設定ユニットをさらに含む、請求項１１に記載のイメージセンサ。

【請求項13】

各読み出しユニットは、さらに、
第３のスイッチを介して前記第４の基準電圧に接続された非反転入力と、第１の演算増幅器の出力に接続された反転入力とを有する第１の演算増幅器と、
第２の演算増幅器を備える電荷増幅器であって、前記第２の演算増幅器は、第５の基準電圧に接続された非反転入力と、前記第１の演算増幅器の前記出力に直列コンデンサと直列第４のスイッチとを介して接続され、フィードバックコンデンサ及び第５のスイッチの並列接続を介して前記第２の演算増幅器の出力に接続された反転入力と、を有する、前記電荷増幅器と、
第３のコントローラと、を備え、
前記第３のコントローラは、
前記第３のスイッチを、前記第１の画素読み出しの間に閉じるとともに、前記第２の画素読み出しの間に開くように構成され、
前記第４のスイッチを、前記第１及び前記第２の画素読み出しの間に閉じるとともに、前記第２の画素読み出し後に開くように構成され、前記第２の演算増幅器の出力が前記複数のアナログデジタルコンバータ（ＡＤＣ）によって変換されることを可能にし、
前記第５のスイッチを、前記第１の画素読み出しの間に開くとともに、前記第２の画素読み出し中に閉じるように構成される、請求項１２に記載のイメージセンサ。

【請求項14】

イメージングシステムであって、
イメージセンサであって、
複数の行と複数の列とのマトリクスに配置された複数のアクティブ画素を備える画素アレイであって、複数の画素信号を出力するために同一列内の画素の出力が接続される複数の列線を備える前記画素アレイと、
複数の読み出しユニットを備える読み出し回路であって、各読み出しユニットは、当該読み出しユニットの入力ノードを介して、対応する列線を読み出すように構成される、前記読み出し回路と、
読み出し用の前記複数のアクティブ画素の中から画素を選択する行コントローラと、を備える前記イメージセンサを備え、
前記イメージセンサは、さらに、複数の容量ユニットを備え、各容量ユニットは、各入力ノードを対応する列線に容量的に接続するように構成され、
前記画素アレイ及び前記複数の容量ユニットは、薄膜トランジスタＴＦＴパネル上に集積され、
前記読み出し回路及び前記行コントローラは、１つ又は複数のＣＭＯＳ半導体ダイ上に集積され、
処理ユニットは、前記読み出し回路からの出力に基づいて画像を構築するように構成され、
前記イメージングシステムは、物体の複数のＸ線画像を構築するように構成され、前記イメージングシステムは、撮像対象の物体をＸ線源と前記イメージセンサとの間に配置されることができるように配置された前記Ｘ線源をさらに備える、イメージングシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、イメージセンサ、及びイメージセンサを含むイメージングシステムに関する。本発明は、特に、Ｘ線イメージセンサ及びイメージングシステムに関する。

【背景技術】

【0002】

特に断らない限り、本発明によるイメージセンサは、電磁放射線をキャプチャーするように構成されたイメージセンサを備える。この放射線は、特に可視光の形態であってもよく、またはＸ線の形態であってもよい。

【0003】

イメージセンサがＸ線を感知するように構成される場合、イメージセンサは、入射Ｘ線光子を吸収し、光電流を生成するように構成されるフォトダイオードのような感光体を備えてもよい。この種の変換は、直接変換と呼ばれる。他のイメージセンサは、入射Ｘ線光子を可視光光子に変換するシンチレータ層を備えてもよい。これらの後者の光子は感光体に吸収され得、感光体は次に光電流を生成する。この種の変換は、間接変換と呼ばれる。本発明は、両種の変換に関する。

【0004】

イメージセンサは、典型的には、画素アレイを備える。このアレイは、複数の行と複数の列とのマトリクス内に配置された複数の画素を備える。イメージセンサは、一般に、画素信号を出力するために同一列内の画素の出力が接続される複数の列線をさらに備える。イメージセンサは、読み出し回路をさらに備える。この回路は、複数の読み出しユニットを備え、各読み出しユニットは、読み出しユニットの入力ノードを介して対応する列線を読み出すように構成される。

【0005】

既知のイメージセンサ１の例を図１に示す。ここでは例示のためにマトリクスの単一画素２のみを示す。画素２は、接地と、ゲートが行選択線ｒｓに接続されている選択ＦＥＴ Ｔｓのソース端子との間に接続されるフォトダイオードＰＤを備える受動画素である。アノードを接地電位に固定する代わりに、－５ｖといった異なる電位を用いることができる。選択ＦＥＴ Ｔｓのドレイン端子は、列線ｃｌに接続される。いくつかの寄生容量はこの線に関連している。図１において、この寄生容量は、コンデンサＣｐによって示される。典型的には、画素マトリクスの各行は、それぞれの行選択線に接続され、各列は、それぞれの列線に接続される。複数の行選択線を駆動する目的のために、イメージセンサ１は、同一の列内の２つの画素が同時に同一の列線に不注意に接続されないことを保証する行コントローラ(図示せず)を備える。

【0006】

イメージセンサ１は、さらに、読み出し回路を備える。この回路は、複数の読み出しユニット３、典型的には列線当たり１ユニットを備える。図１では、電荷増幅器３１と、相関二重サンプリング「ＣＤＳ」ユニット３２と、アナログ－デジタル変換器「ＡＤＣ」３３と、を備える単一の読み出しユニット３が示されている。

【0007】

電荷増幅器３１は、演算増幅器のような差動増幅器３４を備え、差動増幅器３４は、基準電圧Ｖｒｅｆに接続された非反転端子「＋」と、フィードバックコンデンサＣｆを介して増幅器３４の出力に接続された反転端子「－」とを有する。スイッチｓ１は、フィードバックコンデンサＣｆに並列に配置される。

【0008】

増幅器３４の出力は、ＣＤＳユニット３２に接続され、ＣＤＳユニット３２は、２つの測定を行い、これらの測定間の差をデジタル数に変換するために、差をＡＤＣ３３に送る。

【0009】

図１において、画素アレイは、薄膜トランジスタ「ＴＦＴ」パネル上に配置される。特に、ＴＦＴパネル上の薄膜トランジスタは、選択トランジスタＴｓに対応している。フォトダイオードＰＤは、一般に、ＴＦＴパネル上にアモルファスシリコンのような感光性材料の小さな島を配置することによって実現される。

【0010】

図１では、さらに、読み出しユニット３は、半導体ダイ上に配置された集積回路において実現される。半導体ダイ上の集積回路とＴＦＴパネル上の集積回路との間の境界は、点線４によって示される。

【0011】

画素読み出しの間、画素２は、選択ＦＥＴ Ｔｓを通って列線ｃｌに接続される。その寄生容量Ｃｐを含む列線ｃｌは、電荷増幅器３１のスイッチｓ１によって、最初にＶｒｅｆにリセットされる。画素２が、選択ＦＥＴ Ｔｓを介して選択される際、フォトダイオードＰＤ（以下、Ｃｄｉｏｄｅと称する)の内部静電容量もまたＶｒｅｆに充電される。内部静電容量が、すでに光電流によって放電されていたら、内部静電容量を横切る電位はＶｒｅｆ－Ｖｓｉｇで始まる。これは、信号電荷Ｑｓｉｇ＝Ｃｄｉｏｄｅ×ＶｓｉｇがＣｄｉｏｄｅ上に存在することを意味する。フォトダイオードＰＤをＶｒｅｆにリセットするために、この信号電荷は、列線を横切って電荷増幅器３１のフィードバック容量Ｃｆまで移動しなければならない。これは、今度は、充電増幅器３１の出力における電圧が、ｄＶ＝Ｑｓｉｇ／Ｃｆで上昇することを意味する。電荷増幅器３１のこの出力電圧ステップ、すなわちＶｒｅｆからＶｒｅｆ＋Ｑｓｉｇ／Ｃｆへは、ＣＤＳユニット３２によってサンプリングされる。ＣＤＳユニット３２のサンプリングされた出力信号は、ＡＤＣ３３によってデジタル数に変換される。ＣＤＳユニット３２は、電荷増幅器３１で生じるリセットノイズ及び電荷注入をキャンセルする。

【0012】

列線ｃｌは大きな寄生容量Ｃｐを有する。これは、ノイズ問題を引き起こす。電荷増幅器３１は、その非反転端子「＋」での電圧に対応するＶｒｅｆで、Ｃｐ上の電位を一定に保っている。しかし、実際には、電荷増幅器３１は、Ｃｐ上の電圧をＶｒｅｆにそれ自身のノイズ電圧を加えた値と等しく保つ。後者は、増幅器３４の非反転端子「＋」と直列の電圧源によって表すことができる。特に、増幅器３４は、Ｃｐを増幅器３４のノイズに帯電させるために、フィードバックコンデンサＣｆを通って電流をＣｐに流す。この電流はＣｐだけでなくＣｆも帯電させる。およそＣｐ／Ｃｆ程度のノイズゲインがある。典型的には、Ｃｆ＜＜Ｃｐ、例えば、Ｃｐ＝３０ｐＦ及びＣｆ＝３００ｆＦであるため、ノイズゲインは非常に高くなり得る。この高いノイズゲインのために、増幅器３４のノイズは可能な限り低くなければならない。

【0013】

低ノイズは、高電流を使用して増幅器３４の入力段をバイアスすることによって達成することができる。これは、消費電力をかなり増加させ、それによって、イメージセンサの自己発熱を引き起こす。これは、高温だと、間接変換Ｘ線イメージセンサに使用されるシンチレータ層が劣化し、フォトダイオードＰＤの漏れ電流が増加し、ダークノイズ（暗電流）を生じ得るので、問題となる可能性がある。

【0014】

低ノイズを得るための別の方法は、信号をサンプリングするためにＣＤＳユニット３２のバンド幅を減らすことである。典型的には、ローパスフィルタが、電荷増幅器３１とＣＤＳユニット３２との間に挿入される。このローパスフィルタのバンド幅が小さいほど、ノイズは低くなる。明らかに、消費電力（自己発熱）、速度（バンド幅）、及びノイズの間にはトレードオフが存在する。このトレードオフは、受動画素ＴＦＴパネルの基本的な制限である。

【0015】

前述のノイズ／速度／電力のトレードオフは、アクティブ画素で回避することができる。図２では、図１と同じまたは類似の構成要素を参照するために同じ参照符号が使用されており、アクティブ画素２が使用される既知のイメージセンサ１が示されている。

【0016】

アクティブ画素２は、リセットＦＥＴ Ｔｒと、選択ＦＥＴ Ｔｓと、ソースフォロワＳＦと、を備える既知の３トランジスタ（３Ｔ）画素である。これは、ソースフォロワＳＦが画素２内でバッファリング機能を提供するので、アクティブ画素と呼ばれる。

【0017】

アクティブ画素２では、フォトダイオードＰＤは、フォトダイオードＰＤの内部の静電容量または外部コンデンサのいずれかである蓄電コンデンサを充電する。この充電はノードＮの電圧に反映される。この後者のノードは、リセット線ｒｔを使用して行コントローラ（図示せず）によって制御されるリセットＦＥＴ Ｔｒを使用して、基準電圧ｖｄｄにリセットすることができる。光を検出すると、その結果生じる光電流が蓄電コンデンサを徐々に放電し、その結果、ノードＮでの電圧が低下する。

【0018】

ノードＮの電圧は、行選択線ｒｓを使用する行コントローラ（図示せず）よって制御される選択トランジスタＴｓを使用して読み出すことができる。起動の際、ノードＮの電圧は、ソースフォロワＳＦを介して列線ｃｌに置かれる。この後者のトランジスタは、読み出しユニット３の内部にある電流源３５を用いてバイアスされる。

【0019】

アクティブ画素２は、一般に、ＣＭＯＳ技術を用いて実現される。しかしながら、ＴＦＴパネルと比較して、ＣＭＯＳベースの画素アレイのサイズは、大きくすることがより困難であり、コストがかかる。従って、ＴＦＴパネル上のアクティブ画素アレイを実現するための努力がなされてきた。しかしながら、本出願人は、ＴＦＴパネル上のアクティブ画素アレイを実現することに問題がないわけではないことを見出した。特に、ガラスＴＦＴパネル製造プロセスで製造されたトランジスタは、大きな閾値変動を有する。ＴＦＴの閾値電圧は、プロセス変動、温度変動、負または正のバイアス温度不安定性、及びＸ線への曝露のために変化する。これらの効果の全ては、ＣＭＯＳよりもＴＦＴにおいてはるかに大きい。

【0020】

読み出し回路を実現するための標準的な集積回路製造プロセスを使用することは、使用される電源電圧を例えば３．３Ｖまたは５Ｖに制限することになる。読み出しユニット３の入力ノードＭの電圧は、供給レール内にあるべきである。ＴＦＴの閾値電圧の変化は、信号振幅のための利用可能な空間を減少させる。加えて、ソースフォロワＳＦをバイアスする電流源３５のために、何らかのヘッドルームが必要とされる。

【0021】

閾値変動が３Ｖであり、３.３Ｖ電源が読み出しユニット３に使用される場合、信号のダイナミックレンジは基本的にゼロのままである。１つの選択肢は、ＴＦＴパネル用のより高い電源電圧と組み合わせて読み出しユニット３を実現するために、より高価な高電圧ＣＭＯＳプロセスを使用することである。しかしながら、このような解決策は、ＴＦＴパネルに関連する利点を少なくとも部分的に減少させる。

【0022】

本発明の目的は、上記問題が発生しない、または少なくとも上記問題の程度が低い複数のアクティブ画素を備えるイメージセンサを提供することである。

【0023】

本発明によれば、この目的は、請求項１に記載されたイメージセンサによって達成される。イメージセンサは、各入力ノードを対応する列線に容量的に接続するためのコンデンサのような容量ユニットをさらに備えることを特徴とする。

【0024】

入力ノードと列線との間の容量性結合を使用することによって、入力ノードにおける電圧を読み出し回路の動作範囲内の値にシフトさせることが可能となる。特に、画素及び列線を動作させるために使用される基準電圧が、読み出し回路の入力ノード上に配置されることを防止することができる。これにより、本発明のイメージセンサを、ＴＦＴ技術を用いて実現することができる。

【0025】

イメージセンサは、読み出し用の複数の画素の中から画素を選択する行コントローラをさらに備えてよく、イメージセンサは、選択された各画素について、第１及び第２の画素読み出しに基づく相関二重サンプリング測定「ＣＤＳ」スキームを実行するように構成される。例えば、第１の画素読み出しは、画素がリセットされた所定の時間後に読み出される画素に対応してよく、第２の画素読み出しは、リセットされた直後に読み出される画素に対応してよい。典型的には、積分時間とも呼ばれる所定の時間は、画素アレイが対応する最大線量で照射される場合に、画素電圧の利用可能な電圧振幅を使用するのに十分である。典型的には、画素アレイは、行ごとに読み出され、リセットされる。画素アレイ全体が読み出され、リセットされた後、Ｘ線源または他の電磁放射線源は露光フラッシュを生成し、画素は光を積分する。所定の時間の後、画素が読み出され、行ごとにリセットされる。この最初の画素読み出しでは、採取されるサンプルは、信号レベルと呼ばれる。その直後に、画素がリセットされ、２番目のサンプルが得られる。この２番目のサンプルは、ＣＤＳスキームの参照レベルと呼ばれる。

【0026】

画素アレイ及び／または容量ユニットは、薄膜トランジスタ「ＴＦＴ」パネル上に集積されてもよい。例えば、ＴＦＴパネルは、アモルファスシリコン、低温多結晶シリコン、またはインジウムガリウム酸化亜鉛をベースとすることができる。これらの材料は、基板、例えばガラスパネル上に堆積される。感光体は、アモルファスシリコンまたはアモルファスセレンといった感光性材料を基板上に堆積させることによって等しく形成されてよい。

【0027】

読み出し回路及び／または行コントローラは、１つ又は複数の半導体ダイ上に少なくとも部分的に集積される。例えば、読み出し回路及び／又は行コントローラは、相補型金属酸化物半導体「ＣＭＯＳ」技術に基づいてよい。いくつかの実施形態では、読み出し回路は、ＣＭＯＳ技術に基づくが、行コントローラは、ＴＦＴパネルに集積される。例えば、行コントローラは、画素アレイ及び容量ユニットに類似の、低温多結晶シリコン技術上に集積され得る。

【0028】

画素アレイ及び容量ユニットを、例えばコンデンサの形態でＴＦＴパネル上に配置することによって、及び、読み出し回路が少なくとも部分的に集積されている１つ又は半導体ダイを使用することによって、１つ又は複数の半導体ダイ上に生じ得る比較的低い電圧と、ＴＦＴパネル上に生じ得る比較的高い電圧との間で電圧分離を達成することができる。このようにして、容量ユニットは、１つまたは複数の半導体ダイまたはその上に配置された回路が損傷することを防止する。

【0029】

読み出し回路は、複数の第１のセグメントから構成されてもよく、各第１のセグメントは、複数の列線に対応し、対応する第１の半導体ダイ上に集積されてもよい。第１のセグメントは、互いに同一であってよい。イメージセンサは、複数の第１のフレックスフォイルをさらに備えてよく、第１のフレックスフォイルによってＴＦＴパネルが外部装置に接続され、各第１の半導体ダイは、対応する第１のフレックスフォイル上に配置される。外部装置は、例えば、画素アレイのための様々な読み出しを収集し、読み出しに基づいて画像を構築する装置であってもよい。

【0030】

イメージセンサは、各々の画素について、画素信号をバッファリングするためのソースフォロワと、各画素について、行コントローラによって出力される行選択信号に応じて、対応する列線上にバッファリングされた画素信号を出力するための選択トランジスタとをさらに備えてよい。さらに、イメージセンサは、各列線について、ＴＦＴパネル上に集積された電流源または抵抗のようなソースフォロワ負荷を備えてもよい。既知のセンサと比較して、ソースフォロワ負荷は、もはや、読み出し回路が配置されるがＴＦＴパネル上に集積される集積回路の一部ではない。従って、動作中に生じる可能性のある任意の高電圧は、入力ノードと列線との間の容量結合によって、読み出しユニットの入力ノードから隔離された状態に保たれる。

【0031】

さらに、イメージセンサは、各画素について、信号ノードと、グラウンドのような第１の基準電圧に保持されたノードとの間に配置されたフォトダイオードをさらに備えてもよい。各画素は、さらに、フォトダイオードによって生成された光電流によって電荷を蓄積するように構成された蓄積コンデンサと、フォトダイオードと第２の基準電圧との間に接続されたリセットトランジスタであって、行コントローラによって出力されるリセット信号に応じて、信号ノード上の電圧を第２の基準電圧に設定するように構成されるリセットトランジスタとを備えてよい。いくつかの実施形態では、蓄積コンデンサは、フォトダイオードの内部容量によってのみ形成されるが、他の実施形態では、追加のコンデンサがフォトダイオードに並列に配置される。このような追加のコンデンサは、フォトダイオードの内部容量が、所望の飽和容量（フルウェルキャパシティ）を達成するには小さすぎる場合に有利であり得る。

【0032】

行コントローラは、複数の第２のセグメントを備えてよく、各第２のセグメントは、画素アレイの複数の行に対応する。これらの第２のセグメントは同一であってよい。各第２のセグメントは、複数の行について、行選択信号と、該当する場合にはリセット信号と、を出力するドライバをさらに備えてもよく、それぞれの第２の半導体ダイ上に集積されてもよい。イメージセンサは、複数の第２のフレックスフォイルをさらに備え、複数の第２のフレックスフォイルによってＴＦＴパネルは行コントローラの残りの部分に接続され、それぞれの第２の半導体ダイは、それぞれの第２のフレックスフォイル上に配置される。

【0033】

読み出し回路は、複数のアナログ－デジタル変換器「ＡＤＣ」を備えてもよい。例えば、各列線について単一のＡＤＣが提供されてもよい。あるいは、マルチプレクサが従う列並列ＣＤＳ回路が使用されてもよい。このマルチプレクサは、複数の列線に関連するＣＤＳ回路から受信した入力を、１つ以上の高速ＡＤＣに導く。この場合、複数の列線についての信号を変換するために、１つのＡＤＣが用いられてもよい。

【0034】

読み出し回路は、充電モード読み出しに基づいて列線を読み出すように構成されてよい。例えば、各読み出しユニットは、第１の画素読み出しと第２の画素読み出しとの間に、入力ノード上の電圧を第３の基準電圧に等しく設定するように構成されてもよい。各読み出しユニットは、各画素について、容量ユニットへ、または容量ユニットからの第２の画素読み出しの間の電荷移動に基づいて、出力電圧を決定するように構成してよい。詳細には、各読み出しユニットは、第３の基準電圧に接続された非反転入力と、第１のスイッチを介して容量ユニットに接続された反転入力とを有する演算増幅器を含む電荷増幅器を備えてよい。演算増幅器の出力は、フィードバックコンデンサを介して反転入力に接続されてもよい。各読み出しユニットは、さらに、演算増幅器の出力と反転入力との間に配置された第２のスイッチを備えてもよい。加えて、イメージセンサは、第１の画素読み出しの間に第１及び第２のスイッチを閉じることによって入力ノードにおける電圧が第３の基準電圧に設定されるように、及び、第２の画素読み出しを実行する場合に第２のスイッチが開くように、第１及び第２のスイッチを制御するように構成された第２のコントローラを備えてもよい。第２のコントローラは、演算増幅器の出力がＡＤＣによって変換される場合に、第１のスイッチが開くように制御するよう構成されてもよい。

【0035】

代替的に、読み出し回路は、電圧モード読み出しに基づいて列線を読み出すように構成されてもよい。例えば、読み出しユニットの各入力ノードは、高インピーダンス入力ノードとすることができ、各読み出しユニットは、第１の読み出しの間に入力ノード上の電圧を第４の基準電圧に等しく設定し、第２の画素読み出しの間に第４の基準電圧に対する入力ノードの電圧の変化に基づいて出力電圧を決定するように構成されてよい。特に、各読み出しユニットは、第１の画素読み出しの間に入力ノード上の電圧を第４の基準電圧に設定する電圧設定ユニットであって、第２のモードで高インピーダンス状態を提供して、第１の画素読み出しに対応する値から第２の画素読み出しに対応する値に変化した場合に、入力ノード上の電圧が画素電圧を追跡することを可能にする電圧設定ユニットをさらに備えてよい。

【0036】

電圧モード読み出しに基づく読み出しユニットの例示的な実施形態は、第３のスイッチを介して第４の基準電圧に接続された非反転入力と、演算増幅器の出力に接続された反転入力とを有する第１の演算増幅器を備える。さらに、第５の基準電圧に接続された非反転入力と、第１演算増幅器の出力に直列コンデンサ及び直列第４スイッチとを介して接続された反転入力であって、フィードバックコンデンサ及び第５のスイッチの並列接続を介して第２の演算増幅器の出力に接続された反転入力とを有する第２の演算増幅器を備える電荷増幅器を含んでよい。読み出し回路は、さらに、第１の画素読み出しの間に閉じられ、第２の画素読み出しの間に開かれる第３のスイッチを制御し、第１及び第２の画素読み出しの間に閉じ、第２の画素読み出しの後に開く第４のスイッチを制御して、第２の演算増幅器の出力がＡＤＣによって変換されることを可能にし、第１の画素読み出しの間に開き、第２の画素読み出しの間に閉じるように第５のスイッチを制御するように構成された第３のコントローラを備えてもよい。

【0037】

実施形態では、読み出し回路のタイミング信号は、読み出し回路及びＴＦＴパネルの外側に通常配置されるメインコントローラによって行コントローラのタイミングに同期される。このメインコントローラは、上述の第２または第３のコントローラに対応し得る。典型的には、メインコントローラは、フィールド プログラマブル フィールド アレイ「ＦＰＧＡ」またはマイクロコントローラであり、パネルから外側及び読み出し回路の外側に配置されてもよい。行コントローラは、行を選択するためのシフトレジスタと、リセット及び行選択線を制御するための数個のゲートとを含むゲートドライバとして具体化することができる。シフトレジスタによって示される行に対するリセット及び行選択線のタイミングは、ＦＰＧＡまたはマイクロコントローラによってゲートドライバに供給される少数のデジタル信号によって制御することができる。ＦＰＧＡまたはマイクロコントローラはまた、シフトレジスタのためのクロック及びデータ入力信号を提供してもよい。ＦＰＧＡはまた、読み出し回路とゲートドライバが同期して動作することを確実にするために、タイミング同期信号を読み出し回路に提供してもよい。

【0038】

イメージセンサは、画素アレイの上方に配置されたシンチレータ層をさらに含んでもよい。このような層は、間接変換イメージセンサに使用されてよい。

【0039】

第２の態様によれば、本発明は、上述のようなイメージセンサと、読み出し回路からの出力に基づいて画像を構築するための処理ユニットとを備えるイメージングシステムを提供する。イメージングシステムは、物体のＸ線画像を構築するように構成されることができる。この場合、イメージングシステムは、撮像対象の物体をＸ線源とイメージセンサとの間に配置されることができるように配置されたＸ線源をさらに備えてもよい。

【図面の簡単な説明】

【0040】

以下において、本発明は、添付の図面によって示される実施例を参照して、より詳細に説明される。

【図1】受動画素を使用する、既知のＴＦＴベースのイメージセンサの例を示す。

【図2】アクティブ画素を使用する、既知のＴＦＴベースのイメージセンサの例を示す。

【図3】ＴＦＴパネルに適用される本発明の構想を概略的に示す。

【図4】電圧モード読み出しを使用する、本発明によるイメージセンサの一実施形態を示す。

【図5】電圧モード読み出しを使用する、本発明によるイメージセンサのさらなる実施形態を示す。

【図6】電荷モード読み出しを使用する、本発明によるイメージセンサの一実施形態を示す。

【図7】本発明によるイメージセンサの一実施形態のレイアウトを示す図である。

【図8】本発明によるＸ線イメージングシステムを示す。

【0041】

図３は、ＴＦＴパネルに適用される本発明の構想を概略的に示す。より具体的には、本発明によるイメージセンサ１００の一実施形態は、図２のイメージセンサと同様に、画素アレイを備え、その単一のアクティブ画素１０２が図３に示されている。アクティブ画素１０２は、リセット線ｒｔを介して制御されるリセットトランジスタＴｒと、行選択線ｒｓを介して制御される選択トランジスタＴｓと、ソースフォロワＳＦとを備える。

【0042】

入力ノードＭを備える読み出しユニット１０３は、相関二重サンプリングユニット１３２とＡＤＣ変換器１３３とを備える。

【0043】

ＴＦＴパネルと半導体ダイ上に配置された集積回路との間の境界を示す点線１０４によって示されるように、ソースフォロワＳＦ用の負荷として作用する電流源１３５は、ＴＦＴパネル上に配置され、一方、読み出しユニット１０３は、半導体ダイ上に集積される。入力ノードＭと列線ｃｌとの間の容量結合は、ＴＦＴパネル上に等しく形成され、入力ノードＭと列線ｃｌとの間の電圧レベルシフトを提供するコンデンサＣｃによって提供される。コンデンサＣｃは、単純な平行プレートコンデンサとしてＴＦＴパネル上に実装されてよい。

【0044】

読み出しユニット１０３が、ＴＦＴ閾値変動のために電圧ヘッドルームを犠牲にする必要がないように、ＴＦＴのいかなる閾値電圧変動もコンデンサＣｃに記憶される。

【0045】

電流源１３５は、パネル内の各列に対して１つのトランジスタが存在する電流ミラーとして実施されてよい。電流源１３５は、カスコード化された電流源として実施されてもよい。ミラーの入力は、ＴＦＴパネル上の(一対の)トランジスタであってもよい。ミラーに対するバイアス電流は、複数の列線ｃｌに対して単一のバイアス電流が発生される場合には、読み出しユニット１０３の内部または読み出し回路の内部で発生させることができる。

【0046】

図４は、電圧モード読み出しを使用する、本発明によるイメージセンサ２００の一実施形態を示す。図４は、ＣＤＳユニット１３２の比較的単純な実装を示す。

【0047】

画素行が選択される限り、列線ｃｌ上の電圧は、所定のＤＣ電圧に常に定着する。この定着にはしばらく時間がかかるが、定着後、ＤＣ電圧は、ノードＮ上の電圧からソースフォロワの閾値Ｖｔｈを引いた電圧として実質的に定められる。

【0048】

イメージセンサ２００の動作を、図４の右上隅に示されているタイミング図を参照して説明する。ノードＮの電圧は、最初はｖｄｄ－ｖｓｉｇであり、ここで、ｖｄｄは、リセット後の元の電位であり、ｖｓｉｇは、露光によって電位が低下した量である。Ｃｃの左側のプレート上の電圧はｖｄｄ－ｖｓｉｇ－Ｖｔｈであり、ここでＶｔｈはソースフォロワＳＦの閾値である。コンデンサＣｃの右側のプレート上の電圧は、スイッチＳｉｎを介してＶｒｅｆに引き出される。コンデンサＣｃの電圧は電圧Ｖｃａｐであって、Ｖｃａｐ＝ｖｄｄ－ｖｓｉｇ－Ｖｔｈ－Ｖｒｅｆに等しい。

【0049】

しばらくしてＶｃａｐが定着すると、タイミング図のＳｉｎの負のエッジに示されるようにスイッチＳｉｎが開く。この点以降、Ｃｃの右側のプレート上の電圧は、左側のプレート上のシフトを追跡する。特に、入力ノードＭに関連する高い入力インピーダンスのために、コンデンサＣｃの側面から入力ノードＭに流れ込む電流は、実質的には存在しない。Ｃｃを通って電流が流れない場合、Ｃｃの電圧は一定である。これは、右側のプレート上の電圧が、上で計算したＶｃａｐに等しいレベルシフトで、左側のプレート上の電圧を追跡するだけであることを意味する。

【0050】

Ｓｉｎを開くとすぐにＳｓｉｇが開き、Ｃｓｉｇ上の信号レベルがＣＤＳユニット１３２によってサンプリングされる。Ｃｓｉｇ上の電圧は、一次的にＶｒｅｆに等しくなる。二次的には、Ｓｉｎを開くときに生じる電荷注入と、Ｓｓｉｇを開くときに生じる電荷注入を加えたＶｒｅｆに等しい。

【0051】

ＣＤＳユニット１３２によるＣｓｉｇ上の信号レベルのサンプリング後、画素１０２がリセットされる。ノードＮ上の電圧はｖｄｄ－ｖｓｉｇからｖｄｄに変化する。列線ｃｌ上の電圧は、ｖｄｄ－ｖｓｉｇ－Ｖｔｈからｖｄｄ－Ｖｔｈに変化する。これは、列電圧がＶｓｉｇの量で上昇することを意味する。その結果、Ｃｒｅｆ上の電圧は、ＶｒｅｆからＶｒｅｆ＋Ｖｓｉｇに上昇する。Ｓｒｅｆを開いた後、Ｃｒｅｆ上の信号レベルがＣＤＳユニット１３２によってサンプリングされる。第１の画素読み出しから第２の画素読み出しを差し引くこと、即ちＶｒｅｆ－（Ｖｒｅｆ＋Ｖｓｉｇ）＝Ｖｓｉｇによって、キャプチャーされた光量に関連する画素信号中の構成要素が抽出され得る。この値は、その後、ＡＤＣユニット１３３によってデジタル数に変換されてよい。

【0052】

ＣｃとＣｒｅｆとの間の容量差による信号電圧の容量減衰が存在する。しかし、Ｃｃ＞＞Ｃｒｅｆであるため、この減衰は無視することができる。あるいは、電圧バッファは、入力ノードＭとスイッチＳｓｉｇ及びＳｒｅｆとの間に配置されて、Ｃｓｉｇ及び／またはＣｒｅｆによって引き起こされる負荷容量を抑制してもよい。

【0053】

図５は、電圧モード読み出しを使用する本発明によるイメージセンサ３００のさらなる実施形態を示す。

【0054】

ＣｃとＳｉｎの動作は、図４と全く同じである。さらに、同じ構成要素または類似の構成要素を指すために、同じ参照符号が使用される。

【0055】

ＣＤＳユニット１３２は、第１演算増幅器１３２１を備え、第１演算増幅器は、読み出しユニット１０３が高い入力インピーダンスを有することを保証する電圧バッファとして作用し、画素１０２がリセットされているときにＣｃの右側プレート上で生じる電圧ステップが正確に追跡されることを可能にする。容量電圧差は、バッファの入力キャパシタンスのみが列線ｃｌを負荷するので、この実装では小さくてもよい。

【0056】

ＣＤＳユニット１３２は、さらに、電荷増幅器として動作する第２演算増幅器１３２２を備える。増幅器１３２２の非反転入力は、基準電圧Ｖｃｍに接続され、反転入力は、スイッチＳｓｈとコンデンサＣｓとの直列接続を介して増幅器１３２１の出力側に接続される。反転入力は、さらに、フィードバックコンデンサＣｆを介して増幅器１３２２の出力に接続される。スイッチＳｒｓｔは、コンデンサＣｆに並列に配置され、増幅器１３２２の出力は、ＡＤＣユニット１３３に接続される。

【0057】

この実施形態では、読み出しユニット１０３は、画素１０２がリセットされているときにＣｃの右側のプレート上で生じる電圧ステップが正確に追跡されることを可能にする高い入力インピーダンスを有する。

【0058】

最初に、列線ｃｌがｖｄｄ－ｖｓｉｇ－Ｖｔｈである際に、Ｓｉｎは、コンデンサＣｃの右側のプレートをＶｒｅｆにする。このとき、ＣＤＳユニット１３２のＳｒｓｔは閉じられているので、コンデンサＣｓ上の電圧は、Ｖｒｅｆ－Ｖｃｍになる。続いて、Ｓｉｎが開き、Ｃｃ上の電圧がサンプリングされる。その後、Ｓｒｓｔが開く。これにより、コンデンサＣｆのリセットが終了する。画素１０２がリセット線ｒｔを用いてリセットされる場合、入力ノードＭ上に量Ｖｓｉｇの電圧ステップが存在し、これもまた、Ｃｃの右側のプレート及びＣｓの左側のプレートに反映される。Ｃｓの右側のプレートはＶｃｍに固定されているので、Ｃｓを通り、Ｃｆを流れる電流が生じる。その結果、ＣＤＳユニット１３２の出力は、リセットの間のレベルであるＶｃｍから、Ｖｃｍ＋Ｖｓｉｇ×Ｃｓ／Ｃｆに変化する。これは、ＣＤＳユニット１３２が、コンデンサンス比に依存するゲインで画素信号電圧を取得し、レベルが信号電圧を新しい基準レベルＶｃｍにシフトすることを明示する。Ｖｃｍは、ＣＤＳユニット１３２及びＡＤＣユニット１３３のための任意の好都合な電圧レベルで選択され、これらのユニット内の構成要素の電気的破壊を防止することができる。例えば、Ｖｃｍは、増幅器１３２２の負の供給電圧の必要性を避けるために、増幅器１３２２によって容易に到達することができる０Ｖ以上の電圧レベルに設定することができる。

【0059】

スイッチＳｓｈが開く際、Ｃｓを通る電流はもはや存在せず、したがってＣｆを通る電流もない。これは、ＡＤＣユニット１３３によるその後のＡＤＣ変換のために、ＣＤＳユニット１３２の出力上の信号電圧を凍結し／サンプリングし／記憶する。

【0060】

図６は、充電モード読み出しを使用する本発明によるイメージセンサの一実施形態を示す。この場合、読み出しユニット１０３は、演算増幅器１３２３を用いて形成された電荷増幅器を備えるが、スイッチＳｒｓｔ及びＳｉｎ及びタイミング信号と共に、電荷増幅器は実際にＣＤＳ動作を実行する。このＣＤＳ動作は、図４及び図５に関連して説明したＣＤＳユニット１３２の動作と非常に類似している。

【0061】

最初、Ｃｃの左側のプレートはｖｄｄ－ｖｓｉg－Ｖｔｈにある。最初に、Ｓｉｎ及びＳｒｓｔはＯＮであり、これにより、演算増幅器１３２３は、Ｃｃの右側プレート上のＶｒｅｆに等しい電圧を強制的に印加することができ、この電圧は、例えば、増幅器１３２３の供給レール間の電圧に対応し得る。その後、Ｓｒｓｔが開く。その後、演算増幅器１３２３は、電流をフィードバックコンデンサＣｆに強制的に入れることによって入力ノードＭの電圧にのみ影響を与えることができる。その後、画素１０２がリセットされる。これにより、列線電圧がｖｄｄ－ｖｓｉｇ－Ｖｔｈからｖｄｄ－ｖｓｉｇにシフトする。演算増幅器１３２３の反転入力は、Ｖｒｅｆで一定のままである。したがって、Ｃｃ間の電圧は量Ｖｓｉｇで変化する。この電圧の変化は、Ｃｃ×Ｖｓｉｇに等しい電荷の変化を意味する。したがって、電荷はＣｆを通ってＣｃに流れるはずである。この電荷は、演算増幅器１３２３の出力における電位を、ＶｒｅｆからＶｒｅｆ＋Ｖｓｉｇ×（Ｃｃ／Ｃｆ）に増大させる。最終的に、Ｓｉｎが開かれ、演算増幅器１３２３が列線ｃｌから分離する。この時点以降、入力ノードＭに流れ込む電流がなくなり、それによって演算増幅器１３２３の出力電圧がフリーズする。この出力電圧は、ＡＤＣユニット１３３によって処理され得る。

【0062】

図４から図６に示されるＡＤＣユニット１３３は、列平行ＡＤＣか、または画素アレイの複数の列の間で共有されるＡＤＣであり得る。

【0063】

図５及び図６に示す実施形態では、Ｃｃの値は、ＣＤＳユニット１３３のゲインに影響を及ぼす。Ｃｃの値は、列によって異なり得る。これは、列ゲインパターンを引き起こす。Ｃｃの値は、温度／寿命にわたって一定であり、フラットフィールド補正のような較正によってゲインパターンを除去することに都合がいい。

【0064】

図７は、本発明によるイメージセンサ５００の一実施形態のレイアウトを示す。右側では、行ドライバ集積回路５０１は、画素アレイが配置されるパネル５０３に接合されたフレックスフォイル５０２上に配置される。回路５０１は、行選択線及びリセット線を制御する。より詳細には、各集積回路５０１は、複数の画素列のための行選択線及びリセット線を駆動する。これらの回路は、行コントローラの一部である。一実施形態では、行コントローラは、回路５０１によって実質的に完全に形成される。他の実施形態では、行コントローラは、パネル５０３及びフレックスフォイル５０２から離れて配置される追加の回路を備えてもよい。例えば、パネル５０３は、別個のプリント回路基板（不図示）に取り付けられることができ、プリント回路基板上の回路とパネル５０３との間の電気的接続は、フレックスフォイル５０２を介して得られる。このような場合には、上述の追加の回路は、プリント回路基板上で実現されることができる。列線をアレイの中心に分割することも可能である。列線が、各々、上半分及び下半分に分割される場合、列線の上半分に接続された画素アレイの上半分と列線の下半分に接続された画素アレイの下半分とを読み出すために、画素アレイの両側に読み出し回路が存在すべきである。この方法は、回路の量を２倍にするが、検出器の全体速度も２倍に増加させる。

【0065】

列線の分割にかかわらず、画素アレイの片側または両側から行選択線を駆動することも可能である。行選択線のＲＣ負荷の実質的に半分のみが画素アレイの片側にゲートドライブを読み出すので、両側で駆動することは、速度の利点を提供する。

【0066】

読み出し回路はまた、フレックスフォイル５０５に取り付けられた別個の複数の集積回路５０４に分割されることもできる。また、この場合には、読み出し回路は、集積回路によって完全に形成されることができるか、読み出し回路の一部は、プリント回路基板上に配置されることができる。さらに、各集積回路５０４は、多数の列線のための複数の読み出しユニットを備える。

【0067】

図８は、本発明によるＸ線イメージングシステム１０００を示す。それは、Ｘ線源１１００とイメージセンサ１２００と、それらの中間の画像化すべき物体１３００とを備える。全体制御及び処理ユニット１４００は、Ｘ線源１１００とイメージセンサ１２００との制御、及び、イメージセンサ１２００の出力に基づくＸ線画像の構築を提供してよい。図４から図６に示されるイメージセンサのいずれも、イメージセンサ１２００として使用されてもよい。

【0068】

以上、本発明をその詳細な実施形態を用いて説明した。しかしながら、本発明はこれらの実施形態に限定されるものではない。添付の特許請求の範囲及びそれらの均等物によって規定される本発明の範囲から逸脱することなく、これらの実施形態に種々の修正を加えることができる。

【0069】

例えば、いくつかの直接変換検出器は、電子ではなく正孔を統合する。このような検出器では、「ノードＮ」での電圧は、減少するのではなく、積分によって増加している。このような画素では、ノードＮをリセットするために使われる「ｖｄｄ」は、ソースフォロワ「ＳＦ」のドレインに接続されている「ｖｄｄ」とは異なる電位である。これは、読み出し回路内の相関二重サンプリング回路によって感知される電圧ステップの方向を変化させる。当業者は、本発明がこのような実施形態に等しく関連することを容易に理解するであろう。
本出願時の特許請求の範囲に記載の内容を以下に記載しておく。
（項目１）
複数の行と複数の列とのマトリクスに配置された複数のアクティブ画素を備える画素アレイであって、複数の画素信号を出力するために同一列内の画素の出力が接続される複数の列線を備える前記画素アレイと、
複数の読み出しユニットを備える読み出し回路であって、各読み出しユニットは、当該読み出しユニットの入力ノードを介して、対応する列線を読み出すように構成される、前記読み出し回路と、を備え、
各入力ノードを対応する前記列線に容量的に接続するためのコンデンサのような容量ユニットをさらに備えることを特徴とする、イメージセンサ。
（項目２）
読み出し用の前記複数の画素の中から画素を選択する行コントローラをさらに備え、
前記イメージセンサは、選択された各画素について、第１及び第２の画素読み出しに基づく相関二重サンプリング測定スキームを実行するように構成され、
前記第１の画素読み出しは、好ましくは、画素がリセットされた所定の時間後に読み出される画素に対応し、前記第２の画素読み出しは、好ましくは、リセットされた直後に読み出される画素に対応する、項目１に記載のイメージセンサ。
（項目３）
前記画素アレイ及び／又は前記容量ユニットは、薄膜トランジスタＴＦＴパネル上に集積され、
前記読み出し回路及び／又は前記行コントローラは、１つ又は複数の半導体ダイ上に少なくとも部分的に集積される、項目１又は２に記載のイメージセンサ。
（項目４）
前記読み出し回路は、複数の第１のセグメントから構成され、
各第１のセグメントは、前記複数の列線に対応し、対応する第１の半導体ダイ上に集積され、
前記イメージセンサは、複数の第１のフレックスフォイルをさらに含み、前記第１のフレックスフォイルによって、前記ＴＦＴパネルが外部装置に接続され、
各第１の半導体ダイは、対応する前記第１のフレックスフォイル上に配置される、項目３に記載のイメージセンサ。
（項目５）
前記イメージセンサは、
各画素について、前記画素信号をバッファリングするためのソースフォロワと、
各画素について、前記行コントローラによって出力される行選択信号に応じて、前記対応する列線上にバッファリングされた前記画素信号を出力するための選択トランジスタと、
各列線について、前記ＴＦＴパネルに集積された、電流源または抵抗のようなソースフォロワ負荷と、
を備え、
好ましくは、さらに、各画素について、
信号ノードと第１の基準電圧に保持されたノードとの間に配置されたフォトダイオードと、
前記フォトダイオードによって生成された光電流によって電荷を蓄積するように構成された蓄積コンデンサと、
前記フォトダイオードと第２の基準電圧との間に接続されたリセットトランジスタであって、前記行コントローラによって出力されるリセット信号に応じて、前記信号ノード上の電圧を前記第２の基準電圧に設定するように構成される前記リセットトランジスタと、を備える、項目２に従属する、項目３又は４に記載のイメージセンサ。
（項目６）
前記行コントローラは、複数の第２のセグメントを備え、
各第２のセグメントは、
前記画素アレイの複数の行に対応し、
前記複数の行について、前記行選択信号と、該当する場合には前記リセット信号と、を出力するドライバを備え、
対応する第２の半導体ダイ上に集積され、
前記イメージセンサは、複数の第２のフレックスフォイルをさらに備え、前記第２のフレックスフォイルによって前記ＴＦＴパネルは前記行コントローラの残りの部分に接続され、
各第２の半導体ダイは、対応する第２のフレックスフォイル上に配置され、
及び／または、
前記ＴＦＴパネルは、アモルファスシリコン、低温多結晶シリコン、又はインジウムガリウム酸化亜鉛をベースとし、
及び／または
前記イメージセンサは、前記画素アレイの上方に配置されたシンチレータ層をさらに含む、項目２に従属する、項目３から５のいずれか一項に記載のイメージセンサ。
（項目７）
前記読み出し回路及び／又は前記行コントローラは、相補型金属酸化物半導体ＣＭＯＳ技術に基づく、項目１から６のいずれか一項に記載のイメージセンサ。
（項目８）
前記読み出し回路は、複数のアナログ－デジタル変換器ＡＤＣを備える、項目１から７のいずれか一項に記載のイメージセンサ。
（項目９）
前記読み出し回路は、充電モード読み出しに基づいて前記列線を読み出すように構成される、項目８に記載のイメージセンサ。
（項目１０）
各読み出しユニットは、前記第１の画素読み出し及び前記第２の画素読み出しとの間に、前記入力ノード上の電圧を第３の基準電圧に等しく設定するように構成され、
各読み出しユニットは、各画素について、前記容量ユニットへ、または前記容量ユニットからの前記第２の画素読み出しの間の電荷移動に基づいて、出力電圧を決定するように構成され、
各読み出しユニットは、好ましくは、前記第３の基準電圧に接続された非反転入力と、第１のスイッチを介して前記容量ユニットに接続された反転入力と、を有する演算増幅器を含む電荷増幅器を備え、
前記演算増幅器の出力は、フィードバックコンデンサを介して前記反転入力に接続され、
前記読み出しユニットは、前記演算増幅器の前記出力と前記反転入力との間に配置された第２のスイッチをさらに含む、項目９に記載のイメージセンサ。
（項目１１）
前記イメージセンサは、第２のコントローラを備え、
前記第２のコントローラは、
前記第１の画素読み出しの間に前記第１及び前記第２のスイッチを閉じることによって、前記入力ノードにおける前記電圧が前記第３の基準電圧に設定されるように、及び、第２の画素読み出しを実行する場合に前記第２のスイッチが開くように、前記第１及び前記第２のスイッチを制御し、
前記演算増幅器の出力がＡＤＣによって変換される場合に、前記第１のスイッチが開くように制御する、項目２に従属する項目１０に記載のイメージセンサ。
（項目１２）
前記読み出し回路は、電圧モード読み出しに基づいて前記列線を読み出すように構成される、項目８に記載のイメージセンサ。
（項目１３）
前記入力ノードは、高インピーダンス入力ノードであって、
各読み出しユニットは、前記第１の読み出しの間に前記入力ノード上の電圧を第４の基準電圧に等しく設定し、前記第２の画素読み出しの間に前記第４の基準電圧に対する前記入力ノードの電圧の変化に基づいて出力電圧を決定するように構成され、
各読み出しユニットは、項目３に記載する限りにおいて、好ましくは、
前記第１の画素読み出しの間に前記入力ノード上の電圧を前記第４の基準電圧に設定する電圧設定ユニットであって、前記第２のモードで高インピーダンス状態を提供して、前記第１の画素読み出しに対応する値から前記第２の画素読み出しに対応する値に変化した場合に、前記入力ノード上の前記電圧が前記画素電圧を追跡することを可能にする前記電圧設定ユニットをさらに含む、項目１２に記載のイメージセンサ。
（項目１４）
各読み出しユニットは、さらに、
第３のスイッチを介して前記第４の基準電圧に接続された非反転入力と、前記第１の演算増幅器の出力に接続された反転入力とを有する第１の演算増幅器と、
第５の基準電圧に接続された非反転入力と、前記第１の演算増幅器の前記出力に直列コンデンサと直列第４のスイッチとを介して接続された反転入力であって、フィードバックコンデンサ及び第５のスイッチの並列接続を介して前記第２の演算増幅器の出力に接続された前記反転入力と、を有する、電荷増幅器と、
第３のコントローラと、を備え、
前記第３のコントローラは、
前記第１の画素読み出しの間に閉じられ、前記第２の画素読み出しの間に開かれる前記第３のスイッチを制御し、
前記第１及び前記第２の画素読み出しの間に閉じ、前記第２の画素読み出し後に開く前記第４のスイッチを制御して、前記第２の演算増幅器の出力が前記ＡＤＣによって変換されることを可能にし、
前記第５のスイッチを、前記第１の画素読み出しの間に開き、前記第２の画素読み出し中に閉じるように制御する、項目１３に記載のイメージセンサ。
（項目１５）
イメージングシステムであって、
項目１から１４のいずれか一項に記載の前記イメージセンサと、
前記読み出し回路からの出力に基づいて画像を構築するための処理ユニットと、
を備え、
前記イメージングシステムは、好ましくは物体のＸ線画像を構築するように構成され、前記イメージングシステムは、撮像対象の前記物体をＸ線源と前記イメージセンサとの間に配置されることができるように配置された前記Ｘ線源を好ましくはさらに備える、イメージングシステム。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】