特許 7454676 記憶システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-03-13

(45)【発行日】2024-03-22

(54)【発明の名称】記憶システム

(51)【国際特許分類】

   G06F 11/10 20060101AFI20240314BHJP

【ＦＩ】

G06F11/10 648

【請求項の数】 12

(21)【出願番号】P 2022538785

(86)(22)【出願日】2021-08-16

(65)【公表番号】

(43)【公表日】2023-03-30

(86)【国際出願番号】 CN2021112699

(87)【国際公開番号】W WO2022151730

(87)【国際公開日】2022-07-21

【審査請求日】2022-06-22

(31)【優先権主張番号】202110050737.4

(32)【優先日】2021-01-14

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】ジー カンリン

【審査官】田中 幸雄

(56)【参考文献】

【文献】特開昭６１－２７７２３０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １１／１０

(57)【特許請求の範囲】

【請求項1】

記憶システムであって、
読み書き動作中において複数のデータを書き込み又は読み取るように構成されるメモリであって、前記複数のデータはＭバイトに分割され、各前記バイトはＮ個のデータを有するメモリと、
符号化段階で、各前記バイト内の１つ以上のデータに基づいてＸ個の第１チェックコードを生成し、同一の前記第１チェックコードに対応する前記１つ以上のデータは異なる前記バイトにおけるビット位置が同じであり、前記符号化段階で、１つ以上の前記バイト内の全てのデータに基づいてＹ個の第２チェックコードを生成するように構成される符号化モジュールであって、前記Ｘ個の第１チェックコードは各前記バイト内の前記Ｎ個のデータに対して誤り検出及び／又は誤り訂正するためのものであり、前記Ｙ個の第２チェックコードは前記Ｍバイトに対して誤り検出及び／又は誤り訂正するためのものである符号化モジュールと、を備え、
前記Ｍ、Ｎ、Ｘ、Ｙはいずれも正の自然数であり、
前記符号化モジュールは、Ｘビットの第１二進数を構成する前記Ｘ個の第１チェックコードを生成するように構成される第１符号化ユニットを備え、２ ^Ｘ ≧Ｎであり、各前記第１チェックコードは、全ての前記バイト内の前記１つ以上のデータで第１符号化演算を行うことで得られ、各前記第１チェックコードに対応する１つ以上のデータは前記バイトにおける異なるビット組み合わせに対応し、
前記符号化モジュールは、Ｙビットの第２二進数を構成する前記Ｙ個の第２チェックコードを生成するように構成される第２符号化ユニットをさらに備え、２ ^Ｙ ≧Ｍであり、且つ各前記第２チェックコードは１つ以上の前記バイトで第２符号化演算を行うことで得られ、
前記第２符号化ユニットは、各前記バイトが前記第２符号化演算に関与する回数がａであり、ａが、（Ｙ－１）／２≦ａ≦（Ｙ＋１）／２を満たし、且つａが正の整数であるように構成される、
記憶システム。

【請求項2】

前記Ｎ個のデータは第０から自然数で第Ｎ－１に増加するビット位置を有し、且つ各ビット位置のデータが前記第１符号化演算の実行に選択されることで得られた前記第１チェックコードは完全に同じではない
請求項１に記載の記憶システム。

【請求項3】

前記Ｎは８であり、前記Ｘは３であり、前記第１符号化演算は否定排他的論理和又は排他的論理和を含み、前記第１符号化ユニットは、前記Ｘビットの第１二進数において、最下位ビットに位置する前記第１チェックコードが全ての前記バイトにおける第１、第３、第５及び第７ビットの前記データの排他的論理和又は否定排他的論理和であり、最上位ビットに位置する前記第１チェックコードが全ての前記バイトにおける第４、第５、第６及び第７ビットの前記データの排他的論理和又は否定排他的論理和であり、中位ビットに位置する前記第１チェックコードが全ての前記バイトにおける第２、第３、第６及び第７ビットの前記データの排他的論理和又は否定排他的論理和であるように構成される
請求項１又は２に記載の記憶システム。

【請求項4】

前記第２符号化演算は否定排他的論理和又は排他的論理和を含み、前記第２符号化ユニットは、
選択された２つの前記バイトの全てのデータに対して排他的論理和又は否定排他的論理和を行い、１つ以上の第１演算結果を記憶するように構成される第１段演算ユニットであって、各前記第１演算結果は選択された２つの前記バイトの排他的論理和結果又は否定排他的論理和結果である第１段演算ユニットと、
少なくとも２つの前記第１演算結果に対して排他的論理和又は否定排他的論理和を行い、前記第２チェックコードを生成し、異なる符号化要求に基づいてＹ個の前記第２チェックコードを生成するように構成される第２段演算ユニットと、を備える
請求項１に記載の記憶システム。

【請求項5】

前記第１段演算ユニットは、同一の前記バイトの全てのデータに対して排他的論理和又は否定排他的論理和を行い、第２演算結果を記憶するように構成される第１演算サブユニットと、
２つの前記第２演算結果に対して排他的論理和又は否定排他的論理和を行い、前記第１演算結果を取得するように構成される第２演算サブユニットと、を備える
請求項４に記載の記憶システム。

【請求項6】

前記Ｍは１６であり、前記Ｙは５であり、前記Ｍバイトは自然数で増加するように第０～第１５のバイトに分割され、前記Ｙ個の第２チェックコードは自然数で増加するように第３～第７の第２チェックコードに分割され、
第３の前記第２チェックコードは、第０、第２、第３、第４、第５、第６及び第８のバイトの全てのデータの排他的論理和又は否定排他的論理和であり、
第４の前記第２チェックコードは、第０、第１、第４、第５、第７、第９、第１０及び第１２のバイトの全てのデータの排他的論理和又は否定排他的論理和であり、
第５の前記第２チェックコードは、第１、第２、第４、第６、第９、第１１、第１３及び第１４のバイトの全てのデータの排他的論理和又は否定排他的論理和であり、
第６の前記第２チェックコードは、第３、第５、第６、第７、第１０、第１１、第１４及び第１５のバイトの全てのデータの排他的論理和又は否定排他的論理和であり、
第７の前記第２チェックコードは第８、第９、第１０、第１１、第１２、第１３及び第１５のバイトの全てのデータの排他的論理和又は否定排他的論理和である
請求項１に記載の記憶システム。

【請求項7】

前記符号化モジュールは、任意の２つの前記バイトの全てのデータに対して排他的論理和又は否定排他的論理和を行うか、又は前記１つ以上のデータに対して排他的論理和又は否定排他的論理和を行うように構成される比較回路を備え、
前記比較回路は、
電源信号に接続され、互いに逆相である第１信号と第２信号に基づいて電源信号を出力するように制御する第１共有ユニットと、
グランド信号に接続され、前記第１信号及び前記第２信号に基づいてグランド信号を出力するように制御する第２共有ユニットと、
前記第１共有ユニットと前記第２共有ユニットの間に接続され、互いに逆相である第３信号と第４信号を受信し、前記第１信号と前記第３信号の排他的論理和である第１演算信号を出力するように構成される第１論理ユニットと、
前記第１共有ユニットと前記第２共有ユニットの間に接続され、前記第３信号及び前記第４信号を受信し、前記第１信号と前記第３信号の否定排他的論理和である第２演算信号を出力するように構成される第２論理ユニットと、を備える
請求項１に記載の記憶システム。

【請求項8】

前記第１共有ユニットは、
ゲートが前記第１信号を受信し、ソースが前記電源信号に接続される第０ＰＭＯＳトランジスタと、
ゲートが前記第２信号を受信し、ソースが前記電源信号に接続される第７ＰＭＯＳトランジスタと、を備え、
前記第２共有ユニットは、
ゲートが前記第１信号を受信し、ソースが前記グランド信号に接続される第０ＮＭＯＳトランジスタと、
ゲートが前記第２信号を受信し、ソースが前記グランド信号に接続される第７ＮＭＯＳトランジスタと、を備える
請求項７に記載の記憶システム。

【請求項9】

前記第１論理ユニットは、
ゲートが前記第４信号を受信し、ソースが前記第０ＰＭＯＳトランジスタのドレインに接続される第１ＰＭＯＳトランジスタと、
ゲートが前記第３信号を受信し、ドレインが前記第１ＰＭＯＳトランジスタのドレインに接続され、ソースが前記第０ＮＭＯＳトランジスタのドレインに接続される第１ＮＭＯＳトランジスタと、
ゲートが前記第３信号を受信し、ソースが前記第７ＰＭＯＳトランジスタのドレインに接続される第４ＰＭＯＳトランジスタと、
ゲートが前記第４信号を受信し、ドレインが前記第４ＰＭＯＳトランジスタのドレインに接続され、ソースが前記第７ＮＭＯＳトランジスタのドレインに接続される第４ＮＭＯＳトランジスタと、を備え、
又は、
前記第２論理ユニットは、
ゲートが前記第３信号を受信し、ソースが前記第０ＰＭＯＳトランジスタのドレインに接続される第２ＰＭＯＳトランジスタと、
ゲートが前記第４信号を受信し、ドレインが前記第２ＰＭＯＳトランジスタのドレインに接続され、ソースが前記第０ＮＭＯＳトランジスタのドレインに接続される第２ＮＭＯＳトランジスタと、
ゲートが前記第４信号を受信し、ソースが前記第７ＰＭＯＳトランジスタのドレインに接続される第５ＰＭＯＳトランジスタと、
ゲートが前記第３信号を受信し、ドレインが前記第５ＰＭＯＳトランジスタのドレインに接続され、ソースが前記第７ＮＭＯＳトランジスタのドレインに接続される第５ＮＭＯＳトランジスタと、を備える
請求項８に記載の記憶システム。

【請求項10】

前記符号化モジュールはさらに、復号段階で、伝送された複数のデータ、前記Ｘ個の第１チェックコード及び前記Ｙ個の第２チェックコードを受信し、各前記バイト内の１つ以上のデータ及び前記Ｘ個の第１チェックコードに基づいて第３符号化演算を行ってＸ個の第１演算コードを生成し、１つ以上の前記バイト内の全てのデータ及び前記Ｙ個の第２チェックコードに基づいて第４符号化演算を行ってＹ個の第２演算コードを生成するように構成される
請求項１に記載の記憶システム。

【請求項11】

前記記憶システムは、前記Ｘ個の第１演算コード及び前記Ｙ個の第２演算コードを受信し、誤りデータ位置を特定するように構成される復号モジュールをさらに備え、
前記復号モジュールは、Ｍ個の復号ユニットを備え、各復号ユニットは、１つの前記バイトに対応し、Ｘ個の前記第１演算コード及びＹ個の前記第２演算コードを復号処理し、前記バイト内に誤りデータがあるか否かを取得し、誤りデータのビットを特定するように構成される
請求項１０に記載の記憶システム。

【請求項12】

前記復号ユニットは、デコーダ、第１アンドゲートユニット、ノアゲートユニット、及びＮ個の第２アンドゲートユニットを含み、
前記デコーダは、前記Ｘ個の第１演算コードを受信し、Ｎ個の第１復号信号を出力するように構成され、各前記第１復号信号は前記Ｎ個のデータの１ビットに対応し、
前記第１アンドゲートユニットは、少なくとも２つの選択された演算コードを受信し、論理積演算を行うように構成され、前記選択された演算コードは、前記Ｙ個の第２チェックコードのうちの対応する前記バイトに対応する前記第２チェックコードに対して、前記第４符号化演算を行った後に得られた前記第２演算コードであり、
前記ノアゲートユニットは、少なくとも２つの未選択演算コードを受信し、否定論理和演算を行うように構成され、前記未選択演算コードは、対応する前記バイトに対応する前記選択された演算コードを除いた前記第２演算コードであり、
各々の前記第２アンドゲートユニットの入力端は、前記第１アンドゲートユニットの出力端、前記ノアゲートユニットの出力端及び１つの前記第１復号信号に接続され、前記Ｎ個の第２アンドゲートユニットの出力に基づき、誤りデータ位置を取得し、
前記第１アンドゲートユニットは３つの入力端を有し、前記第１アンドゲートユニットはさらに、前記選択された演算コードの数が２である場合、前記第１アンドゲートユニットの１つの入力端が電源に接続されるように構成され、又は、
前記ノアゲートユニットは３つの入力端を有し、前記ノアゲートユニットはさらに、前記未選択演算コードの数が２である場合、前記ノアゲートユニットの１つの入力端がグランドするように構成される
請求項１１に記載の記憶システム。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願の相互参照）
本願は、出願番号が２０２１１００５０７３７．４であり、出願日が２０２１年１月１４日である中国特許出願に基づいて提出され、該中国特許出願の優先権を主張し、その全ての内容が参照によって本願に組み込まれる。

【0002】

本願の実施例は記憶システムに関するが、それに限定されない。

【背景技術】

【0003】

半導体メモリは不揮発性メモリと揮発性メモリに分けられ得る。ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ、Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は揮発性メモリとして、記録密度が高く、読み書き速度が速い等の利点を有し、様々な電子システムにおいて広く用いられている。

【0004】

ＤＲＡＭの製造プロセスがますます進歩し、記録密度がますます高くなることに伴い、ＤＲＡＭ内の記憶データは、誤りが発生し得、ＤＲＡＭの性能に深刻な影響を及ぼすことがある。したがって、ＤＲＡＭでは通常、記憶データの誤りを検出又は修正するために誤り訂正符号（ＥＣＣ：Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ ｏｒ Ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｉｎｇ）技術を採用している。

【発明の概要】

【0005】

本願の実施例は、読み書き動作中において複数のデータを書き込み又は読み取るように構成されるメモリであって、前記複数のデータはＭバイトに分割され、各前記バイトはＮ個のデータを有するメモリと、符号化段階で、各前記バイト内の１つ以上のデータに基づいてＸ個の第１チェックコードを生成し、同一の前記第１チェックコードに対応する前記１つ以上のデータは異なる前記バイトにおけるビット位置が同じであり、前記符号化段階で、１つ以上の前記バイト内の全てのデータに基づいてＹ個の第２チェックコードを生成するように構成される符号化モジュールであって、前記Ｘ個の第１チェックコードは各前記バイト内の前記Ｎ個のデータに対して誤り検出及び／又は誤り訂正するためのものであり、前記Ｙ個の第２チェックコードは前記Ｍバイトに対して誤り検出及び／又は誤り訂正するためのものである符号化モジュールと、を備え、前記Ｍ、Ｎ、Ｘ、Ｙはいずれも正の自然数である記憶システムを提供する。

【図面の簡単な説明】

【0006】

【図1】本願の実施例で提供される記憶システムの機能ブロック図１である。

【図2】本願の実施例で提供される複数のデータの分類図、及び第１チェックコード及び第２チェックコードとの関係である。

【図3】バイト０に対応する第１チェックコードの拡大図である。

【図4】本願の実施例で提供されるメモリの機能ブロック図２である。

【図5】全てのバイトに対して第２符号化演算を行う原理図を模式的に示す。

【図6】本願の実施例で提供される記憶システムにおける比較回路の機能ブロック図である。

【図7】比較回路の回路構成図である。

【図8】本願の実施例で提供される記憶システムにおける復号モジュールの具体的な構成図である。

【図9】本願の実施例で提供される復号モジュールにおけるバイト５に対応する復号ユニットの拡大構成図である。

【発明を実施するための形態】

【0007】

１つ又は複数の実施例についてはそれに対応する図面中の図によって例示的に説明するが、これらの例示的説明は実施例を限定するものではなく、図面において同じ参照用数字符号を付けた素子（要素）は類似的な素子であることを示し、特に断らない限り、図面は比例（縮尺）を制限するものではない。

【0008】

本願の実施例は記憶システムを提供し、符号化モジュールが符号化段階で、バイトに対して誤り検出及び／又は誤り訂正するためのチェックコード、及びバイトにおける異なるビットを誤り検出及び／又は誤り訂正するためのチェックコードをそれぞれ取得し、ＥＣＣ技術を実現するとともに、ハードウェア回路の簡略化、記憶システムの消費電力低減及び符号化速度の向上に寄与する。

【0009】

本願の実施例の目的、技術的解決手段及び利点をより明らかにするために、以下に図面を参照しながら本願の各実施例を詳細に説明する。ただし、本願の各実施例では、本願を読者（当業者）により明瞭に理解させるために多くの技術詳細を示したが、これらの技術詳細と下記の各実施例に基づく種々の変化と修正がなくても、本願が保護を主張する技術的解決手段を実現できることが当業者に理解される。

【0010】

図１は本願の実施例で提供される記憶システムの機能ブロック図１である。

【0011】

図１を参照し、本願の実施例において、記憶システムは、読み書き動作中において複数のデータを書き込み又は読み取るように構成されるメモリ１０１であって、複数のデータはＭバイトに分割され、各バイトはＮ個のデータを有するメモリと、符号化段階で、各バイトにおけるいくつかのデータに基づいてＸ個の第１チェックコードを生成し、同一の第１チェックコードに対応するいくつかのデータは異なるバイトにおけるビット位置が同じであり、符号化段階で、いくつかのバイトにおける全てのデータに基づいてＹ個の第２チェックコードを生成するように構成される符号化モジュール１０２であって、Ｘ個の第１チェックコードは各バイト内のＮ個のデータに対して誤り検出及び／又は誤り訂正するためのものであり、Ｙ個の第２チェックコードはＭバイトに対して誤り検出及び／又は誤り訂正するためのものである符号化モジュールと、を備え、Ｍ、Ｎ、Ｘ、Ｙはいずれも正の自然数である。

【0012】

本願の実施例は新たな記憶システムを提供し、データが異なるバイトに分割され、第１チェックコードが各バイト内のＮ個のデータに対して誤り検出及び／又は誤り訂正するためのものであり、第２チェックコードがＭバイトに対して誤り検出及び／又は誤り訂正するためのものであり、このような誤り検出及び誤り訂正の符号化方法はＥＣＣを実現することができるだけでなく、より少ないハードウェア回路でＥＣＣを実現することもでき、記憶システムの消費電力低減及びＥＣＣの速度と結果の最適化に寄与する。なお、本願の実施例でいう第１チェックコードは各バイト内のＮ個のデータに対して誤り検出及び／又は誤り訂正するためのものであり、第２チェックコードはＭバイトに対して誤り検出及び／又は誤り訂正するためのものであり、全ての第１チェックコード及び第２チェックコードは一緒にＭバイトの全てのデータに対して誤り検出及び／又は誤り訂正を行うために用いられ、第２チェックコードは誤りデータがＭバイトのうちのどのバイトにあるかを特定するために用いられ、第１チェックコードは誤りデータが該バイトにおけるどのビット位置にあるかを特定するために用いられるように理解すべきである。

【0013】

以下において図面を参照しながら本願の実施例で提供される記憶システムを詳細に説明する。

【0014】

本願の実施例において、メモリ１０１はＤＲＡＭであり、例えばＤＤＲ４、ＬＰＤＤＲ４、ＤＤＲ５又はＬＰＤＤＲ５であってもよい。本願のいくつかの実施例において、メモリは他のタイプのメモリ、例えばＮＡＮＤ、ＮＯＲ、ＦｅＲＡＭ、ＰｃＲＡＭ等の不揮発性メモリであってもよい。

【0015】

通常、バイトはデータ処理の基本単位である。情報がバイト単位で記憶及び解釈され、１バイトが８二進ビットからなるとの規定があり、即ち、１バイトが８ビットに等しく、８ビットのうちの各ビットは対応するビット位置を有し、即ち１Ｂｙｔｅ＝８ｂｉｔである。これを基に、本願の実施例において、Ｎは各バイトにおけるビット位置を最大化するように８とし、したがって、コーデック回路に必要な回路の利用率の向上に寄与する。理解可能なこととして、本願のいくつかの実施例において、Ｎは他の適切な正整数としてもよい。

【0016】

メモリ１０１が単回の読み書き動作中において伝送するデータが１２８ビット（即ち１２８ ｂｉｔｓ）であることを例にすると、Ｍは１６、Ｎは８となる。説明すべきこととして、本願のいくつかの実施例において、メモリが読み書き動作中において伝送するデータビット数によって、Ｍは他の適切な正整数としてもよく、Ｍ＊Ｎが読み書き動作で伝送されるデータのビット数に等しいことを満たせばよい。

【0017】

図２は本願の実施例で提供される複数のデータの分類図、及び第１チェックコード及び第２チェックコードとの関係である。Ｎ個のデータの各々のビット位置が異なる。本願の実施例において、図２に示すように、各バイトについて、Ｎ個のデータは自然数で増加するように第０から第７のビット位置を有する。全てのバイトについて、Ｍバイトは第０から自然数で第１５に増加する１６バイトに分割される。また、異なるバイトについて、バイト内に有するＮ個のデータはいずれも第０から第７に増加する８ビット位置を有する。

【0018】

説明すべきこととして、位置の制限により、図２において実際に同一行であるはずのテーブルは３つのテーブルに分解されるが、実際には１つの完全なテーブルである。図示の便宜上、図３はバイト０に対応する第１チェックコードの拡大図を模式的に示す。

【0019】

本願の実施例において、符号化モジュール１０２はパリティチェック（Ｐａｒｉｔｙ Ｃｈｅｃｋ）の原理により第１チェックコード及び第２チェックコードを生成し、それに応じて、第１チェックコード及び第２チェックコードはいずれもパリティチェックコードである。本願の実施例において、記憶システムは記憶チップであり、それに応じて、メモリ１０１及び符号化モジュール１０２は同一の記憶チップ内に集成される。理解可能なこととして、本願のいくつかの実施例において、メモリは記憶チップであってもよく、記憶システムは、メモリを制御するように構成されるコントローラをさらに備え、且つコントローラ内にも符号化モジュールが集成される。説明すべきこととして、本願の実施例はメモリ及び符号化モジュールが同一のチップに集成されるか、それとも異なるチップに設けられるかについて限定しない。

【0020】

図４は本願の実施例で提供されるメモリの機能ブロック図２である。

【0021】

図４を参照し、符号化モジュール１０２は、Ｘビットの第１二進数を構成するＸ個の第１チェックコードを生成するように構成される第１符号化ユニット１１２を備え、２ ^Ｘ ≧Ｎであり、且つ各第１チェックコードは全てのバイト内のいくつかのデータで第１符号化演算を行うことで得られ、各第１チェックコードに対応するいくつかのデータはバイトにおける異なるビット組み合わせに対応する。つまり、各第１チェックコードは各バイト内の複数ビット位置のデータを選択して第１符号化演算を行うことで得られ、同一の第１チェックコードについて、バイトから選択された全てのビット組み合わせは同じであり、異なる第１チェックコードについて、Ｎ個のデータから選択されたビット組み合わせは異なる。

【0022】

Ｎ個のデータは第０から自然数で第Ｎ－１に増加するビット位置を有し、且つ各ビット位置のデータが第１符号化演算の実行に選択されることで得られた第１チェックコードは完全に同じではない。本願の実施例において、異なる第１チェックコードは全てのバイト内の異なるデータに基づいて第１符号化演算を行うことで得られ、それによって、異なる第１チェックコードについて、第１チェックコードの結果に影響するビット位置は異なる。また、２ ^Ｘ ≧Ｎとすることによって、各ビット位置の値が第１符号化演算の実行に選択されることで得られた第１チェックコードは完全に同じでないようになり、それによって、分析によってどのビット位置に対応するデータが誤ったかを把握することができる。

【0023】

本願の実施例において、Ｘは３であり、異なるビット位置のデータの誤りをいずれも摘出することが可能であることを満たすとともに、第１符号化ユニット１１２のハードウェア回路の複雑性を低下させることができる。

【0024】

本願のいくつかの実施例において、３つの第１チェックコードはビット位置の低い順で第０ビットの第１チェックコード、第１ビットの第１チェックコード及び第２ビットの第１チェックコードを含み、Ｎ個のデータは第０から自然数で第Ｎ－１に増加するビット位置を有する。例を挙げれば、第０ビットはいずれの第１チェックコードに対応する第１符号化演算にも関与せず、第１ビットは第０ビットの第１チェックコードに対応する第１符号化演算に関与し、第２ビットは第１ビットの第１チェックコードに対応する第１符号化演算に関与し、第３ビットは第０ビット及び第１ビットの第１チェックコードに対応する第１符号化演算に関与し、第４ビットは第２ビットの第１チェックコードに対応する第１符号化演算に関与し、第５ビットは第０ビット及び第２ビットの第１チェックコードに対応する第１符号化演算に関与し、第６ビットは第１及び第２ビットの第１チェックコードに対応する第１符号化演算に関与し、第７ビットは第０、第１及び第２ビットの第１チェックコードに対応する第１符号化演算に関与する。なお、当業者であれば必要に応じて第１チェックコードの数、及び他の符号化演算関係を設定するこができ、各ビット位置が第１符号化演算に選択されることで得られた第１チェックコードは完全に同じでないことを満たせばよいことを理解すべきである。

【0025】

本願の実施例において、第１符号化演算は排他的論理和であり、それに応じて、第１符号化ユニット１１２は、Ｘビットの第１二進数において、最下位ビットに位置する第１チェックコードが全てのバイト内の第１、第３、第５及び第７ビット位置のデータの排他的論理和であり、最上位ビットに位置する第１チェックコードが全てのバイト内の第４、第５、第６及び第７ビット位置のデータの排他的論理和であり、中位ビットに位置する第１チェックコードが全てのバイト内の第２、第３、第６及び第７ビット位置のデータの排他的論理和であるように構成される。

【0026】

説明すべきこととして、本願のいくつかの実施例において、第１符号化演算は否定排他的論理和であってもよく、それに応じて、第１符号化ユニットは、Ｘビットの二進数において、最下位ビットに位置する第１チェックコードが全てのバイト内の第１、第３、第５及び第７ビット位置のデータの否定排他的論理和であり、最上位ビットに位置する第１チェックコードが全てのバイト内の第４、第５、第６及び第７ビット位置のデータの否定排他的論理和であり、中位ビットに位置する第１チェックコードが全てのバイト内の第２、第３、第６及び第７ビット位置のデータの否定排他的論理和であるように構成される。

【0027】

以下において図２及び図３を参照しながら第１チェックコードの生成原理を説明する。

【0028】

図２及び図３に示すように、「×」は、現在、この行の符号化演算に関与していることを表し、即ち、否定排他的論理和又は排他的論理和を行うことを表し、且つ１２８ビットのデータが第０～第１５の計１６バイトに分割され、各バイトは８ビットを有する。ｐ１０、ｐ１１及びｐ１２は３つの第１チェックコードを表し、ｐ１３、ｐ１４、ｐ１５、ｐ１６及びｐ１７は５つの第２チェックコードを表し、ｐｃ０～ｐｃ７は符号化演算時にｐ１０からｐ１７に対応して採用される８つの演算式を表す。各行において、「×」を付けられた全ての箇所はこの列に対応するデータがこの演算式内で排他的論理和又は否定排他的論理和に関与する必要があることを表す。第１チェックコード及び第２チェックコードはｐｂに対応する。

【0029】

符号化段階の第１符号化演算又は第２符号化演算時、ｐｃ０からｐｃ７の８つの演算式により第１符号化演算又は第２符号化演算を行い、演算の結果はそれぞれｐ１０～ｐ１７に保存され、且つｐ１０～ｐ１７は第１符号化演算又は第２符号化演算に関与しない。復号段階で、各行に対応する演算式は変更せず、且つ記憶されたｐ１０～ｐ１７は演算に関与する必要があるため、図２のテーブルにおけるｐ１０～ｐ１７はそれに応じて「×」が付けられ、この点については、後述で詳細に説明する。

【0030】

本願の実施例において、符号化段階では、各バイトについて、このバイト内の第１、３、５、７ビットのデータに対して排他的論理和又は否定排他的論理和を行い、さらに１６バイトの全ての排他的論理和結果又は否定排他的論理和結果に対して排他的論理和又は否定排他的論理和を行い、即ちｐｃ０の演算式を採用し、演算の結果をｐ１０に与える。各バイトについて、このバイト内の第２、３、６、７ビットのデータに対して排他的論理和又は否定排他的論理和を行い、さらに１６バイトの全ての排他的論理和結果又は否定排他的論理和結果に対して排他的論理和又は否定排他的論理和を行い、即ちｐｃ１の演算式を採用し、演算の結果をｐ１１に与える。各バイトについて、このバイト内の第４、５、６、７ビットのデータに対して排他的論理和又は否定排他的論理和を行い、さらに１６バイトの全ての排他的論理和結果又は否定排他的論理和結果に対して排他的論理和又は否定排他的論理和を行い、即ちｐｃ２の演算式を採用し、演算の結果をｐ１２に与える。

【0031】

ｐ１０、ｐ１１及びｐ１２は第１二進数を構成し、且つｐ１０が最下位ビットでｐ１２が最上位ビットである。メモリの複数のデータにおいて１ビットのみのデータが誤った場合、以下のことが明らかである。

【0032】

第０ビット位置のデータが誤ったら、第０ビットがｐｃ０、ｐｃ１及びｐｃ２の３つの演算式に関与していないため、第１チェックコードｐ１０、ｐ１１及びｐ１２はいずれも影響されない。

【0033】

第１ビット位置のデータが誤ったら、第１ビットがｐｃ１及びｐｃ２の２つの演算式に関与せず、ｐｃ０の演算式に関与しているため、第１チェックコードｐ１０は影響され、第１チェックコードｐ１１及びｐ１２は影響されない。

【0034】

第２ビット位置のデータが誤ったら、第２ビットがｐｃ１の演算式に関与しているため、第１チェックコードｐ１０及びｐ１２は影響されず、第１チェックコードｐ１１は影響される。

【0035】

第３ビット位置のデータが誤ったら、第３ビットがｐｃ０及びｐｃ１の２つの演算式に関与しているため、第１チェックコードｐ１０及びｐ１１はいずれも影響され、第１チェックコードｐ１２は影響されていない。

【0036】

以降同様、第７ビット位置のデータが誤ったら、第７ビットがｐｃ０、ｐｃ１及びｐｃ２の３つの演算式に関与しているため、第１チェックコードｐ１０、ｐ１１及びｐ１２はいずれも影響されている。

【0037】

注意すべきこととして、ここでいう特定のデータが誤ったら特定の第１チェックコードが影響されることは、特定のデータが誤ったら、改めて第１符号化演算を行って得られる該特定の第１チェックコードは、データが誤った前に形成された該第１チェックコードと異なるという意味である。

【0038】

理解可能なこととして、各算式について、異なるバイトにおいて第１符号化演算に関与するビット位置は同じであるため、第１チェックコードによってどのビット位置のデータが誤ったかを取得できるが、どのバイト内の対応するビット位置のデータが誤ったかを検出できない。したがって、さらに第２チェックコードによってどのバイト内の対応するビット位置のデータが誤ったかを取得する必要がある。

【0039】

それに応じて、本願の実施例において、符号化モジュール１０２は、Ｙビットの第２二進数を構成するＹ個の第２チェックコードを生成するように構成される第２符号化ユニット１２２をさらに備え、２ ^Ｙ ≧Ｍであり、且つ各第２チェックコードはいくつかのバイトで第２符号化演算を行うことで得られる。

【0040】

２ ^Ｙ ≧Ｍのため、各バイトが第２符号化演算に関与することで得られた第２チェックコードは完全に同じではないことを保証する。本願の実施例において、異なる第２チェックコードはいくつかの異なるバイトに基づいて第２符号化演算を行うことで得られ、それによって、異なる第２チェックコードは、第２チェックコードの結果に影響するバイトが異なるようになり、さらに、どのバイト内のデータが誤ったかを総合的に分析して取得することができる。さらにバイトにおけるどのビットが誤ったかに基づき、最終的に、どのバイト内のどのビットのデータが誤ったかを判定する。注意すべきこととして、ここでいう第２チェックコードの結果に影響するという語句における「影響」とは、前に記載の「影響」と同じ意味である。

【0041】

本願の実施例において、Ｙは５であり、異なるバイトのデータの誤りをいずれも摘出することが可能であることを満たすとともに、第２符号化ユニット１２２のハードウェア回路の複雑性を低下させることができる。

【0042】

本願の実施例において、第２符号化演算は排他的論理和であり、第２符号化ユニット１２２は、選択された２つのバイトの全てのデータに対して排他的論理和を行い、いくつかの第１演算結果を記憶するように構成される第１段演算ユニットであって、各第１演算結果は選択された２つのバイトの排他的論理和結果である第１段演算ユニットと、少なくとも２つの第１演算結果に対して排他的論理和を行い、第２チェックコードを生成し、異なる符号化要求に基づいてＹ個の第２チェックコードを生成するように構成される第２段演算ユニットと、を備える。

【0043】

本願のいくつかの実施例において、第２符号化演算は否定排他的論理和であってもよく、それに応じて、第２符号化ユニットは、選択された２つのバイトの全てのデータに対して否定排他的論理和を行い、いくつかの第１演算結果を記憶するように構成される第１段演算ユニットであって、各第１演算結果は選択された２つのバイトの否定排他的論理和結果である第１段演算ユニットと、少なくとも２つの第１演算結果に対して否定排他的論理和を行い、前記第２チェックコードを生成し、異なる符号化要求に基づいてＹ個の第２チェックコードを生成するように構成される第２段演算ユニットと、を備える。

【0044】

本願の実施例において、第２符号化ユニット１２２の特殊設計によって、第２段演算ユニットは第１段演算ユニットの第１演算結果を繰り返し使用することができ、それによって、第２符号化ユニット１２２はより少ないハードウェア回路で実現可能になり、さらに記憶システムの消費電力が低減される。

【0045】

それに応じて、第１段演算ユニットは、同一のバイトの全てのデータに対して排他的論理和又は否定排他的論理和を行い、第２演算結果を記憶するように構成される第１演算サブユニットと、２つの第２演算結果に対して排他的論理和又は否定排他的論理和を行い、第１演算結果を取得するように構成される第２演算サブユニットと、を備える。

【0046】

本願の実施例において、図５に示すように、符号化段階で、各バイトに対して、このバイト内の計８ビットのデータに対して排他的論理和を行い、このバイトの排他的論理和結果を得、その後、計１６個のバイトの１６個の排他的論理和結果に対して、ｐｃ３～ｐｃ７の５つの演算式によって第２符号化演算を行い、即ち、各行のテーブルにおいて「×」が付けられたデータはいずれも演算に関与し、それに応じて第２チェックコードｐｃ１３からｐｃ１７を得る。理解可能なこととして、符号化段階で、第２チェックコードｐｃ１３～ｐｃ１７が符号化演算に関与せず、後続のデコード段階（又は復号段階と呼ばれる）で第２チェックコードｐｃ１３～ｐｃ１７も演算に関与する必要があり、そのため、図２において第２チェックコードｐｃ１３～ｐｃ１７もそれに応じて「×」が付けられている。この点については後述で説明し、ここでは説明を省略する。

【0047】

本願の実施例において、Ｍバイトは自然数で増加するように第０から第１５のバイトに分割され、Ｙ個の第２チェックコードは自然数で増加するように第３から第７の第２チェックコードに分割され、５つの第２チェックコードの取得方法はそれぞれ以下のとおりである。

【0048】

第３の第２チェックコード（図２中のｐ１３に対応）は、第０、第２、第３、第４、第５、第６及び第８のバイトの全てのデータの排他的論理和又は否定排他的論理和であり、第４の第２チェックコード（図２中のｐ１４に対応）は、第０、第１、第４、第５、第７、第９、第１０及び第１２のバイトの全てのデータの排他的論理和又は否定排他的論理和であり、第５の第２チェックコード（図２中のｐ１５に対応）は、第１、第２、第４、第６、第９、第１１、第１３及び第１４のバイトの全てのデータの排他的論理和又は否定排他的論理和であり、第６の第２チェックコード（図２中のｐ１６に対応）は、第３、第５、第６、第７、第１０、第１１、第１４及び第１５のバイトの全てのデータの排他的論理和又は否定排他的論理和であり、第７の第２チェックコード（図２中のｐ１７に対応）は、第８、第９、第１０、第１１、第１２、第１３及び第１５のバイトの全てのデータの排他的論理和又は否定排他的論理和である。

【0049】

説明すべきこととして、各第２チェックコードはいずれも排他的論理和演算によって得られるか、又は各第２チェックコードはいずれも否定排他的論理和演算によって得られる。

【0050】

第２符号化ユニット１２２に対応する回路は以下のように設計される。

【0051】

バイト０及びバイト４の排他的論理和結果に対して排他的論理和を行い、結果０＿４を得、バイト２及びバイト６の結果に対して排他的論理和を行い、結果２＿６を得、バイト３及びバイト５の結果に対して排他的論理和を行い、結果３＿５を得、バイト１及びバイト５の結果に対して排他的論理和を行い、結果１＿５を得、バイト１及びバイト４の結果に対して排他的論理和を行い、結果１＿４を得る。

【0052】

図５は全てのバイトに対して第２符号化演算を行う原理図を模式的に示し、図から明らかなように、バイト０～７と同様な回路セットを使用してバイト８からバイト１５の演算を遂行することができ、即ち、入力のみを変えて、バイト８からバイト１５に対して同様な演算を行い、結果９＿１３、結果１０＿１２、結果１１＿１５、結果１０＿１４、結果１１＿１４を得ることができる。また、これらの演算を同様な回路を使用する以外に、バイト６及びバイト７に対して排他的論理和を行い、結果６＿７を得、バイト７及びバイト９の結果に対して排他的論理和を行い、結果７＿９を得る必要もある。

【0053】

ｐｃ３からｐｃ７の算式要求に応じて排他的論理和を行う。例えば、算式ｐｃ３によって、結果０＿４、結果２＿６、結果３＿５及びバイト８の排他的論理和結果に対して排他的論理和を行い、第２チェックコードｐ１３を得、算式ｐｃ４によって、結果０＿４、結果１＿５、結果７＿９及び結果１０＿１２に対して排他的論理和を行い、第２チェックコードｐ１４を得る。第２チェックコードｐ１５、ｐ１６及びｐ１７の取得方法については、具体的に説明しない。理解可能なこととして、結果０＿４、結果２＿６等はいずれも繰り返し使用可能であり、それによって回路資源が節約される。

【0054】

また、本願の実施例において、第２符号化ユニット１２２はさらに、各バイトが第２符号化演算に関与する回数がａであり、ａが（Ｙ－１）／２≦ａ≦（Ｙ＋１）／２を満たし、且つａが正の整数であるように構成されてもよい。このような設定によって、後続の復号段階に必要な復号回路において、回路の配線及び面積が減少可能になり、且つ復号速度の向上に寄与する。

【0055】

上記の説明から分かるように、第１チェックコードの取得及び第２チェックコードの取得には、いずれも排他的論理和又は否定排他的論理和が用いられ、このため、記憶システムは、否定排他的論理和又は排他的論理和を実現するように構成される比較回路をさらに備える。

【0056】

図６は本願の実施例で提供される記憶システムにおける比較回路の機能ブロック図であり、本願の実施例において、符号化モジュール１０２は、任意の２つのバイトの全てのデータに対して排他的論理和又は否定排他的論理和を行うか、又はいくつかのデータに対して排他的論理和又は否定排他的論理和を行うように構成される比較回路（図示せず）をさらに備える。

【0057】

図６を参照し、比較回路は、電源信号Ｖｃｃに接続され、互いに逆相である第１信号Ｂと第２信号ＢＮに基づいて電源信号Ｖｃｃを出力するように制御する第１共有ユニット２１と、グランド信号Ｖｓｓに接続され、第１信号Ｂ及び第２信号ＢＮに基づいてグランド信号Ｖｓｓを出力するように制御する第２共有ユニット２２と、第１共有ユニット２１と第２共有ユニット２２の間に接続され、互いに逆相である第３信号Ａと第４信号ＡＮを受信し、第１信号Ｂと第３信号Ａの排他的論理和である第１演算信号Ｙを出力するように構成される第１論理ユニット２３と、第１共有ユニット２１と第２共有ユニット２２の間に接続され、第３信号Ａ及び第４信号ＡＮを受信し、第１信号Ｂと第３信号Ａの否定排他的論理和である第２演算信号ＹＮを出力するように構成される第２論理ユニット２４と、を備える。

【0058】

図７は比較回路の回路構成図である。

【0059】

本願の実施例において、図７を参照し、第１共有ユニット２１は、ゲートが第１信号Ｂを受信し、ソースが電源信号Ｖｃｃに接続される第０ＰＭＯＳトランジスタＭＰ０と、ゲートが第２信号ＢＮを受信し、ソースが電源信号Ｖｃｃに接続される第７ＰＭＯＳトランジスタＭＰ７と、を備える。第１信号Ｂがハイレベルであり、第２信号ＢＮがローレベルである場合、第０ＰＭＯＳトランジスタＭＰ０が遮断され、第７ＰＭＯＳトランジスタＭＰ７が導通され、第１信号Ｂがローレベルで、第２信号ＢＮがハイレベルである場合、第０ＰＭＯＳトランジスタＭＰ０が導通され、第７ＰＭＯＳトランジスタＭＰ７が遮断される。

【0060】

第２共有ユニット２２は、ゲートが第１信号Ｂを受信し、ソースがグランド信号Ｖｓｓに接続される第０ＮＭＯＳトランジスタＭＮ０と、ゲートが第２信号ＢＮを受信し、ソースがグランド信号Ｖｓｓに接続される第７ＮＭＯＳトランジスタＭＮ７と、を備える。第１信号Ｂがハイレベルで、第２信号ＢＮがローレベルである場合、第０ＮＭＯＳトランジスタＭＮ０が導通され、第７ＮＭＯＳトランジスタＭＮ７が遮断され、第１信号Ｂがローレベルで、第２信号ＢＮがハイレベルである場合、第０ＮＭＯＳトランジスタＭＮ０が遮断され、第７ＮＭＯＳトランジスタＭＮ７が導通される。

【0061】

本願の実施例において、第１論理ユニット２３は、ゲートが第４信号ＡＮを受信し、ソースが第０ＰＭＯＳトランジスタＭＰ０のドレインに接続される第１ＰＭＯＳトランジスタＭＰ１と、ゲートが第３信号Ａを受信し、ドレインが第１ＰＭＯＳトランジスタＭＰ１のドレインに接続され、ソースが第０ＮＭＯＳトランジスタＭＮ０のドレインに接続される第１ＮＭＯＳトランジスタＭＮ１と、ゲートが第３信号Ａを受信し、ソースが第７ＰＭＯＳトランジスタＭＰ７のドレインに接続される第４ＰＭＯＳトランジスタＭＰ４と、ゲートが第４信号ＡＮを受信し、ドレインが第４ＰＭＯＳトランジスタＭＰ４のドレインに接続され、ソースが第７ＮＭＯＳトランジスタＭＮ７のドレインに接続される第４ＮＭＯＳトランジスタＭＮ４と、を備える。

【0062】

第２論理ユニット２４は、ゲートが第３信号Ａを受信し、ソースが第０ＰＭＯＳトランジスタＭＰ０のドレインに接続される第２ＰＭＯＳトランジスタＭＰ２と、ゲートが第４信号ＡＮを受信し、ドレインが第２ＰＭＯＳトランジスタＭＰ２のドレインに接続され、ソースが第０ＮＭＯＳトランジスタＭＮ０のドレインに接続される第２ＮＭＯＳトランジスタＭＮ２と、ゲートが第４信号ＡＮを受信し、ソースが第７ＰＭＯＳトランジスタＭＰ７のドレインに接続される第５ＰＭＯＳトランジスタＭＰ５と、ゲートが第３信号Ａを受信し、ドレインが第５ＰＭＯＳトランジスタＭＰ５のドレインに接続され、ソースが第７ＮＭＯＳトランジスタＭＮ７のドレインに接続される第５ＮＭＯＳトランジスタＭＮ５と、を備える。

【0063】

また、第１ＰＭＯＳトランジスタＭＰ１のドレインが第４ＰＭＯＳトランジスタＭＰ４のドレインに接続され、第１演算信号Ｙを出力し、第２ＰＭＯＳトランジスタＭＰ２のドレインが第５ＰＭＯＳトランジスタＭＰ５のドレインに接続され、第２演算信号ＹＮを出力する。

【0064】

本願の実施例で提供される比較回路において、排他的論理和ロジック及び否定排他的論理和ロジックは４つのＭＯＳトランジスタを共有しており、ＭＯＳトランジスタを共有することで、面積を節約することができ、且つ共有されるＭＯＳトランジスタの寸法を大きくして、駆動能力を高めることができる。

【0065】

図１及び図２を参照し、本願の実施例において、符号化モジュール１０２はさらに、復号段階で、伝送された複数のデータ、Ｘ個の第１チェックコード及びＹ個の第２チェックコードを受信し、各バイト内のいくつかのデータ及びＸ個の第１チェックコードに基づいて第３符号化演算を行ってＸ個の第１演算コードを生成し、いくつかのバイト内の全てのデータ及びＹ個の第２チェックコードに基づいて第４符号化演算を行ってＹ個の第２演算コードを生成するように構成される。

【0066】

本願の実施例において、第３符号化演算及び第１符号化演算は演算に関与するデータのビット位置が同じであり、第３符号化演算において第１チェックコードも演算に関与する点で相違しており、第４符号化演算及び第２符号化演算は演算に関与するバイトが同じであり、第４符号化演算において第２チェックコードも演算に関与する点で相違している。

【0067】

説明すべきこととして、符号化段階及び復号段階の符号化演算機能は同一の機能ユニットに集成して実現してもよく、別の例において、符号化段階及び復号段階の符号化演算機能は異なる機能ユニットで実現してもよい。

【0068】

一般的には、復号段階は読み取り動作時のデータ読み取り中で行われる。本願の実施例において、図２及び第１チェックコードと第２チェックコードの生成原理についての上記説明によれば、復号段階での符号化演算は、前述の符号化段階の符号化演算の基に、それぞれ第１チェックコードｐ１０、ｐ１１又はｐ１２に対して排他的論理和を行う必要があり、それに応じて第１演算コードｐ２０、ｐ２１又はｐ２２を得る。即ち、第１演算コードｐ２０について、ｐｃ０の算式を用いて、受信された各バイト内の異なるビット位置のデータ、及び第１チェックコードｐ１０に対して第３符号化演算を行い、第１演算コードｐ２０を得、ｐｃ１の算式を用いて、受信された各バイト内の異なるビット位置のデータ、及び第１チェックコードｐ１１に対して第３符号化演算を行い、第１演算コードｐ２１を得、ｐｃ２の算式を用いて、受信された各バイト内の異なるビット位置のデータ、及び第１チェックコードｐ１２に対して第３符号化演算を行い、第１演算コードｐ２２を得る。第１演算コード及び第２演算コードは図２においてＰＢに対応する。

【0069】

同様に、第２チェックコード及び第２演算コードについて、復号段階での符号化演算は、前述の符号化段階の符号化演算の基に、それぞれ第２チェックコードｐ１３、ｐ１４、ｐ１５、ｐ１６又はｐ１７に対して排他的論理和を行う必要があり、それに応じて第２演算コードｐ２３、ｐ２４、ｐ２５、ｐ２６又はｐ２７を得る。

【0070】

ｐ２０、ｐ２１及びｐ２２は第３二進数を構成し、且つｐ２０が最下位ビットでｐ２２が最上位ビットである。メモリの複数のデータのうち１ビットのデータのみが誤った場合、第３符号化演算が排他的論理和であれば（本願のいくつかの実施例では否定排他的論理和であってもよい）、以下のことが明らかである。

【0071】

第０ビット位置のデータが誤ったら、第０ビットがｐｃ０、ｐｃ１及びｐｃ２の３つの演算式に関与していないため、第１演算コードｐ２０、ｐ２１及びｐ２２はいずれも０であり、この場合、第３二進数は０００で、対応する十進数は０であり、それによって第０ビット位置のデータが誤ったことを検出する。

【0072】

第１ビット位置のデータが誤ったら、第１ビットがｐｃ１及びｐｃ２の２つの演算式に関与せずｐｃ０の算式に関与しているため、第１演算コードｐ２０は１であり、第１演算コードｐ２１及びｐ２２は０であり、この場合、第３二進数は００１で、対応する十進数は１であり、それによって第１ビット位置のデータが誤ったことを検出する。

【0073】

第２ビット位置のデータが誤ったら、第２ビットがｐｃ１の演算式に関与しているため、第１演算コードｐ２０は０であり、第１演算コードｐ２１は１であり、ｐ１２は０であり、この場合、第３二進数は０１０で、対応する十進数は２であり、それによって第２ビット位置のデータが誤ったことを検出する。

【0074】

第３ビット位置のデータが誤ったら、第３ビットがｐｃ０及びｐｃ１の２つの演算式に関与しているため、第１演算コードｐ２０及びｐ２１はいずれも１であり、ｐ１２は０であり、この場合、第３二進数は０１１で、対応する十進数は３であり、それによって第３ビット位置のデータが誤ったことを検出する。

【0075】

以降同様、第７ビット位置のデータが誤ったら、第７ビットがｐｃ０、ｐｃ１及びｐｃ２の３つの演算式に関与しているため、第１演算コードｐ２０、ｐ２１及びｐ２２はいずれも１であり、この場合、第３二進数は１１１で、対応する十進数は７であり、それによって第７ビット位置のデータが誤ったことを検出する。

【0076】

本願の実施例において、記憶システムは、Ｘ個の第１演算コード及びＹ個の第２演算コードを受信し、誤りデータ位置を特定するように構成される復号モジュール１０３をさらに備えてもよい。本願の実施例において、Ｘ個の第１演算コードは誤ったビットを特定するために用いられ、Ｙ個の第２演算コードは誤ったバイトを特定するために用いられる。第１演算コード及び第２演算コードは誤りデータを特定するために用いられる具体的な原理及び説明については、第１チェックコード及び第２チェックコードについての前記関連説明を参照すればよく、ここでは説明を省略する。

【0077】

説明すべきこととして、復号モジュール１０３はメモリ１０１と同一の記憶チップ内に集成してもよく、あるいは、記憶システムはメモリを制御するように構成されるコントローラをさらに備え、且つ復号モジュールがコントローラ内に集成される。また、説明すべきこととして、復号モジュール１０３及び符号化モジュール１０２は同一の機能モジュール内に集成してもよい。

【0078】

図８は本願の実施例で提供される記憶システムにおける復号モジュールの具体的な構成図である。図８を参照し、復号モジュール１０３は、Ｍ個の復号ユニット３１を備え、各復号ユニット３１は、１つのバイトに対応し、Ｘ個の第１演算コード及びＹ個の第２演算コードを復号処理し、バイトにおいて誤りデータがあるか否かを取得し、誤りデータのビット位置を特定するように構成される。図８ではｐ２０、ｐ２１及びｐ２２で第１演算コードを示し、ｐ２３、ｐ２４、ｐ２５、ｐ２６及びｐ２７で第２演算コードを示す。本願の実施例において、各復号ユニット３１は該バイトに対応するＸ個の第１演算コード及びＹ個の第２演算コードを復号処理する。

【0079】

つまり、復号ユニット３１の数はバイトの数と同じである。

【0080】

図９は本願の実施例で提供される復号モジュールにおけるバイト５に対応する復号ユニットの拡大構成図である。

【0081】

図９を参照し、本願の実施例において、前記復号ユニット３１は、デコーダ３０１、第１アンドゲートユニット３０２、ノアゲートユニット３０３、及びＮ個の第２アンドゲートユニット３０４を含み、前記デコーダ３０１は、前記Ｘ個の第１演算コードを受信し、Ｎ個の第１復号信号を出力するように構成され、各前記第１復号信号は前記Ｎ個のデータの１ビットに対応し、前記第１アンドゲートユニット３０２は、少なくとも２つの選択された演算コードを受信し、論理積演算を行うように構成され、前記選択された演算コードは、前記Ｙ個の第２チェックコードのうちの対応する前記バイトに対応する前記第２チェックコードに対して、前記第４符号化演算を行った後に得られた前記第２演算コードであり、前記ノアゲートユニット３０３は、少なくとも２つの未選択演算コードを受信し、否定論理和演算を行うように構成され、前記未選択演算コードは、対応する前記バイトに対応する前記選択された演算コードを除いた前記第２演算コードであり、各々の前記第２アンドゲートユニット３０４の入力端は、前記第１アンドゲートユニット３０２の出力端、前記ノアゲートユニット３０３の出力端及び１つの前記第１復号信号に接続され、前記Ｎ個の第２アンドゲートユニット３０４の出力に基づき、誤りデータ位置を取得する。説明すべきこととして、ここでいう対応する前記バイトに対応する前記第２チェックコードとは、前記バイトが選択されて第２符号化演算に関与することで形成された第２チェックコードという意味であり、例えば、図２から分かるように、第０バイトに対応する第２チェックコードはｐ１３及びｐ１４である。

【0082】

説明すべきこととして、図９は１つの第１復号信号と１つの第２アンドゲートユニット３０４の接続関係のみを示す。

【0083】

本願の実施例において、デコーダ３０１は３‐８デコーダであり、３つの入力端が３つの第１演算コードをそれぞれ受信し、８つの出力端が８つの第１復号信号を出力し、且つ各第１復号信号が同一のバイト内の８ビット位置のデータの状況をそれぞれ表す。

【0084】

本願の実施例において、第１演算コードｐ２０、ｐ２１及びｐ２２は０又は１であり、且つ出力端は０～７で表される。第０ビットが誤って、第０ビットが第１演算コードの符号化演算に関与していない場合、ｐ２０、ｐ２１及びｐ２２はいずれも０であり、それに応じて「０」の出力端は１であり、残りの出力端はいずれも０である。第１ビットが誤った場合、ｐ２０は１であり、ｐ２１及びｐ２２は０であり、それに応じて「１」の出力端は１であり、残りの出力端はいずれも０である。以降同様、第７ビットが誤った場合、ｐ２０、ｐ２１及びｐ２２はいずれも１であり、それに応じて「７」の出力端は１であり、残りの出力端はいずれも０である。

【0085】

説明すべきこととして、本願のいくつかの実施例において、第１チェックコード及び各バイトにおけるビットの数によって、デコーダの入力端の数及び出力端の数を合理的に設定することもできる。

【0086】

第１アンドゲートユニット３０２は、入力端がいずれも１であれば出力端が１であり、入力端のうち１つ又は複数が０であれば出力端が０であるという特性を有する。本願の実施例において、第１アンドゲートユニット３０２は３つの入力端を有し、第１アンドゲートユニット３０２はさらに、選択された演算コードの数が２である場合、第１アンドゲートユニット３０２の１つの入力端が電源Ｖ_ＤＤに接続するように構成される。

【0087】

ノアゲートユニット３０３は、入力端がいずれも０であれば出力が１となり、入力端のうち１つ又は複数が１であれば出力端が０となるという特性を有する。本願の実施例において、ノアゲートユニットは３つの入力端を有し、ノアゲートユニット３０３はさらに、未選択演算コードの数が２である場合、ノアゲートユニット３０３の１つの入力端がグランド信号Ｖｓｓに接続されるように構成される。

【0088】

それに応じて、本願の実施例において、選択された演算コードは、このバイトについて、それに対応する前記第２チェックコードに対して、前記第４符号化演算を行った後に得られた第２演算コードであり、未選択演算コードは、このバイトについて、それに対応する第２チェックコードを除いた他の第２チェックコードに対して第４符号化演算を行った後に得られた第２演算コードである。

【0089】

例えば、バイト０について、第２演算コードｐ２３及びｐ２４がバイト０に対応する第２チェックコードｐ１３及びｐ１４に対して第４符号化演算を行うことで得られた第２演算コードであれば、第２演算コードｐ２３及びｐ２４は第１アンドゲートユニット３０２の入力端に入力され、残りの第２演算コードｐ２５、ｐ２６及びｐ２７はノアゲートユニット３０３の入力端に入力される。バイト１について、第２演算コードｐ２４及びｐ２５がバイト１に対応する第２チェックコードｐ１４及びｐ１５に対して第４符号化演算を行うことで得られた第２演算コードであれば、第２演算コードｐ２４及びｐ２５は第１アンドゲートユニット３０２の入力端に入力され、残りの第２演算コードｐ２３、ｐ２６及びｐ２７はノアゲートユニット３０３の入力端に入力される。バイト４については、第２演算コードｐ２３、ｐ２４及びｐ２５は第１アンドゲートユニット３０２の入力端に入力され、残りの第２演算コードｐ２６及びｐ２７はノアゲートユニット３０３の入力端に入力される。他のバイトについては、列挙しない。

【0090】

第２アンドゲートユニット３０４の数は同一のバイトにおけるビットの数と同じである。本願の実施例において、Ｎが８であれば、それに応じて８つの第２アンドゲートユニット３０４を有し、且つ８つの第２アンドゲートユニット３０４の出力に基づいて該バイトに誤りデータがあるか否か及びどのビットが誤ったかを判定する。

【0091】

明らかなように、本願の実施例において、各バイトについて復号ユニット３１の回路はいずれも同様であるが、入力端の配線のみが異なり、且つ各バイトに対応する第１アンドゲートユニット３０２及びノアゲートユニット３０３の入力端の配線は図２中のｐｃ３からｐｃ７の５つの算式によって決定され、各バイトについて、それに対応する前記第２チェックコードに対して、前記第４符号化演算を行った後に得られた第２演算コードは第１アンドゲートユニット３０２の入力端に接続され、それに対応する第２チェックコードを除いた他の第２チェックコードに対して第４符号化演算を行った後に得られた第２演算コードはノアゲートユニット３０３の入力端に接続され、また、使用されない第１アンドゲートユニット３０２の入力端が電源に接続され、使用されないノアゲートユニット３０３の入力端がグランドされ、且つ第１演算コードがデコーダ３０１の入力端に接続される。したがって、復号ユニット３０１は入力端への接続に８本の配線のみが使用され、各配線は１つの第１演算コード又は第２演算コードを伝送し、それにより配線路及び面積が減少するともに、復号速度の向上に寄与する。

【0092】

復号回路を容易に理解するために、バイト５に対応する復号ユニットを例にし、以下において復号回路の作動原理に基づいて復号回路をより詳細に説明する。

【0093】

８つの第２アンドゲートユニット３０４の出力がいずれも０である場合は、該バイト内の全てのデータはいずれも誤っていないことを示す。

【0094】

８つの第２アンドゲートユニット３０４の出力に１つの１がある場合は、該バイトにおいて１ビットのデータが誤ったことを示す。本願の実施例において、該バイトのデータは誤り、第２演算コードｐ２３、ｐ２４及びｐ２６はいずれも１で、第１アンドゲートユニット３０２の出力は１であり、未選択演算コードｐ２５及びｐ２７はいずれも０で、ノアゲートユニット３０３の出力は１である。この場合、Ｎ個の第２アンドゲートユニット３０４のうち出力が１である第２アンドゲートユニット３０４に対応する第１復号信号を特定すると、この第１復号信号に対応するビット位置のデータは誤る。

【0095】

理解可能なこととして、本願の実施例では、第１復号信号が１であれば対応するビット位置のデータが誤ったことを例にし、且つ第１復号信号が０であれば対応するビット位置のデータが誤っていない。本願のいくつかの実施例において、第１復号信号が０であれば対応するビット位置のデータが誤っており、且つ第１復号信号が１であれば対応するビット位置のデータが誤っていないように設定してもよく、それに応じて、当業者は、例えば、第１復号信号をノアゲート回路に接続して出力する等のように、必要に応じて他の部分を自ら設計することができる。

【0096】

注意すべきこととして、Ｍバイト内の全てのデータがいずれも誤っておらず、Ｘ個の第１チェックコードにおける１ビットのみが誤った場合、第１演算コードのうちの１つは１となり、さらにデコーダ３０１の１つの出力は１となるが、Ｙ個の第２チェックコードが誤っていないため、全ての第２演算コードはいずれも０であり、さらに第１アンドゲートユニット３０２の出力は０となり、第２アンドゲートユニット３０４の出力もいずれも０となり、Ｍバイト内の全てのデータはいずれも誤っていないことが示される。Ｍバイト内の全てのデータがいずれも誤っておらず、Ｙ個の第２チェックコードにおける１ビットのみが誤った場合、第１演算コードはいずれも０となり、さらにデコーダ３０１の０出力端は１となるが、残りのＹ－１個の第２チェックコードがいずれも誤っていないため、それに対応するＹ－１個の第２演算コードは０となり、第１アンドゲートユニット３０２の出力は０となり、さらに第２アンドゲートユニット３０４の出力もいずれも０となり、Ｍバイト内の全てのデータはいずれも誤っていないことが示される。

【0097】

理解可能なこととして、本願の実施例において、第１チェックコードに基づいて第１演算コードを生成し、第１チェックコードに基づいて生成された第１演算コードによりバイトにおいて誤りデータの位置を特定するため、第１チェックコードは各バイト内のＮ個のデータに対して誤り検出及び／又は誤り訂正するためのものである。第２チェックコードに基づいて第２演算コードを生成し、第２チェックコードに基づいて生成された第２演算コードにより誤ったバイトの位置を特定するため、第２チェックコードはＭバイトに対して誤り検出及び／又は誤り訂正するためのものである。

【0098】

本願の実施例は優れた構造性能を有する記憶システムを提供し、符号化モジュール１０２の特殊設計によってＥＣＣを実現し、１ビットの誤りを検出及び訂正でき、且つハードウェア回路を低減し、さらに記憶システムの消費電力を低減し、符号化速度及び復号速度を高めることができる。また、第１チェックコード及び第２チェックコードの特殊設計によって、全てのデータ組み合わせの符号化時間の差を小さくし、且つ全てのデータ組み合わせの復号時間の差も小さくし、それにより制御回路に対する要求が低下する。

【0099】

上記の各実施形態が本願を実現する具体的な実施例であり、実際の応用で、本願の趣旨と範囲から逸脱することなく形式や細部に各種の変化を実施できることが当業者に理解される。当業者であれば、本願の趣旨と範囲から逸脱することなく、各種の変更や修正を実施できるので、本願の保護範囲は請求項によって規定される範囲に準ずるべきである。

【産業上の利用可能性】

【0100】

本願の実施例は、読み書き動作中において複数のデータを書き込み又は読み取るように構成されるメモリであって、前記複数のデータはＭバイトに分割され、各前記バイトはＮ個のデータを有するメモリと、符号化段階で、各前記バイト内のいくつかのデータに基づいてＸ個の第１チェックコードを生成し、同一の前記第１チェックコードに対応する前記いくつかのデータは異なる前記バイトにおけるビット位置が同じであり、前記符号化段階で、いくつかの前記バイト内の全てのデータに基づいてＹ個の第２チェックコードを生成するように構成される符号化モジュールであって、前記Ｘ個の第１チェックコードは各前記バイト内の前記Ｎ個のデータに対して誤り検出及び／又は誤り訂正するためのものであり、前記Ｙ個の第２チェックコードは前記Ｍバイトに対して誤り検出及び／又は誤り訂正するためのものである符号化モジュールと、を備え、前記Ｍ、Ｎ、Ｘ、Ｙはいずれも正の自然数である記憶システムを提供する。

【0101】

本願の実施例で提供される記憶システムにおいて、符号化モジュールは以下のように構成される。バイト内のいくつかのデータに基づいてＸ個の第１チェックコードを生成し、異なるバイトのいくつかのデータは異なるバイトにおけるビット位置が同じであり、Ｘ個の第１チェックコードによって誤ったビットを特定することができる。いくつかのバイトの全てのデータに基づいてＹ個の第２チェックコードを生成し、Ｙ個の第２チェックコードでは誤ったバイトを特定することができる。バイト及びバイトにおけるビットを特定することで、誤りデータの位置を取得し、誤り検出及び／又は誤り訂正の目的を達成することができる。本願の実施例は符号化を実現する特殊の符号化モジュールを設計することで、より少ないハードウェア回路でＥＣＣ技術を実現でき、それにより、消費電力を低減するとともに符号化の速度を高め、且つ符号化難易度の低下に寄与する。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】