特許 7454678 半導体デバイス及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-03-13

(45)【発行日】2024-03-22

(54)【発明の名称】半導体デバイス及びその製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240314BHJP

   H01L 29/78 20060101ALI20240314BHJP

   H01L 21/205 20060101ALI20240314BHJP

【ＦＩ】

H01L29/78 301H

H01L29/78 301B

H01L21/205

【請求項の数】 12

(21)【出願番号】P 2022540545

(86)(22)【出願日】2021-09-24

(65)【公表番号】

(43)【公表日】2023-08-03

(86)【国際出願番号】 CN2021120235

(87)【国際公開番号】W WO2022252445

(87)【国際公開日】2022-12-08

【審査請求日】2022-06-29

(31)【優先権主張番号】202110610067.7

(32)【優先日】2021-06-01

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】リー ツン－ハン

【審査官】岩本 勉

(56)【参考文献】

【文献】特開２００７－１２３８９８（ＪＰ，Ａ）

【文献】特開２０１０－２１９４４０（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１４／００４８８５６（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／２０５

(57)【特許請求の範囲】

【請求項1】

半導体デバイスであって、
半導体基板中に位置する活性領域であって、前記活性領域は、中心領域と、前記中心領域を取り囲む外囲領域と、を含む、活性領域と、
埋め込みの方式で前記外囲領域内に形成される第１歪み層であって、前記第１歪み層は、少なくとも第１サブ部と、第２サブ部と、第３サブ部と、第４サブ部と、を含み、前記第１サブ部と前記第３サブ部は、第１方向に沿って間隔を取るように前記中心領域の両側に分布し、前記第２サブ部と前記第４サブ部は、第２方向に沿って間隔を取るように前記中心領域の別の両側に分布し、前記第１方向は、前記第２方向と異なる、第１歪み層と、
前記活性領域に位置するゲートであって、前記ゲートは、第１方向に沿って伸び、且つ前記中心領域の少なくとも一部の領域、前記第１サブ部の少なくとも一部の領域及び前記第３サブ部の少なくとも一部の領域を覆う、ゲートと、を含み、
前記半導体デバイスは、第１ソース／ドレイン領域と、第２ソース／ドレイン領域と、を更に含み、前記第１ソース／ドレイン領域と前記第４サブ部は、少なくとも部分的に重なり合い、前記第２ソース／ドレイン領域と前記第２サブ部は、少なくとも部分的に重なり合い、
前記半導体デバイスは、ドーピング深さが前記第１ソース／ドレイン領域よりも小さい第１ソース／ドレインエクステンション領域を更に含み、前記第１ソース／ドレインエクステンション領域は、前記ゲートの下方のチャネルと前記第１ソース／ドレイン領域との間に位置し、且つ前記第１ソース／ドレインエクステンション領域と前記第４サブ部は、少なくとも部分的に重なり合う、半導体デバイス。

【請求項2】

前記中心領域は、矩形であり、前記中心領域は、第１組の平行側辺と第２組の平行側辺とを含み、前記第１組の平行側辺は、前記第１方向に平行であり、前記第２組の平行側辺は、前記第２方向に平行であり、
前記第１サブ部と前記第３サブ部は、前記第１組の平行側辺の中心線に沿って対称になり、前記第２サブ部と前記第４サブ部は、前記第２組の平行側辺の中心線に沿って対称になることを特徴とする
請求項１に記載の半導体デバイス。

【請求項3】

前記第１歪み層の前記第１サブ部、前記第２サブ部、前記第３サブ部及び前記第４サブ部は、順次に接続され、前記中心領域を取り囲む環状構造を構成し、
前記第１サブ部の両端はそれぞれ前記第２サブ部の一端と前記第４サブ部の一端に接触して接続され、前記第３サブ部の両端はそれぞれ前記第２サブ部の他端と前記第４サブ部の他端に接触して接続されることを特徴とする
請求項１に記載の半導体デバイス。

【請求項4】

前記第２サブ部と前記第４サブ部は、前記ゲートの両側に対称に分布することを特徴とする
請求項１に記載の半導体デバイス。

【請求項5】

前記第１歪み層は、シリコンゲルマニウム層を含み、
エピタキシャル成長プロセスを用いて前記第１歪み層を形成することを特徴とする
請求項１に記載の半導体デバイス。

【請求項6】

前記半導体デバイスは、第２歪み層を更に含み、前記第２歪み層は、前記中心領域内に位置し、
前記第１歪み層の厚さは、前記第２歪み層の厚さよりも大きく、
前記第１歪み層の厚さは、前記第２歪み層の厚さの５－１０倍であることを特徴とする
請求項１に記載の半導体デバイス。

【請求項7】

前記半導体デバイスは、ドーピング深さが前記第２ソース／ドレイン領域よりも小さい第２ソース／ドレインエクステンション領域を更に含み、前記第２ソース／ドレインエクステンション領域は、前記ゲートの下方のチャネルと前記第２ソース／ドレイン領域との間に位置し、且つ前記第２ソース／ドレインエクステンション領域と前記第２サブ部は、少なくとも部分的に重なり合うことを特徴とする
請求項１に記載の半導体デバイス。

【請求項8】

前記半導体デバイスは、シャロートレンチアイソレーション構造を含み、前記シャロートレンチアイソレーション構造は、前記半導体基板中に位置し、前記活性領域を定義することを特徴とする
請求項１に記載の半導体デバイス。

【請求項9】

半導体デバイスの製造方法であって、
半導体基板を提供し、前記半導体基板において、活性領域を定義することであって、前記活性領域は、中心領域と、前記中心領域を取り囲む外囲領域と、を含む、ことと、
前記外囲領域内に、埋め込みの方式で第１歪み層を形成することであって、ここで、前記第１歪み層は、少なくとも第１サブ部と、第２サブ部と、第３サブ部と、第４サブ部と、を含み、前記第１サブ部と前記第３サブ部は、第１方向に沿って間隔を取るように前記中心領域の両側に分布し、前記第２サブ部と前記第４サブ部は、第２方向に沿って間隔を取るように前記中心領域の別の両側に分布し、前記第１方向は、前記第２方向と異なる、ことと、
前記活性領域にゲートを形成することであって、前記ゲートは、第１方向に沿って伸び、且つ前記中心領域の少なくとも一部の領域、前記第１サブ部の少なくとも一部の領域及び前記第３サブ部の少なくとも一部の領域を覆う、ことと、を含み、
前記半導体デバイスの製造方法は、前記ゲートの両側の活性領域に対してドーピングを行い、第１ソース／ドレイン領域、第１ソース／ドレインエクステンション領域、第２ソース／ドレイン領域及び第２ソース／ドレインエクステンション領域を形成することを更に含み、前記第１ソース／ドレイン領域と前記第１ソース／ドレインエクステンション領域は、前記第４サブ部と少なくとも部分的に重なり合い、前記第２ソース／ドレイン領域と前記第２ソース／ドレインエクステンション領域は、前記第２サブ部と少なくとも部分的に重なり合う、半導体デバイスの製造方法。

【請求項10】

前記外囲領域内に、埋め込みの方式で第１歪み層を形成することは、
前記外囲領域内に、第１溝を形成し、前記第１溝内に、エピタキシャル成長プロセスで前記第１歪み層を形成することを含むことを特徴とする
請求項９に記載の半導体デバイスの製造方法。

【請求項11】

前記半導体デバイスの製造方法は、前記中心領域内に第２歪み層を形成することを更に含み、前記第２歪み層を形成することは、
前記中心領域に第２溝を形成し、前記第２溝内にエピタキシャル成長プロセスで前記第２歪み層を形成することを含むことを特徴とする
請求項９に記載の半導体デバイスの製造方法。

【請求項12】

前記半導体基板において、活性領域を定義することは、
前記半導体基板において、シャロートレンチアイソレーション構造を形成することで、前記活性領域を定義することを含むことを特徴とする
請求項１１に記載の半導体デバイスの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願の相互参照）
本願は、２０２１年０６月０１日に提出された、出願番号が２０２１１０６１００６７．７である中国特許出願に基づく優先権を主張し、該中国特許出願の全内容が参照として本願に組み込まれる。

【0002】

本願は、半導体デバイス及びその製造方法に関するが、それらに限らない。

【背景技術】

【0003】

マイクロ電子デバイスのサイズが絶え間なく小さくなることに伴い、ケイ素材料の低い移転率は、既に、デバイス性能を制約する主な要因となっている。

【0004】

検討によれば、半導体基板において歪み層を設けることによって、キャリアの移転率を向上させることができることが発見された。しかしながら、歪みの設置位置が異なると、キャリアの移転率も異なる。より高いキャリア移転率を得るために、前記歪み層を如何に設けるかは、各半導体メーカーによる検討におけるホット（重要）な課題となる。

【発明の概要】

【0005】

本願の実施例は、半導体デバイスを提供する。前記半導体デバイスは、半導体基板中に位置する活性領域であって、前記活性領域は、中心領域と、前記中心領域を取り囲む外囲領域と、を含む、活性領域と、
埋め込みの方式で前記外囲領域内に形成される第１歪み層であって、前記第１歪み層は、少なくとも第１サブ部と、第２サブ部と、第３サブ部と、第４サブ部と、を含み、前記第１サブ部と前記第３サブ部は、第１方向に沿って間隔を取るように前記中心領域の両側に分布し、前記第２サブ部と前記第４サブ部は、第２方向に沿って間隔を取るように前記中心領域の別の両側に分布し、前記第１方向は、前記第２方向と異なる、第１歪み層と、
前記活性領域に位置するゲートであって、前記ゲートは、第１方向に沿って伸び、且つ前記中心領域の少なくとも一部の領域、前記第１サブ部の少なくとも一部の領域及び前記第３サブ部の少なくとも一部の領域を覆う、ゲートと、を含む。

【0006】

本願の実施例は、半導体デバイスの製造方法を更に提供する。前記方法は、半導体基板を提供し、前記半導体基板において、活性領域を定義することであって、前記活性領域は、中心領域と、前記中心領域を取り囲む外囲領域と、を含む、ことと、
前記外囲領域内に、埋め込みの方式で第１歪み層を形成することであって、前記第１歪み層は、少なくとも第１サブ部と、第２サブ部と、第３サブ部と、第４サブ部と、を含み、前記第１サブ部と前記第３サブ部は、第１方向に沿って間隔を取るように前記中心領域の両側に分布し、前記第２サブ部と前記第４サブ部は、第２方向に沿って間隔を取るように前記中心領域の別の両側に分布し、前記第１方向は、前記第２方向と異なる、ことと、
前記活性領域にゲートを形成することであって、前記ゲートは、第１方向に沿って伸び、且つ前記中心領域の少なくとも一部の領域、前記第１サブ部の少なくとも一部の領域及び前記第３サブ部の少なくとも一部の領域を覆う、ことと、を含む。

【図面の簡単な説明】

【0007】

【図1a】関連技術による半導体デバイスの概略図である。

【図1b】関連技術による半導体デバイスの概略図である。

【図2a】本願の実施例による半導体デバイスの概略図である。

【図2b】本願の実施例による半導体デバイスの概略図である。

【図2c】本願の実施例による半導体デバイスの概略図である。

【図3】本願の実施例による中心領域と外囲領域の概略図である。

【図4】本願の実施例による環状第１歪み層を有する半導体デバイスの概略図である。

【図5a】本願の実施例による第２歪み層を有する半導体デバイスの概略図である。

【図5b】本願の実施例による第２歪み層を有する半導体デバイスの概略図である。

【図6】本願の実施例による第１ソース／ドレインエクステンション領域、第２ソース／ドレインエクステンション領域を有する半導体デバイスの概略図である。

【図7】本願の実施例による半導体デバイスの製造方法のフローブロック図である。

【図8a】本願の実施例による半導体デバイスの製造方法のプロセスのフローチャートである。

【図8b】本願の実施例による半導体デバイスの製造方法のプロセスのフローチャートである。

【図8c】本願の実施例による半導体デバイスの製造方法のプロセスのフローチャートである。

【図8d】本願の実施例による半導体デバイスの製造方法のプロセスのフローチャートである。

【図8e】本願の実施例による半導体デバイスの製造方法のプロセスのフローチャートである。

【発明を実施するための形態】

【0008】

以下は、図面を参照しながら、本願の例示的な実施形態をより詳細に記述する。図面には本願の例示的な実施形態を示しているが、理解すべきことは、本願は、様々な形式で実現でき、本明細書に記述された具体的な実施形態により限定されるべきではない。逆に、これらの実施例は、本願のより完全な理解を可能にし、本願の範囲を当業者に完全に伝えることを可能にするために提供される。

【0009】

本出願のより徹底的な理解を提供するために、多くの具体的な詳細が示されている。しかしながら、当業者にとって明らかなことは、本願は、１つまたは複数のこれらの詳細を必要とせずに実施することができることである。他の例では、本願との混同を避けるために、当業者に公知の技術的特徴のいくつかについては説明しない。即ち、ここで、実際の実施例の全ての特徴については説明せず、公知の機能および構成については詳細には説明しない。

【0010】

図面において、層、領域、素子（要素）の寸法、及びその相対的な寸法は、明確にするために誇張されることがある。同一の符号は始終同一の素子を表す。

【0011】

素子又は層が「……上に」、「……に隣接する」、「他の素子又は層に接続」又は「他の素子又は層に結合」と呼ばれる場合、それは直接的に他の素子層上に位置し、それに隣接し、他の素子又は層に接続又は結合することができ、あるいは、中央（間）に存在する素子又は層が存在してもよいことを理解されたい。逆に、素子が「直接的に……上に」、「……に直接的に隣接する」、「他の素子又は層に直接的に接続」又は「他の素子又は層に直接的に結合」と呼ばれる場合、中間（間）の素子又は層は存在しない。第１、第２、第２などの用語を使用して、様々な素子、部材、領域、層及び／又は部分を記述することができるが、これらの素子、部材、領域、層及び／又は部分は、これらの用語に制限されるべきではないことが明らかである。これらの用語は、１つの素子、部材、領域、層又は部分と別の１つの素子、部材、領域、層又は部分を区別するためのものだけである。従って、本願の教示から逸脱することなく、以下で説明する第１素子、部材、領域、層又は部分は、第２素子、部材、領域、層又は部分として表すことができる。第２素子、部材、領域、層又は部分が議論されている場合、本願には、第１素子、部材、領域、層又は部分が必然的に存在することを示さない。

【0012】

空間関係用語、例えば、「……下にある」、「……下にある」、「下にある」、「……下にある」、「……上にある」、「上にある」などは、ここで、図面に示す１つの素子又は特徴と他の素子又は特徴との関係を説明するためのものとして、説明を容易にするために使用することができる。図面に示す配向（方向）に加えて、空間関係用語は、使用及び動作中のデバイスの異なる配向を含むことを意図していることが理解されるべきである。例えば、図面におけるデバイスが反転した後、「他の素子の下にある」又は「その下にある」又は「その下にある」と記述された素子又は特徴は、他の素子又は特徴「上にある」に配向する。従って、例示的な用語「……下にある」及び「……下にある」は、上と下の２つの配向を含んでもよい。デバイスは、別に（９０度回転又は他の配向）配向することができ、ここで使用される空間記述用語は、それに応じて解釈される。

【0013】

ここで使用される用語の目的は、具体的な実施例を説明することのみであり、本願を限定するものではないことである。ここで使用する場合、単数形の「一」、「１つ」及び「前記／該」は、また、文脈が他の方式（意味）を明確に示さない限り、複数形を含むことを意図する。「構成」及び／又は「含む」という用語が、該明細書で使用される場合、前記特徴、整数、ステップ、動作、素子及び／又は部材の存在を決定するが、１つ又はより多くの他の特徴、整数、ステップ、動作、素子、部材及び／又はグループの存在または追加は除外されないことも理解されるべきである。ここで使用する場合、用語「及び／又は」は、関連する列挙された項目の任意及びすべての組合せを含む。

【0014】

Ｎ型金属酸化物半導体電界効果トランジスタ（ＮＭＯＳＦＥＴ）のチャネルに引張応力を導入することで、エレクトロンの、チャネルにおける移転率を向上させることができ、Ｐ型金属酸化物半導体電界効果トランジスタ（ＰＭＯＳＦＥＴ）のチャネルに引張応力を導入することで、ポジティブホールの、チャネルにおける移転率を向上させることが知られている。

【0015】

図１ａ及び図１ｂは、関連技術による半導体デバイスの概略図である。図１ｂは、破線Ａ－Ａ’に沿った図１ａの断面図である。図１ａ－１ｂに示すように、前記半導体デバイスは、半導体基板１を含み、前記半導体基板１内に、活性領域１１が含まれ、前記活性領域１１の上方にゲート誘電層１６、ゲート１２及び側壁１７が形成され、前記活性領域１１内に、ソース／ドレイン領域１３１、１３２が含まれる。前記ゲート１２、ゲート誘電層１６、側壁１７、及びソース／ドレイン領域１３１、１３２は、ＭＯＳトランジスタを構成する。

【0016】

前記活性領域１１内に歪み部１４１、１４２が更に形成され、前記歪み部１４１、１４２は、前記ゲート１２の両側に位置し、前記ゲート１２の下方のチャネルに応力を印加し、チャネルキャリアの移転率を向上させる。

【0017】

しかしながら、上記関連技術による半導体デバイスのチャネルキャリアの移転率は、現在の集積回路技術の発展の需要を満たすことができない。

【0018】

これによれば、本願の実施例の以下の技術案を提供する。

【0019】

本願の実施例は、半導体デバイスを提供する。前記半導体デバイスは、半導体基板中に位置する活性領域であって、前記活性領域は、中心領域と、前記中心領域を取り囲む外囲領域と、を含む、活性領域と、埋め込みの方式で前記外囲領域内に形成される第１歪み層であって、前記第１歪み層は、少なくとも第１サブ部と、第２サブ部と、第３サブ部と、第４サブ部と、を含み、前記第１サブ部と前記第３サブ部は、第１方向に沿って間隔を取るように前記中心領域の両側に分布し、前記第２サブ部と前記第４サブ部は、第２方向に沿って間隔を取るように前記中心領域の別の両側に分布し、前記第１方向は、前記第２方向と異なる、第１歪み層と、前記活性領域に位置するゲートであって、前記ゲートは、第１方向に沿って伸び、且つ前記中心領域の少なくとも一部の領域、前記第１サブ部の少なくとも一部の領域及び前記第３サブ部の少なくとも一部の領域を覆う、ゲートと、を含む。

【0020】

本願の実施例による第１歪み層は、それぞれ、第１方向と第２方向に、前記ゲートの下方のチャネルに対して２つの方向の応力を発生する。前記関連技術において、１つのみの方向に応力を発生するという構造に比べて、本願の実施例の第１歪み層は、チャネルキャリアの移転率を更に向上させることができる。

【0021】

本願の上記目的、特徴及び利点をより明確に理解しやすくするために、以下、図面を参照しながら、本願の具体的な実施形態について詳細に説明する。本願の実施例を詳述する場合、説明を容易にするために、概略図は一般的な割合で局所的に拡大されず、かつ、前記概略図は例示にすぎず、ここでは本願の保護範囲を制限すべきではない。

【0022】

図２ａ－２ｃは、本願の実施例による半導体デバイスの概略図である。ここで、図２ａは、半導体デバイスの平面図であり、図２ｂは、破線Ａ－Ａ’に沿った図２ａの断面図であり、図２ｃは、破線Ｂ－Ｂ’に沿った図２ａの断面図である。図２ａ－２ｃに示すように、前記半導体デバイスは、半導体基板中に位置する活性領域２１を含み、前記活性領域２１は、中心領域２１１と、前記中心領域２１１を取り囲む外囲領域２１２と、を含む。前記外囲領域２１２内に、埋め込み方式で第１歪み層２４が形成され、ここで、前記第１歪み層２４は少なくとも、第１サブ部２４１と、第２サブ部２４２と、第３サブ部２４３と、第４サブ部２４４と、を含み、前記第１サブ部２４１と前記第３サブ部２４３分は、第１方向に沿って間隔を取るように前記中心領域２１１の両側に分布し、前記第２サブ部２４２と前記第４サブ部２４４は、第２方向に沿って間隔を取るように前記中心領域２１１の別の両側に分布し、前記第１方向は、前記第２方向と異なる。

【0023】

前記半導体デバイスは、ゲート２２を更に含み、前記ゲート２２は、前記活性領域２１に位置し、前記ゲート２２は、第１方向に沿って伸び、且つ前記中心領域２１１の少なくとも一部の領域、前記第１サブ部２４１の少なくとも一部の領域及び前記第３サブ部２４３の少なくとも一部の領域を覆う。

【0024】

理解できるように、前記第１サブ部２４１と前記第３サブ部２４３の、前記ゲート２２により覆われる部分は、チャネルの一部を構成する。それと同時に、前記第１サブ部２４１と前記第３サブ部２４３は、第１方向にチャネル領域に対して応力を印加する。一実施例において、前記第１方向は、チャネル幅方向（Ｂ－Ｂ’方向）に平行である。

【0025】

前記第２サブ部２４２と前記第４サブ部２４４は、第２方向にチャネル領域に対して応力を印加する。一実施例において、前記第２方向は、チャネル長さ方向（Ａ－Ａ’方向）に平行である。

【0026】

いくつかの実施例において、前記第２サブ部２４２と前記第４サブ部２４４は、前記ゲート２２の両側に対称に分布する。

【0027】

前記半導体基板の材料は、単結晶シリコン（Ｓｉ）、絶縁体上シリコン（ＳＯＩ）であってもよく、又は、他の材料、例えば、ヒ素化ガリウムなどのＩＩＩ－Ｖ族化合物であってもよい。

【0028】

前記半導体基板中に、シャロートレンチアイソレーション構造（図示されず）が更に含まれ、前記シャロートレンチアイソレーション構造は、複数であってもよく、前記複数のシャロートレンチアイソレーション構造は、前記半導体基板において、前記活性領域２１を定義する。

【0029】

前記ゲート２２と前記半導体基板との間に、ゲート誘電層２６が含まれ、前記ゲート誘電層２６の材料は、例えば、シリコン酸化物であってもよいが、これに限定されず、ゲート誘電層として使用可能な如何なる材料はいずれも本願の実施例に用いられてもよい。

【0030】

いくつかの実施例において、前記ゲート２２の両側に側壁２７が含まれ、前記側壁２７の材料は、シリコン酸化物、窒化ケイ素などであってもよいが、これらに限定されず、ゲート誘電層として使用可能な如何なる材料はいずれも本願の実施例に用いられてもよい。

【0031】

いくつかの実施例において、前記中心領域２１１は、矩形である。図３は、本願の実施例による中心領域と外囲領域の概略図である。図面に示すように、前記中心領域２１１は、第１組の平行側辺２１１＿１と第２組の平行側辺２１１＿２とを含み、前記第１組の平行側辺２１１＿１は、前記第１方向に平行であり、前記第２組の平行側辺２１１＿２は、前記第２方向に平行である。説明すべきことは、他のいくつかの実施例において、前記中心領域２１１は、他の形状、例えば、円形、楕円形、又は矩形以外の他の多辺形であってもよい。

【0032】

いくつかの具体的な実施例において、前記第１サブ部２４１と前記第３サブ部２４３は、前記第１組の平行側辺２１１＿１の中心線に沿って対称になり、前記第２サブ部２４２と前記第４サブ部２４４は、前記第２組の平行側辺２１１＿２の中心線に沿って対称になる。

【0033】

いくつかの実施例において、前記第１サブ部２４１、前記第２サブ部２４２、前記第３サブ部２４３及び前記第４サブ部２４４は、図４に示すように、順次に接続され、前記中心領域２１１を取り囲む環状構造を構成する。

【0034】

具体的には、前記第１サブ部２４１の両端はそれぞれ前記第２サブ部２４２の一端に接触して接続され、前記第３サブ部２４３の両端はそれぞれ前記第２サブ部２４２の他端と前記第４サブ部２４４の他端に接触して接続される。環状構造となる第１歪み層２４は、チャネル領域全体に対して２つの方向の応力を印加することができ、非環状構造の第１歪み層に比べて、半導体デバイスの性能を更に最適化することができる。

【0035】

一実施例において、前記第１歪み層２４は、シリコンゲルマニウム層を含む。この場合、前記第１歪み層２４がチャネルに対して発生した応力は、圧縮応力であり、前記半導体基板は、ｎ型基板であり、前記半導体デバイスは、ＰＭＯＳトランジスタである。理解できるように、前記第１歪み層２４は、他の歪み材料、例えば、炭化ケイ素などであってもよい。

【0036】

一実施例において、エピタキシャル成長プロセスを用いて前記第１歪み層２４を形成するが、これに限定されず、他のプロセス、例えば、前記半導体基板をドーピングすることを用いて、前記第１歪み層２４を形成してもよい。

【0037】

いくつかの実施例において、前記半導体デバイスは、第２歪み層２９を更に含み、前記第２歪み層２９は、前記中心領域２１１内に位置する。図５ａ－５ｂは、本願の実施例による第２歪み層を有する半導体デバイスの概略図である。ここで、図５ｂは、破線Ａ－Ａ’に沿った図５ａの断面図である。図５ａ－５ｂに示すように、中心領域２１１内に第２歪み層２９が形成される。前記第２歪み層２９は、チャネルキャリアの移転率を更に向上させ、半導体デバイスの性能を向上させることができる。

【0038】

１つの具体的な実施例において、前記第１歪み層２４の厚さは、前記第２歪み層２９の厚さよりも大きい。より具体的な実施例において、前記第１歪み層２４の厚さは、前記第２歪み層２９の厚さの５－１０倍、例えば８倍である。

【0039】

一実施例において、前記第２歪み層２９と前記第１歪み層２４は、同一のプロセスステップにおいて形成される。

【0040】

いくつかの実施例において、前記第２歪み層２９の少なくとも一部の境界は、前記第１歪み層２４の境界に接続される。より具体的な実施例において、前記第２歪み層２９の全ての境界はいずれも前記第１歪み層２４に接続される。

【0041】

一実施例において、前記第２歪み層２９の材料は、前記第１歪み層２４の材料と同じであるが、これに限定されず、前記第２歪み層２９の材料は、前記第１歪み層２４と異なってもよい。

【0042】

一実施例において、前記第２歪み層２９は、シリコンゲルマニウム層を含む。この場合、前記第２歪み層２９がチャネルに対して発生した応力は、圧縮応力であり、前記半導体基板は、ｎ型基板であり、前記半導体デバイスは、ＰＭＯＳトランジスタである。

【0043】

一実施例において、エピタキシャル成長プロセスを用いて前記第２歪み層２９を形成するが、これに限定されず、他のプロセス、例えば、前記半導体基板をドーピングすることを用いて、前記第２歪み層２９を形成してもよい。

【0044】

引き続き図２ｂを参照すると、前記半導体デバイスは、第１ソース／ドレイン領域２３１と、第２ソース／ドレイン領域２３２と、を更に含み、前記第１ソース／ドレイン領域２３１と前記第２ソース／ドレイン領域２３２は、ドーピング方式で前記活性領域２１内に形成されてもよい。

【0045】

いくつかの実施例において、前記第１ソース／ドレイン領域２３１と前記第４サブ部２４４は、少なくとも部分的に重なり合い、前記第２ソース／ドレイン領域２３２と前記第２サブ部２４２は、少なくとも部分的に重なり合う。１つの具体的な実施例において、前記第１ソース／ドレイン領域２３１と前記第４サブ部２４４は、完全に重なり合い、前記第２ソース／ドレイン領域２３２と前記第２サブ部２４２は、完全に重なり合う。

【0046】

いくつかの実施例において、前記半導体デバイスは、図６に示すように、ドーピング深さが前記第１ソース／ドレイン領域２３１よりも小さい第１ソース／ドレインエクステンション領域２８１を更に含む。前記第１ソース／ドレインエクステンション領域２８１は、前記ゲート２２の下方のチャネルと前記第１ソース／ドレイン領域２３１との間に位置し、且つ前記第１ソース／ドレインエクステンション領域２８１と前記第４サブ部２４４は、少なくとも部分的に重なり合う。前記第１ソース／ドレインエクステンション領域２８１は、第１ソース／ドレイン領域２３１と前記チャネルとの接触面積を減少させ、チャネルリーク電流を減少させることができる。

【0047】

いくつかの実施例において、前記半導体デバイスは、図６に示すように、ドーピング深さが前記第２ソース／ドレイン領域２３２よりも小さい第２ソース／ドレインエクステンション領域２８２を更に含む。前記第２ソース／ドレインエクステンション領域２８２は、前記ゲート２２の下方のチャネルと前記第２ソース／ドレイン領域２３２との間に位置し、且つ前記第２ソース／ドレインエクステンション領域２８２と前記第２サブ部２４２は、少なくとも部分的に重なり合う。前記第２ソース／ドレインエクステンション領域２８２は、第２ソース／ドレイン領域２３２と前記チャネルとの接触面積を減少させ、チャネルリーク電流を減少させることができる。

【0048】

本願の実施例は、半導体デバイスの製造方法を更に提供する。図７に示すように、前記方法は、以下のステップを含む。

【0049】

ステップ７０１において、半導体基板を提供し、前記半導体基板において、活性領域を定義し、前記活性領域は、中心領域と、前記中心領域を取り囲む外囲領域と、を含む。

【0050】

ステップ７０２において、前記外囲領域内に、埋め込みの方式で第１歪み層を形成し、前記第１歪み層は、少なくとも第１サブ部と、第２サブ部と、第３サブ部と、第４サブ部と、を含み、前記第１サブ部と前記第３サブ部は、第１方向に沿って間隔を取るように前記中心領域の両側に分布し、前記第２サブ部と前記第４サブ部は、第２方向に沿って間隔を取るように前記中心領域の別の両側に分布し、前記第１方向は、前記第２方向と異なる。

【0051】

ステップ７０３において、前記活性領域にゲートを形成し、前記ゲートは、第１方向に沿って伸び、且つ前記中心領域の少なくとも一部の領域、前記第１サブ部の少なくとも一部の領域及び前記第３サブ部の少なくとも一部の領域を覆う。

【0052】

以下、図８ａ－８ｅを参照しながら、本願の実施例の半導体デバイスの製造方法を更に詳しく説明する。

【0053】

まず、図８ａに示すように、ステップ７０１を実行し、半導体基板を提供し、前記半導体基板において、活性領域２１を定義し、前記活性領域２１は、中心領域２１１と、前記中心領域２１１を取り囲む外囲領域２１２と、を含む。

【0054】

一実施例において、前記半導体基板において、活性領域２１を定義することは、
前記半導体基板において、シャロートレンチアイソレーション構造（図示されず）を形成することで、前記活性領域２１を定義することを含む。

【0055】

前記半導体基板の材料は、単結晶シリコン（Ｓｉ）、絶縁体上シリコン（ＳＯＩ）であってもよく、又は、他の材料、例えば、ヒ素化ガリウムなどのＩＩＩ－Ｖ族化合物であってもよい。

【0056】

いくつかの実施例において、前記中心領域２１１は、矩形である。図８ａに示すように、前記中心領域２１１は、第１組の平行側辺２１１＿１と第２組の平行側辺２１１＿２とを含み、前記第１組の平行側辺２１１＿１は、前記第１方向に平行であり、前記第２組の平行側辺２１１＿２は、前記第２方向に平行である。説明すべきことは、他のいくつかの実施例において、前記中心領域２１１は、他の形状、例えば、円形、楕円形、又は矩形以外の他の多辺形であってもよい。

【0057】

続いて、図８ｂに示すように、ステップ７０２を実行し、前記外囲領域２１２内に、埋め込みの方式で第１歪み層２４を形成する。

【0058】

一実施例において、前記第１歪み層２４を形成することは、前記外囲領域２１２内に、第１溝を形成し、前記第１溝内に、エピタキシャル成長プロセスで前記第１歪み層を形成することを含む。

【0059】

理解できるように、他の方式で前記第１歪み層２４を形成してもよく、例えば、前記半導体基板をドーピングするという方式で、前記第１歪み層２４を形成してもよい。

【0060】

一実施例において、前記第１歪み層２４は少なくとも、第１サブ部２４１と、第２サブ部２４２と、第３サブ部２４３と、第４サブ部２４４と、を含み、前記第１サブ部２４１と前記第３サブ部２４３分は、第１方向に沿って間隔を取るように前記中心領域２１１の両側に分布し、前記第２サブ部２４２と前記第４サブ部２４４は、第２方向に沿って間隔を取るように前記中心領域２１１の別の両側に分布し、前記第１方向は、前記第２方向と異なる。

【0061】

一実施例において、前記第１サブ部２４１と前記第３サブ部２４３は、前記第１組の平行側辺２１１＿１の中心線に沿って対称になり、前記第２サブ部２４２と前記第４サブ部２４４は、前記第２組の平行側辺２１１＿２の中心線に沿って対称になる。

【0062】

いくつかの実施例において、前記第１サブ部２４１、前記第２サブ部２４２、前記第３サブ部２４３及び前記第４サブ部２４４は、順次に接続され、前記中心領域２１１を取り囲む環状構造を構成する。具体的には、前記第１サブ部２４１の両端はそれぞれ前記第２サブ部２４２の一端に接触して接続され、前記第３サブ部２４３の両端はそれぞれ前記第２サブ部２４２の他端と前記第４サブ部２４４の他端に接触して接続される。環状構造となる第１歪み層２４は、チャネル領域全体に対して２つの方向の応力を印加することができ、非環状構造の第１歪み層に比べて、半導体デバイスの性能を更に最適化することができる。

【0063】

一実施例において、前記半導体デバイスの製造方法は、図８ｃに示すように、前記中心領域２１１内に第２歪み層２９を形成することを更に含む。

【0064】

一実施例において、前記第２歪み層２９を形成することは、前記中心領域に第２溝を形成し、前記第２溝内にエピタキシャル成長プロセスで前記第２歪み層を形成することを含む。

【0065】

理解できるように、他の方式で前記第２歪み層２９を形成してもよく、例えば、前記半導体基板をドーピングするという方式で、前記第２歪み層２９を形成してもよい。

【0066】

続いて、図８ｄに示すように、ステップ７０３を実行し、前記活性領域２１にゲート２２を形成し、前記ゲート２２は、第１方向に沿って伸び、且つ前記中心領域２１１の少なくとも一部の領域、前記第１サブ部２４１の少なくとも一部の領域及び前記第３サブ部２４３の少なくとも一部の領域を覆う。

【0067】

一実施例において、前記ゲート２２は更に、前記第２歪み層２９の少なくとも一部の領域を覆う。

【0068】

前記ゲート２２を形成し後、前記半導体デバイスの製造方法は、前記ゲート２２の両側の活性領域２１に対してドーピングを行い、第１ソース／ドレイン領域２３１、第１ソース／ドレインエクステンション領域２８１、第２ソース／ドレイン領域２３２及び第２ソース／ドレインエクステンション領域２８２を形成することを更に含む。

【0069】

一実施例において、前記第１ソース／ドレイン領域２３１と前記第１ソース／ドレインエクステンション領域２８１は、前記第４サブ部２４４と少なくとも部分的に重なり合い、前記第２ソース／ドレイン領域２３２と前記第２ソース／ドレインエクステンション領域２８２は、前記第２サブ部２４２と少なくとも部分的に重なり合う。

【0070】

一実施例において、図８ｅに示すように、前記半導体デバイスの製造方法は、前記ゲート２２の両側に側壁２７を形成するステップを更に含む。

【0071】

以上の記載は、本願の好適な実施例にすぎず、本願の保護範囲を限定するものではなく、本願の精神及び原則の範囲内において行われたいかなる修正、均等置換及び改良などは、いずれも、本願の保護範囲内に含まれるものとする。

【図1a】

【図1b】

【図2a】

【図2b】

【図2c】

【図3】

【図4】

【図5a】

【図5b】

【図6】

【図7】

【図8a】

【図8b】

【図8c】

【図8d】

【図8e】