特許 7454723 重畳した画素駆動部を含む表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-03-13

(45)【発行日】2024-03-22

(54)【発明の名称】重畳した画素駆動部を含む表示装置

(51)【国際特許分類】

   G09F 9/30 20060101AFI20240314BHJP

   H10K 50/10 20230101ALI20240314BHJP

   H10K 50/818 20230101ALI20240314BHJP

   H10K 50/828 20230101ALI20240314BHJP

   H10K 59/121 20230101ALI20240314BHJP

   H10K 59/122 20230101ALI20240314BHJP

   H10K 59/123 20230101ALI20240314BHJP

   H10K 59/124 20230101ALI20240314BHJP

   H10K 59/35 20230101ALI20240314BHJP

【ＦＩ】

G09F9/30 338

G09F9/30 349D

G09F9/30 365

H10K50/10

H10K50/818

H10K50/828

H10K59/121

H10K59/122

H10K59/123

H10K59/124

H10K59/35

【請求項の数】 21

(21)【出願番号】P 2023044867

(22)【出願日】2023-03-22

(62)【分割の表示】P 2021213647の分割

【原出願日】2021-12-28

(65)【公開番号】P2023085362

(43)【公開日】2023-06-20

【審査請求日】2023-03-28

(31)【優先権主張番号】10-2020-0188938

(32)【優先日】2020-12-31

(33)【優先権主張国・地域又は機関】KR

(73)【特許権者】

【識別番号】501426046

【氏名又は名称】エルジー ディスプレイ カンパニー リミテッド

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】リュ， ウォンサン

(72)【発明者】

【氏名】シン， ソンス

(72)【発明者】

【氏名】イ， ヨンジン

(72)【発明者】

【氏名】イム， ユビン

(72)【発明者】

【氏名】リー， サンギュル

【審査官】川俣 郁子

(56)【参考文献】

【文献】特開２０２０－１４０７０７（ＪＰ，Ａ）

【文献】特開２００７－０９６２７９（ＪＰ，Ａ）

【文献】米国特許出願公開第２００６／０１７０７１２（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０２０／０２１２１３１（ＵＳ，Ａ１）

【文献】国際公開第２００８／０７２７０４（ＷＯ，Ａ１）

【文献】特開２０１６－２２５５８５（ＪＰ，Ａ）

【文献】特開２０２０－１４１１５１（ＪＰ，Ａ）

【文献】国際公開第２０１１／１４２０８９（ＷＯ，Ａ１）

【文献】中国特許出願公開第１０７１５４４０７（ＣＮ，Ａ）

【文献】米国特許出願公開第２０２０／０１１１８５５（ＵＳ，Ａ１）

【文献】韓国公開特許第１０－２０２０－００３９８６７（ＫＲ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ３／０３

３／０４１－３／０４７

Ｇ０９Ｆ９／００－９／４６

Ｇ０９Ｇ３／００－３／０８

３／１２－３／１６

３／１９－３／２６

３／３０－３／３４

３／３８

Ｈ０１Ｌ２１／３３６

２１／８２２９

２１／８２３２－２１／８２４６

２１／８２４９

２７／０６

２７／０７

２７／０８５－２７／０９２

２７／１０－２７／１１８

２９／７８６

Ｈ０５Ｂ３３／００－３３／２８

４４／００

４５／６０

Ｈ１０Ｋ５０／００－９９／００

(57)【特許請求の範囲】

【請求項1】

第1画素駆動部および前記第1画素駆動部と連結した第1表示素子を含む第1画素、
第2画素駆動部および前記第2画素駆動部と連結した第2表示素子を含む第2画素、
第3画素駆動部および前記第3画素駆動部と連結した第3表示素子を含む第3画素、
第4画素駆動部および前記第4画素駆動部と連結した第4表示素子を含む第4画素、ならびに
前記第1画素駆動部と前記第2画素駆動部の間および、前記第3画素駆動部と前記第4画素駆動部の間に配置された電界遮断層を含み、
前記第1画素駆動部および前記第2画素駆動部は、互いに重畳し、
前記第3画素駆動部および前記第4画素駆動部は、互いに重畳し、
前記第1画素および前記第2画素は、第1表示ユニットを構成し、
前記第3画素および前記第4画素は、第2表示ユニットを構成し、
前記第1表示ユニットと前記第2表示ユニットは、互いに隣接する、表示装置。

【請求項2】

前記電界遮断層が、1μｍ以上の厚さを有し、
前記電界遮断層の前記厚さは、前記第1画素駆動部の上部面と前記第2画素駆動部の下部面との間の距離として定義される、請求項１に記載の表示装置。

【請求項3】

前記電界遮断層が、3.9以下の誘電定数を有する、請求項１または２に記載の表示装置。

【請求項4】

前記電界遮断層が、シロキサン化合物を含む、請求項１から３のいずれか一項に記載の表示装置。

【請求項5】

前記第1画素駆動部および前記第2画素駆動部が、それぞれ少なくとも一つの薄膜トランジスタを含み、
前記第1画素駆動部の前記薄膜トランジスタおよび前記第2画素駆動部の前記薄膜トランジスタのそれぞれは、アクティブ層および前記アクティブ層から離隔したゲート電極を含み、
前記電界遮断層の厚さ（t）は、次の式1を満足する請求項１から４のいずれか一項に記載の表示装置：
[式1]
t≧（V_GH/V_TH）x（κ/3.9）x（t_GI）
式中、tは前記電界遮断層の厚さであり、κは前記電界遮断層の誘電定数であり、V_GHは前記第1画素駆動部の前記薄膜トランジスタに印加されるターンオン電圧であり、V_THは前記第2画素駆動部の前記薄膜トランジスタのしきい値電圧であり、t_GIは前記第2画素駆動部の前記薄膜トランジスタの前記ゲート電極と前記アクティブ層の間の距離である。

【請求項6】

前記第1画素駆動部、前記第2画素駆動部、前記第3画素駆動部、および前記第4画素駆動部が、それぞれ2つ以上の薄膜トランジスタを含む、請求項１から５のいずれか一項に記載の表示装置。

【請求項7】

前記第1画素駆動部、前記第2画素駆動部、前記第3画素駆動部、および前記第4画素駆動部が、それぞれ4つ以上の薄膜トランジスタを含む、請求項１から５のいずれか一項に記載の表示装置。

【請求項8】

上部発光型である、請求項１から７のいずれか一項に記載の表示装置。

【請求項9】

前記第1画素は、第1色を表示し、
前記第2画素は、第2色を表示し、
前記第3画素は、第3色を表示し、
前記第4画素は、第4色を表示し、
前記第1色、前記第2色、前記第3色および前記第4色は、互いに異なる色であり、
前記第1色、前記第2色、前記第3色および前記第4色のいずれか一つは、白色である、請求項１から８のいずれか一項に記載の表示装置。

【請求項10】

前記第1色、前記第2色、前記第3色および前記第4色のうち他の一つが赤色であり、さらに他の一つは緑色であり、またさらに他の一つは青色である、請求項９に記載の表示装置。

【請求項11】

前記第1画素は、第1色を表示し、
前記第2画素は、第2色を表示し、
前記第3画素は、前記第1色を表示し、
前記第4画素は、第3色を表示し、
前記第1色、前記第2色および前記第3色は、互いに異なる色である、請求項１から８のいずれか一項に記載の表示装置。

【請求項12】

前記第1色が緑色であり、
前記第2色および前記第3色のいずれか一つは、赤色であり、他の一つは青色である、請求項１１に記載の表示装置。

【請求項13】

前記第1表示ユニットおよび前記第2表示ユニットと隣接する透光部をさらに含み、
前記透光部が光を透過する、請求項１から１２のいずれか一項に記載の表示装置。

【請求項14】

第5画素駆動部および前記第5画素駆動部と連結した第5表示素子を含む第5画素、ならびに
第6画素駆動部および前記第6画素駆動部と連結した第6表示素子を含む第6画素、をさらに含み、
前記第5画素駆動部および前記第6画素駆動部が、互いに重畳し、
前記第5画素駆動部と前記第6画素駆動部との間に前記電界遮断層が配置され、
前記第5画素および前記第6画素は、第3表示ユニットを構成し、
前記第3表示ユニットは、前記第1表示ユニットおよび前記第2表示ユニットのうち少なくとも1つに隣接する、請求項１から１３のいずれか一項に記載の表示装置。

【請求項15】

前記第1画素は、第1色を表示し、
前記第2画素は、第2色を表示し、
前記第3画素は、第3色を表示し、
前記第4画素は、前記第1色を表示し、
前記第5画素は、前記第2色を表示し、
前記第6画素は、前記第3色を表示し、
前記第1色、前記第2色および前記第3色は、互いに異なる色である、請求項１４に記載の表示装置。

【請求項16】

前記第1色が赤色であり、
前記第2色が緑色であり、
前記第3色が青色である、請求項１５に記載の表示装置。

【請求項17】

前記第1画素駆動部が、第1薄膜トランジスタおよび第2薄膜トランジスタを含み、
前記第1薄膜トランジスタが、アクティブ層、ゲート電極、ソース電極およびドレイン電極を含み、
前記第2薄膜トランジスタが、アクティブ層、ゲート電極、ソース電極およびドレイン電極を含み、
前記第1薄膜トランジスタの前記ソース電極および前記ドレイン電極のうちの1つが、前記第2薄膜トランジスタの前記ゲート電極と連結している、請求項１から１６のいずれか一項に記載の表示装置。

【請求項18】

前記第1画素駆動部の前記第1薄膜トランジスタがスイッチングトランジスタであり、前記第1画素駆動部の前記第2薄膜トランジスタが駆動トランジスタである、請求項１７に記載の表示装置。

【請求項19】

前記第2画素駆動部が、第1薄膜トランジスタおよび第2薄膜トランジスタを含み、
前記第1薄膜トランジスタが、アクティブ層、ゲート電極、ソース電極およびドレイン電極を含み、
前記第2薄膜トランジスタが、アクティブ層、ゲート電極、ソース電極およびドレイン電極を含み、
前記第1薄膜トランジスタの前記ソース電極および前記ドレイン電極のうちの1つが、前記第2薄膜トランジスタの前記ゲート電極と連結している、請求項１から１８のいずれか一項に記載の表示装置。

【請求項20】

前記第2画素駆動部の前記第1薄膜トランジスタがスイッチングトランジスタであり、前記第2画素駆動部の前記第2薄膜トランジスタが駆動トランジスタである、請求項１９に記載の表示装置。

【請求項21】

前記第1表示素子は、前記第1画素駆動部および前記第2画素駆動部と重畳し、
前記第2表示素子は、前記第1画素駆動部および前記第2画素駆動部と重畳し、
前記第3表示素子は、前記第3画素駆動部および前記第4画素駆動部と重畳し、
前記第4表示素子は、前記第3画素駆動部および前記第4画素駆動部と重畳している、請求項１から２０のいずれか一項に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、重畳した画素駆動部を含む表示装置に関するものである。

【背景技術】

【0002】

多様な情報を画面に具現する表示装置は、情報通信時代の核心技術が集約された装置である。最近では、表示装置は、より薄く、より軽く作られており、高性能を実現できるように発展している。

【0003】

表示装置を構成する画素を駆動するためのスイッチング素子または駆動素子として薄膜トランジスタが使用される。最近、表示装置が高品質および高解像度化するに伴い、表示装置に薄膜トランジスタが高密度に集積化されている。その結果、限られた領域に多数の薄膜トランジスタが配置され、薄膜トランジスタの過密現象が発生し、キャパシタンス領域が十分に確保されないなどの問題点が発生する。

【0004】

したがって、表示装置の薄膜トランジスタの過密現象を解消し、限られた領域に多数の薄膜トランジスタを配置することができる方法に対する研究が必要である。

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明の一実施例は、薄膜トランジスタが高密度に集積化された表示装置を提供する。また、本発明の一実施例は、高解像度の表示装置を提供する。

【0006】

本発明の一実施例は、複数の画素駆動部を重畳配置することで、限られた領域に多数の薄膜トランジスを配置することができる表示装置を提供する。

【0007】

本発明の一実施例は、複数の薄膜トランジスタを互いに重畳して配置しても、薄膜トランジスタ間の電気的干渉が生じないで、優れた表示性能を有する表示装置を提供する。

【0008】

本発明の一実施例は、小さな面積にもかかわらず、安定して駆動することができる画素を含む表示装置を提供する。

【課題を解決するための手段】

【0009】

前述した技術的課題を達成するための本発明の一実施例は、第1画素駆動部、前記第1画素駆動部上の電界遮断層、前記電界遮断層上の第2画素駆動部および前記第2画素駆動部上の第1表示素子および第2表示素子を含み、前記第1画素駆動部および前記第2画素駆動部は、それぞれ少なくとも一つ以上の薄膜トランジスタを含み、前記第1画素駆動部は、前記第2画素駆動部と重畳し、第1表示素子は、前記第1画素駆動部と連結し、前記第2表示素子は、前記第2画素駆動部と連結した、表示装置を提供する。

【0010】

前記第1表示素子は、前記第1画素駆動部および前記第2画素駆動部と重畳し、第2表示素子は、前記第1画素駆動部および前記第2画素駆動部と重畳することができる。

【0011】

前記第1画素駆動部と前記第2画素駆動部の間で、前記電界遮断層は1μｍ以上の厚さを有することができる。ここで、前記電界遮断層の厚さは、前記第1画素駆動部の上部面と前記第2画素駆動部の下部面との間の距離として定義することができる。

【0012】

前記電界遮断層は、3.9以下の誘電定数を有することができる。

【0013】

前記電界遮断層は、シロキサン化合物を含むことができる。

【0014】

前記第1画素駆動部および前記第2画素駆動部は、それぞれ2つ以上の薄膜トランジスタを含むことができる。

【0015】

前記第1画素駆動部および前記第2画素駆動部は、それぞれ4つ以上の薄膜トランジスタを含むことができる。

【0016】

前記第1画素駆動部のいずれか一つの薄膜トランジスタと前記第2画素駆動部のいずれか一つの薄膜トランジスタは、互いに重畳し、互いに重畳する前記第1画素駆動部の前記薄膜トランジスタと前記第2画素駆動部の前記薄膜トランジスタは、それぞれアクティブ層および前記アクティブ層と離隔して、前記アクティブ層と少なくとも一部重畳するゲート電極を含み、前記第1画素駆動部の前記薄膜トランジスタのゲート電極と前記第2画素駆動部の前記薄膜トランジスタのアクティブ層との間の離隔距離は、1μｍ以上であり得る。

【0017】

前記第1表示素子は、第1電極、第1有機発光層および第2電極を含み、前記第2表示素子は、第1電極、第2有機発光層および第2電極を含むことができる。

【0018】

前記第1表示素子の前記第1電極および前記第2表示素子の前記第1電極は、それぞれ反射層を有することができる。

【0019】

前記表示装置は、前記第1表示素子と前記第2表示素子がそれぞれ前記第2電極を介して光を放出する、上部発光型表示装置であり得る。

【0020】

前記表示装置は、前記第1表示素子および前記2表示素子の発光領域を定義するバンク層、前記第1表示素子と前記第1画素駆動部を連結する第1連結部および前記第2表示素子と前記第2画素駆動部を連結する第2連結部をさらに含み、前記第1連結部および前記第2連結部のうちの少なくとも一つは、前記バンク層と重畳することができる。

【0021】

前記第1連結部の少なくとも一部は、前記バンク層と重畳することができる。

【0022】

前記第1連結部は、前記電界遮断層を貫通する第1部分を含み、前記第1部分は、前記バンク層と重畳することができる。

【0023】

前記第1画素駆動部の前記薄膜トランジスタと前記第2画素駆動部の前記薄膜トランジスタは、それぞれ、アクティブ層および前記アクティブ層と離隔したゲート電極を含み、前記電界遮断層の厚さ（t）は、次の式1を満足する。

【0024】

[式1]
t≧(V_GH/V_TH)x(κ/3.9)x(t_GI)
式中、tは前記電界遮断層の厚さであり、κは前記電界遮断層の誘電常数であり、V_GHは前記第1画素駆動部の前記薄膜トランジスタに印加されるターンオン電圧であり、V_THは前記第2画素駆動部の前記薄膜トランジスタのしきい値電圧であり、t_GIは前記第2画素駆動部の前記薄膜トランジスタの前記ゲート電極と前記アクティブ層の間の距離である。

【0025】

前記第2画素駆動部は、電界遮断層上のバッファ層を含み、バッファ層は、絶縁物質からなることができる。

【0026】

本発明の他の一実施例は、第1画素駆動部および前記第1画素駆動部と連結した第1表示素子を含む第1画素、第2画素駆動部および前記第2画素駆動部と連結した第2表示素子を含む第2画素、第3画素駆動部および前記第3画素駆動部と連結した第3表示素子を含む第3画素、第4画素駆動部および前記第4画素駆動部と連結した第4表示素子を含む第4画素、および前記第1画素駆動部と前記第2画素駆動部の間および前記第3画素駆動部と前記第4画素駆動部の間に配置された電界遮断層を含み、前記第1画素駆動部および前記第2画素駆動部は、互いに重畳し、第3画素駆動部および前記第4画素駆動部は、互いに重畳し、前記第1画素および前記第2画素は、第1表示ユニットを構成し、前記第3画素と前記第4画素は、第2表示ユニットを構成し、前記第1表示ユニットと前記第2表示ユニットは、互いに隣接する、表示装置を提供する。

【0027】

前記電界遮断層は、1μｍ以上の厚さを有することができる。ここで、前記電界遮断層の厚さは、前記第1画素駆動部の上部面と前記第2画素駆動部の下部面との間の距離として定義することができる。

【0028】

前記電界遮断層は、3.9以下の誘電定数を有することができる。

【0029】

前記電界遮断層は、シロキサン化合物を含むことができる。

【0030】

前記第1画素駆動部および前記第2画素駆動部は、それぞれ少なくとも一つ以上の薄膜トランジスタを含み、前記第1画素駆動部の前記薄膜トランジスタと前記第2画素駆動部の前記薄膜トランジスタは、それぞれ、アクティブ層および前記アクティブ層と離隔したゲート電極を含み、前記電界遮断層の厚さ（t）は、次の式1を満足することができる。

【0031】

[式1]
t≧(V_GH/V_TH)x(κ/3.9)x(t_GI)

【0032】

式中、tは前記電界遮断層の厚さであり、κは前記電界遮断層の誘電常数であり、V_GHは前記第1画素駆動部の前記薄膜トランジスタに印加されるターンオン電圧であり、V_THは前記第2画素駆動部の前記薄膜トランジスタのしきい値電圧であり、t_GIは前記第2画素駆動部の前記薄膜トランジスタの前記ゲート電極と前記アクティブ層の間の距離である。

【0033】

前記第1画素駆動部、前記第2画素駆動部、第3画素駆動部および、前記第4画素駆動部は、それぞれ2つ以上の薄膜トランジスタを含むことができる。

【0034】

前記表示装置は、上部発光型表示装置であり得る。

【0035】

前記第1画素駆動部、前記第2画素駆動部、前記第3画素駆動部および、前記第4画素駆動部は、それぞれ4つ以上の薄膜トランジスタを含むことができる。

【0036】

前記第1画素は第1色を表示し、前記第2画素は第2色を表示し、前記第3画素は第3色を表示し、前記第4画素は第4色を表示し、前記第1色、第2色、第3色および前記第4色は、互いに異なる色相であり、前記第1色、前記第2色、第3色および前記第4色のいずれか一つは、白色であり得る。

【0037】

前記第1色、前記第2色、前記第3色および前記第4色のうちいずれか一つは赤色であり、他の一つは緑色であり、また他の一つは青色であり得る。

【0038】

前記第1画素は第1色を表示し、前記第2画素は第2色を表示し、前記第3画素は前記第1色を表示し、前記第4画素は第3色を表示し、前記第1色、第2色および第3色は、異なる色相であり得る。

【0039】

前記第1色は緑色であり、前記第2色と前記第3色のいずれか一つは赤色であり、他の一つは青色であることもできる。

【0040】

前記表示装置は、前記第1表示ユニットおよび前記第2表示ユニットと隣接する透光部を含み、前記透光部は光を透過することができる。

【0041】

前記表示装置は、第5画素駆動部および前記第5画素駆動部と連結した第5表示素子を含む第5画素、および第6画素駆動部および前記第6画素駆動部と連結した第6表示素子を含む第6画素をさらに含み、前記第5画素駆動部および前記第6画素駆動部は、互いに重畳し、第5画素駆動部および前記第6画素駆動部の間に電界遮断層が配置され、前記第5画素および前記第6画素は、第3表示ユニットを構成し、前記第3表示ユニットは、前記第1表示ユニットおよび前記第2表示ユニットのうちの少なくとも一つと隣接することができる。

【0042】

前記第1画素は第1色を表示し、前記第2画素は第2色を表示し、前記第3画素は第3色を表示し、前記第4画素は前記第1色を表示し、前記第5画素は前記第2色を表示し、前記第6画素は前記第3色を表示し、前記第1色、前記第2色および前記第3色は、互いに異なる色相であり得る。

【0043】

前記第1色は赤色であり、前記第2色は緑色であり、前記第3色は青色であり得る。

【発明の効果】

【0044】

本発明の一実施例によれば、複数の画素駆動部が重畳して配置されるので、限られた領域に多数の薄膜トランジスを配置することができる。その結果、本発明の一実施例によると、表示装置に薄膜トランジスタを高密度に集積することができ、高解像度の表示装置を製造することができる。また、本発明の一実施例によると、限られた領域にのみ画素駆動部が配置される透明表示装置を容易に製造し得る。

【0045】

また、本発明の一実施例は、複数の薄膜トランジスタを互いに重畳して配置しても、薄膜トランジスタ間の電気的干渉が生じない。その結果、優れた表示性能を有する高解像度表示装置を製造することができ、限られた領域のみに画素駆動部が配置される透明表示装置を容易に製造し得る。

【図面の簡単な説明】

【0046】

【図1】本発明の一実施例に係る表示装置の概略図である。

【図2】図１のいずれか一つの画素の回路図である。

【図3】本発明の一実施例に係る表示装置の画素の配置を説明する概略図である。

【図4】本発明の一実施例に係る第１画素および第２画素の概略的な平面図である。

【図5】第１画素駆動部の平面図である。

【図6】第２画素駆動部および表示素子の平面図である。

【図7】図４、図５および図６のI-I’に沿って切断した断面図である。

【図8】図７の一部分の拡大図である。

【図9】本発明の他の一実施例に係る表示装置の画素の回路図である。

【図10】本発明のまた他の一実施例に係る表示装置の画素の回路図である。

【図11】図１０の画素を用いる表示装置の一実施例の概略的な断面図である。

【図12】実施例および比較例に係る薄膜トランジスタの電圧-電流グラフである。

【図13A】本発明のまた他の一実施例に係る表示装置の画素配置の平面図である。

【図13B】図１３Ａの概略的な斜視図である。

【図14】本発明のまた他の一実施例に係る表示装置の画素配置の平面図である。

【図15】本発明のまた他の一実施例に係る表示装置の画素配置の平面図である。

【図16】本発明のまた他の一実施例に係る表示装置の画素配置の平面図である。

【発明を実施するための形態】

【0047】

本発明の利点および特徴とそれらを達成する方法は、添付の図とともに詳細に後述する実施例を参照すれば明確になるであろう。しかし、本発明は以下で開示する実施例に限定されるものではなく、互いに異なる多様な形態で具現可能であり、単に本発明の実施例等は、本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供するものである。本発明は、請求項の範囲によってのみ定義される。

【0048】

本発明の実施例を説明するために図に開示した形状、大きさ、比率、角度、個数などは、例示的なものであって、本発明が図に示した事項に限定されるものではない。明細書全体にわたって、同一構成要素は同一参照符号で指針され得る。また、本発明を説明するにおいて、関連する公知技術に対する詳細な説明が本発明の要旨を不必要に曖昧にすると判断される場合、その詳細な説明は省略する。

【0049】

本発明で言及した「含む」、「有する」、「からなる」などが使用される場合、「～だけ」が使用されていない限り、他の部分を追加することができる。構成要素を単数で表現した場合、特に明示的な記載事項がない限り、複数を含む場合を含む。

【0050】

構成要素の解釈において、別途の明示的な記載がなくても誤差範囲を含むものと解釈する。

【0051】

例えば、「～上に」、「～上部に」、「～下部に」、「～横に」などで2つの部分の位置関係が説明される場合、「すぐに」または「直接」という表現が使用されていない限り、二つの部分の間に一つ以上の他の部分が位置することができる。

【0052】

空間的に相対的な用語である「下（below、beneath）」、「下部（lower）」、「上（above）」、「上部（upper）」などは、図に示されているように、一つの素子または構成要素と他の素子または構成要素との相関関係を容易に記述するために使用され得る。空間的に相対的な用語は、図に示されている方向に加えて使用時または動作時、素子の互いに異なる方向を含む用語として理解されなければならない。例えば、図に示されている素子をひっくり返す場合、他の素子の「下（below）」または「下（beneath）」で記述された素子は、他の素子の「上（above）」に配置することができる。したがって、例示的な用語である「下」は、下と上の方向の両方を含むことができる。同様に、例示的な用語である「上（うえ）」または「上（じょう）」は、上と下の方向の両方を含むことができる。

【0053】

時間の関係についての説明である場合、「～後に」、「～に続いて」、「～次に」、「～前に」などで時間的前後関係が説明される場合、「すぐに」または「直接」が使用されていない以上、連続的でない場合も含むことができる。

【0054】

第１、第２などが多様な構成要素を記述するために使用されるが、これらの構成要素はこれらの用語によって制限されない。これらの用語は、単に一つの構成要素を他の構成要素と区別するために使用されるものである。したがって、以下で言及される第1構成要素は、本発明の技術的思想内で第2構成要素であることもあり得る。

【0055】

「少なくとも一つ」は、一つ以上の関連項目から提示可能なすべての組み合わせを含むものと理解されなければならない。例えば、「第1項目、第2項目、および第3項目の中の少なくとも一つ」の意味は、第1項目、第2項目、または第3項目各々だけではなく、第1項目、第2項目、および第3項目の中から二つ以上から提示可能なすべての項目の組み合わせを意味することができる。

【0056】

本発明のいくつかの実施例のそれぞれの特徴が、部分的または全体的に互いに結合または組み合わせ可能で、技術的に様々な連動および駆動が可能であり、各実施例を互いに対して独立して実施することもでき、連関関係で一緒に実施することもできる。

【0057】

本発明の実施例を説明する各図の構成要素に参照符号を付加することにおいて、同一の構成要素に対しては、たとえ他の図面上に表示されても、可能な限り同一の符号を有することができる。

【0058】

本発明の実施例において、ソース電極とドレイン電極は、説明の便宜上、区別しただけのものであり、ソース電極とドレイン電極は、互いに替えることができる。ソース電極がドレイン電極となり、ドレイン電極がソース電極になり得る。また、いずれか一つの実施例のソース電極は、他の実施例でドレイン電極になり得、いずれか一つの実施例のドレイン電極は、他の実施例では、ソース電極になり得る。

【0059】

本発明のいくつかの実施例では、説明の便宜上、ソース領域とソース電極とを区別してドレイン領域とドレイン電極を区別することもあるが、本発明の実施例が、これに限定されるものではない。ソース領域がソース電極になり得、ドレイン領域がドレイン電極になり得る。また、ソース領域がドレイン電極になり得、ドレイン領域がソース電極になり得る。

【0060】

図1は、本発明の一実施例に係る表示装置１００の概略図である。

【0061】

本発明の一実施例に係る表示装置１００は、図1に示すように、表示パネル３１０、ゲートドライバ３２０、データドライバ３３０および制御部３４０を含む。

【0062】

表示パネル３１０にゲートライン（GL）およびデータライン（DL）が配置され、ゲートライン（GL）とデータライン（DL）の交差領域に画素（P）が配置される。画素（P）の駆動により映像が表示される。

【0063】

制御部３４０は、ゲートドライバ３２０とデータドライバ３３０を制御する。

【0064】

制御部３４０は、外部システム（未図示）から供給される信号を用いて、ゲートドライバ３２０を制御するためのゲート制御信号（GCS）およびデータドライバ３３０を制御するためのデータ制御信号（DCS）を出力する。また、制御部３４０は、外部システムから入力する入力映像データをサンプリングした後、これを再整列し、再整列したデジタル映像データ（RGB）をデータドライバ３３０に供給する。

【0065】

ゲート制御信号（GCS）は、ゲートスタートパルス（GSP）、ゲートシフトクロック（GSC）、ゲート出力イネーブル信号（GOE）、スタート信号（Vst）およびゲートクロック（GCLK）などを含む。また、ゲート制御信号（GCS）には、シフトレジスタを制御するための制御信号が含まれ得る。

【0066】

データ制御信号（DCS）は、ソーススタートパルス（SSP）、ソースシフトクロック信号（SSC）、ソース出力イネーブル信号（SOE）、極性制御信号（POL）などを含む。

【0067】

データドライバ３３０は、表示パネル３１０のデータライン（DL）にデータ電圧を供給する。詳細には、データドライバ３３０は、制御部３４０から入力した映像データ（RGB）をアナログデータ電圧に変換して、データ電圧をデータライン（DL）に供給する。

【0068】

ゲートドライバ３２０は、シフトレジスタ３５０を含むことができる。

【0069】

シフトレジスタ３５０は、制御部３４０から伝送されたスタート信号およびゲートクロックなどを利用して、1フレーム間にゲートライン（GL）にゲートパルスを順次に供給する。ここで、1フレームとは、表示パネル３１０を介して一つのイメージが出力される期間をいう。ゲートパルスは、画素（P）に配置されたスイッチング素子（薄膜トランジスタ）をターンオンさせることができるターンオン電圧を有している。

【0070】

また、シフトレジスタ３５０は、1フレーム中、ゲートパルスが供給されない残りの期間中には、ゲートライン（GL）に、スイッチング素子をオフさせることができるゲートオフ信号を供給する。以下、ゲートパルスとゲートオフ信号を総称してスキャン信号（SSまたはScan）とする。

【0071】

本発明の一実施例によると、ゲートドライバ３２０は、表示パネル３１０上に実装され得る。このように、ゲートドライバ３２０が、表示パネル３１０上に直接実装されている構造をゲートインパネル（Gate In Panel：GIP）構造という。ゲートドライバ３２０は、

【0072】

図2は、図1のいずれか一つの画素（P）の回路図である。

【0073】

図2の回路図は、表示素子（DU）に有機発光ダイオード（OLED）を含む画素（P）に対する等価回路図である。本発明の一実施例に係る表示装置１００は、有機発光ダイオード（OLED）を含む、有機発光表示装置である。

【0074】

画素（P）は、表示素子（DU）および表示素子（DU）を駆動する画素駆動部（PDC）を含む。

【0075】

図2の画素駆動部（PDC）は、スイッチングトランジスタである第1薄膜トランジスタ（TR1）および駆動トランジスタである第2薄膜トランジスタ（TR2）を含む。

【0076】

第1薄膜トランジスタ（TR1）は、ゲートライン（GL）およびデータライン（DL）に連結しており、ゲートライン（GL）を介して供給されるスキャン信号（SS）によってターンオンまたはターンオフする。

【0077】

データライン（DL）は、画素駆動部（PDC）にデータ電圧（Vdata）を提供し、第1薄膜トランジスタ（TR1）は、データ電圧（Vdata）の印加を制御する。

【0078】

駆動電源ライン（PL）は、表示素子（DU）に駆動電圧（Vdd）を提供し、第2薄膜トランジスタ（TR2）は、駆動電圧（Vdd）を制御する。駆動電圧（Vdd）は、表示素子（DU）である有機発光ダイオード（OLED）を駆動するための画素駆動電圧である。

【0079】

ゲートドライバ３２０からゲートライン（GL）を介して印加されたスキャン信号（SS）によって、第1薄膜トランジスタ（TR1）がターンオンされるとき、データライン（DL）を介して供給されたデータ電圧（Vdata）が表示素子（DU）と連結した第2薄膜トランジスタ（TR2）のゲート電極に供給される。データ電圧（Vdata）は、第2薄膜トランジスタ（TR2）のゲート電極とソース電極の間に形成された第1キャパシタ（C1）に充電される。第1キャパシタ（C1）は、ストレージキャパシタ（Cst）である。

【0080】

データ電圧（Vdata）によって、第2薄膜トランジスタ（TR2）を介して表示素子（DU）である有機発光ダイオード（OLED）に供給される電流の量が制御され、これにより、表示素子（DU）から出力する光の階調が制御され得る。

【0081】

図3は、本発明の一実施例に係る表示装置１００の画素（P1、P2）の配置を説明する概略図である。

【0082】

図3を参照すると、本発明の一実施例に係る表示装置１００は、第1画素駆動部（PDC1）、第1画素駆動部（PDC1）上の電界遮断層２１０、電界遮断層２１０上の第2画素駆動部（PDC2）および第2画素駆動部（PDC2）上の第1表示素子（DU1）および第2表示素子（DU2）を含む。

【0083】

第1画素駆動部（PDC1）および第2画素駆動部（PDC2）は、それぞれ少なくとも一つ以上の薄膜トランジスタを含むことができる。

【0084】

本発明の一実施例によると、第1表示素子（DU1）は、第1画素駆動部（PDC1）と連結する。図3を参照すると、第1連結部（CT1）によって、第1表示素子（DU1）と第1画素駆動部（PDC1）が連結され得る。

【0085】

第1表示素子（DU1）および第1画素駆動部（PDC1）によって、第1画素（P1）が形成され得る。第1画素（P1）は、カラーフィルタをさらに含むことができる。第1画素（P1）は、図2に示した画素（P）と同じ構造を有することができる。第1画素（P1）は、図2の回路図で表示され得る。

【0086】

また、第1画素駆動部（PDC1）は、図2に示した画素駆動部（PDC）と同じ構造を有することができる。第1画素駆動部（PDC1）は、図2に示した画素駆動部（PDC）と同じ回路図として表示され得る。第1表示素子（DU1）は、例えば、有機発光ダイオード（OLED）であり得る。第1表示素子（DU1）は、有機発光層を含むことができる。

【0087】

本発明の一実施例によると、第2表示素子（DU2）は、第2画素駆動部（PDC2）と連結する。図3を参照すると、第2連結部（CT2）によって、第2表示素子（DU2）と第2画素駆動部（PDC2）が連結され得る。

【0088】

第2表示素子（DU2）および第2画素駆動部（PDC2）によって、第2画素（P2）が形成され得る。第2画素（P2）は、カラーフィルタをさらに含むことができる。第2画素（P2）は、図2に示した画素（P）と同じ構造を有することができる。第2画素（P2）は、図2の回路図で表示され得る。

【0089】

また、第2画素駆動部（PDC2）は、図2に示した画素駆動部（PDC）と同じ構造を有することができる。第2画素駆動部（PDC2）は、図2に示した画素駆動部（PDC）と同じ回路図として表示され得る。第2表示素子（DU2）は、例えば、有機発光ダイオード（OLED）であり得る。第2表示素子（DU2）は、有機発光層を含むことができる。

【0090】

本発明の一実施例によると、第1画素駆動部（PDC1）は、第2画素駆動部（PDC2）と重畳する。図3を参照すると、第1画素駆動部（PDC1）と第2画素駆動部（PDC2）は互いに異なる層に配置され、厚さ方向に沿って互いに重畳する。第1画素駆動部（PDC1）と第2画素駆動部（PDC2）が互いに重畳して配置されるので、平面基準で、2つの画素（P1、P2）が占める面積に第1画素駆動部（PDC1）と第2画素駆動部（PDC2）がそれぞれ配置され得る。その結果、第1画素駆動部（PDC1）および第2画素駆動部（PDC2）それぞれが占める面積が広くなり得る。

【0091】

一般的に、画素（P）の面積は、表示素子（DU）の面積として認識される。したがって、本発明の一実施例によると、第1表示素子（DU1）の面積を第1画素（P1）の面積とすることができ、第2表示素子（DU2）の面積を第2画素（P2）の面積とすることができる。本発明の一実施例によると、第1画素（P1）の面積と第2画素（P2）の面積を合計した面積に、第1画素駆動部（PDC1）と第2画素駆動部（PDC2）がそれぞれ配置され得るので、第1画素駆動部（PDC1）と第2画素駆動部（PDC2）それぞれの面積が広くなり得る。

【0092】

本発明の一実施例によって、第1画素駆動部（PDC1）および第2画素駆動部（PDC2）の面積が広くなる場合、第1画素駆動部（PDC1）および第2画素駆動部（PDC2）の設計が容易で、第1画素駆動部（PDC1）および第2画素駆動部（PDC2）に含まれる電極、配線、コンタクトホール、キャパシタ等を配置するための空間が広くなり得る。特に、第1画素駆動部（PDC1）および第2画素駆動部（PDC2）の第1キャパシタ（C1）の面積が広くなり得る。

【0093】

また、高解像度表示装置において、第1画素（P1）の面積および第2画素（P2）の面積が小さい場合であっても、第1画素駆動部（PDC1）および第2画素駆動部が設計可能な面積を有することができる。

【0094】

本発明の一実施例に係る構成とは異なり、複数の薄膜トランジスタが単純に上下に積層される場合、上下に積層された薄膜トランジスタと他の構成要素を連結するためのコンタクトホールが追加で必要になる。画素駆動部にコンタクトホールの数が増加する場合、コンタクトホールが占める面積が増加し、コンタクトホールによる面積の損失が発生する。その結果、他の構成要素、例えば、キャパシタまたはアクティブ層のチャンネル部が占めることができる面積が減少し得るという問題点がある。

【0095】

一方、本発明の一実施例によると、一つの画素駆動部で薄膜トランジスタが重畳するのではなく、複数の画素駆動部（PDC1、PDC2）が重畳する。その結果、積層した薄膜トランジスタと他の構成要素を連結するための追加コンタクトホールを必要としなくなり、コンタクトホールによる面積の損失を防止し得る。したがって、本発明の一実施例によると、相対的に広い面積に画素駆動部（PDC1、PDC2）が配置されるので、キャパシタまたはチャネル部の面積が容易に確保され得る。

【0096】

図3を参照すると、第1表示素子（DU1）は、第1画素駆動部（PDC1）および第2画素駆動部（PDC2）と重畳し、第2表示素子（DU2）も第1画素駆動部（PDC1）および第2画素駆動部（PDC2）と重畳する。このように配置された第1画素（P1）と第2画素（P2）は、一つの画素ユニット（display unit）を形成することができる。

【0097】

図3に示すように、第1画素駆動部（PDC1）と第2画素駆動部（PDC2）が重畳する場合、第1画素駆動部（PDC1）と第2画素駆動部（PDC2）に含まれた薄膜トランジスタが重畳することができる。薄膜トランジスタが重畳する場合、薄膜トランジスタが互いに影響を及ぼし、薄膜トランジスタの駆動が不安定になり得る。本発明の一実施例によると、第1画素駆動部（PDC1）に含まれた薄膜トランジスタと、第2画素駆動部（PDC2）に含まれた薄膜トランジスタが互いに電気的に影響を及ぼすことを防止するために、第1画素駆動部（PDC1）と第2画素駆動部（PDC2）の間に、電界遮断層２１０が配置される。

【0098】

電界遮断層２１０は、第1画素駆動部（PDC1）に含まれた薄膜トランジスタによって発生した電界が、第2画素駆動部（PDC2）に含まれた薄膜トランジスタに影響を及ぼさないようにする。また、電界遮断層２１０は、第2画素駆動部（PDC2）に含また薄膜トランジスタによって発生した電界が、第1画素駆動部（PDC1）に含まれた薄膜トランジスタに影響を及ぼさないようにする。

【0099】

第1画素駆動部（PDC1）に含まれた薄膜トランジスタと、第2画素駆動部（PDC2）に含まれた薄膜トランジスタが、電気的に互いに影響を及ぼすことを防止するために、電界遮断層２１０は、低い誘電定数および厚い厚さを有する。

【0100】

本発明の一実施例によると、第1画素駆動部（PDC1）と第2画素駆動部（PDC2）の間で、電界遮断層２１０は、1μｍ以上の厚さを有することができる。ここで、電界遮断層２１０の厚さは、第1画素駆動部（PDC1）の上部面と第2画素駆動部（PDC2）の下部面との間の距離で定義される。

【0101】

本発明の一実施例によると、第1画素駆動部（PDC1）と第2画素駆動部（PDC2）の間の全体の領域で、電界遮断層２１０は、1μｍ以上の厚さを有することができる。より詳細には、第1画素駆動部（PDC1）と第2画素駆動部（PDC2）の間の全体の領域で、電界遮断層２１０は、1.5μｍ以上の厚さを有することもあり、2.0μｍ以上の厚さを有することもできる。

【0102】

電界遮断層２１０の誘電定数が小さいほど、第1画素駆動部（PDC1）と第2画素駆動部（PDC2）の電気的な相互干渉が減少し得る。電界遮断層２１０の厚さは、電界遮断層２１０の誘電定数によって異なり得る。本発明の一実施例によると、電界遮断層２１０は、3.9以下の誘電定数を有することができる。より詳細には、電界遮断層２１０は、3.5以下の誘電定数を有することができ、3.0以下の誘電定数を有することもあり、2.5以下の誘電定数を有することもできる。

【0103】

本発明の一実施例によると、電界遮断層２１０は、シロキサン化合物を含むことができる。より詳細には、電界遮断層２１０は、シロキサン化合物によって作製することができる。シロキサン化合物として、低誘電率シロキサン化合物を使用することができる。

【0104】

本発明の一実施例によると、電界遮断層２１０の誘電定数が小さいほど、電界遮断層２１０の厚さが薄くなり得、電界遮断層２１０の誘電定数が大きいほど、電界遮断層２１０の厚さが厚くなり得る。電界遮断層２１０の厚さは、電界遮断層２１０の誘電常数と比例することができる。電界遮断層２１０の誘電定数をκとすると、電界遮断層の厚さ（t）は、次の関係式1を満足することができる。

【0105】

[関係式1]
tακ

【0106】

本発明の一実施例によると、第1画素駆動部（PDC1）と第2画素駆動部（PDC2）は、それぞれ2つ以上の薄膜トランジスタを含むことができる。また、本発明の一実施例によると、第1画素駆動部（PDC1）と第2画素駆動部（PDC2）は、それぞれ4つ以上の薄膜トランジスタを含むこともできる。

【0107】

以下、図4～図7を参照して、本発明の一実施例に係る表示装置１００をより詳細に説明する。

【0108】

図4は、本発明の一実施例に係る第1画素（P1）および第2画素（P2）の概略的な平面図である。図4は、図3と類似な積層構造を有することができる。図5は、第1画素駆動部（PDC1）の平面図であり、図6は、第2画素駆動部（PDC2）および表示素子（DU1、DU2）の平面図である。

【0109】

本発明の一実施例に係る表示装置１００において、第1画素（P1）および第2画素（P2）は、図4に示すような平面配置を有することができる。図5および図6の切断線I-I’は、図4の切断線I-I’を反映したものである。図4、図5および図6において、切断線I-I’は、同じ部位に対する切断線である。

【0110】

図5は、第1画素駆動部（PDC1）の平面図である。詳細には、図5は、図3および図4における電界遮断層２１０下部の平面図とすることができる。

【0111】

図6は、第2画素駆動部（PDC2）および表示素子（DU1、DU2）の平面図である。詳細には、図6は、図3および図4における電界遮断層２１０上部の平面図とすることができる。

【0112】

図7は、図4、図5および図6のI-I’に沿って切断した断面図であり、図8は、図7の一部分の拡大図である。

【0113】

図7を参照すると、第1薄膜トランジスタ（TR1）および第2薄膜トランジスタ（TR2）は、基板１１０上に配置される。

【0114】

第1画素駆動部（PDC1）は、第1薄膜トランジスタ（TR1_1）および第2薄膜トランジスタ（TR2_1）を含む。第1画素駆動部（PDC1）の第1薄膜トランジスタ（TR1_1）は、アクティブ層（A1_1）、ゲート電極（G1_1）は、ソース電極（S1_1）およびドレイン電極（D1_1）を含む。第1画素駆動部（PDC1）の第2薄膜トランジスタ（TR2_1）は、アクティブ層（A2_1）、ゲート電極（G2_1）、ソース電極（S2_1）およびドレイン電極（D2_1）を含む。

【0115】

第1画素駆動部（PDC1）は、図2に示した画素駆動部（PDC）と同じ回路図として表示され得る。また、第2画素駆動部（PDC2）も、図2に示した画素駆動部（PDC）と同じ回路図として表示され得る。

【0116】

基板１１０は、ガラスまたはプラスチックからなり得る。基板１１０には、フレキシブル特性を有するプラスチック、例えば、ポリイミド（PI）を使用し得る。

【0117】

基板１１０上に、遮光層１２０が配置される。遮光層１２０は、外部から入射する光を遮断して、アクティブ層（A1_1、A2_1）を保護することができる。遮光層１２０は、省略し得る。

【0118】

遮光層１２０および基板１１０上にバッファ層１２５が配置される。バッファ層１２５は、絶縁性物質からなり、外部から流入する水分や酸素などからアクティブ層（A1_1、A2_1）を保護する。バッファ層１２５は、省略することもできる。

【0119】

バッファ層１２５上に第1薄膜トランジスタ（TR1_1）のアクティブ層（A1_1）および第2薄膜トランジスタ（TR2_1）のアクティブ層（A2_1）が配置される。

【0120】

アクティブ層（A1_1、A2_1）は、酸化物半導体物質を含むことができる。本発明の一実施例によると、アクティブ層（A1_1、A2_1）は、酸化物半導体物質からなる酸化物半導体層であり得る。

【0121】

本発明の一実施例によると、アクティブ層（A1_1、A2_1）は、基板１１０上に配置される。アクティブ層（A1_1、A2_1）は、ZO（ZnO）系、IZO系（InZnO）系、IGZO（InGaZnO）系、TO（SnO）系、IGO（InGaO）系、ITO（InSnO）系、IGZTO（InGaZnSnO）系、 GZTO（GaZnSnO）系、GZO（GaZnO）系、GO（GaO）系、IO（InO）系、FIZO（FeInZnO）系およびITZO（InSnZnO）系酸化物半導体物質のうち少なくとも一つを含むことができる。アクティブ層（A1_1、A2_1）は、単一膜構造を有することもあり、2つ以上の酸化物半導体物質層を含む多層膜構造を有することもできる。

【0122】

本発明の一実施例によると、アクティブ層（A1_1、A2_1）は、チャンネル部およびチャネル部の両側に配置された導体化部を含むことができる。本発明の一実施例によると、ゲート電極（G1_1、G2_1）をマスクとする選択的導体化によって、アクティブ層（A1_1、A2_1）が選択的に導体化され得る。アクティブ層（A1_1、A2_1）のうち、ゲート電極（G1_1、G2_1）と重畳する領域は、導体化されないチャンネル部になり、ゲート電極（G1_1、G2_1）と重畳しない領域は、導体化されて導体化部になり得る。

【0123】

本発明の一実施例によると、導体化部の中のいずれか一つは、ソース領域となり、他の一つはドレイン領域になり得る。ソース領域は、ソース電極（S1_1、S2_1）と連結するソース連結部の役割をする。ドレイン領域は、ドレイン電極（D1_1、D2_1）と連結するドレイン連結部の役割をする。

【0124】

アクティブ層（A1_1、A2_1）上に、ゲート絶縁膜１４５が配置される。ゲート絶縁膜１４５は、絶縁性を有し、アクティブ層（A1_1、A2_1）とゲート電極（G1_1、G2_1）を離隔させる。図7にパターニングされたゲート絶縁膜１４５が示されている。しかし、本発明の一実施例がこれに限定されるものではなく、ゲート絶縁膜１４５は、パターニングされないこともある。

【0125】

ゲート絶縁膜１４５上に、第1薄膜トランジスタ（TR1_1）のゲート電極（G1_1）および第2薄膜トランジスタ（TR2_1）のゲート電極（G2_1）が配置される。

【0126】

第1薄膜トランジスタ（TR1_1）のゲート電極（G1_1）は、第1薄膜トランジスタ（TR1_1）のアクティブ層（A1_1）と離隔し、第1薄膜トランジスタ（TR1_1）のアクティブ層（A1_1）と少なくとも一部が重畳する。第2薄膜トランジスタ（TR2_1）のゲート電極（G2_1）は、第2薄膜トランジスタ（TR2_1）のアクティブ層（A2_1）と離隔し、第2薄膜トランジスタ（TR2_1）のアクティブ層（A2_1）と、少なくとも一部が重畳する。

【0127】

図7を参照すると、ゲート電極（G1_1、G2_1）と同一層に第1キャパシタ（C1_1）の第1キャパシタ電極（CE11）が配置される。ゲート電極（G1_1、G2_1）と第1キャパシタ電極（CE11）は、同じ材料を用いる同一工程により一緒に作製することができる。

【0128】

ゲート電極（G1_1、G2_1）および第1キャパシタ電極（CE11）上に、層間絶縁膜１７０が配置される。

【0129】

層間絶縁膜１７０上にソース電極（S1_1、S2_1）およびドレイン電極（D1_1、D2_1）が配置される。本発明の一実施例によると、ソース電極（S1_1、S2_1）とドレイン電極（D1_1、D2_1）は、説明の便宜上、区別しただけものであり、ソース電極（S1_1、S2_1）とドレイン電極（D1_1、D2_1）は、互いに替えることができる。したがって、ソース電極（S1_1、S2_1）は、ドレイン電極（D1_1、D2_1）になり得、ドレイン電極（D1_1、D2_1）は、ソース電極（S1_1、S2_1）になることもある。

【0130】

また、層間絶縁膜１７０上にデータライン（DL_1）と駆動電源ライン（PL_1）が配置される。第1薄膜トランジスタ（TR1_1）のソース電極（S1_1）は、データライン（DL_1）と一体に形成され得る。第2薄膜トランジスタ（TR2_1）のドレイン電極（D2_1）は、駆動電源ライン（PL_1）と一体に形成され得る。

【0131】

本発明の一実施例によると、第1薄膜トランジスタ（TR1_1）のソース電極（S1_1）とドレイン電極（D1_1）は、互いに離隔し、それぞれ第1薄膜トランジスタ（TR1_1）のアクティブ層（A1_1）と連結する。第2薄膜トランジスタ（TR2_1）のソース電極（S2_1）とドレイン電極（D2_1）は、互いに離隔し、それぞれ第2薄膜トランジスタ（TR2_1）のアクティブ層（A2_1）と連結する。

【0132】

詳細には、第1薄膜トランジスタ（TR1_1）のソース電極（S1_1）は、第1コンタクトホール（H1_1）を介して、アクティブ層（A1_1）のソース領域と接触する。

【0133】

第1薄膜トランジスタ（TR1_1）のドレイン電極（D1_1）は、第2コンタクトホール（H2_1）を介して、アクティブ層（A1_1）のドレイン領域と接触し、第3コンタクトホール（H3_1）を介して第1キャパシタ（C1_1）の第1キャパシタ電極（CE11）と連結する。

【0134】

第2薄膜トランジスタ（TR2_1）のソース電極（S2_1）は、第4コンタクトホール（H4_1）を介して、アクティブ層（A2_1）のソース領域と接触する。

【0135】

また、第2薄膜トランジスタ（TR2_1）のソース電極（S2_1）は、層間絶縁膜１７０上に延長され、その一部が第1キャパシタ（C1_1）の第2キャパシタ電極（CE21）の役割をする。第1キャパシタ電極（CE11）と第2キャパシタ電極（CE21）が重畳して第1キャパシタ（C1_1）が形成される。

【0136】

図5および図7を参照すると、第1キャパシタ（C1_1）の第2キャパシタ電極（CE21）が第1キャパシタ（C1_1）の領域外に延長され、第1ブリッジ（BR1）が形成される。

【0137】

第2薄膜トランジスタ（TR2_1）のドレイン電極（D2_1）は、第5コンタクトホール（H5_1）を介して、アクティブ層（A2_1）のドレイン領域と接触する。

【0138】

第1薄膜トランジスタ（TR1_1）は、アクティブ層（A1_1）、ゲート電極（G1_1）、ソース電極（S1_1）およびドレイン電極（D1_1）を含み、第1画素駆動部（PDC1）に印加されるデータ電圧（Vdata）を制御するスイッチングトランジスタの役割をする。

【0139】

第2薄膜トランジスタ（TR2_1）は、アクティブ層（A2_1）、ゲート電極（G2_1）、ソース電極（S2_1）およびドレイン電極（D2_1）を含み、第1表示素子（DU1）に印加される駆動電圧（Vdd）を制御する駆動トランジスタの役割をする。図5を参照すると、第2薄膜トランジスタ（TR2_1）は、第1ブリッジ（BR1）を介して第1表示素子（DU1）と連結する。

【0140】

ソース電極（S1_1、S2_1）、ドレイン電極（D1_1、D2_1）、データライン（DL_1）、駆動電源ライン（PL_1）および第1ブリッジ（BR1）上に、電界遮断層２１０が配置される。

【0141】

電界遮断層２１０は、第1画素駆動部（PDC1）に含まれた薄膜トランジスタ（TR1_1、TR2_1）と第2画素駆動部（PDC2）に含まれた薄膜トランジスタ（TR1_2、TR2_2）が、電気的に相互に影響を及ぼすことを防止する役割をする。第1画素駆動部（PDC1）に含まれた薄膜トランジスタ（TR1_1、TR2_1）と第2画素駆動部（PDC2）に含まれた薄膜トランジスタ（TR1_2、TR2_2）が、電気的に互いに影響を及ぼすことを防止するために、電界遮断層２１０は、低い誘電定数および厚い厚さを有する。

【0142】

本発明の一実施例によると、電界遮断層２１０は、3.9以下の誘電定数を有することができる。より詳細には、電界遮断層２１０は、3.5以下の誘電定数を有することができ、3.0以下の誘電定数を有することもでき、2.5以下の誘電定数を有することもできる。

【0143】

本発明の一実施例によると、電界遮断層２１０は、シロキサン化合物を含むことができる。より詳細には、電界遮断層２１０は、シロキサン化合物によって作製することができる。シロキサン化合物として、低誘電率のシロキサン化合物が使用され得る。

【0144】

本発明の一実施例によると、電界遮断層２１０の厚さ（t）は、第1画素駆動部（PDC1）の上部面と第2画素駆動部（PDC2）の下部面との間の距離で定義される。図8を参照すると、第1画素駆動部（PDC1）の第1薄膜トランジスタ（TR1_1）の上部面と第2画素駆動部（PDC2）の第1薄膜トランジスタ（TR1_2）の下部面との間の距離（t1）が、電界遮断層２１０の厚さ（t）として定義され得る。

【0145】

電界遮断層２１０の厚さ（t）は、すでに説明したように、電界遮断層２１０の誘電常数（κ）と比例することができる。絶縁層として広く使用されるシリコン酸化物（SiO2）の誘電定数が3.9程度であることを考慮すると、電界遮断層２１０の厚さ（t）は、3.9に対する電界遮断層２１０の誘電常数（κ）の比率で表現され得る[κ/ 3.9]。

【0146】

図8を参照すると、第1画素駆動部（PDC1）の第1薄膜薄膜トランジスタ（TR1_1）をターンオン（Turn-0n）させるために、ゲート電極（G1_1）に印加される電圧（VGH）によって第2画素駆動部（PDC2）の第1薄膜トランジスタ（TR1_2）が影響を受ける。ここで、第1画素駆動部（PDC1）の第1薄膜薄膜トランジスタ（TR1_1）をターンオン（Turn-0n）させるために、ゲート電極（G1_1）に印加される電圧を、第1画素駆動部（PDC1）の第1薄膜薄膜トランジスタ（TR1_1）に印加されるターンオン（Turn-0n）電圧（V_GH）とする。第1画素駆動部（PDC1）の第1薄膜薄膜トランジスタ（TR1_1）に印加されるターンオン電圧（V_GH）が大きくなるほど、第2画素駆動部（PDC2）の第1薄膜トランジスタ（TR1_2）が受ける影響も大きくなる。また、第2画素駆動部（PDC2）の第1薄膜トランジスタ（TR1_2）自体のしきい値電圧（V_TH）が大きいほど、第2画素駆動部（PDC2）の第1薄膜トランジスタ（TR1_2）が外部電界によって影響を受ける程度が小さくなり得る。

【0147】

また、第2画素駆動部（PDC2）の第1薄膜トランジスタ（TR1_2）のチャンネルの役割をするアクティブ層（A1_2）は、ゲート電極（G1_2）によって直接的な影響を受け、ゲート電極（G1_2）とアクティブ層（A1_2）の間の距離は、ゲート絶縁膜２４５の厚さ（t_GI）と同じである。したがって、電界遮断層２１０の厚さ（t）は、第2画素駆動部（PDC2）の第1薄膜トランジスタ（TR1_2）に含まれたゲート絶縁膜の厚さ（t_GI）を媒介として表現し得る。

【0148】

このような事項を考慮して、第1画素駆動部（PDC1）の第1薄膜トランジスタ（TR1_1）の上部面と第2画素駆動部（PDC2）の第1薄膜トランジスタ（TR1_2）の下部面との間の距離（t1）は、次の式1を満足することができる。

【0149】

[式1]
t1=t≧（V_GH/V_TH）x（κ/3.9）x（t_GI）

【0150】

式中、κは電界遮断層２１０の誘電定数であり、V_GHは第1画素駆動部（PDC1）の第1薄膜薄膜トランジスタ（TR1_1）に印加されるターンオン電圧であり、V_THは第2画素駆動部（PDC2）の第1薄膜トランジスタ（TR1_2）のしきい値電圧であり、t_GIは第2画素駆動部（PDC2）の第1薄膜トランジスタ（TR1_2）のゲート電極（G1_2）とアクティブ層（A1_2）の間の距離である。

【0151】

本発明の一実施例によると、電界遮断層２１０の厚さ（t1）は、1μｍ以上であり得る。

【0152】

電界遮断層２１０はまた、第1薄膜トランジスタ（TR1_1）および第2薄膜トランジスタ（TR2_1）の上部を平坦化し、第1薄膜トランジスタ（TR1_1）および第2薄膜トランジスタ（TR2_1）を保護する。

【0153】

電界遮断層２１０上に、第2画素駆動部（PDC2）のバッファ層２２５が配置される。バッファ層２２５は、絶縁性物質からなり、外部から流入する水分や酸素などからアクティブ層（A1_2、A2_2）を保護する。バッファ層２２５は、省略することもできる。

【0154】

バッファ層２２５上に第2画素駆動部（PDC2）の第1薄膜トランジスタ（TR1_2）および第2薄膜トランジスタ（TR2_2）が配置される。詳細には、バッファ層２２５上に第1薄膜トランジスタ（TR1_2）のアクティブ層（A1_2）および第2薄膜トランジスタ（TR2_2）のアクティブ層（A2_2）が配置される。

【0155】

アクティブ層（A1_2、A2_2）は、酸化物半導体物質を含むことができる。本発明の一実施例によると、アクティブ層（A1_2、A2_2）は、酸化物半導体物質からなる酸化物半導体層であり得る。

【0156】

アクティブ層（A1_2、A2_2）上に、ゲート絶縁膜２４５が配置される。ゲート絶縁膜２４５は、絶縁性を有し、アクティブ層（A1_2、A2_2）とゲート電極（G1_2、G2_2）を離隔させる。図7にパターニングされたゲート絶縁膜２４５が示されている。しかし、本発明の一実施例がこれに限定されるものではなく、ゲート絶縁膜２４５は、パターニングされないこともある。

【0157】

ゲート絶縁膜２４５上に、第1薄膜トランジスタ（TR1_2）のゲート電極（G1_2）および第2薄膜トランジスタ（TR2_2）のゲート電極（G2_2）が配置される。

【0158】

第1薄膜トランジスタ（TR1_2）のゲート電極（G1_2）は、第1薄膜トランジスタ（TR1_2）のアクティブ層（A1_2）と離隔し、第1薄膜トランジスタ（TR1_2）のアクティブ層（A1_2）と、少なくとも一部が重畳する。第2薄膜トランジスタ（TR2_2）のゲート電極（G2_2）は、第2薄膜トランジスタ（TR2_2）のアクティブ層（A2_2）と離隔し、第2薄膜トランジスタ（TR2_2）のアクティブ層（A2_2）と、少なくとも一部と重畳する。

【0159】

図7を参照すると、ゲート電極（G1_2、G2_2）と同一層に第1キャパシタ（C1_2）の第1キャパシタ電極（CE12）が、配置される。ゲート電極（G1_2、G2_2）と第1キャパシタ電極（CE12）は、同じ材料を用いる同一工程により一緒に作製することができる。

【0160】

ゲート電極（G1_2、G2_2）および第1キャパシタ電極（CE12）上に層間絶縁膜２７０が配置される。

【0161】

層間絶縁膜２７０上にソース電極（S1_2、S2_2）およびドレイン電極（D1_2、D2_2）が配置される。本発明の一実施例によると、ソース電極（S1_2、S2_2）とドレイン電極（D1_2、D2_2）は、説明の便宜上、区別しただけのものであり、ソース電極（S1_2、S2_2）とドレイン電極（D1_2、D2_2）は、互いに替えることができる。したがって、ソース電極（S1_2、S2_2）は、ドレイン電極（D1_2、D2_2）になり得、ドレイン電極（D1_2、D2_2）は、ソース電極（S1_2、S2_2）になり得る。

【0162】

また、層間絶縁膜２７０上にデータライン（DL_2）と駆動電源ライン（PL_2）が、配置される。第1薄膜トランジスタ（TR1_2）のソース電極（S1_2）は、データライン（DL_2）と一体に形成され得る。第2薄膜トランジスタ（TR2_2）のドレイン電極（D2_2）は、駆動電源ライン（PL_2）と一体に形成され得る。

【0163】

本発明の一実施例によると、第1薄膜トランジスタ（TR1_2）のソース電極（S1_2）とドレイン電極（D1_2）は、互いに離隔し、それぞれ第1薄膜トランジスタ（TR1_2）のアクティブ層（A1_2）と連結する。第2薄膜トランジスタ（TR2_2）のソース電極（S2_2）とドレイン電極（D2_2）は、互いに離隔し、それぞれ第2薄膜トランジスタ（TR2_2）のアクティブ層（A2_2）と連結する。

【0164】

詳細には、第1薄膜トランジスタ（TR1_2）のソース電極（S1_2）は、第1コンタクトホール（H1_2）を介して、アクティブ層（A1_2）のソース領域と接触する。

【0165】

第1薄膜トランジスタ（TR1_2）のドレイン電極（D1_2）は、第2コンタクトホール（H2_2）を介して、アクティブ層（A1_2）のドレイン領域と接触し、第3コンタクトホール（H3_2）を介して、第1キャパシタ（C1_2）の第1キャパシタ電極（CE12）と連結する。

【0166】

第2薄膜トランジスタ（TR2_2）のソース電極（S2_2）は、第4コンタクトホール（H4_2）を介して、アクティブ層（A2_2）のソース領域と接触する。

【0167】

また、第2薄膜トランジスタ（TR2_2）のソース電極（S2_2）は、層間絶縁膜２７０上に延長され、その一部が第1キャパシタ（C1_2）の第2キャパシタ電極（CE22）の役割をする。第1キャパシタ電極（CE12）と第2キャパシタ電極（CE22）が重畳して、第1キャパシタ（C1_2）が形成される。

【0168】

第2薄膜トランジスタ（TR2_2）のドレイン電極（D2_2）は、第5コンタクトホール（H5_2）を介して、アクティブ層（A2_2）のドレイン領域と接触する。

【0169】

第1薄膜トランジスタ（TR1_2）は、アクティブ層（A1_2）、ゲート電極（G1_2）、ソース電極（S1_2）およびドレイン電極（D1_2）を含み、第2画素駆動部（PDC2）に印加されるデータ電圧（Vdata）を制御するスイッチングトランジスタの役割をする。

【0170】

第2薄膜トランジスタ（TR2_2）は、アクティブ層（A2_2）、ゲート電極（G2_2）、ソース電極（S2_2）およびドレイン電極（D2_2）を含み、第2表示素子（DU2）に印加される駆動電圧（Vdd）を制御する駆動トランジスタの役割をする。

【0171】

図5および図7を参照すると、層間絶縁膜２７０上に第2ブリッジ（BR2）が形成される。図7を参照すると、第2ブリッジ（BR2）は、第1連結部（CT1）の第1部分（CT11）を介して第1ブリッジ（BR1）と連結する。

【0172】

第2画素駆動部（PDC2）のソース電極（S1_2、S2_2）、ドレイン電極（D1_2、D2_2）、データライン（DL_2）および駆動電源ライン（PL_2）と第2ブリッジ（BR2）上に保護層２７５が配置される。保護層２７５は、第1薄膜トランジスタ（TR1_2）および第2薄膜トランジスタ（TR2_2）の上部を平坦化し、第1薄膜トランジスタ（TR1_2）および第2薄膜トランジスタ（TR2_2）を保護する。

【0173】

本発明の一実施例によると、第1画素駆動部（PDC1）のいずれか一つの薄膜トランジスタ（TR1_1、TR2_1）と第2画素駆動部（PDC2）のいずれか一つの薄膜トランジスタ（TR1_2、TR2_2）は、互いに重畳することができる。図7を参照すると、第1画素駆動部（PDC1）の第1薄膜トランジスタ（TR1_1）は、第2画素駆動部（PDC2）の第1薄膜トランジスタ（TR1_2）と重畳する。また、第1画素駆動部（PDC1）の第2薄膜トランジスタ（TR2_1）は、第2画素駆動部（PDC2）の第2薄膜トランジスタ（TR2_2）と重畳する。

【0174】

互いに重畳する薄膜トランジスタが相互に電気的影響を及ぼすことを防止するために、本発明の一実施例によると、薄膜トランジスタ間が、所定の間隔以上に離隔して配置される。特に、重畳するいずれか一つの薄膜トランジスタのゲート電極と他の薄膜トランジスタのアクティブ層が、所定の間隔以上の間隔で離隔される。

【0175】

本発明の一実施例によると、第1画素駆動部（PDC1）の薄膜トランジスタ（TR1_1、TR2_1）のゲート電極（G1_1、G2_1）と第2画素駆動部（PDC2）の薄膜トランジスタ（TR1_2、TR2_2）のアクティブ層（A1_2、A2_2）との間の離隔距離は、1μｍ以上であり得る。

【0176】

より詳細には、図7および図8を参照すると、第1画素駆動部（PDC1）の第1薄膜トランジスタ（TR1_1）のゲート電極（G1_1）と第2画素駆動部（PDC2）の第1薄膜トランジスタ（TR1_2）のアクティブ層（A1_2）との間の離隔距離（t2）は1μｍ以上である。また、第1画素駆動部（PDC1）の第2薄膜トランジスタ（TR2_1）のゲート電極（G2_1）と第2画素駆動部（PDC2）の第2薄膜トランジスタ（TR2_2）のアクティブ層（A2_2）との間の離隔距離は、1μｍ以上である。

【0177】

本発明の一実施例に係る電界遮断層２１０が適用され、互いに重畳する薄膜トランジスタ（TR1_1、TR1_2）のいずれか一つの薄膜トランジスタのゲート電極（G1_1、G1_2）と他の薄膜トランジスタのアクティブ層（A1_2、A1_1）との間の距離が1μｍ以上の場合、いずれか一つの薄膜トランジスタのゲート電極（G1_1、G1_2）が、他の薄膜トランジスタのアクティブ層（A1_2、A1_1）に影響を及ぼすことが防止され得る。その結果、それぞれの薄膜トランジスタが安定的に駆動し得る。

【0178】

保護層２７５上に第1表示素子（DU1）の第1電極７１１および第2表示素子（DU2）の第1電極７１２が配置される。

【0179】

第1表示素子（DU1）の第1電極７１１は、第1連結部（CT1）の第2部分（CT12）を介して、第2ブリッジ（BR2）と連結する。その結果、第1表示素子（DU1）が第2ブリッジ（BR2）および第1ブリッジ（BR1）を介して、第1画素駆動部（PDC1）の第2薄膜トランジスタ（TR2_1）と連結し得る。

【0180】

第1連結部（CT1）の第2部分（CT12）は、保護層２７５に形成されたコンタクトホールに形成され得る。第1連結部（CT1）の第1部分（CT11）は、層間絶縁膜２７０、バッファ層２２５および電界遮断層２１０を貫通するコンタクトホールに配置され得る。第1連結部（CT1）の第1部分（CT11）は、第2画素駆動部（PDC2）に形成されたコンタクトホールに配置されるとすることができる。

【0181】

本発明の一実施例によると、第1連結部（CT1）は、第1部分（CT11）および第2部分（CT12）を含む。したがって、本発明の一実施例によると、第1表示素子（DU1）は、第1連結部（CT1）によって第1画素駆動部（PDC1）と連結する。

【0182】

第2表示素子（DU2）の第1電極７１２は、第2連結部（CT2）を介して、第2画素駆動部（PDC2）の第2薄膜トランジスタ（TR2_2）のソース電極（S2_2）と連結する。したがって、本発明の一実施例によると、第2表示素子（DU2）は、第2連結部（CT2）を介して第2画素駆動部（PDC2）と連結するとすることができる。第2連結部（CT2）は、保護層２７５に形成されたコンタクトホールに配置され得る。

【0183】

第1表示素子（DU1）の第1電極７１１の周囲および第2表示素子（DU2）の第1電極７１２に、バンク層７５０が配置される。バンク層７５０は、表示素子（DU1、DU2）の発光領域を定義する。本発明の一実施例によると、バンク層７５０から露出した領域を発光領域とすることができる。本発明の一実施例によると、第1表示素子（DU1）の第1電極７１１および第2表示素子（DU2）の第1電極７１２のうちバンク層７５０によってカバーされず、バンク層７５０から露出した領域で光が放出される。したがって、本発明の一実施例によると、第1表示素子（DU1）の第1電極７１１および第2表示素子（DU2）の第1電極７１２のうち、バンク層７５０から露出した領域を第1表示素子（DU1）および第2表示素子（DU2）の発光領域とすることができる。

【0184】

図7にバンク層７５０が例示的に示されているが、バンク層７５０の位置は、図7に限定されない。本発明の一実施例によると、バンク層７５０は、第1連結部（CT1）および第2連結部（CT2）のうちの少なくとも一つと重畳して配置され得る。

【0185】

本発明の一実施例によると、第1連結部（CT1）および第2連結部（CT2）は、コンタクトホールに形成されるが、コンタクトホールが形成された部分は、平坦でないことがある。したがって、発光領域では、第1表示素子（DU1）の第1電極７１１および第2表示素子（DU2）の第1電極７１２が平坦になるようにして、第1有機発光層７２１および第2有機発光層７２２が平坦になるようにするため、発光領域ではなく、バンク層７５０と重畳する領域に、第1連結部（CT1）および第2連結部（CT2）が配置されるようにすることができる。

【0186】

例えば、図3に示すように、第1連結部（CT1）および第2連結部（CT2）のうちの少なくとも一つは、バンク層７５０の下部に配置され得る。より詳細には、第1連結部（CT1）の少なくとも一部は、バンク層７５０と重畳することができる。特に、第1連結部（CT1）の第1部分（CT11）は、バンク層７５０と重畳することができる。本発明の一実施例によると、第1連結部（CT1）の全体がバンク層７５０と重畳することもでき、第1連結部（CT1）および第2連結部（CT2）に両方がバンク層７５０と重畳することができる。

【0187】

本発明の一実施例によると、第1連結部（CT1）は、第1表示素子（DU1）を第1画素駆動部（PDC1）と連結する。第1画素駆動部（PDC1）は、第2画素駆動部（PDC2）より基板１１０の近くに配置されているので、第2画素駆動部（PDC2）より下に配置されているとすることができる。したがって、第1連結部（CT1）が位置するコンタクトホールの深さが、相対的に深い。コンタクトホールの深さが深い場合、コンタクトホールの周囲に平坦ではない不均一面が生じる可能性が大きい。したがって、本発明の一実施例によると、特に、第1連結部（CT1）がバンク層７５０の下部に配置されるようにして、第1連結部（CT1）による不均一な面がバンク層７５０によって覆われるようにする。

【0188】

本発明の一実施によると、第1連結部（CT1）は、第1部分（CT11）および第2部分（CT12）を含む。この中で、電界遮断層２１０を貫通して形成される第1部分（CT11）が深いとすることができる。したがって、本発明の一実施例によると、電界遮断層２１０を貫通する第1連結部（CT1）の第1部分（CT11）は、バンク層７５０と重畳することができる。

【0189】

第1表示素子（DU1）の第1電極７１１上に第1有機発光層７２１が配置される。第2表示素子（DU2）の第1電極７１２上に第2有機発光層７２２が配置される。第1表示素子（DU1）は、第1有機発光層７２１を含み、第2表示素子（DU2）は、第2有機発光層７２２を含む。

【0190】

第1有機発光層７２１および第2有機発光層７２２上に第2電極７３１、７３２が配置される。詳細には、第1表示素子（DU1）の第1有機発光層７２１上に第2電極７３１が配置され、第2表示素子（DU2）の第2有機発光層７２２上に第2電極７３２が配置される。第1表示素子（DU1）の第2電極７３１と第2表示素子（DU2）の第2電極７３２は、一体に形成され得る。第2電極７３１、７３２は、表示装置１００全体にわたって一体に形成され得る。

【0191】

図7に示した表示素子（DU1、DU2）は、有機発光ダイオード（OLED）である。したがって、本発明の一実施例に係る表示装置１００は、有機発光表示装置である。

【0192】

図に示していないが、表示素子（DU1、DU2）で発光した光が通過する経路に、カラーフィルターが配置され得る。カラーフィルタは、例えば、赤色、緑色、青色のいずれか一つの色相を有することができる。

【0193】

本発明の一実施例によると、第1表示素子（DU1）の第1電極７１１および第2表示素子（DU2）の第1電極７１２は、それぞれ反射層（未図示）を有することができる。例えば、第1表示素子（DU1）の第1電極７１１および第2表示素子（DU2）の第1電極７１２は、それぞれ透明導電性酸化物（transparent conductive oxide、TCO）からなる層と反射性金属からなる層が、交互に積層した構造を有することができる。より詳細には、第1表示素子（DU1）の第1電極７１１および第2表示素子（DU2）の第1電極７１２は、ITO（InSnO）層、反射金属層、ITO（InSnO）が交互に積層した構造を有することができる。

【0194】

また、第1表示素子（DU1）の第2電極７３１および第2表示素子（DU2）の第2電極７３２は、それぞれ半透過導電膜（transflective conductive layer）からなり得る。その結果、第1有機発光層７２１および第2有機発光層７２２で発生した光が、それぞれ第2電極７３１、７３２を介して外部に放出され得る。

【0195】

このように、表示素子（DU1、DU2）で発生した光が、第2電極７３１、７３２を介して外部に放出する構造を有する表示装置１００を上部発光型（top emission）表示装置とも言う。本発明の一実施例に係る表示装置１００は、上部発光型（top emission）表示装置であり、表示素子（DU1、DU2）で発生した光は、基板１１０の反対方向に放出される。または、本発明の一実施例に係る表示装置１００は、上部発光型（top emission）表示装置であり、表示素子（DU1、DU2）で発生した光は、画素駆動部（PDC1、PDC2）の反対方向に放出され得る。

【0196】

図9は、本発明の他の一実施例に係る表示装置２００の画素（P）の回路図である。以下、重複を避けるために、既に説明した構成要素の説明は省略する。

【0197】

図9は、有機発光表示装置の画素（P）の等価回路図である。

【0198】

図9に示した表示装置２００の画素（P）は、表示素子（DU）の有機発光ダイオード（OLED）および表示素子（DU）を駆動する画素駆動部（PDC）を含む。表示素子（DU）は、画素駆動部（PDC）と連結する。図9に示した画素（P）は、図3に示した第1画素（P1）又は第2画素（P2）になり得る。

【0199】

図9を参照すると、画素（P）には、画素駆動部（PDC）に信号を供給する信号ライン（DL、GL、PL、RL、SCL）が配置されている。

【0200】

データライン（DL）にデータ電圧（Vdata）が供給され、ゲートライン（GL）にスキャン信号（SS）が供給され、駆動電源ライン（PL）に画素を駆動する駆動電圧（Vdd）が供給され、リファレンスライン（RL）には、リファレンス電圧（Vref）が供給され、センシング制御ライン（SCL）にセンシング制御信号（SCS）が供給される。

【0201】

図9を参照すると、n番目の画素（P）のゲートラインを「GL_n」とするとき、隣接したn-1番目の画素（P）のゲートラインは「GL_n-1」であり、n-1番目の画素（P）のゲートライン 「GL_n-1」は、n番目の画素（P）のセンシング制御ライン（SCL）の役割をする。

【0202】

画素駆動部（PDC）は、例えば、ゲートライン（GL）およびデータライン（DL）と連結した第1薄膜トランジスタ（TR1）（スイッチングトランジスタ）、第1薄膜トランジスタ（TR1）を介して伝送されたデータ電圧（Vdata）によって、表示素子（DU）に出力される電流の大きさを制御する第2薄膜トランジスタ（TR2）（駆動トランジスタ）、第2薄膜トランジスタ（TR2）の特性を検出するための第3薄膜トランジスタ（TR3） （リファレンストランジスタ）を含む。

【0203】

第2薄膜トランジスタ（TR2）のゲート電極と表示素子（DU）の間に第1キャパシタ（C1）が位置する。第1キャパシタ（C1）を、ストレージキャパシタ（Cst）とも言う。

【0204】

第1薄膜トランジスタ（TR1）は、ゲートライン（GL）に供給されるスキャン信号（SS）によってターンオンされ、データライン（DL）に供給されるデータ電圧（Vdata）を第2薄膜トランジスタ（TR2）のゲート電極に伝送する。

【0205】

第3薄膜トランジスタ（TR3）は、第2薄膜トランジスタ（TR2）と表示素子（DU）の間の第1ノード（n1）およびリファレンスライン（RL）に連結し、センシング制御信号（SCS）によってターンオンまたはターンオフされ、センシング期間に駆動トランジスタである第2薄膜トランジスタ（TR2）の特性を検出する。

【0206】

第2薄膜トランジスタ（TR2）のゲート電極と連結した第2ノード（n2）は、第1薄膜トランジスタ（TR1）と連結する。第2ノード（n2）と第1ノード（n1）の間に第1キャパシタ（C1）が形成される。

【0207】

第1薄膜トランジスタ（TR1）がターンオンされるときに、データライン（DL）を介して供給されたデータ電圧（Vdata）が、第2薄膜トランジスタ（TR2）のゲート電極に供給される。データ電圧（Vdata）は、第2薄膜トランジスタ（TR2）のゲート電極とソース電極の間に形成された第1キャパシタ（C1）に充電される。

【0208】

第2薄膜トランジスタ（TR2）がターンオンされると、画素を駆動する駆動電圧（Vdd）により、電流が第2薄膜トランジスタ（TR2）を介して表示素子（DU）に供給され、表示素子（DU）から光が出力される。

【0209】

図10は、本発明の他の一実施例に係る表示装置３００の画素の回路図である。

【0210】

図10に示した表示装置３００の画素（P）は、表示素子（DU）である有機発光ダイオード（OLED）および表示素子（DU）を駆動する画素駆動部（PDC）を含む。表示素子（DU）は、画素駆動部（PDC）に連結する。図10に示した画素（P）は、図3に示した第1画素（P1）又は第2画素（P2）になり得る。

【0211】

画素駆動部（PDC）は、薄膜トランジスタ（TR1、TR2、TR3、TR4）を含む。

【0212】

図10に示した画素（P）には、画素駆動部（PDC）に駆動信号を供給する信号ライン（DL、EL、GL、PL、SCL、RL）が配置されている。

【0213】

図10の画素（P）は、図9の画素（P）と比較して、発光制御ライン（EL）をさらに含む。発光制御ライン（EL）で発光制御信号（EM）が供給される。

【0214】

また、図10の画素駆動部（PDC）は、図9の画素駆動部（PDC）と比較して、第2薄膜トランジスタ（TR2）の発光時点を制御するための発光制御トランジスタである第4薄膜トランジスタ（TR4）をさらに含む。

【0215】

図10を参照すると、n番目の画素（P）のゲートラインを「GL_n」とするとき、隣り合ったn-1番目の画素（P）のゲートラインは「GL_n-1」であり、n-1番目の画素（P）のゲートライン「GL_n-1」は、n番目の画素（P）のセンシング制御ライン（SCL）の役割をする。

【0216】

第2薄膜トランジスタ（TR2）のゲート電極と表示素子（DU）の間に第1キャパシタ（C1）が位置する。また、第4薄膜トランジスタ（TR4）の端子のうち、駆動電圧（Vdd）が供給される端子と、表示素子（DU）の一つの電極の間に第2キャパシタ（C2）が位置する。

【0217】

第1薄膜トランジスタ（TR1）は、ゲートライン（GL）に供給されるスキャン信号（SS）によってターンオンされ、データライン（DL）に供給されるデータ電圧（Vdata）を第2薄膜トランジスタ（TR2）のゲート電極に伝送する。

【0218】

第3薄膜トランジスタ（TR3）は、リファレンスライン（RL）に連結して、センシング制御信号（SCS）によってターンオンまたはターンオフされ、センシング期間に駆動トランジスタである第2薄膜トランジスタ（TR2）の特性を感知する。

【0219】

第4薄膜トランジスタ（TR4）は、エミッション制御信号（EM）によって、駆動電圧（Vdd）を第2薄膜トランジスタ（TR2）に伝達したり、駆動電圧（Vdd）を遮断する。第4薄膜トランジスタ（TR4）がターンオンされるとき、第2薄膜トランジスタ（TR2）に電流が供給され、表示素子（DU）から光が出力される。

【0220】

図11は、図10の画素（P）を用いる表示装置４００の一実施例の概略的な断面図である。

【0221】

図11を参照すると、本発明の他の一実施例に係る表示装置４００は、第1画素駆動部（PDC1）、第1画素駆動部（PDC1）上の電界遮断層２１０、電界遮断層２１０上の第2画素駆動部（PDC2）および第2画素駆動部（PDC2）上の第1表示素子（DU1）および第2表示素子（DU2）を含む。第1連結部（CT1）によって第1表示素子（DU1）と第1画素駆動部（PDC1）が連結し、第2連結部（CT2）によって第2表示素子（DU2）と第2画素駆動部（PDC2）が連結する。

【0222】

第1画素駆動部（PDC1）は、第1薄膜トランジスタ（TR1_1）、第2薄膜トランジスタ（TR2_1）、第3薄膜トランジスタ（TR3_1）および第4薄膜トランジスタ（TR4_1）を含む。第1画素駆動部（PDC1）は、図10に示した画素駆動部（PDC）と同様の構成を有することができる。詳細には、第1画素駆動部（PDC1）の第1薄膜トランジスタ（TR1_1）は、図10の第1薄膜トランジスタ（TR1）と同じ役割をし、第1画素駆動部（PDC1）の第2薄膜トランジスタ（TR2_1）は、図10の第2薄膜トランジスタ（TR2）と同じ役割をし、第1画素駆動部（PDC1）の第3薄膜トランジスタ（TR3_1）は、図10の第3薄膜トランジスタ（TR3）と同じ役割をし、第1画素駆動部（PDC1）の第4薄膜トランジスタ（TR4_1）は、図10の第4薄膜トランジスタ（TR4）と同じ役割をすることができる。

【0223】

図11を参照して、基板１１０上に第1画素駆動部（PDC1）が配置される。詳細には、基板１１０上にバッファ層１２５が配置され、バッファ層１２５上に第1薄膜トランジスタ（TR1_1）、第2薄膜トランジスタ（TR2_1）、第3薄膜トランジスタ（TR3_1）および第4薄膜トランジスタ（TR4_1）が配置される。詳細には、バッファ層１２５上にアクティブ層が配置され、アクティブ層上にゲート絶縁膜１４５が配置され、ゲート絶縁膜１４５上にゲート電極が配置され、ゲート電極上に層間絶縁膜１７０が配置され、層間絶縁膜１７０上に、ソース電極およびドレイン電極が配置される。

【0224】

第1画素駆動部（PDC1）を構成する第1薄膜トランジスタ（TR1_1）、第2薄膜トランジスタ（TR2_1）、第3薄膜トランジスタ（TR3_1）および第4薄膜トランジスタ（TR4_1）上に、電界遮断層２１０が配置される。

【0225】

電界遮断層２１０上にバッファ層２２５が配置され、バッファ層２２５上に第1薄膜トランジスタ（TR1_2）、第2薄膜トランジスタ（TR2_2）、第3薄膜トランジスタ（TR3_2）および第4薄膜トランジスタ（TR4_2）が配置される。詳細には、バッファ層２２５上にアクティブ層が配置され、アクティブ層上にゲート絶縁膜２４５が配置され、ゲート絶縁膜２４５上にゲート電極が配置され、ゲート電極上に層間絶縁膜２７０が配置され、層間絶縁膜２７０上にソース電極およびドレイン電極が配置され、ソース電極およびドレイン電極上に保護層２７５が配置される。

【0226】

第1表示素子（DU1）および第2表示素子（DU2）は、保護層２７５上に配置される。第1表示素子（DU1）は、第1電極７１１、第1有機発光層７２１および第2電極７３１を含む。第2表示素子（DU2）は、第1電極７１２、第2有機発光層７２２および第2電極７３２を含む。

【0227】

第1表示素子（DU1）は、第1連結部（CT1）を介して第1画素駆動部（PDC1）と連結し、第2表示素子（DU2）は、第2連結部（CT2）を介して第2画素駆動部（PDC2）と連結する。図11を参照すると、第1連結部（CT1）および第2連結部（CT2）のうちの少なくとも一つは、バンク層７５０の下部に配置され得る。より詳細には、第1連結部（CT1）の少なくとも一部は、バンク層７５０と重畳することができる。第1連結部（CT1）は、第1部分（CT11）および第2部分（CT12）を含むことができ、特に、第1連結部（CT1）の第1部分（CT11）は、バンク層７５０と重畳することができる。図11に示した本発明のまた他の一実施例に係る表示装置４００において、第1連結部（CT1）および第2連結部（CT2）の両方がバンク層７５０と重畳することができる。

【0228】

本発明のまた他の一実施例によると、第1表示素子（DU1）の第1電極７１１および第2表示素子（DU2）の第1電極７１２は、それぞれ反射層（未図示）を有することができる。例えば、第1表示素子（DU1）の第1電極７１１および第2表示素子（DU2）の第1電極７１２は、それぞれITO（InSnO）層、反射金属層、ITO（InSnO）が交互に積層した構造を有することができる。

【0229】

また、第1表示素子（DU1）の第2電極７３１および第2表示素子（DU2）の第2電極７３２は、それぞれ半透過導電膜（transflective conductive layer）からなり得る。その結果、第1有機発光層７２１および第2有機発光層７２２で発生した光が、それぞれ第2電極７３１、７３２を介して外部に放出され得る。

【0230】

このように、表示素子（DU1、DU2）で発生した光が、第2電極７３１、７３２を介して外部に放出する構造を有する表示装置４００を上部発光型（top emission）表示装置とも言う。本発明のまた他の一実施例に係る表示装置４００は、上部発光型（top emission）表示装置であり、表示素子（DU1、DU2）で発生した光が、基板１１０の反対方向に放出される。または、本発明のまた他の一実施例に係る表示装置４００は、上部発光型（top emission）表示装置であり、表示素子（DU1、DU2）で発生した光が画素駆動部（PDC1、PDC2）の反対方向に放出される。

【0231】

本発明の他の一実施例に係る画素駆動部（PDC）、第1画素駆動部（PDC1）および第2画素駆動部（PDC2）は、以上で説明した構造以外の異なる様々な構造で形成することができる。画素駆動部（PDC）、第1画素駆動部（PDC1）および第2画素駆動部（PDC2）は、例えば、5つ以上の薄膜トランジスタを含むこともできる。

【0232】

図12は、実施例および比較例に係る薄膜トランジスタの電圧-電流グラフである。図12は、第1画素駆動部（PDC1）によって第2画素駆動部（PDC2）が影響を受ける程度を示す。

【0233】

詳細には、図12のグラフは、図11に示した表示装置４００において、第1画素駆動部（PDC1）の第1薄膜トランジスタ（TR1_1）のゲート電極（G1_1）に電圧（V_GS）を印加するとき、第2画素駆動部（PDC2）の第1薄膜トランジスタ（TR1_2）のドレイン-ソース電流（I_DS）を表示する。図12において、第2画素駆動部（PDC2）の第1薄膜トランジスタ（TR1_2）のゲート電極（G1_2）には、電圧が印加されない状態である。

【0234】

図12の「EX.1」は、電界遮断層２１０の厚さが1.0μｍの実施例1を示し、「EX.2」は、電界遮断層２１０の厚さが2μｍの実施例2を示し、「Comp.1」は、電界遮断層２１０が配置されない比較例1を示す。

【0235】

図12の「Comp.1」を参照すると、第2画素駆動部（PDC2）の第1薄膜トランジスタ（TR1_2）のゲート電極（G1_2）には、電圧が印加されないにも関わらず、第1画素駆動部（PDC1）の第1薄膜トランジスタ（TR1_1）のゲート電極（G1_1）に印加された電圧（V_GS）により、第2画素駆動部（PDC2）の第1薄膜トランジスタ（TR1_2）にドレイン-ソース電流（I_DS）が容易に発生することが分かる。

【0236】

図12の「EX.1」を参照すると、第1画素駆動部（PDC1）の第1薄膜トランジスタ（TR1_1）のゲート電極（G1_1）に印加された電圧（V_GS）が、しきい値電圧（0V）より15V以上大きくなると、第2画素駆動部（PDC2）の第1薄膜トランジスタ（TR1_2）にドレイン-ソース電流（I_DS）が発生することが分かる。

【0237】

図12の「EX.2」を参照すると、第1画素駆動部（PDC1）の第1薄膜トランジスタ（TR1_1）のゲート電極（G1_1）に印加された電圧（V_GS）がしきい値電圧（0V）より30V以上大きくなると、第2画素駆動部（PDC2）の第1薄膜トランジスタ（TR1_2）にドレイン-ソース電流（IDS）が発生することが分かる。

【0238】

このように、第1画素駆動部（PDC1）と第2画素駆動部（PDC2）の間に電界遮断層２１０が配置されない場合、第2画素駆動部（PDC2）が第1画素駆動部（PDC1）によって容易に影響を受けることを確認することができる。また、電界遮断層２１０の厚さが厚くなる場合、第1画素駆動部（PDC1）が第2画素駆動部（PDC2）に影響を及ぼす程度が小さくなることを確認することができる。また、電界遮断層２１０の厚さが1.0μｍ以上の場合、第1画素駆動部（PDC1）が第2画素駆動部（PDC2）に影響を及ぼす程度が小さく、その影響は無視できることが確認された。

【0239】

図13Aは、本発明のまた他の一実施例に係る表示装置５００の画素配置の平面図であり、図13Bは、図13Aの概略的な斜視図である。

【0240】

図13Aおよび13Bに示した表示装置５００は、第1画素（P1）および第2画素（P2）を有する第1表示ユニット（PU1）および第3画素（P3）および第4画素（P4）を有する第2表示ユニット（PU2）を含む。図13Aおよび13Bの第1画素（P1）および第2画素（P2）は、それぞれ図3または図4に示した第1画素（P1）および第2画素（P2）と同じであり得る。また、図13Aおよび13Bの第3画素（P3）および第4画素（P4）は、それぞれ図3または図4に示した第1画素（P1）および第2画素（P2）と同じであり得る。

【0241】

図13Aおよび13Bを参照すると、本発明のまた他の一実施例に係る表示装置５００は、第1画素（P1）、第2画素（P2）、第3画素（P3）および第4画素（P4）を含む。

【0242】

第1画素（P1）は、第1画素駆動部（PDC1）および第1画素駆動部（PDC1）と連結した第1表示素子（DU1）を含む。図13Bを参照すると、第1連結部（CT1）によって第1表示素子（DU1）と第1画素駆動部（PDC1）が連結され得る。

【0243】

第2画素（P2）は、第2画素駆動部（PDC2）および第2画素駆動部（PDC2）と連結した第2表示素子（DU2）を含む。図13Bを参照すると、第2連結部（CT2）によって第2表示素子（DU2）と第2画素駆動部（PDC2）が連結され得る。

【0244】

第3画素（P3）は、第3画素駆動部（PDC3）および第3画素駆動部（PDC3）と連結した第3表示素子（DU3）を含む。図13Bを参照すると、第3連結部（CT3）によって第3表示素子（DU3）と第3画素駆動部（PDC3）が連結され得る。

【0245】

第4画素（P4）は、第4画素駆動部（PDC4）および第4画素駆動部（PDC4）と連結した第4表示素子（DU4）を含む。図13Bを参照すると、第4連結部（CT4）によって第4表示素子（DU4）と第4画素駆動部（PDC4）が連結され得る。

【0246】

本発明のまた他の一実施例に係る表示装置５００は、例えば、上部発光型（top emission）表示装置であり得る。この場合、表示素子（DU1、DU2、DU3、DU4）で発生した光は、画素駆動部（PDC1、PDC2、PDC3、PDC4）の反対方向に放出され得る。

【0247】

本発明のまた他の一実施例によれば、図13Bに示すように、第1連結部（CT1）、第2連結部（CT2）、第3連結部（CT3）および第4連結部（CT4）は、バンク層７５０と重畳して配置され得る。

【0248】

第1画素駆動部（PDC1）と第2画素駆動部（PDC2）の間および第3画素駆動部（PDC3）と第4画素駆動部（PDC4）の間に、電界遮断層２１０が配置される。電界遮断層２１０は、第1画素駆動部（PDC1）と第2画素駆動部（PDC2）の間から第3画素駆動部（PDC3）と第4画素駆動部（PDC4）の間まで延長され、一体に形成され得る。電界遮断層２１０は、表示装置５００の全体平面にわたって一体に形成され得る。

【0249】

本発明のまた他の一実施例によると、第1画素駆動部（PDC1）および前記第2画素駆動部（PDC2）は、互いに重畳する。また、第3画素駆動部（PDC3）および第4画素駆動部（PDC4）は、互いに重畳する。

【0250】

本発明の他の一実施例によると、第1画素（P1）および第2画素（P2）は、第1表示ユニット（PU1）を構成し、第3画素（P3）および第4画素（P4）は、第2表示ユニット（PU2）を構成する。本発明のまた他の一実施例によれば、図13Aおよび13Bに示すように、第1表示ユニット（PU1）と第2表示ユニット（PU2）は、互いに隣接する。

【0251】

本発明のまた他の一実施例によると、電界遮断層２１０は、1μｍ以上の厚さを有することができる。電界遮断層２１０の厚さは、第1画素駆動部（PDC11）の上部面と第2画素駆動部（PDC2）の下部面との間の距離として定義され得る。

【0252】

電界遮断層２１０は、3.9以下の誘電定数を有することができる。電界遮断層２１０は3.5以下、3.0以下、または2.5以下の誘電定数を有することもできる。

【0253】

電界遮断層２１０は、シロキサン化合物を含むことができる。電界遮断層２１０は、シロキサン化合物によって形成され得る。

【0254】

本発明のまた他の一実施例によると、第1画素駆動部（PDC1）、第2画素駆動部（PDC2）、第3画素駆動部（PDC3）および第4画素駆動部（PDC4）は、それぞれ2つ以上の薄膜トランジスタを含むことができる。第1画素駆動部（PDC1）、第2画素駆動部（PDC2）、第3画素駆動部（PDC3）および第4画素駆動部（PDC4）は、それぞれ図2、図9および図10に示した回路図の画素駆動部（PDC）のうちのいずれか一つと同じ回路構成を有することができる。

【0255】

本発明のまた他の一実施例によると、第1画素駆動部（PDC1）、第2画素駆動部（PDC2）、第3画素駆動部（PDC3）および第4画素駆動部（PDC4）は、それぞれ4つ以上の薄膜トランジスタを含むこともできる。

【0256】

また、第1画素（P1）、第2画素（P2）、第3画素（P3）および第4画素（P4）は、それぞれ図2、図9および図10に示した画素（P）のうちのいずれか一つと同じ構成を有することができる。

【0257】

本発明のまた他の一実施例によると、第1画素（P1）は第1色を表示し、第2画素（P2）は第2色を表示し、第3画素（P3）は第3色を表示し、および第4画素（P4）は第4色を表示することができる。本発明のまた他の一実施例によると、第1色、第2色、第3色および第4色は、互いに異なる色相であり得る。例えば、第1色、第2色、第3色および第4色のいずれか一つは、白色Wであり得る。また、第1色、第2色、第3色および第4色のいずれか一つは、赤色Rであり、他の一つは緑色Gであり、また他の一つは青色Bであり得る。

【0258】

図14は、本発明のまた他の一実施例に係る表示装置６００の画素配置の平面図である。本発明のまた他の一実施例に係る表示装置６００は、第1画素（P1）、第2画素（P2）、第3画素（P3）および第4画素（P4）を含む。図14を参照すると、第1表示ユニット（PU1）は、第1画素（P1）および第2画素（P2）を含み、第2表示ユニット（PU2）は、第3画素（P3）および第4画素（P4）を含む。

【0259】

図14に示した表示装置６００において、第1画素（P1）、第2画素（P2）、第3画素（P3）および第4画素（P4）の積層構造は、図13Bに示した積層構造と同じであり得る。

【0260】

本発明のまた他の一実施例によると、第1画素（P1）は第1色を表示し、第2画素（P2）は第2色を表示し、第3画素（P3）は第1色を表示し、および第4画素（P4）は第3色を表示することができる。ここで、第1色は緑色Gであり、第2色と第3色のうちいずれか一つは赤色Rであり、他の一つは青色Bであり得る。

【0261】

図14を参照すると、第1表示ユニット（PU1）および第2表示ユニット（PU2）を構成する第1画素（P1）、第2画素（P2）、第3画素（P3）および第4画素（P4）は、例えば、緑色、赤色、緑色、青色の順に色相を表示するように配置され得る。

【0262】

図15は、本発明のまた他の一実施例に係る表示装置７００の画素配置の平面図である。

【0263】

図15を参照すると、本発明のまた他の一実施例に係る表示装置７００は、第1表示ユニット（PU1）および第2表示ユニット（PU2）と隣接する透光部（TP1、TP2）を含む。透光部（TP1、TP2）は、光を透過する。本発明のまた他の一実施例によると、第1表示ユニット（PU1）に隣接する透光部を第1透光部（TP1）とし、第2表示ユニット（PU2）に隣接する透光部を第2透光部（TP2）とする。

【0264】

図15に示した表示装置７００は、例えば、透明な表示装置である。透明表示装置は、透光部（TP1、TP2）と画素部（P1、P2、P3、P4）を含み、一つの表示パネルに透光部（TP1、TP2）と画素部（P1、P2、 P3、P4）が交互に配置され得る。

【0265】

詳細には、本発明のまた他の一実施例によると、第1表示ユニット（PU1）と第1透光部（TP1）が連続して交互に配置され得る。ここで、第1表示ユニット（PU1）は、第1画素（P1）および第2画素（P2）を含む。また、本発明のまた他の一実施例によると、第2表示ユニット（PU2）と第2透光部（TP2）が連続して交互に配置され得る。ここで、第2表示ユニット（PU2）は、第3画素（P3）および第4画素（P4）を含む。

【0266】

本発明のまた他の一実施例によると、透光部（TP1、TP2）それぞれの面積は、第1表示ユニット（PU1）または第2表示ユニット（PU2）の面積と同じか類似であり得る。その結果、表示装置７００を介して光が透過することができ、視聴者によって表示装置の反対側が視認され得る。

【0267】

また、本発明のまた他の一実施例に係る表示装置７００の画素部（P1、P2、P3、P4）に色相が表示され、画像が表示されても、透光部（TP1、TP2）を介して光が透過し得る。それにより、透明表示装置が具現され得る。

【0268】

図16は、本発明のまた他の一実施例に係る表示装置８００の画素配置の平面図である。図16に示した表示装置８００は、第1表示ユニット（PU1）および第2表示ユニット（PU2）に加えて、第3表示ユニット（PU3）を含む。

【0269】

詳細には、図16に示した表示装置８００は、第1画素（P1）、第2画素（P2）、第3画素（P3）および第4画素（P4）に加えて、第5画素（P5）および第6画素（P6）をさらに含む。第5画素（P5）は、第5画素駆動部および第5画素駆動部と連結した第5表示素子（DU5）を含み、第6画素（P6）は、第6画素駆動部および第6画素駆動部と連結した第6表示素子を含む。第5画素駆動部および第6画素駆動部は、互いに重畳し、第5画素駆動部および第6画素駆動部の間に電界遮断層２１０が配置される。

【0270】

本発明のまた他の一実施例によると、第5画素（P5）および第6画素（P6）は、第3表示ユニット（PU3）を構成する。第3表示ユニット（PU3）は、第1表示ユニット（PU1）および第2表示ユニット（PU2）のうち少なくとも一つと隣接することができる。

【0271】

第5画素（P5）および第6画素（P6）は、図3に示した第1画素（P1）および第2画素（P2）と同様に配置され得る。

【0272】

また、第1画素（P1）、第2画素（P2）、第3画素（P3）および第4画素（P4）は、それぞれ図2、図9および図10に示した画素（P）のうちのいずれか一つと同じ構成を有することができる。第5画素駆動部および第6画素駆動部は、それぞれ図2、図9および図10に示した画素駆動部（PDC）のいずれか一つと同じ回路構成を有することができる。

【0273】

第5表示素子および第6表示素子は、それぞれ、有機発光ダイオード（OLED）であり得る。

【0274】

図16に示した表示装置８００において、第1画素（P1）は第1色を表示し、第2画素（P2）は第2色を表示し、第3画素（P3）は第3色を表示し、第4画素（P4）は第1色を表示し、第5画素（P5）は第2色を表示し、第6画素（P6）は第3色を表示することができる。ここで、第1色、第2色および第3色は、互いに異なる色相であり得る。本発明のまた他の一実施例によると、第1画素（P1）と第4画素（P4）が同じ色相を表示し、第2画素（P2）と第5画素（P5）が同じ色相を表示し、第3画素（P3）と第6画素（P6）が同じ色相を表示することができる。

【0275】

本発明のまた他の一実施例によると、第1色は赤色Rであり、第2色は緑色Gであり、第3色は青色Bであり得る。

【0276】

本発明のまた他の一実施例によると、赤色画素、緑色画素および青色画素が一つの画素群を形成することができ、2つの画素群が第1表示ユニット（PU1）、第2表示ユニット（PU2）および第3表示ユニット（PU3）により表示され得る。

【0277】

以上で説明した本発明は、前述した実施例および添付した図によって限定されるものではなく、本発明の技術的事項を逸脱しない範囲内で、複数の置換、変形および変更が可能であることが、本発明が属する技術分野で通常の知識を有する者にとって明らかであろう。したがって、本発明の範囲は、後述する特許請求の範囲によって示され、特許請求の範囲の意味、範囲およびその等価概念から導出されるすべての変更または変形された形態が本発明の範囲に含まれるものと解釈されなければならない。

【符号の説明】

【0278】

１１０：基板
１２０：遮光層
１２５、２２５：バッファ層
１４５、２４５：ゲート絶縁膜
１７０、２７０：層間絶縁膜
２１０：電界遮断層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13A】

【図13B】

【図14】

【図15】

【図16】