(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-03-14
(45)【発行日】2024-03-25
(54)【発明の名称】半導体装置及びその製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20240315BHJP
H01L 29/78 20060101ALI20240315BHJP
【ＦＩ】
H01L29/78 301H
H01L29/78 301S
【請求項の数】
13
(21)【出願番号】P 2022106546
(22)【出願日】2022-06-30
(65)【公開番号】P2024006015
(43)【公開日】2024-01-17
【審査請求日】2022-06-30
(73)【特許権者】
【識別番号】519009105
【氏名又は名称】合肥晶合集成電路股▲ふん▼有限公司
(74)【代理人】
【識別番号】100207561
【弁理士】
【氏名又は名称】柳元 八大
(74)【代理人】
【識別番号】100230086
【弁理士】
【氏名又は名称】譚 粟元
(72)【発明者】
【氏名】大田 裕之
【審査官】鈴木 聡一郎
(56)【参考文献】
【文献】特開２０００－０５８８１８（ＪＰ，Ａ）
【文献】特開２００６－０５９９８０（ＪＰ，Ａ）
【文献】特開２００２－１７６１７１（ＪＰ，Ａ）
【文献】特開平１１－００８３７９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７６
Ｈ０１Ｌ ２９／７７２
Ｈ０１Ｌ ２９／７８－２９／７８６
(57)【特許請求の範囲】
【請求項1】
シリコン基板上にゲート酸化膜を介して構成されたゲートと、前記シリコン基板において、前記ゲートの下部のチャネル領域を挟んで構成されたソース及びドレインと、
前記ソース及び前記ドレインのそれぞれに対応する複数のＬＤＤと、
を備え、
前記ゲート酸化膜の下部の前記シリコン基板の面を第１面とし、前記ゲート酸化膜に対する前記ソース側の前記シリコン基板の面を第２面とし、前記ゲート酸化膜に対する前記ドレイン側の前記シリコン基板の面を第３面とした場合に、前記第１面に対して、前記第２面及び前記第３面は積層方向に段差を有しており、
前記段差における前記シリコン基板の各側壁のそれぞれには、各前記ＬＤＤのチャネル領域側端部の位置決めを行うとともに、前記チャネル領域に応力を発生させる酸化領域が形成される半導体装置。
【請求項2】
前記酸化領域は、前記ゲートの側壁から、前記段差における前記シリコン基板の側壁にわたって構成される請求項１に記載の半導体装置。
【請求項3】
前記酸化領域は、前記シリコン基板が酸化した部材により構成される請求項１または２に記載の半導体装置。
【請求項4】
前記段差は、積層方向に１０ｎｍ以上４０ｎｍ以下である請求項１または２に記載の半導体装置。
【請求項5】
前記酸化領域は、幅が１０ｎｍ以上２０ｎｍ以下である請求項１または２に記載の半導体装置。
【請求項6】
前記第１面と前記第２面とは第１側壁面を介して連続し、前記第１面と前記第３面とは第２側壁面を介して連続し、前記第１側壁面と前記第２側壁面との間の距離は積層方向下側に向かって大きくなる請求項１または２に記載の半導体装置。
【請求項7】
前記ゲートと前記シリコン基板の間に形成された前記ゲート酸化膜は、積層方向の幅が、積層方向と直交する方向に向かって大きくなる請求項１または２に記載の半導体装置。
【請求項8】
前記ゲートには、前記酸化領域を介してサイドウォールが形成される請求項１または２に記載の半導体装置。
【請求項9】
前記ゲートと、前記ソースと、前記ドレインとによりＰＭＯＳが構成される請求項１または２に記載の半導体装置。
【請求項10】
前記酸化領域は、前記チャネル領域に圧縮応力を発生させるように構成される請求項１または２に記載の半導体装置。
【請求項11】
シリコン基板の表面に対してゲート酸化膜及びゲートを形成するゲート形成工程と、前記ゲートをマスクしてエッチングを行い、前記ゲート酸化膜の下部の前記シリコン基板の面を第１面とし、前記ゲート酸化膜に対するソース側の前記シリコン基板の面を第２面とし、前記ゲート酸化膜に対するドレイン側の前記シリコン基板の面を第３面とした場合に、前記第１面に対して、前記第２面及び前記第３面に積層方向の段差を形成し、前記シリコン基板に凸部を形成するエッチング工程と、
熱酸化により、前記段差における前記シリコン基板の各側壁のそれぞれに、前記凸部に応力を発生させる酸化領域を形成する熱酸化工程と、
前記シリコン基板に不純物を注入するとともに、前記酸化領域に基づいて前記凸部側端部の位置決めをしてＬＤＤを形成するＬＤＤ注入工程とを有する半導体装置の製造方法。
【請求項12】
前記熱酸化工程は、前記エッチング工程の後に行われる請求項１１に記載の半導体装置の製造方法。
【請求項13】
前記熱酸化工程は、前記ＬＤＤ注入工程の前に行われる請求項１１または１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【0002】
半導体装置では、各回路を構成するためにＭＯＳＦＥＴがシリコン基板上に構成される（例えば特許文献１）。
【先行技術文献】
【特許文献】
【0003】
【文献】特開昭５９－１６８６７６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ＰＭＯＳＦＥＴの特性を向上させるために、ソースやドレインにＳｉＧｅを使用する場合がある。しかしながら、ＳｉＧｅを使用する場合には、エピ層を形成するための特別な装置（ＣＶＤ装置）が必要である。このため、ＳｉＧｅを使用したＭＯＳを製造するためにはコストがかかり、このような技術は一部のハイパフォーマンストランジスタにしか用いることができなかった。
【0005】
本発明は、このような事情に鑑みてなされたものであって、コストの増加を抑制しつつ特性を向上することのできる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の第１態様は、シリコン基板上にゲート酸化膜を介して構成されたゲートと、前記シリコン基板において、前記ゲートの下部のチャネル領域を挟んで構成されたソース及びドレインと、前記ソース及び前記ドレインのそれぞれに対応する複数のＬＤＤと、を備え、前記ゲート酸化膜の下部の前記シリコン基板の面を第１面とし、前記ゲート酸化膜に対する前記ソース側の前記シリコン基板の面を第２面とし、前記ゲート酸化膜に対する前記ドレイン側の前記シリコン基板の面を第３面とした場合に、前記第１面に対して、前記第２面及び前記第３面は積層方向に段差を有しており、前記段差における前記シリコン基板の各側壁のそれぞれには、各前記ＬＤＤのチャネル領域側端部の位置決めを行うとともに、前記チャネル領域に応力を発生させる酸化領域が形成される半導体装置である。
【0007】
上記のような構成によれば、第１面に対して、第２面及び第３面は積層方向に段差を有しており、段差におけるシリコン基板の側壁には酸化領域が形成されることで、チャネル領域（例えばチャネルの中心）に対して圧縮応力を発生させることができる。これによって、チャネル領域における移動度が向上し、オン電流が向上する。このため、動作速度が向上する。
【0008】
上記半導体装置において、前記酸化領域は、前記ゲートの側壁から、前記段差における前記シリコン基板の側壁にわたって構成されることとしてもよい。
【0009】
上記のような構成によれば、酸化領域は、ゲートの側壁から段差におけるシリコン基板の側壁にわたって構成されることで、効果的にチャネルへ圧縮応力を発生させることができる。
【0010】
上記半導体装置において、前記酸化領域は、前記シリコン基板が酸化した部材により構成されることとしてもよい。
【0011】
上記のような構成によれば、シリコン基板を熱酸化することで酸化領域を形成することができる。
【0012】
上記半導体装置において、前記段差は、積層方向に１０ｎｍ以上４０ｎｍ以下であることとしてもよい。
【0013】
上記のような構成によれば、段差を積層方向に１０ｎｍ以上４０ｎｍ以下とすることで、効果的にチャネルへ圧縮応力を発生させることができる。
【0014】
上記半導体装置において、前記酸化領域は、幅が１０ｎｍ以上２０ｎｍ以下であることとしてもよい。
【0015】
上記のような構成によれば、酸化領域の幅を１０ｎｍ以上２０ｎｍ以下とすることで、効果的にチャネルへ圧縮応力を発生させることができる。
【0016】
上記半導体装置において、前記第１面と前記第２面とは第１側壁面を介して連続し、前記第１面と前記第３面とは第２側壁面を介して連続し、前記第１側壁面と前記第２側壁面との間の距離は積層方向下側に向かって大きくなることとしてもよい。
【0017】
上記のような構成によれば、第１側壁面と第２側壁面との間の距離は積層方向下側に向かって大きくなることで、酸化領域が熱酸化で形成されたこととなり、効果的にチャネルへ圧縮応力を発生させることができる。
【0018】
上記半導体装置において、前記ゲートと前記シリコン基板の間に形成された前記ゲート酸化膜は、積層方向の幅が、積層方向と直交する方向に向かって大きくなることとしてもよい。
【0019】
上記のような構成によれば、ゲート酸化膜は、積層方向の幅が、積層方向と直交する方向に向かって大きくなることで、酸化領域が熱酸化で形成されたこととなり、効果的にチャネルへ圧縮応力を発生させることができる。
【0020】
上記半導体装置において、前記ゲートには、前記酸化領域を介してサイドウォールが形成されることとしてもよい。
【0021】
上記のような構成によれば、酸化領域の周りにサイドウォールが形成される。
【0022】
上記半導体装置において、前記ゲートと、前記ソースと、前記ドレインとによりＰＭＯＳが構成されることとしてもよい。
【0023】
上記のような構成によれば、ＰＭＯＳのため、チャネルの圧縮応力で効果的に移動度が向上する。
【0024】
上記半導体装置において、前記酸化領域は、前記チャネル領域に圧縮応力を発生させるように構成されることとしてもよい。
【0025】
上記のような構成によれば、酸化領域によってチャネル領域に圧縮応力を発生させ、チャネル領域における移動度を向上させることが可能となる。
【0026】
本発明の第２態様は、シリコン基板の表面に対してゲート酸化膜及びゲートを形成するゲート形成工程と、前記ゲートをマスクしてエッチングを行い、前記ゲート酸化膜の下部の前記シリコン基板の面を第１面とし、前記ゲート酸化膜に対するソース側の前記シリコン基板の面を第２面とし、前記ゲート酸化膜に対するドレイン側の前記シリコン基板の面を第３面とした場合に、前記第１面に対して、前記第２面及び前記第３面に積層方向の段差を形成し、前記シリコン基板に凸部を形成するエッチング工程と、熱酸化により、前記段差における前記シリコン基板の各側壁のそれぞれに、前記凸部に応力を発生させる酸化領域を形成する熱酸化工程と、前記シリコン基板に不純物を注入するとともに、前記酸化領域に基づいて前記凸部側端部の位置決めをしてＬＤＤを形成するＬＤＤ注入工程とを有する半導体装置の製造方法である。
【0027】
上記のような構成によれば、第１面に対して、第２面及び第３面は積層方向に段差を有しており、段差におけるシリコン基板の側壁には酸化領域が形成されることで、チャネル領域（例えばチャネルの中心）に対して圧縮応力を発生させることができる。これによって、チャネル領域における移動度が向上し、オン電流が向上する。このため、動作速度が向上する。
【0028】
上記半導体装置において、前記熱酸化工程は、前記エッチング工程の後に行われることとしてもよい。
【0029】
上記のような構成によれば、エッチング工程で段差を形成してから酸化領域を形成することができる。
【0030】
上記半導体装置において、前記シリコン基板に不純物を注入してＬＤＤを形成するＬＤＤ注入工程を有し、前記熱酸化工程は、前記ＬＤＤ注入工程の前に行われることとしてもよい。
【0031】
上記のような構成によれば、ＬＤＤを形成する前に、酸化領域を形成することができる。
【発明の効果】
【0032】
本発明によれば、コストの増加を抑制しつつ特性を向上するという効果を奏する。
【図面の簡単な説明】
【0033】
【図1】本発明の一実施形態に係る半導体装置の断面図である。
【図2】本発明の一実施形態に係るＰＭＯＳの製造方法の一例を示す図である。
【図3】本発明の一実施形態に係るＰＭＯＳの製造方法の一例を示す図である。
【図4】本発明の一実施形態に係るＰＭＯＳの製造方法の一例を示す図である。
【図5】本発明の一実施形態に係るＰＭＯＳの製造方法の一例を示す図である。
【図6】本発明の一実施形態に係るＰＭＯＳの製造方法の一例を示す図である。
【図7】本発明の一実施形態に係る半導体装置の製造方法の一例を示す図である。
【図8】本発明の一実施形態に係る半導体装置の製造方法の一例を示す図である。
【図9】本発明の一実施形態に係る半導体装置の製造方法の一例を示す図である。
【図10】本発明の一実施形態に係る半導体装置の製造方法の一例を示す図である。
【図11】本発明の一実施形態に係る半導体装置の製造方法の一例を示す図である。
【図12】本発明の一実施形態に係る半導体装置の製造方法の一例を示す図である。
【図13】本発明の一実施形態に係る半導体装置の製造方法の一例を示す図である。
【図14】本発明の一実施形態に係る半導体装置の製造方法の一例を示す図である。
【図15】本発明の一実施形態に係る半導体装置の製造方法の一例を示す図である。
【図16】本発明の一実施形態に係る半導体装置の製造方法の一例を示す図である。
【図17】本発明の一実施形態に係る半導体装置の製造方法の一例を示す図である。
【図18】本発明の一実施形態に係る半導体装置の製造方法の一例を示す図である。
【図19】本発明の一実施形態に係る半導体装置の製造方法の一例を示す図である。
【図20】本発明の一実施形態に係るチャネル領域の周辺を示すＰＭＯＳの断面図である。
【図21】本発明の一実施形態に係るチャネル領域における積層方向の圧縮応力の変化を示した図である。
【図22】本発明の一実施形態に係るゲート電圧に対する移動度のシミュレーション結果を示す図である。
【図23】本発明の一実施形態に係るゲート電圧に対する移動度のシミュレーション結果を示す図である。
【図24】本発明の一実施形態に係るチャネル領域の周辺を示すＰＭＯＳの断面図である。
【図25】本発明の一実施形態に係るＰＭＯＳのゲート酸化膜の端部周辺の拡大図である。
【発明を実施するための形態】
【0034】
以下に、本発明に係る半導体装置及びその製造方法の一実施形態について、図面を参照して説明する。
【0035】
（半導体装置の構造）
図１は、本実施形態に係る半導体装置１０の断面図である。半導体装置１０は、図１に示すようにＰ型のＭＯＳＦＥＴ（以下、「ＰＭＯＳ」という）である。なお、半導体装置１０としては、後述するように、他の素子（例えばＮＭＯＳ）が混載されていてもよい。例えばゲート長は６０ｎｍである。
図１は、本実施形態に係る半導体装置１０の断面図である。半導体装置１０は、図１に示すようにＰ型のＭＯＳＦＥＴ（以下、「ＰＭＯＳ」という）である。なお、半導体装置１０としては、後述するように、他の素子（例えばＮＭＯＳ）が混載されていてもよい。例えばゲート長は６０ｎｍである。
【0036】
ＰＭＯＳは、ゲートＧと、ソースＳと、ドレインＤが形成されている。ゲートＧは、シリコン基板Ｓｕｂ上にゲート酸化膜ＧＯを介して形成される。ソースＳとドレインＤは、シリコン基板Ｓｕｂにおいて、ゲートＧの下部のチャネル領域Ｃを挟んで構成される。このように、ゲートＧと、ソースＳと、ドレインＤとによりＰＭＯＳの各端子が構成される。
【0037】
また、ＰＭＯＳには、ソースＳ及びドレインＤのそれぞれに対応して、ＬＤＤ１４とＨａｌｏ１５が形成される。なお、例えばゲート長が長い場合（例えば０．５μｍ）にはＬＤＤ１４とＨａｌｏ１５は省略することとしても良い。ゲート長が短い場合（例えば６０ｎｍ）にはＬＤＤ１４とＨａｌｏ１５は形成されることが好ましい。
【0038】
そして、ＰＭＯＳには、リセス部ＲＣが形成される。リセス部ＲＣは、シリコン基板Ｓｕｂの表面が凹んでいる部分（凹部）である。すなわち、リセス部ＲＣにおけるシリコン基板Ｓｕｂの表面は、ゲートＧ直下のシリコン基板Ｓｕｂの表面や、ＳＴＩ１１の表面に対して、積層方向において低い位置となる。積層方向とは、シリコン基板Ｓｕｂの表面に対して要素を積層する方向である。
【0039】
具体的には、図１に示すように、ゲート酸化膜ＧＯの下部のシリコン基板Ｓｕｂの面を第１面ＳＦ１とし、ゲート酸化膜ＧＯに対するソースＳ側のシリコン基板Ｓｕｂの面を第２面ＳＦ２とし、ゲート酸化膜ＧＯに対するドレインＤ側のシリコン基板Ｓｕｂの面を第３面ＳＦ３する。すなわち、ゲート酸化膜ＧＯ（第１面ＳＦ１）からソースＳ側のＳＴＩ１１までの間のシリコン基板Ｓｕｂの表面に第２面ＳＦ２があり、ゲート酸化膜ＧＯ（第１面ＳＦ１）からドレインＤ側のＳＴＩ１１までの間のシリコン基板Ｓｕｂの表面に第３面ＳＦ３がある。
【0040】
リセス部ＲＣは、第２面ＳＦ２及び第３面ＳＦ３のくぼみとなる。すなわち、第１面ＳＦ１に対して、第２面ＳＦ２及び第３面ＳＦ３のそれぞれは、積層方向に段差Ｘを有している。段差Ｘとは第１面ＳＦ１の表面に対する第２面ＳＦ２（または第３面ＳＦ３）の表面の積層方向の高低差である。段差Ｘは、積層方向に１０ｎｍ以上４０ｎｍ以下となる。なお、第１面ＳＦ１と、第２面ＳＦ２または第３面ＳＦ３との段差Ｘの最大が１０ｎｍ以上４０ｎｍ以下となることが好ましい。例えば、段差Ｘが１０ｎｍ未満の場合には酸化領域ＯＳからの圧縮力が弱くなり十分な効果を得ることができず、段差Ｘが４０ｎｍより大きい場合にはＬＤＤ１４とＨａｌｏ１５の接合位置の調整が困難となり、トランジスタの動作に支障をきたす可能性がある（オフ電流の増加やしきい値電圧のプラス方向へのシフト等）ため、段差Ｘは１０ｎｍ以上４０ｎｍ以下とすることが好ましい。
【0041】
そして、リセス部ＲＣには、酸化領域ＯＳ（オフセットスペーサー）が形成される。具体的には、酸化領域ＯＳは、ゲートＧの側壁から、段差Ｘにおけるシリコン基板Ｓｕｂの側壁にわたって形成される。後述するように、特に段差Ｘにおけるシリコン基板Ｓｕｂの側壁に酸化領域ＯＳが形成されることで、リセス部ＲＣのくぼみのチャネル領域Ｃ近くの壁面に酸化領域ＯＳを形成して、チャネル領域Ｃに対して圧縮応力を発生させることができる。
【0042】
酸化領域ＯＳは、後述するように、熱酸化の工程によって酸化した部材で構成される。すなわち、ゲートＧの側壁の酸化領域ＯＳはゲートＧが酸化したものであり、ゲート酸化膜ＧＯの側壁の酸化領域ＯＳはゲート酸化膜ＧＯが酸化したものであり、ゲートＧ下部のシリコン基板Ｓｕｂの側壁の酸化領域ＯＳは、シリコン基板Ｓｕｂが酸化したものとなる。
【0043】
酸化領域ＯＳは、幅Ｗが１０ｎｍ以上２０ｎｍ以下である。幅Ｗとは、具体的には、積層方向と直交する方向の酸化領域ＯＳの長さである。例えば、幅Ｗが１０ｎｍ未満の場合には酸化領域ＯＳからの圧縮力が弱くなり十分な効果を得ることができず、幅Ｗが２０ｎｍより大きい場合にはＬＤＤ１４とＨａｌｏ１５の接合位置の調整が困難となり、トランジスタの動作に支障をきたす可能性がある（オフ電流の増加やしきい値電圧のプラス方向へのシフト等）ため、幅は１０ｎｍ以上２０ｎｍ以下とすることが好ましい。
【0044】
【0045】
まず、図２に示すように、シリコン基板Ｓｕｂ（Ｐ型基板）に対してＳＴＩ１１を形成する。そして、例えばヒ素やリンといったＮ型の不純物を注入するとともに、アニールを行ってＮＷＥＬＬ１２を形成する（ＷＥＬＬ形成工程）。
【0046】
次に、図３に示すように、ゲート酸化膜ＧＯ（例えば１．２ｎｍ）を形成し、ゲートＧとして、ポリシリコンゲート電極（例えば２００ｎｍ）を形成する。例えば、ゲートＧはリソグラフィ技術によって形成される。すなわち、図３は、シリコン基板Ｓｕｂの表面に対してゲート酸化膜ＧＯ及びゲートＧを形成するゲート形成工程を示す。
【0047】
次に、図４に示すように、ゲートＧに対してパターンされたフォトレジストＰＲをマスクとして、シリコン基板Ｓｕｂの表面をエッチングする（エッチング工程）。具体的には、図４に示すように、ゲートＧとＳＴＩ１１との間のシリコン基板Ｓｕｂの表面をエッチングする。これによってリセス部ＲＣが形成される。すなわち、ゲートＧをマスクしてエッチングを行い、積層方向の段差Ｘを形成する。段差Ｘは１０ｎｍ以上４０ｎｍ以下である。
【0048】
次に、図５に示すように、フォトレジストＰＲを取り除いた後、熱酸化処理を行う（熱酸化工程）。これによって表面が酸化し、図５に示すように表面に酸化膜１６が形成される。この酸化膜１６の幅は、１０ｎｍ以上２０ｎｍ以下となる。図５に示すようにＳＴＩ１１の間の表面が全体的に酸化されるため、この工程で、ゲートＧの側壁から、段差Ｘにおけるシリコン基板Ｓｕｂの側壁にわたって酸化膜１６（酸化領域ＯＳ）が形成される。
【0049】
そして、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈ）によってエッチングが行われることで、図６に示すように、ゲートＧの側壁から、段差Ｘにおけるシリコン基板Ｓｕｂの側壁にわたる領域以外の酸化膜１６が取り除かれる。これによって、酸化領域ＯＳが形成される（酸化領域形成工程）。特に、段差Ｘにおけるシリコン基板Ｓｕｂの側壁に酸化領域ＯＳが形成される。この酸化領域ＯＳの幅Ｗは、１０ｎｍ以上２０ｎｍ以下となる。
【0050】
そして、図６に示すように、シリコン基板Ｓｕｂの表面に、例えばヒ素やリンといったＮ型の不純物を注入することで、Ｈａｌｏ１５（Ｎ型Ｈａｌｏ）を形成する（Ｈａｌｏ形成工程）。また、シリコン基板Ｓｕｂの表面に、例えばボロンといったＰ型の不純物を注入することでＬＤＤ１４（Ｐ型ＬＤＤ）を形成する（ＬＤＤ注入工程）。ゲートＧとＬＤＤ１４とをオーバーラップするために傾斜角を設定して不純物注入を行うことが効果的である。
【0051】
その後、ソースＳやドレインＤが形成され、ＰＭＯＳが形成される。
【0052】
このように、熱酸化工程は、エッチング工程の後に行われる。また、熱酸化工程は、ＬＤＤ注入工程の前に行われる。
【0053】
（半導体装置の製造方法の他の例）
【0054】
次に、本実施形態における半導体装置１０の製造方法（プロセスフロー）の他の例について図面を参照して説明する。本例では、リセス部ＲＣを有するＰＭＯＳと、ＮＭＯＳ（リセス部ＲＣを有さない）とを混載して半導体装置１０を製造する場合の例を示す。
【0055】
図７から図１９は、ＰＭＯＳ及びＮＭＯＳを混載した半導体装置１０の製造方法の一例を示している。なお、各図では左側にＰＭＯＳを形成し、右側にＮＭＯＳを形成する場合を示している。ＰＭＯＳとＮＭＯＳとは同じシリコン基板Ｓｕｂ上に形成されれば近接していても良いし離れていてもよい。
【0056】
【0057】
次に、図８に示すように、ゲート酸化膜ＧＯとゲートＧを形成する。図８は図３の工程に対応する。また、このとき、ゲートＧのポリシリコン上にＳｉＮ膜１８が形成され、その上にフォトレジストＰＲが形成されて、ゲートＧのポリシリコンがエッチングされる。ＮＭＯＳについても同様にゲートＧｎが形成される。
【0058】
そして、図９に示すように、ゲートＧ上のＳｉＮ膜１８をマスクとしてエッチングを行い、ＰＭＯＳにリセス部ＲＣを形成する。ＳｉＮ膜１８をマスクとすることで、リセス部ＲＣを形成する際のドライエッチングからＮＭＯＳのゲートＧｎを保護することができる。図９は図４のエッチング工程に対応する。なお、ＰＭＯＳのリセス形成のためにエッチングを行う場合には、リセス部ＲＣを形成しない素子であるＮＭＯＳは全体がフォトレジストＰＲでマスクされている。
【0059】
次に、ＳｉＮ膜１８が溶液（例えば高温のリン酸など）によって除去され、その後、図１０に示すように、熱酸化によって酸化膜１６が形成される。図１０は図５の工程に対応する。なお、図１０に示すように、酸化膜１６はＮＭＯＳに構成されても良い。ＮＭＯＳにはリセス部ＲＣが形成されないため、酸化膜１６が形成されたとしてもチャネル領域Ｃへの圧縮応力の発生はほとんどない。
【0060】
【0061】
次に、図１２に示すように、ＮＭＯＳをフォトレジストＰＲによりマスクした状態で、ＰＭＯＳに対してＬＤＤ１４とＨａｌｏ１５を形成する。具体的には、ホウ素などのＰ型の不純物の注入によりＰ型のＬＤＤ１４を形成し、ヒ素やリンなどのＮ型の不純物の注入によりＮ型のＨａｌｏ１５を形成する。なお、ゲートＧとＬＤＤ１４とをオーバーラップするために傾斜角を設定して不純物注入を行うことが効果的である。
【0062】
次に、図１３に示すように、ＰＭＯＳをマスクした状態で、ＮＭＯＳに対してＬＤＤ１９とＨａｌｏ２０を形成する。具体的には、ヒ素やリンなどのＮ型の不純物の注入によりＮ型のＬＤＤ１９を形成し、ホウ素やインジウムなどのＰ型の不純物の注入によりＰ型のＨａｌｏ２０を形成する。なお、ゲートＧｎとＬＤＤ１９とをオーバーラップするために傾斜角を設定して不純物注入を行うことが効果的である。
【0063】
次に、図１４に示すように、ＣＶＤ（化学蒸着）により約８０ｎｍの酸化膜が形成され、サイドウォール１３がＲＩＥによって形成される。このように、ゲートＧには、酸化領域ＯＳを介してサイドウォール１３が形成される。
【0064】
次に、図１５に示すように、ＮＭＯＳをマスクした状態で、ＰＭＯＳに対してソースＳ及びドレインＤを形成する。具体的には、ホウ素などのＰ型の不純物を注入することで、ソースＳ及びドレインＤを形成する。ソースＳ及びドレインＤは、ＬＤＤ１４よりも深い接合部を持つように埋め込まれる。
【0065】
次に、図１６に示すように、ＰＭＯＳをマスクした状態で、ＮＭＯＳに対してソースＳｎ及びドレインＤｎを形成する。具体的には、ヒ素やリンなどのＮ型の不純物を注入することで、ソースＳｎ及びドレインＤｎを形成する。ソースＳｎ及びドレインＤｎは、ＬＤＤ１９よりも深い接合部を持つように埋め込まれる。
【0066】
次に、図１７に示すように、ＰＭＯＳのＬＤＤ１４とソースＳ及びドレインＤとは、ＲＴＡ（ラピッドサーマルアニーリング）によってアクティブ化される。このアニーリングによって拡散が発生する。なお、ＮＭＯＳも同様にアクティブ化される。
【0067】
その後、図１８に示すように、ＰＶＤ法（スパッタリング）によりシリコン基板Ｓｕｂの表面にニッケル膜２１を形成する。シリコンとニッケルが重なる領域は、焼きなましによってケイ化コバルトへ変化する。そして、酸化領域ＯＳ上のニッケルのみが化学処理によって選択的に除去される。ＮｉＳｉなどのケイ化物は、通常のケイ化物プロセスによって形成される。
【0068】
そして、図１９に示すように、絶縁層２２がＣＶＤ及びＣＭＰ（化学機械研磨）によって形成され、ゲートＧ、ソースＳ、ドレインＤへのコンタクト２３がドライエッチング等を用いて形成される。なお、図１９で図示した断面図にはゲートＧ（及びゲートＧｎ）のコンタクトは図示していないが、異なる位置（断面）において形成される。
【0069】
このようなプロセスフローによって、ＰＭＯＳ及びＮＭＯＳが混載した半導体装置１０が製造される。
【0070】
（半導体装置の効果）
次に、半導体装置１０の効果について説明する。
図２０は、チャネル領域Ｃの周辺を示すＰＭＯＳの断面図である。図２１は、チャネル領域Ｃの中心における積層方向の圧縮応力の変化を示した図である。各図は、段差Ｘ（リセス部ＲＣ）を４０ｎｍ、酸化領域ＯＳの幅Ｗを２０ｎｍとした場合のシミュレーション結果である。なお、ウェハは、ＭＯＳのソースＳ及びドレインＤ間のチャネル方向が結晶方位＜１１０＞と平行になるように配置される（ウェハは回転されない）。
次に、半導体装置１０の効果について説明する。
図２０は、チャネル領域Ｃの周辺を示すＰＭＯＳの断面図である。図２１は、チャネル領域Ｃの中心における積層方向の圧縮応力の変化を示した図である。各図は、段差Ｘ（リセス部ＲＣ）を４０ｎｍ、酸化領域ＯＳの幅Ｗを２０ｎｍとした場合のシミュレーション結果である。なお、ウェハは、ＭＯＳのソースＳ及びドレインＤ間のチャネル方向が結晶方位＜１１０＞と平行になるように配置される（ウェハは回転されない）。
【0071】
図２０に示すように、段差Ｘにおけるシリコン基板Ｓｕｂの側壁に酸化領域ＯＳが形成されることで、その内側、すなわちチャネル領域Ｃの中心の方向に圧縮応力が発生する（図２０の符号２４）。これは、酸化によって形成された酸化領域ＯＳは、体積が膨張するため、リセス部ＲＣで挟んだ凸部のシリコン基板Ｓｕｂの側面に圧縮応力が発生する。図２１は、図２０におけるチャネル領域Ｃにおけるチャネル方向の中心であるＰの位置における積層方向の圧縮応力の変化を示す図である。図２１は、図２０においてＰの位置における深さ方向に対する応力を示している。そして、図２１では、ＬＤＤ注入後（すなわち、熱酸化し、酸化領域ＯＳを形成し、ＬＤＤ／Ｈａｌｏ注入の工程）に発生する圧縮応力の特性をＣ１として示し、サイドウォール１３の形成後（ＣＶＤ法により絶縁膜を堆積しドライエッチングによりサイドウォール１３を形成する工程）に発生する圧縮応力の特性をＣ２として示し、ソースＳ及びドレインＤのアニーリング後（ソース／ドレインイオン注入の後に活性化アニーリングを行う工程）に発生する圧縮応力の特性をＣ３として示している。図２０のＰの位置における積層方向がＹの位置の圧縮応力は、図２１のＹに対応する。
【0072】
図２１に示すように、熱酸化工程等の工程によって、ＬＤＤ注入後にはチャネル領域Ｃに大きな圧縮応力が発生することがわかる。そして、その後の工程においても圧縮応力の発生が維持される。すなわち、ＰＭＯＳが完成した後もチャネル領域Ｃに圧縮応力が残る。これによって、ＰＭＯＳにおけるキャリアの移動度が向上する。すなわち、オン電流が向上し、動作速度が向上する。このように、特別な装置を必要とするＳｉＧｅを使用しなくても、チャネル領域Ｃの圧縮応力によりイオンが強化され、ＭＯＳの特性を向上させることが可能となる。
【0073】
なお、ゲート長がより微小の場合（例えば３０ｎｍ）には、より大きな圧縮応力が発生すると想定され、微小プロセスほど移動度向上の効果が大きいと考えられる。
【0074】
図２２は、チャネル領域Ｃの中心部分におけるゲート電圧（Ｖｇｓ）に対する移動度のシミュレーション結果を示す図である。図２２では例えばＶｄ＝０．０５Ｖである。図２２は、段差Ｘ（リセス部ＲＣ）を４０ｎｍ、酸化領域ＯＳの幅Ｗを２０ｎｍとした場合のシミュレーション結果である。図２２では、ゲート電圧が－１Ｖの位置に着目し、リセス部ＲＣがないＰＭＯＳの特性をＷ１として示し、リセス部ＲＣがあるＰＭＯＳの特性をＷ２として示している。これより、Ｗ１に対してＷ２は２０％向上している。
【0075】
図２３は、チャネル領域Ｃの端部側（チャネルエッジ側）におけるゲート電圧（Ｖｇｓ）に対する移動度のシミュレーション結果を示す図である。図２３では例えばＶｄ＝０．０５Ｖである。図２３は、段差Ｘ（リセス部ＲＣ）を４０ｎｍ、酸化領域ＯＳの幅Ｗを２０ｎｍとした場合のシミュレーション結果である。図２３では、ゲート電圧が－１Ｖの位置に着目し、リセス部ＲＣがないＰＭＯＳの特性をＱ１として示し、リセス部ＲＣがあるＰＭＯＳの特性をＱ２として示している。これより、Ｑ１に対してＱ２は１４％向上している。
【0076】
このように、リセス部ＲＣを形成して酸化領域ＯＳを形成することで、チャネル領域Ｃにおける移動度を向上させて、素子特性を改善することが可能となる。
【0077】
（チャネル領域周りの具体的形状）
次に、チャネル領域Ｃの周辺の具体的形状の一例について説明する。
図２４は、チャネル領域Ｃの周辺を示すＰＭＯＳの断面図である。図２５は、図２４のＰＭＯＳのゲート酸化膜ＧＯの端部周辺（図２４のＡ１）の拡大図である。
次に、チャネル領域Ｃの周辺の具体的形状の一例について説明する。
図２４は、チャネル領域Ｃの周辺を示すＰＭＯＳの断面図である。図２５は、図２４のＰＭＯＳのゲート酸化膜ＧＯの端部周辺（図２４のＡ１）の拡大図である。
【0078】
上記のように、酸化領域ＯＳは熱酸化によって形成される。図２４のＪ１（すなわち点線部分）は、エッチング工程の後であって熱酸化工程の前における表面形状を示している。この状態で、熱酸化工程が行われると、エッチング工程後の表面が酸化され、Ｌ２に示すように内部側及び外部側へ酸化領域ＯＳが広がり形成される。
【0079】
このように熱酸化工程により酸化領域ＯＳが形成されると、図２４のＢ１として示すように、段差Ｘにおけるシリコン基板Ｓｕｂの側壁はラウンド形状（凹状の曲面）となる。具体的には、段差Ｘの上段の第１面ＳＦ１と、段差Ｘの下段の第２面ＳＦ２とは、第１側壁面ＷＡ１を介して連続し、段差Ｘの上段の第１面ＳＦ１と、段差Ｘの下段の第３面ＳＦ３とは、第２側壁面ＷＡ２を介して連続することとなる。なお、第１側壁面ＷＡ１と第２側壁面ＷＡ２とは、段差Ｘにおけるシリコン基板Ｓｕｂの側壁である。そして、第１側壁面ＷＡ１と第２側壁面ＷＡ２との間の距離Ｌ１は積層方向下側（すなわち深さ方向）に向かって大きくなる。第１側壁面ＷＡ１と第２側壁面ＷＡ２と間の距離は、積層方向と直交する方向における距離である。
【0080】
例えばサイドウォール１３を形成するようにＣＶＤ等を使用した場合には、図２４のＢ１のようなラウンド形状とはならない。
【0081】
また、熱酸化工程によって、ゲート酸化膜ＧＯの端部周辺の形状は図２５に示すようになる（バーズビーク）。具体的には、ゲートＧとシリコン基板Ｓｕｂとは角がとれる。すなわち、ゲートＧとシリコン基板Ｓｕｂの間に形成されたゲート酸化膜ＧＯは、積層方向の幅（図２５のＪ２）が、積層方向と直交する方向に向かって大きくなる。このように、ゲート酸化膜ＧＯは、積層方向の幅が、端部に向かって大きくなる。
【0082】
以上説明したように、本実施形態に係る半導体装置及びその製造方法によれば、第１面ＳＦ１に対して、第２面ＳＦ２及び第３面ＳＦ３は積層方向に段差Ｘを有しており、段差Ｘにおけるシリコン基板Ｓｕｂの側壁には酸化領域ＯＳが形成されることで、チャネル領域Ｃ（例えばチャネルの中心）に対して圧縮応力を発生させることができる。これによって、チャネル領域Ｃにおける移動度が向上し、オン電流が向上する。このため、動作速度が向上する。すなわち、特別な装置を必要とするＳｉＧｅを使用しなくても、特性を向上させることが可能となる。
【0083】
本発明は、上述の実施形態のみに限定されるものではなく、発明の要旨を逸脱しない範囲において、種々変形実施が可能である。なお、各実施形態を組み合わせることも可能である。
【符号の説明】
【0084】
１０ ：半導体装置
１１ ：ＳＴＩ
１２ ：ＮＷＥＬＬ
１３ ：サイドウォール
１４ ：ＬＤＤ
１５ ：Ｈａｌｏ
１６ ：酸化膜
１７ ：ＰＷＥＬＬ
１８ ：ＳｉＮ膜
１９ ：ＬＤＤ
２０ ：Ｈａｌｏ
２１ ：ニッケル膜
２２ ：絶縁層
２３ ：コンタクト
Ｃ ：チャネル領域
Ｄ ：ドレイン
Ｇ ：ゲート
ＧＯ ：ゲート酸化膜
ＯＳ ：酸化領域
ＰＲ ：フォトレジスト
ＲＣ ：リセス部
Ｓ ：ソース
ＳＦ１ ：第１面
ＳＦ２ ：第２面
ＳＦ３ ：第３面
Ｓｕｂ ：シリコン基板
ＷＡ１ ：第１側壁面
ＷＡ２ ：第２側壁面
Ｘ ：段差
１１ ：ＳＴＩ
１２ ：ＮＷＥＬＬ
１３ ：サイドウォール
１４ ：ＬＤＤ
１５ ：Ｈａｌｏ
１６ ：酸化膜
１７ ：ＰＷＥＬＬ
１８ ：ＳｉＮ膜
１９ ：ＬＤＤ
２０ ：Ｈａｌｏ
２１ ：ニッケル膜
２２ ：絶縁層
２３ ：コンタクト
Ｃ ：チャネル領域
Ｄ ：ドレイン
Ｇ ：ゲート
ＧＯ ：ゲート酸化膜
ＯＳ ：酸化領域
ＰＲ ：フォトレジスト
ＲＣ ：リセス部
Ｓ ：ソース
ＳＦ１ ：第１面
ＳＦ２ ：第２面
ＳＦ３ ：第３面
Ｓｕｂ ：シリコン基板
ＷＡ１ ：第１側壁面
ＷＡ２ ：第２側壁面
Ｘ ：段差
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
