特許 7456376 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-03-18

(45)【発行日】2024-03-27

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/301 20060101AFI20240319BHJP

   H01L 21/28 20060101ALI20240319BHJP

   H01L 29/417 20060101ALI20240319BHJP

   H01L 29/12 20060101ALI20240319BHJP

   H01L 29/78 20060101ALI20240319BHJP

   H01L 21/336 20060101ALI20240319BHJP

   H01L 21/822 20060101ALI20240319BHJP

   H01L 27/04 20060101ALI20240319BHJP

【ＦＩ】

H01L21/78 V

H01L21/78 L

H01L21/28 301B

H01L29/50 M

H01L29/78 652T

H01L29/78 652Q

H01L29/78 653A

H01L29/78 658Z

H01L29/78 658G

H01L27/04 Z

【請求項の数】 10

(21)【出願番号】P 2020217984

(22)【出願日】2020-12-25

(65)【公開番号】P2022102918

(43)【公開日】2022-07-07

【審査請求日】2022-12-26

(73)【特許権者】

【識別番号】000241463

【氏名又は名称】豊田合成株式会社

(74)【代理人】

【識別番号】110000648

【氏名又は名称】弁理士法人あいち国際特許事務所

(74)【代理人】

【識別番号】100087723

【弁理士】

【氏名又は名称】藤谷 修

(74)【代理人】

【識別番号】100165962

【弁理士】

【氏名又は名称】一色 昭則

(74)【代理人】

【識別番号】100206357

【弁理士】

【氏名又は名称】角谷 智広

(72)【発明者】

【氏名】村上 信吾

(72)【発明者】

【氏名】村上 倫章

(72)【発明者】

【氏名】松谷 哲也

【審査官】渡井 高広

(56)【参考文献】

【文献】特開２００１－１７６８２３（ＪＰ，Ａ）

【文献】国際公開第２０２０／０６６４０８（ＷＯ，Ａ１）

【文献】特開２００１－２８４２９０（ＪＰ，Ａ）

【文献】特開２００３－２７３４０３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３０１

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２９／４１７

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／８２２

(57)【特許請求の範囲】

【請求項1】

III族窒化物半導体からなる基板上にIII族窒化物半導体からなる半導体層を有し、前記基板の裏面に裏面電極を有したウェハをチップ分離する工程を有した半導体装置の製造方法において、
前記裏面電極の厚さは１μｍ以上であり、
チップ分離を予定しているラインに沿って前記半導体層の表面に第１の割り溝を形成する工程と、
前記第１の割り溝の底面に、前記第１の割り溝よりも幅の狭い第２の割り溝を形成する第２の割り溝形成工程と、
ブレーキングによって前記基板および前記半導体層を前記チップごとに分割する基板分割工程と、
前記第１の割り溝に沿って前記半導体層側から押圧することにより前記裏面電極を前記チップごとに分割する裏面電極分割工程と、
を有し、
前記第１の割り溝の深さは、４μｍ以上８μｍ以下とし、
前記第１の割り溝の幅は、８０μｍ以上１００μｍ以下とし、
前記第２の割り溝の深さは、０．２μｍ以上０．５μｍ以下とし、
前記第１の割り溝形成領域における前記半導体層と前記基板の厚さの合計は、３２４μｍ以下とする、
ことを特徴とする半導体装置の製造方法。

【請求項2】

前記半導体層は、ｐｎ接合界面を有し、前記第１の割り溝は、前記ｐｎ接合界面よりも深くする、ことを特徴とする請求項１に記載の半導体装置の製造方法。

【請求項3】

前記半導体層は、複数のｐｎ接合界面を有し、前記第１の割り溝は、複数の前記ｐｎ接合界面のうち最も深い前記ｐｎ接合界面よりも深くする、請求項１に記載の半導体装置の製造方法。

【請求項4】

前記半導体層は、
前記基板上に形成されたｎ型のＩＩＩ族窒化物半導体からなるドリフト層と、
前記ドリフト層上に形成されたｐ型のＩＩＩ族窒化物半導体からなるボディ層と、
前記ボディ層上に形成されたｎ型のＩＩＩ族窒化物半導体からなるソースコンタクト層と、を有し、
前記第１の割り溝は、前記ドリフト層と前記ボディ層の界面よりも深くする、請求項３に記載の半導体装置の製造方法。

【請求項5】

III族窒化物半導体からなる基板上にIII族窒化物半導体からなる半導体層を有し、前記基板の裏面に裏面電極を有したウェハをチップ分離する工程を有した半導体装置の製造方法において、
チップ分離を予定しているラインに沿って前記半導体層の表面に第１の割り溝を形成する工程と、
前記第１の割り溝の底面に、前記第１の割り溝よりも幅の狭い第２の割り溝を形成する第２の割り溝形成工程と、
ブレーキングによって前記基板および前記半導体層を前記チップごとに分割する基板分割工程と、
前記第１の割り溝に沿って前記半導体層側から押圧することにより前記裏面電極を前記チップごとに分割する裏面電極分割工程と、
を有し、
前記半導体層は、複数のｐｎ接合界面を有し、前記第１の割り溝は、複数の前記ｐｎ接合界面のうち最も深い前記ｐｎ接合界面よりも深くする、半導体装置の製造方法。

【請求項6】

前記第１の割り溝の深さは、１．５μｍ以上とする、請求項５に記載の半導体装置の製造方法。

【請求項7】

前記第１の割り溝形成領域における前記半導体層と前記基板の厚さの合計は、３２９．５μｍ以下とする、請求項５に記載の半導体装置の製造方法。

【請求項8】

前記半導体層は、
前記基板上に形成されたｎ型のＩＩＩ族窒化物半導体からなるドリフト層と、
前記ドリフト層上に形成されたｐ型のＩＩＩ族窒化物半導体からなるボディ層と、
前記ボディ層上に形成されたｎ型のＩＩＩ族窒化物半導体からなるソースコンタクト層と、を有し、
前記第１の割り溝は、前記ドリフト層と前記ボディ層の界面よりも深くする、請求項５から請求項７までのいずれか１項に記載の半導体装置の製造方法。

【請求項9】

前記裏面電極の厚さは、１μｍ以上である、請求項５から請求項８までのいずれか１項に記載の半導体装置の製造方法。

【請求項10】

前記半導体装置は、トレンチゲート構造の縦型ＭＩＳＦＥＴであり、前記裏面電極はドレイン電極である、請求項５から請求項９までのいずれか１項に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の製造方法に関するものであり、特にチップに分割する方法に関するものである。

【背景技術】

【0002】

半導体装置の作製では、基板上に素子構造を形成した後、ウェハを各チップに分離する工程が必要となる。

【0003】

特許文献１には、サファイア基板上にIII 族窒化物半導体層を有したウェハをチップ分離する方法が記載されている。詳細には、エッチングによってIII 族窒化物半導体層を除去して第１の割り溝を線状に形成し、その第１の割り溝の上からスクライブによってサファイア基板に達する以上の深さ、かつ第１の割り溝よりも狭い幅で第２の割り溝を線状に形成し、その後に第２の割り溝に沿ってウェハを分割することが記載されている。

【0004】

特許文献２には、ＳｉＣ基板上にＳｉＣ層を有し、ＳｉＣ基板裏面に電極を有したウェハをチップ分離してショットキーダイオードなどの素子を作製することが記載されている。ここでチップ分離は、ＳｉＣ層からＳｉＣ基板まで至る溝を設け、その溝に沿って分割することが記載されている。

【先行技術文献】

【特許文献】

【0005】

【文献】特開平７－１４２７６３号公報

【文献】特開２００４－２２８７８号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかし、ＧａＮ基板上にIII 族窒化物半導体層を有し、ＧａＮ基板裏面の全面に裏面電極を有したウェハについて、特許文献１、２の方法でチップ分離をすると、裏面電極が割れない場合があり、ウェハを押圧して裏面電極を分割する作業が必要であった。その押圧の際、隣接するチップ同士が干渉し、素子領域に割れや欠けが発生してしまう問題があった。素子領域の割れや欠けは、ｐｎ接合界面にかかってしまう可能性が高く、リーク不良となる可能性が高かった。

【0007】

そこで本発明の目的は、III 族窒化物半導体からなる基板上にIII 族窒化物半導体層を有し、基板裏面の全面に裏面電極を有したウェハのチップ分離において、素子領域の割れや欠けを抑制することである。

【課題を解決するための手段】

【0008】

本発明は、III族窒化物半導体からなる基板上にIII族窒化物半導体からなる半導体層を有し、基板の裏面に裏面電極を有したウェハをチップ分離する工程を有した半導体装置の製造方法において、裏面電極の厚さは１μｍ以上であり、チップ分離を予定しているラインに沿って半導体層の表面に第１の割り溝を形成する工程と、第１の割り溝の底面に、第１の割り溝よりも幅の狭い第２の割り溝を形成する第２の割り溝形成工程と、ブレーキングによって基板および半導体層をチップごとに分割する基板分割工程と、第１の割り溝に沿って半導体層側から押圧することにより裏面電極をチップごとに分割する裏面電極分割工程と、を有し、第１の割り溝の深さは、４μｍ以上８μｍ以下とし、第１の割り溝の幅は、８０μｍ以上１００μｍ以下とし、第２の割り溝の深さは、０．２μｍ以上０．５μｍ以下とし、第１の割り溝形成領域における半導体層と基板の厚さの合計は、３２４μｍ以下とする、ことを特徴とする半導体装置の製造方法である。

【0009】

また、本発明は、III族窒化物半導体からなる基板上にIII族窒化物半導体からなる半導体層を有し、前記基板の裏面に裏面電極を有したウェハをチップ分離する工程を有した半導体装置の製造方法において、チップ分離を予定しているラインに沿って前記半導体層の表面に第１の割り溝を形成する工程と、前記第１の割り溝の底面に、前記第１の割り溝よりも幅の狭い第２の割り溝を形成する第２の割り溝形成工程と、ブレーキングによって前記基板および前記半導体層を前記チップごとに分割する基板分割工程と、前記第１の割り溝に沿って前記半導体層側から押圧することにより前記裏面電極を前記チップごとに分割する裏面電極分割工程と、を有し、前記半導体層は、複数のｐｎ接合界面を有し、前記第１の割り溝は、複数の前記ｐｎ接合界面のうち最も深い前記ｐｎ接合界面よりも深くする、半導体装置の製造方法である。

【0010】

本発明の半導体装置の製造方法において、半導体層がｐｎ接合界面を有する場合、第１の割り溝は、ｐｎ接合界面よりも深くするとよい。

【0011】

第１の割り溝の深さは、５μｍ以上とすることが好ましい。

【0012】

また、第１の割り溝形成領域における半導体層と基板の厚さの合計は、３２４μｍ以下とすることが好ましい。

【0013】

第１の割り溝の幅は、８０μｍ以上とすることが好ましい。

【0014】

裏面電極の厚さは、１μｍ以上であることが好ましい。

【0015】

第２の割り溝の深さは、０．２μｍ以上とすることが好ましい。

【0016】

また、本発明は、III 族窒化物半導体からなる基板上にIII 族窒化物半導体からなる半導体層を有し、基板の裏面に裏面電極を有した半導体装置において、半導体装置の外周に位置し、半導体層表面からの深さが１．５μｍ以上の第１の割り溝と、第１の割り溝よりも外側であって半導体装置の側端面に接して位置し、第１の割り溝の底面から所定深さの第２の割り溝と、を有することを特徴とする半導体装置である。

【0017】

また、本発明は、III 族窒化物半導体からなる基板上にIII 族窒化物半導体からなる半導体層を有し、基板の裏面に裏面電極を有した半導体装置において、半導体装置の外周に位置し、半導体層表面から所定深さの第１の割り溝と、第１の割り溝よりも外側であって半導体装置の側端面に接して位置し、第１の割り溝の底面から所定深さの第２の割り溝と、を有し、第１の割り溝形成領域における半導体層と基板の厚さの合計は、３２９．５μｍ以下である、ことを特徴とする半導体装置である。

【発明の効果】

【0018】

本発明によれば、裏面電極を分割する押圧の際、隣接するチップ同士の干渉が抑制される。そのため、素子領域の割れや欠けを抑制することができる。

【図面の簡単な説明】

【0019】

【図1】実施例１の半導体装置の構成を示した図。

【図2】実施例１の半導体装置の外周部分の構成を示した図。

【図3】実施例１の半導体装置の製造工程を示した図。

【図4】実施例１の半導体装置の製造工程を示した図。

【図5】第１の割り溝１６０の深さと不良率の関係を示したグラフ。

【図6】第１の割り溝１６０形成領域における半導体層１８０および基板１１０の厚さの合計と不良率の関係を示したグラフ。

【発明を実施するための形態】

【0020】

以下、本発明の具体的な実施例について図を参照に説明するが、本発明は実施例に限定されるものではない。

【実施例1】

【0021】

図１は、実施例１の半導体装置の構成を示した図である。実施例１の半導体装置は、トレンチ構造の縦型ＦＥＴであり、図１では単位セル分の構造を示している。図１のように、実施例１の半導体装置は、トレンチゲート構造の縦型ＭＩＳＦＥＴであり、基板１１０と、ドリフト層１２０と、ボディ層１３０と、ソースコンタクト層１４０と、トレンチＴ１と、リセスＲ１と、ゲート絶縁膜Ｆ１と、ゲート電極Ｇ１と、ソース電極Ｓ１と、ボディ電極Ｂ１と、ドレイン電極Ｄ１と、保護膜１５０を有している。以下、ドリフト層１２０、ボディ層１３０、ソースコンタクト層１４０をまとめて半導体層１８０と呼ぶことがある。

【0022】

基板１１０は、Ｓｉドープのｎ－ＧａＮからなる基板である。基板１１０のＳｉ濃度は１×１０¹⁷～１×１０²⁰／ｃｍ³ であり、たとえば１×１０¹⁸／ｃｍ³ である。基板１１０の厚さは、たとえば３２０μｍである。基板１１０の厚さを３５０μｍ以下とすることで、チップ分離を容易にしている。

【0023】

ドリフト層１２０は、基板１１０上に積層されたＳｉドープのｎ－ＧａＮ層である。ドリフト層１２０の厚さは１～２０μｍであり、たとえば９μｍである。ドリフト層１２０のＳｉ濃度は、１×１０¹⁵～２×１０¹⁶／ｃｍ³ であり、たとえば１×１０¹⁵／ｃｍ³ である。

【0024】

ボディ層１３０は、ドリフト層１２０上に積層されたＭｇドープのｐ－ＧａＮ層である。ボディ層１３０の厚さは０．５～５μｍであり、たとえば０．６μｍである。ボディ層１３０のＭｇ濃度は１×１０¹⁷～５×１０¹⁹／ｃｍ³ であり、たとえば６×１０¹⁸／ｃｍ³ である。

【0025】

ソースコンタクト層１４０は、ボディ層１３０上に積層されたＳｉドープのｎ－ＧａＮ層である。ソースコンタクト層１４０の厚さは、０．１～１μｍであり、たとえば０．４μｍである。ソースコンタクト層１４０のＳｉ濃度は、１×１０¹⁸～１×１０¹⁹／ｃｍ³ であり、たとえば３×１０¹⁸／ｃｍ³ である。

【0026】

トレンチＴ１は、ソースコンタクト層１４０表面の所定位置に形成された溝であり、ソースコンタクト層１４０およびボディ層１３０を貫通してドリフト層１２０に達する深さである。トレンチＴ１の底面にはドリフト層１２０が露出し、トレンチＴ１の側面にはドリフト層１２０、ボディ層１３０、ソースコンタクト層１４０が露出する。このトレンチＴ１の側面に露出するボディ層１３０の側面が、実施例１のＦＥＴのチャネルとして動作する領域である。

【0027】

ゲート絶縁膜Ｆ１は、トレンチＴ１の底面、側面、ソースコンタクト層１４０表面（ソース電極Ｓ１の形成領域は除く）にわたって連続して膜状に設けられている。ゲート絶縁膜Ｆ１は、ＳｉＯ₂ からなる。ゲート絶縁膜Ｆ１の厚さは、たとえば８０ｎｍである。

【0028】

ゲート電極Ｇ１は、ゲート絶縁膜Ｆ１を介して、トレンチＴ１の底面、側面、上面に連続して膜状に設けられている。ゲート電極Ｇ１は、ＴｉＮからなる。

【0029】

リセスＲ１は、ソースコンタクト層１４０表面の所定位置に設けられた溝であり、ソースコンタクト層１４０を貫通してボディ層１３０に達する深さである。リセスＲ１の底面にはボディ層１３０が露出し、側面にはボディ層１３０、ソースコンタクト層１４０が露出する。

【0030】

ボディ電極Ｂ１は、リセスＲ１の底面に設けられていて、リセスＲ１底面に露出するボディ層１３０に接している。ボディ電極Ｂ１は、Ｎｉからなる。

【0031】

ソース電極Ｓ１は、ボディ電極Ｂ１上、ソースコンタクト層１４０上にわたって連続的に設けられている。ソース電極Ｓ１は、Ｔｉ／Ａｌからなる。ここで「／」は積層を示し、Ａ／ＢはＡ、Ｂの順に積層した構造であることを示す。以下、材料の説明において同様である。

【0032】

ドレイン電極（裏面電極）Ｄ１は、基板１１０の裏面に設けられている。ドレイン電極Ｄ１は、ソース電極Ｓ１と同一材料であり、Ｔｉ／ＡｌＳｉ／Ｔｉ／ＴｉＮ／Ｔｉ／Ｎｉ／Ａｇからなる。厚さは順に、０．０３μｍ、０．３μｍ、０．０２μｍ、１μｍ、０．０２μｍ、０．５μｍ、２μｍである。このように、ドレイン電極Ｄ１は１μｍ以上の厚さを有している。

【0033】

保護膜１５０は、半導体装置の上面全面にわたって設けられている。つまり、ゲート電極Ｇ１上、ソース電極Ｓ１上、およびソースコンタクト層１４０上に連続的に設けられている。保護膜１５０のうち所定の領域にはゲート電極Ｇ１、ソース電極Ｓ１を露出させる孔（図示しない）が設けられており、その孔を介して保護膜１５０上に設けられた配線電極（図示しない）とゲート電極Ｇ１、ソース電極Ｓ１が接続されている。保護膜１５０は、ＳｉＮからなる。厚さは１μｍである。

【0034】

半導体装置の外周には、図２に示すように、ウェハのチップ分離のために設けられた第１の割り溝１６０と、第２の割り溝１７０が残存しており、階段状の段差となっている。第１の割り溝１６０は、保護膜１５０表面から半導体層１８０に達する深さの段差である。また、第１の割り溝１６０は、基板１１０表面に平行な面である底面と、底面に角度を成す側面とを有した四角形状の断面形状である。また、第２の割り溝１７０は、第１の割り溝１６０よりも外側であり、半導体装置の側端面に接して位置し、第１の割り溝１６０の底面から所定の深さの段差である。また第２の割り溝１７０は、底面を有さず、基板１１０表面に角度を成す側面のみを有した直角三角形状の断面形状である。第１の割り溝１６０および第２の割り溝１７０の深さや幅については後述する。

【0035】

次に、実施例１の半導体装置の製造工程について、図３、４を参照に説明する。なお、図３、４では半導体装置の外周付近のみを図示することとする。

【0036】

まず、基板１１０上に、ＭＯＣＶＤ法によって、ドリフト層１２０、ボディ層１３０、ソースコンタクト層１４０を順に積層して半導体層１８０を形成する（図３（ａ）参照）。ＭＯＣＶＤ法において、窒素源は、アンモニア、Ｇａ源は、トリメチルガリウム（Ｇａ（ＣＨ₃ ）₃ ：ＴＭＧ）、ｎ型ドーパントガスは、シラン（ＳｉＨ₄ ）、ｐ型ドーパントガスは、シクロペンタジエニルマグネシウム（Ｍｇ（Ｃ₅ Ｈ₅ ）₂ ：ＣＰ₂ Ｍｇ）である。キャリアガスは水素である。

【0037】

次に、ソースコンタクト層１４０表面の所定位置をドライエッチングすることで、トレンチＴ１およびリセスＲ１を形成する。トレンチＴ１の形成後にリセスＲ１を形成してもよいし、リセスＲ１の形成後にトレンチＴ１を形成してもよい。ドライエッチングには、塩素系ガスを用いる。たとえば、Ｃｌ₂ 、ＳｉＣｌ₄ 、ＣＣｌ₄ 、ＢＣｌ₃ である。また、ドライエッチングは、ＩＣＰエッチングなど任意の方式を用いることができる。

【0038】

次に、トレンチＴ１の底面、側面、およびソースコンタクト層１４０表面に連続して、ＡＬＤ法によってＳｉＯ₂ からなるゲート絶縁膜Ｆ１を形成する。ＡＬＤ法を用いることで、トレンチＴ１による段差があっても均一な厚さに形成することができる。なお、実施例１では段差被覆性の高さからＡＬＤ法を用いてゲート絶縁膜Ｆ１を形成しているが、スパッタやＣＶＤ法などによって形成してもよい。

【0039】

次に、リフトオフ法を用いて、ボディ電極Ｂ１、ソース電極Ｓ１、ゲート電極Ｇ１を形成する。

【0040】

次に、半導体層１８０、ゲート電極Ｇ１、ソース電極Ｓ１の上面にわたって保護膜１５０を形成する。そして、保護膜１５０のうち、第１の割り溝１６０を形成する領域、ゲート電極Ｇ１上部の領域、およびソース電極Ｓ１上部の領域をエッチングにより除去する（図３（ｂ）参照）。第１の割り溝１６０を形成する領域には半導体層１８０表面が露出する。次に、保護膜１５０上に配線電極（図示しない）を形成し、配線電極とゲート電極Ｇ１、ソース電極Ｓ１を接続する。

【0041】

次に、保護膜１５０に覆われていない半導体層１８０表面をドライエッチングし、第１の割り溝１６０を形成する（図３（ｃ）参照）。第１の割り溝１６０のパターンは、チップ分離を予定しているラインに沿ったパターンであり、格子状のパターンである。エッチングガスは、たとえばＣｌ₂ である。

【0042】

第１の割り溝１６０の深さ（半導体層１８０表面からの深さ）は、１．５μｍ以上とする。チップ分離時の半導体層１８０の割れや欠けの発生率は、１．５μｍ以上で低下していくためである。好ましくは４μｍ以上である。第１の割り溝１６０の深さが大きくなるほどチップ分離時の半導体層１８０の割れや欠けの発生率は低減していくが、４μｍ以上であれば大きく低減することができる。特に好ましくは、５μｍ以上である。深さ５μｍ以上で発生率はおよそ下げ止まり、ウェハごとの発生率のばらつきも低減するためである。このように第１の割り溝１６０の深さを設定することで、チップ分離時の半導体層１８０の割れや欠けを抑制することができ、割れや欠けの発生のばらつきも抑制することができる。

【0043】

また、第１の割り溝１６０の深さは、８μｍ以下とすることが好ましい。第１の割り溝１６０の深さを８μｍ以下とすることで、チップ分離時の割れや欠けを抑制しつつ、第１の割り溝１６０の形成時間を短縮することができる。より好ましくは６μｍ以下である。

【0044】

第１の割り溝１６０の深さを１．５μｍ以上とすることに替えて、あるいは加えて、第１の割り溝１６０の領域における半導体層１８０および基板１１０の厚さの合計を、３２９．５μｍ以下としてもよい。この場合も、同様に割れや欠けを抑制することができる。より好ましくは３２７μｍ以下、さらに好ましくは３２４μｍ以下である。

【0045】

第１の割り溝１６０の幅は、８０μｍ以上とすることが好ましい。８０μｍ以上とすることで、チップ分離をより容易に行うことができる。ただし、第１の割り溝１６０の幅が広くなるほど１ウェハ当たりから取れるチップの個数が少なくなるため、第１の割り溝１６０の幅は１００μｍ以下が好ましい。

【0046】

次に、基板１１０の裏面全面に、スパッタや蒸着によってドレイン電極Ｄ１を形成する（図３（ｄ）参照）。なお、実施例１では、第１の割り溝１６０形成後、第２の割り溝１７０形成前にドレイン電極Ｄ１を形成しているが、第１の割り溝１６０形成前にドレイン電極Ｄ１を形成してもよいし、第２の割り溝１７０形成後にドレイン電極Ｄ１を形成してもよい。

【0047】

次に、第１の割り溝１６０の底面に、その第１の割り溝１６０の延伸方向に沿って第２の割り溝１７０を形成する（図４（ａ）参照）。第２の割り溝１７０は、たとえばスクライブによって形成し、第２の割り溝１７０の断面形状は二等辺三角形状となる。

【0048】

ここで、第１の割り溝１６０の深さを１．５μｍ以上としているため、第２の割り溝１７０形成時に発生するクラックを浅くすることができ、ＧａＮ表面に加わる外力を緩和することができる。その結果、ＧａＮ表面のダメージ層を軽減することができる。

【0049】

第２の割り溝１７０の深さ（第１の割り溝１６０底面からの深さ）は、０．２μｍ以上が好ましい。後工程のブレーキングにおいてチップが未分割となるのをより抑制することができる。また、第２の割り溝１７０の深さは、０．５μｍ以下が好ましい。第２の割り溝１７０が深くなると、ソースコンタクト層１４０表面に割れや欠けが生じる可能性があるためである。

【0050】

また、第２の割り溝１７０の幅は、第１の割り溝１６０の幅よりも狭く、かつスクライブ時に刃が第１の割り溝１６０や保護膜１５０に当たらない範囲であれば任意である。たとえば、６０～８０μｍである。

【0051】

次に、基板１１０裏面側から第２の割り溝１７０に沿ってブレーキングブレードを押し当てて、基板１１０および半導体層１８０をチップごとに分割する。ここで、ドレイン電極Ｄ１は金属であるため延性があり、実施例１のように厚さが１μｍ以上の場合にはブレーキングで分割することができず、連続したままの状態である（図４（ｂ）参照）。

【0052】

次に、ウェハを半導体層１８０側から第２の割り溝１７０に沿って押圧することで、ドレイン電極Ｄ１をチップごとに分割する（図４（ｃ）参照）。ここで、実施例１では第１の割り溝１６０の深さを１．５μｍ以上としていることから、押圧時に隣接するチップ同士が干渉することは抑制されている。また、第２の割り溝１７０形成時のＧａＮ表面のダメージ層が軽減されているため、干渉したとしても割れや欠けが生じる範囲を小さくすることができる。

【0053】

以上のように、実施例１の半導体装置の製造方法によれば、チップ分離時のチップの割れや欠けを抑制することができる。

【0054】

次に、実施例１の半導体装置の製造方法に関する実験結果を説明する。

【0055】

（実験１）
図５は、第１の割り溝１６０の深さと不良率の関係を示したグラフであり、図６は、基板１１０の裏面から第１の割り溝１６０底面までの厚さと不良率の関係を示したグラフである。第１の割り溝１６０の深さは、ソースコンタクト層１４０表面からの深さである。不良率は、未分割のもの、第２の割り溝１７０から外れた場所で分割されたもの、チップ分離によってエピタキシャル層（ドリフト層１２０、ボディ層１３０、ソースコンタクト層１４０）に割れや欠けが生じたものを不良として、チップ全体に対する不良のチップの割合を示す。割れや欠けは、顕微鏡を用いて目視により確認した。グラフ中、丸印は各ウェハごとの不良率を示し、×印は平均値を示している。第２の割り溝１７０形成のスクライブの荷重は４０ｇ、チップ分離のブレーキングの食い込み量は７０μｍとした。

【0056】

図５のように、第１の割り溝１６０の深さがおよそ１．５μｍ以上で不良率が低下していくことがわかった。また、第１の割り溝１６０の深さが４μｍ以上で不良率は大きく低下することがわかった。また、第１の割り溝１６０の深さが５μｍ以上で不良率のばらつきがほぼなくなり、不良率は１０％以下に抑えられることがわかった。この結果から、第１の割り溝１６０の深さは１．５μｍ以上とするのがよく、好ましくは４μｍ以上、さらに好ましくは５μｍ以上であることがわかった。

【0057】

また、図６のように、第１の割り溝１６０の領域における半導体層１８０および基板１１０の厚さの合計が３２９．５μｍ以下で不良率が低下していくことがわかった。また、３２７μｍ以下で不良率は大きく低下することがわかった。また、３２４μｍ以下で不良率のばらつきがほぼなくなり、不良率を１０％以下に抑えられることがわかった。この結果から、第１の割り溝１６０の領域における半導体層１８０および基板１１０の厚さの合計は３２９．５μｍ以下とするのがよく、好ましくは３２７μｍ以下、さらに好ましくは３２４μｍ以下であることがわかった。

【0058】

なお、実施例１の半導体装置はＦＥＴであったが、本発明は裏面電極を有する構造であればＦＥＴ以外の半導体装置にも適用することができる。たとえば、ｐｎダイオード、ＩＧＢＴ、ＨＦＥＴなどにも適用することができる。

【0059】

ｐｎ接合界面を有する半導体装置の場合、第１の割り溝１６０の深さは、ｐｎ接合界面よりも深くすることが好ましい。ｐｎ接合界面が複数存在する場合には、最も深い位置のｐｎ接合界面よりも深くすることが好ましい。チップ分離時のエピタキシャル層の割れや欠けがｐｎ接合界面にかかる可能性が低くなり、半導体装置の不良をさらに抑制することができる。実施例１では、ドリフト層１２０とボディ層１３０の界面、およびボディ層１３０とソースコンタクト層１４０の界面にｐｎ接合界面が生じているが、ドリフト層１２０とボディ層１３０の界面よりも第１の割り溝１６０を深くするとよい。

【0060】

また、本発明は、裏面電極の厚さがどのような値でも適用できるが、１μｍ以上の厚さである場合に好適である。裏面電極の厚さが１μｍ以上である場合、ブレーキングによって裏面電極を分割することが困難であり、押圧によって裏面電極を分割する必要があるが、本発明を用いれば、その押圧の際のチップの割れや欠けを効果的に抑制できる。特に裏面電極の厚さが４μｍ以上の場合に好適である。

【0061】

また、実施例１の半導体装置は基板材料としてＧａＮを用いているが、本発明はIII 族窒化物半導体であれば適用でき、たとえばＡｌＧａＮ、ＡｌＮ、ＩＮＧａＮ、ＡｌＧａＩＮなどからなる基板でもよい。

【産業上の利用可能性】

【0062】

本発明は、基板裏面に電極を有した各種半導体装置の製造に適用できる。

【符号の説明】

【0063】

１１０：基板
１２０：ドリフト層
１３０：ボディ層
１４０：ソースコンタクト層
１５０：保護膜
１６０：第１の割り溝
１７０：第２の割り溝
Ｆ１：ゲート絶縁膜
Ｇ１：ゲート電極
Ｓ１：ソース電極
Ｂ１：ボディ電極
Ｄ１：ドレイン電極
Ｔ１：トレンチ
Ｒ１：リセス

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】