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▶ チャンシン メモリー テクノロジーズ インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-03-18
(45)【発行日】2024-03-27
(54)【発明の名称】半導体構造及びその製造方法
(51)【国際特許分類】
H10B 12/00 20230101AFI20240319BHJP
H01L 29/786 20060101ALI20240319BHJP
H01L 21/822 20060101ALI20240319BHJP
H01L 27/04 20060101ALI20240319BHJP
【ＦＩ】
H10B12/00 671A
H10B12/00 671C
H10B12/00 621Z
H10B12/00 651
H01L29/78 618B
H01L29/78 626A
H01L29/78 613B
H01L27/04 C
【請求項の数】
16
(21)【出願番号】P 2022548072
(86)(22)【出願日】2021-09-24
(65)【公表番号】
(43)【公表日】2023-09-04
(86)【国際出願番号】 CN2021120429
(87)【国際公開番号】W WO2023284123
(87)【国際公開日】2023-01-19
【審査請求日】2022-08-05
(31)【優先権主張番号】202110807121.7
(32)【優先日】2021-07-16
(33)【優先権主張国・地域又は機関】CN
(73)【特許権者】
【識別番号】522246670
【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド
【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．
(74)【代理人】
【識別番号】100205659
【弁理士】
【氏名又は名称】齋藤 拓也
(74)【代理人】
【識別番号】100185269
【弁理士】
【氏名又は名称】小菅 一弘
(72)【発明者】
【氏名】シャオ デユアン
(72)【発明者】
【氏名】チャン リーシア
【審査官】小山 満
(56)【参考文献】
【文献】特開平０７－３２１２２８（ＪＰ，Ａ）
【文献】特開２０１７－１６８６２３（ＪＰ，Ａ）
【文献】国際公開第９９／０６６５５８（ＷＯ，Ａ１）
【文献】特開平０７－０９９３１１（ＪＰ，Ａ）
【文献】特開２０１７－０５９６０７（ＪＰ，Ａ）
【文献】米国特許第０５６２７３９０（ＵＳ，Ａ）
【文献】米国特許第０９６９８２７２（ＵＳ，Ｂ１）
【文献】米国特許第０６５４４８３４（ＵＳ，Ｂ１）
【文献】米国特許第０５９９４７３５（ＵＳ，Ａ）
【文献】米国特許出願公開第２０１７／００７７２３０（ＵＳ，Ａ１）
【文献】特開２０１０－０３４１９８（ＪＰ，Ａ）
【文献】特開２００６－２１６６４９（ＪＰ，Ａ）
【文献】特開２０１５－１１１６６３（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ １２／００
Ｈ０１Ｌ ２９／７８６
Ｈ０１Ｌ ２７／０４
Ｈ０１Ｌ ２１／８２２
(57)【特許請求の範囲】
【請求項1】
半導体構造であって、基板と、前記基板上に位置するストレージユニットと、を含み、前記ストレージユニットは、
第１誘電体層および前記第１誘電体層内に位置する金属ビット線であって、前記第１誘電体層は、前記金属ビット線の表面を露出する、第１誘電体層および前記第１誘電体層内に位置する金属ビット線と、
前記金属ビット線の表面の一部に位置し、前記金属ビット線に向かう底面が前記金属ビット線に電気的に接続される半導体チャネルと、
前記半導体チャネルの一部のエリアを取り囲んで配置されるワード線と、
前記金属ビット線と前記ワード線との間に位置し、且つ前記ワード線における前記基板から離れる一側にも位置する第２誘電体層と、
前記半導体チャネルにおける前記金属ビット線から離れる上面に積層して配置される第１下部電極層及び第２下部電極層であって、前記第１下部電極層は、前記半導体チャネルの上面と接触する、第１下部電極層及び第２下部電極層と、
前記第２下部電極層の上面に位置し、且つ前記第１下部電極層及び前記第２下部電極層を取り囲む上部電極層と、
前記上部電極層と前記第１下部電極層との間に位置し、且つ前記上部電極層と前記第２下部電極層との間にも位置するキャパシタ誘電体層と、を含み、
前記第１下部電極層と、前記第２下部電極層と、前記キャパシタ誘電体層と、前記上部電極層とがキャパシタを構成し、前記半導体構造に、前記金属ビット線の延在方向において複数の前記キャパシタが含まれ、隣接するキャパシタの上部電極層は、互いに隔離される、
前記半導体構造。
【請求項2】
前記基板上の前記第２下部電極層の底面の正投影は、前記基板上の前記第１下部電極層の上面の正投影内に位置する、請求項１に記載の半導体構造。
【請求項3】
前記キャパシタ誘電体層は、前記第２下部電極層の上面と側面を覆い、且つ、前記第１下部電極層の側面及び前記第２下部電極層が露出する前記第１下部電極層の上面を覆う、請求項１に記載の半導体構造。
【請求項4】
前記キャパシタ誘電体層は、前記第１下部電極層の側面を覆う第１キャパシタ誘電体層と、
前記第２下部電極層が露出する前記第１下部電極層の上面を覆う第２キャパシタ誘電体層と、
前記第２下部電極層の上面及び側面を覆う第３キャパシタ誘電体層と、を含み、
前記第１キャパシタ誘電体層と前記第２キャパシタ誘電体層は、一体成型される構造である、
請求項１に記載の半導体構造。
【請求項5】
前記キャパシタ誘電体層は更に、前記第１キャパシタ誘電体層の底面に接続され、且つ前記基板の表面に垂直である前記第１下部電極層の軸から離れる方向に延びる第４キャパシタ誘電体層を含み、前記上部電極層は、前記第４キャパシタ誘電体層の表面にも位置し、
前記第４キャパシタ誘電体層と前記第１キャパシタ誘電体層は、一体成型される構造である、
請求項４に記載の半導体構造。
【請求項6】
前記第２キャパシタ誘電体層は、前記第１キャパシタ誘電体層の上面にも位置し、且つ、前記基板の表面に垂直である前記第２下部電極層の軸から離れる方向に延びる請求項４に記載の半導体構造。
【請求項7】
前記上部電極層は、前記第１下部電極層を取り囲み、且つ、前記第１キャパシタ誘電体層の側面に位置する第１上部電極層と、
前記第２下部電極層を取り囲み、前記第３キャパシタ誘電体層の表面に位置し、且つ底面は前記第１上部電極層の上面と接触する第２上部電極層と、を含む、
請求項４に記載の半導体構造。
【請求項8】
前記キャパシタ誘電体層の材料の比誘電率は、前記第２誘電体層の材料の比誘電率より大きい、請求項１に記載の半導体構造。
【請求項9】
前記半導体構造は、前記基板上に積層して配置された少なくとも２つの前記ストレージユニットを含む、請求項１に記載の半導体構造。
【請求項10】
前記半導体チャネルの材料は、ＩＧＺＯ、ＩＷＯ、又はＩＴＯのうちの少なくとも１つ又は複数を含み、前記半導体チャネルは、ＪＬＴ（ｊｕｎｃｔｉｏｎｌｅｓｓ ｔｒａｎｓｉｓｔｏｒ）のチャネルを構成する、
請求項１に記載の半導体構造。
【請求項11】
前記基板から前記金属ビット線に指す方向で、前記半導体チャネルは、順に配列される第１ドープ領域と、チャネル領域と、第２ドープ領域と、を含み、前記第１ドープ領域は、前記金属ビット線に電気的に接続され、
前記ワード線は、前記チャネル領域を取り囲んで配置され、
前記第１下部電極層は、前記第２ドープ領域における前記チャネル領域から離れる一側と接触する、
請求項１に記載の半導体構造。
【請求項12】
前記ワード線は、前記半導体チャネルの側壁の表面の全部を取り囲むゲート誘電体層と、
前記半導体チャネルの一部のエリアを取り囲んで配置されるゲート導電層と、を含み、
前記ゲート誘電体層は、前記半導体チャネルと前記ゲート導電層との間に位置する、
請求項１に記載の半導体構造。
【請求項13】
半導体構造の製造方法であって、基板を提供することと、
前記基板上にストレージユニットを形成することと、を含み、
前記ストレージユニットを形成するプロセスステップは、
第１誘電体層及び前記第１誘電体層内に位置する金属ビット線を提供することであって、前記第１誘電体層は、前記金属ビット線の表面を露出することと、
半導体チャネルを形成することであって、前記半導体チャネルは、前記金属ビット線の表面の一部に位置し、前記半導体チャネルにおける前記金属ビット線に向かう底面が前記金属ビット線に電気的に接続されることと、
ワード線を形成することであって、前記ワード線は、前記半導体チャネルの一部のエリアを取り囲んで配置されることと、
第２誘電体層を形成することであって、前記第２誘電体層は、前記金属ビット線と前記ワード線との間に位置し、且つ前記ワード線における前記基板から離れる一側にも位置することと、
第１下部電極層を形成することであって、前記第１下部電極層は、前記半導体チャネルの上面と接触することと、
第２下部電極層を形成することであって、前記第２下部電極層は、前記第１下部電極層の上面に位置することと、
上部電極層を形成することであって、前記上部電極層は、前記第２下部電極層の上面に位置し、且つ前記第１下部電極層及び前記第２下部電極層を取り囲むことと、
キャパシタ誘電体層を形成することであって、前記キャパシタ誘電体層は、前記上部電極層と前記第１下部電極層との間に位置し、且つ前記上部電極層と前記第２下部電極層との間にも位置することと、を含み、
前記第１下部電極層と、前記第２下部電極層と、前記キャパシタ誘電体層と、前記上部電極層とを形成するプロセスステップは、
前記第１下部電極層を形成することであって、前記第１下部電極層の上面は、中央領域と中央領域を取り囲む周辺領域を含むことと、
第１キャパシタ誘電体膜を形成することであって、前記第１キャパシタ誘電体膜は、前記第１下部電極層の上面と側面を覆うことと、
第１上部電極層を形成することであって、前記第１上部電極層は、前記第１下部電極層を包み込み、且つ、前記第１キャパシタ誘電体膜は、前記第１上部電極層と前記第１下部電極層との間に位置することと、
前記中央領域に位置する前記第１キャパシタ誘電体膜を除去して、前記中央領域の前記第１下部電極層の上面を露出し、前記第１下部電極層の側面に位置する前記第１キャパシタ誘電体膜を第１キャパシタ誘電体層として使用し、前記第１下部電極層の上面に位置する残りの前記第１キャパシタ誘電体膜を第２キャパシタ誘電体層として使用することと、
第２下部電極層を形成することであって、前記第２下部電極層は、前記中央領域の前記第１下部電極層の上面と接触することと、
第３キャパシタ誘電体層を形成することであって、前記第３キャパシタ誘電体層は、前記第２下部電極層の上面と側面を覆うことと、を含む、
半導体構造の製造方法。
【請求項14】
前記第１キャパシタ誘電体膜を形成するプロセスステップは、表面全体に連続的な第１初期キャパシタ誘電体膜を形成することであって、前記第１初期キャパシタ誘電体膜は、更に前記第１下部電極層の上面と側面を覆うことと、
前記第１初期キャパシタ誘電体膜をパターン化して、前記第１キャパシタ誘電体膜と第４キャパシタ誘電体層を形成することであって、前記第４キャパシタ誘電体層は、前記第１キャパシタ誘電体膜の底面と接続し、且つ、前記基板の表面に垂直である前記第１下部電極層の軸から離れる方向に延びることと、を含む、
請求項１３に記載の半導体構造の製造方法。
【請求項15】
前記基板から前記金属ビット線に指す方向で、前記半導体チャネルは順に配列される第１ドープ領域と、チャネル領域と、第２ドープ領域と、を含み、前記第１下部電極層と、前記第１キャパシタ誘電体膜と、前記第１上部電極層とを形成するプロセスステップは、前記第２ドープ領域における前記チャネル領域から離れる一側に犠牲層を形成することであって、前記犠牲層内には、前記犠牲層を貫通し且つ前記第２ドープ領域を露出する第１貫通孔を有することと、
前記第１貫通孔を充填する前記第１下部電極層を形成することと、
前記犠牲層を除去し、且つ、前記第１キャパシタ誘電体膜を形成することと、
前記第１キャパシタ誘電体膜を覆う第１絶縁層を形成することであって、前記第１絶縁層は、前記第１キャパシタ誘電体膜の上面を露出することと、
前記第１下部電極層を取り囲む第２貫通孔を形成するために、前記第１絶縁層をパターン化することであって、前記第２貫通孔は、前記第１キャパシタ誘電体膜の側面を露出することと、
前記第２貫通孔を充填する前記第１上部電極層を形成することと、を含む、
請求項１３に記載の半導体構造の製造方法。
【請求項16】
前記第１下部電極層を形成する前に、前記半導体構造の製造方法は、前記第２誘電体層上に第４キャパシタ誘電体層を形成することであって、前記第４キャパシタ誘電体層は、前記第４キャパシタ誘電体層を貫通する開け口を有することと、前記第１下部電極層を形成するプロセスステップで、前記第１下部電極層は前記開け口を充填することと、を含む
請求項１３に記載の半導体構造の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願への相互参照
本願は、２０２１年０７月１６日に中国特許局に提出された、出願番号が２０２１１０８０７１２１．７であり、発明の名称が「半導体構造及びその製造方法」である中国特許出願の優先権を主張し、その内容の全てが参照により本願に組み込まれるものとする。
本願は、２０２１年０７月１６日に中国特許局に提出された、出願番号が２０２１１０８０７１２１．７であり、発明の名称が「半導体構造及びその製造方法」である中国特許出願の優先権を主張し、その内容の全てが参照により本願に組み込まれるものとする。
【0002】
本願実施例は、半導体構造及びその製造方法に関する。
【背景技術】
【0003】
半導体デバイスへの高性能化と低コスト化の要求が高まることにつれて、半導体デバイスへの高集積化と高記憶容量化の要求も高まっている。
【0004】
しかしながら、半導体デバイスの集積化の増加に伴い、半導体デバイスのキャパシタのキャパシタ容量を増やす一方で、キャパシタのアスペクト比もますます高くなる。プロセス機器及び半導体デバイスの寸法の制限のため、アスペクト比の高いキャパシタを形成するための寸法精度は高くなく、キャパシタの電気的性能に影響を与える。
【0005】
そのため、半導体構造の集積度を向上させつつ、キャパシタ容量だけでなく、キャパシタの寸法精度も向上させる半導体デバイスの設計が求められる。
【発明の概要】
【発明が解決しようとする課題】
【0006】
本願実施例は、半導体構造及びその製造方法を提供する。
【課題を解決するための手段】
【0007】
本願実施例は、半導体構造を提供し、前記半導体構造は、基板と、前記基板上に位置するストレージユニットと、を含み、前記ストレージユニットは、第１誘電体層及び前記第１誘電体層内に位置する金属ビット線であって、前記第１誘電体層は、前記金属ビット線の表面を露出する、第１誘電体層及び前記第１誘電体層内に位置する金属ビット線と、前記金属ビット線の表面の一部に位置し、前記半導体チャネルにおける前記金属ビット線に向かう底面が前記金属ビット線に電気的に接続される半導体チャネルと、前記半導体チャネルの一部のエリアを取り囲んで配置されるワード線と、前記金属ビット線と前記ワード線との間に位置し、且つ前記ワード線における前記基板から離れる一側にも位置する第２誘電体層と、前記半導体チャネルにおける前記金属ビット線から離れる上面に積層して配置される第１下部電極層及び第２下部電極層であって、前記第１下部電極層は、前記半導体チャネルの上面と接触する第１下部電極層及び第２下部電極層と、前記第２下部電極層の上面に位置し、且つ前記第１下部電極層及び前記第２下部電極層を取り囲む上部電極層と、前記上部電極層と前記第１下部電極層との間に位置し、且つ前記上部電極層と前記第２下部電極層との間にも位置するキャパシタ誘電体層と、を含む。
【0008】
それに対応して、本願実施例は更に、半導体構造の製造方法を提供し、前記半導体構造の製造方法は、基板を提供することと、前記基板上に記憶ユニットを形成することと、を含み、前記ストレージユニットを形成するプロセスステップは、第１誘電体層及び前記第１誘電体層内に位置する金属ビット線を提供することであって、前記第１誘電体層は、前記金属ビット線の表面を露出することと、半導体チャネルを形成することであって、前記半導体チャネルは、前記金属ビット線の表面の一部に位置し、前記半導体チャネルにおける前記金属ビット線に向かう底面が前記金属ビット線に電気的に接続されることと、ワード線を形成することであって、前記ワード線は、前記半導体チャネルの一部のエリアを取り囲んで配置されることと、第２誘電体層を形成することであって、前記第２誘電体層は、前記金属ビット線と前記ワード線との間に位置し、且つ前記ワード線における前記基板から離れる一側にも位置することと、第１下部電極層を形成することであって、前記第１下部電極層は、前記半導体チャネルの上面と接触することと、第２下部電極層を形成することであって、前記第２下部電極層は、前記第１下部電極層の上面に位置することと、上部電極層を形成することであって、前記上部電極層は、前記第２下部電極層の上面に位置し、且つ前記第１下部電極層及び前記第２下部電極層を取り囲むことと、キャパシタ誘電体層を形成することであって、前記キャパシタ誘電体層は、前記上部電極層と前記第１下部電極層との間に位置し、且つ前記上部電極層と前記第２下部電極層との間にも位置することと、を含む。
【0009】
１つまたは複数の実施例は、それに対応する添付図面での図を介して例示的な説明を実行し、特に断らない限り、添付図面での図は縮尺の制限を構成するものではない。
【図面の簡単な説明】
【0010】
【図1】本願の一実施例によって提供される半導体構造に対応する断面構造を示す概略図である。
【図2】本願の一実施例によって提供される半導体構造における第１下部電極層と、第２下部電極層と、キャパシタ誘電体層と共に構成する構造の五つの断面構造を示す概略図である。
【図3】本願の一実施例によって提供される半導体構造における第１下部電極層と、第２下部電極層と、キャパシタ誘電体層とが共に構成される構造の５つの断面構造を示す概略図である。
【図4】本願の一実施例によって提供される半導体構造における第１下部電極層と、第２下部電極層と、キャパシタ誘電体層とが共に構成される構造の５つの断面構造を示す概略図である。
【図5】本願の一実施例によって提供される半導体構造における第１下部電極層と、第２下部電極層と、キャパシタ誘電体層とが共に構成される構造の５つの断面構造を示す概略図である。
【図6】本願の一実施例によって提供される半導体構造における第１下部電極層と、第２下部電極層と、キャパシタ誘電体層とが共に構成される構造の５つの断面構造を示す概略図である。
【図7】本願の別の実施例によって提供される半導体構造の製造方法における各ステップに対応する断面構造を示す概略図である。
【図8】本願の別の実施例によって提供される半導体構造の製造方法における各ステップに対応する断面構造を示す概略図である。
【図9】本願の別の実施例によって提供される半導体構造の製造方法における各ステップに対応する断面構造を示す概略図である。
【図10】本願の別の実施例によって提供される半導体構造の製造方法における各ステップに対応する断面構造を示す概略図である。
【図11】本願の別の実施例によって提供される半導体構造の製造方法における各ステップに対応する断面構造を示す概略図である。
【図12】本願の別の実施例によって提供される半導体構造の製造方法における各ステップに対応する断面構造を示す概略図である。
【図13】本願の別の実施例によって提供される半導体構造の製造方法における各ステップに対応する断面構造を示す概略図である。
【図14】本願の別の実施例によって提供される半導体構造の製造方法における各ステップに対応する断面構造を示す概略図である。
【図15】本願の別の実施例によって提供される半導体構造の製造方法における各ステップに対応する断面構造を示す概略図である。
【図16】本願の別の実施例によって提供される半導体構造の製造方法における各ステップに対応する断面構造を示す概略図である。
【図17】本願の別の実施例によって提供される半導体構造の製造方法における各ステップに対応する断面構造を示す概略図である。
【図18】本願の別の実施例によって提供される半導体構造の製造方法における各ステップに対応する断面構造を示す概略図である。
【図19】本願の別の実施例によって提供される半導体構造の製造方法における各ステップに対応する断面構造を示す概略図である。
【図20】本願の別の実施例によって提供される半導体構造の製造方法における各ステップに対応する断面構造を示す概略図である。
【図21】本願の別の実施例によって提供される半導体構造の製造方法における各ステップに対応する断面構造を示す概略図である。
【図22】本願の別の実施例によって提供される半導体構造の製造方法における各ステップに対応する断面構造を示す概略図である。
【発明を実施するための形態】
【0011】
背景技術によると、従来の技術における半導体デバイスの集積度を向上させる一方で、半導体構造におけるキャパシタのキャパシタ容量と寸法精度の向上が望まれる。
【0012】
上記の問題を解決するために、本願の実施例は、半導体構造及びその製造方法を提供する。半導体構造では、半導体チャネルのチャネル領域が金属ビット線の表面に垂直に配置されるため、半導体構造には、垂直ＧＡＡ（Ｇａｔｅ－Ａｌｌ－Ａｒｏｕｎｄ）トランジスタが含まれ、金属ビット線の表面方向（通常は水平方向）に平行な方向での半導体チャネルのレイアウト空間を節約するのに有利であり、それにより、半導体構造の水平方向での集積度を向上させる。さらに、キャパシタの下部電極層の構造を変えることにより、具体的には、第１下部電極層と第２下部電極層を積層して下部電極層を構成することは、キャパシタのアスペクトを改善するように、キャパシタの下部電極層の全高を高めるのに有利であり、それにより、キャパシタのキャパシタ容量を向上させるように、キャパシタの上部電極層と下部電極層の対向面積を増加させる。さらに、基板上の第２下部電極層の底面の正投影は、基板上の第１下部電極層の上面の正投影内に位置し、その結果、第２下部電極層が第１下部電極層と整列するようになり、即ち、第２下部電極層の底面と第１下部電極層の上面との完全的な接触を保証し、第２下部電極層の底面と第１下部電極層の上面とのずれを回避し、それにより、キャパシタ容量を向上させる一方で、キャパシタの寸法精度を向上させて、キャパシタの形成品質を向上させ、キャパシタが良好な電気的性能を持つことを保証する。さらに、キャパシタ誘電体層は、第２下部電極層が露出された第１下部電極層の上面を覆って、上部電極層と、第２下部電極層が露出された第１下部電極層の上面を介して第１下部電極層との接触を回避することによって、キャパシタが良好な電気的性能を持つことをさらに保証する。
【0013】
本願実施例の目的、技術的な解決策及び利点をより明確にするために、以下では、添付図面を参照しながら本願の各実施例を詳しく説明する。しかしながら、当業者は、本願の各実施例では、読者が本願をより良く理解するために、多くの技術的詳細が提供されることを理解することができる。しかしながら、これらの技術的詳細と以下の各実施例に基づく様々な変化と変形が無くても、本願が主張する技術的解決策を実現することができる。
【0014】
本願の実施例は半導体構造を提供し、以下では、添付図面を参照しながら本願の一実施例によって提供される半導体構造を詳しく説明する。図１は、本願の一実施例によって提供される半導体構造に対応する断面構造を示す概略図であり、図２乃至図６は、本願の一実施例によって提供される半導体構造における第１下部電極層と、第２下部電極層と、キャパシタ誘電体層とが共に構成する構造の５つの断面構造を示す概略図である。
【0015】
図１乃至図６を参照すると、半導体構造は、基板１１０と、基板１１０上に位置するストレージユニット１００と、を含み、ストレージユニット１００は、第１誘電体層１０３及び第１誘電体層１０３内に位置する金属ビット線１０１であって、第１誘電体層１０３は、金属ビット線１０１の表面を露出する、第１誘電体層１０３及び第１誘電体層１０３内に位置する金属ビット線１０１と、金属ビット線１０１の表面の一部に位置し、前記金属ビット線１０１に向かう半導体チャネル１０２の底面は、金属ビット線１０１に電気的に接続される半導体チャネル１０２と、半導体チャネル１０２の一部のエリアを取り囲んで配置されるワード線１０４と、金属ビット線１０１とワード線１０４との間に位置し、且つ、ワード線１０４における基板１１０から離れる一側にも位置する第２誘電体層１０５と、半導体チャネル１０２における金属ビット線１０１から離れる上面で積層して配置される第１下部電極層１１６及び第２下部電極層１２６であって、第１下部電極層１１６は、半導体チャネル１０２の上面と接触する第１下部電極層１１６及び第２下部電極層１２６と、第２下部電極層１２６の上面に位置し、且つ第１下部電極層１１６及び第２下部電極層１２６を取り囲む上部電極層１４６と、上部電極層１４６と第１下部電極層１１６との間に位置し、且つ、上部電極層１４６と第２下部電極層１２６との間にも位置するキャパシタ誘電体層１３６と、を含む。
【0016】
具体的には、基板１１０上の第２下部電極層１２６の底面の正投影は、基板１１０上の第１下部電極層１１６の上面の正投影内に位置し、キャパシタ誘電体層１３６は、第２下部電極層１２６の上面と側面を覆い、且つ、第１下部電極層１１６の側面及び第２下部電極層１２６が露出される第１下部電極層１１６の上面も覆う。
【0017】
基板１１０から金属ビット線１０１に指す方向で、半導体チャネル１０２は、順に配列される第１ドープ領域Ｉと、チャネル領域ＩＩと、第２ドープ領域ＩＩＩと、を含み、第１ドープ領域Ｉは、金属ビット線１０１に電気的に接続され、ワード線１０４は、チャネル領域ＩＩを取り囲んで配置され、第１下部電極層１１６は、第２ドープ領域ＩＩＩにおけるチャネル領域ＩＩから離れる一側と接触する。
【0018】
半導体構造は、垂直のＧＡＡ（Ｇａｔｅ－Ａｌｌ－Ａｒｏｕｎｄ）トランジスタを含み、且つ、金属ビット線１０１は、基板１１０とＧＡＡトランジスタとの間に位置するため、３Ｄ（３ Ｄｉｍｅｎｓｉｏｎｓ）積層の記憶デバイスを構成することができ、半導体構造の集積度の向上に有利である。なお、半導体構造におけるキャパシタは、第１下部電極層１１６と、第２下部電極層１２６と、キャパシタ誘電体層１３６と、上部電極層１４６とによって共に構成され、ここで、キャパシタの下部電極層は、第１下部電極層１１６と第２下部電極層１２６とを積層して構成され、一方は、基板１１０の表面に垂直である方向で、高さの高い下部電極層を形成する時に、高さの低い第１下部電極層１１６と第２下部電極層１２６を段階的に形成することができ、第１下部電極層１１６と第２下部電極層１２６の高さが低いため、第１下部電極層１１６と第２下部電極層１２６の傾斜や崩壊を回避し、下部電極層の全体的な安定性が向上し、且つ、アスペクト比が大きく且つキャパシタの容量が大きいキャパシタを形成することができることに有利である。もう一方は、基板１１０上の第２下部電極層１２６の底面の正投影は、基板１１０上の第１下部電極層１１６の上面の正投影内に位置し、その結果、第２下部電極層１２６を第１下部電極層１１６と整列させるようにし、即ち、第２下部電極層１２６の底面と第１下部電極層１１６の上面とのずれを回避し、それにより、キャパシタの容量を向上させる一方で、キャパシタの寸法精度を向上させて、キャパシタの形成品質を向上させ、キャパシタが良好な電気的性能を持つことを保証する。
【0019】
以下では、図１を参照しながら半導体構造をより詳しく説明する。
【0020】
本実施例では、基板１１０は、いくつかの論理回路を備える論理回路構造層であり得る。
【0021】
第１誘電体層１０３は、層間誘電体層１２０であって、層間誘電体層１２０は基板１１０の表面に位置し、且つ、金属ビット線１０１は、層間誘電体層１２０における基板１１０から離れる表面の一部に位置する、層間誘電体層１２０と、隔離層１３０であって、隔離層１３０は、金属ビット線１０１が露出される層間誘電体層１２０の表面に位置し、且つ、金属ビット線１０１の側壁を覆う隔離層１３０とを含み得る。
【0022】
具体的には、論理回路構造層は、積層構造であり得る。層間誘電体層１２０における論理回路構造層から離れる表面の一部には、間隔をあけて配列する複数の金属ビット線１０１を備えることができ、金属ビット線１０１毎に少なくとも１つ第１ドープ領域Ｉと接触して電気的に接続でき、図１では、金属ビット線１０１毎に２つの第１ドープ領域Ｉと接触することを例示とし、実際の電気的な要求に応じて、金属ビット線１０１毎に接触して電気的に接続される第１ドープ領域Ｉの数を合理的に配置することができる。金属ビット線１０１の上面は、隔離層１３０の上面と面一にすることができ、金属ビット線１０１の上面及び隔離層１３０の上面に位置する他の構造に良好な支持機能を提供するのに有利である。
【0023】
層間誘電体層１２０は、論理回路構造層と金属ビット線１０１との絶縁を実現するために使用され、且つ、層間誘電体層１２０は、隣接する金属ビット線１０１同士の間の漏電を防ぐのに有利である。ここで、層間誘電体層１２０の材料は、酸化ケイ素と、窒化ケイ素と、炭素窒化ケイ素またはオキシ炭窒化ケイ素との少なくとも一種を含む。
【0024】
隔離層１３０は、隣接する金属ビット線１０１同士の間に位置する、隣接する金属ビット線１０１同士の絶縁を実現するためのものである。ここで、隔離層１３０の材料は、酸化ケイ素、窒化ケイ素、炭素窒化ケイ素、炭素窒素酸化ケイ素のうちの少なくとも一種を含む。
【0025】
本実施例では、層間誘電体層１２０と隔離層１３０は一体型構造であり、それにより、層間誘電体層１２０と隔離層１３０との界面状態欠陥を改善し、半導体構造の性能を改善し、且つ、層間誘電体層１２０の材料と隔離層１３０の材料は同じであるため、半導体構造の製造プロセスのステップを削減し、半導体構造の製造コストと複雑さを低減させるのに有利である。他の実施例では、層間誘電体層と絶縁層は、階層構造であり得、層間誘電体層の材料と隔離層の材料は異なってもよい。
【0026】
金属ビット線１０１の材料は金属であり、このような配置の利点は、一方では、通常、金属材料で作られる金属ビット線１０１の抵抗率は小さく、金属ビット線１０１の抵抗を低減させ、金属ビット線１０１での電気信号の伝導速度を向上させ、金属ビット線１０１の寄生容量を低減させ、且つ、熱損失を低減させて消費電力を低減させることに有利であり、もう一方では、半導体構造は更に回路構造を含むことができ、且つ、回路構造では電気的接続を実現するための金属導電層、例えば当業者によるＭ０層、Ｍ１層、Ｍ２層等を備え、金属導電層を形成するプロセスステップを利用して、金属導電層を形成する同時に金属ビット線１０１を製造することができ、このように、半導体構造の製造するプロセスのステップを節約し、半導体構造のコストを低減させることができる。
【0027】
金属ビット線１０１の材料は、純金属、金属化合物又は合金であってもよい。ここで、純金属は、銅、アルミニウム、タングステン、金又は銀等であってよく、金属化合物は、窒化タンタル又は窒化チタンであってよく、合金は、銅、アルミニウム、タングステン、金又は銀の少なくとも２つからなる合金材料であってもよい。なお、金属ビット線１０１の材料は、ニッケル、コバルト又は白金のうちの少なくとも一種であってもよい。
【0028】
いくつかの実施例では、金属ビット線１０１の材料は銅である。
【0029】
半導体構造は、間隔をあけて配列する複数の金属ビット線１０１を含むことができ、且つ、各金属ビット線１０１は、第１方向に沿って延び、金属ビット線１０１毎に少なくとも２つ半導体チャネル１０２に電気的に接続できる。
【0030】
半導体チャネル１０２の材料は少なくとも、ＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＷＯ（Ｉｎｄｉｕｍ Ｔｕｎｇｓｔｅｎ Ｏｘｉｄｅ）又はＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）の一種を含み、半導体チャネル１０２は、上記の材料からなる場合、半導体チャネル１０２のキャリア移動度を向上させることに有利であり、それにより、半導体チャネル１０２がより効率的に電気信号を伝導することに有利である。
【0031】
一例では、半導体チャネル１０２の材料はＩＧＺＯ、ＩＧＺＯのキャリア移動度は、ポリシリコンのキャリア移動度の２０～５０倍であるため、半導体チャネル１０２におけるチャネル領域ＩＩのキャリア移動度を向上させることに有利であり、それにより、半導体構造が動作する時の漏れ電流を低減させることに有利であり、半導体構造の電力消費を低減させ、半導体構造の作業効率が向上する。なお、ＩＧＺＯ半導体チャネル１０２で構成されたＧＡＡトランジスタによって構成されるメモリユニットの保持時間は４００ｓを超えることができ、メモリのリフレッシュレート及び消費電力を低減させることに有利である。
【0032】
本実施例では、半導体チャネル１０２は円筒状の構造であれば、半導体チャネル１０２の側面は平滑な遷移面であり、これは、半導体チャネル１０２の先端放電又は漏電の現象を回避することに有利であり、半導体構造の電気的性能を更に改善する。他の実施例では、半導体チャネルは、楕円柱状構造、四角柱状構造、又は他の不規則な構造であってもよいことを留意すべきである。半導体チャネルの構造は四角柱状構造である場合、四角柱状構造の側壁の隣接面によって構成される角は、円滑化にした角であってもよく、同じく先端放電の問題を回避でき、四角柱状構造は、立方体構造又は直方体構造であってもよいことを理解されたい。
【0033】
第１ドープ領域Ｉは、トランジスタデバイスのソース又はドレインの一方を構成し、第２ドープ領域ＩＩＩは、トランジスタデバイスのソース又はドレインの他方を構成する。第１ドープ領域Ｉ、チャネル領域ＩＩ、第２ドープ領域ＩＩＩ内の半導体素子が同じであり、即ち、第１ドープ領域Ｉ、チャネル領域ＩＩ、第２ドープ領域ＩＩＩは、一体型構造であり、これは、第１ドープ領域Ｉとチャネル領域ＩＩとの界面状態欠陥の改善と、チャネル領域ＩＩと第２ドープ領域ＩＩＩとの界面状態欠陥の改善に有利であり、それにより、半導体構造の性能を改善する。他の実施例では、半導体チャネルは、３層の構造であってもよく、各層の構造は、第１ドープ領域、チャネル領域、第３ドープ領域として対応されることを理解されたい。
【0034】
ここで、第１ドープ領域Ｉは、第１金属半導体層１１２を含むことができ、第１金属半導体層１１２は、金属ビット線１０１と接触し、且つ、第１金属半導体層１１２の抵抗率は、第１金属半導体層１１２以外の第１ドープ領域Ｉの抵抗率より小さい。このように、第１ドープ領域Ｉの抵抗率を低減させることに有利であり、第１金属半導体層１１２は、第１金属半導体層１１２以外の第１ドープ領域Ｉとオーミック接触を構成して、金属ビット線１０１が半導体材料と直接に接触することによって形成されるショットキー障壁接触を回避する。オーミック接触は、第１ドープ領域Ｉと金属ビット線１０１との接触抵抗を低減させることに有利であり、それにより、半導体構造が動作する時の消費電力を低減させ、且つ、ＲＣ遅延効果を改善して、半導体構造の電気的性能を向上させる。他の実施例では、第１ドープ領域の半導体材料は、直接に金属ビット線と接触してもよく、即ち、第１ドープ領域は、第１金属半導体層を含まないことを理解されたい。
【0035】
具体的には、第１金属半導体層１１２における金属元素は、コバルト、ニッケル又は白金のうちの少なくとも一種を含む。半導体チャネル１０２の材料がＩＧＺＯであることを例とすれば、それに対応して、第１金属半導体層１１２の材料は、ニッケルを含むＩＧＺＯ、コバルトを含むＩＧＺＯ、コバルトニッケルを含むＩＧＺＯ又は白金を含むＩＧＺＯ等であってもよい。なお、第１金属半導体層１１２には、更に窒素がドーピングされることができる。
【0036】
第１金属半導体層１１２における半導体の元素は、第１金属半導体層１１２以外の第１ドープ領域Ｉにおける半導体の元素と同じであり、即ち、第１ドープ領域Ｉ全体は一体型構造であれば、第１金属半導体層１１２は、第１ドープ領域Ｉの一部であり、第１金属半導体層１１２と第１金属半導体層１１２以外の第１ドープ領域Ｉとの界面状態欠陥を改善することに有利であり、半導体構造の性能を改善する。他の実施例では、第１金属半導体層における半導体の元素は、第１金属半導体層以外の第１ドープ領域における半導体の元素と異なってもよい。例えば、第１金属半導体層における半導体の元素は、シリコン又はゲルマニウムであってよく、それに対応して、第１ドープ領域は、第１金属半導体層を含む２層構造である。
【0037】
いくつかの実施例では、半導体チャネル１０２は、金属ビット線１０１と接触し、即ち、第１ドープ領域Ｉは、金属ビット線１０１の表面に位置する。更に、半導体構造は、金属層１０８を更に含むことができ、金属層１０８は、半導体チャネル１０２によって覆われていない金属ビット線１０１の表面に位置し、金属層１０８は、第１金属半導体層１１２内の金属元素によって構成される。金属層１０８は、第１金属半導体層１１２を形成するプロセスステップで、第１金属半導体層１１２と同時に形成され、金属層１０８の材料はコバルト、ニッケル又は白金のうちの少なくとも一種であってはよいことを理解されたい。
【0038】
さらに、別のいくつかの実施例では、金属ビット線１０１の材料はニッケル、コバルト又は白金のうちの少なくとも一種であれば、それに対応して、半導体構造の製造プロセスステップにおいて、第１ドープ領域Ｉと接触する金属ビット線１０１の一部のエリアは、第１ドープ領域Ｉと反応して、第１金属半導体層１１２を形成し、このようにして、金属ビット線１０１と第１金属半導体層１１２は一体型構造であり、金属ビット線１０１と第１金属半導体層１１２との接触抵抗を更に低減することに有利である。即ち、金属ビット線１０１は、第１金属半導体層１１２の形成に対して金属元素を提供できる。
【0039】
第２ドープ領域ＩＩＩは、第２金属半導体層１２２を含むことができ、第２金属半導体層１２２は下部電極層１１６と接触し、且つ、第２金属半導体層１２２の材料の抵抗率は、第２金属半導体層１２２以外の第２ドープ領域ＩＩＩの抵抗率より小さい。このようにして、第２ドープ領域ＩＩＩの抵抗率を低減させることに有利であり、且つ、第２金属半導体層１２２はキャパシタ構造とオーミック接触を構成し、第２ドープ領域ＩＩＩとキャパシタ構造との接触抵抗を低減させることに有利であり、それにより、半導体構造が動作する時の消費電力を低減させて、半導体構造の電気的性能を向上させる。
【0040】
第２金属半導体層１２２における金属元素は、コバルト、ニッケル又は白金のうちの少なくとも一種を含む。本実施例では、第１金属半導体層１１２における金属元素は、第２金属半導体層１２２における金属元素と同じであってもよい。他の実施例では、第１金属半導体層における金属元素は第２金属半導体層における金属元素と異なってもよい。
【0041】
なお、第２金属半導体層１２２における半導体の元素は、第２金属半導体層１２２以外の第２ドープ領域ＩＩＩにおける半導体の元素と同じであり、即ち、第２ドープ領域ＩＩＩ全体は一体型構造であれば、第２金属半導体層１２２は、第２ドープ領域ＩＩＩの一部であり、第２金属半導体層１２２と第２金属半導体層１２２以外の第２ドープ領域ＩＩＩとの界面状態欠陥を改善することに有利であり、半導体構造の性能を改善する。なお、他の実施例では、第２金属半導体層における半導体の元素は、第２金属半導体層以外の第２ドープ領域における半導体の元素と異なってもよく、例えば第２金属半導体層における半導体の元素はシリコン又はゲルマニウムであってもよく、それに対応して、第２ドープ領域は、第１金属半導体層を含む２層構造である。
【0042】
半導体の元素がシリコンであることを例示として、第２金属半導体層１２２は、ケイ化コバルト、ケイ化ニッケル、又はケイ化プラチナのうちの少なくとも一種を含む。なお、第２金属半導体層１２２には、更に窒素がドーピングされていることができる。
【0043】
金属ビット線１０１に沿って延びる方向で、半導体チャネル１０２の幅はナノスケールの範囲内にある場合、半導体チャネル１０２がＪＬＴ（Ｊｕｎｃｔｉｏｎｌｅｓｓ Ｔｒａｎｓｉｓｔｏｒ）のチャネルを構成するために使用される時に、ナノスケールのＪＬＴチャネルを形成することに有利であり、即ち、第１ドープ領域Ｉ、チャネル領域ＩＩ、第２ドープ領域ＩＩＩ内のドーピングイオンの種類は同じであり、例えばドーピングイオンは全部Ｎ型イオン、又は全部Ｐ型イオンであり、更に、第１ドープ領域Ｉ、チャネル領域ＩＩ、第２ドープ領域ＩＩＩ内のドーピングイオンは同じであってもよい。ここで、「Ｊｕｎｃｔｉｏｎｌｅｓｓ Ｔｒａｎｓｉｓｔｏｒ」の「Ｊｕｎｃｔｉｏｎｌｅｓｓ」（接合なし）とは、ＰＮ接合無しを示し、即ち、半導体チャネル１０２によって構成されるトランジスタにはＰＮ接合がないことを示し、そのようにする場合の利点は、一方で、第１ドープ領域Ｉ及び第２ドープ領域ＩＩＩに対して追加ドーピングを実行する必要は無く、それにより、第１ドープ領域Ｉ及び第２ドープ領域ＩＩＩのドーピングプロセスへの制御困難の問題を回避でき、特にトランジスタの寸法がさらに縮小することに伴い、第１ドープ領域Ｉ及び第２ドープ領域ＩＩＩに追加のドーピングを実行すると、ドーピングの濃度の制御はより困難になり、もう一方で、デバイスがＪＬＴであるため、超急峻ソース・ドレイン濃度勾配ドーピングプロセスを採用して、ナノスケールの範囲内で超急峻ＰＮ接合を製造する現象を回避することに有利であり、そのため、ドーピングの急変による閾値電圧のドリフトと漏れ電流の増加等の問題を回避でき、短チャネル効果を抑制することにも有利であり、数ナノのスケールの範囲内にも機能でき、そのため、半導体構造の集積度と電気的性能を更に向上させることに有利である。ここでの追加のドーピングは、第１ドープ領域Ｉと第２ドープ領域ＩＩＩのドーピングイオンの種類をチャネル領域のドーピングイオンの種類とは異なるものにするために実行するドーピングを指すことを理解されたい。
【0044】
更に、第１ドープ領域Ｉのドーピングイオンの濃度および第２ドープ領域ＩＩＩのドーピングイオンの濃度は、いずれもチャネル領域ＩＩのドーピングイオンのドーピング濃度より大きいであってもよい。ドーピングイオンは、Ｎ型イオン又はＰ型イオンであり、具体的には、Ｎ型イオンはヒ素イオン、リンイオン又はアンチモンイオンのうちの少なくとも一種であってもよく、Ｐ型イオンは、ホウ素イオン、インジウムイオン又はガリウムイオンのうちの少なくとも一種であってもよい。
【0045】
ワード線１０４は、ゲート誘電体層１１４を含み、ゲート誘電体層１１４は、半導体チャネル１０２の側壁表面全体を取り囲むことができ、このようにして、半導体チャネル１０２の漏電を回避し、ＧＡＡトランジスタの電気的性能を向上させることに有利である。
【0046】
他の実施例では、ゲート誘電体層は、チャネル領域の半導体チャネルの側壁表面のみを覆うことができ、又は、ゲート誘電体層は、チャネル領域と第１ドープ領域の半導体チャネルの側壁表面を覆い、又は、ゲート誘電体層は、チャネル領域と第２ドープ領域の半導体チャネルの側壁表面を覆い、ここで、ゲート誘電体層は、第２ドープ領域を取り囲んで設置し、即ち、第２ドープ領域の半導体チャネルの側壁表面に位置する時に、ゲート誘電体層は、第２ドープ領域の表面を保護するように機能できて、製造プロセス中での第２ドープ領域の表面に対して生じるプロセスダメージを回避し、それにより、半導体構造の電気的性能を更に改善することに有利である。
【0047】
ワード線１０４は、更にゲート導電層１２４を含み、ゲート導電層１２４は、半導体チャネル１０２の一部のエリアを取り囲んで設置され、且つ、ゲート誘電体層１４は、半導体チャネル１０２とゲート導電層１２４との間に位置する。
【0048】
具体的には、ゲート導電層１２４は、チャネル領域ＩＩを取り囲んで設置され、且つ、チャネル領域ＩＩに対応するゲート誘電体層１１４の側壁の表面に位置する。
【0049】
ここで、ゲート誘電体層１１４の材料は、酸化ケイ素、窒化ケイ素又は窒化酸化ケイ素のうちの少なくとも一種を含み、ゲート導電層１２４の材料は、ポリシリコン、窒化チタン、窒化タンタル、銅、タングステン又はアルミニウムのうちの少なくとも一種を含む。
【0050】
本実施例では、半導体構造は、間隔をあけて配列する複数のワード線１０４を含むことができ、且つ、各ワード線１０４は、第２方向に沿って延び、第２方向は、第１方向と異なり、例えば第１方向は第２方向に垂直であることができる。なお、ワード線１０４毎について、ワード線１０４毎に少なくとも１つ半導体チャネル１０２のチャネル領域ＩＩを取り囲んで設置することができ、図１ではワード線１０４毎に２つの半導体チャネル１０２を取り囲むことを例示とし、実際の電気的な要求に応じて、各ワード線１０４が取り囲む半導体チャネル１０２の数を合理的に設置することができる。
【0051】
第２誘電体層１０５は、金属ビット線１０１とワード線１０４を隔離させるために、金属層１０８とワード線１０４を隔離させるために使用され、且つ、隣接するワード線１０４同士と隣接する金属層１０８同士を隔離させるためにも使用される。即ち、第２誘電体層１０５は、金属層１０８とワード線１０４との間に位置し、且つ、隣接するワード線１０４同士の間隔内と、隣接する金属層１０８の間隔内にも位置する。
【0052】
第２誘電体層１０５は、第３誘電体層１１５と、第４誘電体層１２５と、を含むことができ、第３誘電体層１１５は、金属層１０８とワード線１０４との間、及び隣接する金属層１０８同士の間隔内に位置して、金属層１０８とワード線１０４の間を絶縁させて、金属層１０８とワード線１０４との電気的干渉を防止して、金属ビット線１０１とワード線１０４との電気的干渉を更に防止する。第４誘電体層１２５は、隣接するワード線１０４同士の間に位置し、且つ、第３誘電体層１１５と接触して、隣接するワード線１０４間の絶縁を実現するために使用されて、隣接するワード線１０４間の電気的干渉を防止する。第４誘電体層１２５は、ワード線１０４における基板１１０から離れる表面にも位置し、第４誘電体層１２５における基板１１０から離れる表面上に位置する他の導電性構造を支持するために使用され、ワード線１０４と他の導電性構造との絶縁を実現する。
【0053】
第４誘電体層１２５の上面は、第２ドープ領域ＩＩＩの上面と面一にしてもよく、これは、第４誘電体層１２５の上面と第２ドープ領域ＩＩＩの上面に位置する他の構造に良好な支持を提供することに有利である。
【0054】
本実施例では、第３誘電体層１１５の材料は、第４誘電体層１２５の材料と同じく、いずれも酸化ケイ素、窒化ケイ素、炭素窒素酸化ケイ素又は窒素酸化ケイ素のうちの少なくとも一種であってもよい。他の実施例では、第３誘電体層の材料と第４誘電体層の材料が異なってもよい。
【0055】
他の実施例では、第２誘電体層は、他の積層膜層構造であってもよく、積層膜層構造の具体的な構造は、製造プロセスステップに関連し、第２誘電体層が隔離機能を果たすことができることを保証できればよいことを理解されたい。
【0056】
【0057】
本実施例では、第１下部電極層１１６と第２下部電極層１２６が、キャパシタの下部電極層を構成し、各ワード線１０４が第２方向に沿って延び、図１では、ワード線１０４毎に２つの半導体チャネル１０２を取り囲み、且つ、第１下部電極層１１６と第２下部電極層１２６も、第２方向に沿って延びることを例示とする。具体的には、各下部電極層は、ワード線１０４に対応し、即ち、各下部電極層は、当該下部電極層に対応するワード線１０４が取り囲む各第２ドープ領域ＩＩＩにおけるチャネル領域ＩＩから離れる一側と接触する。図１では、下部電極層毎に２つの半導体チャネル１０２の第２ドープ領域ＩＩＩの上面が接触されていることを例示とする。
【0058】
いくつかの例では、基板１１０の表面に垂直である方向では、第１下部電極層１１６の厚さは、第２下部電極層１２６の厚さより大きくてもよく、別の例では、基板１１０の表面に垂直である方向では、第１下部電極層１１６の厚さはさらに、第２下部電極層１２６の厚さより小さいか等しくてもよい。なお、第１下部電極層１１６の材料と第２下部電極層１２６の材料は同じであってもよい。且つ、第１下部電極層１１６と第２下部電極層１２６は、段階的に製造されるため、第１下部電極層１１６と第２下部電極層１２６の材料は異なってもよい。
【0059】
なお、上部電極層１４６は、第２方向に沿っても延び、上部電極層１４６は下部電極層に一対一で対応し、且つ、基板１１０上の上部電極層１４６の正投影は、基板１１０上の下部電極層の正投影を覆い、基板１１０上の下部電極層の正投影は、基板１１０上のワード線１０４の正投影を覆う。
【0060】
他の実施例では、下部電極層毎に、１つの第２ドープ領域におけるチャネル領域から離れる一側のみが接触されてもよく、上部電極層は、下部電極層に一対一で対応するか、１つの上部電極層が複数の下部電極層に対応してもよく、又は、１つの下部電極層は、複数の第２ドープ領域におけるチャネル領域から離れる一側と接触してもよく、上部電極層は、１つの半導体チャネルのみに対応してもよく、即ち、１つ下部電極層が複数の上部電極層に対応することにより、隣接するキャパシタの上部電極層を異なる電位に接続してもよく、又は、下部電極層を異なる電位に接続してもよく、これは、隣接するキャパシタへの多様化制御を実現することに有利である。
【0061】
ここで、下部電極層は、積層して設置された第１下部電極層１１６と第２下部電極層１２６によって構成され、下部電極層全体の高さを向上させることに有利であり、キャパシタのキャパシタ容量を向上させる一方、高さが低い第１下部電極層１１６と第２下部電極層１２６を段階的に形成する方式で、第１下部電極層１１６と第２下部電極層１２６の傾斜や崩壊を回避し、下部電極層全体の安定性が向上する。基板１１０上の第２下部電極層１２６の底面の正投影は、基板１１０上の第１下部電極層１１６の上面の正投影内に位置し、第２下部電極層１２６の底面が第１下部電極層１１６の上面と完全に接触することを保証し、第２下部電極層１２６の底面と第１下部電極層１１６の上面とのずれを回避して、キャパシタの寸法精度を向上させる。
【0062】
いくつかの例では、金属ビット線１０１に沿って延びる方向で、第１下部電極層１１６の底面の幅は半導体チャネル１０２の最大の幅より小さい。他の実施例では、第１下部電極層の底面の幅は半導体チャネルの最大の幅より大きいか等しくてもよい。
【0063】
図１乃至図４を参照すると、第１下部電極層１１６は、第２ドープ領域ＩＩＩと接触する第１下部導電柱１１３と、一端は第一第１下部導電柱１１３と接触し、他端は第２下部電極層１２６と接触する第１下部導電ブロック１２３と、を含む。第２下部電極層１２６は、第１下部導電ブロック１２３と接触する第２下部導電柱１３３と、一端は第２下部導電柱１３３と接触し、他端はキャパシタ誘電体層１３６と接触する第２下部導電ブロック１４３と、を含む。いくつかの例では、第１下部導電柱１１３は、第２ドープ領域ＩＩＩの上面の全体を覆い、且つ、基板１１０から離れる方向に沿って、第１下部導電柱１１３における基板１１０の表面と平行する方向での断面積が徐々に増やし、そして、基板１１０上の第１下部導電柱１１３の上面の正投影は、基板１１０上の第１下部導電ブロック１２３の底面の正投影と重ね合うことにより、第２ドープ領域ＩＩＩと第１下部電極層１１６との接触面積を最大限に保証する一方、第１下部電極層１１６の体積を増やすことに有利であり、第１下部電極層１１６自体の抵抗を低減させ、それにより、第２ドープ領域ＩＩＩと第１下部電極層１１６との接触抵抗を低減させることに有利である。
【0064】
基板１１０から離れる方向で、第２下部導電柱１３３における基板１１０の表面と平行する方向での断面積が徐々に増やし、そして、基板１１０上の第２下部導電柱１３３の底面の正投影は、基板１１０上の第１下部導電ブロック１２３の底面の正投影内に位置するため、第２下部電極層１２６の底面と第１下部電極層１１６の上面とのずれを回避することに有利である一方で、第２下部電極層１２６の体積を増やして、第２下部電極層１２６自体の抵抗を低減させ、それにより、第２下部電極層１２６と第１下部電極層１１６との接触抵抗を低減させることに有利である。なお、基板１１０上の第２下部導電柱１３３の上面の正投影は、基板１１０上の第２下部導電ブロック１４３の底面の正投影と重ね合う。
【0065】
他の実施例では、基板上の第１下部導電柱の上面の正投影は、基板上の第１下部導電ブロックの底面の正投影を覆ってもよく、基板上の第２下部導電柱の上面の正投影は、基板上の第２下部導電ブロックの底面の正投影を覆ってもよい。
【0066】
本実施例では、第１下部導電柱１１３と第１下部導電ブロック１２３は一体型構造であり、第２下部導電柱１３３と第２下部導電ブロック１４３は一体型構造であり、それにより、第１下部導電柱１１３と第１下部導電ブロック１２３との界面状態欠陥、及び第２下部導電柱１３３と第２下部導電ブロック１４３との界面状態欠陥を改善して、半導体構造の性能を改善し、且つ、第１下部導電柱１１３、第１下部導電ブロック１２３、第２下部導電柱１３３、第２下部導電ブロック１４３の材料は同じであってもよく、このようにして、半導体構造の製造プロセスのステップを減少することに有利であり、半導体構造の製造コストと複雑さを低減させる。ここで、第１下部導電柱１１３、第１下部導電ブロック１２３、第２下部導電柱１３３、第２下部導電ブロック１４３の材料は、いずれもニッケル化白金、チタン、タンタル、コバルト、ポリシリコン、銅、タングステン、窒化タンタル、窒化チタン又はルテニウムのうちの少なくとも一種であってもよい。
【0067】
他の実施例では、第１下部導電柱と第１下部導電ブロックは、一体型構造ではなくてもよく、第２下部導電柱と第２下部導電ブロックは、一体型構造ではなくてもよく、即ち、第１下部導電柱、第１下部導電ブロック、第２下部導電柱、第２下部導電ブロックの材料は異なってもよい。
【0068】
他の実施例では、図５を参照すると、第１下部電極層１１６の断面形状および第２下部電極層１２６の断面形状は、いずれも長方形であってもよく、図６を参照すると、第１下部電極層１１６の断面形状および第２下部電極層１２６の断面形状は、いずれも逆台形であってもよい。
【0069】
図２乃至図６を参照すると、キャパシタ誘電体層１３６は、第１下部電極層１１６の側面を覆う第１キャパシタ誘電体層１５６と、第２下部電極層１２６が露出される第１下部電極層１１６の上面を覆う第２キャパシタ誘電体層１６６と、第２下部電極層１２６の上面及び側面を覆う第３キャパシタ誘電体層１７６と、を含む。
【0070】
第１キャパシタ誘電体層１５６、第２キャパシタ誘電体層１６６、第３キャパシタ誘電体層１７６は共に、第１下部電極層１１６と第２下部電極層１２６との表面を覆って、上部電極層１４６を第１下部電極層１１６および第２下部電極層１２６から絶縁させる。なお、第２キャパシタ誘電体層１６６は、第２下部電極層１２６が露出される第１下部電極層１１６の上面を覆って、第２下部電極層１２６が露出される第１下部電極層１１６の上面を介して上部電極層１４６が第１下部電極層１１６と接触することを回避し、キャパシタが良好な電気的性能を有することを更に保証する。
【0071】
更に、キャパシタ誘電体層１３６は更に、第４キャパシタ誘電体層１８６を含むことができ、第４キャパシタ誘電体層１８６は第１キャパシタ誘電体層１５６の底面と接続し、且つ、基板１１０の表面に垂直である第１下部電極層１１６の軸から離れる方向に延び、上部電極層１４６（図１を参照）は第４キャパシタ誘電体層１８６の表面にも位置する。いくつかの例では、金属ビット線１０１に沿って延びる方向で、第１下部電極層１１６の底面の幅が半導体チャネル１０２の最大幅より小さい時に、第１下部電極層１１６は、第２ドープ領域ＩＩＩの上面の一部を露出し、第４キャパシタ誘電体層１８６は、第１キャパシタ誘電体層１５６の底面に接続し、且つ、基板１１０の表面に垂直である第１下部電極層１１６の軸から離れる方向に延び、このようにして、第４キャパシタ誘電体層１８６を介して、上部電極層１４６と第２ドープ領域ＩＩＩとの隔離を実現することに有利であり、半導体構造の良好な電気的性能を保証する。
【0072】
本実施例では、第４キャパシタ誘電体層１８６と第１キャパシタ誘電体層１５６は一体成型される構造であり、これは、第４キャパシタ誘電体層１８６と第１キャパシタ誘電体層１５６の間の界面状態欠陥を改善し、第４キャパシタ誘電体層１８６と第１キャパシタ誘電体層１５６の全体との隔離効果を向上させるのに有利であり、且つ、第４キャパシタ誘電体層１８６と第１キャパシタ誘電体層１５６の材料は同じであり、このようにして、半導体構造の製造プロセスのステップを減少し、半導体構造の製造コストと複雑さを低減させるのに有利である。他の実施例では、第４キャパシタ誘電体層と第１キャパシタ誘電体層は階層構造であってもよく、第４キャパシタ誘電体層の材料と第１キャパシタ誘電体層の材料は異なってもよい。
【0073】
いくつかの実施例では、図２を参照すると、第２下部電極層１２６が露出された第１下部電極層１１６の上面には第１キャパシタ誘電体層１５６を備え、第２キャパシタ誘電体層１６６は、第１キャパシタ誘電体層１５６の上面に位置して、第２下部電極層１２６が露出される第１下部電極層１１６の上面を覆う。なお、第２キャパシタ誘電体層１６６は、更に基板１１０の表面に垂直である第２下部電極層１２６の軸から離れる方向に延びて、上部電極層１４６と第１下部電極層１１６の上面との間の隔離効果を更に向上させる。
【0074】
別のいくつかの実施例では、図３を参照すると、第２キャパシタ誘電体層１６６は、第２下部電極層１２６が露出される第１下部電極層１１６の上面と接触し、且つ、基板１１０の表面に垂直である第２下部電極層１２６の軸から離れる方向に延びて、上部電極層１４６と第１下部電極層１１６の上面との間の隔離を実現する。
【0075】
第２キャパシタ誘電体層１６６と第３キャパシタ誘電体層１７６は一体成型される構造であってもよく、第２キャパシタ誘電体層１６６と第３キャパシタ誘電体層１７６との間の界面状態欠陥を改善し、第２キャパシタ誘電体層１６６と第３キャパシタ誘電体層１７６の全体の絶縁効果を向上させるのに有利であり、且つ、第２キャパシタ誘電体層１６６と第３キャパシタ誘電体層１７６の材料は同じであり、このようにして、半導体構造的製造プロセスステップを減少し、半導体構造の製造コストと複雑さを低減させるのに有利である。他の実施例では、第２キャパシタ誘電体層と第３キャパシタ誘電体層は階層構造であってもよく、第２キャパシタ誘電体層の材料と第３キャパシタ誘電体層の材料は異なってもよい。
【0076】
別のいくつかの実施例では、図４乃至図６を参照すると、第２下部電極層１２６が露出される第１下部電極層１１６の上面には、第１キャパシタ誘電体層１５６を有し、且つ、第１キャパシタ誘電体層１５６と第２キャパシタ誘電体層１６６は、一体成型される構造であるため、第１キャパシタ誘電体層１５６と第２キャパシタ誘電体層１６６との間の界面状態欠陥を改善し、第１キャパシタ誘電体層１５６と第２キャパシタ誘電体層１６６の全体の隔離効果を向上させるのに有利であり、且つ、第１キャパシタ誘電体層１５６と第２キャパシタ誘電体層１６６の材料は同じであり、このようにして、半導体構造の製造プロセスステップを減少し、半導体構造の製造コストと複雑さを低減させるのに有利である。他の実施例では、第１キャパシタ誘電体層と第２キャパシタ誘電体層は、階層構造であってもよく、第１キャパシタ誘電体層の材料と第２キャパシタ誘電体層の材料は異なってもよい。
【0077】
【0078】
本実施例では、キャパシタ誘電体層１３６の材料の比誘電率は、第２誘電体層１０５の材料の比誘電率より大きく、これは、第１下部電極層１１６及び第２下部電極層１２６と、上部電極層１４６との間の隔離効果を更に向上させ、半導体構におけるキャパシタの電気的性能を向上させるのに有利である。
【0079】
ここで、第１キャパシタ誘電体層１５６と、第２キャパシタ誘電体層１６６と、第３キャパシタ誘電体層１７６と、第４キャパシタ誘電体層１８６との材料はいずれも、酸化ケイ素、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、酸化ニオブ、酸化チタン、酸化バリウム、酸化ストロンチウム、酸化イットリウム、酸化ランタン、酸化プラセオジム又はチタン酸ストロンチウムバリウム等の高誘電率材料を含む。
【0080】
なお、図２乃至図６において、隣接するキャパシタ同士の間の第２キャパシタ誘電体層１６６同士が間隔をあけることを例示として、実際には隣接するキャパシタの第２キャパシタ誘電体層１６６同士は互いに接触して接続してもよく、隣接するキャパシタ同士の間の第４キャパシタ誘電体層１８６同士が間隔をあけることを例示として、実際には隣接するキャパシタの第４キャパシタ誘電体層１８６同士は互いに接触して接続してもよい。
【0081】
続いて図１を参照すると、上部電極層１４６は、第１下部電極層１１６を取り囲み、且つ、第１キャパシタ誘電体層１５６の側面に位置する第１上部電極層１９６と、第２下部電極層１１６を取り囲み、第３キャパシタ誘電体層１７６の表面に位置する第２上部電極層１０６と、を含み、第２上部電極層１０６の底面は、第１上部電極層１９６の上面と接触する。
【0082】
第１上部電極層１９６の材料と第２上部電極層１０６の材料は、いずれもニッケル化白金、チタン、タンタル、コバルト、ポリシリコン、銅、タングステン、窒化タンタル、窒化チタン又はルテニウムのうちの少なくとも一種であってもよい。他の実施例では、第１上部電極層の材料と第２上部電極層の材料は異なってもよい。
【0083】
本実施例では、下部電極層１１６の全体の材料と上部電極層１３６の全体の材料は同じであってもよい。他の実施例では、下部電極層の材料と上部電極層の材料は異なってもよい。
【0084】
いくつかの実施例では、半導体構造は、基板１１０に積層して配置された２つのストレージユニット１００を含むことができる。図１では、基板１１０に積層して配置された２つのストレージユニット１００を例示とし、実際の電気的な要求に応じて、基板１１０に積層して配置されたストレージユニット１００の数を合理的に配置できる。複数のストレージユニット１００は、同じ基板１１０に積層して配置でき、半導体構造の厚さ方向の寸法を増やせば、半導体構造のアレイ密度を増やし、半導体構造の記憶性能を高め、半導体構造の平面寸法を減少して、３Ｄ積層の目的を実現する。アレイ密度とは、半導体構造内に位置するストレージユニット１００の密度である。
【0085】
更に、半導体構造は、絶縁層１０７を更に含み、絶縁層１０７は、第２誘電体層１０５の表面に位置し、且つ、第１下部電極層１１６、第２下部電極層１２６、キャパシタ誘電体層１３６、上部電極層１４６で構成されたキャパシタは、絶縁層１０７内に位置し、絶縁層１０７は、キャパシタを支持するために使用され、キャパシタの崩壊を回避し、隣接するキャパシタ１０６同士の上部電極層１４６を隔離するためにも使用される。
【0086】
本実施例では、絶縁層１０７は、積層膜層構造であり、且つ、第１絶縁層１１７と第２絶縁層１２７を含む。第１絶縁層１１７は、隣接する第１上部電極層１９６同士の間に位置し、隣接する第１上部電極層１９６同士の間の電気絶縁を実現するために使用され、第２絶縁層１２７は、隣接する第２上部電極層１０６同士の間に位置し、且つ、第１絶縁層１１７の上面を覆い、隣接する第２上部電極層１０６同士の間の電気絶縁を実現するために使用される。
【0087】
ここで、第１絶縁層１１７の材料は、第２絶縁層１２７の材料と同じであり、窒化ケイ素、窒素酸化ケイ素、炭素窒素酸化ケイ素又は酸化ケイ素のうちの少なくとも一種であってもよい。他の実施例では、第１絶縁層の材料と第２絶縁層の材料は異なってもよい。
【0088】
要約すれば、半導体チャネル１０２のチャネル領域ＩＩは、金属ビット線１０１に垂直に配置されることにより、半導体構造がＧＡＡトランジスタを備えるようにするので、３Ｄ積層の記憶デバイスを構成でき、半導体構造の集積度の向上に有利である。それと同時に、半導体構造におけるキャパシタの下部電極層は、積層して配置された第１下部電極層１１６と第２下部電極層１２６によって構成され、キャパシタ下部電極層の全高を高めることに有利であり、キャパシタのキャパシタ容量を向上させる。そして、基板１１０上の第２下部電極層１２６の底面の正投影は、基板１１０上の第１下部電極層１１６の上面の正投影内に位置することにより、第２下部電極層１２６を第１下部電極層１１６と整列させて、第２下部電極層１２６の底面と第１下部電極層１１６の上面とのずれを抑制して、それにより、キャパシタの容量を向上させる一方で、キャパシタの寸法精度を向上させて、キャパシタを形成する品質を向上させ、キャパシタの良好な電気的な性能を保証する。
【0089】
なお、本実施例によって提供された半導体構造は、４Ｆ２のメモリに適用でき、Ｆは特徴寸法であり、メモリは、ＲＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏ ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、又はＰＣＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）メモリ、又はＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）メモリであってもよく、インメモリコンピューティング（ＩＭＣ：Ｉｎ Ｍｅｍｏｒｙ Ｃｏｍｐｕｔｉｎｇ）にも応用でき、即ち、ユーザがメモリにデータを記憶して、より高速に情報を処理するようにする。具体的な実施例では、メモリは、ＤＲＡＭメモリであり、上記の実施例で説明された金属ビット線１０１は、ＤＲＡＭメモリのビット線であり、ワード線１０４は、ＤＲＡＭメモリのワード線であり、且つ、キャパシタ構造は、ＤＲＡＭメモリの記憶キャパシタであり得る。
【0090】
それに対応して、本願の別の実施例は、半導体構造の製造方法を提供し、上記の半導体構造を形成するために使用できる。
【0091】
図７乃至図２２は、本願の別の実施例によって提供される半導体構造の製造方法での各ステップに対応する構造を示す概略図であり、以下では、添付図面を参照しながら、本願の実施例によって提供される半導体構造の製造方法を詳しく説明し、上記の実施例と同じ又は対応する部分は、以下では説明を繰り返さない。
【0092】
【0093】
図７を参照すると、基板１１０は、第１誘電体層１２０及び第１誘電体層１２０内に位置する金属ビット線１０１を提供し且つ第１誘電体層１２０は、金属ビット線１０１の表面を露出する、論理回路構造層であってもよい。
【0094】
具体的には、論理回路の構造層の表面全体を覆う表面層間誘電体層１２０を形成して、論理回路構造層を保護するために使用され、論理回路構造層と、後続で層間誘電体層１２０上に形成する金属ビット線１０１との間の電気干渉を防止する。
【0095】
層間誘電体層１２０の表面には、いくつかの相互に分離された金属ビット線１０１が形成され、且つ、金属ビット線１０１は、層間誘電体層１２０の表面の一部を露出し、隔離層１３０を形成して、隔離層１３０は、金属ビット線１０１に露出された層間誘電体層１２０の表面に位置し、且つ、金属ビット線１０１の側壁を覆う。
【0096】
金属ビット線１０１の材料については、前述の実施例の説明を参照すればよく、ここでは繰り返さない。
【0097】
他の実施例では、論理回路構造層の表面は、初期誘電体層を有してもよく、初期誘電体層をパターン化して、初期誘電体層内にいくつかの相互に分離されたトレンチを形成し、且つ、トレンチの下に位置する初期誘電体層を層間誘電体層とし、隣接するトレンチ同士の間に位置する初期誘電体層を隔離層とし、このようにして、隔離層と初期誘電体層は、一体型構造になり、その後、トレンチを充填する金属ビット線を形成する、ことを理解されたい。
【0098】
図８を参照すると、金属ビット線１０１の表面に第１金属層１１８を形成する。
【0099】
第１金属層１１８は、半導体チャネルの抵抗率を低減するように、後続での第１金属半導体層の形成に金属元素を提供するために、後続で形成される金属ビット線１０１に近づく半導体チャネルのエリアと反応するために使用される。ここで、第１金属層１１８の材料は、コバルト、ニッケル又は白金のうちの少なくとも一種を含む。
【0100】
本実施例では、第１金属層１１８は、金属ビット線１０１の表面全体を覆うため、第１金属層１１８をエッチングするプロセスが、金属ビット線１０１にエッチングダメージを与えることを回避できる。他の実施例では、第１金属層は、金属ビット線の表面の一部のみに位置してもよく、且つ、第１金属層の位置は、後続で形成された半導体チャネルの位置に対応する。
【0101】
他の実施例では、金属ビット線の表面に第１金属層を形成しなくてもよく、後続で直接に金属ビット線の表面の一部に半導体チャネルを形成すればよい。なお、いくつかの実施例では、金属ビット線の材料は、ニッケル、コバルト又は白金のうちの少なくとも一種であり、即ち、金属ビット線は、後続で第１金属半導体層の形成に金属元素を提供できれば、金属ビット線の表面に第１金属層を形成する必要もない。
【0102】
図９及び図１０を参照すると、金属ビット線１０１の表面の一部上に位置する半導体チャネル１０２を形成し、金属ビット線１０１に向かう半導体チャネル１０２の底面は、金属ビット線１０１に電気的に接続される。本実施例では、半導体チャネル１０２は第１金属層１１８と接触し、他の実施例では、半導体チャネルは、金属ビット線と直接に接触できる。
【0103】
具体的には、半導体チャネル１０２を形成するプロセスステップは、以下のステップを含む。
【0104】
図９を参照すると、金属ビット線１０１及び基板１１０上に位置する初期チャネル層１３２を形成する。
【0105】
いくつかの実施例では、隣接する金属ビット線１０１同士の間には隔離層１３０を有すれば、初期チャネル層１３２は、隔離層１３０の表面を覆う。
【0106】
本実施例では、金属ビット線１０１の表面には第１金属層１１８が形成され、初期チャネル層１３２は、第１金属層１１８の表面を覆う。他の実施例では、初期チャネル層は、直接に金属ビット線の表面を覆うことができる。
【0107】
具体的には、初期チャネル層１３２を形成する方法は、化学気相堆積、物理気相堆積、原子層堆積、又は金属有機化合物化学気相堆積を含む。ここで、初期チャネル層１３２の材料は、ＩＧＺＯ、ＩＷＯ、又はＩＴＯである。
【0108】
続いて図９を参照すると、初期チャネル層１３２の表面にパターン化されたマスク層１０９を形成する。
【0109】
マスク層１０９は、後続のステップで形成された半導体チャネル１０２の位置と寸法を定義するために使用される。マスク層１０９の材料は、窒化ケイ素、炭素窒化ケイ素又は炭素窒素酸化ケイ素であってもよい。他の実施例では、マスク層の材料は、フォトレジストであってもよい。
【0110】
【0111】
基板１１０に沿って金属ビット線１０１に指す方向で、半導体チャネル１０２は、順に配列される第１ドープ領域Ｉと、チャネル領域ＩＩと、第２ドープ領域ＩＩＩと、を含む。
【0112】
ここで、半導体チャネル１０２における第１ドープ領域Ｉ、チャネル領域ＩＩ、第２ドープ領域ＩＩＩに、同じ種類のドーピングイオンがドーピングされると、半導体チャネル１０２は、ＪＬＴのチャネルを構成するために使用でき、ドーピング急変による閾値電圧ドリフトと漏れ電流の増加等の問題を回避し、短チャネル効果の抑制にも有利である。
【0113】
パターン化処理を実行する前に、予めに初期チャネル層１３２にドーピング処理を実行することができ、ドーピング処理は、Ｎ型イオン又はＰ型イオンをドーピングすることができ、初期チャネル層１３２にパターン化処理を行った後ドーピング処理を実行して、適切なイオン分布を有する半導体チャネル１０２を形成することもできる、ことを理解されたい。
【0114】
本実施例では、熱酸化、エッチング及び／又は水素アニール処理を介して、半導体チャネル１０２にＲ面取り（ｃｏｒｎｅｒ－ｒｏｕｎｄｉｎｇ）処理を実行して、円筒状の構造の半導体チャネル１０２を形成し、半導体構造が機能する時に、半導体チャネル１０２における先端放電又は漏れ電の現象の回避に有利である。
【0115】
図１１を参照すると、半導体チャネル１０２の側壁の全体にゲート誘電体層１１４を形成する。ゲート誘電体層１１４が、半導体チャネル１０２の真下以外の第１金属層１１８の表面を露出する。ゲート誘電体層１１４は、後続のアニール処理のプロセスで、半導体チャネル１０２を保護し、後続のステップでの半導体チャネル１０２の材料と金属材料との反応を防止する。
【0116】
本実施例では、ゲート誘電体層１１４は、基板１１０から離れる第２ドープ領域ＩＩＩの端面にも位置し、後続の第４誘電体層の形成ステップでは、基板１１０から離れる第２ドープ領域ＩＩＩの端面に位置するゲート誘電体層１１４を一緒に除去することにより、後続で基板１１０から離れる第２ドープ領域ＩＩＩの端面に金属層を形成することを容易にする。他の実施例では、エッチングプロセスを介して第２ドープ領域の端面を覆うゲート誘電体層を除去できる。
【0117】
他の実施例では、チャネル領域での半導体チャネルの側壁の表面のみにゲート誘電体層を形成でき、又は、チャネル領域と第１ドープ領域の半導体チャネルの側壁の表面にゲート誘電体層を形成し、又は、チャネル領域と第２ドープ領域の半導体チャネルの側壁の表面にゲート誘電体層を形成する。
【0118】
続いて図１１を参照すると、第３誘電体層１１５は、基板１１０から離れる第１金属層１１８の表面に位置し、及び、隣接する第１金属層１１８同士の間にも位置する、第３誘電体層１１５を形成する。
【0119】
具体的には、第３誘電体層１１５は、隔離層１３０の表面、及び第１ドープ領域Ｉ（図９を参照）に対応するゲート誘電体層１１４の側壁の表面に位置し、第１金属層１１８と後続のステップで形成されるワード線とを隔離させるために使用される。第３誘電体層１１５は、表面全体の膜層構造であって、第１金属層１１８および金属ビット線１０１と、後続のステップで形成されるワード線との電気干渉を防止するために使用される。
【0120】
第３誘電体層１１５を形成するステップは、基板１１０から離れる金属ビット線１０１の表面上で初期第１誘電体層を形成するステップと、初期第１誘電体層を平坦化処理し、所定の厚さにエッチバックして、第３誘電体層１１５を形成するステップと、を含む。
【0121】
図１２を参照すると、チャネル領域ＩＩ（図１０を参照）に対応するゲート誘電体層１１４の側壁の表面に初期ゲート導電層１３４を形成し、且つ、初期ゲート導電層１３４は、チャネル領域ＩＩを取り囲み、初期ゲート導電層１３４は表面全体の膜層構造である。
【0122】
具体的には、初期ゲート導電層１３４を形成する方法は、化学気相堆積、物理気相堆積、原子層堆積、又は金属有機化合物化学気相堆積を含む。なお、初期ゲート導電層１３４への平坦化処理とエッチングを介して、初期ゲート導電層１３４をチャネル領域ＩＩに対応するゲート誘電体層１１４の側壁の表面に位置させる。
【0123】
図１３を参照すると、初期ゲート導電層１３４をパターン化して（図１２を参照）、相互に離間したゲート導電層１２４を形成して、同一金属ビット線１０１上に位置する異なる半導体チャネル１０２のゲート導電層１２４が異なる電位に接続できるようにし、それにより、半導体チャネルへの多様化制御の実現に有利である。ここで、パターン化処理の方法は、フォトリソグラフィを含む。
【0124】
ゲート誘電体層１１４毎について、ゲート誘電体層１１４毎に少なくとも１つ半導体チャネル１０２のチャネル領域ＩＩを取り囲んで配置でき、図１３では、ゲート誘電体層１１４毎に２つ半導体チャネル１０２を取り囲むことを例示とし、実際の電気的な要求に応じて、適切に各ゲート誘電体層１１４が取り囲む半導体チャネル１０２の数を配置できる。
【0125】
ゲート誘電体層１１４とゲート導電層１２４とが共にワード線１０４を構成するため、ワード線１０４も２つの半導体チャネル１０２を取り囲んで配置される。
【0126】
図１４を参照すると、第４誘電体層１２５を形成し、第４誘電体層１２５は、隣接するゲート導電層１２４同士の間に位置して、隣接するゲート導電層１２４同士の電気干渉を防止するために使用され、且つ、第４誘電体層１２５は、基板１１０から離れるゲート導電層１２４の表面にも位置して、後続のステップで基板１１０から離れる第４誘電体層１２５の表面上で形成された他の導電性構造を支持するために使用され、ゲート導電層１２４と他の導電性構造との絶縁を実現する。
【0127】
なお、第４誘電体層１２５を形成した後、第４誘電体層１２５に対して平坦化処理を実行し、基板１１０から離れるマスク層１０９の端面上に位置するゲート誘電体層１１４を除去して、第４誘電体層１２５が、基板１１０から離れる第２ドープ領域ＩＩＩの端面上に位置するマスク層１０９を露出する。
【0128】
本実施例では、第３誘電体層１１５と第４誘電体層１２５とが共に第２誘電体層１０５を構成し、第２誘電体層１０５は、金属ビット線１０１とワード線１０４との間に位置し、且つ、ワード線１０４における基板１１０から離れる一側にも位置する。且つ、第３誘電体層１１５と第４誘電体層１２５の材料は同じであるため、このようにして、半導体構造の製造プロセスに必要な材料の種類を減少させ、半導体構造の製造コストと複雑さを低減することに有利である。なお、第２誘電体層１０５は、更にマスク層１０９の上面を露出する。
【0129】
【0130】
第２金属層は、第２ドープ領域ＩＩＩとの反応に使用され、後続のステップでの第２金属半導体層１２２の形成のために金属元素を提供して、半導体チャネル１０２の抵抗率を低減する。ここで、第２金属層の材料は、コバルト、ニッケル又は白金のうちの少なくとも一種を含む。
【0131】
製造方法は、第１アニール処理を実行して、第１金属層１１８が第１ドープ領域Ｉと反応して、金属ビット線１０１に向かう部分的な厚さの第１ドープ領域Ｉを第一金属半導体層１１２に変換することをさらに含み、第１金属半導体層１１２の材料の抵抗率は、第１金属半導体層１１２以外の第１ドープ領域Ｉの材料の抵抗率より小さい。
【0132】
ここで、第１ドープ領域Ｉと反応する第１金属層１１８は、第１ドープ領域Ｉの一部になり、第１ドープ領域Ｉと反応していない第１金属層１１８は金属層１０８として使用する。金属ビット線１０１と第１金属半導体層１１２との間に、部分的な厚さの第１金属層１１８が残留されてもよく、当該残留された第１金属層１１８を金属層１０８として使用し、即ち、金属層１０８は、第１金属半導体層１１２以外の金属ビット線１０１の表面に位置してもよく、第１金属半導体層１１２と金属ビット線１０１との間に位置してもよい、ことを理解されたい。
【0133】
本実施例では、第１アニール処理を実行すると同時に、第２アニール処理を実行し、第２金属層は、第２ドープ領域ＩＩＩと反応して、露出された部分的な厚さの第２ドープ領域ＩＩＩを第２金属半導体層１２２に変換し、且つ、第２金属半導体層１２２の材料の抵抗率は、第２金属半導体層１２２以外の第２ドープ領域ＩＩＩの抵抗率より小さい。
【0134】
具体的には、急速熱アニーリングを採用してアニール処理を実行し、急速熱アニーリングのプロセスパラメータは、Ｎ２雰囲気下での半導体構造に対するアニール処理、６００℃～８５０℃のアニーリング温度、１０秒～６０秒のアニーリング時間を含む。アニーリング温度が適度であるため、第１金属層１１８を第１ドープ領域Ｉと充分に反応させ、第２金属層を第２ドープ領域ＩＩＩと充分に反応させて、抵抗率がより小さい第１金属半導体層１１２と第２金属半導体層１２２を形成するのに有利である。なお、アニーリング温度が適度であるため、第１金属層１１８と第２金属層における金属元素がチャネル領域ＩＩ内に拡散することの回避に有利である。なお、Ｎ２雰囲気下でアニール処理を実行して、第１金属層１１８と、第２金属層と、半導体チャネル１０２とが酸化されることの回避に有利である。
【0135】
本実施例では、第１アニール処理と第２アニール処理は同時に実行されるものであり、半導体構造の製造プロセスの簡略化に有利である。他の実施例では、第１金属層に半導体チャネルを形成した後に、第１アニール処理を実行することができ、第２ドープ領域に第２金属層を形成したら、第２アニール処理を実行する。
【0136】
さらに、他の実施例では、半導体チャネルを形成する前に、第１金属層の表面に第１半導体層を形成してもよく、第１半導体層の材料はシリコン又はゲルマニウムであり、且つ、第１アニール処理のプロセスでは、第１半導体層と第１金属層が反応して第１金属半導体層を形成し、第２金属層を形成する前に、第２ドープ領域の上面に第２半導体層を形成してもよく、第２半導体層の材料はシリコン又はゲルマニウムであり、且つ、第２アニール処理のプロセスでは、第２半導体層と第２金属層が反応して第２金属半導体層を形成する。
【0137】
図１６乃至図２２を参照して、半導体チャネル１０２の上面と接触する第１下部電極層１１６を形成し、第１下部電極層１１６の上面に位置する第２下部電極層１２６を形成し、第２下部電極層１２６の上面に位置し且つ第１下部電極層１１６及び第２下部電極層１２６を包み込む上部電極層１４６を形成し、上部電極層１４６と第１下部電極層１１６との間に位置し且つ上部電極層１４６と第２下部電極層１２６との間にも位置するキャパシタ誘電体層１３６を形成する。
【0138】
具体的には、基板１１０上の第２下部電極層１２６の底面の正投影は、基板１１０上の第１下部電極層１２６の上面の正投影内に位置し、キャパシタ誘電体層１３６は第２下部電極層１２６の上面と側面を覆い、且つ、第１下部電極層１１６の側面及び第２下部電極層１２６が露出された第１下部電極層１１６の上面も覆う。
【0139】
具体的には、第１下部電極層１１６と、第２下部電極層１２６と、キャパシタ誘電体層１３６と、上部電極層１４６とを形成することは、以下のステップを含む。
【0140】
図１６を参照すると、第１下部電極層１１６を形成し、第１下部電極層１１６の上面は、中央領域ｃと、中央領域ｃを取り囲む周辺領域ｄとを含む。
【0141】
具体的には、第２ドープ領域ＩＩＩにおけるチャネル領域ＩＩから離れる一側に犠牲層１３７を形成し、且つ犠牲層１３７内には、犠牲層１３７を貫通し且つ第２ドープ領域ＩＩＩを露出する第１貫通孔ｅを有し、第１貫通孔ｅを充填する第１下部電極層１１６を形成する。
【0142】
第１貫通孔ｅは、互いに連通する第１トレンチと第２トレンチを含み、第１トレンチは、第２ドープ領域ＩＩＩの表面を露出する。
【0143】
具体的には、第１トレンチと第２トレンチを形成することは、第２誘電体層１０５の表面に初期犠牲層を形成することと、初期犠牲層の表面にパターン化されたマスク層を形成することと、パターン化されたマスク層をマスクとして、部分的な厚さの初期犠牲層をエッチングして、第２トレンチを形成することと、第２トレンチに対応的エリアで、第２トレンチが露出する部分的な初期犠牲層を、第２ドープ領域ＩＩＩの表面を露出するまで、エッチングして、基板１１０の表面に平行する方向での断面積が徐々に増やす第１トレンチを形成することと、を含む。
【0144】
他の実施例では、第１貫通孔ｅの断面形状は、長方形又は逆台形であってもよい。
【0145】
本実施例では、各ワード線１０４は、第２方向に沿って延び、ワード線１０４毎に２つの半導体チャネル１０２を取り囲み、且つ、第１トレンチと第２トレンチも第２方向に沿って延びる。具体的には、第１トレンチと第２トレンチで構成された第１貫通孔ｅは、１つのワード線１０４に対応し、即ち、第１貫通孔ｅ毎に、当該第１貫通孔ｅに対応するワード線１０４が取り囲む各第２ドープ領域ＩＩＩにおけるチャネル領域ＩＩから離れる一側を露出し、図１６では、第１貫通孔ｅ毎に、２つの半導体チャネル１０２の第２ドープ領域ＩＩＩの上面を露出することを例示とする。
【0146】
他の実施例では、第１貫通孔毎に、１つの第２ドープ領域におけるチャネル領域から離れる一側のみを露出してもよい。
【0147】
図１７を参照すると、第１下部電極層１１６の上面と側面を覆う第１キャパシタ誘電体膜１１９を形成する。
【0148】
いくつかの実施例では、第１キャパシタ誘電体膜１１９を形成するプロセスステップは、犠牲層１３７を除去して、表面全体の連続的な第１初期キャパシタ誘電体膜を形成するステップを含み、第１初期キャパシタ誘電体膜は、更に第１下部電極層１１６の上面と側面を覆い、即ち、第１初期キャパシタ誘電体膜は、更に第１下部電極層１１６が露出する第４誘電体層１２５と、ゲート誘電体層１１４と、第２ドープ領域ＩＩＩ（図１０を参照）の上面と、を覆う。
【0149】
第１初期キャパシタ誘電体膜をパターン化して、第１キャパシタ誘電体膜１１９と第４キャパシタ誘電体層１８６を形成して、第４キャパシタ誘電体層１８６は、第１キャパシタ誘電体膜１１９の底面と接続し、且つ、基板１１０の表面に垂直である第１下部電極層１１６の軸から離れる方向に延びる。
【0150】
後続のステップで第２下部電極層１２６を形成するため、基板１１０の表面に垂直である方向で、第１下部電極層１１６自身のアスペクト比はより小さくてもよく、第１下部電極層１１６自身の構造の安定性を向上させ、後続のステップで他の膜層を形成し、及び他の膜層をエッチングする時に、第１下部電極層１１６が傾斜や崩壊し難く、半導体構造全体の安定性を向上させる。
【0151】
別のいくつかの実施例では、図１８を参照して、第１下部電極層１１６を形成する前に、第２誘電体層１０５上に第４キャパシタ誘電体層１８６を形成することと、且つ、第４キャパシタ誘電体層１８６は、第４キャパシタ誘電体層１８６を貫通する開け口を有し、且つ、開け口は、少なくとも一部の第２ドープ領域ＩＩＩ（図１０を参照）の上面を露出し、第１下部電極層１１６を形成するプロセスステップで、第１下部電極層１１６が開け口を充填することと、第１下部電極層１１６の上面及び側面を覆う第１キャパシタ誘電体膜１１９を形成することと、を含む。
【0152】
他の実施例では、犠牲層を貫通して、且つ、少なくとも第２ドープ領域の全体の上面を露出する第３貫通孔を形成することができ、第３貫通孔の側壁と底部に初期第１キャパシタ誘電体層を形成し、第３貫通孔底部に位置する初期第１キャパシタ誘電体層を除去し、残りの第１キャパシタ誘電体層を第１キャパシタ誘電体層として使用し、第１キャパシタ誘電体層は、第４貫通孔を取り囲み、第４貫通孔を充填する第１下部電極層を形成し、即ち、第１下部電極層の上面には第２キャパシタ誘電体層を有さず、残りの犠牲層を第１絶縁層として使用する。
【0153】
【0154】
本実施例では、隣接するキャパシタ同士の間の第４キャパシタ誘電体層１８６同士は、互いに間隔を開けて形成され、即ち、隣接する第４キャパシタ誘電体層１８６同士の間に第１絶縁層１１７を有する。他の実施例では、表面全体の連続的な第１初期キャパシタ誘電体膜を形成した後、第１初期キャパシタ誘電体膜にパターン化を行わなくてもよく、即ち、第１初期キャパシタ誘電体膜は、第１キャパシタ誘電体層と第４キャパシタ誘電体層を含み、且つ、隣接するキャパシタの第４キャパシタ誘電体層同士は、互いに接触して接続する。
【0155】
図１９を参照すると、第１上部電極層１９６を形成し、第１上部電極層１９６は、第１下部電極層１１６を包み込み、且つ、第１キャパシタ誘電体膜１１９は、第１上部電極層１９６と第１下部電極層１１６との間に位置する。
【0156】
具体的には、第１絶縁層１１７をパターン化して、第１下部電極層１１６を取り囲む第２貫通孔Ｆを形成し、且つ、第２貫通孔Ｆは、第１キャパシタ誘電体膜１１９の側面を露出し、第２貫通孔Ｆを充填する第１上部電極層１９６を形成する。
【0157】
【0158】
図２０乃至図２２を参照すると、中央領域ｃ（図１６を参照）の第１下部電極層１１６の上面と接触する第２下部電極層１２６を形成し、第２下部電極層１２６の上面及び側面を覆う第３キャパシタ誘電体層１７６を形成する。
【0159】
いくつかの実施例では、図２１を参照すると、第１下部電極層１１６の側面に位置する第１キャパシタ誘電体膜１１９を第１キャパシタ誘電体層１５６として使用し、第１下部電極層１１６の上面に位置する残りの第１キャパシタ誘電体膜１１９を第２キャパシタ誘電体層１６６として使用し、即ち、第１キャパシタ誘電体層１５６と第２キャパシタ誘電体層１６６は、一体成型される構造である。
【0160】
具体的には、図２０を参照すると、第１絶縁層１１７の上面と、第１上部電極層１９６の上面と、第２キャパシタ誘電体層１６６の上面と、及び第１下部電極層１１６の上面とで共に構成された表面に支持層１４７を形成し、支持層１４７を貫通し且つ第１下部電極層１１６の中央領域ｃ（図１６を参照）を露出する第５貫通孔ｇを形成し、基板１１０上の第５貫通孔ｇの正投影は、基板１１０上の第１下部電極層１１６の上面の正投影内に位置するため、基板１１０上の後続のステップで第５貫通孔ｇに形成する第２下部電極層１２６の底面の正投影は、基板１１０上の第１下部電極層１１６の上面の正投影内に位置することにより、第２下部電極層１２６と第１下部電極層１１６との整列精度の向上に有利であり、第２下部電極層１２６と第１下部電極層１１６の上面とのずれを回避し、それにより、最終的に形成されるキャパシタの寸法精度を高めて、キャパシタの形成品質を向上させ、キャパシタが良好な電気的性能を有することを保証する。
【0161】
ここで、第５貫通孔ｇを形成する方法ステップは、第１貫通孔ｅを形成する方法ステップと同じであるため、ここで説明を繰り返さない。
【0162】
図２１を参照すると、第２下部電極層１２６の露出された表面に第３キャパシタ誘電体層１７６を形成する。
【0163】
具体的には、支持層１４７（図２０を参照）を除去し、表面全体の連続的な第３初期キャパシタ誘電体膜を形成し、即ち、第３初期キャパシタ誘電体膜は、第２下部電極層１２６の露出された表面を覆うだけではなく、第１絶縁層１１７の上面と、第１上部電極層１９６の上面と、第２キャパシタ誘電体層１６６の上面とで共に構成された表面も覆い、第３初期キャパシタ誘電体膜をパターン化して、第２下部電極層１２６の側壁と上面に位置する第３初期キャパシタ誘電体膜だけを保持して、第３キャパシタ誘電体層１７６として使用する。
【0164】
別のいくつかの実施例では、図２２を参照すると、第１下部電極層１１６の側面と上面に位置する残りの第１キャパシタ誘電体膜１１９をすべて第１キャパシタ誘電体層１５６として使用する。
【0165】
具体的には、第２下部電極層１２６と第３初期キャパシタ誘電体膜を形成する方法ステップは、上記の実施例と同じであるため、ここで説明を繰り返さない。
【0166】
第３初期キャパシタ誘電体膜をパターン化する時に、第３キャパシタ誘電体層１７６として、第２下部電極層１２６の側壁と上面に位置する第３初期キャパシタ誘電体膜を保持するだけではなく、第２キャパシタ誘電体層１６６として、第１キャパシタ誘電体層１５６と上面と第１上部電極層１９６の一部の上面に位置する第３初期キャパシタ誘電体膜も保持し、即ち、第２キャパシタ誘電体層１６６と第３キャパシタ誘電体層１７６を一体成型される構造であり、且つ、第２キャパシタ誘電体層１６６は、基板１１０の表面に垂直である第２下部電極層１２６の軸から離れる方向に延びる。このようにして、後続のステップで形成された第２上部電極層１０６と第１下部電極層１１６との絶縁効果の強化に有利である。
【0167】
他の実施例では、第１下部電極層の上面に第２キャパシタ誘電体層を有していない時に、第２下部電極層を形成する前に、少なくとも、第２キャパシタ誘電体層として、第１下部電極層の上面の周辺領域で第２キャパシタ誘電体層膜を形成し、その後、第２下部電極層を形成してもよく、又は、第３キャパシタ誘電体層１７６を形成する時に、第３初期キャパシタ誘電体膜のパターン化を実行しなくてもよく、又は、第３キャパシタ誘電体層１７６を形成する時に、少なくとも、第２下部電極層１２６の側壁と上面と、第１下部電極層の上面の周辺領域に位置する第３初期キャパシタ誘電体膜を保持してもよい。
【0168】
なお、図２２では、隣接するキャパシタの間の第２キャパシタ誘電体層１６６同士が間隔をあけること、即ち、隣接する第２キャパシタ誘電体層１６６同士の間に第２絶縁層１２７を有することを例示とし、実際には、隣接する第２キャパシタ誘電体層１６６同士の間は互いに接触して接続できる。
【0169】
更に、図２１及び図２２を参照すると、第３キャパシタ誘電体層１７６を覆う第２絶縁層１２７を形成し、第２絶縁層１２７をパターン化して、第２下部電極層１２６を取り囲む第６貫通孔を形成し、且つ、第６貫通孔は、第３キャパシタ誘電体層１７６の側面と上面を露出し、第１上部電極層１９６の上面を露出し、第６貫通孔を充填する第２上部電極層１０６を形成する。
【0170】
第１絶縁層１１７と第２絶縁層１２７で共に絶縁層１０７を構成する。第１絶縁層１１７は、隣接する第１上部電極層１９６同士の間に位置して、隣接する第１上部電極層１９６同士の電気的絶縁を実現するために使用され、第２絶縁層１２７は、隣接する第２上部電極層１０６同士の間に位置し且つ第１絶縁層１１７の上面を覆って、隣接する第２上部電極層１０６同士の電気的絶縁を実現するために使用される。
【0171】
ここで、第１上部電極層１９６と第２上部電極層１０６で共に上部電極層１４６を構成し、第１キャパシタ誘電体層１５６と、第２キャパシタ誘電体層１６６と、第３キャパシタ誘電体層１７６と、第４キャパシタ誘電体層１８６とで共にキャパシタ誘電体層１３６を構成し、第１下部電極層１１６と、第２下部電極層１２６と、キャパシタ誘電体層１３６と、上部電極層１４６とで共に半導体構造におけるキャパシタを構成する。
【0172】
更に、図１を参照すると、１つのストレージユニット１００を形成した後、ストレージユニット１００のおける基板１１０から離れる一側に、次のストレージユニット１００を形成できる。
【0173】
要約すると、キャパシタの下部電極層を段階的に形成することにより、即ち、第１下部電極層１１６と第２下部電極層１２６を段階的に形成することにより、下部電極層自身の構造の安定性を向上させる一方で、キャパシタのアスペクト比を高めて、キャパシタのキャパシタ容量を向上させることに有利である。なお、基板１１０上の第２下部電極層１２６の底面の正投影を、基板１１０上の第１下部電極層１１６の上面の正投影内に位置させることにより、第２下部電極層の底面と第１下部電極層の上面とのずれを回避し、それにより、キャパシタ容量を高める一方で、キャパシタの寸法精度を高めて、キャパシタが良好な電気的性能を有することを保証する。
【0174】
上記の各実施形態は、本願を実現するための具体的な実施例であり、実際の応用において、本願の趣旨及び範囲から逸脱しない限りに、形態及び細部における様々な変更が可能であることを当業者が理解できる。当業者であれば、本願の趣旨及び範囲から逸脱しない限りに、独自で変更及び修正することができ、そのため、本願の保護範囲は、特許請求の範囲によって決定されるべきである。
【産業上の利用可能性】
【0175】
本願実施例は、半導体構造及びその製造方法を提供する。本願実施例によって提供される技術的解決策において、半導体構造におけるキャパシタの下部電極層は、積層して配置された第１下部電極層と第２下部電極層で構成され、これは、キャパシタの下部電極層の全体の高さを高め、キャパシタのアスペクト比を高めることに有利であり、それにより、キャパシタにおける上部電極層と下部電極層の対向面積を増加して、キャパシタのキャパシタ容量を高める。更に、半導体チャネルのチャネル領域は、金属ビット線の表面に垂直に配置され、即ち、チャネル領域の延びる方向は、金属ビット線の表面に垂直であり、半導体チャネルの寸法を縮小することなく、金属ビット線の表面に平行する方向（通常は水平方向）での半導体チャネルのレイアウト空間の節約に有利であり、それにより、半導体構造の水平方向での集積度を向上させる。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】