特許 7458273出願番号 特願 2020-146992
半導体装置の制御方法
出願人 株式会社東芝（識別番号 3078）
2026年 特許公開件数ランキング 8位 1,380件（※）
2026年 特許取得件数ランキング 8位 1,096件（※）
出願人 東芝デバイス＆ストレージ株式会社（識別番号 317011920）
2026年 特許公開件数ランキング 27510位 299件（※）
2026年 特許取得件数ランキング 8209位 163件（※）
公報発行日 2024年3月29
公報URL https://ipforce.jp/patent-jp-P_B1-7458273 ログイン済みの方はこのURLへ
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※ 共同出願を含む
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技術分野
半導体装置の制御方法
発明が解決しようとする課題[発明の詳細な説明]から抜粋
ターンオン時の損失を低減できる半導体装置の制御方法を提供する。
課題を解決するための手段[発明の詳細な説明]から抜粋
半導体装置は、第１電極と、前記第１電極に対向する第２電極と、前記第１電極と前記第２電極との間に設けられた半導体部と、前記半導体部と前記第１電極との間に設けられ、前記半導体部および前記第１電極から電気的に絶縁され、相互に電気的に分離された第１～第３制御電極と、を備える。前記半導体部は、第１導電形の第１層と、第２導電形の第２層と、前記第１導電形の第３層と、前記第２導電形の第４層と、・・・ 続きを知財ポータルサイト IP Force にログインして見る
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この特許公報に記載されている図面[図面の簡単な説明]から抜粋
【図1】
第１半導体装置を示す模式図である。
【図2】
第１半導体装置の制御方法を示すタイムチャートである。
【図3】
第１半導体装置の制御方法を示す模式断面図である。
【図4】
第１実施形態の変形例に係る半導体装置の制御方法を示すタイムチャートである。
【図5】
第１実施形態の変形例に係る半導体装置の制御方法を示す模式図である。
【図6】
第１実施形態の別の変形例に係る半導体装置の制御方法を示す模式図である。
【図7】
第１実施形態の他の変形例に係る半導体装置の制御方法を示す模式図である。
【図8】
第２半導体装置を示す模式断面図である。
【図9】
第２半導体装置の制御方法を示すタイムチャートである。
【図10】
第３半導体装置の制御方法を示すタイムチャートである。
【図11】
第３実施形態の変形例に係る半導体装置の制御方法を示すタイムチャートである。
代表図 図1本件の代表的な図
１、２…半導体装置、 １０…半導体部、 １１…第１層、 １３…第２層、 １５…第３層、 １７…第４層、 ２０…第１電極、 ２１…第５層、 ２３…第６層、 ３０…第２電極、 ４０…第１制御電極、 ４３…第１絶縁膜、 ４５、５５、６５…層間絶縁膜、 ５０…第２制御電極、 ５３…第２絶縁膜、 ６０…第３制御電極、 ６３…第３絶縁膜、 ７０…ゲート制御回路、 Ｇ１、Ｇ２、Ｇ３…ゲート端子、 ＧＩ１、ＧＩ２、ＧＩ３…ゲート配線、 ＮＩＶ…反転層、 ＰＩＶ…蓄積層、 ＶＧ１…第１制御電圧、 ＶＧ２…第２制御電圧、 ＶＧ３…第３制御電圧、 ＶＴＨ…閾値電圧
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