特許 7458719 電流検出回路、およびトランジスタ駆動回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-03-22

(45)【発行日】2024-04-01

(54)【発明の名称】電流検出回路、およびトランジスタ駆動回路

(51)【国際特許分類】

   H02M 1/00 20070101AFI20240325BHJP

【ＦＩ】

H02M1/00 H

【請求項の数】 15

(21)【出願番号】P 2019141874

(22)【出願日】2019-08-01

(65)【公開番号】P2021027630

(43)【公開日】2021-02-22

【審査請求日】2022-07-08

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】森田 智章

【審査官】白井 孝治

(56)【参考文献】

【文献】特開２００８－１３１７６４（ＪＰ，Ａ）

【文献】国際公開第２０１０／１３４５１６（ＷＯ，Ａ１）

【文献】特開２００８－０６１３９０（ＪＰ，Ａ）

【文献】特開２００５－１７６５８７（ＪＰ，Ａ）

【文献】特開２０１６－１７４４５３（ＪＰ，Ａ）

【文献】国際公開第２００５／１２２３７３（ＷＯ，Ａ１）

【文献】特開２００８－０２１３４５（ＪＰ，Ａ）

【文献】特開２００６－２０９８２７（ＪＰ，Ａ）

【文献】特開２０１３－２５８５４９（ＪＰ，Ａ）

【文献】特開２０１０－２２６７８９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ １／００～ ３／３４

(57)【特許請求の範囲】

【請求項1】

第１電源電圧の印加端が接続されるドレインを有し、第１ゲート信号によりゲートを駆動される第１駆動対象トランジスタを流れる電流を検出する電流検出回路であって、
前記第１電源電圧の印加端が接続されるドレインを有する第１トランジスタと、
前記第１トランジスタを流れる定電流を生成する定電流源と、
オンである前記第１駆動対象トランジスタのソースに発生する電圧が電流検出信号として入力される第１入力端と、前記第１トランジスタのソースに接続される第２入力端と、を有するコンパレータと、
第２電源電圧の印加端が接続されるドレインと、前記第１トランジスタのゲートが接続されるソースと、を有し、前記ドレインとショートされるゲートと、を有する第２トランジスタと、
を備える、電流検出回路と、
前記第１駆動対象トランジスタのソースが接続されるアノードを有するツェナーダイオードと、
前記ツェナーダイオードのカソードが接続されるゲートと、前記第２電源電圧の印加端が接続されるドレインと、を有する第５トランジスタと、
を備え、
前記第５トランジスタのソース電圧が前記第１ゲート信号となる場合と前記第１駆動対象トランジスタのソース電圧が前記第１ゲート信号となる場合とが第１ゲート制御信号によって切替えられる、トランジスタ駆動回路。

【請求項2】

前記第１トランジスタは、前記第１駆動対象トランジスタと同じ組成のデバイスである、請求項１に記載のトランジスタ駆動回路。

【請求項3】

前記第１トランジスタのサイズは、前記第１駆動対象トランジスタのサイズより小さい、請求項２に記載のトランジスタ駆動回路。

【請求項4】

前記第２トランジスタのソースから流す電流を生成する第１カレントミラーをさらに備える、請求項１から請求項３のいずれか１項に記載のトランジスタ駆動回路。

【請求項5】

前記第１カレントミラーと前記第２トランジスタのソースとの間に配置される第３トランジスタをさらに備える、請求項４に記載のトランジスタ駆動回路。

【請求項6】

前記第１電源電圧の印加端に一端が接続される第１抵抗と、
前記第１抵抗の他端に接続されるドレインと、前記第１駆動対象トランジスタのソースが接続されるソースと、前記第１駆動対象トランジスタのゲートが接続されるゲートと、を有する第４トランジスタと、
をさらに備え、
前記第１抵抗の他端と前記第４トランジスタのドレインとが接続される第１接続ノードは、前記第１入力端に接続される、請求項１から請求項５のいずれか１項に記載のトランジスタ駆動回路。

【請求項7】

前記第５トランジスタは、前記第２トランジスタと同じ組成のデバイスである、請求項１から請求項６のいずれか１項に記載のトランジスタ駆動回路。

【請求項8】

前記第１トランジスタのサイズは、前記第１駆動対象トランジスタのサイズより小さく、
前記第２トランジスタのサイズは、前記第５トランジスタのサイズより小さい、請求項
７に記載のトランジスタ駆動回路。

【請求項9】

前記第５トランジスタのソースから流す電流を生成する第２カレントミラーをさらに備え、
前記第２トランジスタのソースから流す電流は、前記第２カレントミラーにより生成される電流よりも電流量が小さい、請求項８に記載のトランジスタ駆動回路。

【請求項10】

前記第２カレントミラーと前記第５トランジスタのソースとの間に配置される第６トランジスタをさらに備える、請求項９に記載のトランジスタ駆動回路。

【請求項11】

前記第１ゲート制御信号が印加されるゲートを有し、前記第２カレントミラーのオンオフを切り替える第７トランジスタと、
前記第５トランジスタのソースと接続される第１端と、前記第２カレントミラーと接続される第２端と、を有する第２抵抗と、
前記第２抵抗の前記第１端に接続される高電位端と、前記第１駆動対象トランジスタのソースに接続される低電位端と、前記第２抵抗の前記第２端に接続される入力端と、を有するインバータと、
をさらに備え、
前記インバータの出力は前記第１ゲート信号である、請求項９に記載のトランジスタ駆動回路。

【請求項12】

請求項１から請求項１１のいずれか１項に記載のトランジスタ駆動回路と、
前記トランジスタ駆動回路により駆動される前記第１駆動対象トランジスタと、
前記第１駆動対象トランジスタのソースと接続されるドレインと、グランド電位の印加端に接続されるソースと、を有する第２駆動対象トランジスタと、
を備える、電源ＩＣ。

【請求項13】

ホスト電圧を監視し、前記ホスト電圧の立下りを検出すると前記ホスト電圧の印加端が接続されるアイソレーションスイッチをオフとして前記第１駆動対象トランジスタおよび前記第２駆動対象トランジスタの駆動を開始させる減電圧検出回路をさらに備える、請求項１２に記載の電源ＩＣ。

【請求項14】

請求項１３に記載の電源ＩＣと、
前記減電圧検出回路によりオンオフを制御される前記アイソレーションスイッチと、
前記第１駆動対象トランジスタのソースと前記第２駆動対象トランジスタのドレインとが接続される第２接続ノードに接続される第１端を有するインダクタと、
前記インダクタの第２端および前記アイソレーションスイッチに接続される第１端を有するコンデンサと、
を備える、電源装置。

【請求項15】

請求項１４に記載の電源装置と、
前記電源装置から電力を供給されるボイスコイルモータとスピンドルモータの少なくともいずれかと、
を備える、ＨＤＤ（ハードディスクドライブ）。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電流検出回路に関する。

【背景技術】

【0002】

従来、トランジスタを流れる電流を検出する電流検出回路が種々の用途で用いられている。例えば、このような電流検出回路は、スイッチング電源回路のハイサイドトランジスタを流れる電流を検出することに用いられる（例えば特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１７－１７５７４６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ここで、電流検出回路は、トランジスタの温度特性の影響により電流検出精度が低下する虞があった。

【0005】

上記状況に鑑み、本発明は、温度特性の影響を抑制して電流検出精度を向上させる電流検出回路を提供することを目的とする。

【課題を解決するための手段】

【0006】

上記目的を達成するために本発明の一態様に係る電流検出回路は、
第１電源電圧の印加端が接続されるドレインを有し、第１ゲート信号によりゲートを駆動される第１駆動対象トランジスタを流れる電流を検出する電流検出回路であって、
前記第１電源電圧の印加端が接続されるドレインを有する第１トランジスタと、
前記第１トランジスタを流れる定電流を生成する定電流源と、
オンである前記第１駆動対象トランジスタのソースに発生する電圧が電流検出信号として入力される第１入力端と、前記第１トランジスタのソースに接続される第２入力端と、を有するコンパレータと、
第２電源電圧の印加端が接続されるドレインと、前記第１トランジスタのゲートが接続されるソースと、を有し、前記ドレインとショートされるゲートと、を有する第２トランジスタと、
を備える構成としている（第１の構成）。

【0007】

また、上記第１の構成において、前記第１トランジスタは、前記第１駆動対象トランジスタと同じ組成のデバイスであることとしてもよい（第２の構成）。

【0008】

また、上記第２の構成において、前記第１トランジスタのサイズは、前記第１駆動対象トランジスタのサイズより小さいこととしてもよい（第３の構成）。

【0009】

また、上記第１から第３のいずれかの構成において、前記第２トランジスタのソースから流す電流を生成する第１カレントミラーをさらに備えることとしてもよい（第４の構成）。

【0010】

また、上記第４の構成において、前記第１カレントミラーと前記第２トランジスタのソースとの間に配置される第３トランジスタをさらに備えることとしてもよい（第５の構成）。

【0011】

また、上記第１から第５のいずれかの構成において、前記第１電源電圧の印加端に一端が接続される第１抵抗と、前記第１抵抗の他端に接続されるドレインと、前記第１駆動対象トランジスタのソースが接続されるソースと、前記第１駆動対象トランジスタのゲートが接続されるゲートと、を有する第４トランジスタと、をさらに備え、前記第１抵抗の他端と前記第４トランジスタのドレインとが接続される第１接続ノードは、前記第１入力端に接続されることとしてもよい（第６の構成）。

【0012】

また、本発明の一態様に係るトランジスタ駆動回路は、
上記いずれかの構成の電流検出回路と、
前記第１駆動対象トランジスタのソースが接続されるアノードを有するツェナーダイオードと、
前記ツェナーダイオードのカソードが接続されるゲートと、第３電源電圧の印加端が接続されるドレインと、を有する第５トランジスタと、
を備え、
前記第５トランジスタのソース電圧が前記第１ゲート信号となる構成としている（第７の構成）。

【0013】

また、上記第７の構成において、前記第５トランジスタは、前記第２トランジスタと同じ組成のデバイスであることとしてもよい（第８の構成）。

【0014】

また、上記第８の構成において、前記第１トランジスタのサイズは、前記第１駆動対象トランジスタのサイズより小さく、前記第２トランジスタのサイズは、前記第５トランジスタのサイズより小さいこととしてもよい（第９の構成）。

【0015】

また、上記第９の構成において、前記第５トランジスタのソースから流す電流を生成する第２カレントミラーをさらに備え、前記第２トランジスタのソースから流す電流は、前記第２カレントミラーにより生成される電流よりも電流量が小さいこととしてもよい（第１０の構成）。

【0016】

また、上記第１０の構成において、前記第２カレントミラーと前記第５トランジスタのソースとの間に配置される第６トランジスタをさらに備えることとしてもよい（第１１の構成）。

【0017】

また、上記第１０または第１１の構成において、第１ゲート制御信号が印加されるゲートを有し、前記第２カレントミラーのオンオフを切り替える第７トランジスタと、
前記第５トランジスタのソースと接続される第１端と、前記第２カレントミラーと接続される第２端と、を有する第２抵抗と、
前記第２抵抗の前記第１端に接続される高電位端と、前記第１駆動対象トランジスタのソースに接続される低電位端と、前記第２抵抗の前記第２端に接続される入力端と、を有するインバータと、
をさらに備え、
前記インバータの出力は前記第１ゲート信号であることとしてもよい（第１２の構成）。

【0018】

また、本発明の一態様に係る電源ＩＣは、
上記いずれかの構成のトランジスタ駆動回路と、
前記トランジスタ駆動回路により駆動される前記第１駆動対象トランジスタと、
前記第１駆動対象トランジスタのソースと接続されるドレインと、グランド電位の印加端に接続されるソースと、を有する第２駆動対象トランジスタと、
を備える構成としている（第１３の構成）。

【0019】

また、上記第１３の構成において、ホスト電圧を監視し、前記ホスト電圧の立下りを検出すると前記ホスト電圧の印加端が接続されるアイソレーションスイッチをオフとして前記第１駆動対象トランジスタおよび前記第２駆動対象トランジスタの駆動を開始させる減電圧検出回路をさらに備えることとしてもよい（第１４の構成）。

【0020】

また、本発明の一態様に係る電源装置は、
上記第１４の構成の電源ＩＣと、
前記減電圧検出回路によりオンオフを制御される前記アイソレーションスイッチと、
前記第１駆動対象トランジスタのソースと前記第２駆動対象トランジスタのドレインとが接続される第２接続ノードに接続される第１端を有するインダクタと、
前記インダクタの第２端および前記アイソレーションスイッチに接続される第１端を有するコンデンサと、
を備える構成としている（第１５の構成）。

【0021】

また、本発明の一態様に係るＨＤＤ（ハードディスクドライブ）は、
上記電源装置と、
前記電源装置から電力を供給されるボイスコイルモータとスピンドルモータの少なくともいずれかと、
を備える構成としている。

【発明の効果】

【0022】

本発明の電流検出回路によると、温度特性の影響を抑制して電流検出精度を向上させることが可能となる。

【図面の簡単な説明】

【0023】

【図1】本発明の例示的な実施形態に係る電源装置の構成を示す図である。

【図2】電源装置を備えるＨＤＤ（ハードディスクドライブ）の一例を示す概略構成図である。

【図3】比較例に係るハイサイド駆動回路および電流検出回路の具体的な構成を示す回路図である。

【図4】図３に示す回路構成における動作の一例を示すタイミングチャートである。

【図5】本発明の例示的な実施形態に係るハイサイド駆動回路および電流検出回路の具体的な構成を示す回路図である。

【発明を実施するための形態】

【0024】

以下に本発明の例示的な実施形態について図面を参照して説明する。

【0025】

＜１．電源装置の構成＞
図１は、本発明の例示的な実施形態に係る電源装置２０の構成を示す図である。図１に示す電源装置２０は、一例としてＨＤＤ（ハードディスクドライブ）に備えられるものとしている。

【0026】

図１に示すように、電源装置２０は、半導体集積回路として構成される電源ＩＣ１と、アイソレーションスイッチ１５と、インダクタＬ１と、コンデンサＣ１と、を備えている。アイソレーションスイッチ１５、インダクタＬ１、およびコンデンサＣ１は、電源ＩＣ１に対する外付けの素子である。

【0027】

アイソレーションスイッチ１５は、図１では一例としてｎチャネルＭＯＳＦＥＴにより構成される。アイソレーションスイッチ１５のドレインは、ホスト電圧Ｖｈｏｓｔの印加端に接続される。ホスト電圧Ｖｈｏｓｔは、例えば５Ｖである。アイソレーションスイッチ１５のソースは、コンデンサＣ１の一端に接続される。アイソレーションスイッチ１５は、ホスト電圧Ｖｈｏｓｔの印加端とコンデンサＣ１の一端との間の経路の導通／遮断を切替えるスイッチである。

【0028】

電源ＩＣ１は、減電圧検出回路２と、ロジック部３と、ハイサイド駆動回路４と、ローサイド駆動回路５と、電流検出回路６と、ハイサイドトランジスタ（第１駆動対象トランジスタ）ＱＨと、ローサイドトランジスタ（第２駆動対象トランジスタ）ＱＬと、を集積化して有している。また、電源ＩＣ１は、外部との電気的接続を確立するための外部端子として、端子Ｔ１～Ｔ４を有している。

【0029】

減電圧検出回路２は、端子Ｔ２を介してホスト電圧Ｖｈｏｓｔの印加端に接続されるとともに、端子Ｔ１を介してアイソレーションスイッチ１５のゲートに接続される。これにより、減電圧検出回路２は、端子Ｔ１を介してアイソレーションスイッチ１５のゲートを駆動することで、アイソレーションスイッチ１５のオンオフを制御する。また、減電圧検出回路２は、端子Ｔ２を介してホスト電圧Ｖｈｏｓｔの状態を監視できる。

【0030】

ロジック部３は、電源ＩＣ１を制御する制御部であり、特に後述する降圧ＤＣ／ＤＣコンバータ１０の制御を行う。

【0031】

ハイサイドトランジスタＱＨは、ｎチャネルＭＯＳＦＥＴにより構成される。ハイサイドトランジスタＱＨのドレインは、端子Ｔ３を介して入力電圧（第１電源電圧）Ｖｉｎの印加端に接続される。入力電圧Ｖｉｎは、例えば１２Ｖである。ハイサイドトランジスタＱＨのソースは、ローサイドトランジスタＱＬのドレインに接続ノードＮ１にて接続される。ローサイドトランジスタＱＬのソースは、グランド電位の印加端に接続される。

【0032】

接続ノードＮ１は、端子Ｔ４を介してインダクタＬ１の一端に接続される。インダクタＬ１の他端は、コンデンサＣ１の一端に接続される。

【0033】

このような接続関係により、ハイサイドトランジスタＱＨ、ローサイドトランジスタＱＬ、インダクタＬ１、およびコンデンサＣ１により降圧ＤＣ／ＤＣコンバータ１０が構成される。

【0034】

ロジック部３は、ハイサイドトランジスタＱＨのゲートを制御するためのハイサイドゲート制御信号ＨＧＣＴＲをハイサイド駆動回路４に出力する。ハイサイド駆動回路４は、ハイサイドゲート制御信号ＨＧＣＴＲに基づいてハイサイドゲート信号ＨＧを生成してハイサイドトランジスタＱＨのゲートに印加させる。

【0035】

また、ロジック部３は、ローサイドトランジスタＱＬのゲートを制御するためのローサイドゲート制御信号ＬＧＣＴＲをローサイド駆動回路５に出力する。ローサイド駆動回路５は、ローサイドゲート制御信号ＬＧＣＴＲに基づいてローサイドゲート信号ＬＧを生成してローサイドトランジスタＱＬのゲートに印加させる。

【0036】

これにより、ロジック部３によりハイサイドトランジスタＱＨおよびローサイドトランジスタＱＬそれぞれのオンオフ制御が行われ、入力電圧Ｖｉｎに基づきインダクタＬ１の他端には出力電圧Ｖｏｕｔが生成される。出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎを降圧した電圧であり、例えば１２Ｖの入力電圧Ｖｉｎに対して５Ｖとなる。なお、このとき、接続ノードＮ１には、ハイサイドトランジスタＱＨおよびローサイドトランジスタＱＬのスイッチングによるスイッチング電圧Ｖｓｗが生成される。

【0037】

また、電流検出回路６は、ハイサイドトランジスタＱＨを流れる電流を検出するための回路である。より具体的には、電流検出回路６は、ハイサイドトランジスタＱＨを流れる電流が所定の制限値に達したことを検出し、制限電流検出信号ＩＬＩＭＩＴ_ｄｅｔをロジック部３に出力する。

【0038】

なお、ハイサイド駆動回路４、および電流検出回路６の構成の詳細については、後述する。

【0039】

ここで、電源装置２０の動作について説明する。ここでは、ホスト電圧Ｖｈｏｓｔが５Ｖ、入力電圧Ｖｉｎが１２Ｖであるとして説明する。ホスト電圧Ｖｈｏｓｔが５Ｖである間は、減電圧検出回路２はアイソレーションスイッチ１５をオンとし、降圧ＤＣ／ＤＣコンバータ１０は停止状態としておく。これにより、ホスト電圧Ｖｈｏｓｔがアイソレーションスイッチ１５を介して、負荷の一例としてのボイスコイルモータ３０、スピンドルモータ３１等に供給される。

【0040】

停電状態となってホスト電圧Ｖｈｏｓｔが５Ｖより立ち下がった場合、減電圧検出回路２はこれを検出し、アイソレーションスイッチ１５をオフとする。これにより、コンデンサＣ１が放電して負荷へ供給される電圧が低下することを抑制する。このとき、減電圧検出回路２は、ロジック部３に降圧ＤＣ／ＤＣコンバータ１０を起動するように指令する。

【0041】

これにより、ロジック部３は、ハイサイドゲート制御信号ＨＧＣＴＲおよびローサイドゲート制御信号ＬＧＣＴＲの出力によるハイサイドトランジスタＱＨおよびローサイドトランジスタＱＬのスイッチング制御を開始し、降圧ＤＣ／ＤＣコンバータ１０は１２Ｖの入力電圧Ｖｉｎに基づき５Ｖの出力電圧Ｖｏｕｔの生成を開始する。従って、停電状態となっても、継続して５Ｖの電源電圧を負荷に供給することができる。

【0042】

＜２．ＨＤＤの構成＞
ここで、本発明の例示的な実施形態に係る電源装置２０を備えるＨＤＤの構成について説明する。図２は、電源装置２０を備えるＨＤＤの一例を示す概略構成図である。

【0043】

図２に示すＨＤＤ４０は、筐体３５内部に収容される構成として、ボイスコイルモータ３０、スピンドルモータ３１、磁気ディスク３２、スイングアーム３３、および磁気ヘッド３４を有している。

【0044】

磁気ディスク３２は、表面に磁性体を有した硬質のディスクである。磁気ディスク３２は、複数枚数でも、単数枚数でもよい。スピンドルモータ３１は、磁気ディスク３２を高速に回転させる。磁気ヘッド３４は、磁界を発生させることで磁気ディスク３２に対してデータの読み書きを行う。磁気ヘッド３４は、スイングアーム３３の先端に取り付けられる。

【0045】

スイングアーム３３は、回転する磁気ディスク３２に対して軸周りに揺動する。ボイスコイルモータ３０は、スイングアーム３３を駆動するアクチュエータである。ボイルコイルモータ３０は、電流を流されるコイルとマグネットとの磁界作用により駆動される。

【0046】

電源ＩＣ１、および図２では図示しない電源装置２０の構成は、筐体３５内部に収容される。

【0047】

＜３．ハイサイド駆動回路および電流検出回路＞
次に、電源ＩＣ１に含まれるハイサイド駆動回路４および電流検出回路６の詳細について説明する。ここではまず、本発明の実施形態について説明する前に、比較例およびその課題についての説明を行う。

【0048】

図３は、比較例に係るハイサイド駆動回路４および電流検出回路６の具体的な構成を示す回路図である。なお、図３では、降圧ＤＣ／ＤＣコンバータ１０およびローサイド駆動回路５の構成も併せて示す。また、ハイサイド駆動回路４と電流検出回路６とからハイサイドトランジスタＱＨを駆動するトランジスタ駆動回路が構成される。

【0049】

ハイサイド駆動回路４は、抵抗Ｒ４、ツェナーダイオードＺ４、トランジスタＭ４、およびインバータＩＶ４に加えて、レベルシフト回路４１を有している。

【0050】

抵抗Ｒ４の一端は、ハイサイド電圧ＶＨＳＤの印加端が接続される。抵抗Ｒ４の他端は、ツェナーダイオードＺ４のカソードに接続ノードＮ４１にて接続される。ツェナーダイオードＺ４のアノードは、接続ノードＮ１に接続される。ハイサイド電圧ＶＨＳＤは、入力電圧ＶｉｎにツェナーダイオードＺ４のツェナー電圧Ｖｚを加えた電圧としている。例えば、入力電圧Ｖｉｎが１２Ｖで、ツェナー電圧Ｖｚが５Ｖである場合、ハイサイド電圧ＶＨＳＤ＝１２Ｖ＋５Ｖ＝１７Ｖである。

【0051】

接続ノードＮ４１は、ｎチャネルＭＯＳＦＥＴにより構成されるトランジスタＭ４のゲートに接続される。トランジスタＭ４のドレインは、ハイサイド電圧（第３電源電圧）ＶＨＳＤの印加端に接続される。このような接続関係により、トランジスタＭ４のソースに生じるソース電圧Ｖｓｍ４は、Ｖｓｍ４＝Ｖｓｗ＋Ｖｚ－Ｖｇｓ４となる。但し、Ｖｇｓ４はトランジスタＭ４のドレイン・ソース間電圧である。

【0052】

レベルシフト回路４１は、抵抗Ｒ４１，Ｒ４２、およびトランジスタＭ４２～Ｍ４５を有している。抵抗Ｒ４１の一端は、ローサイド電圧ＶＬＳＤの印加端が接続される。図３に示すように、ローサイド電圧ＶＬＳＤは、ローサイド駆動回路５の電源電圧であり、例えば５Ｖである。

【0053】

抵抗Ｒ４１の他端は、ｎチャネルＭＯＳＦＥＴにより構成されるトランジスタＭ４２のドレインに接続される。トランジスタＭ４２のゲートは、ハイサイドゲート制御信号ＨＧＣＴＲの印加端に接続される。トランジスタＭ４２の他端は、ｎチャネルＭＯＳＦＥＴにより構成されるトランジスタＭ４３のドレインに接続される。トランジスタＭ４３のドレイン・ゲート間はショートされる。トランジスタＭ４３のソースは、グランド電位の印加端に接続される。

【0054】

トランジスタＭ４３のゲートは、ｎチャネルＭＯＳＦＥＴにより構成されるトランジスタＭ４４のゲートに接続される。トランジスタＭ４４のソースは、グランド電位の印加端に接続される。トランジスタＭ４４のドレインは、ｎチャネルＭＯＳＦＥＴにより構成されるトランジスタＭ４５のソースに接続される。トランジスタＭ４５のゲートは、ハイサイドゲート制御信号ＨＧＣＴＲの印加端に接続される。トランジスタＭ４３，Ｍ４４により、カレントミラーＣＭ４が構成される。

【0055】

抵抗Ｒ４２の一端は、トランジスタＭ４のソースに接続される。抵抗Ｒ４２の他端は、トランジスタＭ４５のドレインに接続ノードＮ４２にて接続される。トランジスタＭ４５は、高耐圧トランジスタであり、トランジスタＭ４５のソース側の素子を保護する機能を有する。

【0056】

このようなレベルシフト回路４１の構成により、ハイサイドゲート制御信号ＨＧＣＴＲは、接続ノードＮ４２に生じるレベルシフト電圧Ｖｓｈｔにレベルシフトされる。

【0057】

また、インバータＩＶ４の高電位端は、抵抗Ｒ４２の一端とトランジスタＭ４のソースとが接続される接続ノードＮ４３に接続される。インバータＩＶ４の低電位端は、ツェナーダイオードＺ４のアノードと接続ノードＮ１とが接続される接続ノードＮ４４に接続される。インバータＩＶ４の入力端は、接続ノードＮ４２に接続され、レベルシフト電圧Ｖｓｈｔが入力される。インバータＩＶ４の出力端は、ハイサイドトランジスタＱＨのゲートに接続される。

【0058】

ハイサイドゲート制御信号ＨＧＣＴＲは、例えばハイレベルとして１．５Ｖとなり、ローレベルとして０Ｖとなる。ハイサイドゲート制御信号ＨＧＣＴＲがハイレベルとなると、トランジスタＭ４２，Ｍ４５がオンとなる。これにより、ローサイド電圧ＶＬＳＤおよび抵抗Ｒ４１により生じるトランジスタＭ４３に流れる電流は、カレントミラーＣＭ４によってトランジスタＭ４４に流れる電流Ｉ４４となる。電流Ｉ４４は、抵抗Ｒ４２にも流れるので、接続ノードＮ４２には、接続ノードＮ４３の電圧であるソース電圧Ｖｓｍ４から抵抗Ｒ４２での電圧降下分だけ低下した電圧であるレベルシフト電圧Ｖｓｈｔが生成される。

【0059】

これにより、インバータＩＶ４は、ハイレベルとしてのソース電圧Ｖｓｍ４を出力する。インバータＩＶ４の出力は、ハイサイドトランジスタＱＨのゲートに印加されるハイサイドゲート信号ＨＧであるので、ＨＧ＝Ｖｓｍ４となる。先述のように、Ｖｓｍ４＝Ｖｓｗ＋Ｖｚ－Ｖｇｓ４であるから、ハイサイドトランジスタＱＨはオンとされる。

【0060】

一方、ハイサイドゲート制御信号ＨＧＣＴＲがローレベルの場合、トランジスタＭ４２，Ｍ４５はオフとなる。すると、抵抗Ｒ４２には電流が流れないので、レベルシフト電圧Ｖｓｈｔは、ソース電圧Ｖｓｍ４と一致する。これにより、インバータＩＶ４は、ローレベルとしてのスイッチング電圧Ｖｓｗを出力する。従って、ハイサイドゲート信号ＨＧ＝Ｖｓｗとなるので、ハイサイドトランジスタＱＨはオフとされる。

【0061】

このように、ハイサイドゲート制御信号ＨＧＣＴＲのハイレベル・ローレベルに応じて、ハイサイドトランジスタＱＨをオンオフすることができる。

【0062】

次に、図３に示す電流検出回路６の構成について説明する。電流検出回路６は、抵抗Ｒ６、トランジスタＭ６１，Ｍ６２、定電流源ＣＩ６、およびコンパレータＣＰ６を有している。

【0063】

抵抗Ｒ６の一端は、端子Ｔ３に接続され、入力電圧Ｖｉｎが印加される。抵抗Ｒ６の他端は、ｎチャネルＭＯＳＦＥＴにより構成されるトランジスタＭ６１のドレインに接続される。トランジスタＭ６１のソースは、接続ノードＮ１に接続される。抵抗Ｒ６の他端とトランジスタＭ６１のドレインとが接続される接続ノードＮ６１は、コンパレータＣＰ６の反転入力端（－）に接続される。トランジスタＭ６１のゲートは、インバータＩＶ４の出力端に接続される。すなわち、トランジスタＭ６１は、ハイサイドゲート信号ＨＧによりハイサイドトランジスタＱＨと同期してオンオフされる。

【0064】

また、ｎチャネルＭＯＳＦＥＴにより構成されるトランジスタＭ６２のドレインは、端子Ｔ３に接続され、入力電圧Ｖｉｎが印加される。トランジスタＭ６２のゲートは、ハイサイド電圧ＶＨＳＤの印加端が接続される。トランジスタＭ６２のソースは、定電流源ＣＩ６に接続されるとともに、コンパレータＣＰ６の非反転入力端（＋）に接続される。

【0065】

トランジスタＭ６２および定電流源ＣＩ６は、コンパレータＣＰ６の非反転入力端に印加させる参照電圧Ｖｒｅｆを生成するために設けられる。コンパレータＣＰ６は、抵抗Ｒ６とトランジスタＭ６１とが接続される接続ノードＮ６１に生じる電流検出信号Ｖｉｄｅｔと参照電圧Ｖｒｅｆとを比較し、比較結果として制限電流検出信号ＩＬＩＭＩＴ_ｄｅｔを出力する。

【0066】

次に、このような図３に示す回路構成における動作について、図４に示すタイミングチャートを参照して説明する。図４には、上段より順に、スイッチング電圧Ｖｓｗ、電流検出信号Ｖｉｄｅｔ、インダクタＬ１を流れるインダクタ電流ＩＬ、制限電流検出信号ＩＬＩＭＩＴ_ｄｅｔ、ハイサイドゲート制御信号ＨＧＣＴＲ、およびローサイドゲート制御信号ＬＧＣＴＲを示す。

【0067】

まず、タイミングｔ１の直前では、ハイサイドゲート制御信号ＨＧＣＴＲがローレベル、ローサイドゲート制御信号ＬＧＣＴＲがハイレベルであるので、ハイサイドトランジスタＱＨはオフ、ローサイドトランジスタＱＬはオンであり、スイッチング電圧Ｖｓｗは０Ｖとなり、グランドからローサイドトランジスタＱＬ、および端子Ｔ４を介してインダクタＬ１を流れるインダクタ電流ＩＬは減少してゆく。

【0068】

このとき、トランジスタＭ６１はオフであるので、電流検出信号Ｖｉｄｅｔは入力電圧Ｖｉｎと一致する。ここで、参照電圧Ｖｒｅｆは、Ｖｒｅｆ＝Ｖｉｎ－（Ｒｄｓｏｎ２×Ｉｃ）で表される。但し、Ｒｄｓｏｎ２：トランジスタＭ６２のオン抵抗、Ｉｃ：定電流源ＣＩ６による定電流である。従って、電流検出信号Ｖｉｄｅｔは参照電圧Ｖｒｅｆよりも高くなり、制限電流検出信号ＩＬＩＭＩＴ_ｄｅｔはローレベルとなる。

【0069】

そして、タイミングｔ１で、インダクタ電流ＩＬが０Ａに達し、ハイサイドゲート制御信号ＨＧＣＴＲがハイレベル、ローサイドゲート制御信号ＬＧＣＴＲがローレベルに切替えられると、ハイサイドトランジスタＱＨはオン、ローサイドトランジスタＱＬはオフとなる。これにより、スイッチング電圧Ｖｓｗは入力電圧Ｖｉｎまで立ち上り、端子Ｔ３からハイサイドトランジスタＱＨ、および端子Ｔ４を介してインダクタＬ１を流れるインダクタ電流ＩＬは０Ａから増加を開始する。

【0070】

ここで、スイッチング電圧Ｖｓｗ＝Ｖｉｎ－（Ｒｄｓｏｎ１×ＩＬ）（但し、Ｒｄｓｏｎ１：ハイサイドトランジスタＱＨのオン抵抗）となるので、インダクタ電流ＩＬが増加するにつれて、スイッチング電圧Ｖｓｗは入力電圧Ｖｉｎから低下する。このとき、トランジスタＭ６１はオンであり、抵抗Ｒ６はトランジスタＭ６１のオン抵抗に比して十分に抵抗値が高いので、電流検出信号Ｖｉｄｅｔは、ほぼスイッチング電圧Ｖｓｗと一致する。従って、図４に示すように、スイッチング電圧Ｖｓｗと同様に電流検出信号Ｖｉｄｅｔも入力電圧Ｖｉｎから低下する。

【0071】

そして、タイミングｔ２で、インダクタ電流ＩＬが所定の制限電流値Ｉｌｉｍｉｔに達すると、スイッチング電圧Ｖｓｗは、閾値電圧Ｖｔｈ＝Ｖｉｎ－（Ｒｄｓｏｎ１×Ｉｌｉｍｉｔ）に達する。ここで、参照電圧Ｖｒｅｆを閾値電圧Ｖｔｈと一致するように設定すれば、タイミングｔ２で電流検出信号Ｖｉｄｅｔは参照電圧Ｖｒｅｆに達するので、制限電流検出信号ＩＬＩＭＩＴ_ｄｅｔはハイレベルとなる。

【0072】

ロジック部３は、制限電流検出信号ＩＬＩＭＩＴ_ｄｅｔがハイレベルになったことを受けて、ハイサイドゲート制御信号ＨＧＣＴＲをローレベル、ローサイドゲート制御信号ＬＧＣＴＲをハイレベルに切替える。すると、ハイサイドトランジスタＱＨがオフ、ローサイドトランジスタＱＬがオンとなり、スイッチング電圧Ｖｓｗは０Ｖまで立ち下がる。このとき、トランジスタＭ６１はオフとなるので、電流検出信号Ｖｉｄｅｔは入力電圧Ｖｉｎまで立ち上がる。これにより、制限電流検出信号ＩＬＩＭＩＴ_ｄｅｔはローレベルとなる。インダクタ電流ＩＬは制限電流値Ｉｌｉｍｉｔから減少してゆく。

【0073】

ここで、上記のように、閾値電圧Ｖｔｈ＝Ｖｉｎ－（Ｒｄｓｏｎ１×Ｉｌｉｍｉｔ）であり、参照電圧Ｖｒｅｆ＝Ｖｉｎ－（Ｒｄｓｏｎ２×Ｉｃ）であるから、オン抵抗Ｒｄｓｏｎ１，Ｒｄｓｏｎ２の温度特性を合せるべく、ハイサイドトランジスタＱＨとトランジスタＭ６２は、同じ組成のデバイスとしてペアをとっている。但し、トランジスタＭ６２のサイズは、ハイサイドトランジスタＱＨのサイズよりも小さくして、省スペース化を図っている。これにより、ハイサイドトランジスタＱＨとトランジスタＭ６２とでオン抵抗の温度特性の影響をキャンセルして制限電流の検出精度を向上させることができる。

【0074】

しかしながら、図３の構成では、ハイサイドトランジスタＱＨがオンのときにハイサイドトランジスタＱＨのゲートに印加されるハイサイドゲート信号ＨＧは、ＨＧ＝Ｖｓｍ４＝Ｖｓｗ＋Ｖｚ－Ｖｇｓ４であるが、トランジスタＭ６２のゲートに印加される電圧はハイサイド電圧ＶＨＳＤである。トランジスタのゲートに印加させる電圧はトランジスタのオン抵抗に影響するが、トランジスタＭ６２のゲートに印加される電圧には、ハイサイドゲート信号ＨＧのようなＶｇｓの要素が欠けている。Ｖｇｓは温度特性を有するので、ハイサイドトランジスタＱＨとトランジスタＭ６２とでオン抵抗の温度特性の影響を十分にキャンセルできているとは言えない。

【0075】

このような本願発明者によって独自に見出された課題を解決すべく、以下説明するような本発明の実施形態が考案された。

【0076】

＜４．本発明の実施形態＞
図５は、本発明の例示的な実施形態に係るハイサイド駆動回路４および電流検出回路６０の具体的な構成を示す回路図であり、先述した比較例に係る図３に対応する図である。図５に示す本実施形態に係る回路構成の図３との相違点は、電流検出回路６０の構成である。

【0077】

電流検出回路６０は、図３に示した電流検出回路６と比べて、トランジスタＭ６３～Ｍ６６、および抵抗Ｒ６１を追加している。

【0078】

ｎチャネルＭＯＳＦＥＴにより構成されるトランジスタＭ６３のドレインは、ハイサイド電圧（第２電源電圧）ＶＨＳＤの印加端に接続され、トランジスタＭ６３のゲートとショートされる。トランジスタＭ６３のソースは、トランジスタＭ６２のゲートに接続される。

【0079】

これにより、トランジスタＭ６２のゲートには、トランジスタＭ６３のソース電圧Ｖｓｍ６３が印加される。ソース電圧Ｖｓｍ６３は、Ｖｓｍ６３＝ＶＨＳＤ－Ｖｇｓ６３となる。但し、Ｖｇｓ６３：トランジスタＭ６３のゲート・ソース間電圧である。

【0080】

先述したように、ハイサイドトランジスタＱＨがオンのときにハイサイドトランジスタＱＨのゲートに印加されるハイサイドゲート信号ＨＧは、ＨＧ＝Ｖｓｍ４＝Ｖｓｗ＋Ｖｚ－Ｖｇｓ４であり、Ｖｓｍ６３は上記の通りであるので、ハイサイドトランジスタＱＨのゲートに印加させるＨＧおよびトランジスタＭ６３のゲートに印加させるＶｓｍ６３ともにＶｇｓの要素を含めることができる。これにより、ハイサイドトランジスタＱＨのオン抵抗Ｒｄｓｏｎ１、トランジスタＭ６２のオン抵抗Ｒｄｓｏｎ２の温度特性の影響をよりキャンセルすることができる。

【0081】

また、トランジスタＭ４とトランジスタＭ６３は、Ｖｇｓの温度特性を合せるべく、同じ組成のデバイスとしてペアをとっている。また、トランジスタＭ６２のサイズをハイサイドトランジスタＱＨのサイズより小さくしていることに対応して、トランジスタＭ６３のサイズはトランジスタＭ４のサイズより小さくしている。これにより、省スペース化につなげている。

【0082】

さらに、本実施形態では、抵抗Ｒ６１の一端は、ローサイド電圧ＶＬＳＤの印加端に接続される。抵抗Ｒ６１の他端は、ｎチャネルＭＯＳＦＥＴにより構成されるトランジスタＭ６４のドレインに接続される。トランジスタＭ６４のドレイン・ゲート間はショートされる。トランジスタＭ６４のソースは、グランド電位の印加端に接続される。

【0083】

トランジスタＭ６４のゲートは、ｎチャネルＭＯＳＦＥＴにより構成されるトランジスタＭ６５のゲートに接続される。トランジスタＭ６５のソースは、グランド電位の印加端に接続される。トランジスタＭ６５のドレインは、ｎチャネルＭＯＳＦＥＴにより構成されるトランジスタＭ６６のソースに接続される。トランジスタＭ６６のゲートは、ハイサイド電圧ＶＨＳＤの印加端に接続される。トランジスタＭ６６のドレインは、トランジスタＭ６３のソースとトランジスタＭ６２のゲートとが接続される接続ノードＮ６２に接続される。トランジスタＭ６４，Ｍ６５により、カレントミラーＣＭ６０が構成される。トランジスタＭ６６は、高耐圧トランジスタであり、トランジスタＭ６６のソース側の素子を保護する機能を有する。

【0084】

これにより、ローサイド電圧ＶＬＳＤおよび抵抗Ｒ６１により生じるトランジスタＭ６４に流れる電流は、カレントミラーＣＭ６０によってトランジスタＭ６５に流れる電流Ｉ６５となる。電流Ｉ６５は、接続ノードＮ６２からトランジスタＭ６６を介して流れる。そして、トランジスタＭ６３のサイズがトランジスタＭ４のサイズより小さいことに対応して、カレントミラーＣＭ４により流れる電流Ｉ４４よりも電流Ｉ６５は電流量を小さくしている。これにより、トランジスタＭ４のＶｇｓ４に対してトランジスタＭ６３のＶｇｓ６３を調整している。

【0085】

このように、本実施形態であれば、温度特性の影響をより抑制して、コンパレータＣＰ６による制限電流の検出精度をより向上させることができる。

【0086】

＜５．その他＞
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変形が可能である。

【産業上の利用可能性】

【0087】

本発明は、例えば、スイッチング電源回路における電流検出に利用することができる。

【符号の説明】

【0088】

１ 電源ＩＣ
２ 減電圧検出回路
３ ロジック部
４ ハイサイド駆動回路
５ ローサイド駆動回路
６、６０ 電流検出回路
１０ 降圧ＤＣ／ＤＣコンバータ
１５ アイソレーションスイッチ
２０ 電源装置
３０ ボイスコイルモータ
３１ スピンドルモータ
３２ 磁気ディスク
３３ スイングアーム
３４ 磁気ヘッド
３５ 筐体
４０ ＨＤＤ（ハードディスクドライブ）

【図1】

【図2】

【図3】

【図4】

【図5】