特許 7458740 メモリシステム及び制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-03-22

(45)【発行日】2024-04-01

(54)【発明の名称】メモリシステム及び制御方法

(51)【国際特許分類】

   G06F 12/06 20060101AFI20240325BHJP

   G06F 11/10 20060101ALI20240325BHJP

   G06F 12/00 20060101ALI20240325BHJP

【ＦＩ】

G06F12/06 540

G06F11/10 662

G06F12/00 597U

G06F12/06 550A

【請求項の数】 8

(21)【出願番号】P 2019191644

(22)【出願日】2019-10-21

(65)【公開番号】P2021068072

(43)【公開日】2021-04-30

【審査請求日】2022-09-13

【前置審査】

(73)【特許権者】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100176599

【弁理士】

【氏名又は名称】高橋 拓也

(74)【代理人】

【識別番号】100205095

【弁理士】

【氏名又は名称】小林 啓一

(74)【代理人】

【識別番号】100208775

【弁理士】

【氏名又は名称】栗田 雅章

(72)【発明者】

【氏名】近藤 尊

【審査官】北村 学

(56)【参考文献】

【文献】特表２０１０－５０１９１５（ＪＰ，Ａ）

【文献】特開平０４－０５２９４０（ＪＰ，Ａ）

【文献】特開平０４－２４７５４１（ＪＰ，Ａ）

【文献】特開平０７－３１１７０８（ＪＰ，Ａ）

【文献】特開２００１－３２５２１７（ＪＰ，Ａ）

【文献】特開２００８－２０４２２２（ＪＰ，Ａ）

【文献】特開２０１７－０５４２７４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

ＩＰＣ Ｇ０６Ｆ １２／００ － １２／０６

Ｇ０６Ｆ １１／０８ － １１／１０

Ｇ１１Ｃ １１／５６

Ｇ１１Ｃ １６／００ － １７／１８

(57)【特許請求の範囲】

【請求項1】

それぞれがメモリセルを含む複数の並列動作要素を有する不揮発性メモリと、
前記複数の並列動作要素を制御するメモリコントローラと、を備え、
前記メモリコントローラは、
前記不揮発性メモリからデータをリードする場合、
前記複数の並列動作要素に含まれる前記メモリセルが保持するデータをセンスするセンス動作を順次、前記複数の並列動作要素に指示し、
前記センス動作のリード条件に応じた動作時間の満了を、前記センス動作を指示した並列動作要素ごとに測定し、
前記複数の並列動作要素のいずれかの前記センス動作の前記動作時間が満了していた場合、前記動作時間が満了した並列動作要素のステータス確認をすることなく、前記動作時間が満了した並列動作要素に前記データの転送動作を指示し、
前記メモリコントローラは、前記センス動作を指示した並列動作要素の前記動作時間の満了を測定するタイマを有し、
前記リード条件に基づいて前記動作時間を前記タイマに設定する、
メモリシステム。

【請求項2】

前記複数の並列動作要素は、１つのチャネルを介して前記メモリコントローラに接続されている、
請求項１に記載のメモリシステム。

【請求項3】

前記メモリコントローラは、
前記複数の並列動作要素に前記センス動作を指示するリードコマンドセットを発行し、前記リードコマンドセットの前記リード条件に基づいて前記動作時間を前記タイマに設定する、
請求項１に記載のメモリシステム。

【請求項4】

前記メモリコントローラは、前記複数の並列動作要素のそれぞれについて前記リード条件ごとの動作時間を管理し、前記リードコマンドセットが発行された前記複数の並列動作要素の前記リード条件に対応する動作時間のうち最長の動作時間を前記タイマに設定する、請求項３に記載のメモリシステム。

【請求項5】

前記リード条件は、ライト方式の種類およびページ種別の少なくともいずれかを含む、請求項１乃至請求項４のいずれか１項に記載のメモリシステム。

【請求項6】

それぞれがメモリセルを含む複数の並列動作要素を有する不揮発性メモリと、
前記複数の並列動作要素を制御するメモリコントローラと、を備え、
前記メモリコントローラは、
前記不揮発性メモリからデータをリードする場合、
前記複数の並列動作要素に含まれる前記メモリセルが保持するデータをセンスするセンス動作を順次、前記複数の並列動作要素に指示し、
前記センス動作のリード条件に応じた動作時間の満了を、前記センス動作を指示した並列動作要素ごとに測定し、
前記複数の並列動作要素のいずれかの前記センス動作の前記動作時間が満了していた場合、前記動作時間が満了した並列動作要素のステータス確認をすることなく、前記動作時間が満了した並列動作要素に前記データの転送動作を指示し、
前記転送動作により転送されたデータに対して誤り訂正処理を行い、
前記誤り訂正処理において訂正不能となるエラーが生じた場合には、前記複数の並列動作要素のうち前記データの転送元の並列動作要素のステータス確認を行い、前記データの転送元の並列動作要素のステータスがビジーであった場合に、前記データの転送元の並列動作要素に対し、リセットコマンドを発行する、
メモリシステム。

【請求項7】

前記並列動作要素は、メモリチップである
請求項１乃至請求項６のいずれか１項に記載のメモリシステム。

【請求項8】

それぞれがメモリセルを含む複数の並列動作要素を有する不揮発性メモリにおいて、前記複数の並列動作要素を制御する制御方法であって、
前記不揮発性メモリからデータをリードする場合、
前記複数の並列動作要素に含まれる前記メモリセルが保持するデータをセンスするセンス動作を順次、前記複数の並列動作要素に指示し、
前記センス動作のリード条件に応じた動作時間を、前記センス動作を指示した並列動作要素の前記動作時間の満了を測定するタイマに、前記リード条件に基づいて設定し、
前記動作時間の満了を、前記センス動作を指示した並列動作要素ごとに前記タイマにより測定し、
前記複数の並列動作要素のいずれかの前記センス動作の前記動作時間が満了していた場合、前記動作時間が満了した並列動作要素のステータス確認をすることなく、前記動作時間が満了した並列動作要素に前記データの転送動作を指示する、
制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、メモリシステム及び制御方法に関する。

【背景技術】

【0002】

メモリシステムは、メモリコントローラと、メモリコントローラに接続されるメモリとを備える。メモリは例えば複数の並列動作要素を有する。メモリコントローラは、例えば複数のチャネルを有し、１チャネルあたり複数の並列動作要素を制御する。

【0003】

このような構成において、メモリコントローラがステータスポーリングを行って、メモリのステータスを確認する場合がある。しかしながら、ステータスポーリングに要する時間がリード動作の遅延の一因となっている。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１４－０４１４６８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明の実施形態は、ステータスポーリングによるリード動作の遅延を抑制することが可能なメモリシステム及び制御方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

実施形態のメモリシステムは、それぞれがメモリセルを含む複数の並列動作要素を有する不揮発性メモリと、前記複数の並列動作要素を制御するメモリコントローラと、を備え、前記メモリコントローラは、前記不揮発性メモリからデータをリードする場合、前記複数の並列動作要素に含まれる前記メモリセルが保持するデータをセンスするセンス動作を順次、前記複数の並列動作要素に指示し、前記センス動作のリード条件に応じた動作時間の満了を、前記センス動作を指示した並列動作要素ごとに測定し、前記複数の並列動作要素のいずれかの前記センス動作の前記動作時間が満了していた場合、前記動作時間が満了した並列動作要素のステータス確認をすることなく、前記動作時間が満了した並列動作要素に前記データの転送動作を指示し、前記メモリコントローラは、前記センス動作を指示した並列動作要素の前記動作時間の満了を測定するタイマを有し、前記リード条件に基づいて前記動作時間を前記タイマに設定する。

【図面の簡単な説明】

【0007】

【図1】図１は、実施形態にかかるメモリシステムの構成の一例を示す図である。

【図2】図２は、実施形態にかかるメモリチップの構成の一例を示す図である。

【図3】図３は、実施形態にかかるメモリセルアレイの構成の一例を示す図である。

【図4】図４は、実施形態にかかるメモリセルアレイの複数のメモリセルトランジスタの閾値電圧分布およびリード電圧を示す図である。

【図5】図５は、実施形態にかかるメモリセルアレイの複数のメモリセルトランジスタの閾値電圧分布およびリード電圧を示す図である。

【図6】図６は、実施形態にかかるメモリセルアレイの複数のメモリセルトランジスタの閾値電圧分布およびリード電圧を示す図である。

【図7】図７は、実施形態にかかるメモリシステムにおけるリード動作の概要を示す図である。

【図8】図８は、実施形態にかかるメモリシステムにおけるリード動作のコマンドセットを示す図である。

【図9】図９は、実施形態にかかるメモリシステムにおけるリード動作の詳細を示す図である。

【図10】図１０は、実施形態にかかるメモリシステムにおけるリード動作に関する処理の手順の一例を示すフロー図である。

【図11】図１１は、比較例にかかるメモリシステムにおけるリード動作の詳細を示す図である。

【図12】図１２は、実施形態の変形例にかかるリード動作においてビジースタックが発生した場合を示す図である。

【図13】図１３は、実施形態の変形例にかかるリード動作においてビジースタックが発生した場合の処理の手順の一例を示すフロー図である。

【発明を実施するための形態】

【0008】

以下に、実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。

【0009】

（メモリシステムの構成例）
図１は、実施形態にかかるメモリシステム１の構成の一例を示す図である。図１に示すように、メモリシステム１は、メモリコントローラ１０、ＮＡＮＤ型フラッシュメモリ２０（以下、「ＮＡＮＤメモリ２０」と記載）、及びＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）３０を備える。

【0010】

不揮発性メモリとしてのＮＡＮＤメモリ２０は複数のＮＡＮＤパッケージ２１を有する。個々のＮＡＮＤパッケージ２１は、それぞれ複数のメモリチップ２１０（０）～２１０（２）を備える。並列動作要素としてのメモリチップ２１０（０）～２１０（２）は、データを不揮発に記憶する不揮発性メモリである。複数のメモリチップ２１０（０）～２１０（２）は、それぞれ独立して動作し、複数のメモリチップ２１０（０）～２１０（２）間での並列動作が可能である。

【0011】

メモリシステム１において、ＮＡＮＤメモリ２０が有するＮＡＮＤパッケージ２１の個数は任意である。また、ＮＡＮＤパッケージ２１が有するメモリチップ２１０（０）～２１０（２）の個数は任意である。

【0012】

以下においては、ＮＡＮＤメモリ２０を例に挙げて説明するが、不揮発性メモリはこれに限らず、例えばＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ），ＰＣＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ），ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の他のメモリであってもよい。

【0013】

ＤＲＡＭ３０は、データを一時的に記憶することが可能な揮発性メモリである。ただし、メモリシステム１が備える揮発性メモリはＤＲＡＭに限定されない。メモリシステム１は、例えば揮発性メモリとしてＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等を備えていてもよい。

【0014】

メモリコントローラ１０は、例えばＳｏＣ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等のＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）であり、ＮＡＮＤメモリ２０及びＤＲＡＭ３０に各種動作を命令することができる。メモリコントローラ１０は、外部のホスト２からの要求（リクエスト）に基づいた動作と、ホスト２からの要求に依らない動作とを実行する。メモリコントローラ１０の各機能は、プログラムを実行するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）により実現されてもよく、専用のハードウェアで実現されてもよい。

【0015】

メモリコントローラ１０は、ＣＰＵ１１、ホストインタフェース（Ｉ／Ｆ）コントローラ１２、ＲＡＭ１３、複数のＮＡＮＤコントローラ１４、及びＤＲＡＭ Ｉ／Ｆコントローラ１５を備える。

【0016】

ＣＰＵ１１は、メモリコントローラ１０全体の動作を制御する。ＣＰＵ１１は、例えばホスト２から受信したリード要求に応答してリードコマンドを発行して、発行したリードコマンドをＮＡＮＤコントローラ１４に送信する。

【0017】

ＲＡＭ１３は、ＣＰＵ１１の作業領域として使用される記憶領域である。ＲＡＭ１３には、例えばＮＡＮＤメモリ２０を管理するためのパラメータや、各種の管理テーブル等が記憶される。ＲＡＭ１３は、例えばホスト２から受信した要求の待ち行列（コマンドキュー）を記憶する。また、ＲＡＭ１３は、ＮＡＮＤメモリ２０に格納されたデータに関連付けられた論理アドレスをＮＡＮＤメモリ２０の物理アドレスに変換するためのアドレス変換テーブルを記憶する。このアドレス変換テーブルは、例えばＮＡＮＤメモリ２０内に格納され、メモリシステム１の起動時に読み出されてＲＡＭ１３に記憶される。ＲＡＭ１３としては、ＳＲＡＭ等の揮発性メモリが用いられる。なお、アドレス変換テーブルのデータサイズが大きい場合には、アドレス変換テーブルは、ＲＡＭ１３よりも容量の大きいＤＲＡＭ３０に記憶されることがある。

【0018】

ホストＩ／Ｆコントローラ１２は、ホスト２に接続され、メモリシステム１とホスト２との間の通信を司る。ホストＩ／Ｆコントローラ１２は、例えばメモリシステム１とホスト２との間で、データ、要求、及びアドレスの転送を制御する。ホストＩ／Ｆコントローラ１２は、例えばＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）、ＰＣＩｅ（ＰＣＩ Ｅｘｐｒｅｓｓ）、ＮＶＭｅ（Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｅｘｐｒｅｓｓ）（登録商標）等の通信インタフェース規格をサポートする。つまり、メモリシステム１に接続されるホスト２としては、例えばＳＡＴＡ、ＳＡＳ、ＰＣＩｅ、ＮＶＭｅ等のインタフェースを含むコンピュータ等が挙げられる。

【0019】

ＤＲＡＭ Ｉ／Ｆコントローラ１５は、ＤＲＭＡ３０に接続され、メモリコントローラ１０とＤＲＡＭ３０との間の通信を司る。ＤＲＡＭ Ｉ／Ｆコントローラ１５は、ＤＲＡＭインタフェース規格に基づいて構成されている。なお、ＤＲＡＭ Ｉ／Ｆコントローラ１５の構成はこれに限定されず、メモリシステム１が備える揮発性メモリの種類に基づいて変更することができる。

【0020】

複数のＮＡＮＤコントローラ１４は、それぞれ異なるチャネルＣｈ．０～Ｃｈ．３を介して、それぞれ異なるＮＡＮＤパッケージ２１に接続される。各チャネルＣｈ．０～Ｃｈ．３は、入出力信号線および制御信号線を含む配線群によって構成される。入出力信号線は、例えばデータ、アドレス、及びコマンドを送受信するための信号線である。制御信号線は、例えばＮＡＮＤメモリ２０を制御する制御信号を送受信するための信号線である。

【0021】

複数のＮＡＮＤコントローラ１４は、それぞれ異なるチャネルＣｈ．０～Ｃｈ．３を制御する。またこれにより、複数のＮＡＮＤコントローラ１４は、それぞれ対応するＮＡＮＤパッケージ２１内のそれぞれのメモリチップ２１０（０）～２１０（２）に対し、ＣＰＵ１１から指示されたコマンドの制御を実行する。

【0022】

個々のＮＡＮＤコントローラ１４は、タイマ１４０～１４２、レジスタ１４３、ＥＣＣ部１４４、及びＮＡＮＤ Ｉ／Ｆ１４５を備える。

【0023】

タイマ１４０～１４２は、メモリシステム１の各種動作に関連する動作時間を測定することができる。タイマ１４０～１４２には、例えば並列動作する複数のメモリチップ２１０（０）～２１０（２）の動作時間に関する情報をセットされ、タイマ１４０～１４２は、これを測定することができる。

【0024】

タイマ１４０～１４２の個数は任意であるが、例えばメモリコントローラ１０が１回のインタリーブ動作で発行可能なコマンド数と同数以上とすることができる。インタリーブ動作は、並列処理が可能なメモリチップ２１０（０）～２１０（２）等にそれぞれコマンドを発行して並列動作をさせることである。メモリコントローラ１０が１回のインタリーブ動作で発行可能なコマンド数は、ＤＲＡＭ３０の容量等、メモリコントローラ１０が有するリソースによる。以下、メモリコントローラ１０が１回のインタリーブ動作で発行可能なコマンド数は、３であるとする。

【0025】

ただし、タイマ１４０～１４２の個数を、メモリチップ２１０（０）～２１０（２）等の並列動作要素の数と同数以上としてもよい。

【0026】

レジスタ１４３は、メモリシステム１の各種動作に関連する動作時間を記憶する。レジスタ１４３は、例えば並列動作する複数のメモリチップ２１０（０）～２１０（２）の動作時間に関する情報を記憶する。

【0027】

ＥＣＣ部１４４は、データに対する誤り検出及び誤り訂正のために、データの符号化および復号を行う。具体的には、ＥＣＣ部１４４は、ＮＡＮＤメモリ２０に書き込むデータを符号化する。また、ＥＣＣ部１４４は、ＮＡＮＤメモリ２０から読み出されたデータを復号する。ＥＣＣ部１４４は、復号によって、読み出されたデータに対する誤り検出及び誤り訂正を実行する。ＥＣＣ部１４４は、誤り訂正に失敗した場合には、誤り訂正の失敗をＣＰＵ１１に通知する。ＥＣＣ部１４４による符号化および復号のアルゴリズムには、ＲＳ（リード・ソロモン）符号やＢＣＨ（Ｂｏｓｅ－Ｃｈａｕｄｈｕｒｉ－Ｈｏｃｑｕｅｎｇｈｅｍ）符号や低密度パリティ検査（ＬＤＰＣ）符号等を用いた任意のアルゴリズムを適用することが可能である。

【0028】

ＮＡＮＤ Ｉ／Ｆ１４５は、ＮＡＮＤコントローラ１４とＮＡＮＤパッケージ２１とを接続し、ＮＡＮＤコントローラ１４とＮＡＮＤパッケージ２１との間の通信を司る。ＮＡＮＤ Ｉ／Ｆ１４５は、ＮＡＮＤインタフェース規格に基づいて構成されている。

【0029】

（メモリチップの構成例）
図２は、実施形態にかかるメモリチップ２１０の構成の一例を示す図である。図２に示すように、メモリチップ２１０は、メモリセルアレイ２１１、センスアンプモジュール２１２、ロウデコーダモジュール２１３、入出力回路２１４、レジスタ２１５、ロジックコントローラ２１６、シーケンサ２１７、レディ／ビジー生成回路２１８、及び電圧生成回路２１９を備える。

【0030】

メモリセルアレイ２１１は、ブロックＢＬＫ０～ＢＬＫｎ（ｎは０以上の整数）を含んでいる。ブロックＢＬＫは、ビット線およびワード線に関連付けられた複数のメモリセル（メモリセルトランジスタ）の集合であり、例えばデータの消去単位となる。

【0031】

ブロックＢＬＫ０～ＢＬＫｎには、ノーマルブロック及びロムヒューズブロック等がある。ノーマルブロックは、メモリコントローラ１０からの通常のアクセスが許可され、データのライト及びリードが可能である。ロムヒューズブロックは、メモリコントローラ１０からの通常のアクセスが禁止され、メモリチップ２１０自身のための管理情報が記憶される。ロムヒューズに記憶される管理情報は、例えば不良ブロック情報や不良カラム情報の他、メモリチップ２１０の動作時間に関する情報等を含む。

【0032】

レジスタ２１５は、ステータスレジスタ２１５Ａ、アドレスレジスタ２１５Ｂ、及びコマンドレジスタ２１５Ｃを含む。ステータスレジスタ２１５Ａは、例えばシーケンサ２１７のステータス情報ＳＴＳを記憶し、このステータス情報ＳＴＳをシーケンサ２１７の指示に基づいて入出力回路２１４に転送する。ステータスレジスタ２１５Ａは、上述のロムヒューズブロックから取得したメモリチップ２１０の動作時間に関する情報をシーケンサ２１７の指示に基づいて入出力回路２１４に転送してもよい。アドレスレジスタ２１５Ｂは、入出力回路２１４から転送されたアドレス情報ＡＤＤを記憶する。アドレス情報ＡＤＤには、例えばカラムアドレス、ロウアドレス、及びブロックアドレスが含まれる。カラムアドレスはセンスアンプモジュール２１２で使用され、ロウアドレス及びブロックアドレスはロウデコーダモジュール２１３で使用される。コマンドレジスタ２１５Ｃは、入出力回路２１４から転送されたコマンドＣＭＤを記憶する。

【0033】

センスアンプモジュール２１２は、センスアンプ２１２Ａ及びページバッファ２１２Ｂを備える。センスアンプ２１２Ａは、カラムアドレスに応じたビット線が選択されることにより、所定のメモリセルアレイ２１１からデータＤＡＴを読み出す。ページバッファ２１２Ｂは、メモリセルアレイ２１１から読み出されたリードデータＤＡＴ、または、メモリコントローラ１０から入出力回路２１４を介して受け取ったライトデータＤＡＴを一時的に記憶するデータラッチを複数備える。

【0034】

ロウデコーダモジュール２１３は、アドレスレジスタ２１５Ｂに記憶されたブロックアドレスに基づいて、各種動作を実行する対象のブロックＢＬＫを選択する。また、ロウデコーダモジュール２１３は、アドレスレジスタ２１５Ｂに記憶されたロウアドレスに基づいて、各種動作を実行する対象のワード線を選択する。また、ロウデコーダモジュール２１３は、電圧生成回路２１９から供給された電圧を、選択したブロックＢＬＫに転送する。

【0035】

入出力回路２１４は、例えば８ビット幅の入出力バスＩ／Ｏ（Ｉ／Ｏ１～Ｉ／Ｏ８）を介して入出力信号をメモリコントローラ１０との間で送受信する。入出力回路２１４は、例えばメモリコントローラ１０から受信した入出力信号に含まれるライトデータＤＡＴをページバッファ２１２Ｂに転送し、また、ページバッファ２１２Ｂから転送されたリードデータＤＡＴを入出力信号としてメモリコントローラ１０に送信する。

【0036】

ロジックコントローラ２１６は、メモリコントローラ１０から受信した各種制御信号に基づいて、入出力回路２１４及びシーケンサ２１７を制御する。各種制御信号としては、例えばチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎが使用される。

【0037】

チップイネーブル信号ＣＥｎは、メモリチップ２１０をイネーブルにするための信号である。コマンドラッチイネーブル信号ＣＬＥは、入出力バスＩ／Ｏを介してメモリチップ２１０に入力される信号がコマンドＣＭＤであることを入出力回路２１４に通知する信号である。アドレスラッチイネーブル信号ＡＬＥは、入出力バスＩ／Ｏを介してメモリチップ２１０に入力される信号がアドレスＡＤＤであることを入出力回路２１４に通知する信号である。ライトイネーブル信号ＷＥｎは、入出力信号の入力を入出力回路２１４に対して命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号の出力を入出力回路２１４に対して命令する信号である。ライトプロテクト信号ＷＰｎは、例えば電源のオンオフ時にメモリチップ２１０を保護状態にするための信号である。

【0038】

シーケンサ２１７は、コマンドレジスタ２１５Ｃに記憶されたコマンドＣＭＤに基づいて、メモリチップ２１０全体の動作を制御する。シーケンサ２１７は、例えばセンスアンプモジュール２１２、ロウデコーダモジュール２１３、及び電圧生成回路２１９を制御して、ライト動作やリード動作等の各種動作を実行する。

【0039】

レディ／ビジー生成回路２１８は、メモリチップ２１０の動作状態に基づいてレディ／ビジー信号ＲＢｎを生成する。レディ／ビジー信号ＲＢｎは、メモリチップ２１０がメモリコントローラ１０からのコマンドを受け付け可能なレディ状態であるか、コマンドを受け付けられないビジー状態であるかを、メモリコントローラ１０に通知する信号である。

【0040】

ただし、実施形態のメモリシステム１において、メモリコントローラ１０はレディ／ビジー信号ＲＢｎを受信しない。これにより、複数チャネルＣｈ．０～Ｃｈ．３を備えるメモリコントローラ１０において、ピン数を削減することができる。メモリコントローラ１０においては、後述するように、レディ／ビジー信号ＲＢｎに依らず、ステータスリードコマンド等のステータスレジスタ２１５Ａのデータを読み出すコマンドによって、メモリチップ２１０がレディ状態であるかビジー状態であるか等のメモリチップ２１０のステータスを取得する。なお、ステータスレジスタ２１５Ａのデータを読み出すコマンドは、メモリチップ２１０がビジー状態であっても受け付けられる。

【0041】

電圧生成回路２１９は、シーケンサ２１７の制御に基づいて所望の電圧を生成し、生成した電圧をメモリセルアレイ２１１、センスアンプモジュール２１２、及びロウデコーダモジュール２１３等に供給する。電圧生成回路２１９は、例えばアドレスレジスタ２１５Ｂに記憶されたアドレスに基づいて、後述する選択ワード線および非選択ワード線に対応する信号線に対してそれぞれ所望の電圧を印加する。

【0042】

（メモリセルアレイの構成例）
図３は、実施形態にかかるメモリセルアレイ２１１の構成の一例を示す図である。図３は、メモリセルアレイ２１１内の１つのブロックＢＬＫについての詳細な回路構成を示す。図３に示すように、ブロックＢＬＫは例えば複数のストリングユニットＳＵ（ＳＵ０～ＳＵ３）を有する。図３の例では、ブロックＢＬＫは４つのストリングユニットＳＵ０～ＳＵ３を含むが、その数は任意である。

【0043】

個々のストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは０以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各々のＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７及び選択トランジスタＳＴ１，ＳＴ２を含む。１つのＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ及び選択トランジスタＳＴの数は任意である。

【0044】

メモリセルトランジスタＭＴは、例えば制御ゲート及び電荷蓄積層を備え、データを不揮発に記憶する。ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ０～ＭＴ７は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。同一のブロックＢＬＫに含まれる各々のＮＡＮＤストリングＮＳのメモリセルトランジスタＭＴ０の制御ゲートは、ワード線ＷＬ０に共通に接続されている。同様に、同一のブロックＢＬＫに含まれる複数のＮＡＮＤストリングＮＳのメモリセルトランジスタＭＴ１～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ１～ＷＬ７に共通に接続されている。

【0045】

なお、以下の説明では、それぞれのストリングユニットＳＵ内で共通のワード線ＷＬに接続される複数のメモリセルトランジスタＭＴをセルユニットＣＵとする。また、セルユニットＣＵに含まれるそれぞれのメモリセルトランジスタＭＴが記憶する１ビットデータの集合のことをページと称する。したがって、１つのメモリセルトランジスタに１ビットデータが記憶される場合、セルユニットＣＵは１ページ分のデータを記憶する。また、１つのメモリセルトランジスタに２ビットデータが記憶される場合、セルユニットＣＵは２ページ分のデータを記憶する。

【0046】

選択トランジスタＳＴ１，ＳＴ２は、リード及びライト等の各種動作時におけるストリングユニットＳＵの選択に使用される。同一のカラムアドレスに対応するＮＡＮＤストリングＮＳに含まれる選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに共通に接続されている。ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴ１のゲートはセレクトゲート線ＳＧＤ０に共通に接続されている。同様に、ストリングユニットＳＵ１～ＳＵ３に含まれる複数の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ１～ＳＧＤ３に共通に接続されている。同一のブロックＢＬＫにおいて、複数の選択トランジスタＳＴ２のソースは、１つのソース線ＳＬに共通に接続されている。複数の選択トランジスタＳＴ２のゲートは１つのセレクトゲート線ＳＧＳに共通に接続されている。

【0047】

このようなメモリセルアレイ２１１の回路構成において、ワード線ＷＬ０～ＷＬ７は、ブロックＢＬＫごとに設けられている。ビット線ＢＬ０～ＢＬｍは、複数のブロックＢＬＫ間で共有されている。ソース線ＳＬは、複数のブロックＢＬＫ間で共有されている。なお、ワード線ＷＬ及びセレクトゲート線ＳＧＤ，ＳＧＳの本数は、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１，ＳＴ２の個数に基づいて変更される。

【0048】

（メモリセルトランジスタの閾値電圧分布）
図４～図６は、実施形態にかかるメモリセルアレイ２１１の複数のメモリセルトランジスタＭＴの閾値電圧分布およびリード電圧を示す図である。図４～図６はそれぞれ異なるライト方式によるメモリセルトランジスタＭＴの閾値電圧分布を示している。図４～図６における縦軸はメモリセルトランジスタＭＴの個数であり、横軸はメモリセルトランジスタＭＴの閾値電圧Ｖｔｈである。図４～図６に示すように、複数のメモリセルトランジスタＭＴは、記憶するデータのビット数に基づいて複数の閾値電圧分布を形成する。

【0049】

図４は、１つのメモリセルトランジスタＭＴが１ビットデータを記憶するＳＬＣ（Ｓｉｎｇｌｅ－Ｌｅｖｅｌ Ｃｅｌｌ）方式である場合に、複数のメモリセルトランジスタＭＴの閾値電圧によって形成される閾値電圧分布を示す。図４に示すように、ＳＬＣ方式の場合、複数のメモリセルトランジスタＭＴは２つの閾値電圧分布を形成する。この２つの閾値電圧分布のことを、閾値電圧の低いものから順に“ＥＲ”ステート、“Ａ”ステートと称することとする。ＳＬＣ方式では、例えば“ＥＲ”ステート及び“Ａ”ステートに、それぞれ“１”データ及び“０”データが割り当てられる。

【0050】

図５は、１つのメモリセルトランジスタＭＴが２ビットデータを記憶するＭＬＣ（Ｍｕｌｔｉ－Ｌｅｖｅｌ Ｃｅｌｌ）方式である場合に、複数のメモリセルトランジスタＭＴの閾値電圧によって形成される閾値電圧分布を示す。図５に示すように、ＭＬＣ方式の場合、複数のメモリセルトランジスタＭＴは４つの閾値電圧分布を形成する。この４つの閾値電圧分布のことを、閾値電圧の低いものから順に“ＥＲ”ステート、“Ａ”ステート、“Ｂ”ステート、及び“Ｃ”ステートと称することとする。ＭＬＣ方式では、例えば“ＥＲ”ステート、“Ａ”ステート、“Ｂ”ステート、及び“Ｃ”ステートに、それぞれ“１１（Ｕｐｐｅｒ／Ｌｏｗｅｒ）”データ、“０１”データ、“００”データ、及び“１０”データが割り当てられる。

【0051】

図６は、１つのメモリセルトランジスタＭＴが３ビットデータを記憶するＴＬＣ（Ｔｒｉｐｌｅ－Ｌｅｖｅｌ Ｃｅｌｌ）方式である場合に、複数のメモリセルトランジスタＭＴの閾値電圧によって形成される閾値電圧分布を示す。図６に示すように、ＴＬＣ方式の場合、複数のメモリセルトランジスタＭＴは８つの閾値電圧分布を形成する。この８つの閾値電圧分布のことを、閾値電圧の低いものから順に“ＥＲ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、及び“Ｇ”ステートと称することとする。ＴＬＣ方式では、例えば“ＥＲ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、及び“Ｇ”ステートに、それぞれ“１１１（Ｕｐｐｅｒ／Ｍｉｄｄｌｅ／Ｌｏｗｅｒ）”データ、“１１０”データ、“１００”データ、“０００”データ、“０１０”データ、“０１１”データ、“００１”データ、及び“１０１”データが割り当てられる。

【0052】

これらの閾値電圧分布において、隣り合う閾値電圧分布の間に、それぞれリード電圧が設定される。例えば、リード電圧ＡＲは、“ＥＲ”ステートにおける最高の閾値電圧と、“Ａ”ステートにおける最低の閾値電圧との間に設定され、リード対象のメモリセルトランジスタＭＴの閾値電圧が“ＥＲ”ステートの閾値電圧分布に含まれるのか、“Ａ”ステート以上の閾値電圧分布に含まれるのかを判定する動作に使用される。リード対象のメモリセルトランジスタＭＴにリード電圧ＡＲが印加されると、“ＥＲ”ステートに対応するメモリセルトランジスタＭＴはオンし、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、及び“Ｇ”ステートに対応するメモリセルトランジスタＭＴはオフする。その他のリード電圧も同様に設定される。

【0053】

つまり、リード電圧ＢＲは“Ａ”ステートの閾値電圧分布と“Ｂ”ステートの閾値電圧分布との間に設定される。リード電圧ＣＲは“Ｂ”ステートの閾値電圧分布と“Ｃ”ステートの閾値電圧分布との間に設定される。リード電圧ＤＲは“Ｃ”ステートの閾値電圧分布と“Ｄ”ステートの閾値電圧分布との間に設定される。リード電圧ＥＲは“Ｄ”ステートの閾値電圧分布と“Ｅ”ステートの閾値電圧分布との間に設定される。リード電圧ＦＲは“Ｅ”ステートの閾値電圧分布と“Ｆ”ステートの閾値電圧分布との間に設定される。リード電圧ＧＲは“Ｆ”ステートの閾値電圧分布と“Ｇ”ステートの閾値電圧分布との間に設定される。

【0054】

また、各ライト方式において、最も閾値電圧が高い閾値電圧分布における最高の閾値電圧よりも高い電圧に、リードパス電圧ＶＲＥＡＤが設定される。ＭＬＣ方式におけるリードパス電圧ＶＲＥＡＤは、ＳＬＣ方式におけるリードパス電圧ＶＲＥＡＤよりも高く設定されてもよい。同様に、ＴＬＣ方式におけるリードパス電圧ＶＲＥＡＤは、ＭＬＣ方式におけるリードパス電圧ＶＲＥＡＤよりも高く設定されてもよい。これにより、リードパス電圧ＶＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオンする。

【0055】

ここで、ＳＬＣ方式、ＭＬＣ方式、及びＴＬＣ方式の各ライト方式に要するリード時間（後述するセンス動作時間）はそれぞれ異なる。ＳＬＣ方式よりはＭＬＣ方式の方が、また、ＭＬＣ方式よりはＴＬＣ方式の方が、センス動作時間は長くなっていく。

【0056】

リード対象のページによってもセンス動作時間は異なる。ＳＬＣ方式のリードは、１つのリードレベル（ＡＲ）を用いる。ＭＬＣ方式のロワーページのリードは、１つのリードレベル（ＢＲ）を用いる。ＭＬＣ方式のアッパーページのリードは、２つのリードレベル（ＡＲ、ＣＲ）を用いる。ＴＬＣ方式のアッパーページのリードは、２つのリードレベル（ＣＲ、ＧＲ）を用いる。ＴＬＣ方式のロワーページのリードは、２つのリードレベル（ＡＲ、ＥＲ）を用いる。ＴＬＣ方式のミドルページのリードは、３つのリードレベル（ＢＲ、ＤＲ、ＦＲ９を用いる。このように、リードに用いるリードレベルが増えるとセンス動作時間も増加する。

【0057】

隣り合うステート間の閾値電圧分布のマージンが小さいほど、ノイズ等の影響を受けやすいため、センス動作時間は長くなる傾向にある。具体的には、ステート間のマージンは、ＳＬＣ方式＞ＭＬＣ方式＞ＴＬＣ方式なので、１つのリードレベルにおけるセンス動作時間はＳＬＣ方式＜ＭＬＣ方式＜ＴＬＣ方式となる。

【0058】

上記に示す１つのメモリセルトランジスタＭＴに記憶されるデータのビット数と、メモリセルトランジスタＭＴの閾値電圧分布に対するデータの割り当てとは一例である。上記以外の様々なデータの割り当てが閾値電圧分布に対して適用されてもよい。また、各リード電圧およびリードパス電圧は、各ライト方式で同じ電圧値に設定されてもよいし、異なる電圧に設定されてもよい。また、上記に示すＭＬＣ方式のロワーページ／アッパーページのビットアサインのエンコーディングは一例に過ぎない。同様に、ＴＬＣ方式のロワーページ／ミドルページ／アッパーページのビットアサインのエンコーディングは一例に過ぎない。その他のエンコーディングも適用可能であり、その場合、各ページ間のセンス動作時間の大小関係も様々に異なりうる。

【0059】

（リード動作の概要）
次に、図７及び図８を用いて、リード動作の概要について説明する。

【0060】

図７は、実施形態にかかるメモリシステム１におけるリード動作の概要を示す図である。図７に示すように、リード動作にはセンス動作Ｓ１とデータ転送動作Ｓ２との２つが含まれる。

【0061】

センス動作Ｓ１とは、センスアンプモジュール２１２がメモリセルアレイ２１１に記憶されたデータを読み出す動作である。データ転送動作Ｓ２とは、センスアンプモジュール２１２（より具体的にはページバッファ２１２Ｂ）に読み出されたデータを入出力バスＩ／Ｏを介してメモリコントローラ１０に転送する動作である。

【0062】

センス動作Ｓ１について具体的に説明する。シーケンサ２１７は、リード対象のメモリセルトランジスタＭＴに接続されるワード線ＷＬ（選択ワード線ＷＬ）にリード電圧を印加し、非対象のメモリセルトランジスタＭＴに接続されるワード線ＷＬ（非選択ワード線ＷＬ）にリードパス電圧ＶＲＥＡＤを印加する。また、センスアンプ２１２Ａはビット線ＢＬに流れる電流をセンスする。シーケンサ２１７は、センスアンプ２１２Ａがビット線ＢＬに電流が流れたとセンスすると、メモリセルトランジスタＭＴの閾値電圧はそのときのリード電圧以下であると判定する。また、シーケンサ２１７は、センスアンプ２１２Ａがビット線ＢＬに電流が流れていないとセンスすると、メモリセルトランジスタＭＴの閾値電圧はそのときのリード電圧より高いと判定する。シーケンサ２１７は、この動作を、リード対象のページ種別に必要なリードレベルの数だけ繰り返し、ページバッファ２１２Ｂにて論理演算することで、ページデータを得る。

【0063】

図８は、実施形態にかかるメモリシステム１におけるリード動作のコマンドセットを示す図である。図８に示すように、メモリチップ２１０は、メモリコントローラ１０から、「Ａｄｄ」で指定される物理アドレスにおけるページ種別を指定する「ＰＳＣ（Ｐａｇｅ Ｓｅｌｅｃｔ Ｃｏｍｍａｎｄ）」と、センス動作を指示する「００Ｈ」と、カラムアドレス及びロウアドレスを指定する「Ａｄｄ」と、データのセンス開始を指示する「３０Ｈ」とを受信すると、センス動作Ｓ１を開始する。これらのコマンド及びアドレスのセットをリードコマンドセットともいう。

【0064】

メモリチップ２１０は、センス動作Ｓ１を開始するとビジー状態に遷移し、メモリコントローラ１０からデータ転送動作に関するコマンドを受け付けない。このため、メモリコントローラ１０は、センス動作が終了してメモリチップ２１０がレディ状態に遷移した後に、データ転送動作を指示する必要がある。このように、センス動作によるビジー時間をｔＲ時間、または、センス動作時間とも称する。

【0065】

メモリチップ２１０は、センス動作Ｓ１を終えるとレディ状態に遷移する。メモリコントローラ１０は、例えばステータスリードコマンドを発行してメモリチップ２１０のステータスを取得することにより、メモリチップ２１０がレディ状態であると判断する。

【0066】

レディ状態となったメモリチップ２１０は、メモリコントローラ１０から、データ転送を指示する「０５Ｈ」と、カラムアドレス及びロウアドレスを指定する「Ａｄｄ」と、データ転送の開始を指示する「５０Ｈ」とを受信すると、データ転送動作Ｓ２を開始する。これらのコマンド及びアドレスのセットをデータ転送コマンドセットともいう。

【0067】

上述のように、センス動作によるビジー時間（ｔＲ時間）、つまり、データのセンス動作に要する動作時間は、ライト方式等のリード条件によって異なる。ここで、リード条件とは、例えばライト方式の種類、ページ種別、リード動作の対象となるワード線を示すロウアドレス、ワード線グループ、及びメモリチップ２１０のアドレスの少なくともいずれかである。

【0068】

ライト方式の具体例としては、ＳＬＣ方式、ＭＬＣ方式、ＴＬＣ方式、及びＱＬＣ（Ｑｕａｄｒｕｐｌｅ－Ｌｅｖｅｌ Ｃｅｌｌ）方式等がある。ＱＬＣ方式とは、１つのメモリセルトランジスタＭＴに４ビットデータを記憶させる方式で、ロワーページ、ミドルページ、アッパーページ、及びトップページを有する。

【0069】

ページ種別とは、ＭＬＣ方式の場合にはロワーページ及びミドルページを指し、ＴＬＣ方式の場合にはロワーページ、ミドルページ、及びアッパーページを指し、ＱＬＣ方式の場合にはロワーページ、ミドルページ、アッパーページ、及びトップページを指す。

【0070】

ワード線グループとは、複数のワード線を１つのグループとして取り扱う考え方である。例えば、ワード線ＷＬ０～ＷＬ３をワード線グループＷＧＰ１とし、ワード線ＷＬ４～ＷＬ８をワード線グループＷＧＰ２としてグルーピングを行う。

【0071】

以上のようなリード条件ごとのセンス動作時間の違いは、例えば上述のロムヒューズブロックに記憶されている。ロムヒューズブロックへのセンス動作時間に関する情報の格納は、例えばメモリシステム１の出荷時に行われる。ロムヒューズブロックに記憶されたセンス動作時間情報は、メモリシステム１の起動時に例えばメモリチップ２１０内部のステータスレジスタ２１５Ａに読み出され、ステータスレジスタ２１５ＡからＮＡＮＤコントローラ１４内部のレジスタ１４３に設定される。また、メモリシステム１の出荷時には、初期診断によりリード条件ごとのセンス動作時間の測定を行ってもよい。このときのセンス動作時間をＮＡＮＤコントローラ１４のレジスタ１４３に設定してもよい。

【0072】

リード条件ごとのセンス動作時間にはメモリチップ２１０間でばらつきがあるが、例えばリード条件ごとに、センス動作に最も時間を要したメモリチップ２１０の動作時間である最長の時間を採用することで、ロムヒューズブロック、ステータスレジスタ２１５Ａ、及びレジスタ１４３の容量を削減することができる。

【0073】

（リード動作の詳細）
次に、図９を用いて、リード動作の詳細について説明する。図９は、実施形態にかかるメモリシステム１におけるリード動作の詳細を示す図である。

【0074】

図９に示すＮＡＮＤコントローラは、例えば図１において、チャネルＣｈ．０により１つのＮＡＮＤパッケージ２１に接続されるＮＡＮＤコントローラ１４である。図９に示すＣｈｉｐ０～２は、例えば図１において、チャネルＣｈ．０に接続されたＮＡＮＤパッケージ２１が有するメモリチップ２１０（０）～２１０（２）である。

【0075】

また、ＮＡＮＤコントローラ１４のレジスタ１４３は、ＮＡＮＤパッケージ２１に含まれる各メモリチップ２１０の例えばステータスレジスタ２１５Ａから、センス動作時間に関する情報を取得して記憶しているものとする。

【0076】

図９に示すように、ＮＡＮＤコントローラ１４は、１つのチャネルＣｈ．０に接続された１つのメモリチップ２１０にコマンドを実行させている間、別のメモリチップ２１０にもコマンドを実行させるインタリーブ動作を行う。これにより、メモリシステム１のパフォーマンスが向上する。

【0077】

具体的には、ＮＡＮＤコントローラ１４は、例えばメモリチップ２１０（０）に対してリードコマンドセットを送信する。メモリチップ２１０（０）は、指定された物理アドレスに対応するメモリセルトランジスタＭＴの指定されたページのデータのセンスを開始し、ビジー状態となる。一方、ＮＡＮＤコントローラ１４は、リードコマンドセットに含まれるページ種別を指定する「ＰＳＣ」に基づき、指定したページ種別における最長のセンス動作時間を、タイマ１４０～１４２のいずれかに設定する。ここでは、ＮＡＮＤコントローラ１４は、タイマ１４０にセンス動作時間を設定するものとする。タイマ１４０は、設定されたセンス動作時間が満了となるまでセンス動作時間の測定を実行する。

【0078】

ＮＡＮＤコントローラ１４は、メモリチップ２１０（０）へのリードコマンドセットの送信が終了すると、例えばメモリチップ２１０（１）に対してリードコマンドセットを送信する。メモリチップ２１０（１）は、指定された物理アドレスに対応するメモリセルトランジスタＭＴの指定されたページのデータのセンスを開始し、ビジー状態となる。一方、ＮＡＮＤコントローラ１４は、リードコマンドセットに含まれるページ種別を指定する「ＰＳＣ」に基づき、指定したページ種別における最長のセンス動作時間を、使用中のタイマ１４０を除くタイマ１４１，１４２のいずれかに設定する。ここでは、ＮＡＮＤコントローラ１４は、タイマ１４１にセンス動作時間を設定するものとする。タイマ１４１は、設定されたセンス動作時間が満了となるまでセンス動作時間の測定を実行する。

【0079】

ＮＡＮＤコントローラ１４は、メモリチップ２１０（１）へのリードコマンドセットの送信が終了すると、メモリチップ２１０（２）に対してリードコマンドセットを送信する。メモリチップ２１０（２）は、指定された物理アドレスに対応するメモリセルトランジスタＭＴの指定されたページのデータのセンスを開始し、ビジー状態となる。一方、ＮＡＮＤコントローラ１４は、リードコマンドセットに含まれるページ種別を指定する「ＰＳＣ」に基づき、指定したページ種別における最長のセンス動作時間を、使用されていないタイマ１４２に設定する。タイマ１４２は、設定されたセンス動作時間が満了となるまでセンス動作時間の測定を実行する。

【0080】

ＮＡＮＤコントローラ１４は、１回のインタリーブ動作で発行可能なコマンド数（３）に対応する数のメモリチップ２１０（０）～２１０（２）が全てビジー状態となると、メモリチップ２１０（０）～２１０（２）の状態を監視するステータスポーリングを開始する。ステータスポーリングでは、ＮＡＮＤコントローラ１４が、順次、メモリチップ２１０（０）～２１０（２）にステータスリードコマンドを発行する。ステータスリードコマンドを受信したメモリチップ２１０（０）～２１０（２）のシーケンサ２１７は、メモリチップ２１０（０）～２１０（２）のステータス情報をステータスレジスタ２１５Ａに格納し、これを入出力回路２１４に転送する。これにより、ＮＡＮＤコントローラ１４は、メモリチップ２１０（０）～２１０（２）のステータスを取得することができる。

【0081】

ＮＡＮＤコントローラ１４は、メモリチップ２１０（０）～２１０（２）のいずれかがレディ状態となるまで、または、タイマ１４０～１４２に設定されたセンス動作時間が満了となるまで、ステータスポーリングを継続する。図９の例では、タイマ１４０～１４２のいずれかに設定されたセンス動作時間が満了となる前に、メモリチップ２１０（０）がレディ状態となっている。ＮＡＮＤコントローラ１４は、取得したメモリチップ２１０（０）のステータス情報から、メモリチップ２１０（０）がレディ状態となったと判断する。

【0082】

ＮＡＮＤコントローラ１４は、メモリチップ２１０（０）がレディ状態となったと判断すると、メモリチップ２１０（０）に対してデータ転送コマンドセットを送信する。メモリチップ２１０（０）は、先のリードコマンドセットにしたがってセンスしたデータのＮＡＮＤコントローラ１４への転送を実行する。

【0083】

ここで、図９の例では、メモリチップ２１０（０）からのデータがＮＡＮＤコントローラ１４へと転送されている間に、メモリチップ２１０（１）のセンス動作が終了している。また、その後ほどなくして、メモリチップ２１０（１）のセンス動作時間を測定するタイマ１４１の設定時間が満了となっている。

【0084】

また、同様に図９の例では、メモリチップ２１０（０）からのデータがＮＡＮＤコントローラ１４へと転送されている間に、メモリチップ２１０（１）に次いで、メモリチップ２１０（２）のセンス動作が終了している。また、メモリチップ２１０（０）からＮＡＮＤコントローラ１４へのデータ転送の終了後ほどなくして、メモリチップ２１０（２）のセンス動作時間を測定するタイマ１４２の設定時間が満了となっている。

【0085】

ＮＡＮＤコントローラ１４は、メモリチップ２１０（０）からのデータ転送が完了すると、タイマ１４１に設定されたセンス動作時間が満了していることから、メモリチップ２１０（１）のセンス動作が終了し、メモリチップ２１０（１）がレディ状態になっていると判断する。ＮＡＮＤコントローラ１４は、ステータスリードコマンドによるステータス確認をすることなく、メモリチップ２１０（１）に対してデータ転送コマンドセットを送信する。メモリチップ２１０（１）は、先のリードコマンドセットにしたがってセンスしたデータのＮＡＮＤコントローラ１４への転送を実行する。

【0086】

ＮＡＮＤコントローラ１４は、メモリチップ２１０（１）からのデータ転送が完了すると、タイマ１４２に設定されたセンス動作時間が満了していることから、メモリチップ２１０（２）のセンス動作が終了し、メモリチップ２１０（２）がレディ状態になっていると判断する。ＮＡＮＤコントローラ１４は、ステータスリードコマンドによるステータス確認をすることなく、メモリチップ２１０（２）に対してデータ転送コマンドセットを送信する。メモリチップ２１０（２）は、先のリードコマンドセットにしたがってセンスしたデータのＮＡＮＤコントローラ１４への転送を実行する。

【0087】

以上により、実施形態のメモリシステム１におけるリード動作が終了する。

【0088】

（メモリシステムにおけるリード処理の例）
次に、図１０を用いて、実施形態のメモリシステム１におけるリード動作に関する処理の例について説明する。図１０は、実施形態にかかるメモリシステム１におけるリード動作に関する処理の手順の一例を示すフロー図である。

【0089】

図１０に示すように、メモリシステム１のＮＡＮＤコントローラ１４は、自身と接続されるＮＡＮＤパッケージ２１のメモリチップ２１０（０）～２１０（２）のいずれかにリードコマンドセットを送信する（ステップＳ１０１）。また、ＮＡＮＤコントローラ１４は、自身が送信したリードコマンドセットに含まれるページ種別の指定に基づき、指定したページ種別における最長のセンス動作時間をタイマ１４０～１４２のいずれかに設定する（ステップＳ１０２）。

【0090】

ＮＡＮＤコントローラ１４は、リードコマンドセットの発行対象のメモリチップ２１０が他にも存在するか否かを判定する（ステップＳ１０３）。コマンド発行対象のメモリチップ２１０が他にも存在する場合には（ステップＳ１０３：Ｙｅｓ）、ステップＳ１０１以降の処理を繰り返す。

【0091】

ＮＡＮＤコントローラ１４は、コマンド発行対象のメモリチップ２１０が存在しない場合には（ステップＳ１０３：Ｎｏ）、タイマ１４０～１４２による測定時間を参照して、センス動作時間が満了したメモリチップ２１０が存在するか否かを判定する（ステップＳ１０４）。

【0092】

ＮＡＮＤコントローラ１４は、センス動作時間が満了したメモリチップ２１０が存在しない場合には（ステップＳ１０４：Ｎｏ）、メモリチップ２１０（０）～２１０（２）に対して順次、ステータスポーリングを行って（ステップＳ１０５）、レディ状態のメモリチップ２１０が存在するか否かを判定する（ステップＳ１０６）。レディ状態のメモリチップ２１０が存在しない場合には（ステップＳ１０６：Ｎｏ）、ＮＡＮＤコントローラ１４は、ステップＳ１０４以降の処理を繰り返す。

【0093】

ＮＡＮＤコントローラ１４は、センス動作時間が満了したメモリチップ２１０が存在する場合（ステップＳ１０４：Ｙｅｓ）、または、レディ状態のメモリチップ２１０が存在する場合には（ステップＳ１０６：Ｙｅｓ）、そのメモリチップ２１０にデータ転送コマンドセットを送信する（ステップＳ１０７）。

【0094】

ＮＡＮＤコントローラ１４は、データ転送コマンドセットの発行対象のメモリチップ２１０が他にも存在するか否かを判定する（ステップＳ１０８）。コマンド発行対象のメモリチップ２１０が他にも存在する場合には（ステップＳ１０８：Ｙｅｓ）、ステップＳ１０３以降の処理を繰り返す。

【0095】

ＮＡＮＤコントローラ１４は、コマンド発行対象のメモリチップ２１０が存在しない場合には（ステップＳ１０８：Ｎｏ）、処理を終了する。

【0096】

以上により、実施形態のメモリシステム１におけるリード動作に関する処理が終了する。

【0097】

（比較例）
次に、図１１を用いて、比較例のメモリシステムにおけるリード動作について説明する。図１１は、比較例にかかるメモリシステムにおけるリード動作の詳細を示す図である。比較例のメモリシステムでは、各メモリチップ（０）～（２）のステータスを専らステータスリードコマンドに頼って判断する。

【0098】

図１１に示すように、比較例のメモリシステムにおいては、ＮＡＮＤコントローラがメモリチップ（０）～（２）に順次、リードコマンドセットを発行した後、ステータスポーリングを行って、いずれかのメモリチップ（０）～（２）がレディ状態となるのを待つ。その後、ＮＡＮＤコントローラが、レディ状態となったメモリチップ（０）からデータ転送を受け付けている間に、メモリチップ（１）（２）のセンス動作が順次、終了する。しかしながら、比較例のメモリシステムにおいては、ＮＡＮＤコントローラがメモリチップ（１）（２）の状態を知るには、ステータスポーリングを行ってメモリチップ（１）（２）のステータスを取得しなければならない。

【0099】

ＮＡＮＤコントローラは、メモリチップ（０）からのデータ転送終了後、ステータスポーリングによりメモリチップ（１）がレディ状態であることを知り、メモリチップ（１）からのデータ転送を受け付ける。またさらに、ＮＡＮＤコントローラは、メモリチップ（１）からのデータ転送終了後、ステータスポーリングによりメモリチップ（２）がレディ状態であることを知り、メモリチップ（２）からのデータ転送を受け付ける。

【0100】

ここで、メモリチップ（０）からのデータ転送終了後の、メモリチップ（１）に対するステータスポーリング（ステータスリードコマンドの発行）、及びメモリチップ（２）に対するステータスポーリング（ステータスリードコマンドの発行）によって、比較例のメモリシステムにおけるリード動作に遅延が生じてしまっている。上記のようなメモリチップのステータス確認に要する時間は、メモリシステムのパフォーマンス低下の一因となる。

【0101】

実施形態のメモリシステム１によれば、複数のメモリチップ２１０（０）～２１０（２）のいずれかのセンス動作の動作時間が満了していた場合、メモリコントローラ１０は、動作時間が満了したメモリチップ２１０のステータス確認をすることなく、そのメモリチップ２１０にデータ転送動作を指示する。これにより、ステータスポーリングによるリード動作の遅延を抑制することができる。

【0102】

実施形態のメモリシステム１によれば、ライト方式の種類およびページ種別等のリード条件に基づいて、センス動作の動作時間をタイマ１４０～１４２のいずれかに設定する。これにより、メモリコントローラ１０は、複数のメモリチップ２１０（０）～２１０（２）のいずれかのセンス動作の動作時間が満了しているか否かを知ることができる。したがって、メモリチップ２１０のステータス確認をすることなく、動作時間が満了したメモリチップ２１０がレディ状態にあるものと判断することができる。

【0103】

実施形態のメモリシステム１によれば、ライト方式の種類およびページ種別等のリード条件は、メモリコントローラ１０が発行するリードコマンドセットに含まれる。これにより、メモリコントローラ１０は、リード条件に基づいて、センス動作の動作時間をタイマ１４０～１４２のいずれかに設定することができる。

【0104】

実施形態のメモリシステム１によれば、メモリコントローラ１０は、リード条件ごとの動作時間のうち最長の動作時間をタイマ１４０～１４２のいずれかに設定する。すなわち、ＮＡＮＤコントローラ１４のレジスタ１４３、メモリチップ２１０のステータスレジスタ２１５Ａ、及びメモリチップ２１０のロムヒューズブロック等は、例えばメモリチップ２１０（０）～２１０（２）間でばらつきのある動作時間を全て記憶する必要が無く、メモリシステム１におけるリソースを有効に活用することができる。また、メモリチップ２１０（０）～２１０（２）間で動作時間がばらつく場合であっても、データ転送コマンドセットを適正なタイミングで送信することができる。

【0105】

（変形例）
次に、図１２及び図１３を用いて、実施形態の変形例のリード動作について説明する。

【0106】

メモリシステムでは、センス動作において、メモリチップの状態がビジーのまま固定されてしまうビジースタックという不良が発生する場合がある。変形例においては、ビジースタックが発生した場合のメモリシステムにおけるリード動作について説明する。以下の説明においても、上述の実施形態と同様、メモリシステム１を例にとる。

【0107】

図１２は、実施形態の変形例にかかるリード動作においてビジースタックが発生した場合を示す図である。

【0108】

図１２に示すように、ＮＡＮＤコントローラ１４が、メモリチップ２１０（０），２１０（１）等に順次、リードコマンドセットを発行して、タイマ１４０，１４１にそれぞれセンス動作時間を設定した後、メモリチップ２１０（１）においてビジースタックが発生している。

【0109】

このような場合であっても、ＮＡＮＤコントローラ１４により例えばメモリチップ２１０（１）用としてタイマ１４１に設定されたセンス動作時間は、所定時間が経過すれば満了する。図１２の例では、タイマ１４１のセンス動作時間は、ＮＡＮＤコントローラ１４がメモリチップ２１０（０）からデータ転送を受け付けている間に満了している。

【0110】

このため、ＮＡＮＤコントローラ１４は、メモリチップ２１０（０）からのデータ転送終了後、メモリチップ２１０（１）に対してデータ転送コマンドセットを発行する。ただし、メモリチップ２１０（１）は、このデータ転送コマンドセットを受け付けられる状態に無く、メモリチップ２１０（１）からＮＡＮＤコントローラ１４へは、有意味なデータは転送されない。

【0111】

ＮＡＮＤコントローラ１４が備えるＥＣＣ部１４４は、メモリチップ２１０から転送されたデータの誤り訂正を行う構成要素である。上記の場合、ＥＣＣ部１４４は、メモリチップ２１０（１）からのデータが訂正不能であると判定する。

【0112】

ＮＡＮＤコントローラ１４は、ＥＣＣ部１４４がデータ訂正不能と判定すると、メモリチップ２１０（１）に対してステータスリードコマンドを発行し、メモリチップ２１０（１）のステータスを確認する。メモリチップ２１０（１）がビジー状態であれば、ＮＡＮＤコントローラ１４は、メモリチップ２１０（１）にビジースタックが発生したものと判断し、メモリチップ２１０（１）に対してリセットコマンドを発行してメモリチップ２１０（１）をリセットする。

【0113】

図１３は、実施形態の変形例にかかるリード動作においてビジースタックが発生した場合の処理の手順の一例を示すフロー図である。ビジースタックは、例えば上述の実施形態の図１０のフローにおけるステップＳ１０７の処理後に発生しうる。

【0114】

ＮＡＮＤコントローラ１４は、センス動作時間が満了したメモリチップ２１０に対してデータ転送コマンドセットを送信した後（ステップＳ１０７）、図１３に示すように、ＥＣＣ部１４４が訂正不能と判定したか否かを確認する（ステップＳ２０１）。ＥＣＣ部１４４が訂正不能と判定をしていなければ（ステップＳ２０１：Ｎｏ）、ＮＡＮＤコントローラ１４は、通常のフローに戻って、他のメモリチップ２１０への処理を継続する（ステップＳ１０８）。

【0115】

ＥＣＣ部１４４が訂正不能と判定をした場合（ステップＳ２０１：Ｙｅｓ）、ＮＡＮＤコントローラ１４は、訂正不能と判定されたデータの転送元であるメモリチップ２１０に対してステータスリードコマンドを発行する（ステップＳ２０２）。ＮＡＮＤコントローラ１４は、メモリチップ２１０からステータスを取得してメモリチップ２１０がビジー状態であるか否かを判断する（ステップＳ２０３）。

【0116】

ＮＡＮＤコントローラ１４は、メモリチップ２１０がビジー状態であれば（ステップＳ２０３：Ｙｅｓ）、メモリチップ２１０にビジースタックが発生したと判断し、タイムアウト処理をする。すなわち、ＮＡＮＤコントローラ１４は、メモリチップ２１０に対してリセットコマンドを発行し（ステップＳ２０４）、このメモリチップ２１０に対する処理を終了する。その後、ＮＡＮＤコントローラ１４は、他のメモリチップ２１０への処理を継続する（ステップＳ１０８）。

【0117】

ＮＡＮＤコントローラ１４は、メモリチップ２１０がレディ状態であれば（ステップＳ２０３：Ｎｏ）、メモリチップ２１０にビジースタックは発生していないものと判断し、メモリチップ２１０に対してリトライリードコマンドを発行する（ステップＳ２０５）。リトライリードコマンドは、ＥＣＣ部１４４が訂正不能と判定したデータのリードを、メモリチップ２１０に再実行させるコマンドである。その後、ＮＡＮＤコントローラ１４は、ステップＳ２０１以降の処理を繰り返す。

【0118】

例えば、比較例のメモリシステムにおいては、メモリチップにビジースタックが発生した場合であっても、タイムアウト判定がなされるまでに長時間を要する。

【0119】

変形例のリード動作によれば、動作時間が満了したメモリチップ２１０のステータス確認をすることなく、そのメモリチップ２１０にデータ転送動作を指示する。これにより、メモリチップ２１０にビジースタックが発生していた場合には、データの誤り訂正処理において訂正不能となることで、タイムアウト判定を速やかに行うことができる。

【0120】

変形例のリード動作によれば、データの誤り訂正処理において訂正不能となるエラーが生じた場合には、データの転送元のメモリチップ２１０のステータス確認を行う。これにより、メモリチップ２１０がレディ状態であるなど、ビジースタックの発生によるエラーでない場合には、メモリチップ２１０にリード動作を再実行させることができる。

【0121】

［その他の実施形態］
上述の実施形態等においては、並列動作要素がメモリチップ２１０（０）～２１０（２）である場合について説明したが、並列動作要素はメモリチップ２１０（０）～２１０（２）に限られない。例えば、１つのメモリチップ内に、メモリセルアレイとセンスアンプモジュール及びロウデコーダモジュール等の周辺回路とをそれぞれ有する複数のプレーンが含まれることがある。複数のプレーンは個々に並列処理が可能であり、このような場合には、個々のプレーンが並列動作要素に相当する。この他、並列での処理が可能な個々の構成を並列動作要素として規定することが可能である。

【0122】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0123】

１…メモリシステム、２…ホスト、１０…メモリコントローラ、１４…ＮＡＮＤコントローラ、２０…ＮＡＮＤ型フラッシュメモリ（ＮＡＮＤメモリ）、２１…ＮＡＮＤパッケージ、１４０～１４２…タイマ、１４３…レジスタ、１４４…ＥＣＣ部、１４５…ＮＡＮＤインタフェース（ＮＡＮＤ Ｉ／Ｆ）、２１０…メモリチップ、２１１…メモリセルアレイ、２１２…センスアンプモジュール、２１３…ロウデコーダモジュール。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】