特許 7459191 シリアル・ペリフェラル・インターフェース集積回路およびその動作方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-03-22

(45)【発行日】2024-04-01

(54)【発明の名称】シリアル・ペリフェラル・インターフェース集積回路およびその動作方法

(51)【国際特許分類】

   G06F 13/42 20060101AFI20240325BHJP

   G06F 11/14 20060101ALI20240325BHJP

【ＦＩ】

G06F13/42 310

G06F13/42 320A

G06F11/14 602Z

【請求項の数】 20

【外国語出願】

(21)【出願番号】P 2022133815

(22)【出願日】2022-08-25

(65)【公開番号】P2023084083

(43)【公開日】2023-06-16

【審査請求日】2022-08-25

(31)【優先権主張番号】17/543,673

(32)【優先日】2021-12-06

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】506084058

【氏名又は名称】奇景光電股▲ふん▼有限公司

(74)【代理人】

【識別番号】100107423

【弁理士】

【氏名又は名称】城村 邦彦

(74)【代理人】

【識別番号】100120949

【弁理士】

【氏名又は名称】熊野 剛

(74)【代理人】

【識別番号】100093997

【弁理士】

【氏名又は名称】田中 秀佳

(72)【発明者】

【氏名】温 上杰

(72)【発明者】

【氏名】翁 明輝

(72)【発明者】

【氏名】林 桂蘭

(72)【発明者】

【氏名】江 哲豪

(72)【発明者】

【氏名】林 ▲ケイ▼政

【審査官】北村 学

(56)【参考文献】

【文献】特開２０２１－１７０７１４（ＪＰ，Ａ）

【文献】特開２０１６－０４２３５５（ＪＰ，Ａ）

【文献】国際公開第２０１８／２２５５３４（ＷＯ，Ａ１）

【文献】米国特許第０９５２９６８６（ＵＳ，Ｂ１）

【文献】米国特許第０９６３２８６９（ＵＳ，Ｂ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １３／４２

Ｇ０６Ｆ １１／１４

(57)【特許請求の範囲】

【請求項1】

シリアル・ペリフェラル・インターフェース（ＳＰＩ）集積回路（ＩＣ）であって、
コア回路と、
前記コア回路に結合されたデバッグ回路と、
を備え、
前記ＳＰＩ ＩＣがＳＰＩアーキテクチャのマスタＩＣである場合、前記コア回路が前記ＳＰＩアーキテクチャのスレーブＩＣに対する第１のコマンド情報を生成し、前記デバッグ回路が前記第１のコマンド情報に対応する第１のデバッグ情報を生成し、前記第１のコマンド情報および前記第１のデバッグ情報がＳＰＩチャネルを介して前記ＳＰＩアーキテクチャの前記スレーブＩＣに送信され、
前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記スレーブＩＣである場合、前記デバッグ回路が前記ＳＰＩチャネルを介して前記マスタＩＣによって送信された第２のコマンド情報および第２のデバッグ情報を受信し、前記デバッグ回路が前記第２のデバッグ情報を使用することによって前記第２のコマンド情報をチェックし、
前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記スレーブＩＣであり、前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記マスタＩＣによって選択されたターゲットスレーブ回路である場合、前記コア回路が、前記マスタＩＣによって送信された前記第２のコマンド情報が前記デバッグ回路によってチェックされ正しいという条件の下で、前記第２のコマンド情報を実行し、
前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記マスタＩＣである場合、前記コア回路が前記第１のコマンド情報に対応する第１のデータ情報を生成し、前記デバッグ回路が前記第１のデータ情報に対応する第３のデバッグ情報を生成し、前記第１のデータ情報および前記第３のデバッグ情報が前記ＳＰＩチャネルを介して前記ＳＰＩアーキテクチャの前記スレーブＩＣに送信され、
前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記スレーブＩＣであり、前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記マスタＩＣによって選択された前記ターゲットスレーブ回路である場合、前記デバッグ回路が、前記マスタＩＣによって送信された前記第２のコマンド情報に対応する第２のデータ情報と、前記第２のデータ情報に対応する第４のデバッグ情報とを受信し、前記デバッグ回路が前記第４のデバッグ情報を使用することによって前記第２のデータ情報をチェックし、前記コア回路が、前記第２のデータ情報が前記デバッグ回路によってチェックされ正しいという条件の下で、前記マスタＩＣによって送信された前記第２のデータ情報を処理し、
前記第１のコマンド情報が第１のデータエラー訂正フラグを含み、
前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記マスタＩＣである場合、前記コア回路が前記第１のデータエラー訂正フラグをセットして、前記第１のデータ情報に対するエラー訂正動作を有効にするように前記ＳＰＩアーキテクチャの前記スレーブＩＣに通知し、または前記コア回路が前記第１のデータエラー訂正フラグをリセットして、前記第１のデータ情報に対する前記エラー訂正動作を無効にするように前記ＳＰＩアーキテクチャの前記スレーブＩＣに通知し、
前記第２のコマンド情報が第２のデータエラー訂正フラグを含み、
前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記スレーブＩＣであり、前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記マスタＩＣによって選択された前記ターゲットスレーブ回路であり、前記第２のデータエラー訂正フラグが有効である場合、前記デバッグ回路が前記第４のデバッグ情報を使用することによって前記第２のデータ情報をチェックし、
前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記スレーブＩＣであり、前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記マスタＩＣによって選択された前記ターゲットスレーブ回路であり、前記第２のデータエラー訂正フラグが無効である場合、前記デバッグ回路が前記第２のデータ情報をチェックしない、
シリアル・ペリフェラル・インターフェース（ＳＰＩ）集積回路（ＩＣ）。

【請求項2】

前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記マスタＩＣであり、前記ＳＰＩアーキテクチャの前記スレーブＩＣが前記第１のコマンド情報が誤っていることを通知した場合、前記コア回路が前記ＳＰＩチャネルを介して前記第１のコマンド情報を前記スレーブＩＣに再送信する、請求項１に記載のＳＰＩ ＩＣ。

【請求項3】

前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記スレーブＩＣであり、前記デバッグ回路によって前記第２のコマンド情報がチェックされ誤っていた場合、前記デバッグ回路が前記ＳＰＩチャネルを介して前記ＳＰＩアーキテクチャの前記マスタＩＣに前記第２のコマンド情報を再送信するように通知する、請求項１に記載のＳＰＩ ＩＣ。

【請求項4】

前記第１のデバッグ情報が第１のエラー訂正コードを含み、前記第２のデバッグ情報が第２のエラー訂正コードを含む、請求項１に記載のＳＰＩ ＩＣ。

【請求項5】

前記第１のコマンド情報が第１のチップ識別コードおよび第１のコマンドコードを含み、前記第２のコマンド情報が第２のチップ識別コードおよび第２のコマンドコードを含む 、請求項１に記載のＳＰＩ ＩＣ。

【請求項6】

前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記マスタＩＣであり、前記ＳＰＩアーキテクチャの前記スレーブＩＣが前記第１のデータ情報が誤っていることを通知した場合、前記コア回路が前記ＳＰＩチャネルを介して前記第１のデータ情報を前記スレーブＩＣに再送信する、請求項１に記載のＳＰＩ ＩＣ。

【請求項7】

前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記スレーブＩＣであり、前記デバッグ回路が、前記第２のデータ情報の１ビットが誤っているとチェックした場合、前記デバッグ回路が前記第４のデバッグ情報を使用することによって前記第２のデータ情報を修復する、請求項１に記載のＳＰＩ ＩＣ。

【請求項8】

前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記スレーブＩＣであり、前記デバッグ回路が、前記第４のデバッグ情報の前記使用が、エラーを有する前記第２のデータ情報を修復するのに十分でないと判断した場合、前記デバッグ回路が前記ＳＰＩチャネルを介して前記第２のデータ情報を再送信するように前記ＳＰＩアーキテクチャの前記マスタＩＣに通知する、請求項７に記載のＳＰＩ ＩＣ。

【請求項9】

前記第３のデバッグ情報が第１の巡回冗長検査コードを含み、前記第４のデバッグ情報が第２の巡回冗長検査コードを含む、請求項１に記載のＳＰＩ ＩＣ。

【請求項10】

前記第１のデータ情報が第１のアドレスフィールドおよび第１のデータフィールドを含み、前記第２のデータ情報が第２のアドレスフィールドおよび第２のデータフィールドを含む、請求項１に記載のＳＰＩ ＩＣ。

【請求項11】

シリアル・ペリフェラル・インターフェース（ＳＰＩ）集積回路（ＩＣ）の動作方法であって、
前記ＳＰＩ ＩＣがＳＰＩアーキテクチャのマスタＩＣである場合、前記ＳＰＩアーキテクチャのスレーブＩＣに対する第１のコマンド情報を生成し、前記第１のコマンド情報に対応する第１のデバッグ情報を生成し、ＳＰＩチャネルを介して前記第１のコマンド情報および前記第１のデバッグ情報を前記ＳＰＩアーキテクチャの前記スレーブＩＣに送信するステップと、
前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記スレーブＩＣである場合、前記ＳＰＩチャネルを介して前記マスタＩＣによって送信された第２のコマンド情報および第２のデバッグ情報を受信し、前記第２のデバッグ情報を使用することによって前記第２のコマンド情報をチェックするステップと、
前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記スレーブＩＣであり、前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記マスタＩＣによって選択されたターゲットスレーブ回路である場合、前記第２のコマンド情報がチェックされ正しいという条件の下で、前記マスタＩＣによって送信された前記第２のコマンド情報を実行するステップと、
前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記マスタＩＣである場合、前記第１のコマンド情報に対応する第１のデータ情報を生成し、前記第１のデータ情報に対応する第３のデバッグ情報を生成し、前記ＳＰＩチャネルを介して前記ＳＰＩアーキテクチャの前記スレーブＩＣに前記第１のデータ情報および前記第３のデバッグ情報を送信するステップと、
前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記スレーブＩＣであり、前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記マスタＩＣによって選択された前記ターゲットスレーブ回路である場合、前記マスタＩＣによって送信された前記第２のコマンド情報に対応する第２のデータ情報と、前記第２のデータ情報に対応する第４のデバッグ情報とを受信し、前記第４のデバッグ情報を使用することによって前記第２のデータ情報をチェックし、前記第２のデータ情報がチェックされ正しいという条件の下で、前記マスタＩＣによって送信された前記第２のデータ情報を処理するステップと、
前記第１のコマンド情報が第１のデータエラー訂正フラグを含み、前記第２のコマンド情報が第２のデータエラー訂正フラグを含み、前記動作方法が、
前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記マスタＩＣである場合、前記第１のデータエラー訂正フラグをセットして、前記ＳＰＩアーキテクチャの前記スレーブＩＣに前記第１のデータ情報に対するエラー訂正動作を有効にするように通知し、または前記第１のデータエラー訂正フラグをリセットして、前記ＳＰＩアーキテクチャの前記スレーブＩＣに前記第１のデータ情報に対するエラー訂正動作を無効にするように通知するステップと、 前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記スレーブＩＣであり、前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記マスタＩＣによって選択された前記ターゲット スレーブ回路であり、前記第２のデータエラー訂正フラグが有効である場合、前記第４のデバッグ情報を使用することによって前記第２のデータ情報をチェックするステップと、前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記スレーブＩＣであり、前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記マスタＩＣによって選択された前記ターゲット スレーブ回路であり、前記第２のデータエラー訂正フラグが無効である場合、前記第２のデータ情報をチェックしないステップと、
を含む、動作方法。

【請求項12】

前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記マスタＩＣであり、前記ＳＰＩアーキテクチャの前記スレーブＩＣが前記第１のコマンド情報が誤っていることを通知した場合、前記ＳＰＩチャネルを介して前記第１のコマンド情報を前記スレーブＩＣに再送信するステップ、
をさらに含む、請求項１１に記載の動作方法。

【請求項13】

前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記スレーブＩＣであり、前記第２のコマンド情報がチェックされ誤っていた場合、前記ＳＰＩチャネルを介して前記第２のコマンド情報を再送信するように前記ＳＰＩアーキテクチャの前記マスタＩＣに通知するステップ、
をさらに含む、請求項１１に記載の動作方法。

【請求項14】

前記第１のデバッグ情報が第１のエラー訂正コードを含み、前記第２のデバッグ情報が第２のエラー訂正コードを含む、請求項１１に記載の動作方法。

【請求項15】

前記第１のコマンド情報が第１のチップ識別コードおよび第１のコマンドコードを含み、前記第２のコマンド情報が第２のチップ識別コードおよび第２のコマンドコードを含む、請求項１１に記載の動作方法。

【請求項16】

前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記マスタＩＣであり、前記ＳＰＩアーキテクチャの前記スレーブＩＣが、前記第１のデータ情報が誤っていることを通知した場合、前記ＳＰＩチャネルを介して前記第１のデータ情報を前記スレーブＩＣに再送信するステップ、
をさらに含む、請求項１１に記載の動作方法。

【請求項17】

前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記スレーブＩＣであり、前記第２のデータ情報の１ビットが誤っている場合、前記第４のデバッグ情報を使用することによって前記第２のデータ情報を修復するステップ、
をさらに含む、請求項１１に記載の動作方法。

【請求項18】

前記ＳＰＩ ＩＣが前記ＳＰＩアーキテクチャの前記スレーブＩＣであり、前記第４のデバッグ情報が、エラーを有する前記第２のデータ情報を修復するのに十分でない場合、前記ＳＰＩチャネルを介して前記第２のデータ情報を再送信するように前記ＳＰＩアーキテクチャの前記マスタＩＣに通知するステップ、
をさらに含む、請求項１７に記載の動作方法。

【請求項19】

前記第３のデバッグ情報が第１の巡回冗長検査コードを含み、前記第４のデバッグ情報が第２の巡回冗長検査コードを含む、請求項１１に記載の動作方法。

【請求項20】

前記第１のデータ情報が第１のアドレスフィールドおよび第１のデータフィールドを含み、前記第２のデータ情報が第２のアドレスフィールドおよび第２のデータフィールドを含む、請求項１１に記載の動作方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、集積回路に関し、特に、シリアル・ペリフェラル・インターフェース集積回路およびその動作方法に関する。

【背景技術】

【0002】

製品の用途によっては、複数の集積回路（ＩＣ）を一緒に動作させることが必要な場合がある。例えば、大型タッチディスプレイＩＣ（ＬＴＤＩ）の用途では、複数（例えば、３０個）の駆動ＩＣが協働して同じ大型タッチディスプレイパネルを駆動する。シリアル・ペリフェラル・インターフェース（ＳＰＩ）アーキテクチャは、マルチドロップ駆動アーキテクチャを提供することができる。ＳＰＩマルチドロップ駆動アーキテクチャでは、マスタＩＣは、複数のスレーブＩＣを同一のワイヤ（チャネル）を介して接続／駆動することができる。異なるＩＣがＳＰＩチャネルを通過するとき、外部の影響により、ＳＰＩチャネルの伝送信号が歪むことがある。

【発明の概要】

【発明が解決しようとする課題】

【0003】

本開示は、ＳＰＩチャネルを介して伝達されるデータを保護し、および／またはＳＰＩチャネルを介して受信されるデータの正確性を保証することができるシリアル・ペリフェラル・インターフェース（ＳＰＩ）集積回路（ＩＣ）およびその動作方法を提供する。

【課題を解決するための手段】

【0004】

本開示の一実施形態では、ＳＰＩ ＩＣは、コア回路およびデバッグ回路を含む。デバッグ回路は、コア回路に結合されている。ＳＰＩ ＩＣがＳＰＩアーキテクチャのマスタＩＣである場合、コア回路は、ＳＰＩアーキテクチャのスレーブＩＣに対する第１のコマンド情報を生成し、デバッグ回路は、第１のコマンド情報に対応する第１のデバッグ情報を生成し、ＳＰＩ ＩＣは、ＳＰＩチャネルを介して第１のコマンド情報および第１のデバッグ情報をＳＰＩアーキテクチャのスレーブＩＣに送信する。ＳＰＩ ＩＣがＳＰＩアーキテクチャのスレーブＩＣである場合、デバッグ回路は、ＳＰＩチャネルを介してマスタＩＣによって送信された第２のコマンド情報および第２のデバッグ情報を受信し、デバッグ回路は、第２のデバッグ情報を使用することによって第２のコマンド情報をチェックする。ＳＰＩ ＩＣがＳＰＩアーキテクチャのスレーブＩＣであり、ＳＰＩ ＩＣがＳＰＩアーキテクチャのマスタＩＣによって選択されたターゲットスレーブ回路である場合、コア回路は、マスタＩＣによって送信された第２のコマンド情報がデバッグ回路によってチェックされ正しいという条件の下で、第２のコマンド情報を実行する。

【0005】

本開示の一実施形態において、前記動作方法は、以下のステップを含む。ＳＰＩ ＩＣがＳＰＩアーキテクチャのマスタＩＣである場合、ＳＰＩアーキテクチャのスレーブＩＣに対する第１のコマンド情報が生成され、第１のコマンド情報に対応する第１のデバッグ情報が生成され、第１のコマンド情報および第１のデバッグ情報は、ＳＰＩチャネルを介してＳＰＩアーキテクチャのスレーブＩＣに送信される。ＳＰＩ ＩＣがＳＰＩアーキテクチャのスレーブＩＣである場合、マスタＩＣによって送信された第２のコマンド情報および第２のデバッグ情報は、ＳＰＩチャネルを介して受信され、第２のコマンド情報は、第２のデバッグ情報を使用することによってチェックされる。さらに、ＳＰＩ ＩＣがＳＰＩアーキテクチャのスレーブＩＣであり、ＳＰＩ ＩＣがＳＰＩアーキテクチャのマスタＩＣによって選択されたターゲットスレーブ回路である場合、マスタＩＣによって送信された第２のコマンド情報がチェックされ正しいという条件の下で、第２のコマンド情報が実行される。

【発明の効果】

【0006】

要約すると、実際の適用シナリオによると、本開示の実施形態によって提供されるＳＰＩ ＩＣは、ＳＰＩアーキテクチャのマスタＩＣまたはスレーブＩＣとして動作することができる。ＳＰＩ ＩＣがマスタＩＣである場合、ＳＰＩ ＩＣは、コマンド情報に対応するデバッグ情報を生成し、ＳＰＩチャネルを介してコマンド情報およびデバッグ情報をスレーブＩＣに送信してもよい。ＳＰＩ ＩＣがスレーブＩＣである場合、ＳＰＩ ＩＣがＳＰＩアーキテクチャのマスタＩＣによって選択されたターゲットスレーブ回路である場合、ＳＰＩ ＩＣは、ＳＰＩチャネルを介してマスタＩＣによって送信されたコマンド情報およびデバッグ情報を受信してもよく、ＳＰＩ ＩＣは、デバッグ情報を使用することによってコマンド情報をチェックしてもよい。コマンド情報がチェックされ正しい場合、ＳＰＩ ＩＣは、マスタＩＣによって送信されたコマンド情報を実行することができる。したがって、ＳＰＩ ＩＣは、ＳＰＩチャネルを介して送信されるデータを保護し、および／またはＳＰＩチャネルを介して受信されるデータの正確さを保証することができる。

【0007】

前述の内容をより理解しやすくするために、図面を伴う一部の実施形態を以下に詳細に説明する。

【図面の簡単な説明】

【0008】

添付の図面は、本開示のさらなる理解を提供するために含まれ、本明細書に組み込まれ、本明細書の一部を構成する。図面は、本開示の例示的な実施形態を示し、説明と共に、本開示の原理を説明する役割を果たす。

【0009】

【図1】本開示の一実施形態によるシリアル・ペリフェラル・インターフェース（ＳＰＩ）アーキテクチャの回路ブロックの概略図である。

【0010】

【図2】本開示の別の実施形態によるＳＰＩアーキテクチャの回路ブロックの概略図である。

【0011】

【図3】本開示の一実施形態によるＳＰＩ集積回路の回路ブロックの概略図である。

【0012】

【図4】本開示の一実施形態によるＳＰＩ集積回路の動作方法の概略流れ図である。

【0013】

【図5】本開示の別の実施形態によるＳＰＩ集積回路の動作方法の概略流れ図である。

【発明を実施するための形態】

【0014】

本開示全体（特許請求の範囲を含む）において使用される「結合される（または接続される）」という用語は、任意の直接的または間接的な接続手段を指す。例えば、本開示が、第１の装置が第２の装置に結合される（または接続される）と説明する場合、その説明は、第１の装置が第２の装置に直接接続されるか、または第１の装置が、他の装置に接続することによって、もしくはある接続手段を使用して、第２の装置に間接的に接続されるものとして説明されるべきである。加えて、本明細書全体（特許請求の範囲を含む）において、「第１」、「第２」などの用語は、要素に名前を付けるため、または異なる実施形態もしくは範囲を区別するためにのみ使用され、いかなる要素の数の上限または下限として解釈されるべきではなく、要素の順序を限定するものとして解釈されるべきではない。さらに、同じ参照番号を有する要素／構成要素／ステップは、適切な場合、図および実施形態において同じまたは同様の部分を表す。異なる実施形態における同じ参照番号または用語を有する要素／構成要素／ステップの説明は、互いに参照されてもよい。

【0015】

図１は、本開示の一実施形態によるシリアル・ペリフェラル・インターフェース（ＳＰＩ）アーキテクチャ１００の回路ブロックの概略図である。図１に示す実施形態では、ＳＰＩアーキテクチャ１００は、マルチドロップ駆動アーキテクチャであってもよい。ＳＰＩアーキテクチャ１００は、例えば、マスタＩＣ Ｍ１１およびスレーブＩＣ Ｓ１１、．．．、およびＳ１ｎなどの複数の集積回路（ＩＣ）を含む。スレーブＩＣ Ｓ１１～Ｓ１ｎの個数ｎは、実際の設計によって決定されてもよい。ＳＰＩアーキテクチャ１００において、スレーブＩＣ Ｓ１１～Ｓ１ｎは、共にマスタＩＣ Ｍ１１に接続されている。マスタＩＣ Ｍ１１とスレーブＩＣ Ｓ１１～Ｓ１ｎには、異なる排他的識別コードが付与／定義されている。

【0016】

マスタＩＣ Ｍ１１は、ＳＰＩチャネル／インターフェースを介してスレーブＩＣ Ｓ１１～Ｓ１ｎにＳＰＩ仕様に準拠したに命令（またはデータ）およびクロック信号を送信することができる。マスタＩＣ Ｍ１１は、ＳＰＩチャネル／インターフェースを介してスレーブＩＣ Ｓ１１～Ｓ１ｎのうちいずれか１つをターゲットスレーブ回路として選択することができ、ターゲットスレーブ回路は、マスタＩＣ Ｍ１１によって送信されたコマンド（またはデータ）を実行（処理）することができる。スレーブＩＣ Ｓ１１～Ｓ１ｎのうちのいずれか１つは、自身がマスタＩＣ Ｍ１１によって選択されたターゲットスレーブ回路ではないと判断した場合、選択されてないスレーブＩＣは、マスタＩＣ Ｍ１１のコマンド（データ）を無視しても（処理しなくても）よい。

【0017】

図２は、本開示の別の実施形態によるＳＰＩアーキテクチャ２００の回路ブロックの概略図である。図２に示す実施形態では、ＳＰＩアーキテクチャ２００は、デイジーチェーンアーキテクチャであってもよい。ＳＰＩアーキテクチャ２００は、例えば、マスタＩＣ Ｍ２１およびスレーブＩＣ Ｓ２１、．．．、およびＳ２ｎなどの、直列に接続された複数のＩＣを含む。スレーブＩＣ Ｓ２１～Ｓ１ｎの個数ｎは、実際の設計によって決定されてもよい。デイジーチェーンＳＰＩアーキテクチャ２００において、スレーブＩＣ Ｓ２１～Ｓ２ｎは、デイジーチェーンを形成するように直列に接続され、マスタＩＣ Ｍ２１は。デイジーチェーンにおいて第１のスレーブＩＣ Ｓ２１に接続されている。マスタＩＣ Ｍ２１とスレーブＩＣ Ｓ２１～Ｓ２ｎには、異なる排他的識別コードが付与／定義されている。マスタＩＣ Ｍ２１は、ＳＰＩチャネル／インターフェースを介してデイジーチェーンにＳＰＩ仕様に準拠したコマンド（またはデータ）およびクロック信号を送信し、デイジーチェーンの任意のスレーブＩＣ Ｓ２１～Ｓ２ｎは、前のＩＣから後続のＩＣにコマンド（またはデータ）およびクロック信号を伝達することができる。

【0018】

マスタＩＣ Ｍ２１は、ＳＰＩチャネル／インターフェースを介してスレーブＩＣ Ｓ２１～Ｓ２ｎのうちいずれか１つをターゲットスレーブ回路として選択することができる。すなわち、スレーブＩＣ Ｓ２１～Ｓ２ｎのそれぞれは、前のＩＣからのコマンド（またはデータ）をデコードして、それがマスタＩＣ Ｍ２１によって選択されたターゲットスレーブ回路であるかどうかを判定することができる。ターゲットスレーブ回路は、マスタＩＣ Ｍ２１によって送信されたコマンド（データ）をさらに実行（処理）することができる。スレーブＩＣ Ｓ２１～Ｓ２ｎのうちのいずれか１つは、自身がマスタＩＣ Ｍ２１によって選択されたターゲットスレーブ回路ではないと判断した場合、選択されてないスレーブＩＣは、マスタＩＣ Ｍ２１のコマンド（データ）を無視しても（処理しなくても）よい。

【0019】

図３は、本開示の一実施形態によるＳＰＩ ＩＣの回路ブロックの概略図である。図３は、ＳＰＩ ＩＣ３１０およびＳＰＩ ＩＣ３２０を示す。ここで、ＳＰＩ ＩＣ３１０は、ＳＰＩアーキテクチャのマスタＩＣ（例えば、図１に示すマスタＩＣ Ｍ１１または図２に示すマスタＩＣ Ｍ２１）として動作することができ、ＳＰＩ ＩＣ３２０は、ＳＰＩアーキテクチャのスレーブＩＣ（例えば、図１に示すスレーブＩＣ Ｓ１１～Ｓ１ｎのうちの１つまたは図２に示すスレーブＩＣ Ｓ２１～Ｓ２ｎのうちの１つ）として動作することができる。ＳＰＩ ＩＣ３１０は、ＳＰＩチャネル（ＳＰＩインターフェース）を介してＳＰＩ ＩＣ３２０に結合されてもよい。ＳＰＩ ＩＣ３１０は、ＳＰＩ仕様に準拠したコマンド（またはデータ）およびクロック信号を、ＳＰＩチャネルを介してスレーブＳＰＩ ＩＣ３２０に送信することができる。コマンドの実行結果および／またはデータの処理結果に基づいて、ＳＰＩ ＩＣ３２０は、ＳＰＩチャネルを介してＳＰＩ ＩＣ３１０にデータを返すことができる。

【0020】

図４は、本発明の一実施形態によるＳＰＩ ＩＣの動作方法の概略流れ図である。図３および図４を参照すると、マスタＩＣとして動作するＳＰＩ ＩＣ３１０は、コア回路３１１およびデバッグ回路３１２を含む。デバッグ回路３１２は、コア回路３１１に結合されている。ステップＳ４１０において、コア回路３１１は、ＳＰＩ ＩＣ３２０（ＳＰＩアーキテクチャのスレーブＩＣ、すなわち、ターゲットスレーブ回路）に対するコマンド情報を生成し、このコマンド情報（第１のコマンド情報）は、ＳＰＩ仕様に準拠したコマンド（データ）を含むことができる。一部の実際の設計では、このコマンド情報は、ターゲットスレーブ回路の排他的識別コード（チップ識別コード）を含むことができる。一部の他の実際の設計では、このコマンド情報は、チップ識別コードと、ＳＰＩ仕様に準拠したコマンドコードとを含むことができる。

【0021】

さらに一部の他の実際の設計では、このコマンド情報は、データエラー訂正フラグ、チップ識別コード、およびＳＰＩ仕様に準拠したコマンドコードを含むことができる。データエラー訂正フラグは、ＳＰＩ ＩＣ３１０によって提供されたデータ情報に対するエラー訂正動作を有効にするかどうかをＳＰＩ ＩＣ３２０に通知するために使用される（詳細な説明は以下の段落で提供される）。例えば、コア回路３１１は、データエラー訂正フラグをセットして、データ情報に対するエラー訂正動作を有効にするようにＳＰＩ ＩＣ３２０（スレーブＩＣ）に通知することができる。あるいは、コア回路３１１は、データエラー訂正フラグをリセットして、データ情報に対するエラー訂正動作を無効にするようにＳＰＩ ＩＣ３２０に通知することができる。

【0022】

ステップＳ４２０において、デバッグ回路３１２は、コマンド情報に対応するデバッグ情報（第１のデバッグ情報）を生成することができる。デバッグ回路３１２によるデバッグ情報の生成の具体的な実施態様は、本実施形態では限定されない。例えば、一部の実際の設計では、デバッグ情報は、エラー訂正コード（ＥＣＣ）を含んでもよく、すなわち、デバッグ回路３１２は、コマンド情報に対してＥＣＣアルゴリズムを実行して、デバッグ情報を生成してもよい。一部の他の実際の設計では、デバッグ回路３１２は、コマンド情報に対してチェックサムアルゴリズムまたは他のデバッギングアルゴリズムを実行して、デバッグ情報を生成することができる。

【0023】

ステップＳ４３０において、デバッグ回路３１２（またはコア回路３１１）は、ＳＰＩチャネルを介してコマンド情報およびデバッグ情報をＳＰＩ ＩＣ３２０に伝達することができる。コマンド情報およびデバッグ情報の伝達が完了した後、コア回路３１１は、コマンド情報（第１のコマンド情報）に対応するデータ情報（第１のデータ情報）をさらに生成し、ＳＰＩチャネルを介してデータ情報をＳＰＩ ＩＣ３２０に伝達することができる。実際の設計によると、データ情報は、アドレスフィールド、データフィールド、および／またはＳＰＩ仕様に準拠した他のフィールドを含むことができる。

【0024】

実際の設計によると、一部の実施形態では、デバッグ回路３１２は、データ情報に対応するデバッグ情報（第３のデバッグ情報）をさらに生成することができる。デバッグ回路３１２（またはコア回路３１１）は、ＳＰＩチャネルを介してデータ情報および第３のデバッグ情報をＳＰＩ ＩＣ３２０に送信することができる。デバッグ回路３１２による第３のデバッグ情報の生成の具体的な実施態様は、本実施形態では限定されない。例えば、一部の実際の設計では、第３のデバッグ情報は、巡回冗長検査（ＣＲＣ）コードを含んでもよく、すなわち、デバッグ回路３１２は、データ情報に対してＣＲＣアルゴリズムを実行して、第３のデバッグ情報を生成してもよい。一部の他の実際の設計では、デバッグ回路３１２は、データ情報に対してチェックサムアルゴリズムまたは他のデバッギングアルゴリズムを実行して、第３のデバッグ情報を生成することができる。

【0025】

図５は、本発明の別の実施形態によるＳＰＩ ＩＣの動作方法の概略流れ図である。図３および図５を参照すると、ＳＰＩアーキテクチャにおいてスレーブＩＣとして動作するＳＰＩ ＩＣ３２０は、コア回路３２１およびデバッグ回路３２２を含むことができる。デバッグ回路３２２は、コア回路３２１に結合されている。ステップＳ５１０において、デバッグ回路３２２は、ＳＰＩチャネルを介してＳＰＩ ＩＣ３１０（マスタＩＣ）によって送信されたコマンド情報（第２のコマンド情報）およびデバッグ情報（第２のデバッグ情報）を受信することができる。一部の実際の設計では、このコマンド情報は、チップ識別コード（排他的識別コード）、データエラー訂正フラグ、ＳＰＩコマンドコード、および／または他のデータを含むことができる。一部の実際の設計では、デバッグ情報は、エラー訂正コード（ＥＣＣ）、チェックサムコード、または他のデバッグ情報を含む。ステップＳ５２０において、デバッグ回路３２２は、デバッグ情報を使用することによってコマンド情報をチェックすることができる。

【0026】

ＳＰＩ ＩＣ３２０（スレーブＩＣ）は、ＳＰＩ ＩＣ３１０（マスタＩＣ）からのコマンド情報をデコードして、ＳＰＩ ＩＣ３２０自身がＳＰＩ ＩＣ３１０によって選択されたターゲットスレーブ回路であるか否かを判断することができる。ＳＰＩ ＩＣ３２０が、ＳＰＩ ＩＣ３１０によって選択されたターゲットスレーブ回路でない場合（ステップＳ５３０において「いいえ」と判定された場合）、コア回路３２１は、ステップＳ５４０を実行することができる。すなわち、コア回路３２１は、ＳＰＩ ＩＣ３１０からのコマンド情報を無視しても（処理しなくても）よい。ＳＰＩ ＩＣ３２０が、ＳＰＩ ＩＣ３１０によって選択されたターゲットスレーブ回路である場合（ステップＳ５３０において「はい」と判定された場合）、コア回路３２１は、ステップＳ５５０を実行して、ＳＰＩ ＩＣ３１０からのコマンド情報をチェックして、正しいかどうかを判定することができる。

【0027】

ステップＳ５２０で行われたチェックに基づいて、デバッグ回路３２２が、コマンド情報が誤っているとチェックした場合（ステップＳ５５０で「いいえ」と判定された場合）、ステップＳ５６０を実行することができる。ステップＳ５６０において、デバッグ回路３２２は、エラー情報（例えば、エラーフラグ）をＳＰＩ ＩＣ３１０に返して、ＳＰＩチャネルを介してコマンド情報を再送信するようにＳＰＩ ＩＣ３１０に通知／要求することができる。ＳＰＩ ＩＣ３２０がコマンド情報が誤っていることを通知した場合、ＳＰＩ ＩＣ３２０のコア回路３１１は、ＳＰＩチャネルを介してＳＰＩ ＩＣ３１０にコマンド情報を再送信することができる。

【0028】

デバッグ回路３２２が、コマンド情報が正しいとチェックした場合（ステップＳ５５０において「はい」と判定された場合）、コア回路３２１は、ステップＳ５７０を実行して、ＳＰＩ ＩＣ３１０（マスタＩＣ）によって送信されたコマンド情報を実行することができる。コマンド情報を実行するプロセスにおいて、デバッグ回路３２２は、ＳＰＩチャネルを介してＳＰＩ ＩＣ３１０によって送信されたコマンド情報に対応するデータ情報（第２のデータ情報）を受信することができる。

【0029】

データエラー訂正フラグがセットされた場合、デバッグ回路３２２は、ＳＰＩチャネルを介してデータ情報に対応するデバッグ情報（第４のデバッグ情報）をさらに受信することができる。一部の実際の設計では、第４のデバッグ情報は、ＣＲＣコード、チェックサムアルゴリズム、または他のデバッグ情報を含むことができる。デバッグ回路３２２は、第４のデバッグ情報を使用することによってコマンド情報をチェックすることができる。デバッグ回路３２２が、データ情報が正しいとチェックした場合、コア回路３２１は、ＳＰＩ ＩＣ３１０（マスタＩＣ）によって送信されたデータ情報を処理することができる。デバッグ回路３２２がデータ情報の１ビット（または複数ビット）が誤っているとチェックした場合、デバッグ回路３２２は、第４のデバッグ情報を使用することによってデータ情報を修復することができる。

【0030】

デバッグ回路３２２が、第４のデバッグ情報の使用が、エラーを有するデータ情報を修復するのに十分でないと判断した場合、デバッグ回路３２２は、エラー情報（例えば、エラーフラグ）をＳＰＩ ＩＣ３１０（マスタＩＣ）に返し、ＳＰＩチャネルを介してデータ情報を再送信するようにＳＰＩ ＩＣ３１０に通知／要求することができる。ＳＰＩ ＩＣ３２０が、データ情報が誤っていることを通知した場合、ＳＰＩ ＩＣ３２０のコア回路３１１は、ＳＰＩチャネルを介してデータ情報をＳＰＩ ＩＣ３１０に再送信することができる。

【0031】

さらに一部の他の実際の設計では、ＳＰＩ ＩＣ３１０からのコマンド情報は、データエラー訂正フラグを含むことができる。ＳＰＩ ＩＣ３２０は、ＳＰＩ ＩＣ３１０からのデータエラー訂正フラグに従って、ＳＰＩ ＩＣ３１０によって提供されたデータ情報に対するエラー訂正動作を有効にするかどうかを決定することができる。例えば、データエラー訂正フラグが有効である場合、デバッグ回路３２２は、第４のデバッグ情報を使用することによってＳＰＩ ＩＣ３１０からのデータ情報をチェックすることができる。データエラー訂正フラグが無効の場合、デバッグ回路３２２は、データ情報をチェックしない。

【0032】

以上のことから、複数のチップが直列に接続されたシステムにおいて、マスタＩＣは、チップ識別コードを使用することによって１つのチップ（スレーブＩＣ）を選択し、選択したチップに対してリード／ライトのコマンドを発行することができる。一部の実施形態では、マスタＩＣおよびスレーブＩＣは、ＥＣＣを使用することによってチップ識別コードおよびコマンドを保護することができる。チップ識別コードおよびコマンドの送信にエラーが発生した場合、スレーブＩＣは、チップ識別コードおよびコマンドを修復するためにマスタＩＣに再送信するように要求することができる。したがって、マスタＩＣおよびスレーブＩＣは、チップ識別コードおよびコマンドの正確性を保証することができる。チップ識別コードおよびコマンドの送信が成功したことが保証された後、マスタＩＣは、アドレスおよびデータをスレーブＩＣに送信することができる。マスタＩＣおよびスレーブＩＣは、ＣＲＣを使用することによってアドレスおよびデータの正確性を確認することができる。アドレスおよびデータの送信においてエラーが発生した場合、スレーブＩＣは、アドレスおよびデータを適時に修復するか、またはエラー信号をマスタＩＣに返してアドレスおよびデータを再送信させるようにしてもよい。

【0033】

異なる設計ニーズに従って、コア回路３１１、デバッグ回路３１２、コア回路３２１、および／またはデバッグ回路３２２は、ハードウェア、ファームウェア、ソフトウェア（すなわち、プログラム）、または前述の３つのうちの大多数の組合せの形態で実施されてもよい。ハードウェアの形態では、コア回路３１１、デバッグ回路３１２、コア回路３２１、および／またはデバッグ回路３２２は、ＩＣ上の論理回路の形態で実施されてもよい。コア回路３１１、デバッグ回路３１２、コア回路３２１、および／またはデバッグ回路３２２の関連機能は、ハードウェア記述言語（例えば、Ｖｅｒｉｌｏｇ ＨＤＬまたはＶＨＤＬ）または他の適切なプログラミング言語を使用することによって、ハードウェアとして実施されてもよい。例えば、コア回路３１１、デバッグ回路３１２、コア回路３２１、および／またはデバッグ回路３２２の関連機能は、１つもしくは複数のコントローラ、マイクロコントローラ、マイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、および／または他の処理ユニットにおける様々な論理ブロック、モジュール、および回路において実施されてもよい。

【0034】

ソフトウェアおよび／またはファームウェアの形態では、コア回路３１１、デバッグ回路３１２、コア回路３２１、および／またはデバッグ回路３２２の関連機能は、プログラミングコードとして実施されてもよい。例えば、コア回路３１１、デバッグ回路３１２、コア回路３２１、および／またはデバッグ回路３２２は、汎用プログラミング言語（例えば、Ｃ、Ｃ＋＋、またはアセンブリ言語）または他の適切なプログラミング言語を使用することによって実施されてもよい。プログラミングコードは、「非一過性コンピュータ可読媒体」に記録／記憶されてもよい。一部の実施形態において、非一過性コンピュータ可読媒体は、例えば、リードオンリーメモリ（ＲＯＭ）、半導体メモリ、プログラマブル論理回路、および／または記憶装置を含む。記憶装置は、ハードディスクドライブ（ＨＤＤ）、ソリッドステートドライブ（ＳＳＤ）、または他の記憶装置を含む。中央処理装置（ＣＰＵ）、コントローラ、マイクロコントローラ、またはマイクロプロセッサは、非一過性ンピュータ可読媒体からプログラミングコードを読み取り、実行し、コア回路３１１、デバッグ回路３１２、コア回路３２１、および／またはデバッグ回路３２２の関連機能を達成することができる。

【0035】

本開示の範囲または趣旨から逸脱することなく、開示された実施形態に対して様々な修正および変形を行うことができることは、当業者には明らかであろう。上記を考慮して、本開示は、以下の特許請求の範囲およびそれらの均等物の範囲内に入るという条件で、修正および変形を包含することが意図されている。

【産業上の利用可能性】

【0036】

本発明のＳＰＩ ＩＣおよびその動作方法は、大型タッチディスプレイＩＣ（ＬＴＤＩ）用途に適用することができる。

【符号の説明】

【0037】

１００、２００ ＳＰＩアーキテクチャ
３１０、３２０ ＳＰＩ ＩＣ
３１１、３２１ コア回路
３１２、３２２ デバッグ回路
Ｍ１１、Ｍ２１ マスタＩＣ
Ｓ１１、Ｓ１ｎ、Ｓ２１、Ｓ２ｎ スレーブＩＣ
Ｓ４１０～Ｓ４３０、Ｓ５１０～Ｓ７０ ステップ

【図1】

【図2】

【図3】

【図4】

【図5】