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特許7459416リーク低減とラッチアップ防止のためにシリコン基板に局在絶縁を有する相補型ＭＯＳＦＥＴ構造
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-03-25
(45)【発行日】2024-04-02
(54)【発明の名称】リーク低減とラッチアップ防止のためにシリコン基板に局在絶縁を有する相補型ＭＯＳＦＥＴ構造
(51)【国際特許分類】
H01L 21/8238 20060101AFI20240326BHJP
H01L 27/092 20060101ALI20240326BHJP
H01L 21/336 20060101ALI20240326BHJP
H01L 29/78 20060101ALI20240326BHJP
【ＦＩ】
H01L27/092 B
H01L27/092 E
H01L29/78 301S
H01L29/78 301R
【請求項の数】
15
【外国語出願】
(21)【出願番号】P 2022050169
(22)【出願日】2022-03-25
(65)【公開番号】P2022160371
(43)【公開日】2022-10-19
【審査請求日】2022-07-14
(31)【優先権主張番号】63/171,133
(32)【優先日】2021-04-06
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/318,097
(32)【優先日】2021-05-12
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】522085806
【氏名又は名称】インベンション アンド コラボレーション ラボラトリー プライベート リミテッド
(73)【特許権者】
【識別番号】508059915
【氏名又は名称】エトロン テクノロジー，インコーポレイテッド
【氏名又は名称原語表記】Ｅｔｒｏｎ Ｔｅｃｈｎｏｌｏｇｙ，Ｉｎｃ．
(74)【代理人】
【識別番号】110000154
【氏名又は名称】弁理士法人はるか国際特許事務所
(72)【発明者】
【氏名】チャオ チュン ル
【審査官】石塚 健太郎
(56)【参考文献】
【文献】特開２００６－１６５４８０（ＪＰ，Ａ）
【文献】国際公開第２０１１／０６４８９１（ＷＯ，Ａ１）
【文献】特開２００７－０２７１９９（ＪＰ，Ａ）
【文献】特開平０８－０４６２０２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２７／０９２
Ｈ０１Ｌ ２１／８２３８
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２１／３３６
(57)【特許請求の範囲】
【請求項1】
相補型ＭＯＳＦＥＴ構造であって、半導体表面を有する半導体ウェハ基板と、
第１の導電領域（５５）であって、高濃度ドープ半導体領域（５５２）と、前記高濃度ドープ半導体領域の側壁に横方向に当接する金属含有領域（５５３）を有する前記第１の導電領域を備えたＰ型ＭＯＳＦＥＴ（７２）と、
第２の導電領域を備えたＮ型ＭＯＳＦＥＴ（７１）と、
前記Ｐ型ＭＯＳＦＥＴ（７２）と前記Ｎ型ＭＯＳＦＥＴ（７１）との間の十字型局所絶縁領域（７３）であって、前記十字型局所絶縁領域（７３）は、前記半導体表面の下に水平方向に延在する絶縁領域（７３２、７３３）を含み、前記水平方向に延在する絶縁領域
（７３２、７３３）は前記第１の導電領域の底面および前記第２の導電領域の底面に接触する、十字型局所絶縁領域（７３）と、
を備えた相補型ＭＯＳＦＥＴ構造。
【請求項2】
前記相補型ＭＯＳＦＥＴ構造はさらに、前記半導体表面の下に形成された第１のトレンチを備え、前記第１のトレンチは前記第１の導電領域を収容する、請求項１に記載の相補型ＭＯＳＦＥＴ構造。
【請求項3】
前記第１の導電領域は、前記半導体ウェハ基板から独立した低濃度ドープ半導体領域を備えている、請求項２に記載の相補型ＭＯＳＦＥＴ構造。
【請求項4】
前記低濃度ドープ半導体領域が、前記Ｐ型ＭＯＳＦＥＴのチャネル領域に当接している、請求項３に記載の相補型ＭＯＳＦＥＴ構造。
【請求項5】
前記高濃度ドープ半導体領域は前記第１のトレンチ内に配置され、前記低濃度ドープ半導体領域及び前記高濃度ドープ半導体領域は同じ格子構造で形成されている、請求項３に記載の相補型ＭＯＳＦＥＴ構造。
【請求項6】
前記金属含有領域は前記第１のトレンチ内に配置され、前記高濃度ドープ半導体領域に当接する、請求項５に記載の相補型ＭＯＳＦＥＴ構造。
【請求項7】
前記相補型ＭＯＳＦＥＴ構造はさらに、前記半導体表面の下に形成された第１のトレンチを備え、前記第１のトレンチは、前記水平方向に延在する絶縁領域の第１の部分を収容する、請求項１に記載の相補型ＭＯＳＦＥＴ構造。
【請求項8】
前記Ｐ型ＭＯＳＦＥＴはさらにゲート構造を備え、前記第１のトレンチの側壁は前記ゲート構造のエッジと位置合わせまたは実質的に位置合わせされている、請求項７に記載の相補型ＭＯＳＦＥＴ構造。
【請求項9】
前記Ｐ型ＭＯＳＦＥＴはさらにゲート構造を備え、前記水平方向に延在する絶縁領域の前記第１の部分の全てが前記ゲート構造の直下にない、請求項７に記載の相補型ＭＯＳＦＥＴ構造。
【請求項10】
前記Ｐ型ＭＯＳＦＥＴはさらにゲート構造を備え、前記水平方向に延在する絶縁領域の前記第１の部分の５％未満が前記ゲート構造の直下にある、請求項７に記載の相補型ＭＯＳＦＥＴ構造。
【請求項11】
前記水平方向に延在する絶縁領域は複合絶縁領域である、請求項１に記載の相補型ＭＯＳＦＥＴ構造。
【請求項12】
前記水平方向に延在する絶縁領域は、第１の水平方向に延在する絶縁領域と第２の水平方向に延在する絶縁領域とを含み、前記第１の導電領域の底面は、前記第１の水平方向に延在する絶縁領域によって前記半導体ウェハ基板から遮蔽され、前記第２の導電領域の底面は、前記第２の水平方向に延在する絶縁領域によって前記半導体ウェハ基板から遮蔽されている、請求項１に記載の相補的ＭＯＳＦＥＴ構造。
【請求項13】
相補型ＭＯＳＦＥＴ構造であって、半導体表面、及び、前記半導体表面の下に形成されたトレンチを有する半導体ウェハ基板と、
第１の導電領域を備えたＰ型ＭＯＳＦＥＴ（７２）と、
第２の導電領域を備えたＮ型ＭＯＳＦＥＴ（７１）と、
前記Ｐ型ＭＯＳＦＥＴと前記Ｎ型ＭＯＳＦＥＴとの間の局在絶縁領域（７３）と、を備え、
前記局在絶縁領域（７３）は、垂直方向に延在する絶縁領域（７３１）と、Ｌ字形状の熱酸化物層（４８１，４８２）と誘電体層（４８３）を有する水平方向に延在する絶縁領域（７３２、７３３）とを含み、
前記Ｌ字形状の熱酸化物層は前記トレンチの底壁と側壁を覆い、前記誘電体層（４８３）は前記Ｌ字形状の熱酸化物層を覆い、前記Ｌ字形状の熱酸化物層の上面は前記誘電体層の上面と揃えられ、前記誘電体層の材質は前記Ｌ字形状の熱酸化物層の材質と異なり、
前記Ｐ型ＭＯＳＦＥＴと前記Ｎ型ＭＯＳＦＥＴとの間のラッチアップ経路は、少なくとも前記水平方向に延在する絶縁領域（７３２、７３３）の底の長さに依存する、相補型ＭＯＳＦＥＴ構造。
【請求項14】
前記第１の導電領域が高濃度ドープＰ＋領域を含み、前記第２の導電領域が高濃度ドープＮ＋領域を含み、
前記高濃度ドープＰ＋領域と前記高濃度ドープＮ＋領域の両方が前記半導体ウエハ基板から遮蔽されている、請求項１３に記載の相補型ＭＯＳＦＥＴ構造。
【請求項15】
前記Ｐ型ＭＯＳＦＥＴの前記第１の導電領域はさらに、前記高濃度ドープＰ＋領域の第１の側面を前記半導体ウエハ基板から遮蔽する第１の低濃度ドープ半導体領域を有し、前記Ｎ型ＭＯＳＦＥＴの前記第２の導電領域はさらに、前記高濃度ドープＮ＋領域の第２の側面を前記半導体ウエハ基板から遮蔽する第２の低濃度ドープ半導体領域を有し、前記第１の低濃度ドープ半導体領域（５５１）と前記高濃度ドープＰ＋体領域（５５２）は、イオン実装されずに形成されている、請求項１４に記載の相補型ＭＯＳＦＥＴ構造。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、相補型ＭＯＳＦＥＴ（ＣＭＯＳ）構造に関し、特に、電流リークを低減し、ラッチアップを防止できる局在絶縁を有するＣＭＯＳ構造に関するものである。
【背景技術】
【0002】
図１は、今日の集積回路（ＩＣ）に最も広く用いられている現行技術水準の相補型金属酸化物半導体電解効果トランジスタ（ＣＭＯＳＦＥＴ）１０の断面図である。ＣＭＯＳＦＥＴ１０は、ＮＭＯＳトランジスタ１１とＰＭＯＳトランジスタ１２とを含み、ＮＭＯＳトランジスタ１１とＰＭＯＳトランジスタ１２との間には、シャロートレンチ絶縁（ＳＴＩ）領域１３が配置されている。絶縁体（酸化物、酸化物／窒化物または何らかの高誘電体など）の上に何らかの導電性材料（金属、ポリシリコンまたはポリサイドなど）を用いたＮＭＯＳトランジスタ１１またはＰＭＯＳトランジスタ１２のゲート構造１４は、平面（平面ＣＭＯＳ）または３Ｄシリコン表面（例えば、トライゲートまたはフィン型ＦＥＴまたはゲートオールアラウンド「ＧＡＡ」ＣＭＯＳ）いずれかの上に形成され、シリコン表面の側壁は、絶縁材料（例えば、酸化物または酸化物／窒化物または他の誘電体）を使用することによって他のトランジスタの側壁から隔離されている。ＮＭＯＳトランジスタ１１には、ｐ型基板（またはｐウェル）にｎ型ドーパントを注入するイオン注入＋熱アニール技術によって形成されたソース領域とドレイン領域があり、これによって２つの分離したｎ＋／ｐ接合領域が形成されている。ＰＭＯＳトランジスタ１２には、ｐ型ドーパントをｎウェルにイオン注入することにより、ソース領域とドレイン領域の両方が形成され、これにより２つのｐ＋／ｎ接合領域を形成している。さらに、高濃度ドープｎ＋／ｐまたはｐ＋／ｎ接合の前に衝撃イオン化およびホットキャリア注入を低減するために、ゲート構造の下に低濃度ドープドレイン（ＬＤＤ）領域１５を形成することが一般的である。
【0003】
ＮＭＯＳトランジスタ１１とＰＭＯＳトランジスタ１２は、近接して隣り合って形成されたｐ基板とｎウェルの一部の隣接領域内にそれぞれ配置されているため、ｎ＋／ｐ／ｎ／ｐ＋（図１の点線で示した経路はｎ＋／ｐ／ｎ／ｐ＋ラッチアップ経路と呼ばれる）寄生バイポーラデバイスと呼ばれる寄生接合構造が形成され、その輪郭は、ＮＭＯＳトランジスタ１１のｎ＋領域から開始して、ｐウェル、隣接するｎウェル、さらにＰＭＯＳトランジスタ１２のｐ＋領域に至る。
【0004】
ｎ＋／ｐ接合またはｐ＋／ｎ接合に大きなノイズが発生すると、このｎ＋／ｐ／ｎ／ｐ＋接合に異常な大電流が流れ、ＣＭＯＳ回路の一部の動作を停止させたり、チップ全体の誤動作を引き起こす可能性がある。このような異常現象はラッチアップと呼ばれ、ＣＭＯＳの動作に悪影響を与えるため、回避する必要がある。正にＣＭＯＳの弱点であるラッチアップに対する耐性を高める１つの方法は、ｎ＋領域からｐ＋領域までの距離（図１ではラッチアップ距離と表示）を長くすることであり、ｎ＋領域とｐ＋領域の両方を、通常ＳＴＩ（シャロートレンチ絶縁）領域１３と呼ばれる絶縁領域としての何らかの垂直配向酸化物（または他の適切な絶縁材料）により隔離するように設計しなければならない。ラッチアップを回避するより本格的な対策として、ｎ＋領域とｐ＋領域間の距離をさらに広げるガードバンド構造の設計や、ノイズ源から異常電荷を収集するための追加のｎ＋領域やｐ＋領域の追加などが必要である。これらの隔離方式は、常に追加の平面領域を増やして、ＣＭＯＳ回路のダイサイズを犠牲にする。
【0005】
一方、ＣＭＯＳ技術の進歩は、デバイスの形状を水平・垂直方向に微細化（例えば、ラムダ（λ）と呼ばれる最小のフィーチャーサイズを２８ｎｍから５ｎｍや３ｎｍに縮小）することによって急速に進展している。また、トランジスタの構造も平面トランジスタから３次元トランジスタ（フィンガーＦＥＴ構造と呼ばれる凸型チャネルを用いたトライゲートやＦｉｎＦＥＴ構造、凹型チャネルを用いたＵ溝ＦＥＴ構造など）へと変化している。しかし、このようなデバイス形状の微細化に伴い、多くの問題が発生し、悪化している。
【0006】
（１）ゲート／チャネル長の微細化は短チャネル効果（ＳＣＥ）を悪化させる、つまり、ＮＭＯＳではｎ＋ソース領域とｎ＋ドレイン領域が接近するとトランジスタのターンオフモードでも、トランジスタチャネルに関連するリーク電流が増加し（サブスレッショルドリーク電流と呼ばれる）、また、ＰＭＯＳの場合でも、ｐ＋ソース領域がｐ＋ドレイン領域に接近すると、同様なことが発生する。
【0007】
（２）基板／ウェル領域へのＬＤＤ（低濃度ドープドレイン）構造の形成、ｐ基板へのｎ＋ソース／ドレイン構造の形成、およびｎウェルへのｐ＋ソース／ドレイン構造の形成等の接合形成プロセスによって生じる全ての接合リークは制御しにくくなっているが、それは、イオン注入によって生じた格子欠陥により、正孔や電子のトラップが空くなどの追加の損傷が修復されにくい周辺部や底面を介してリーク電流が発生するためである。
【0008】
（３）トランジスタをオンにしたとき、３Ｄフィンガーシェープ凸型チャネルは、結晶性の良い格子構造でソース／ドレイン構造にできるだけ接近させて接続する必要がある。しかし、多くのＦｉｎＦＥＴでは、ソースおよびドレインの両方のシリコン材料は、最初は（１００）結晶構造を備えた露出した底面のシリコン表面から成長し、すると、露出したトランジスタのチャネル／ボディ領域から横方向に成長した垂直面と、底面（１００）から成長したｎ＋およびｐ＋のソース／ドレイン領域両方の垂直面との接触界面には、それぞれ垂直方向と水平方向に成長したシリコン材料両方から継承した格子構造（１００）と（１１０）が混在しているはずであり、これは、最良の期待される単一結晶格子のシリコン構造とは言えない。
【0009】
（４）また、ＬＤＤ構造（あるいはｎ＋／ｐ接合またはｐ＋／ｎ接合）を形成するためのイオン注入は、シリコン表面の上部から基板に向かって真直ぐイオンを挿入するボンバードメントのように動作するので、ソース、ドレイン領域からチャネル、基板－ボディ領域にかけて欠陥の少ない均一な材料界面を作ることが困難であるが、それは、ドーパント濃度が、ドーピング濃度の高い上面からドーピング濃度の低い接合領域まで垂直方向に非一様に分布するためである。
【0010】
（５）デバイスの微細化に伴い、従来のゲート、スペーサ、イオン注入形成によるセルフアライメント手法だけでは、ＬＤＤ接合エッジとトランジスタのゲート構造エッジの完全な位置合わせが難しくなってきている。また、イオン注入ダメージを除去するための熱処理工程は、各種エネルギー源を用いたラピッドサーマルアニール法などの高温処理技術やその他の熱処理技術を駆使しなければならない。その結果生じる問題の１つはゲート誘導ドレインリーク（ＧＩＤＬ）電流である。図２に示すように（引用元：Ａ． Ｓｅｎ ａｎｄ Ｊ．Ｄａｓ，「不純物ドーピングでのＭＯＳＦＥＴＧＩＤＬ電流変動―新規理論的アプローチ（ＭＯＳＦＥＴ ＧＩＤＬ Ｃｕｒｒｅｎｔ Ｖａｒｉａｔｉｏｎ ｗｉｔｈ Ｉｍｐｕｒｉｔｙ Ｄｏｐｉｎｇ Ｃｏｎｃｅｎｔｒａｔｉｏｎ―Ａ Ｎｏｖｅｌ Ｔｈｅｏｒｅｔｉｃａｌ Ａｐｐｒｏａｃｈ」ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ，ＶＯＬ．３８，ＮＯ．５，ＭＡＹ ２０１７）、ゲートとドレイン／ソース領域に近い薄い酸化膜を備えたＭＯＳＦＥＴ構造には寄生金属ゲーテッドダイオードが存在し、リーク電流を減らすために最小化すべきにもかかわらず、ゲート－ソース／ドレイン領域に形成された寄生金属ゲーテッドダイオードにより、制御困難なＧＩＤＬの発生、さらに有効チャネル長制御困難によるＳＣＥ最小化困難という別の問題も生じている。
【0011】
（６）ＳＴＩ構造の垂直方向の長さを深くすることは難しく、デバイスの絶縁の平面幅は縮小しなければならないので（そうしないと、エッチング、充填、平坦化の統合プロセスで深さと開口のアスペクト比が悪くなる）、ラッチアップ防止のために確保した隣接トランジスタのｎ＋領域とｐ＋領域の平面隔離距離と縮小λの比例比は縮小できず、大きくなるのでＣＭＯＳデバイス縮小時にダイ面積縮小に支障をきたす。
【発明の概要】
【発明が解決しようとする課題】
【0012】
本発明は、インバータ、ＮＡＮＤゲート、ＮＯＲゲート、スタティックランダムアクセスメモリ（ＳＲＡＭ）、クロスカップリング増幅器、および様々な回路構成を実装することができる新しい相補型金属酸化膜半導体（ＣＭＯＳ）構造を提供するものである。新規のＣＭＯＳ構造は、デバイスと回路の両方のスケーリング中にＣＭＯＳ設計をさらに強化することで、上記のような問題の少なくとも１つを大幅に改善、さらには解決し、特に、電流リークを最小化し、チャネル伝導性能と制御を高め、また、金属配線へのコンダクタンスを高めシームレスで規則正しい結晶格子のマッチアップでチャネル領域への最も密接な物理的完全性を高める等でソース・ドレイン領域の機能を最適化し、ＣＭＯＳ回路のラッチアップに対する耐性を高め、ラッチアップを避けるためにＮＭＯＳとＰＭＯＳ間のレイアウト絶縁に用いる平面領域を最小にする。
【課題を解決するための手段】
【0013】
本発明の１つの目的によれば、相補型ＭＯＳＦＥＴ構造は、半導体表面を有する半導体ウェハ基板と、第１の導電領域を備えたＰ型ＭＯＳＦＥＴと、第２の導電領域を備えたＮ型ＭＯＳＦＥＴと、前記Ｐ型ＭＯＳＦＥＴと前記Ｎ型ＭＯＳＦＥＴとの間の十字型局在絶縁領域とを備えている。前記十字型局在絶縁領域は、前記半導体表面の下に水平方向に延在する絶縁領域を含み、前記水平方向に延在する絶縁領域は、前記第１の導電領域の底面および前記第２の導電領域の底面に接触する。
【0014】
本発明の一態様によれば、前記相補型ＭＯＳＦＥＴ構造はさらに、前記半導体表面の下に形成された第１のトレンチを備え、前記第１のトレンチは前記第１の導電領域を収容する。
【0015】
本発明の一態様によれば、前記第１の導電領域は、前記半導体ウェハ基板から独立した低濃度ドープ半導体領域を備えている。
【0016】
本発明の一態様によれば、前記低濃度ドープ半導体領域は前記Ｐ型ＭＯＳＦＥＴのチャネル領域と当接している。
【0017】
本発明の一態様によれば、前記第１の導電領域は高濃度ドープ半導体領域をさらに備え、前記高濃度ドープ半導体領域は前記第１のトレンチ内に配置され、前記低濃度ドープ半導体領域と前記高濃度ドープ半導体領域は同じ格子構造で形成されている。
【0018】
本発明の一態様によれば、前記第１の導電領域はさらに金属含有領域を備え、前記金属含有領域は前記第１のトレンチ内に配置され、前記高濃度ドープ半導体領域に当接している。
【0019】
本発明の一態様によれば、前記相補型ＭＯＳＦＥＴ構造はさらに、前記半導体表面の下に形成された第１のトレンチを備え、前記第１のトレンチは、前記水平方向に延在する絶縁領域の第１の部分を収容する。
【0020】
本発明の一態様によれば、前記Ｐ型ＭＯＳＦＥＴはさらにゲート構造を備え、前記第１のトレンチの側壁は前記ゲート構造のエッジと位置合わせまたは実質的に位置合わせされている。
【0021】
本発明の一態様によれば、前記Ｐ型ＭＯＳＦＥＴはさらにゲート構造を備え、前記水平方向に延在する絶縁領域の前記第１の部分は全て前記ゲート構造の直下にない。
【0022】
本発明の一態様によれば、前記Ｐ型ＭＯＳＦＥＴはさらにゲート構造を備え、前記水平方向に延在する絶縁領域の前記第１の部分の５％未満は前記ゲート構造の直下にある。
【0023】
本発明の一態様によれば、前記水平方向に延在する絶縁領域は複合絶縁領域である。
【0024】
本発明の一態様によれば、前記複合絶縁領域は、酸化物層と、前記酸化物層上の窒化物層とを含む。
【0025】
本発明の一態様によれば、前記酸化物層の垂直方向深さは、前記窒化物層の垂直方向深さよりも小さい。
【0026】
本発明の一態様によれば、前記水平方向に延在する絶縁領域は、第１の水平方向に延在する絶縁領域と第２の水平方向に延在する絶縁領域とを含み、前記第１の導電領域の底面は、前記第１の水平方向に延在する絶縁領域によって前記半導体ウェハ基板から遮蔽され、前記第２の導電領域の底面は、前記第２の水平方向に延在する絶縁領域によって前記半導体ウェハ基板から遮蔽されている。
【0027】
本発明の一態様によれば、前記十字型局在絶縁領域は、前記第１の水平方向に延在する絶縁領域と前記第２の水平方向に延在する絶縁領域との間に垂直方向に延在する絶縁領域を含み、前記垂直方向に延在する絶縁領域の垂直方向深さは、前記第１の水平方向に延在する絶縁領域または前記第２の水平方向に延在する絶縁領域の垂直方向深さよりも高い。
【0028】
本発明の一目的によれば、本発明の相補型ＭＯＳＦＥＴ構造は、半導体表面を有する半導体ウェハ基板と、第１の導電領域を備えたＰ型ＭＯＳＦＥＴと、第２の導電領域を備えたＮ型ＭＯＳＦＥＴと、前記Ｐ型ＭＯＳＦＥＴと前記Ｎ型ＭＯＳＦＥＴとの間の局在絶縁領域とを備えている。前記局在絶縁領域は、垂直方向に延在する絶縁領域と水平方向に延在する絶縁領域とを含み、前記Ｐ型ＭＯＳＦＥＴと前記Ｎ型ＭＯＳＦＥＴとの間のラッチアップ経路は、少なくとも前記水平方向に延在する絶縁領域の底の長さに依存する。
【0029】
本発明の一態様によれば、前記水平方向に延在する絶縁領域は、前記垂直方向に延在する絶縁領域の第１の側面に接続された第１の水平方向に延在する絶縁領域と、前記垂直方向に延在する絶縁領域の第２の側面に接続された第２の水平方向に延在する絶縁領域とを含む。
【0030】
本発明の一目的によれば、本発明の相補型ＭＯＳＦＥＴ構造は、半導体表面を有する半導体ウェハ基板と、第１の導電領域を含むＰ型ＭＯＳＦＥＴと、第２の導電領域を含むＮ型ＭＯＳＦＥＴと、前記Ｐ型ＭＯＳＦＥＴと前記Ｎ型ＭＯＳＦＥＴの間の局在絶縁領域とを備えている。前記第１の導電領域は高濃度ドープＰ＋領域を含み、前記第２の導電領域は高濃度ドープＮ＋領域を含み、高濃度ドープＰ＋領域及び高濃度ドープＮ＋領域は両方とも前記半導体ウェハ基板から遮蔽される。
【0031】
本発明の一態様によれば、前記高濃度ドープＰ＋領域の底面及び前記高濃度ドープＮ＋領域の底面は、局在絶縁領域によって前記半導体ウェハ基板から遮蔽される。
【0032】
本発明の一態様によれば、前記Ｐ型ＭＯＳＦＥＴの前記第１の導電領域はさらに、前記高濃度ドープＰ＋領域の第１の側面を前記半導体ウェハ基板から遮蔽する第１の低濃度ドープ半導体領域を備え、前記Ｎ型ＭＯＳＦＥＴの前記第２の導電領域はさらに、前記高濃度ドープＮ＋領域の第２の側面を前記半導体ウェハ基板から遮蔽する第２の低濃度ドープ半導体領域を備えている。
【0033】
本発明の一態様によれば、前記第１の低濃度ドープ半導体領域と前記第２の低濃度ドープ半導体は、前記半導体ウェハ基板から独立している。
【0034】
本発明のこれら及び他の目的は、様々な図及び図面に示される好ましい実施形態の以下の詳細な説明を読めば、当業者には間違いなく明らかになるであろう。
【図面の簡単な説明】
【0035】
【図1】従来のＣＭＯＳ構造の断面を示す図である。
【図2】ＭＯＳＦＥＴのゲート－ソース／ドレイン間領域に形成される寄生金属ゲーテッドダイオードとＭＯＳＦＥＴのＧＩＤＬ問題を示す図である。
【図3A】本発明による新規ＣＭＯＳ構造を示す上面図である。
【図4A】本発明によるＣＭＯＳ構造の別の実施形態を示す上面図である。
【図5A】本発明によるＣＭＯＳ構造の別の実施形態を示す上面図である。
【図6】ｎ＋領域とｐ＋領域が絶縁体によって完全に絶縁されていない従来のＣＭＯＳ構造を示す図である。
【図7A】ＰＭＯＳ及びＮＭＯＳトランジスタが横方向に並んで配置されている、本発明によるＣＭＯＳ構造の他の実施形態の上面図である。
【図8】ｎ＋／ｐ接合からｐウェル／ｎウェル接合を経て遷移型ＣＭＯＳ構造のｎ／ｐ＋接合構造に至る可能なラッチアップ経路を示す図である。
【発明を実施するための形態】
【0036】
ｐ型基板（またはｐウェル）およびｎウェルでそれぞれ作られるＮＭＯＳトランジスタ３１とＰＭＯＳトランジスタ３２を接続する単純なＣＭＯＳ構造３０を例として使用して、本発明の主要な属性を説明する。本発明の第１の実施形態による図３Ａ～図３Ｄを参照されたい。図３Ａは、新規ＣＭＯＳ構造３０の上面図であり、図３Ｂは、図３Ａの切断線１（ｘ軸）に沿った新規ＣＭＯＳ構造３０のＰＭＯＳトランジスタ３２の断面を示す図であり、図３Ｃは、図３Ａにおける切断線２（ｘ軸）に沿った新規ＣＭＯＳ構造３０のＮＭＯＳトランジスタ３１の断面を示す図であり、図３Ｄは、図３Ａにおける切断線（Ｙ軸）に沿った新規ＣＭＯＳ構造３０の断面を示す図である。ＰＭＯＳトランジスタ３２に関して図３Ｂに示すように、半導体基板（シリコン基板等）の水平面または原面の上方に、ゲート絶縁層３３１及びゲート導電層３３２（ゲート金属等）を備えたゲート構造３３が形成される。ゲート導電層３３２の上に誘電体キャップ３３３（酸化物層と窒化物層の複合体など）がある。さらに、酸化物層３４１と窒化物層３４２の複合体を含み得るスペーサが、ゲート構造３３の側壁の上に使用されている。シリコン基板にはトレンチが形成され、ソース領域３５及びドレイン領域３６の全てまたは少なくとも一部は、それぞれ対応するトレンチ内に配置される。ＰＭＯＳトランジスタ３２におけるソース（またはドレイン）領域は、Ｐ＋領域または他の適切なドーピングプロファイル領域（Ｐ－領域とＰ＋領域との漸次または段階的な変化など）を含んでもよい。さらに、１つの局在絶縁（窒化物または他の高誘電体材料など）が、１つのトレンチ内に配置されてソース領域の下に配置され、別の局在絶縁が、別のトレンチ内に配置されてドレイン領域の下に配置されている。このような局在絶縁は、シリコン基板の水平シリコン表面（ＨＳＳ）の下にあり、シリコン基板への局在絶縁（ＬＩＳＳ）３７と呼ばれ得る。ＬＩＳＳ３７は、厚い窒化物層または誘電体層の複合体であり得る。
【0037】
同様に、ＮＭＯＳトランジスタ３１に関する図３Ｃにおいて、ＮＭＯＳトランジスタ３１におけるソース領域３５またはドレイン領域３６は、Ｎ＋領域または他の適切なドーピングプロファイル領域を含んでもよい。１つの局在絶縁（窒化物または他の高誘電体材料など）も、１つのトレンチ内に配置されてＮＭＯＳトランジスタ３１のソース領域３５の下に配置され、また、別の局在絶縁が、別のトレンチ内に配置されて同様にＮＭＯＳトランジスタ３１のドレイン領域３６の下に配置される。さらに、ＳＯＩ（シリコン・イン・アイソレーション）構造とは異なり、本発明による図３Ｂ及び図３Ｃでは、全てのＬＩＳＳ局在絶縁は、トランジスタのゲート構造またはチャネルの直下にない。したがって、ＬＩＳＳ局在絶縁は、チャネル領域から基板への熱放散を遮断することはない。もちろん、別の実施形態では、ＬＩＳＳ局在絶縁のほとんどは、トランジスタのゲート構造またはチャネルの直下になく、ＬＩＳＳ局在絶縁の５％未満（または５％～１０％未満）だけが、トランジスタのゲート構造３３またはチャネルの直下になり得る。
【0038】
図３Ａの切断線（Ｙ軸）に沿った新規ＣＭＯＳ構造の断面を示す図である図３Ｄに示すように、ＰＭＯＳのＰ＋ソース／ドレイン領域とｎ型Ｎウェルとの間に１つの局在絶縁（またはＬＩＳＳ）が存在し、ＮＭＯＳのＮ＋ソース／ドレイン領域とｐ型Ｐウェルまたは基板との間に別の局在絶縁（またはＬＩＳＳ）が存在している。したがって、ＰＭＯＳのＰ＋領域の底面からＮＭＯＳのＮ＋領域の底面に至る可能性のあるラッチアップ経路は、局在絶縁によってブロックされる。したがって、ラッチアップ距離Ｘｐ＋Ｘｎ（平面で測定）は、深刻なラッチアップの問題を発生させることなく、可能な限り小さくすることができる。
【0039】
本発明の別の実施形態による図４Ａ～図４Ｄを参照されたい。図４Ａは、ＮＭＯＳトランジスタ４１及びＰＭＯＳトランジスタ４２を有する新規ＣＭＯＳ構造４０の上面図であり、図４Ｂは、図４Ａにおける切断線１（ｘ軸）に沿った新規ＣＭＯＳ構造４０のＰＭＯＳトランジスタ４２の断面を示す図であり、図４Ｃは、図４Ａにおける切断線２（ｘ軸）に沿った新規ＣＭＯＳ構造４０のＮＭＯＳトランジスタ４１の断面を示す図であり、図４Ｄは、図４Ａにおける切断線（Ｙ軸）に沿った新規ＣＭＯＳ構造４０の断面を示す図である。図４Ｂと図３Ｂとの大きな違い（または図４Ｃと図３Ｃとの違い）は、図４Ｂ（または図４Ｃ）の局在絶縁またはＬＩＳＳ４７が複合局在絶縁を備え得るという点である。複合局在絶縁４８は、トレンチの少なくとも一部の側壁を覆う１つの酸化物層（酸化物－３Ｖ層４８１と呼ぶ）と、トレンチの少なくとも一部の底壁を覆う別の酸化物層（酸化物－３Ｂ層４８２）とを含む。酸化物－３Ｖ層４８１及び酸化物－３Ｂ層４８２は、熱酸化処理によって形成され得る。複合局部絶縁４８はさらに、酸化物－３Ｂ層４８２の上にあり、酸化物－３Ｖ層４８１と接触する窒化物層４８３（窒化物－３と呼ぶ）を含む。窒化物層４８３または窒化物－３は、酸化物－３Ｖ層がほぼ設計通りを保つ限り、任意の適切な絶縁材料によって置き換えられ得ることに言及しておく。さらに、図４Ｂ（または図４Ｃ）のＳＴＩ（シャロートレンチ絶縁）領域は、ＳＴＩ－１層４９１およびＳＴＩ－２層４９２を含む複合ＳＴＩ４９を備え得るものであり、ＳＴＩ－１層４９１およびＳＴＩ－２層４９２は、それぞれ異なるプロセスによって厚い酸化物材料で形成され得る。
【0040】
図４Ｂまたは図４Ｃに描かれた酸化物－３Ｖ層４８１及び酸化物－３Ｂ層４８２の厚さは、例示の目的で示されているに過ぎず、その形状は、それらの図に示された複合ＳＴＩ４９（ＳＴＩ－１層４９１及びＳＴＩ－２層４９２を含む）の寸法に比例しないことに留意されたい。例えば、酸化物－３Ｖ層及び酸化物－３Ｂ層の厚さは２～５ｎｍ程度であるが、複合ＳＴＩ層の垂直高さは２００～３００ｎｍ程度であり得る。
【0041】
同様に、図４Ａの切断線（Ｙ軸）に沿った新規ＣＭＯＳ構造４０の断面を示す図である図４Ｄに示すように、ＰＭＯＳのＰ＋ソース／ドレイン領域とｎ型Ｎウェルとの間に複合局在絶縁（またはＬＩＳＳ４８）が存在し、ＮＭＯＳのＮ＋ソース／ドレイン領域とｐ型Ｐウェルまたは基板との間に別の複合局在絶縁（またはＬＩＳＳ４８）が存在する。したがって、ＰＭＯＳのＰ＋領域の底面からＮＭＯＳのＮ＋領域の底面に至る可能性のあるラッチアップ経路は、局在絶縁によって完全にブロックされる。したがって、ラッチアップ距離Ｘｐ＋Ｘｎ（平面で測定）は、深刻なラッチアップの問題を発生させることなく、可能な限り小さくされ得る。
【0042】
本発明の別の実施形態による図５Ａ～図５Ｄを参照されたい。図５Ａは、ＮＭＯＳトランジスタ５１及びＰＭＯＳトランジスタ５２を有する新規ＣＭＯＳ構造５０の上面図であり、図５Ｂは、図５Ａにおける切断線１（ｘ軸）に沿った新規ＣＭＯＳ構造５０のＰＭＯＳトランジスタ５２の断面を示す図であり、図５Ｃは、図５Ａにおける切断線２（ｘ軸）に沿った新規ＣＭＯＳ構造５０のＮＭＯＳトランジスタ５１の断面を示す図であり、図５Ｄは、図５Ａにおける切断線（Ｙ軸）に沿った新規ＣＭＯＳ構造５０の断面を示す図である。図５Ｂと図４Ｂとの大きな違い（または図５Ｃと図４Ｃとの違い）は、図５Ｂ（または図５Ｃ）のソース（またはドレイン）領域が複合ソース領域５５および／またはドレイン領域５６を備え得るという点である。例えば、図５Ｂに示すように、本実施形態によるＣＭＯＳ構造５０のＰＭＯＳトランジスタ５２では、複合ソース領域５５（またはドレイン領域５６）は、少なくともトレンチ内の低濃度ドープドレイン（ＬＤＤ）５５１と高濃度Ｐ＋ドープ領域５５２とを備えている。特に、低濃度ドープドレイン（ＬＤＤ）５５１は、均一な（１１０）結晶方位を有する露出したシリコン表面と当接していることに留意されたい。露出したシリコン表面は、図５ＢにおいてＴＥＣ（鋭角の有効チャネル長となるように明確なエッチング除去したトランジスタボディの厚さ）としてラベル付けされているゲート構造のエッジとは対照的に、適切な凹んだ厚さのその垂直境界を有する。露出したシリコン表面は、ゲート構造と実質的に整列している。露出したシリコン表面は、トランジスタのチャネルの端面であり得る。
【0043】
さらに低濃度ドープドレイン（ＬＤＤ）５５１及び高濃度Ｐ＋ドープ領域５５２は、選択的エピタクシャル成長（ＳＥＧ）技術（または、原子層堆積ＡＬＤまたは選択的成長ＡＬＤ－ＳＡＬＤであり得る他の適切な技術）に基づいて形成することが可能であり、露出ＴＥＣ領域からシリコンを成長させて、それを結晶種として用い、複合ソース領域５５またはドレイン領域５６の新たに形成される結晶の（１１０）結晶構造の変化へのシーディング効果を有さない、ＬＩＳＳ領域にわたって新たな十分に整った（１１０）格子を形成する。そのような新たに形成された結晶（低濃度ドープドレイン（ＬＤＤ）５５１及び高濃度Ｐ＋ドープ領域５５２を含む）は、図５Ｂに記すように、ＴＥＣ－Ｓｉと命名され得る。一実施形態では、ＴＥＣは、ゲート構造３３のエッジに位置合わせ、または実質的に位置合わせされ、ＬＤＤ５５１の長さは調整可能であり、ＴＥＣと反対側のＬＤＤ５５１の側壁は、スペーサ３４の側壁と位置合わせされ得る。同様に、ＮＭＯＳトランジスタ５１の複合ソース／ドレイン領域のＴＥＣ－Ｓｉ（ＬＤＤ領域と高濃度Ｎ＋ドープ領域を含む）を図５Ｃに示す。
【0044】
従来のＳＥＧ成長ソース／ドレイン領域では、それらのソース／ドレイン領域は、（１００）結晶構造を有する露出した底面シリコン表面から成長するだけでなく、（１１０）結晶構造を有する露出したトランジスタのチャネル／ボディ領域から横方向に成長するので、それらの従来の成長ソース／ドレイン領域は（１１０）と（１００）の混合格子構造を有し、そこに欠陥と転位を引き起こす可能性がある。
【0045】
一方、本発明における複合ソース／ドレイン領域のＴＥＣ－Ｓｉは、（１１０）結晶構造の変化へのシーディング効果のないＬＩＳＳ領域全体にわたって、十分に整った（１１０）格子のみから成長する。したがって、いくつかの新規な結果が達成された。（１）複合ソース／ドレイン領域の新たなＴＥＣ－Ｓｉは、全て（１１０）結晶シリコンで形成されており、（１００）シリコンと（１１０）シリコンが格子状に混在する従来の２種類のシード領域からのソース／ドレイン領域の成長方法を改善した。（２）有効チャネル長と新たに形成された（１１０）ソース／ドレイン領域との間の明確な結晶シリコン構造は、新たに成長した（１１０）ソース／ドレイン領域界面と完全に原形のままでＦｉｎ構造を密着してシームレスに完全被覆する結果となり、さらに、所謂Ｆｉｎまたはトライゲート構造のゲート絶縁膜に包囲された有効チャネル伝導領域は、複合ソース／ドレイン領域のＬＤＤ領域によって水平方向導電延長部のように強固に接続されており、トライゲート形状のようにトランジスタ幅を正確に制御できるため、従来のトライゲートトランジスタよりも均一にオン電流を流すことが可能である。（３）ＮＭＯＳにはリン／ヒ素原子を、ＰＭＯＳにはボロン原子をインサイチュでドープしたＴＥＣ－Ｓｉが成長可能である。このようなインサイチュ・ドープシリコン成長ＴＥＣ技術により、ソース／ドレインは適切に設計されて、横方向の距離を制御できるＬＤＤ（低濃度ドープドレイン）構造を有し、その後、複合ソース／ドレイン領域の高濃度ドープ領域に変更することが可能である。（４）ＬＤＤを形成するためにイオン注入を行う必要がないため、欠陥低減のための熱アニーリング処理が不要である。したがって、一度誘起されるとアニール処理でも完全に除去することは難しい余分な欠陥がないため、予期せぬリーク電流の発生を大幅に抑制することができるはずである。（５）従来の導電路形成法のように（１１０）と（１００）の混合格子構造をハンドリングしなければならないのとは対照的に、ハンドリングされなければならないのは、チャネル－ソース／ドレイン領域に沿った（１１０）格子構造のみである。このため、正確に制御可能なＳＥＧでの横方向成長ＴＥＣ－Ｓｉは、より高品質／高性能なソース／ドレイン－チャネル間導通機構を生み出すと期待される。サブスレショルドリークは低減できるはずである。チャネルからＬＤＤを経て複合ソース／ドレイン領域の高濃度ドープ領域に至る伝導機構は、ホリスティックな設計が可能であり、さらにはソース／ドレイン領域に均一に外来原子／イオンを挿入することでストレスチャネル移動度増強技術を含み、オン伝導性能増強のための相乗効果を有し得るので、チャネル伝導性能は向上する。（６）もう１つの大きな利点は、ゲートとエッジ及びＴＥＣとエッジの間の垂直境界を熱酸化制御性によって明確にできるため、従来のＬＤＤ注入によるゲート－エッジとＬＤＤの位置合わせとは異なり、ＧＩＤＬ効果を低減できることである。（７）ソース／ドレイン領域のほとんどがＬＩＳＳによる底面構造を含む絶縁材料で隔離されているため、ＴＥＣ－チャネル領域のごく一部にしか接合リークの可能性がなく、従って著しく低減された。
【0046】
別の実施形態では、複合ソース（またはドレイン）領域はさらに、図５Ｂおよび５Ｃに示すように、ソース／ドレイン領域全体の完成のためにＴＥＣ－Ｓｉ部分に水平接続で形成されたいくつかのタングステン（または他の適切な金属材料）プラグ５５３を含み得る。図５Ｂに示すように、金属－１層のような将来の金属配線に流れる有効チャネル電流は、ＬＤＤ５５１および高濃度ドープ導電領域５５２を通って、従来のシリコン－金属コンタクトよりもはるかに低い抵抗を有する何らかの良好な金属－金属オーミックコンタクトによって金属－１に直接接続されたタングステン５５３（または他の金属材料）に至る。
【0047】
ここでも、図５Ａの切断線（Ｙ軸）に沿った新規ＣＭＯＳ構造５０の断面を示す図である図５Ｄに示すように、ＰＭＯＳのＰ＋ソース／ドレイン領域とｎ型Ｎウェルとの間に１つの複合局在絶縁（またはＬＩＳＳ４８）が存在し、また、ＮＭＯＳのＮ＋ソース／ドレイン領域とｐ型Ｐウェルまたは基板との間に別の複合局在絶縁（またはＬＩＳＳ４８）が存在する。図５Ｄに示すこの新規に発明されたＣＭＯＳ構造において、ｎ＋およびｐ＋領域の底面が絶縁体によって完全に絶縁されていること（図３Ｄおよび図４Ｄにおいても同様）、すなわち、ＰＭＯＳのＰ＋領域の底面からＮＭＯＳのＮ＋領域の底面への可能なラッチアップ経路がＬＩＳＳによって完全にブロックされていることが、利点として明確に示されている。一方、従来のＣＭＯＳ構造では、図６に示すように、ｎ＋領域とｐ＋領域が絶縁体で完全に絶縁されていないため、ｎ＋／ｐ接合からｐウェル／ｎウェル接合を経てｎ／ｐ＋接合へと存在する可能なラッチアップ経路は、長さ丸ａ、長さ丸ｂ、長さ丸ｃ（「丸Ｘ」は、文字「Ｘ」を丸で囲んだ囲み文字を指す）を有する（図６）。
【0048】
本発明の他の実施形態による図７Ａ～図７Ｃを参照されたい。図７Ａは、ＮＭＯＳトランジスタ７１及びＰＭＯＳトランジスタ７２を有する新規ＣＭＯＳ構造の上面図であり、図７Ｂは、図７Ａの切断線１（ｘ軸）に沿った新規ＣＭＯＳ構造の断面を示す図であり、図７Ｃは、さらに本発明による新規ＣＭＯＳ構造の潜在的ラッチアップ経路を示す。図７Ａと図５Ａとの大きな違い（または図７Ｂと図５Ｄとの違い）は、図７Ａ（または図７Ｂ）のＰＭＯＳトランジスタとＮＭＯＳトランジスタは横方向に並んで配置されているが、図５Ａ（または図５Ｄ）のＰＭＯＳトランジスタとＮＭＯＳトランジスタは縦方向に並んで配置されているという点である。図７Ｂに示すように、単純に言うと、ＰＭＯＳトランジスタ７２とＮＭＯＳトランジスタ７１の間には、十字型のＬＩＳＳ７３が存在する。十字型のＬＩＳＳ７３は、垂直方向に延在する絶縁領域７３１（ＳＴＩ－１層４９１とＳＴＩ－２層を含む複合ＳＴＩなど、垂直方向の深さは１５０～３００ｎｍ程度、例えば２００ｎｍ程度であり得る）と、垂直方向に延在する絶縁領域７３１の右側に水平方向に延在する第１の絶縁領域７３２（垂直方向の深さは５０ｎｍ～１２０ｎｍ程度、例えば１００ｎｍであり得る）と、垂直方向に延在する絶縁領域７３１の左側に第２の水平方向に延在する絶縁領域７３３（垂直方向長さ深さは５０ｎｍ～１２０ｎｍ程度、例えば１００ｎｍであり得る）とを含む。ＰＭＯＳ／ＮＭＯＳトランジスタのソース／ドレイン領域（またはＬＤＤ領域）の垂直方向深さは、３０ｎｍ～５０ｎｍ程度、例えば４０ｎｍ程度である。
【0049】
第１及び第２の水平方向に延在する絶縁領域は、トランジスタのゲート構造またはチャネルの下にはない。第１の水平方向に延在する絶縁領域７３２（垂直方向に延在する絶縁領域の右側）は、ＰＭＯＳトランジスタ７２のソース／ドレイン領域の底面に接触し、第２の水平方向に延在する絶縁領域７３３（垂直方向に延在する絶縁領域の左側）は、ＭＭＯＳトランジスタ７１のソース／ドレイン領域の底面に接触している。したがって、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタにおけるソース／ドレイン領域の底面側はシリコン基板から遮蔽される。さらに、第１または第２の水平方向に延在する絶縁領域７３２は、２つ以上の異なる絶縁材料（酸化物－３と窒化物－３など）を含み得る複合絶縁であってもよいし、２つ以上の同じ絶縁材料を含むが各絶縁材料は別々のプロセスで形成されるものであってもよい。同様に、図３Ｄ、図４Ｄまたは図５Ｄにおいて、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの間にもＬＩＳＳの十字型があると見なされ得る。
【0050】
本文および図１で前述したように、ＣＭＯＳ構成／技術の欠点は、純粋なＮＭＯＳ技術とは対照的に、ｎ＋／ｐ－サブ／ｎ－ウェル／ｐ＋接合のような寄生バイポーラ構造が存在すると、残念ながら一部の不良設計ではノイズによる大きな電流サージに耐えられず、チップ全体の動作停止やチップ機能への永久損傷を引き起こすラッチアップのトリガとなることである。しかし、ＣＭＯＳはＮＭＯＳのみに比べ、特に電力削減の面でいくつかの利点があるが、ＣＭＯＳのレイアウトとプロセスルールは、ＮＭＯＳのｎ＋ソース／ドレイン領域とＰＭＯＳのｐ＋ソース／ドレイン領域を分離するために非常に大きなスペースを必要とし、それはラッチアップ距離（図１）と呼ばれ、ラッチアップの可能性を防止するために多くの平面が費やされることになる。また、ソース／ドレインのｎ＋／ｐとｐ＋／ｎの半導体接合面積が大きすぎる場合、順方向バイアス事故が発生してしまうと、大きなサージ電流が発生してラッチアップが発生する可能性がある。また、シリコンソース／ドレインと金属－１との接触抵抗が大きいと、ラッチアップを誘発する危険性がある。
【0051】
図７Ｂの新規発明のＣＭＯＳ構造７０は、ｎ＋／ｐ接合からｐウェル（またはｐ基板）／ｎウェル接合を経てｎ／ｐ＋接合に至る経路がはるかに長くなっている。図７Ｃに示すように、本発明によれば、ＬＤＤ－ｎ／ｐ接合からｐウェル／ｎウェル接合を経てｎ／ＬＤＤ－ｐ接合に至る可能なラッチアップ経路は、長さ丸１、長さ丸２（１つのＬＩＳＳ領域の底壁の長さ）、長さ丸３、長さ丸４、長さ丸５、長さ丸６、長さ丸７（別のＬＩＳＳ領域の底壁の長さ）、および図７Ｃに記された長さ丸）を含む。一方、従来のＣＭＯＳ構造では、ｎ＋／ｐ接合からｐウェル／ｎウェル接合を経てｎ／ｐ＋接合に至る可能なラッチアップ経路は長さ丸ｄ、長さ丸ｅ、長さ丸ｆ、長さ丸ｇを含む（図８に示す）。このような図７Ｃの可能なラッチアップ経路は、図８の可能なラッチアップ経路よりも長くなっている。したがって、デバイスレイアウトの観点から、図７ＢのＮＭＯＳとＰＭＯＳとの間の留保エッジ距離（Ｘｎ＋Ｘｐ）は、図８の留保エッジ距離よりも小さくすることができる。さらに、図７Ｃでは、潜在的なラッチアップ経路は、図８のｎ＋／ｐ接合からｎ／ｐ＋接合ではなく、ＬＤＤ－ｎ／ｐ接合から開始してｎ／ＬＤＤ－ｐ接合に至る。図７ＣのＬＤＤ－ｎまたはＬＤＤ－ｐ領域におけるドーピング濃度は、図８のｎ＋またはｐ＋領域におけるドーピング濃度よりも低いので、図７ＣのＬＤＤ－ｎまたはＬＤＤ－ｐ領域から放出される電子または正孔の量は、図８のｎ＋またはｐ＋領域から放出される量よりもはるかに低くなるであろう。このような低いキャリアの放出は、ラッチアップ現象が誘発される可能性を効果的に減少させるだけでなく、ラッチアップ現象が誘発されたとしても、電流を劇的に減少させることができる。ｎ＋／ｐおよびｐ＋／ｎの両接合領域が著しく減少しているので、これらの接合の何らかの急激な順方向バイアスでさえ、異常電流の大きさを減少させて、図７Ｃのラッチアップ形成の可能性を排除できる。さらに、複合ソース／ドレイン領域に基づく金属－１コンタクト（Ｉ×Ｒまたは電圧降下）に対する、より良いソース／ドレインのコンダクタンス改善も、ラッチアップに対するより高い耐性を付加するために、半導体接合の順方向バイアスの可能性を減少させる。
【0052】
再び図７Ｂを参照すると、本発明によれば、ＰＭＯＳの複合ソースまたはドレイン領域は、第１の水平方向に延在する絶縁領域と垂直方向に延在する絶縁領域とによって包囲され、ＰＭＯＳの複合ソースまたはドレイン領域のＬＤＤ領域（垂直方向の長さは３０～５０ｎｍ程度、例えば４０ｎｍであり得る）のみがシリコン基板に接触して、ｐ＋／ｎ接合ではなくＬＤＤ－ｐ／ｎ接合を形成している。同様に、ＭＭＯＳの複合ソースまたはドレイン領域は、第２の水平方向に延在する絶縁領域と垂直方向に延在する絶縁領域とによって包囲され、ＮＭＯＳの複合ソースまたはドレイン領域のＬＤＤ領域（垂直方向の長さは４０ｎｍ程度であり得る）のみがシリコン基板に接触し、ｐ＋／ｎ接合ではなく、ＬＤＤ－ｎ／ｐ接合を形成している。したがって、ＮＭＯＳのｎ＋領域とＰＭＯＳのｐ＋領域は、両方とも基板またはウェル領域から遮蔽される。さらに、第１または第２の水平方向に延在する絶縁領域は複合絶縁であり、十分な厚みがあるので、ソース（またはドレイン）領域とシリコン基板との間に誘発される寄生金属ゲーテッドダイオードは最小化され得る。さらに、ゲート誘導ドレインリーク（ＧＩＤＬ）効果も改善される可能性がある。また、隣接するＮＭＯＳ、ＰＭＯＳトランジスタ用に留保された平面ラッチアップ距離を大幅に短縮し、ＣＭＯＳの平面面積を大幅に縮小することが期待される。
【0053】
まとめると、ソース・ドレイン領域の活性電極は、トランジスタのチャネル領域とボディ領域両方の結晶面から直接成長するため、それらの界面は同じ（１１０）格子方位でシームレスに形成され、Ｆｉｎ構造の水平トップエッジと２つの垂直エッジを覆うデバイス幅は、最大限の均一性に正確に制御されている。さらに、ＬＤＤ（低濃度ドープドレイン）の平面は、ＳＥＧ中にインサイチュドーピング技術により、トランジスタチャネルとボディの両方から水平方向に成長しており、トップシリコンからソース／ドレイン領域に下降してのみ形成できるイオン注入プロセスや接合境界の定義と制御が困難な熱アニールプロセスは存在しない。本発明は、ソース／ドレイン領域の境界エッジから有効チャネル領域のエッジまでをより正確に定義することができ、この境界はＳＣＥ、ＧＩＤＬおよび接合リーク電流を最小化するためにゲートエッジにうまく位置合わせできる。
【0054】
さらに、この新規発明のＣＭＯＳ構造では、ｎ＋領域とｐ＋領域が絶縁体で完全に隔離されており、提案するＬＩＳＳは、ＮＭＯＳおよびＰＭＯＳトランジスタの接合部を分離するためにシリコン基板への絶縁距離を長くして、接合部間の表面距離を短くすることが可能である。
【0055】
さらに、本発明では、ＬＤＤの水平ＳＥＧ形成を、ゲルマニウムや炭素原子のような様々な非シリコンドーパントまで含めて高濃度ドープ領域とし、チャネル移動度を高めるために応力を増加させた。さらに、ＬＩＳＳの上のソース／ドレイン領域全体を完成させるために、金属プラグを提案する。本発明によるソース／ドレイン領域の水平ＳＥＧ／ＡＬＤ形成において、ドーピング濃度プロファイルは制御可能または調整可能である。図９は、図５Ｂの切断線－２（Ｘ軸）に基づく異なるドレイン領域の複数のドーピング濃度プロファイルを示しており、Ｘ軸はＭＯＳＦＥＴのゲート構造エッジ（またはゲート構造エッジに近似する所定のエッジ）から測定した距離を表し、Ｙ軸はドーピング濃度を表している。従来のＭＯＳＦＥＴ構造では、イオン注入と熱処理によるｎ－ＬＤＤ領域の形成により、ｎ－ＬＤＤ領域がゲート構造下の一部の領域に横方向に侵入し（図９の点線）、その侵入部分が有効チャネル長を短くすることが避けられない。一方、本発明によれば、トランジスタ本体またはＴＥＣの垂直面から直接ＳＥＧまたはＡＬＤプロセスによりｎ－ＬＤＤ領域を形成するため、ｎ－ＬＤＤ領域はゲート構造の下に侵入せず（図９の実線または破線）、それに応じて有効チャネル長も短くなることはない。さらに、ゲート構造のエッジからドレイン領域におけるドーピング濃度プロファイルは、例えば、ｎ－ＬＤＤ領域の１０１９から高濃度ドープ領域の１０２０まで徐々に増加するか（図９の徐々に変化する実線）、ｎ－ＬＤＤ領域の１０１９から高濃度ドープ領域の１０２０まで急変する（図９の急変する破線）ことになる。ＰＭＯＳについても同様である。
【0056】
当業者ならば、本発明の教示を保持しながら、デバイスおよび方法の多数の修正および変更を行い得ることは容易にわかるであろう。従って、上記の開示は、添付の請求項の範囲によってのみ限定されると解釈されるべきである。
【符号の説明】
【0057】
３０ 新規ＣＭＯＳ構造
３１ ＮＭＯＳトランジスタ
３２ ＰＭＯＳトランジスタ
３３ ゲート構造
３７ 局在絶縁
７１ Ｎ型ＭＯＳＦＥＴ
７２ Ｐ型ＭＯＳＦＥＴ
７３ 十字型局所絶縁領域
３３１ ゲート絶縁層
３３２ ゲート導電層
３４１ 酸化物層
３４２ 窒化物層
５５１ 低濃度ドープドレイン
５５２ 高濃度ドープＰ＋
７３２、７３３ 水平方向に延在する絶縁領域
３１ ＮＭＯＳトランジスタ
３２ ＰＭＯＳトランジスタ
３３ ゲート構造
３７ 局在絶縁
７１ Ｎ型ＭＯＳＦＥＴ
７２ Ｐ型ＭＯＳＦＥＴ
７３ 十字型局所絶縁領域
３３１ ゲート絶縁層
３３２ ゲート導電層
３４１ 酸化物層
３４２ 窒化物層
５５１ 低濃度ドープドレイン
５５２ 高濃度ドープＰ＋
７３２、７３３ 水平方向に延在する絶縁領域
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図4C】
【図4D】
【図5A】
【図5B】
【図5C】
【図5D】
【図6】
【図7A】
【図7B】
【図7C】
【図8】
【図9】
