特許 7459875 炭化珪素半導体装置の製造方法及び炭化珪素半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-03-25

(45)【発行日】2024-04-02

(54)【発明の名称】炭化珪素半導体装置の製造方法及び炭化珪素半導体装置

(51)【国際特許分類】

   H01L 21/28 20060101AFI20240326BHJP

   H01L 29/12 20060101ALI20240326BHJP

   H01L 29/78 20060101ALI20240326BHJP

   H01L 21/336 20060101ALI20240326BHJP

   H01L 29/739 20060101ALI20240326BHJP

【ＦＩ】

H01L21/28 301S

H01L21/28 301B

H01L29/78 652T

H01L29/78 652M

H01L29/78 658F

H01L29/78 653A

H01L29/78 658G

H01L29/78 658Z

H01L29/78 655A

【請求項の数】 13

(21)【出願番号】P 2021533073

(86)(22)【出願日】2020-07-13

(86)【国際出願番号】 JP2020027284

(87)【国際公開番号】W WO2021010382

(87)【国際公開日】2021-01-21

【審査請求日】2023-02-21

(31)【優先権主張番号】P 2019131806

(32)【優先日】2019-07-17

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000002130

【氏名又は名称】住友電気工業株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】玉祖 秀人

【審査官】佐藤 靖史

(56)【参考文献】

【文献】特開２０１３－０５８５８７（ＪＰ，Ａ）

【文献】特開２００３－１５８２５９（ＪＰ，Ａ）

【文献】特開２０１９－０７５４７２（ＪＰ，Ａ）

【文献】特開２００１－１８５５０７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７３９

(57)【特許請求の範囲】

【請求項1】

炭化珪素基板を準備する工程と、
前記炭化珪素基板の一方の主面の上に絶縁膜を成膜する工程と、
前記絶縁膜にコンタクトホールを形成し、前記コンタクトホールの底面において、前記一方の主面を露出させる工程と、
前記コンタクトホールの底面及び側面、前記絶縁膜の上面にＳｉ膜を形成する工程と、
前記コンタクトホールの底面における前記Ｓｉ膜を除去し、前記一方の主面を露出させる工程と、
前記コンタクトホールの底面及び前記Ｓｉ膜の上にＮｉ膜を成膜する工程と、
前記Ｎｉ膜を成膜した後、熱処理を行う工程と、
を有し、
前記熱処理により、前記コンタクトホールの底面には、前記炭化珪素基板に含まれるＳｉと前記Ｎｉ膜によりオーミック電極となる第１の合金層が形成され、前記絶縁膜の上面には、前記Ｓｉ膜と前記Ｎｉ膜により第２の合金層が形成される炭化珪素半導体装置の製造方法。

【請求項2】

前記熱処理の温度は、８００℃以上、１１００℃以下である請求項１に記載の炭化珪素半導体装置の製造方法。

【請求項3】

前記Ｎｉ膜を成膜する工程の後で前記熱処理を行う工程の前の状態において、前記絶縁膜の上面の前記Ｓｉ膜及び前記Ｎｉ膜に含まれる単位面積あたりのＳｉ原子の数とＮｉ原子の数との和に対するＳｉ原子の数の比率は、３３％以上、６７％以下である請求項１または請求項２に記載の炭化珪素半導体装置の製造方法。

【請求項4】

前記Ｎｉ膜の膜厚は、５ｎｍ以上、１００ｎｍ以下である請求項１から請求項３のいずれか一項に記載の炭化珪素半導体装置の製造方法。

【請求項5】

前記Ｓｉ膜の膜厚は、５ｎｍ以上、１００ｎｍ以下であり、前記Ｎｉ膜の膜厚は、５ｎｍ以上、１００ｎｍ以下である請求項１から請求項３のいずれか一項に記載の炭化珪素半導体装置の製造方法。

【請求項6】

前記熱処理を行う工程の後、前記Ｎｉ膜のうち前記炭化珪素基板及び前記Ｓｉ膜のどちらとも反応していない部分をウェットエッチングにより除去する工程を有する請求項１から請求項５のいずれか一項に記載の炭化珪素半導体装置の製造方法。

【請求項7】

前記第２の合金層は、前記コンタクトホールの側面にも形成される請求項１から請求項６のいずれか一項に記載の炭化珪素半導体装置の製造方法。

【請求項8】

第１主面と、前記第１主面とは反対側の第２主面とを有する炭化珪素基板と、
前記第１主面上に設けられた絶縁膜と、
前記絶縁膜に設けられたコンタクトホールと、
前記コンタクトホールの底面において前記炭化珪素基板と接触しているＮｉとＳｉとを含む第１の合金層と、
前記絶縁膜の上面に設けられたＮｉとＳｉとを含む第２の合金層と、
を有し、
前記第２の合金層に含まれるＳｉの濃度は、前記第１の合金層に含まれるＳｉの濃度よりも高く、
前記第１の合金層は、前記炭化珪素基板とオーミックコンタクトしている炭化珪素半導体装置。

【請求項9】

前記第２の合金層は、前記コンタクトホールの側面にも設けられている請求項８に記載の炭化珪素半導体装置。

【請求項10】

前記第２の合金層に含まれるＳｉ原子とＮｉ原子の和に対するＳｉ原子の比率は、３３％以上、６７％以下である請求項８または請求項９に記載の炭化珪素半導体装置。

【請求項11】

前記第２の合金層の上のバリア層と、
前記バリア層の上の配線層と、
を有する請求項８から請求項１０のいずれか一項に記載の炭化珪素半導体装置。

【請求項12】

前記バリア層は、ＴｉＮまたはＴａＮである請求項１１に記載の炭化珪素半導体装置。

【請求項13】

前記配線層は、Ａｌを含む金属である請求項１１または請求項１２に記載の炭化珪素半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、炭化珪素半導体装置の製造方法及び炭化珪素半導体装置に関する。

【0002】

本出願は、２０１９年７月１７日出願の日本出願第２０１９－１３１８０６号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。

【背景技術】

【0003】

炭化珪素半導体装置の製造工程においては、ソース電極を形成する工程がある。ソース電極を形成する工程は、例えば、最初に、炭化珪素基板の表面に、酸化シリコン等により絶縁膜を形成し、絶縁膜の一部を炭化珪素基板の表面が露出するまで除去することにより、コンタクトホールを形成する。次に、炭化珪素基板の表面及び絶縁膜の上面を含む全面に、Ｎｉ（ニッケル）膜を成膜し、熱処理をすることにより、炭化珪素基板に含まれるＳｉ（シリコン）とＮｉとによりＮｉＳｉ合金を形成し、オーミック電極を形成する。このように形成されたオーミック電極により、ソース電極が形成される。

【先行技術文献】

【特許文献】

【0004】

【文献】日本国特開２００５－２７６９７８号公報

【文献】日本国特開２０１７－１７５１１５号公報

【文献】日本国特開２０１２－９９５９８号公報

【発明の概要】

【0005】

本開示の炭化珪素半導体装置の製造方法は、炭化珪素基板を準備する工程と、炭化珪素基板の一方の主面の上に絶縁膜を成膜する工程と、絶縁膜にコンタクトホールを形成し、コンタクトホールの底面において、一方の主面を露出させる工程と、コンタクトホールの底面及び側面、絶縁膜の上面にＳｉ膜を形成する工程と、コンタクトホールの底面におけるＳｉ膜を除去し、一方の主面を露出させる工程と、コンタクトホールの底面及びＳｉ膜の上にＮｉ膜を成膜する工程と、Ｎｉ膜を成膜した後、熱処理を行う工程と、を有する。熱処理により、コンタクトホールの底面には、炭化珪素基板に含まれるＳｉとＮｉ膜によりオーミック電極となる第１の合金層が形成され、絶縁膜の上面には、Ｓｉ膜とＮｉ膜により第２の合金層が形成される。

【図面の簡単な説明】

【0006】

【図1】図１は、半導体装置の製造方法の工程図（１）である。

【図2】図２は、半導体装置の製造方法の工程図（２）である。

【図3】図３は、Ｎｉ膜を成膜して熱処理を行った後の状態のＳＥＭ像（１）である。

【図4】図４は、Ｎｉ膜を成膜して熱処理を行った後の状態のＳＥＭ像（２）である。

【図5】図５は、半導体装置の製造方法の工程図（３）である。

【図6】図６は、本開示の実施形態の半導体装置の製造方法のフローチャートである。

【図7】図７は、本開示の実施形態の半導体装置の製造方法の工程図（１）である。

【図8】図８は、本開示の実施形態の半導体装置の製造方法の工程図（２）である。

【図9】図９は、本開示の実施形態の半導体装置の製造方法の工程図（３）である。

【図10】図１０は、本開示の実施形態の半導体装置の製造方法の工程図（４）である。

【図11】図１１は、本開示の実施形態の半導体装置の製造方法の工程図（５）である。

【図12】図１２は、本開示の実施形態の半導体装置の製造方法の工程図（６）である。

【図13】図１３は、本開示の実施形態の半導体装置の製造方法においてＮｉ膜を成膜して熱処理を行った後の状態のＳＥＭ像である。

【図14】図１４は、本開示の実施形態の半導体装置の製造方法の工程図（７）である。

【図15】図１５は、本開示の実施形態の半導体装置の製造方法の説明図である。

【図16】図１６は、本開示の実施形態の半導体装置の構造図である。

【発明を実施するための形態】

【0007】

［本開示が解決しようとする課題］
Ｎｉはドライエッチングが困難であることから微細加工が難しく、Ｎｉ膜が層間絶縁膜の上に形成されたままの状態で熱処理を行うと、Ｎｉが凝集してしまう。このようなＮｉが凝集した状態のものの上に、ＴｉＮ等によりバリア層を成膜しても、バリア層にひびや割れが生じ、バリア層のひびや割れが生じている部分を通り、外部より、Ｎａ（ナトリウム）やＫ（カリウム）が、炭化珪素半導体装置に進入する場合がある。このようなＮａやＫが、炭化珪素半導体装置に進入すると、炭化珪素半導体装置の信頼性の低下を招くため、好ましくない。

【0008】

このため、信頼性の低下を招くことなく、層間絶縁膜のコンタクトホールに、オーミック電極を形成できる炭化珪素半導体装置の製造方法が求められている。

【0009】

［本開示の効果］
本開示によれば、信頼性の低下を招くことなく、層間絶縁膜のコンタクトホールに、オーミック電極を形成できる。

【0010】

実施するための形態について、以下に説明する。

【0011】

［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。

【0012】

〔１〕 本開示の一態様に係る半導体装置の製造方法は、炭化珪素基板を準備する工程と、前記炭化珪素基板の一方の主面の上に絶縁膜を成膜する工程と、前記絶縁膜にコンタクトホールを形成し、前記コンタクトホールの底面において、前記一方の主面を露出させる工程と、前記コンタクトホールの底面及び側面、前記絶縁膜の上面にＳｉ膜を形成する工程と、前記コンタクトホールの底面における前記Ｓｉ膜を除去し、前記一方の主面を露出させる工程と、前記コンタクトホールの底面及び前記Ｓｉ膜の上にＮｉ膜を成膜する工程と、前記Ｎｉ膜を成膜した後、熱処理を行う工程と、を有し、前記熱処理により、前記コンタクトホールの底面には、前記炭化珪素基板に含まれるＳｉと前記Ｎｉ膜によりオーミック電極となる第１の合金層が形成され、前記絶縁膜の上面には、前記Ｓｉ膜と前記Ｎｉ膜により第２の合金層が形成される。

【0013】

これにより、信頼性の低下を招くことなく、層間絶縁膜のコンタクトホールに、オーミック電極を形成できる。

【0014】

〔２〕 前記熱処理の温度は、８００℃以上、１１００℃以下である。

【0015】

これにより、信頼性の低下を招くことなく、層間絶縁膜のコンタクトホールに、オーミック電極を形成できる。

【0016】

〔３〕 前記Ｎｉ膜を成膜する工程の後で前記熱処理を行う工程の前の状態において、前記絶縁膜の上面の前記Ｓｉ膜及び前記Ｎｉ膜に含まれる単位面積あたりのＳｉ原子の数とＮｉ原子の数との和に対するＳｉ原子の数の比率は、３３％以上、６７％以下である。

【0017】

一般に、前記熱処理温度までには、Ｎｉ_２Ｓｉ、ＮｉＳｉ、ＮｉＳｉ_２のいずれかが形成される。もとのＳｉとＮｉの比率がこの範囲に入っていれば、これらの化合物の組み合わせにより、未反応なＮｉやＳｉをなくすことができるからである。

【0018】

〔４〕 前記Ｎｉ膜の膜厚は、５ｎｍ以上、１００ｎｍ以下である。

【0019】

これにより、所望のオーミック電極を形成できるからである。

【0020】

〔５〕 前記Ｓｉ膜の膜厚は、５ｎｍ以上、１００ｎｍ以下であり、前記Ｎｉ膜の膜厚は、５ｎｍ以上、１００ｎｍ以下である。

【0021】

これにより、所望のオーミック電極を形成できるからである。

【0022】

〔６〕 前記熱処理を行う工程の後、前記Ｎｉ膜のうち前記炭化珪素基板及び前記Ｓｉ膜のどちらとも反応していない部分をウェットエッチングにより除去する工程を有する。

【0023】

これにより、後工程でＮｉが他の金属と反応し変形することを防げる。

【0024】

〔７〕 前記第２の合金層は、前記コンタクトホールの側面にも形成される。

【0025】

コンタクトホールの側面はエッチングダメージを受けやすいため、この領域を安定的なニッケルシリサイドで保護できるからである。

【0026】

〔８〕 本開示の一態様に係る半導体装置は、第１主面と、前記第１主面とは反対側の第２主面とを有する炭化珪素基板と、前記第１主面上に設けられた絶縁膜と、前記絶縁膜に設けられたコンタクトホールと、前記コンタクトホールの底面において前記炭化珪素基板と接触しているＮｉとＳｉとを含む第１の合金層と、前記絶縁膜の上面に設けられたＮｉとＳｉとを含む第２の合金層と、を有し、前記第１の合金層は、前記炭化珪素基板とオーミックコンタクトしている。

【0027】

これにより、層間絶縁膜のコンタクトホールに、オーミック電極が形成されている半導体装置において、信頼性の低下を防げる。

【0028】

〔９〕 前記第２の合金層に含まれるＳｉの濃度は、前記第１の合金層に含まれるＳｉの濃度よりも高い。

【0029】

第１の合金層は、前記熱処理時にニッケルと炭化珪素が反応することにより形成されるため、主にＮｉ_２Ｓｉと未反応のカーボンにより構成されている。そのため、Ｓｉの比率は少なくとも３３％以下となっているためである。

【0030】

〔１０〕 前記第２の合金層は、前記コンタクトホールの側面にも設けられている。

【0031】

コンタクトホールの側面はエッチングダメージを受けやすいため、この領域を安定的なニッケルシリサイドで保護できるからである。

【0032】

〔１１〕 前記第２の合金層に含まれるＳｉ原子とＮｉ原子の和に対するＳｉ原子の比率は、３３％以上、６７％以下である。

【0033】

一般に、前記熱処理温度までには、Ｎｉ_２Ｓｉ、ＮｉＳｉ、ＮｉＳｉ_２のいずれかが形成される。もとのＳｉとＮｉの比率がこの範囲に入っていれば、これらの化合物の組み合わせにより、未反応なＮｉやＳｉをなくすことができるからである。

【0034】

〔１２〕 前記第２の合金層の上のバリア層と、前記バリア層の上の配線層と、を有する。

【0035】

第２の合金層は表面が平坦であるため、第２の合金層の上にバリア層を形成し、バリア層の上に配線層を形成した構造であっても、バリア層がひびや割れることはなく、外部よりＮａやＫが進入することを防げる。

【0036】

〔１３〕 前記バリア層は、ＴｉＮまたはＴａＮである。

【0037】

バリア層がＴｉＮまたはＴａＮにより形成されている場合であっても、外部よりＮａやＫが進入することを防げる。

【0038】

〔１４〕 前記配線層は、Ａｌを含む金属である。

【0039】

配線層がＡｌにより形成されている場合であっても、外部よりＮａやＫが進入することを防げる。

【0040】

［本開示の実施形態の詳細］
以下、本開示の一実施形態について詳細に説明するが、本実施形態はこれらに限定されるものではない。

【0041】

最初に、炭化珪素半導体装置の製造方法において、層間絶縁膜に形成されたコンタクトホールに、オーミック電極を形成する工程について説明する。

【0042】

図１に示されるように、炭化珪素基板１０の表面となる主面１０ａの上に、コンタクトホール２１を有する層間絶縁膜となる絶縁膜２０を形成し、更に、スパッタリングにより、Ｎｉ膜３０を成膜する。これにより、絶縁膜２０の上面２０ａ、コンタクトホール２１の側面２１ｂ、コンタクトホール２１の底面２１ａにおいて露出している炭化珪素基板１０の主面１０ａに、Ｎｉ膜３０が形成される。

【0043】

一般的に、Ｎｉ膜３０のドライエッチングは困難であり、ウェットエッチングでは絶縁膜２０の上面２０ａのＮｉ膜３０のみを除去することは容易ではないことから、絶縁膜２０の上面２０ａにＮｉ膜３０が形成されたままの状態で、後の工程の熱処理が行われる。

【0044】

具体的には、図２に示されるように、８００℃～１１００℃の温度で、熱処理を行うことにより、オーミック電極を形成する。具体的には、８００℃～１１００℃の温度で、熱処理を行うことにより、コンタクトホール２１の底面に形成されたＮｉ膜に含まれるＮｉと炭化珪素基板１０に含まれるＳｉとにより、ＮｉＳｉ合金層３１が形成される。このように形成されたＮｉＳｉ合金層３１がオーミック電極となる。この際、熱処理により、絶縁膜２０の上面２０ａのＮｉ膜３０は、凝集しＮｉ凝集部３０ａが形成される。

【0045】

図３及び図４は、この状態の上面をＳＥＭ（Scanning Electron Microscope：走査型電子顕微鏡）により観察したＳＥＭ像であり、図３における倍率は、５００倍であり、図４における倍率は、２００００倍である。図３及び図４において、白い部分がＮｉ凝集部３０ａであり、黒い部分が絶縁膜２０である。

【0046】

次に、図５に示されるように、バリアメタルとなるＴｉＮ膜４０を形成し、更に、ＴｉＮ膜４０の上にＡｌ（アルミニウム）を成膜することにより、配線層５０を形成する。絶縁膜２０の上面２０ａには、部分的にＮｉ凝集部３０ａが形成されているため、絶縁膜２０の上面２０ａ及びＮｉ凝集部３０ａの上に成膜されたＴｉＮ膜４０は、ひびや割れ等が生じやすい。

【0047】

配線層５０を形成しているＡｌは、外部より侵入したＮａ、Ｋを通しやすいため、ＴｉＮ膜４０に、ひびや割れ等が生じていると、配線層５０及びＴｉＮ膜４０のひびや割れ等を通り、炭化珪素半導体装置の内部に侵入する場合がある。このようなＮａやＫが、炭化珪素半導体装置の内部に進入すると、炭化珪素半導体装置の信頼性の低下を招くため、好ましくない。

【0048】

尚、図１に示される工程の後、絶縁膜２０の上面２０ａに形成されているＮｉ膜３０を除去することができれば、上記のようなＮｉ凝集部３０ａは形成されない。しかしながら、上記のように、Ｎｉ膜３０のドライエッチングは困難であり、ウェットエッチングでは絶縁膜２０の上面２０ａのＮｉ膜３０のみを除去することは容易ではない。このため、絶縁膜２０の上面２０ａの上のＮｉ膜３０が形成されたままの状態で、オーミック電極を形成するための熱処理が行われる。

【0049】

（半導体装置の製造方法）
次に、本実施形態における半導体装置の製造方法について、図６から図１４に基づき説明する。図６は、本開示の実施形態の半導体装置の製造方法のフローチャートである。図７～図１４は、本開示の実施形態の半導体装置の製造方法の工程図である。

【0050】

最初に、図７に示されるように、一方の主面１０ａと、他方の主面１０ｂとを有する炭化珪素基板１０を準備し（ステップＳ１）、炭化珪素基板１０の一方の主面１０ａに、層間絶縁膜となる膜厚が０．８μｍの絶縁膜２０をＣＶＤ（chemical vapor deposition）法により形成する（ステップＳ２）。絶縁膜２０は、酸化シリコンにより形成されている。

【0051】

次に、図８に示されるように、絶縁膜２０にコンタクトホール２１を形成する（ステップＳ３）。具体的には、絶縁膜２０の上面２０ａに、フォトレジストを塗布し、露光装置による露光及び現像を行うことにより、コンタクトホール２１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、ＲＩＥ（Reactive Ion Etching）等のドライエッチングにより、レジストパターンの形成されていない領域の絶縁膜２０を除去し、炭化珪素基板１０の主面１０ａを露出させることによりコンタクトホール２１を形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。これにより、底面２１ａが炭化珪素基板１０の主面１０ａとなり、側面２１ｂが絶縁膜２０となるコンタクトホール２１が形成される。

【0052】

次に、図９に示されるように、コンタクトホール２１の底面２１ａ及び側面２１ｂ、絶縁膜２０の上面２０ａを覆うＳｉ膜１３０をスパッタリングにより成膜する（ステップＳ４）。成膜されるＳｉ膜１３０の膜厚は、５ｎｍ以上、１００ｎｍ以下である。Ｓｉ膜１３０の膜厚は、Ｓｉ膜１３０のうち絶縁膜２０の上面２０ａを覆う部分の厚さである。

【0053】

次に、図１０に示されるように、コンタクトホール２１の底面２１ａのＳｉ膜１３０を除去する。具体的には、コンタクトホール２１の底面２１ａの形状に対応する開口部を有する不図示のレジストパターンを形成し、ＲＩＥ等のドライエッチングにより、レジストパターンの形成されていない領域のＳｉ膜１３０を除去する。エッチングガスには、フッ素系、または、塩素系のエッチングガスを用いる。この後、レジストパターンは有機溶剤等により除去する。これにより、コンタクトホール２１の底面におけるＳｉ膜１３０が除去され、炭化珪素基板１０の主面１０ａが露出する（ステップＳ５）。尚、絶縁膜２０の上面２０ａ及びコンタクトホール２１の側面２１ｂに形成されたＳｉ膜１３０は、そのまま残る。

【0054】

次に、図１１に示されるように、コンタクトホール２１の底面２１ａの炭化珪素基板１０の主面１０ａ、Ｓｉ膜１３０の上に、Ｎｉ膜１４０をスパッタリングにより成膜する（ステップＳ６）。成膜されるＮｉ膜１４０の膜厚は、５ｎｍ以上、１００ｎｍ以下である。Ｎｉ膜１４０の膜厚は、Ｎｉ膜１４０のうち、Ｓｉ膜１３０を介して絶縁膜２０の上面２０ａを覆う部分の厚さである。Ｓｉ膜１３０及びＮｉ膜１４０は、コンタクトホール２１の底面２１ａにおいて、成膜されたＳｉ膜１３０及びＮｉ膜１４０の厚さ方向に積算される単位面積当たりのＮｉとＳｉとの原子の数が、Ｎｉ＞Ｓｉ／２となるような膜厚で形成する。尚、厚さ方向とは、Ｓｉ膜１３０及びＮｉ膜１４０の膜厚方向を意味するものとし、Ｓｉ膜１３０及びＮｉ膜１４０の膜面に対し垂直な方向である。

【0055】

次に、図１２に示されるように、８００℃以上、１１００℃以下、例えば、約１０００℃の温度で熱処理を行う（ステップＳ７）。これにより、コンタクトホール２１の底面２１ａにおいては、炭化珪素基板１０に含まれるＳｉとＮｉ膜１４０のＮｉとが反応し、ＮｉＳｉ合金による第１の合金層１４１が形成される。また、コンタクトホール２１の側面２１ｂ及び絶縁膜２０の上面２０ａにおいては、Ｓｉ膜１３０に含まれるＳｉとＮｉ膜１４０のＮｉとが反応し、ＮｉＳｉ合金による第２の合金層１４２が形成される。即ち、第１の合金層１４１は、炭化珪素基板１０を形成しているＳｉＣに含まれるＳｉとＮｉ膜１４０のＮｉとの反応により形成されており、第２の合金層１４２は、Ｓｉ膜１３０のＳｉとＮｉ膜１４０のＮｉとの反応により形成されている。よって、この熱処理により、第１の合金層１４１と、第２の合金層１４２とが同時に形成される。この熱処理の温度は炭化珪素基板１０の温度である。例えば、この熱処理は炉を用いて行われ、炭化珪素基板１０の温度は炉内温度と実質的に等しい。

【0056】

このため、Ｓｉの濃度は、第２の合金層１４２は、第１の合金層１４１よりも高い。第１の合金層１４１は、熱処理時にニッケルと炭化珪素が反応することにより形成されるため、主にＮｉ_２Ｓｉと未反応のカーボンにより構成されている。そのため、Ｓｉの比率は少なくとも３３％以下となっているためである。また、Ｃの濃度は、第１の合金層１４１は、第２の合金層１４２よりも高い。第１の合金層１４１は、炭化珪素基板１０に含まれるＣが第１の合金層１４１に進入する場合があるのに対し、第２の合金層１４２は、そのようなＣの進入はないからである。

【0057】

このように形成された第２の合金層１４２においては、Ｎｉ膜１４０に含まれるＮｉは、Ｓｉ膜１３０に含まれるＳｉと反応し、ＮｉＳｉ合金が形成されるため、Ｎｉ凝集部が形成されることはない。このため、絶縁膜２０の上面２０ａの第２の合金層１４２の表面は平坦である。

【0058】

図１３は、この状態の上面をＳＥＭにより観察したＳＥＭ像であり、倍率は２００００倍である。

【0059】

次に、図１４に示されるように、絶縁膜２０の上面２０ａの第２の合金層１４２の上に、バリアメタルによりバリア層１５１を形成し、更に、バリア層１５１の上にＡｌにより配線層１５２を形成する。配線層１５２はＡｌ以外には、銅（Ｃｕ）等の金属により形成してもよい。また、バリア層１５１は、ＴｉＮまたはＴａＮにより形成されている。

【0060】

本実施形態においては、第２の合金層１４２の表面は平坦であるため、第２の合金層の１４２の上にバリア層１５１を形成しても、バリア層１５１において、割れやひびが発生することはない。よって、外部からのＮａやＫの進入を防ぐことができ、炭化珪素半導体装置の信頼性を向上できる。

【0061】

本実施形態においては、第１の合金層１４１におけるＳｉの濃度は、３３原子数％以下であることが好ましく、第２の合金層１４２におけるＳｉの濃度は、３３原子数％以上、６７原子数％以下であることが好ましい。一般に、熱処理温度までには、Ｎｉ_２Ｓｉ、ＮｉＳｉ、ＮｉＳｉ_２のいずれかが形成される。もとのＳｉとＮｉの比率がこの範囲に入っていれば、これらの化合物の組み合わせにより、未反応なＮｉやＳｉをなくすことができるからである。また、絶縁膜２０の上面２０ａのＳｉ膜１３０及びＮｉ膜１４０に含まれる単位面積あたりのＳｉ原子の数とＮｉ原子の数との和に対するＳｉ原子の数の比率は、３３原子数％以上、６７原子数％以下が好ましい。

【0062】

尚、Ｎｉ膜１４０の膜厚が厚い場合には、約１０００℃の温度で熱処理を行っても、図１５に示されるように、第１の合金層１４１及び第２の合金層１４２の上に、未反応のＮｉ膜１４０が残ってしまう。この場合には、未反応のＮｉ膜１４０、すなわちＮｉ膜１４０のうち炭化珪素基板１０及びＳｉ膜１３０のどちらとも反応していない部分をウェットエッチングにより除去した後、図１４に示されるように、バリア層１５１の成膜、配線層１５２の形成を行う。

【0063】

また、本実施形態においては、図１１に示される状態では、コンタクトホール２１の側面２１ｂは、Ｓｉ膜１３０により覆われているため、コンタクトホール２１の側面２１ｂを形成する酸化シリコンとＮｉ膜１４０とは直接接触していない。よって、約１０００℃の温度で熱処理を行っても、絶縁膜２０にＮｉが進入することはなく、絶縁膜２０が劣化することはない。尚、酸化シリコンにより形成された絶縁膜にＮｉ膜が直接接触している場合には、加熱温度が５００℃程度で、絶縁膜にＮｉが進入するため、絶縁膜が劣化する。

【0064】

（半導体装置）
次に、本実施形態における半導体装置の一例について説明する。本実施形態における半導体装置は、図１６に示されるように、例えば、縦型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。具体的には、本実施形態における半導体装置は、炭化珪素基板１０と、第１の合金層１４１と、第２の合金層１４２と、配線層１５２と、ゲート絶縁膜２５と、ゲート電極７１とを有する。ゲート電極７１は、層間絶縁膜となる絶縁膜２０に覆われており、絶縁膜２０の上面２０ａ等には、第２の合金層１４２が形成されている。炭化珪素基板１０は、第１のｎ層１１、第２のｎ層１２、ｐボディ層１３、ｎソース領域１４、ｐ領域１８を有する。第１のｎ層１１及びｎソース領域１４は、第２のｎ層１２よりも多く不純物元素がドープされている。ｐ領域１８は、ｐボディ層１３よりも多くの不純物元素がドープされている。

【0065】

第１の合金層１４１は、ソース電極であり、本実施形態における製造方法により製造したものであり、炭化珪素基板１０の一方の主面１０ａ（図中の上面）上において、ｎソース領域１４にオーミックコンタクトしている。第１の合金層１４１の厚さは、例えば、１００～２００ｎｍ程度である。また、配線層１５２は、ソース配線を形成する層である。

【0066】

ゲート電極７１は、炭化珪素基板１０の一方の主面１０ａ（図中の上面）上にゲート絶縁膜２５を介して設けられており、ｐボディ層１３の表面側であるチャネル領域１３ａに対向している。また炭化珪素基板１０の他方の主面１０ｂ（図中の下面）上にはドレイン電極７２が設けられている。

【0067】

尚、炭化珪素基板１０のドレイン電極７２に面する側にｐコレクタ層が形成されることによって、縦型ＭＯＳＦＥＴの代わりに縦型ＩＧＢＴ（Insulated Gate Bipolar Transistor）が構成されてもよい。また炭化珪素基板に形成されたトレンチ内にゲート絶縁膜を介してゲート電極が埋め込まれる構造（トレンチゲート構造）が用いられてもよい。

【0068】

以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。

【符号の説明】

【0069】

１０ 炭化珪素基板
１０ａ 一方の主面
１０ｂ 他方の主面
１１ 第１のｎ層
１２ 第２のｎ層
１３ ｐボディ層
１３ａ チャネル領域
１４ ｎソース領域
１８ ｐ領域
２０ 絶縁膜
２０ａ 上面
２１ コンタクトホール
２１ａ 底面
２１ｂ 側面
２５ ゲート絶縁膜
３０ Ｎｉ膜
３０ａ Ｎｉ凝集部
３１ ＮｉＳｉ合金層
４０ ＴｉＮ膜
５０ 配線層
７１ ゲート電極
７２ ドレイン電極
１３０ Ｓｉ膜
１４０ Ｎｉ膜
１４１ 第１の合金層
１４２ 第２の合金層
１５１ バリア層
１５２ 配線層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】