特許 7460043 積層セラミック電子部品及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-03-25

(45)【発行日】2024-04-02

(54)【発明の名称】積層セラミック電子部品及びその製造方法

(51)【国際特許分類】

   H01G 4/30 20060101AFI20240326BHJP

   H01C 7/02 20060101ALI20240326BHJP

   H01C 7/04 20060101ALI20240326BHJP

   H01C 7/10 20060101ALI20240326BHJP

【ＦＩ】

H01G4/30 201C

H01G4/30 513

H01G4/30 512

H01G4/30 517

H01G4/30 201K

H01G4/30 311D

H01C7/02

H01C7/04

H01C7/10

【請求項の数】 10

(21)【出願番号】P 2019203460

(22)【出願日】2019-11-08

(65)【公開番号】P2021019174

(43)【公開日】2021-02-15

【審査請求日】2022-09-08

(31)【優先権主張番号】10-2019-0088300

(32)【優先日】2019-07-22

(33)【優先権主張国・地域又は機関】KR

(73)【特許権者】

【識別番号】594023722

【氏名又は名称】サムソン エレクトロ－メカニックス カンパニーリミテッド．

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】チャ、キョン ジン

(72)【発明者】

【氏名】オー、ヒュン スー

(72)【発明者】

【氏名】シン、ウー チュル

(72)【発明者】

【氏名】ジャン、ヘ ジ

【審査官】田中 晃洋

(56)【参考文献】

【文献】特開２０１９－０８７５６８（ＪＰ，Ａ）

【文献】特開２０１８－０５６５４３（ＪＰ，Ａ）

【文献】特開２００７－１５８２６６（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１８／００９０２７３（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｇ ４／３０

(57)【特許請求の範囲】

【請求項1】

誘電体層を含むセラミック本体と、
前記セラミック本体の内部に配置され、前記誘電体層を間に挟んで互いに対向するように配置される第１及び第２内部電極と、を含み、
前記誘電体層の平均厚さをｔｄ、前記第１及び第２内部電極の平均厚さをｔｅ、いずれか一層の内部電極の所定の領域における各位置別の厚さの標準偏差をσｔｅとすると、前記誘電体層の厚さに対する前記内部電極の位置別の厚さの標準偏差の割合（σｔｅ／ｔｄ）が０．１２≦σｔｅ／ｔｄ≦０．２１を満たし、
前記第１及び第２内部電極の位置別の厚さの標準偏差は、１０ｎｍ以下の間隔で少なくとも１０個以上の位置における各内部電極の厚さの標準偏差である
積層セラミック電子部品。

【請求項2】

前記誘電体層ならびに第１及び第２内部電極の平均厚さは、前記セラミック本体の幅（Ｗ）方向の中央部で切断した長さ及び厚さ方向（Ｌ－Ｔ）の断面における平均厚さである、請求項１に記載の積層セラミック電子部品。

【請求項3】

前記第１及び第２内部電極の平均厚さは０．４１μｍ以下である、請求項１または２に記載の積層セラミック電子部品。

【請求項4】

前記誘電体層の平均厚さは０．４μｍ以下である、請求項１から３のいずれか一項に記載の積層セラミック電子部品。

【請求項5】

前記第１及び第２内部電極の位置別の厚さの標準偏差は、前記セラミック本体の長さ及び厚さ方向（Ｌ－Ｔ）の断面における１つの内部電極の２０μｍ×１４μｍの領域で測定される、請求項１から４のいずれか一項に記載の積層セラミック電子部品。

【請求項6】

セラミック粉末を含むセラミックグリーンシートを設ける段階と、
前記セラミックグリーンシート上に導電性金属粒子及び添加剤を含む導電性ペーストで内部電極パターンを形成する段階と、
前記内部電極パターンが形成されたセラミックグリーンシートを積層してセラミック積層体を形成する段階と、
前記セラミック積層体を焼成して誘電体層及び内部電極を含むセラミック本体を形成する段階と、を含み、
前記誘電体層の平均厚さをｔｄ、前記内部電極の平均厚さをｔｅ、いずれか一層の内部電極の所定の領域における各位置別の厚さの標準偏差をσｔｅとすると、前記誘電体層の厚さに対する前記内部電極の位置別の厚さの標準偏差の割合（σｔｅ／ｔｄ）が０．１２≦σｔｅ／ｔｄ≦０．２１を満たし、
前記内部電極の位置別の厚さの標準偏差は、１０ｎｍ以下の間隔で少なくとも１０個以上の位置における各内部電極の厚さの標準偏差である
積層セラミック電子部品の製造方法。

【請求項7】

前記誘電体層及び内部電極の平均厚さは、前記セラミック本体の幅（Ｗ）方向の中央部で切断した長さ及び厚さ方向（Ｌ－Ｔ）の断面における平均厚さである、請求項６に記載の積層セラミック電子部品の製造方法。

【請求項8】

前記内部電極の平均厚さは０．４１μｍ以下である、請求項６または７に記載の積層セラミック電子部品の製造方法。

【請求項9】

前記誘電体層の平均厚さは０．４μｍ以下である、請求項６から８のいずれか一項に記載の積層セラミック電子部品の製造方法。

【請求項10】

前記内部電極の位置別の厚さの標準偏差は、前記セラミック本体の長さ及び厚さ方向（Ｌ－Ｔ）の断面における１つの内部電極の２０μｍ×１４μｍの領域で測定される、請求項６から９のいずれか一項に記載の積層セラミック電子部品の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、積層セラミック電子部品に関するものであって、より具体的には、信頼性に優れた積層セラミック電子部品及びその製造方法に関するものである。

【背景技術】

【0002】

一般に、キャパシタ、インダクタ、圧電素子、バリスタ又はサーミスタなどのセラミック材料を用いる電子部品は、セラミック材料からなるセラミック本体と、セラミック本体の内部に形成された内部電極と、上記内部電極と接続されるように、セラミック本体の表面に配置された外部電極と、を備える。

【0003】

積層セラミック電子部品のうち積層セラミックキャパシタは、積層された複数の誘電体層と、一誘電体層を間に挟んで対向配置される内部電極と、上記内部電極に電気的に接続された外部電極と、を含む。

【0004】

積層セラミックキャパシタは、小型でありながらも高容量が保障され、実装が容易であるという利点により、コンピュータ、ＰＤＡ、携帯電話などの移動通信装置の部品として広く用いられている。

【0005】

最近、電気、電子機器産業の高性能化及び軽薄短小化に伴い、電子部品においても小型化、高性能化、及び高容量化が求められている。

【0006】

特に、小型化、高性能化、及び高容量化をすべて達成する方法としては、積層セラミックキャパシタの誘電体層及び内部電極層の厚さを薄くし、多くの数を積層する方法が挙げられ、現在、誘電体層の厚さは約０．６μｍのレベルまで到達した状態であり、継続して薄層化が進められている。

【0007】

そのため、内部電極と誘電体の界面接触率は高まっているものの、金属とセラミックが結合される領域は結合力が低く、剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）及びクラック（Ｃｒａｃｋ）に弱いという問題がある。

【0008】

上記剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）及びクラック（Ｃｒａｃｋ）は、積層セラミックキャパシタの耐湿信頼性の劣化につながるため、かかる問題を解決するためには、材料的或いは構造的に高信頼性を確保することができる新たな方法が必要な実情である。

【先行技術文献】

【特許文献】

【0009】

【文献】特開２００４－０７９９９４号公報

【発明の概要】

【発明が解決しようとする課題】

【0010】

本発明は、積層セラミック電子部品及びその製造方法に関するものであって、より具体的には、信頼性に優れた積層セラミック電子部品及びその製造方法に関するものである。

【課題を解決するための手段】

【0011】

本発明の一実施形態は、誘電体層を含むセラミック本体と、上記セラミック本体の内部に配置され、上記誘電体層を間に挟んで互いに対向するように配置される第１及び第２内部電極と、を含み、上記誘電体層の平均厚さをｔｄ、上記第１及び第２内部電極の平均厚さをｔｅ、いずれか一層の内部電極の所定の領域における各位置別の厚さの標準偏差をσｔｅとすると、上記誘電体層の厚さに対する上記内部電極の位置別の厚さの標準偏差の割合（σｔｅ／ｔｄ）が０．１２≦σｔｅ／ｔｄ≦０．２１を満たす積層セラミック電子部品を提供する。

【0012】

本発明の他の実施形態は、セラミック粉末を含むセラミックグリーンシートを設ける段階と、上記セラミックグリーンシート上に導電性金属粒子及び添加剤を含む導電性ペーストで内部電極パターンを形成する段階と、上記内部電極パターンが形成されたセラミックグリーンシートを積層してセラミック積層体を形成する段階と、上記セラミック積層体を焼成して誘電体層及び内部電極を含むセラミック本体を形成する段階と、を含み、上記誘電体層の平均厚さをｔｄ、上記内部電極の平均厚さをｔｅ、いずれか一層の内部電極の所定の領域における各位置別の厚さの標準偏差をσｔｅとすると、上記誘電体層の厚さに対する上記内部電極の位置別の厚さの標準偏差の割合（σｔｅ／ｔｄ）が０．１２≦σｔｅ／ｔｄ≦０．２１を満たす積層セラミック電子部品の製造方法を提供する。

【発明の効果】

【0013】

本発明の一実施形態によると、誘電体層の厚さに対する内部電極の位置別の厚さの標準偏差の割合（σｔｅ／ｔｄ）を調節することにより、チップ強度の増加を介して耐湿信頼性を改善させるとともに、耐電圧特性に優れた積層セラミック電子部品を実現することができる。

【図面の簡単な説明】

【0014】

【図1】本発明の一実施形態による積層セラミックキャパシタを示す概略的な斜視図である。

【図2】図１のＩ－Ｉ'線に沿った積層セラミックキャパシタを示す概略的な断面図である。

【図3】図２のＡ領域の拡大図である。

【図4】図３のＢ領域の拡大図である。

【発明を実施するための形態】

【0015】

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（又は強調表示や簡略化表示）がされることがあり、図面上の同一の符号で示される要素は同一の要素である。

【0016】

本発明の一実施形態は、セラミック電子部品に関するものであって、セラミック材料を用いる電子部品としては、キャパシタ、インダクタ、圧電体素子、バリスタ、又はサーミスタなどが挙げられる。以下では、セラミック電子部品の一例として積層セラミックキャパシタについて説明する。

【0017】

図１は本発明の一実施形態による積層セラミックキャパシタを示す概略的な斜視図であり、図２は図１のＩ－Ｉ'線に沿った積層セラミックキャパシタを示す概略的な断面図であり、図３は図２のＡ領域の拡大図であり、図４は図３のＢ領域の拡大図である。

【0018】

図１～図４を参照すると、本発明の一実施形態による積層セラミックキャパシタは、セラミック本体１１０と、上記セラミック本体の内部に形成された内部電極１２１、１２２と、上記セラミック本体１１０の外側に形成される外部電極１３１、１３２と、を含むことができる。

【0019】

本発明の一実施形態において、積層セラミックキャパシタの「長さ方向」は図１の「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義することができる。上記「厚さ方向」は、誘電体層を積み上げる方向、すなわち、「積層方向」と同一の概念で用いることができる。

【0020】

上記セラミック本体１１０の形状は特に制限されないが、本発明の一実施形態によると、六面体状を有することができる。

【0021】

上記セラミック本体１１０は、複数の誘電体層１１１が積層されて形成されたものであってもよい。

【0022】

上記セラミック本体１１０を構成する複数の誘電体層１１１は、焼結された状態であって、隣接する誘電体層同士の境界は確認できないほど一体化することができる。

【0023】

上記誘電体層１１１は、セラミック粉末を含むセラミックグリーンシートの焼結によって形成されることができる。

【0024】

上記セラミック粉末は、当業界において一般に用いられるものであれば特に制限されない。

【0025】

これに制限されるものではないが、例えば、ＢａＴｉＯ_３系セラミック粉末を含むことができる。

【0026】

上記ＢａＴｉＯ_３系セラミック粉末としては、これに制限されるものではないが、例えば、ＢａＴｉＯ_３にＣａ、Ｚｒなどが一部固溶された（Ｂａ_１－ｘＣａ_ｘ）ＴｉＯ_３、Ｂａ（Ｔｉ_１－ｙＣａ_ｙ）Ｏ_３、（Ｂａ_１－ｘＣａ_ｘ）（Ｔｉ_１－ｙＺｒ_ｙ）Ｏ_３又はＢａ（Ｔｉ_１－ｙＺｒ_ｙ）Ｏ_３などが挙げられる。

【0027】

また、上記セラミックグリーンシートは、上記セラミック粉末とともに、遷移金属、希土類元素、Ｍｇ、Ａｌなどを含むことができる。

【0028】

上記一誘電体層１１１の厚さは、積層セラミックキャパシタの容量設計に合わせて適切に変更することができる。

【0029】

これに制限されるものではないが、例えば、焼結後、隣接する２つの内部電極層間に形成された誘電体層１１１の厚さは０．４μｍ以下であってもよい。

【0030】

本発明の一実施形態において、上記誘電体層１１１の厚さは平均厚さを意味することができる。

【0031】

上記誘電体層１１１の平均厚さは、上記セラミック本体１１０の幅（Ｗ）方向の中央部で切断した長さ及び厚さ方向（Ｌ－Ｔ）の断面における平均厚さである。

【0032】

上記誘電体層１１１の平均厚さは、図２に示すように、セラミック本体１１０の長さ方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンして測定することができる。

【0033】

例えば、図２に示すように、セラミック本体１１０の幅（Ｗ）方向の中央部で切断した長さ及び厚さ方向（Ｌ－Ｔ）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出された任意の誘電体層に対して、長さ方向に等間隔である３０個の地点でその厚さを測定し、平均値を測定することができる。

【0034】

上記等間隔である３０個の地点は、内部電極１２１、１２２が重なる領域を意味する容量形成部で測定されることができる。

【0035】

また、かかる平均値の測定を１０個以上の誘電体層に拡張して平均値を測定すると、誘電体層の平均厚さをさらに一般化することができる。

【0036】

上記セラミック本体１１０の内部には、内部電極１２１、１２２が配置されることができる。

【0037】

上記内部電極１２１、１２２は、セラミックグリーンシート上に形成されて積層され、焼結によって一誘電体層を間に挟んで上記セラミック本体１１０の内部に形成されることができる。

【0038】

上記内部電極は、互いに異なる極性を有する第１内部電極１２１及び第２内部電極１２２を一対にすることができ、誘電体層の積層方向に沿って対向配置されることができる。

【0039】

図２に示すように、第１及び第２内部電極１２１、１２２の末端は、セラミック本体１１０の長さ方向の一面に交互に露出することができる。

【0040】

また、図示されていないが、本発明の一実施形態によると、第１及び第２内部電極は、リード部を有し、リード部を介してセラミック本体の同一面に露出することができる。又は、第１及び第２内部電極は、リード部を有し、リード部を介してセラミック本体の１つ以上の面に露出することができる。

【0041】

上記第１及び第２内部電極１２１、１２２の厚さは、特に制限されるものではないが、例えば、０．４１μｍ以下であってもよい。

【0042】

本発明の一実施形態によると、内部電極が形成された誘電体層は、２００層以上積層することができる。

【0043】

本発明の一実施形態によると、第１及び第２内部電極１２１、１２２の厚さが０．４１μｍ以下の場合には耐湿信頼性を改善させ、薄膜の内部電極の場合にも耐電圧特性に優れた特徴的構成を提示する。これに対し、第１及び第２内部電極１２１、１２２の厚さが０．４１μｍを超えると、本発明の特徴的構成を適用しなくても、容量の問題及び信頼性の低下の問題が発生しない。

【0044】

すなわち、後述する本発明の特徴的構成は、第１及び第２内部電極１２１、１２２の厚さが０．４１μｍ以下の場合に信頼性を向上させるために適用することができるものである。

【0045】

上記第１及び第２内部電極１２１、１２２の平均厚さは、上記セラミック本体１１０の幅（Ｗ）方向の中央部で切断した長さ及び厚さ方向（Ｌ－Ｔ）の断面における平均厚さである。

【0046】

本発明の一実施形態によると、セラミック本体１１０の外側には、外部電極１３１、１３２が形成されることができ、上記外部電極１３１、１３２は、内部電極１２１、１２２と電気的に連結されることができる。

【0047】

より具体的には、上記セラミック本体１１０の一面に露出する第１内部電極１２１と電気的に連結された第１外部電極１３１と、上記セラミック本体１１０の他面に露出する第２内部電極１２２と電気的に連結された第２外部電極１３２とで構成されることができる。

【0048】

また、セラミック本体に露出する第１及び第２内部電極と連結されるために、複数の外部電極が形成されることができる。

【0049】

上記外部電極１３１、１３２は、金属粉末を含む導電性ペーストで形成されることができる。

【0050】

上記導電性ペーストに含まれる金属粉末は、特に制限されないが、例えば、Ｎｉ、Ｃｕ、又はこれらの合金を用いることができる。

【0051】

上記外部電極１３１、１３２の厚さは、用途などに応じて適宜決定することができるが、例えば、１０～５０μｍ程度であってもよい。

【0052】

図３及び図４を参照すると、本発明の一実施形態による積層セラミック電子部品において、上記誘電体層１１１の平均厚さをｔｄ、上記第１及び第２内部電極１２１、１２２の平均厚さをｔｅ、いずれか一層の内部電極１２１又は１２２の所定の領域における各位置別の厚さの標準偏差をσｔｅとすると、上記誘電体層１１１の厚さに対する上記内部電極１２１又は１２２の位置別の厚さの標準偏差の割合（σｔｅ／ｔｄ）は０．１２≦σｔｅ／ｔｄ≦０．２１を満たす。

【0053】

最近、高容量、高積層の積層セラミックキャパシタにおいて発生する耐湿信頼性の劣化は大部分、内部電極と誘電体の界面における、金属とセラミックの結合力の弱化による剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）及びクラック（Ｃｒａｃｋ）が主な原因である。

【0054】

上記積層セラミックキャパシタの耐湿信頼性の劣化の問題を解決するためには、内部電極と誘電体の界面結合力を増加させる方法が必要であり、このために、界面接合面積を増加させた場合、かかる耐湿信頼性の劣化の問題を解決することができる。

【0055】

また、上記内部電極と誘電体の界面接合面積を増加させる方法としては、内部電極の粗さを微細に調節することにより可能となる。

【0056】

しかし、内部電極の粗さプロファイル（Ｐｒｏｆｉｌｅ）を過度に調節する場合には、積層セラミックキャパシタの耐電圧特性が低下するという副効果が発生することがあるため、耐湿信頼性を向上させるとともに、耐電圧を向上させることができる内部電極の粗さを適切に調節する必要がある。

【0057】

本発明の一実施形態によると、上記誘電体層１１１の厚さに対する上記内部電極１２１又は１２２の位置別の厚さの標準偏差の割合（σｔｅ／ｔｄ）が０．１２≦σｔｅ／ｔｄ≦０．２１を満たすように調節することにより、チップ強度の増加を介して耐湿信頼性を改善させ、耐電圧特性に優れた積層セラミック電子部品を実現することができる。

【0058】

上記誘電体層１１１の厚さに対する上記内部電極１２１又は１２２の位置別の厚さの標準偏差の割合（σｔｅ／ｔｄ）が０．１２未満の場合には、耐電圧特性には優れているが、チップの強度が低下し、耐湿信頼性の劣化が問題になる可能性がある。

【0059】

一方、上記誘電体層１１１の厚さに対する上記内部電極１２１又は１２２の位置別の厚さの標準偏差の割合（σｔｅ／ｔｄ）が０．２１を超えると、チップ強度が高いため耐湿信頼性は問題にならないが、耐電圧特性が低下し、信頼性が問題になる可能性がある。

【0060】

上記内部電極１２１又は１２２の位置別の厚さの標準偏差は、上記セラミック本体１１０の長さ及び厚さ方向（Ｌ－Ｔ）の断面における１つの内部電極１２１又は１２２の２０μｍ×１４μｍの領域で測定され、１０ｎｍ以下の間隔で少なくとも１０個以上の位置における各内部電極の厚さの標準偏差であることができる。

【0061】

具体的には、上記内部電極１２１又は１２２の位置別の厚さの標準偏差（σｔｅ）は、図２に示すように、セラミック本体１１０の長さ方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンして測定することができる。

【0062】

例えば、図２に示すように、セラミック本体１１０の幅（Ｗ）方向の中央部で切断した長さ及び厚さ方向（Ｌ－Ｔ）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから図３及び図４に示すように抽出された１つの内部電極１２１に対して、長さ方向に等間隔である１０個の地点でその厚さｔ_１～ｔ_１０を測定し、平均値を計算することができる。

【0063】

上記等間隔は、１０ｎｍ以下の間隔ｄで１０個の地点においてその厚さｔ_１～ｔ_１０を測定し、内部電極１２１、１２２が重なる領域を意味する容量形成部で測定されることができる。

【0064】

本発明の一実施形態では、１つの内部電極１２１に対して、上記等間隔ｄは１０ｎｍ、１０個の地点で厚さｔ_１～ｔ_１０を測定したが、これに制限されるものではなく、上記等間隔は１０ｎｍ以下、１０個以上の地点で内部電極の各位置別の厚さを測定することができる。

【0065】

次に、上記内部電極１２１又は１２２の位置別の厚さの標準偏差（σｔｅ）を求めるために、上記いずれかの内部電極１２１の１０個の地点で測定された各厚さｔ_１～ｔ_１０及び上記内部電極の厚さの平均値ｔ_ｅを減算した後、二乗し、この値の平均値を計算することにより分散を求めることができる。

【0066】

最後に、上記分散値を二乗することにより、上記いずれかの内部電極１２１の１０個の地点で測定された位置別の厚さｔ_１～ｔ_１０の標準偏差（σｔｅ）を計算することができる。

【0067】

上記内部電極１２１又は１２２の位置別の厚さｔ_１～ｔ_１０の標準偏差（σｔｅ）は、上記のように、内部電極の位置別のそれぞれの厚さが内部電極の平均厚さと外れた程度を示す指標であって、いわゆる、中心線平均粗さであるＲａとは差がある。

【0068】

すなわち、中心線平均粗さであるＲａは、内部電極の一側界面の実際の形状から、仮想の中心線をもとに、表面粗さ分の面積差の合計を所定の長さで割った値であって、上記本発明の一実施形態による内部電極の位置別の厚さの標準偏差とはその定義が異なり、測定された値においても差がある。

【0069】

本発明の一実施形態によると、内部電極の位置別の厚さの標準偏差を適切に調節することにより、耐湿信頼性の劣化を防止するとともに、耐電圧特性を向上させることができる。

【0070】

すなわち、内部電極の粗さを微細に調節することにより、上記内部電極と誘電体の界面接合面積を増加させるとともに、内部電極の粗さを過度に大きくすることなく、積層セラミックキャパシタの耐電圧特性を向上させることができる。

【0071】

本発明の一実施形態による積層セラミックキャパシタ１００は、超小型高容量製品であって、上記誘電体層１１１の厚さは０．４μｍ以下であり、上記第１及び第２内部電極１２１、１２２の厚さは０．４１μｍ以下であることを特徴とするが、必ずしもこれに制限されるものではない。

【0072】

すなわち、本発明の一実施形態による積層セラミックキャパシタ１００は、超小型高容量製品であるため、誘電体層１１１ならびに第１及び第２内部電極１２１、１２２の厚さは、従来製品に比べて薄い薄膜で構成されており、このように、薄膜の誘電体層及び内部電極が適用された製品の場合には、内部電極の焼成過程で発生する厚さ方向の収縮による信頼性の低下の問題が重要な問題である。

【0073】

つまり、従来の積層セラミックキャパシタの場合には、本発明の一実施形態による積層セラミックキャパシタが含まれる誘電体層及び内部電極よりも比較的厚い厚さを有するため、内部電極の焼成過程で発生する厚さ方向の収縮による信頼性の低下が大きく問題にならなかった。

【0074】

しかし、本発明の一実施形態のように薄膜の誘電体層及び内部電極が適用される製品では、信頼性向上のために、内部電極と誘電体層の界面結合力に対する制御が必要となる。

【0075】

内部電極と誘電体層の界面結合力を高めるためには、内部電極と誘電体の界面接合面積を増加させる方法が必要であり、接合面積を増加させる方法としては、内部電極の粗さを微細に調節することにより可能となる。

【0076】

しかし、内部電極の粗さプロファイル（Ｐｒｏｆｉｌｅ）を過度に調節する場合には、積層セラミックキャパシタの耐電圧特性が低下するという副効果が発生することがあるため、耐湿信頼性を向上させるとともに、耐電圧を向上させることができるよう、内部電極の粗さを適切に調節する必要がある。

【0077】

したがって、焼成後の誘電体層１１１の厚さが０．４μｍ以下であり、第１及び第２内部電極１２１、１２２の厚さが０．４１μｍ以下の薄膜の誘電体層及び内部電極が適用される製品では、内部電極の粗さを適切に調節する必要がある。

【0078】

すなわち、本発明の一実施形態では、上記誘電体層１１１の厚さに対する上記内部電極１２１又は１２２の位置別の厚さの標準偏差の割合（σｔｅ／ｔｄ）が０．１２≦σｔｅ／ｔｄ≦０．２１を満たすように調節することにより、焼成後の誘電体層１１１の厚さが０．４μｍ以下であり、第１及び第２内部電極１２１、１２２の厚さが０．４１μｍ以下の薄膜の場合にも、チップ強度の増加を介して耐湿信頼性を向上させるとともに、耐電圧特性に優れた積層セラミック電子部品を実現することができる。

【0079】

但し、上記薄膜とは、誘電体層１１１ならびに第１及び第２内部電極１２１、１２２の厚さがそれぞれ０．４μｍ及び０．４１μｍ以下であることを意味するものではなく、従来の製品よりも薄い厚さの誘電体層及び内部電極を含む概念として理解することができる。

【0080】

以下では、上記本発明の特徴部を実現するための積層セラミックキャパシタの製造方法についてより詳細に説明する。

【0081】

本発明の一実施形態による積層セラミック電子部品の製造方法は、セラミック粉末を含むセラミックグリーンシートを設ける段階と、上記セラミックグリーンシート上に導電性金属粒子及び添加剤を含む導電性ペーストで内部電極パターンを形成する段階と、上記内部電極パターンが形成されたセラミックグリーンシートを積層してセラミック積層体を形成する段階と、上記セラミック積層体を焼成して誘電体層及び内部電極を含むセラミック本体を形成する段階と、を含み、上記誘電体層の厚さに対する上記内部電極の位置別の厚さの標準偏差の割合（σｔｅ／ｔｄ）が０．１２≦σｔｅ／ｔｄ≦０．２１を満たす。

【0082】

本発明の一実施形態において、複数のセラミックグリーンシートが設けられることができる。

【0083】

上記セラミックグリーンシートは、セラミック粉末、バインダー、溶剤などを混合してスラリーを製造し、上記スラリーをドクターブレード法で数μｍの厚さを有するシート（ｓｈｅｅｔ）型で製作することができる。上記セラミックグリーンシートは、その後、焼結され、図２に示すように一誘電体層１１１を形成することができる。

【0084】

上記セラミックグリーンシートの厚さは０．６μｍ以下であることができ、これによって焼成後の誘電体層の厚さは０．４μｍ以下であることができる。

【0085】

次に、上記セラミックグリーンシート上に内部電極用導電性ペーストを塗布して内部電極パターンを形成することができる。上記内部電極パターンは、スクリーン印刷法又はグラビア印刷法により形成することができる。

【0086】

上記内部電極用導電性ペーストは、導電性金属及び添加剤を含み、上記添加剤は、卑金属及び金属酸化物のいずれか１つ以上であってもよい。

【0087】

上記導電性金属はニッケルを含むことができる。上記添加剤は、金属酸化物としてチタン酸バリウム又はチタン酸ストロンチウムを含むことができる。

【0088】

上記内部電極パターンの厚さは０．５μｍ以下であってもよく、これによって焼成後の内部電極の厚さは０．４１μｍ以下であってもよい。

【0089】

その後、上記内部電極パターンが形成されたセラミックグリーンシートを積層し、積層方向から加圧して圧着させることができる。これにより、内部電極パターンが形成されたセラミック積層体を製造することができる。

【0090】

次に、セラミック積層体を１つのキャパシタに対応する領域ごとに切断してチップ化することができる。

【0091】

この際、内部電極パターンの一端が側面に交互に露出するように切断することができる。

【0092】

その後、チップ化した積層体を焼成して誘電体層及び内部電極を含むセラミック本体を製造することができる。

【0093】

上記焼成工程は還元雰囲気で行うことができる。また、焼成工程は、昇温速度を調節して行うことができ、これに制限されるものではないが、上記昇温速度は７００℃以下において３０℃／６０ｓ～５０℃／６０ｓであってもよい。

【0094】

本発明の一実施形態によると、上記誘電体層の厚さに対する上記内部電極の位置別の厚さの標準偏差の割合（σｔｅ／ｔｄ）が０．１２≦σｔｅ／ｔｄ≦０．２１を満たすように調節することにより、チップ強度の増加を介して耐湿信頼性を改善させるとともに、耐電圧特性に優れた積層セラミック電子部品を実現することができる。

【0095】

次に、セラミック本体の側面を覆い、且つセラミック本体の側面に露出した内部電極と電気的に連結されるように外部電極を形成することができる。その後、外部電極の表面にニッケル、スズなどのめっき層を形成することができる。

【0096】

以下では、実施例及び比較例を参照して、本発明について詳細に説明する。

【0097】

実施例及び比較例による積層セラミックキャパシタは、以下のような方法によって設けられた。

【0098】

チタン酸バリウム粉末、有機溶媒としてのエタノール、バインダーとしてのポリビニルブチラールを混合し、これをボールミルしてセラミックスラリーを製造し、これを用いてセラミックグリーンシートを製造した。

【0099】

セラミックグリーンシート上に、ニッケルを含有する内部電極用導電性ペーストを印刷して内部電極を形成し、これを積層したグリーン積層体を８５℃で１，０００ｋｇｆ／ｃｍ^２の圧力で等圧圧縮成形（ｉｓｏｓｔａｔｉｃ ｐｒｅｓｓｉｎｇ）した。

【0100】

圧着されたグリーン積層体を切断してグリーンチップを製造し、切断されたグリーンチップを大気雰囲気下において２３０℃で６０時間維持する脱バインダー工程を経た後、グリーンチップを１０００℃で焼結して焼結チップを製造した。焼結は、還元雰囲気下で行い、内部電極の酸化を防止し、還元雰囲気はＮｉ／ＮｉＯ平衡酸素分圧よりも低い１０^－１１～１０^－１０ａｔｍとなるようにした。

【0101】

焼結チップの外部に銅粉末及びガラス粉末を含む外部電極用ペーストを用いて外部電極を形成し、外部電極上に電気めっきを介してニッケルめっき層及びスズめっき層を形成した。

【0102】

上記方法により、０６０３サイズの積層セラミックキャパシタを製造した。０６０３サイズは、長さ及び幅がそれぞれ０．６μｍ±０．１μｍ、０．３μｍ±０．１μｍであることができる。上記積層セラミックキャパシタに対して、以下のように特性を評価した。

【0103】

下記表１は、本発明の一実施形態に応じて、内部電極パターンの厚さ方向に導電性金属粒子の平均数による電極連結性及びこれによる判断結果を比較して示したものである。

【0104】

【表1】

［評価］
×：不良、○：良好、◎：非常に良好
＊：比較例

【0105】

上記表１を参照すると、サンプル１は、上記誘電体層１１１の厚さに対する上記内部電極１２１又は１２２の位置別の厚さの標準偏差の割合（σｔｅ／ｔｄ）が０．１２未満の場合であって、耐電圧特性に優れるものの、チップ強度が低下し、耐湿信頼性の劣化が問題になる可能性がある。

【0106】

一方、サンプル６は、上記誘電体層１１１の厚さに対する上記内部電極１２１又は１２２の位置別の厚さの標準偏差の割合（σｔｅ／ｔｄ）が０．２１を超える場合であって、チップ強度が高いため耐湿信頼性の問題はないが、耐電圧特性が低下し、信頼性が問題になる可能性がある。

【0107】

一方、サンプル２～５は、本発明の数値範囲を満たす場合であって、誘電体層の厚さに対する内部電極の位置別の厚さの標準偏差の割合（σｔｅ／ｔｄ）が０．１２≦σｔｅ／ｔｄ≦０．２１を満たすように調節することにより、チップ強度の増加を介して耐湿信頼性を改善させるとともに、耐電圧特性に優れた積層セラミック電子部品を実現することができる。

【0108】

以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

【符号の説明】

【0109】

１１０ セラミック本体
１１１ 誘電体層
１２１、１２２ 内部電極
１３１、１３２ 外部電極

【図1】

【図2】

【図3】

【図4】