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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-03-25
(45)【発行日】2024-04-02
(54)【発明の名称】複合電子部品及びその実装基板
(51)【国際特許分類】
H01G 4/40 20060101AFI20240326BHJP
H01G 2/06 20060101ALI20240326BHJP
H01G 4/30 20060101ALI20240326BHJP
【ＦＩ】
H01G4/40 A
H01G2/06 500
H01G4/30 201C
H01G4/30 513
【請求項の数】
12
(21)【出願番号】P 2018109049
(22)【出願日】2018-06-06
(65)【公開番号】P2019047109
(43)【公開日】2019-03-22
【審査請求日】2021-03-24
【審判番号】
【審判請求日】2022-12-07
(31)【優先権主張番号】10-2017-0109472
(32)【優先日】2017-08-29
(33)【優先権主張国・地域又は機関】KR
(73)【特許権者】
【識別番号】594023722
【氏名又は名称】サムソン エレクトロ－メカニックス カンパニーリミテッド．
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】ソン、スー ホワン
(72)【発明者】
【氏名】キム、ジョング ダック
(72)【発明者】
【氏名】ジョン、デ ヘオン
(72)【発明者】
【氏名】キム、ホ ヨーン
【合議体】
【審判長】岩間 直純
【審判官】畑中 博幸
【審判官】山本 章裕
(56)【参考文献】
【文献】中国特許出願公開第１０４８１０１５２（ＣＮ，Ａ）
【文献】特開２０１２－０４３９４７（ＪＰ，Ａ）
【文献】特開２０１４－１８７３１５（ＪＰ，Ａ）
【文献】実開昭６２－１２４８３５（ＪＰ，Ｕ）
【文献】特開２０１５－０５０４５３（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
H01G 2/06
H01G 4/30
H01G 4/40
(57)【特許請求の範囲】
【請求項1】
複数の誘電体層を有し、前記誘電体層を間に挟んで互いに対向するように配置される内部電極が積層された第１セラミック本体、及び前記第１セラミック本体の両端部に配置された第１及び第２外部電極を含む積層セラミックキャパシタと、前記積層セラミックキャパシタの下部に配置され、第２セラミック本体、及び前記第２セラミック本体の両端部に配置され、且つ前記第１及び第２外部電極と接続された第１及び第２端子電極を含むセラミックチップと、が結合した複合体を含み、前記第２セラミック本体内には複数の電極が配置され、
前記第２セラミック本体内に配置された前記複数の電極は前記複合体の実装面に隣接して配置され、
前記複数の電極は、前記第１端子電極と接続された第１電極と、前記第２端子電極と接続された第２電極とで構成され、
前記第１電極及び前記第２電極が交互に配置され、
前記セラミックチップは、前記第１電極を貫通して前記第１端子電極における前記第２セラミック本体の上下面に配置された部分を互いに接続する第１ビア電極と、前記第２電極を貫通して前記第２端子電極における前記第２セラミック本体の上下面に配置された部分を互いに接続する第２ビア電極と、をさらに含む、複合電子部品。
【請求項2】
前記第２セラミック本体は常誘電体材料を含む、請求項１に記載の複合電子部品。
【請求項3】
前記第１セラミック本体内の前記内部電極は前記複合体の実装面に対して垂直に積層される、請求項１または２に記載の複合電子部品。
【請求項4】
前記積層セラミックキャパシタと前記セラミックチップは前記第１外部電極及び第２外部電極の下面に塗布された導電性接着剤によって結合する、請求項１から３のいずれか一項に記載の複合電子部品。
【請求項5】
前記積層セラミックキャパシタと前記セラミックチップは前記セラミックチップの接着面全体に塗布された導電性接着剤によって結合する、請求項１から４のいずれか一項に記載の複合電子部品。
【請求項6】
前記セラミックチップの長さは前記積層セラミックキャパシタの長さよりも長い、請求項１から５のいずれか一項に記載の複合電子部品。
【請求項7】
前記セラミックチップの幅は前記積層セラミックキャパシタの幅よりも大きい、請求項６に記載の複合電子部品。
【請求項8】
前記セラミックチップの長さは前記積層セラミックキャパシタの長さよりも短い、請求項１から５のいずれか一項に記載の複合電子部品。
【請求項9】
前記セラミックチップの長さは前記積層セラミックキャパシタの長さよりも短く、前記セラミックチップの幅は前記積層セラミックキャパシタの幅よりも小さい、請求項１から５のいずれか一項に記載の複合電子部品。
【請求項10】
上部に複数の電極パッドを有するプリント回路基板と、前記プリント回路基板上に設置された前記請求項１の複合電子部品と、
前記電極パッドと前記複合電子部品を接続する半田と、を含む、複合電子部品の実装基板。
【請求項11】
前記第２セラミック本体は常誘電体材料を含む、請求項１０に記載の複合電子部品の実装基板。
【請求項12】
前記第１セラミック本体内の前記内部電極は前記複合体の実装面に対して垂直に積層される、請求項１０または１１に記載の複合電子部品の実装基板。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、複合電子部品及びその実装基板に関するものである。
【背景技術】
【0002】
積層チップ電子部品の一つである積層セラミックキャパシタは、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピュータ、個人携帯端末（ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、及び携帯電話などの様々な電子製品のプリント回路基板に装着されて電気を充電又は放電させる役割を果たすチップ形態のコンデンサである。
【0003】
かかる積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ－Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、小型でありながら高容量が保障され、実装が容易であるという長所により、様々な電子機器の部品として用いることができる。
【0004】
上記積層セラミックキャパシタは、複数の誘電体層を有し、上記誘電体層間に互いに異なる極性の内部電極を配置し、これを交互に積層した構造を有することができる。
【0005】
かかる誘電体層は、圧電性及び電歪性を有するため、積層セラミックキャパシタに直流又は交流電圧が印加されると、上記内部電極間に圧電現象が生じて振動が発生する可能性がある。
【0006】
かかる振動は、積層セラミックキャパシタの外部電極を介して上記積層セラミックキャパシタが実装されたプリント回路基板に伝達されて、上記プリント回路基板全体が音響反射面となって雑音となる振動音を発生させるおそれがある。
【0007】
上記振動音は、人に不快感を与える２０～２０，０００Ｈｚ領域の可聴周波数に該当する。このように、人に不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）と言う。
【0008】
上記アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）は、最近の電子機器のスリム化及び小型化に伴い、プリント回路基板に加え、高電圧及びその電圧の変化が大きい環境で用いられるにつれて、かかるアコースティックノイズはユーザーが十分に認知できる。
【0009】
そこで、アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）を低減させた新規の製品に対する需要が発生し続けるのが実情である。
【0010】
一方、アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）を低減させるために、積層セラミックキャパシタの下面にプリント回路基板を配置して用いる複合電子部品に対する研究が行われた。
【0011】
しかし、この場合、アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）は低減させることができるが、交流電圧が印加される際に、電流経路（Ｐａｔｈ）が長くなるため、等価直列インダクタンス（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ、ＥＳＬ）が増加するという副効果が発生して問題となる。
【先行技術文献】
【特許文献】
【0012】
【文献】特許第５０１２６５８号公報
【発明の概要】
【発明が解決しようとする課題】
【0013】
本発明は、アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）を低減させるとともに、ＥＳＬを低減させることができる複合電子部品及びその実装基板を提供することを目的とする。
【課題を解決するための手段】
【0014】
本発明の一実施形態は、複数の誘電体層を有し、上記誘電体層を間に挟んで互いに対向するように配置される内部電極が積層された第１セラミック本体、及び上記第１セラミック本体の両端部に配置された第１及び第２外部電極を含む積層セラミックキャパシタと、上記積層セラミックキャパシタの下部に配置され、第２セラミック本体、及び上記第２セラミック本体の両端部に配置され、且つ第１及び第２外部電極と接続された第１及び第２端子電極を含むセラミックチップと、が結合した複合体を含み、上記第２セラミック本体内には、複数の電極が配置された複合電子部品を提供する。
【0015】
上記第２セラミック本体は常誘電体材料を含むことができる。
【0016】
本発明の他の実施形態は、上部に複数の電極パッドを有するプリント回路基板と、上記プリント回路基板上に設置された複合電子部品と、上記電極パッドと上記複合電子部品を接続する半田と、を含む複合電子部品の実装基板を提供する。
【発明の効果】
【0017】
本発明の一実施形態によると、積層セラミックキャパシタの圧電性による応力又は振動がセラミックチップによって緩和されて、プリント回路基板から発生するアコースティックノイズを低減させることができるという効果を奏する。
【0018】
これとともに、従来の積層セラミックキャパシタの下部にセラミックチップが配置された複合電子部品の場合は、ＥＳＬが増加するという副効果が発生するが、本発明の一実施形態によると、積層セラミックキャパシタの下部に配置されるセラミックチップの内部に電極を挿入することにより、電流経路（Ｐａｔｈ）が短縮されて、ＥＳＬが増加することなくアコースティックノイズを低減させることができる。
【0019】
また、セラミックチップの内部に電極を挿入し、且つ電極を貫通するビア電極を挿入することにより、電流経路（Ｐａｔｈ）をさらに短縮することができ、ＥＳＬをより低減させることができる。
【0020】
尚、積層セラミックキャパシタの内部電極は、実装面に対して垂直方向に積層され、圧電変位量が小さい長さ－幅方向の面がセラミックチップと接合して、積層セラミックキャパシタから発生する応力及び振動がセラミックチップに伝達されることを最小限に抑えることで、アコースティックノイズを低減させることができる。
【0021】
さらに、積層セラミックキャパシタとセラミックチップとの間に段差を形成することにより、積層セラミックキャパシタの厚さ方向に半田が形成されないように遮断することができるため、半田によるプリント回路基板への振動伝達を最小限に抑えることができる。
【図面の簡単な説明】
【0022】
【図1】本発明の第１実施形態による複合電子部品を概略的に示す斜視図である。
【図5】本発明の第４実施形態による複合電子部品を概略的に示す斜視図である。
【図8】本発明の第５実施形態による複合電子部品を概略的に示す斜視図である。
【図9】本発明の第６実施形態による複合電子部品を概略的に示す斜視図である。
【図10】本発明の第７実施形態による複合電子部品を概略的に示す斜視図である。
【発明を実施するための形態】
【0023】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（又は強調表示や簡略化表示）がされることがあり、図面上の同一の符号で示される要素は同一の要素である。
【0024】
【0025】
図１を参照すると、本発明の実施形態による複合電子部品において、「長さ方向」は「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」は、キャパシタの誘電体層を積み上げる方向、すなわち「積層方向」と同一の概念として用いることができる。
【0026】
一方、本発明の実施形態において、複合電子部品は、互いに対向する上面及び下面、上記上面と下面を接続する長さ方向の第１端面及び第２端面、幅方向の第３側面及び第４側面を有することができる。上記複合電子部品の形状に特に制限はないが、図面に示すように六面体形状であればよい。
【0027】
また、上記複合電子部品の長さ方向の第１端面及び第２端面、幅方向の第３側面及び第４側面は、後述するように、積層セラミックキャパシタ及びセラミックチップの長さ方向の第１端面及び第２端面、幅方向の第３側面及び第４側面と同一方向の面と定義する。
【0028】
一方、上記複合電子部品は、積層セラミックキャパシタとセラミックチップとが結合した形態であって、積層セラミックキャパシタの下部にセラミックチップが結合する場合、上記複合電子部品の上面は、上記積層セラミックキャパシタの上面と定義し、上記複合電子部品の下面は、上記セラミックチップの下面と定義する。
【0029】
図１及び図２を参照すると、本発明の第１実施形態による複合電子部品は、複数の誘電体層を有し、上記誘電体層を間に挟んで互いに対向するように配置される内部電極１２１、１２２が積層された第１セラミック本体１１０、及び上記第１セラミック本体１１０の両端部に配置された第１及び第２外部電極１３１、１３２を含む積層セラミックキャパシタ１００と、上記積層セラミックキャパシタ１００の下部に配置され、第２セラミック本体２１０、及び上記第２セラミック本体２１０の両端部に配置され、且つ第１及び第２外部電極１３１、１３２と接続された第１及び第２端子電極２３１、２３２を含むセラミックチップ２００と、が結合した複合体３００を含む。
【0030】
本発明の一実施形態によると、上記第２セラミック本体２１０内には、複数の電極２２１、２２２が配置される。
【0031】
従来、アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）を低減させるために、積層セラミックキャパシタの下面にプリント回路基板を配置して用いる複合電子部品に対する研究が行われた。
【0032】
しかし、このように積層セラミックキャパシタの下面にプリント回路基板を配置して用いる場合、アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）は低減させることができるが、交流電圧が印加されると、プリント回路基板の厚さだけ電流経路（Ｐａｔｈ）が長くなるため、等価直列インダクタンス（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ、ＥＳＬ）が増加する副効果が発生するという問題があった。
【0033】
本発明の一実施形態では、アコースティックノイズを低減させるために、積層セラミックキャパシタ１００の下部にセラミックチップ２００を配置し、且つ第２セラミック本体２１０内に複数の電極２２１、２２２を配置することにより、電流経路（Ｐａｔｈ）が短縮されて、ＥＳＬを増加することなくアコースティックノイズを低減させることができる。
【0034】
具体的には、上記複数の電極２２１、２２２は、セラミックチップ２００の第１端子電極２３１と接続された第１電極２２１と、第２端子電極２３２と接続された第２電極２２２とで構成されることができる。
【0035】
上記第２セラミック本体２１０内に配置される第１及び第２電極２２１、２２２の積層数は、特に制限されないが、第１及び第２電極２２１、２２２をそれぞれ１つずつ２つを最小個数にして適切な積層数で積層することができる。図２には、第１電極２２１が１つ、第２電極２２２が２つ示されているが、必ずしもこれに制限されるものではない。
【0036】
上記第１電極２２１は、第２セラミック本体２１０の一側面、具体的には、長さ方向の第１端面に露出して、第１端子電極２３１と接続され、上記第２電極２２２は、第２セラミック本体２１０の他側面、具体的には、長さ方向の第２端面に露出して、第２端子電極２３２と接続されることができる。
【0037】
上記セラミックチップ２００の第１及び第２端子電極２３１、２３２は、上記積層セラミックキャパシタ１００の第１及び第２外部電極１３１、１３２とそれぞれ接続される。
【0038】
従来では、交流電圧が印加されると、プリント回路基板の厚さだけ電流経路（Ｐａｔｈ）が長くなるため、等価直列インダクタンス（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ、ＥＳＬ）が増加するという問題があった。これに対し、本発明の一実施形態によると、電流経路（Ｐａｔｈ）がプリント回路基板の実装面に直接接し、且つ実装されるセラミックチップ２００の内部に配置された第１及び第２電極２２１、２２２に沿って形成されるため、従来の複合電子部品とは異なって、ＥＳＬが増加することなくアコースティックノイズを低減させることができる。
【0039】
以下では、上記複合体３００を構成する積層セラミックキャパシタ１００及びセラミックチップ２００について具体的に説明する。
【0040】
図２を参照すると、上記積層セラミックキャパシタ１００を構成する上記第１セラミック本体１１０は、複数の誘電体層１１１が積層されることで形成され、上記第１セラミック本体１１０の内部には、複数の内部電極１２１、１２２（順に第１及び第２内部電極）が誘電体層１１１を間に挟んで互いに分離されて配置されることができる。
【0041】
上記第１セラミック本体１１０を構成する複数の誘電体層１１１は、焼結された状態であって、隣接する誘電体層同士の境界は確認できないほど一体化されることができる。
【0042】
上記誘電体層１１１は、セラミック粉末、有機溶剤及び有機バインダーを含むセラミックグリーンシートの焼成によって形成されることができる。上記セラミック粉末は、高誘電率を有する物質であって、これに制限されるものではないが、チタン酸バリウム（ＢａＴｉＯ３）系材料、チタン酸ストロンチウム（ＳｒＴｉＯ３）系材料などを用いることができる。
【0043】
すなわち、上記第１セラミック本体１１０を構成する誘電体層１１１は、強誘電体材料を含むことができるが、必ずしもこれに制限されるものではない。
【0044】
一方、本発明の第１実施形態によると、上記内部電極は、上記複合体３００の長さ方向の第１端面に露出した第１内部電極１２１と、長さ方向の第２端面に露出した第２内部電極１２２と、を含むことができるが、必ずしもこれに制限されるものではない。
【0045】
上記第１及び第２内部電極１２１、１２２は、導電性金属を含む導電性ペーストによって形成されることができる。
【0046】
上記導電性金属は、これに制限されるものではないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、又はこれらの合金であることができる。
【0047】
上記誘電体層１１１を形成するセラミックグリーンシート上にスクリーン印刷法又はグラビア印刷法のような印刷法を介して導電性ペーストで第１及び第２内部電極１２１、１２２を印刷することができる。
【0048】
内部電極が印刷されたセラミックグリーンシートを交互に積層及び焼成して第１セラミック本体１１０を形成することができる。
【0049】
上記複数の第１及び第２内部電極１２１、１２２は、上記第１セラミック本体１１０の上面及び下面に対して水平に配置されることができる。
【0050】
一方、上記第１及び第２外部電極１３１、１３２は、導電性金属を含む導電性ペーストによって形成されることができる。上記導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、金（Ａｕ）、又はこれらの合金であることができるが、本発明はこれに限定されるものではない。
【0051】
また、上記第１及び第２外部電極１３１、１３２上にニッケル／錫（Ｎｉ／Ｓｎ）メッキ層がさらに配置されることができる。
【0052】
本発明の第１実施形態によると、上記積層セラミックキャパシタ１００の下部にセラミックチップ２００が結合して配置される。
【0053】
上記セラミックチップ２００は、バルク（Ｂｕｌｋ）型のセラミックで製作された第２セラミック本体２１０の両端部に上記第１及び第２外部電極１３１、１３２と接続された第１及び第２端子電極２３１、２３２が配置された形状を有する。
【0054】
一般に、積層セラミックキャパシタの振動がプリント回路基板に伝達されることを最小化するために、積層セラミックキャパシタとプリント回路基板との間に中間媒体を挿入する試みがあった。
【0055】
しかし、上記中間媒体は、一般にプリント回路基板の製作に使用される樹脂、すなわち、弾性を有する材料で製作されるため、積層セラミックキャパシタの振動を中間媒体が有する弾性により吸収する作用をする。
【0056】
一方、本発明の第１実施形態によると、上記セラミックチップ２００の第２セラミック本体２１０は、弾性変形しない堅固な材料のセラミックのみで製作されるため、プリント回路基板と積層セラミックキャパシタ１００を上記セラミックチップ２００により離隔させる。これにより、積層セラミックキャパシタ１００から発生した振動自体の伝達を遮断することができる。
【0057】
本発明の第１実施形態によると、上記第２セラミック本体２１０は、常誘電体材料を含むことができるが、必ずしもこれに制限されるものではない。
【0058】
上記常誘電体材料は、圧電特性がないため、上記積層セラミックキャパシタ１００から発生した振動自体の伝達を抑制することができる。これにより、上記常誘電体材料を含む第２セラミック本体２１０を含むセラミックチップ２００を、上記積層セラミックキャパシタ１００の下部に配置することで、アコースティックノイズを低減させることができる。
【0059】
また、セラミックチップ２００の第２セラミック本体２１０を、常誘電体材料を用いて製作する場合、第２セラミック本体２１０内に複数の電極２２１、２２２を配置することが容易であるため、従来の複合電子部品とは異なって、ＥＳＬが増加することなくアコースティックノイズを低減させることができる複合電子部品を実現することができる。
【0060】
すなわち、従来のように、中間媒体として一般に基板の製作に用いられる樹脂やアルミナ（Ａｌ２Ｏ３）などを使用する場合は、内部に電極を挿入することが難しく、本発明の構造を実現することが容易ではなかった。
【0061】
上記常誘電体材料は、常誘電性を示す物質であれば特に制限されず、例えば、（Ｃａ１－ｘＳｒｘ）（Ｚｒ１－ｙＴｉｙ）Ｏ３、Ｃａ（Ｚｒ１－ｙＴｉｙ）Ｏ３、Ｓｒ（Ｚｒ１－ｙＴｉｙ）Ｏ３、（Ｃａ１－ｘＳｒｘ）ＺｒＯ３、及び（Ｃａ１－ｘＳｒｘ）ＴｉＯ３で表示される物質であることができる。
【0062】
本発明の他の実施形態によると、上記第２セラミック本体２１０を構成するセラミックは、上記積層セラミックキャパシタ１００を構成する上記第１セラミック本体１１０が含むセラミックと同一の材料であることができる。
【0063】
すなわち、上記第２セラミック本体２１０を構成するセラミックは、高誘電率を有する物質であって、これに制限されるものではないが、チタン酸バリウム（ＢａＴｉＯ３）系材料、チタン酸ストロンチウム（ＳｒＴｉＯ３）系材料などを用いることができる。
【0064】
つまり、上記第２セラミック本体２１０は、強誘電体材料を含むことができる。
【0065】
上記第２セラミック本体２１０を構成するセラミックが第１セラミック本体１１０を構成するセラミックである強誘電体材料と同一である場合、セラミックチップ２００は圧電特性を有することができるが、積層セラミックキャパシタ１００から発生した振動の位相が、セラミックチップ２００から発生した振動の位相と異なるため、アコースティックノイズを低減させることができる。
【0066】
すなわち、積層セラミックキャパシタ１００から発生した振動がセラミックチップ２００に伝達される過程で、圧電振動の位相が異なるようになって、振動の相殺効果が生じる。これにより、アコースティックノイズを低減させることができる。
【0067】
また、セラミックチップ２００を、積層セラミックキャパシタ１００の第１セラミック本体１１０を構成する誘電体材料と同一の材料を用いて製作する場合、第２セラミック本体２１０内に複数の電極２２１、２２２を配置することが容易となるため、従来の複合電子部品とは異なって、ＥＳＬを増加することなくアコースティックノイズを低減させることができる複合電子部品を実現することができる。
【0068】
一方、上記第２セラミック本体２１０内に配置される複数の電極２２１、２２２、すなわち、第１電極２２１及び第２電極２２２は、第２セラミック本体２１０の長さ方向の第１端面及び第２端面にそれぞれ露出することができる。
【0069】
上記第１電極２２１及び第２電極２２２は、導電性金属を含む導電性ペーストによって形成されることができる。
【0070】
上記導電性金属は、これに制限されるものではないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、又はこれらの合金であることができる。
【0071】
上記第１電極２２１及び第２電極２２２を上記第２セラミック本体２１０内に挿入する方法は、上記第１セラミック本体１１０内に第１及び第２内部電極１２１、１２２を形成する方法と同様に、セラミックグリーンシート上にスクリーン印刷法又はグラビア印刷法のような印刷法を介して導電性ペーストで印刷して行うことができる。
【0072】
すなわち、上記第１電極２２１及び第２電極２２２を上記第２セラミック本体２１０内に挿入する方法が一般の積層セラミックキャパシタの内部電極を形成する方法と同様であるため、特に工程上の問題なく製作することができる。
【0073】
内部電極が印刷されたセラミックグリーンシートを交互に積層して焼成することにより、第２セラミック本体２１０を形成することができる。
【0074】
上記第１電極２２１及び第２電極２２２は、上記第２セラミック本体２１０の上面及び下面に対して水平に配置されることができるが、必ずしもこれに制限されるものではなく、垂直に配置されることもできる。上記第１電極２２１及び第２電極２２２は、上記第２セラミック本体２１０の下面、すなわち、実装面に対して垂直に配置される場合、ＥＳＬの低減効果がより優れることができる。
【0075】
上記第１及び第２端子電極２３１、２３２は、特に制限されるものではないが、例えば、内側の第１及び第２導電性樹脂層と外側の第１及び第２メッキ層の二重層構造を有することができる。
【0076】
本発明の第１実施形態によると、上記のように、第１及び第２端子電極２３１、２３２は、内側の第１及び第２導電性樹脂層と外側の第１及び第２メッキ層の二重層構造を有することから、外部から機械的応力が加えられた場合、セラミックチップ２００、及びセラミックチップ２００の端子電極２３１、２３２として用いられた導電性樹脂層によって積層セラミックキャパシタ１００への応力伝達を抑制することにより、積層セラミックキャパシタのクラックによる損傷を防止することができる。
【0077】
上記第１及び第２導電性樹脂層は、導電性金属と熱硬化性樹脂を含むことができ、これに制限されるものではないが、例えば、銀（Ａｇ）とエポキシ樹脂を含むことができる。
【0078】
【0079】
本発明の第２実施形態による積層セラミックキャパシタは、上記複数の第１及び第２内部電極１２１、１２２が、上記第１セラミック本体１１０の上面及び下面に対して垂直に配置されることができる。
【0080】
すなわち、上記第１及び第２内部電極１２１、１２２は、上記複合体３００のプリント回路基板への実装時に、実装面に対して垂直に積層されることができる。
【0081】
一般に、積層セラミックキャパシタに電圧が印加された場合、セラミック本体は、誘電体層の逆圧電効果（Ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）によって長さ方向、幅方向及び厚さ方向への膨張及び収縮が繰り返し行われる。
【0082】
すなわち、本体の長さ－幅面（ＬＷ面）、幅－厚さ面（ＷＴ面）、及び長さ－厚さ面（ＬＴ面）の変位量をＬＤＶ（Ｌａｓｅｒ Ｄｏｐｐｌｅｒ Ｖｉｂｒｏｍｅｔｅｒ）により実測する場合、変位量がＬＷ面＞ＷＴ面＞ＬＴ面の順に示される。
【0083】
ＷＴ面に対するＬＴ面の変位量は、約４２％のレベルと、ＷＴ面の変位量よりも少なく示される。これは、ＬＴ面及びＷＴ面において同一のサイズの応力が発生するようになり、特にＬＴ面はＷＴ面よりも比較的広い面積を有するため、広い面積にわたって類似サイズの応力が分布するようになって比較的小さい変形が発生すると推測することができる。
【0084】
これにより、一般の積層セラミックキャパシタでは、ＬＴ面における変位量が最も少ないことが分かる。
【0085】
すなわち、本発明の第１実施形態によると、上記第１及び第２内部電極１２１、１２２を、上記第１セラミック本体１１０の上面及び下面に対して垂直に積層することにより、上記複合体３００のプリント回路基板への実装時に、上記第１及び第２内部電極１２１、１２２が実装面に対して垂直に配置され、セラミックチップ２００と接触する面の振動量を最小限に抑えることができる。
【0086】
【0087】
図４を参照すると、本発明の第３実施形態による複合電子部品において、上記第２セラミック本体２１０内に配置された複数の電極２２１、２２２は、上記複合体の実装面に隣接して配置されることができる。
【0088】
上記第１電極２２１及び第２電極２２２は、上記第２セラミック本体２１０の上面及び下面に対して水平に配置され、且つ上記複合体の実装面に隣接して配置されるようにすることにより、アコースティックノイズの低減効果を上昇させるために、セラミックチップ２００の厚さが厚くなる場合もＥＳＬが増加しないようにすることができる。
【0089】
一般に、積層セラミックキャパシタの下面にセラミックチップが配置される場合には、アコースティックノイズの低減効果はセラミックチップの厚さに比例して上昇するようになる。しかし、アコースティックノイズの低減効果を上昇させるために、セラミックチップの厚さを増加させると、電流経路が長くなってＥＳＬが増加するという問題が生じる可能性がある。
【0090】
本発明の第３実施形態によると、アコースティックノイズの低減効果を上昇させるために、セラミックチップの厚さを増加させた場合には、第２セラミック本体２１０内の複数の電極２２１、２２２が、上記複合体３００の実装面に隣接して配置されるようにすることで、電流経路が増加しないようにすることができる。これにより、ＥＳＬも増加しなくなる。
【0091】
具体的には、第３実施形態による第２セラミック本体２１０の内部構造は、上記第１電極２２１及び第２電極２２２が配置される位置を基準に、上部のセラミック領域の厚さが下部のセラミック領域の厚さよりも厚いことを特徴とする。
【0092】
すなわち、上記第１電極２２１及び第２電極２２２が配置される位置を基準に、下部のセラミック領域の厚さが薄いことから、第１電極２２１及び第２電極２２２がプリント回路基板にさらに隣接して配置されるため電流経路が増加しない。
【0093】
図５は本発明の第４実施形態による複合電子部品を概略的に示す斜視図である。
【0094】
上記セラミックチップ２００は、上記第１電極２２１を貫通して上記第１端子電極２３１と接続された第１ビア電極２４１と、第２電極２２２を貫通して第２端子電極２３２と接続された第２ビア電極２４２と、をさらに含むことができる。
【0095】
本発明の第４実施形態によると、アコースティックノイズを低減させるために、積層セラミックキャパシタ１００の下部にセラミックチップ２００を配置した場合、上記セラミックチップ２００が上記第１電極２２１を貫通して上記第１端子電極２３１と接続された第１ビア電極２４１と、第２電極２２２を貫通して第２端子電極２３２と接続された第２ビア電極２４２と、をさらに含むことにより、ＥＳＬが増加しないようにすることができる。
【0096】
具体的には、第４実施形態による第２セラミック本体２１０の内部構造は、上記第１電極２２１を貫通して上記第１端子電極２３１と接続された第１ビア電極２４１と、第２電極２２２を貫通して第２端子電極２３２と接続された第２ビア電極２４２と、をさらに含むため、電流経路が上記第１及び第２ビア電極２４１、２４２に沿って形成される。これにより、従来の構造に比べて、電流経路を減少させることができる。
【0097】
したがって、本発明の第４実施形態によると、ＥＳＬが増加しない状態で、アコースティックノイズを低減させることができる。
【0098】
【0099】
上記複合体３００は、上記積層セラミックキャパシタ１００とセラミックチップ２００が結合して形成されることができる。但し、上記複合体３００の形成方法は、特に制限されない。
【0100】
上記複合体３００の形成は、別途製作された上記積層セラミックキャパシタ１００とセラミックチップ２００を高融点半田又は導電性接着剤２１３などにより結合させることができる。
【0101】
上記導電性接着剤２１３は、導電性金属とエポキシ樹脂を含むペーストの形態であればよいが、必ずしもこれに制限されるものではない。
【0102】
図６を参照すると、上記積層セラミックキャパシタ１００とセラミックチップ２００を高融点半田又は導電性接着剤２１３により結合させる場合、上記導電性接着剤２１３は、上記第１外部電極１３１及び第２外部電極１３２の下面に塗布されて、上記セラミックチップ２００のうち、第１及び第２端子電極２３１、２３２と接合することができる。
【0103】
上記高融点半田又は導電性接着剤２１３は、上記第１外部電極１３１及び第２外部電極１３２の下面に塗布されて、上記積層セラミックキャパシタ１００の下面において上記セラミックチップ２００と固定される。これにより、上記本体１１０の長さ－幅面（ＬＷ面）の振動のみが上記セラミックチップ２００に伝達されるようになる。
【0104】
これにより、積層セラミックキャパシタから発生する応力及び振動がセラミックチップに伝達されることを最小限に抑えることで、アコースティックノイズを低減させることができる。
【0105】
【0106】
図７を参照すると、上記高融点半田又は導電性接着剤２１３は、積層セラミックキャパシタ１００と接合する接合面である上記セラミックチップ２００の上面全体に塗布されて、上記積層セラミックキャパシタ１００の下面において上記セラミックチップ２００と固定される。
【0107】
このように、積層セラミックキャパシタ１００と接合する接合面である上記セラミックチップ２００の上面全体に導電性接着剤２１３が塗布される場合には、導電性接着剤２１３の弾性により、アコースティックノイズの低減効果がより優れるようになる。
【0108】
また、接合面全体に接着剤が塗布されるため、実装基板への実装時に、複合電子部品の結合力が上昇して、信頼性が向上するという効果がある。
【0109】
図８は本発明の第５実施形態による複合電子部品を概略的に示す斜視図である。
【0110】
図８を参照すると、本発明の第５実施形態による複合電子部品において、上記セラミックチップ２００'の長さは上記積層セラミックキャパシタ１００の長さよりも長く、上記セラミックチップ２００'の幅は上記積層セラミックキャパシタ１００の幅よりも大きい。
【0111】
上記セラミックチップ２００'は、セラミックからなる第２セラミック本体２１０'と、上記第２セラミック本体２１０'の両端部に配置され、且つ第１及び第２外部電極１３１、１３２と接続された第１及び第２端子電極２３１'、２３２'と、を含む。
【0112】
上記セラミックチップ２００'の長さが上記積層セラミックキャパシタ１００の長さよりも長く、上記セラミックチップ２００'の幅が上記積層セラミックキャパシタ１００の幅よりも大きいため、上記複合電子部品のプリント回路基板へ実装時に、上記積層セラミックキャパシタ１００の長さ及び幅方向において半田が上記積層セラミックキャパシタ１００にまで届かないように遮断する役割を果たすことができる。
【0113】
これにより、上記半田によるプリント回路基板への振動伝達の減少効果がより優れるようになる。
【0114】
図９は本発明の第６実施形態による複合電子部品を概略的に示す斜視図である。
【0115】
図９を参照すると、本発明の第６実施形態による複合電子部品において、上記セラミックチップ２００''の長さは上記積層セラミックキャパシタ１００の長さよりも短く、上記セラミックチップ２００''の幅は上記積層セラミックキャパシタ１００の幅よりも大きい。
【0116】
上記セラミックチップ２００''は、セラミックからなる第２セラミック本体２１０''と、上記第２セラミック本体２１０''の両端部に配置され、且つ第１及び第２外部電極１３１、１３２と接続された第１及び第２端子電極２３１''、２３２''と、を含む。
【0117】
上記セラミックチップ２００''の長さが上記積層セラミックキャパシタ１００の長さよりも短く、上記セラミックチップ２００''の幅が上記積層セラミックキャパシタ１００の幅よりも大きいため、上記複合電子部品のプリント回路基板への実装時に、上記積層セラミックキャパシタ１００の長さ方向では半田が第１及び第２外部電極１３１、１３２の下面までのみ塗布され、幅方向では段差により上記積層セラミックキャパシタ１００にまで届かないように遮断する役割を果たすことができる。
【0118】
すなわち、上記セラミックチップ２００''の長さが上記積層セラミックキャパシタ１００の長さよりも短いため、上記積層セラミックキャパシタ１００の長さ方向では、第１及び第２外部電極１３１、１３２を半田が伝って上がらないようにする、いわゆる半田ポケットが形成されることができる。
【0119】
このような構造下では、上記複合電子部品のプリント回路基板への実装時に、上記積層セラミックキャパシタ１００の長さ方向において半田が第１及び第２外部電極１３１、１３２の下面までのみ塗布されることができる。
【0120】
これにより、上記半田によるプリント回路基板への振動伝達の減少効果がより優れるようになる。
【0121】
図１０は本発明の第７実施形態による複合電子部品を概略的に示す斜視図である。
【0122】
図１０を参照すると、本発明の第７実施形態による複合電子部品において、上記セラミックチップ２００'''の長さは上記積層セラミックキャパシタ１００の長さよりも短く、上記セラミックチップ２００'''の幅は上記積層セラミックキャパシタ１００の幅よりも小さい。
【0123】
上記セラミックチップ２００'''は、セラミックからなる第２セラミック本体２１０'''と、上記第２セラミック本体２１０'''の両端部に配置され、且つ第１及び第２外部電極１３１、１３２と接続された第１及び第２端子電極２３１'''、２３２'''と、を含む。
【0124】
上記セラミックチップ２００'''の長さが上記積層セラミックキャパシタ１００の長さよりも短く、上記セラミックチップ２００'''の幅が上記積層セラミックキャパシタ１００の幅よりも小さいため、上記複合電子部品のプリント回路基板への実装時に、上記積層セラミックキャパシタ１００の長さ方向及び幅方向において半田が第１及び第２外部電極１３１、１３２の下面までのみ塗布され、上記積層セラミックキャパシタ１００の厚さ方向にまで届かないように遮断する役割を果たすことができる。
【0125】
これにより、上記半田によるプリント回路基板への振動伝達の減少効果がより優れるようになる。
【0126】
【0127】
図１１及び図１２を参照すると、本実施形態による複合電子部品の実装基板４００は、複合電子部品が実装されるプリント回路基板４１０と、プリント回路基板４１０の上面に形成された２つの電極パッド４２１、４２２と、を含む。
【0128】
上記電極パッド４２１、４２２は、上記複合電子部品のうち上記セラミックチップ２００の第１及び第２端子電極２３１、２３２とそれぞれ接続される第１及び第２電極パッド４２１、４２２からなることができる。
【0129】
この際、上記セラミックチップ２００の第１及び第２端子電極２３１、２３２はそれぞれ、第１及び第２電極パッド４２１、４２２上に接触するように位置する状態で、半田４３０によってプリント回路基板４１０と電気的に接続されることができる。
【0130】
上記のように、複合電子部品がプリント回路基板４１０に実装された状態で、電圧が印加されると、アコースティックノイズが発生することがある。
【0131】
すなわち、上記複合電子部品がプリント回路基板４１０に実装された状態で、複合電子部品のうち積層セラミックキャパシタ１００の長さ方向における両端面に配置された第１外部電極１３１及び第２外部電極１３２に極性が異なる電圧が印加されると、誘電体層１１１の逆圧電効果（Ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）によって第１セラミック本体は厚さ方向に膨張及び収縮するようになり、第１外部電極１３１及び第２外部電極１３２の両端面にはポアソン効果（Ｐｏｉｓｓｏｎ ｅｆｆｅｃｔ）によって第１セラミック本体の厚さ方向における膨張及び収縮とは逆に収縮及び膨張するようになる。
【0132】
ここで、本発明の一実施形態による複合電子部品において、上記積層セラミックキャパシタ１００の下部にセラミックチップ２００が配置されるようにすることにより、複合電子部品のプリント回路基板への実装時に、上記積層セラミックキャパシタ１００の第１及び第２外部電極１３１、１３２を伝って上がることを防止することで、積層セラミックキャパシタ１００から第１及び第２外部電極１３１、１３２を介してプリント回路基板に圧電応力が直接伝達されることを遮断するため、アコースティックノイズの低減効果を向上させることができる。
【0133】
すなわち、上記複合電子部品の基板への実装時に、キャパシタの逆圧電性によるキャパシタの振動が基板に伝達されることを減少させることにより、アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）を減少させることができる。
【0134】
また、図１２を参照すると、本発明の一実施形態による複合電子部品は、アコースティックノイズを低減させるために、積層セラミックキャパシタ１００の下部にセラミックチップ２００を配置し、且つ第２セラミック本体２１０内に複数の電極２２１、２２２を配置することにより、電流経路（Ｐａｔｈ）が短縮されて、ＥＳＬが増加することなくアコースティックノイズを低減させることができる。
【0135】
具体的には、上記複数の電極２２１、２２２は、セラミックチップ２００の第１端子電極２３１と接続された第１電極２２１と、第２端子電極２３２と接続された第２電極２２２とで構成されることができる。
【0136】
上記第１電極２２１は、第２セラミック本体２１０の一側面、具体的には、長さ方向の第１端面に露出して第１端子電極２３１と接続され、上記第２電極２２２は、第２セラミック本体２１０の他側面、具体的には、長さ方向の第２端面に露出して第２端子電極２３２と接続されることができる。
【0137】
上記セラミックチップ２００の第１及び第２端子電極２３１、２３２は、上記積層セラミックキャパシタ１００の第１及び第２外部電極１３１、１３２とそれぞれ接続される。
【0138】
従来は、交流電圧が印加されると、基板の厚さだけ電流経路（Ｐａｔｈ）が長くなるため、等価直列インダクタンス（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ、ＥＳＬ）が増加するという問題があった。これに対し、本発明の一実施形態によると、基板の実装面に直接接し、且つ実装されるセラミックチップ２００の内部に配置された第１及び第２電極２２１、２２２に沿って電流経路（Ｐａｔｈ）が形成されるため、従来の複合電子部品とは異なって、ＥＳＬが増加することなくアコースティックノイズを低減させることができる。
【0139】
以下、実施例を通じて本発明をより詳細に説明するが、本発明はこれにより制限されるものではない。
【0140】
実験例
本発明の実施例及び比較例による複合電子部品は下記のように製作された。
本発明の実施例及び比較例による複合電子部品は下記のように製作された。
【0141】
比較例１は、本発明の実施例及び比較例による複合電子部品のアコースティックノイズとＥＳＬ値を比較するための参照例であって、セラミックチップを下部に配置しない単独の積層セラミックキャパシタとして製作したものである。
【0142】
比較例２から比較例５は、本発明の比較例による複合電子部品であって、積層セラミックキャパシタの下部にセラミックチップを配置し、且つセラミックチップの内部に電極を挿入しない形態の例である。
【0143】
具体的には、比較例２はセラミックチップの厚さが０．２ｍｍ、比較例３はセラミックチップの厚さが０．４ｍｍ、比較例４はセラミックチップの厚さが０．６ｍｍ、及び比較例５はセラミックチップの厚さが０．８ｍｍとなるように製作した。
【0144】
実施例１から実施例６は、本発明の実施形態による複合電子部品であって、積層セラミックキャパシタの下部にセラミックチップを配置し、且つセラミックチップの内部に電極を挿入した形態の例である。
【0145】
具体的には、実施例１はセラミックチップの厚さが０．２ｍｍ、実施例２はセラミックチップの厚さが０．４ｍｍ、実施例３はセラミックチップの厚さが０．６ｍｍ、及び実施例４はセラミックチップの厚さが０．８ｍｍとなるように製作した。
【0146】
一方、実施例５及び実施例６は、積層セラミックキャパシタの下部にセラミックチップを配置し、且つセラミックチップの内部に電極を挿入した形態に加えて、第１及び第２電極を貫通するようにビア電極をさらに含ませた形の例である。
【0147】
具体的には、実施例５はセラミックチップの厚さが０．４ｍｍ及び実施例６はセラミックチップの厚さが０．６ｍｍの厚さで製作された。
【0148】
以下の表１は、上記比較例１から比較例５及び実施例１から実施例６のサンプルをプリント回路基板に実装した状態で、アコースティックノイズ（ｄＢＡ）及び等価直列インダクタンス（ＥＳＬ）（ｐＨ）値を測定した結果を示したものである。
【0149】
【表1】
【0150】
上記表１を参照すると、比較例１は、一般の積層セラミックキャパシタがプリント回路基板に実装された場合に発生するアコースティックノイズ及びＥＳＬ値を示し、それぞれ４５．２ｄＢＡ及び２８４ｐＨと測定された。
【0151】
これに対し、比較例２から比較例５の場合、アコースティックノイズ値はそれぞれ、３５．２、３２．６、３０．１、及び２９．８と上記比較例１に比べて低減した結果を示すことが分かる。一方、ＥＳＬ値はそれぞれ、５５３、８６２、１００８、及び１２２０と単独の上記積層セラミックキャパシタの場合である比較例１に比べて非常に高くなったことが分かる。ＥＳＬ値はセラミックチップの厚さが厚くなるにつれてより高くなることが確認できる。これは、セラミックチップの厚さが厚くなるにつれて電流経路が増加したためである。このように、従来の積層セラミックキャパシタを単独で基板へ実装する際の問題であるアコースティックノイズを低減させるべくその下部にセラミックチップを配置する場合にはＥＳＬが増加するという問題がある。
【0152】
一方、上記本発明の実施形態の実施例１から実施例６の場合は、アコースティックノイズ値がそれぞれ、３６．１、３３．１、３０．８、２８．５、３３．２、及び３０．５であり、ＥＳＬ値はそれぞれ、３２４、３３５、３６２、３５５、２２５、２４４であるため、ＥＳＬ値を増加させることなく、アコースティックノイズを低減させることができることが確認できる。
【0153】
特に、上記実施例５及び実施例６は、セラミックチップの内部に電極を挿入した形態に加えて、第１及び第２電極を貫通するようにビア電極をさらに含ませた形態であって、単独の積層セラミックキャパシタで基板に実装する場合に比べて等価直列インダクタンス（ＥＳＬ）値を２０％以上減少させることができるとともに、アコースティックノイズも低減させることができるという効果を奏する。
【0154】
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【0155】
１００ 積層セラミックキャパシタ
２００、２００'、２００''、２００''' セラミックチップ
１１０ 第１セラミック本体
２１０ 第２セラミック本体
３００ 複合体
１１１ 誘電体層
１２１、１２２ 第１及び第２内部電極
１３１、１３２ 第１及び第２外部電極
２２１、２２２ 第１及び第２電極
２３１、２３２ 第１及び第２端子電極
２４１、２４２ 第１及び第２ビア電極
２１３ 導電性接着剤
４００ 実装基板
４１０ プリント回路基板
４２１、４２２ 第１及び第２電極パッド
４３０ 半田
２００、２００'、２００''、２００''' セラミックチップ
１１０ 第１セラミック本体
２１０ 第２セラミック本体
３００ 複合体
１１１ 誘電体層
１２１、１２２ 第１及び第２内部電極
１３１、１３２ 第１及び第２外部電極
２２１、２２２ 第１及び第２電極
２３１、２３２ 第１及び第２端子電極
２４１、２４２ 第１及び第２ビア電極
２１３ 導電性接着剤
４００ 実装基板
４１０ プリント回路基板
４２１、４２２ 第１及び第２電極パッド
４３０ 半田
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
