特許 7460828 撮像表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-03-25

(45)【発行日】2024-04-02

(54)【発明の名称】撮像表示装置

(51)【国際特許分類】

   G09F 9/30 20060101AFI20240326BHJP

   G09G 3/3233 20160101ALI20240326BHJP

   G09G 3/20 20060101ALI20240326BHJP

   H01L 27/146 20060101ALI20240326BHJP

   H10K 39/32 20230101ALI20240326BHJP

   H04N 25/70 20230101ALI20240326BHJP

   H04N 25/76 20230101ALI20240326BHJP

   H10K 59/65 20230101ALI20240326BHJP

   H10K 59/12 20230101ALI20240326BHJP

【ＦＩ】

G09F9/30 349Z

G09F9/30 365

G09F9/30 338

G09G3/3233

G09G3/20 691E

G09G3/20 680V

G09G3/20 680H

G09G3/20 680A

H01L27/146 E

H10K39/32

H04N25/70

H04N25/76

H10K59/65

H10K59/12

【請求項の数】 3

(21)【出願番号】P 2023103934

(22)【出願日】2023-06-26

(62)【分割の表示】P 2022108179の分割

【原出願日】2018-04-26

(65)【公開番号】P2023130390

(43)【公開日】2023-09-20

【審査請求日】2023-06-30

(31)【優先権主張番号】P 2017090230

(32)【優先日】2017-04-28

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000153878

【氏名又は名称】株式会社半導体エネルギー研究所

(72)【発明者】

【氏名】池田 隆之

(72)【発明者】

【氏名】楠本 直人

【審査官】小野 博之

(56)【参考文献】

【文献】特開２００８－２４１８２７（ＪＰ，Ａ）

【文献】特開２００１－２９２２７６（ＪＰ，Ａ）

【文献】特開２０１７－０５５４４８（ＪＰ，Ａ）

【文献】特開平０９－２５２４３３（ＪＰ，Ａ）

【文献】特開２００２－２３７９２３（ＪＰ，Ａ）

【文献】特開２００８－１７７７３８（ＪＰ，Ａ）

【文献】特開２００２－３０５２９７（ＪＰ，Ａ）

【文献】特開２００２－３１４７５６（ＪＰ，Ａ）

【文献】特開２０１５－１１５７８９（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１６／０３１５１１５（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０９Ｆ ９／００－９／４６

Ｇ０２Ｆ １／１３－１／１４１

１／１５－１／１９

Ｈ０５Ｂ ３３／００－３３／２８

４４／００

４５／６０

Ｈ１０Ｋ ５０／００－９９／００

Ｇ０９Ｇ ３／００－３／３８

Ｈ０１Ｌ ２７／１４６

Ｈ１０Ｋ ３９／３２

Ｈ０４Ｎ ２５／７０

Ｈ０４Ｎ ２５／７６

(57)【特許請求の範囲】

【請求項1】

第１の面に撮像部と、
前記第１の面とは逆の第２の面に表示部と、を有する撮像表示装置であって、
前記表示部は、第１の画素を有し、
前記撮像部は、前記第１の面に照射された光を受光する光電変換素子と、第１のトランジスタと、を有し、
前記第１の画素は、前記第１の面とは逆の方向に光を放射する第１の発光素子と、前記第１の面とは逆の方向に光を放射する第２の発光素子と、第２のトランジスタと、第３のトランジスタと、を有し、
前記光電変換素子は、前記第２のトランジスタのゲートと電気的に接続され、
前記光電変換素子は、前記第３のトランジスタのゲートと電気的に接続されておらず、
前記第２のトランジスタは、前記第１の発光素子に流れる電流を調整する機能を有し、
前記第３のトランジスタは、前記第２の発光素子に流れる電流を調整する機能を有し、
前記光電変換素子は、前記第１のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタのソースまたはドレインの一方は、出力線と電気的に接続されている撮像表示装置。

【請求項2】

第１の面に撮像部と、
前記第１の面とは逆の第２の面に表示部と、を有し、
前記表示部は、第１の画素を有し、
前記撮像部で撮像したデータを外部に出力する機能を有する撮像表示装置であって、
前記撮像部は、前記第１の面に照射された光を受光する光電変換素子を有し、
前記第１の画素は、前記第１の面とは逆の方向に光を放射する第１の発光素子と、前記第１の面とは逆の方向に光を放射する第２の発光素子と、第１のトランジスタと、第２のトランジスタと、を有し、
前記光電変換素子は、前記第１のトランジスタのゲートと電気的に接続され、
前記光電変換素子は、前記第２のトランジスタのゲートと電気的に接続されておらず、
前記第１のトランジスタは、前記第１の発光素子に流れる電流を調整する機能を有し、
前記第２のトランジスタは、前記第２の発光素子に流れる電流を調整する機能を有する撮像表示装置。

【請求項3】

第１の面に撮像部と、
前記第１の面とは逆の第２の面に表示部と、を有する撮像表示装置であって、
前記表示部は、第１の画素を有し、
前記撮像部は、前記第１の面に照射された光を受光する光電変換素子と、第１のトランジスタと、を有し、
前記第１の画素は、前記第１の面とは逆の方向に光を放射する第１の発光素子と、前記第１の面とは逆の方向に光を放射する第２の発光素子と、第２のトランジスタと、第３のトランジスタと、を有し、
前記光電変換素子は、前記第１のトランジスタのゲートと電気的に接続され、
前記光電変換素子は、前記第２のトランジスタのゲートと電気的に接続され、
前記光電変換素子は、前記第３のトランジスタのゲートと電気的に接続されておらず、
前記第１の発光素子は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２の発光素子は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの一方は、出力線と電気的に接続されている撮像表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の一態様は、撮像表示装置に関する。

【0002】

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・
オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明
の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装
置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を
一例として挙げることができる。

【0003】

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、
表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。

【背景技術】

【0004】

基板上に形成された酸化物半導体薄膜を用いてトランジスタを構成する技術が注目されて
いる。例えば、酸化物半導体を有するオフ電流が極めて低いトランジスタを画素回路に用
いる構成の撮像装置が特許文献１に開示されている。

【0005】

また、撮像装置は表示装置とともに様々な電子機器に組み込まれており、撮像した画像を
その場で確認することができる。また、現実に撮像された画像と、サーバ等から取得した
文字情報やコンピュータグラフィックス（ＣＧ）などの付加データとを組み合わせて表示
する拡張現実（ＡＲ：Ａｕｇｍｅｎｔｅｄ Ｒｅａｌｉｔｙ）と呼ばれる技術も使用され
ている。

【先行技術文献】

【特許文献】

【0006】

【文献】特開２０１１－１１９７１１号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

撮像装置で取得した画像データはアナログデータであるため、デジタルデータに変換され
て記録媒体や表示装置に伝送される。そして、表示装置では当該デジタルデータを再びア
ナログデータに変換して表示素子を駆動させる。そのため、撮像した画像をリアルタイム
で表示する場合であっても、表示装置で実際に表示されている画像には、現実との間に遅
延が生じている。

【0008】

また、ＡＲ表示において、付加データの表示にはサーバとの通信時間およびデータ処理時
間を要する。したがって、現実との整合性を得るためには、サーバとの通信の高速化の他
、サーバ負荷の縮小、高性能なデータ処理装置の適用が有効となる。

【0009】

また、ディスプレイをシースルー型にすることで、現実はディスプレイを透過する実像と
し、付加データのみをディスプレイに表示する方法も提案されている。しかし、視認者の
位置とディスプレイの位置関係が必ずしも一定ではないため、現実と付加データの表示の
位置調整が必要となる。たとえば、ディスプレイを正面から見た場合には、ある物体と文
字等の付加データとが重なるように表示できても、斜めからディスプレイを見た場合は、
その重なりにずれが生じてしまう。

【0010】

したがって、本発明の一態様では、撮像部で取得したアナログデータをデジタルデータに
変換せずに表示部に伝送することのできる撮像表示装置を提供することを目的の一つとす
る。または、ＡＲ表示に使用する付加データを高速に取得することのできる撮像表示装置
を提供することを目的の一つとする。または、ＡＲ表示において、現実と付加データの表
示の位置調整が不要な撮像表示装置を提供することを目的の一つとする。

【0011】

または、低消費電力の撮像表示装置を提供することを目的の一つとする。または、ノイズ
の少ない画像を撮像することができる撮像表示装置を提供することを目的の一つとする。
または、高感度の撮像が行える撮像表示装置を提供することを目的の一つとする。または
、信頼性の高い撮像表示装置を提供することを目的の一つとする。または、新規な撮像表
示装置などを提供することを目的の一つとする。または、上記撮像表示装置の駆動方法を
提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的
の一つとする。

【0012】

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。

【課題を解決するための手段】

【0013】

本発明の一態様は、第１の面に撮像部を有し、第１の面とは逆の第２の面に表示部を有す
る撮像表示装置に関する。

【0014】

本発明の一態様は、第１の面に撮像部を有し、第１の面とは逆の第２の面に表示部を有し
、撮像部は、第１の面に照射された光を受光する光電変換素子を有し、表示部は、第１の
面とは逆の方向に光を放射する発光素子を有し、前記光電変換素子は、トランジスタのゲ
ートと電気的に接続され、前記発光素子は、前記トランジスタのソースまたはドレインの
一方と電気的に接続される撮像表示装置である。

【0015】

さらにデータ処理部を有する構成とすることができる。データ処理部は、被写体の種類を
推定するニューラルネットワークを有する。また、データ処理部は光電変換素子と発光素
子との間に設けることができる。

【0016】

また、本発明の他の一態様は、第１の層と、第２の層と、第３の層と、を有し、第２の層
は、第１の層と第３の層との間に設けられ、第１の層は発光素子を有し、第２の層は第１
のトランジスタと、第２のトランジスタと、を有し、第３の層は光電変換素子を有し、発
光素子は、第１のトランジスタと電気的に接続され、光電変換素子は、第２のトランジス
タと電気的に接続され、第１のトランジスタと、第２のトランジスタとは電気的に接続さ
れている撮像表示装置である。

【0017】

さらに第４の層を有し、第４の層は、第２の層と第３の層との間に設けられ、第４の層は
第３のトランジスタを有し、第３のトランジスタと、第２のトランジスタとは電気的に接
続され、第１および第２のトランジスタはチャネル形成領域に金属酸化物を有し、第３の
トランジスタはチャネル形成領域にシリコンを有する構成とすることができる。

【0018】

金属酸化物は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃ
ｅ、ＮｄまたはＨｆ）と、を有することが好ましい。

【0019】

光電変換素子は、セレンまたはセレンを含む化合物を有することが好ましい。

【0020】

また、本発明の他の一態様は、第１のトランジスタと、第２のトランジスタと、第３のト
ランジスタと、光電変換素子と、発光素子と、を有する撮像表示装置であって、第１のト
ランジスタのソースまたはドレインの一方には光電変換素子の一方の電極が電気的に接続
され、光電変換素子の一方の電極には第２のトランジスタのソースまたはドレインの一方
が電気的に接続され、第２のトランジスタのソースまたはドレインの他方には第３のトラ
ンジスタのゲートが電気的に接続され、第３のトランジスタのソースまたはドレインの一
方には、発光素子の一方の電極が電気的に接続されている撮像表示装置である。

【0021】

さらに第４のトランジスタを有し、第４のトランジスタのソースまたはドレインの一方は
、第２のトランジスタのソースまたはドレインの他方と電気的に接続され、第４のトラン
ジスタのソースまたはドレインの他方は、第３のトランジスタのゲートと電気的に接続さ
れている構成とすることができる。

【発明の効果】

【0022】

本発明の一態様を用いることで、撮像部で取得したアナログデータをデジタルデータに変
換せずに表示部に伝送することのできる撮像表示装置を提供することができる。または、
ＡＲ表示に使用する付加データを高速に取得することのできる撮像表示装置を提供するこ
とができる。または、ＡＲ表示において、現実と付加データの表示の位置調整が不要な撮
像表示装置を提供することができる。

【0023】

または、低消費電力の撮像表示装置を提供することができる。または、ノイズの少ない画
像を撮像することができる撮像表示装置を提供することができる。または、高感度の撮像
が行える撮像表示装置を提供することができる。または、信頼性の高い撮像表示装置を提
供することができる。または、新規な撮像表示装置などを提供することができる。または
、上記撮像表示装置の駆動方法を提供することができる。または、新規な半導体装置など
を提供することができる。

【図面の簡単な説明】

【0024】

【図1】撮像表示装置を説明する図。

【図2】撮像表示装置のブロック図。

【図3】被写体に関する情報表示の動作を説明するフローチャート。

【図4】撮像表示装置の構成例を説明する図。

【図5】撮像表示装置の構成例を説明する図。

【図6】撮像表示装置が有する要素の電気的な接続を説明する図。

【図7】画素回路とその他の回路の電気的な接続を説明する図。

【図8】画素回路を説明する図およびタイミングチャート。

【図9】画素回路を説明する図およびタイミングチャート。

【図10】画素回路を説明する図およびタイミングチャート。

【図11】画素回路を説明する図。

【図12】画素回路を説明する図。

【図13】画素回路を説明する図およびタイミングチャート。

【図14】画素回路を説明する図およびタイミングチャート。

【図15】表示部に表示される画像の例を説明する図。

【図16】ニューラルネットワークで被写体のカテゴリーを推定する動作を説明する図。

【図17】ニューラルネットワークの構成例を示す図。

【図18】半導体装置の構成例を示す図。

【図19】記憶回路の構成例を示す図。

【図20】メモリセルの構成例を示す図。

【図21】回路の構成例を示す図。

【図22】半導体装置の動作を説明するタイミングチャート。

【図23】撮像装置の画素の構成を説明する図。

【図24】撮像装置の画素の構成を説明する図。

【図25】撮像装置の画素の構成を説明する図。

【図26】撮像装置の構成を説明する図。

【図27】電子機器を説明する図。

【発明を実施するための形態】

【0025】

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変
更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成
において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハ
ッチングを異なる図面間で適宜省略または変更する場合もある。

【0026】

（実施の形態１）
本実施の形態では、本発明の一態様である撮像表示装置について、図面を参照して説明す
る。

【0027】

本発明の一態様は、撮像部と表示部を有する撮像表示装置である。当該撮像表示装置は、
第１面に撮像部を備え、第１面とは逆の第２面に表示部を備える。光を検知する面と光を
放出する面が逆向きとなるため、スマートグラス、望遠鏡、双眼鏡、単眼鏡、顕微鏡、暗
視スコープなどに適した構成となっている。

【0028】

当該撮像表示装置では、撮像部と表示部のそれぞれに画素を有し、撮像部の画素と表示部
の画素が電気的に接続されている。または、一つの画素に撮像部として機能する部分と表
示部として機能する部分を有しているともいえる。当該構成によって、撮像部で取得した
画像信号を表示部に直接入力することができる。したがって、データ変換にともなう遅延
時間をなくすことができ、撮像した画像を瞬時に表示することができる。

【0029】

図１は、本発明の一態様の撮像表示装置を説明する図である。撮像表示装置１００は、撮
像部（ＩＳ）１０１と、表示部（ＤＩＳ）１０２を有する。撮像部１０１と被写体１０５
との間にはレンズ１０３を設けてもよい。また、表示部１０２と視認者１０６との間には
レンズ１０４を設けてもよい。

【0030】

例えば、レンズ１０３は被写体１０５を撮像部１０１に縮小投影する機能を有する。また
、レンズ１０４は表示部１０２上に表示されている画像を視認者１０６に対して拡大投影
する機能を有する。なお、図１ではレンズ１０３、１０４をそれぞれ１枚の凸レンズで表
してあるが、構成および機能は任意であり、組み合わせレンズなどを用いてもよい。また
、表示部１０２と被写体１０５との間に光路を調整するミラーを設けてもよい。

【0031】

撮像部１０１の画素のそれぞれは、対応する表示部１０２の画素と一対一で電気的に接続
されている。したがって、撮像部１０１の画素で画像信号として取得したアナログデータ
は、デジタルデータに変換されることなく表示部１０２の画素に伝送され、表示が行われ
る。

【0032】

したがって、本発明の一態様の撮像表示装置では、現実の表示の遅延を極めて小さくする
ことができる。

【0033】

図２に撮像表示装置１００のブロック図の一例を示す。撮像表示装置１００は、撮像部１
０１および表示部１０２のほか、データ処理部２００を有する。データ処理部２００は、
例えば、演算部（ＣＰＵ）２０１と、画像処理部（ＧＰＵ）２０２と、位置センサ（ＧＰ
Ｓ）２０３と、入出力部（Ｉ／Ｏ）２０４と、記憶部（ＭＥＭ）２０５を有する。

【0034】

撮像部１０１、表示部１０２およびデータ処理部２００の要素は互いに電気的に接続され
ており、必要に応じて信号およびデータの授受を行うことができる。なお、いずれかの要
素が他のいずれかの要素と電気的に接続していない場合もある。また、いずれかの要素の
機能を他の要素が有する場合がある。また、一つの要素の機能を複数の要素に分散する場
合もある。

【0035】

撮像部１０１は、画像データを撮像する機能を有し、ＣＭＯＳイメージセンサなどの撮像
装置を用いることができる。表示部１０２は、画像データを表示する機能を有する。例え
ば、有機ＥＬ素子などの発光素子を用いた表示装置を用いることが好ましい。

【0036】

演算部２０１は、撮像表示装置１００全体の動作に関わる演算を行う機能を有し、例えば
中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などを
用いることができる。

【0037】

画像処理部２０２は、画像に関するデータ処理を行う機能を有し、例えば画像処理装置（
ＧＰＵ：Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などを用いることができ
る。また、画像処理部２０２は、画像を解析するためのニューラルネットワーク（ＮＮ）
２０７を有することができる。

【0038】

位置センサ２０３は、撮像表示装置１００の位置を特定する機能を有し、例えば、ＧＰＳ
（Ｇｌｏｂａｌ Ｐｏｓｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ）受信機を用いることができる
。さらに、ジャイロセンサ、加速度センサ、光センサ、温度センサなどを備えていてもよ
い。

【0039】

入出力部２０４は、外部から情報を取得する機能または外部に情報を出力する機能を有す
る。例えば、入出力部２０４は有線または無線のネットワークと接続することができ、当
該ネットワークを介してサーバ（ＳＶ）２０６と情報の入出力を行うことができる。また
、入出力部２０４には、取得した画像データと照合するための情報が記憶された媒体が接
続されてもよい。

【0040】

記憶部２０５は、撮像表示装置１００に動作にかかわるプログラムや設定項目を保存する
機能を有する。また、撮像部１０１で撮像した画像データを保存する機能を有する。なお
、記憶部２０５の一部としても機能する、取り外し可能な記憶媒体（ＭＥＭ）２０８を用
いてもよい。

【0041】

ここで、ニューラルネットワーク２０７では、撮像部１０１で撮像した被写体が建物であ
るか、植物であるか、人であるかなどのカテゴリーを推定する動作を行う。例えば、被写
体に関する情報をＡＲ表示で得たい場合、従来では位置センサ２０３を用いて建物や道路
などの情報を得ることはできたが、位置によって特定されない被写体の情報を得ることは
困難であった。

【0042】

被写体の画像情報のみをサーバ２０６に送信して情報を得ようとした場合、サーバ２０６
側で被写体が何であるかカテゴリーから解析する必要がある。そのため、サーバ２０６側
の負担が大きくなり、検索に時間を要する。また、情報不足のため解析できない場合や、
解析のためにさらに情報を要求されることもあり得る。

【0043】

ニューラルネットワーク２０７でカテゴリーを推定し、画像データに加えてカテゴリーの
推定結果も送信することで、サーバ２０６での解析の負担を大幅に削減することができる
。また、位置センサ２０３で取得した情報も加えてサーバ２０６に送信してもよい。カテ
ゴリーの確定後にサーバ２０６に情報を送信することで、サーバ２０６から高速に検索結
果を得ることができる。

【0044】

したがって、本発明の一態様の撮像表示装置では、ニューラルネットワークを用いた被写
体のカテゴリー推定で、現実との整合性の高いＡＲ表示を行うことができる。

【0045】

ここで、撮像表示装置１００において、撮像部１０１での撮像動作および表示部１０２で
の表示動作が繰り返し行われているときに任意のタイミングでＡＲ表示を行う動作の一例
を図３に示すフローチャートを用いて説明する。なお、位置センサ２０３での位置情報の
取得、その他のセンサを備えている場合における各種環境情報の取得も撮像動作等と同時
に行われているものとする。

【0046】

まず、演算部２０１および画像処理部２０２等で撮像した画像から被写体を抽出し、画像
解析を行う。ここでは、画像の中の被写体の数、形状、色などの分類を行う（Ｓ１）。

【0047】

次に、情報表示を行う被写体を選択する（Ｓ２）。なお、画像中に含まれる全ての被写体
が選択されるように予め設定されていてもよい。

【0048】

次に、選択された被写体について、既に取得している被写体の位置情報等およびＳ１の画
像解析で得た情報を用いて、ニューラルネットワーク２０７で被写体のカテゴリーの推定
を行う（Ｓ３）。

【0049】

次に、被写体の画像、Ｓ３のカテゴリー推定に用いた情報、およびカテゴリーの推定結果
をサーバ２０６に送信し、サーバ２０６で被写体に関する情報の検索を行う（Ｓ４）。

【0050】

そして、サーバ２０６から被写体に関する情報を受信し（Ｓ５）、表示部１０２で当該情
報をＡＲ表示する（Ｓ６）。

【0051】

情報表示を行う被写体を変更したい場合は、Ｓ２に戻り、再度被写体を選択する。

【0052】

次に、図４（Ａ）乃至図７を用いて撮像表示装置１００として適用できる構成例を説明す
る。図４（Ａ）乃至図７で共通する要素の符号は同じとする。

【0053】

図４（Ａ）に示す撮像表示装置１１０は、層１１１と、層１１２と、層１１３が順に積層
された構成を有する。撮像表示装置１１０では、撮像部１０１の要素を層１１１および層
１１２に設けることができる。また、表示部１０２の要素を層１１２および層１１３に設
けることができる。

【0054】

図４（Ｃ）は、撮像表示装置１１０の各層を説明する図である。層１１１は、フォトダイ
オードが設けられた領域１５３を有する。当該フォトダイオードは、シリコン基板を光電
変換層とするｐｎ型フォトダイオードまたはｐｉｎ型フォトダイオードを用いることが好
ましい。

【0055】

層１１２は、シリコン基板に設けられた領域１５１および領域１５２を有する。領域１５
１および領域１５２は、シリコンをチャネル形成領域としたトランジスタを有する。なお
、領域１５２は複数であり、それぞれに異なる機能の回路を設けることができる。

【0056】

領域１５１は、撮像部１０１の画素回路（光電変換素子を除く）と、表示部１０２の画素
回路（表示素子を除く）が混在した構成を有する。領域１５２には、撮像部１０１の画素
回路または表示部１０２の画素回路の駆動回路や読み出し回路などを設けることができる
。

【0057】

層１１３は、表示素子が設けられた領域１５０を有する。当該表示素子には、有機ＥＬ層
を有する発光素子を用いることが好ましい。

【0058】

なお、領域１５３と、領域１５１と、領域１５０とは、ほぼ同じ面積となる。

【0059】

図６（Ａ）は、撮像表示装置１１０における一つの画素を構成する要素の電気的な接続を
例示する図である。領域１５３は、光電変換素子１６１を有する。領域１５１は、トラン
ジスタ１６２ａ、１６２ｂを有する。領域１５０は表示素子１６３を有する。

【0060】

トランジスタ１６２ａ、１６２ｂは、撮像部１０１および表示部１０２の画素回路１６２
の一部の要素である。光電変換素子１６１、トランジスタ１６２ａ、１６２ｂおよび表示
素子１６３は、それぞれ領域１５３、領域１５１または領域１５０内においてマトリクス
状に配置される。

【0061】

光電変換素子１６１は、トランジスタ１６２ａ、１６２ｂと重なる領域を有するように配
置される。光電変換素子１６１の一方の電極は、トランジスタ１６２ａのソースまたはド
レインの一方と電気的に接続される。

【0062】

トランジスタ１６２ａ、１６２ｂは、表示素子１６３と重なる領域を有するように配置さ
れる。トランジスタ１６２ｂのソースまたはドレインの一方は、表示素子１６３の一方の
電極と電気的に接続される。

【0063】

なお、画素回路１６２に相当する回路の詳細は後述するが、トランジスタ１６２ａのソー
スまたはドレインの他方と、トランジスタ１６２ｂのゲートは電気的に接続される。

【0064】

また、図７（Ａ）は、撮像表示装置１１０における画素回路１６２と領域１５２に設けら
れた回路１５２ａ、１５２ｂ、１５２ｃ、１５２ｄの電気的な接続を例示する図である。
なお、回路１５２ａ、１５２ｂ、１５２ｃ、１５２ｄは、画素回路１６２を駆動する機能
または画素回路１６２から信号を読み出す機能などを有することができる。

【0065】

回路１５２ａは、撮像部１０１のロードライバとしての機能を有することができる。回路
１５２ａは、配線を介して画素回路１６２の要素と電気的に接続される。回路１５２ｂは
、撮像部１０１のカラムドライバとしての機能を有することができる。また、回路１５２
ｂは、ノイズを除去するためのＣＤＳ（ｃｏｒｒｅｌａｔｅｄ ｄｏｕｂｌｅ ｓａｍｐ
ｌｉｎｇ）回路、およびＡ／Ｄコンバータの機能を有していてもよい。回路１５２ｂは、
配線を介して画素回路１６２の要素と電気的に接続される。

【0066】

回路１５２ｃは、表示部１０２のロードライバとしての機能を有することができる。回路
１５２ｃは、配線を介して画素回路１６２の要素と電気的に接続される。回路１５２ｄは
、表示部１０２のカラムドライバとしての機能を有することができる。回路１５２ｄは、
配線を介して画素回路１６２の要素と電気的に接続される。

【0067】

また、図４（Ｄ）の各層の説明図に示すように、層１１２における領域１５１の相対的な
面積を小さくすることで、層１１２における領域１５２の相対的な面積を大きくすること
ができる。このとき、領域１５２には、上述した駆動回路等を設けるほか、データ処理部
２００が有するいずれかの要素または当該要素に含まれる一部の回路を設けてもよい。

【0068】

また、撮像表示装置１００は、図４（Ｂ）に示す撮像表示装置１２０の構成であってもよ
い。撮像表示装置１２０は、撮像表示装置１１０と光電変換素子が異なる構成であり、層
１１５を有する。

【0069】

層１１５に設けられる光電変換素子は、セレンまたはセレンの化合物を有することが好ま
しい。セレン系材料を用いた光電変換素子では、アバランシェ増倍効果を利用することに
より、低照度時の光検出感度を高めることができる。また、光電変換層に有機半導体を用
いたフォトダイオードであってもよい。

【0070】

また、撮像表示装置１００は、図５（Ａ）に示す撮像表示装置１３０の構成であってもよ
い。撮像表示装置１３０は、層１１１と、層１１２と、層１１４と、層１１３が順に積層
された構成を有する。

【0071】

撮像表示装置１３０では、撮像部１０１の要素を層１１１、層１１２および層１１４に設
けることができる。また、表示部１０２の要素を層１１２、層１１４および層１１３に設
けることができる。

【0072】

図５（Ｃ）の各層の説明図に示すように、層１１４は領域１５４および領域１５５を有す
る。領域１５４および領域１５５は、金属酸化物をチャネル形成領域としたトランジスタ
を有する。なお、領域１５５は複数であり、それぞれに異なる機能の回路を設けることが
できる。

【0073】

領域１５４は、撮像部１０１の画素回路の要素（光電変換素子を除く）および表示部１０
２の画素回路の要素（表示素子を除く）が混在した構成を有する。領域１５５には、撮像
部１０１の画素回路または表示部１０２の画素回路の駆動回路等を設けることができる。

【0074】

図６（Ｂ）は、撮像表示装置１３０における一つの画素を構成する要素の電気的な接続の
一例を説明する図である。領域１５３は、光電変換素子１６１を有する。領域１５１は、
トランジスタ１６５ａ、１６５ｂ、および接続部１６６を有する。領域１５４は、トラン
ジスタ１６７ａ、１６７ｂを有する。領域１５０は、表示素子１６３を有する。

【0075】

トランジスタ１６５ａ、１６５ｂ、１６７ａ、１６７ｂは、撮像部１０１および表示部１
０２の画素回路１６７の一部の要素である。接続部１６６はシリコン基板に形成したスル
ーホール等とすることができる。

【0076】

光電変換素子１６１、トランジスタ１６５ａ、１６５ｂ、トランジスタ１６７ａ、１６７
ｂおよび表示素子１６３は、それぞれ領域１５３、領域１５１、領域１５４または領域１
５０内において、マトリクス状に配置される。

【0077】

光電変換素子１６１はトランジスタ１６５ａ、１６５ｂと重なる領域を有するように配置
される。光電変換素子１６１の一方の電極はトランジスタ１６７ａのソースまたはドレイ
ンの一方と接続部１６６を介して電気的に接続される。

【0078】

トランジスタ１６５ａ、１６５ｂのいずれかは、トランジスタ１６７ａ、１６７ｂのいず
れかと重なる領域を有するように配置される。トランジスタ１６５ａのゲートは、トラン
ジスタ１６７ａのソースまたはドレインの他方と電気的に接続される。

【0079】

トランジスタ１６７ａ、１６７ｂは、表示素子１６３と重なる領域を有するように配置さ
れる。トランジスタ１６７ｂのソースまたはドレインの一方は、表示素子１６３の一方の
電極と電気的に接続される。

【0080】

画素回路１６７に相当する回路の詳細は後述するが、トランジスタ１６７ａのソースまた
はドレインの他方と、トランジスタ１６７ｂのゲートは電気的に接続される。

【0081】

また、図７（Ｂ）は、撮像表示装置１３０における画素回路１６７と、領域１５５に設け
られた回路１５５ａ、１５５ｂと、回路１５２ｅ、１５２ｆ、１５２ｇ、１５２ｈとの電
気的な接続を例示する図である。なお、回路１５５ａ、１５５ｂ、１５２ｅ、１５２ｆ、
１５２ｇ、１５２ｈは、画素回路１６７を駆動する機能または画素回路１６７から信号を
読み出す機能などを有することができる。

【0082】

層１１４に設けられた回路１５５ａ、１５５ｂは、表示部１０２のロードライバとしての
機能を有することができる。回路１５５ａ、１５５ｂは、配線を介して層１１４に設けら
れた画素回路１６７の要素と電気的に接続することができる。

【0083】

層１１２に設けられた回路１５２ｈは、表示部１０２のカラムドライバとしての機能を有
することができる。回路１５２ｈは、配線を介して層１１４に設けられた画素回路１６７
の要素と電気的に接続することができる。

【0084】

層１１２に設けられた回路１５２ｅ、１５２ｇは、撮像部１０１のロードライバとしての
機能を有することができる。回路１５２ｅは、配線を介して層１１２に設けられた画素回
路１６７の要素と電気的に接続することができる。回路１５２ｇは、配線を介して層１１
４に設けられた画素回路１６７の要素と電気的に接続することができる。

【0085】

層１１２に設けられた回路１５２ｆは、撮像部１０１のカラムドライバとしての機能を有
することができる。また、回路１５２ｆは、ノイズを除去するためのＣＤＳ回路およびＡ
／Ｄコンバータの機能を有していてもよい。回路１５２ｆは、配線を介して層１１２に設
けられた画素回路１６７の要素と電気的に接続される。

【0086】

また、図５（Ｄ）の各層の説明図に示すように、層１１４における領域１５４の相対的な
面積を小さくすることで、層１１４における領域１５５の相対的な面積を大きくすること
ができる。このとき、領域１５５には、上述した駆動回路を設けるほか、データ処理部２
００が有するいずれかの要素または当該要素に含まれる一部の回路を設けてもよい。

【0087】

また、撮像表示装置１００は、図５（Ｂ）に示す撮像表示装置１４０の構成であってもよ
い。撮像表示装置１４０は、撮像表示装置１３０と光電変換素子が異なる構成であり、セ
レンまたはセレンの化合物を有する光電変換素子が設けられた層１１５を有する。

【0088】

なお、上記では撮像部１０１および表示部１０２と電気的に接続される回路を領域１５２
または領域１５５に設ける形態を説明したが、当該回路は外付けのＩＣチップ内に設けら
れていてもよい。

【0089】

上述した画素回路１６２または画素回路１６７として用いることができる画素回路の構成
例を図８（Ａ）乃至図１４（Ｂ）を用いて説明する。なお、図８（Ａ）乃至図１４（Ｂ）
において、共通した機能を有するトランジスタなどの要素の符号は同じとする。なお、厳
密には分離できないが、主に表示部１０２の画素として動作する部分を回路部１０２ａと
する。

【0090】

図８（Ａ）に示す画素回路１７１は、本発明の一態様の基本的な構成の一つである。画素
回路１７１は、電荷検出部ＮＤの電位を光電変換素子で確定させ、電荷検出部ＮＤの電位
に応じて表示素子を発光させる機能を有する。したがって、データ変換などのステップを
経ることなく撮像から表示までの動作を高速に行うことができる。

【0091】

画素回路１７１は、光電変換素子１０と、トランジスタ５１と、トランジスタ５２と、ト
ランジスタ５３と、表示素子１１と、容量素子６０と、を有する。

【0092】

なお、光電変換素子１０は、図６（Ａ）、（Ｂ）に示す光電変換素子１６１に相当する。
トランジスタ５２は、図６（Ａ）、（Ｂ）に示すトランジスタ１６２ａまたはトランジス
タ１６７ａに相当する。トランジスタ５３は、図６（Ａ）、（Ｂ）に示すトランジスタ１
６２ｂまたはトランジスタ１６７ｂに相当する。表示素子１１は、図６（Ａ）、（Ｂ）に
示す表示素子１６３に相当する。

【0093】

トランジスタ５１のソースまたはドレインの一方は、光電変換素子１０の一方の電極（ア
ノード）と電気的に接続される。光電変換素子１０の一方の電極は、トランジスタ５２の
ソースまたはドレインの一方と電気的に接続される。トランジスタ５２のソースまたはド
レインの他方は、トランジスタ５３のゲートと電気的に接続される。トランジスタ５３の
ソースまたはドレインの一方は、表示素子１１の一方の電極（アノード）と電気的に接続
される。トランジスタ５３のゲートは、容量素子６０の一方の電極と電気的に接続される
。なお、容量素子６０を設けない構成とすることもできる。

【0094】

光電変換素子１０の他方の電極（カソード）は、配線７２と電気的に接続される。トラン
ジスタ５１のゲートは、配線７６と電気的に接続される。トランジスタ５２のゲートは、
配線７５と電気的に接続される。トランジスタ５１のソースまたはドレインの他方は、配
線７３と電気的に接続される。トランジスタ５３のソースまたはドレインの他方は、配線
７４と電気的に接続される。表示素子１１の他方の電極（カソード）は配線８６と電気的
に接続される。容量素子６０の他方の電極は、配線７７と電気的に接続される。

【0095】

配線７２、７３、７４、７７、８６は、電源線としての機能を有することができる。例え
ば、配線７３、７７、８６は低電位電源線、配線７４は高電位電源線として機能させるこ
とができる。配線７５、７６は、各トランジスタのオンオフを制御する信号線として機能
させることができる。

【0096】

光電変換素子１０には、低照度時の光検出感度を高めるためアバランシェ増倍効果を生じ
る光電変換素子を用いてもよい。アバランシェ増倍効果を生じさせるためには、比較的高
い電位ＨＶＤＤ（例えば１０Ｖ以上であって、ＶＤＤより高い電位）が必要となる。した
がって、配線７２は、電位ＨＶＤＤを供給することのできる電源と電気的に接続されるこ
とが好ましい。なお、光電変換素子１０は、アバランシェ増倍効果が生じない電位を印加
して使用することもできる。また、光電変換素子１０として、アバランシェ増倍効果が生
じない素子を用いることもできる。

【0097】

トランジスタ５１は、電荷検出部ＮＤの電位を初期化する機能を有することができる。ト
ランジスタ５２は、電荷検出部ＮＤを制御する機能を有することができる。トランジスタ
５３は、電荷検出部ＮＤの電位に応じて表示素子１１に流れる電流を制御する機能を有す
ることができる。

【0098】

なお、図８（Ｂ）に示す画素回路１７２のように、トランジスタ５３のゲートにトランジ
スタ５４のソースまたはドレインの一方を電気的に接続し、ソースまたはドレインの他方
に容量素子６０の一方の電極を電気的に接続した構成としてもよい。このとき、トランジ
スタ５４のゲートには信号線として機能することができる配線８７が電気的に接続される
。

【0099】

画素回路１７２の構成とすることで、電荷検出部ＮＤの容量値を可変とすることができる
。したがって、低照度環境下ではトランジスタ５４をオフとすることで、高感度の撮像を
行うことができる。また、高照度環境下ではトランジスタ５４をオンとすることで、低感
度の撮像を行うことができる。

【0100】

なお、画素回路１７１、１７２では、配線７４に供給する電位を可変とすることでも感度
を調整した撮像を行うことができる。特に、配線７４に供給する電位を高めることで、表
示素子１１の輝度を高めることができるため、暗視スコープなどの用途に適する。

【0101】

光電変換素子１０に高電圧を印加する場合では、光電変換素子１０と接続されるトランジ
スタには高耐圧のトランジスタを用いる必要がある。高耐圧のトランジスタには、例えば
、チャネル形成領域に金属酸化物を用いたトランジスタ（以下、ＯＳトランジスタ）など
を用いることができる。具体的には、トランジスタ５１およびトランジスタ５２にＯＳト
ランジスタを適用することが好ましい。

【0102】

また、トランジスタ５１およびトランジスタ５２の低いオフ電流特性によって、電荷検出
部ＮＤで電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や動
作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ
方式を適用することができる。

【0103】

したがって、光電変換素子１０に高電圧を印加する場合では、撮像表示装置１３０または
撮像表示装置１４０の構成を用いることが好ましい。なお、撮像表示装置１３０または撮
像表示装置１４０に画素回路１７１、１７２を適用する場合は、トランジスタ１６５ａ、
１６５ｂは不要となる。

【0104】

また、光電変換素子１０に高電圧を印加しないで使用する場合は、トランジスタ５１およ
びトランジスタ５２にシリコンを活性層または活性領域に用いたトランジスタ（以下、Ｓ
ｉトランジスタ）を適用してもよい。したがって、撮像表示装置１１０または撮像表示装
置１２０の構成を用いることもできる。

【0105】

表示素子１１としては、発光素子を用いることが好ましい。発光素子としては、有機物の
発光層を含む有機ＥＬ素子（ＯＬＥＤ）などを用いることができる。有機ＥＬ素子はダイ
オード特性を示し、順方向バイアスを印加することで電流を流すことができる。また、当
該電流をトランジスタで調整することによって輝度を変化させることができる。

【0106】

次に、図８（Ｃ）のタイミングチャートを用いて、画素回路１７１、１７２の基本動作を
説明する。なお、以下に説明する一例の動作において、配線７５、７６には、”Ｈ”とし
てＶＤＤ、”Ｌ”としてＧＮＤの電位が供給されるものとする。配線７２、７４には、Ｖ
ＤＤの電位が供給されるものとする。配線７３、７７、８６には、ＧＮＤの電位が供給さ
れるものとする。なお、各配線に上記以外の電位を供給する形態とすることもできる。

【0107】

時刻Ｔ１に配線７６を”Ｈ”、配線７５を”Ｈ”とし、電荷検出部ＮＤの電位をリセット
電位（ＧＮＤ）に設定する（リセット動作）。このとき、トランジスタ５３は非導通であ
るため、表示素子１１は発光しない。

【0108】

時刻Ｔ２に配線７６を”Ｌ”、配線７５を”Ｈ”とすることで、電荷検出部ＮＤの電位が
変化し始める（蓄積動作）。電荷検出部ＮＤの電位は、光電変換素子１０に入射した光の
強度に応じてＧＮＤから最大でＶＤＤまで変化する。

【0109】

時刻Ｔ３に配線７５を”Ｌ”とし、電荷検出部ＮＤの電位を確定させる。このとき、電荷
検出部ＮＤの電位がトランジスタ５３のしきい値電圧より大きければトランジスタ５３は
導通し、電流値に応じて表示素子１１は発光する（表示動作）。

【0110】

その後、一定期間表示を継続し、時刻Ｔ４で再度リセット動作を行う。上記動作を繰り返
すことで、撮像および表示の動作を高速に行うことができる。また、リセット動作時に適
度に黒表示が挿入されるため、動画像の残像などを低減することができる。

【0111】

なお、画素回路１７１、１７２を用いる場合は、上述したように簡単な制御で撮像および
表示が行えるため、シフトレジスタのような画素の選択回路なども不要であり、全ての画
素で同時にリセット動作、蓄積動作、表示動作を行うことができる。

【0112】

また、本発明の一態様は、図９（Ａ）に示す画素回路１７３の構成であってもよい。画素
回路１７３は撮像データを画素の外部に出力することができる点が画素回路１７１と異な
る。

【0113】

画素回路１７３は、画素回路１７１の構成と、トランジスタ５５と、トランジスタ５６と
、を有する。トランジスタ５５のゲートは、トランジスタ５２のソースまたはドレインの
他方と電気的に接続される。トランジスタ５５のソースまたはドレインの一方は、トラン
ジスタ５６のソースまたはドレインの一方と電気的に接続される。

【0114】

なお、トランジスタ５５は、図６（Ｂ）に示すトランジスタ１６５ａに相当する。トラン
ジスタ５３は、図６（Ｂ）に示すトランジスタ１６５ｂに相当する。なお、トランジスタ
５５、５６を撮像表示装置１１０、１２０の領域１５１に設けることもできる。

【0115】

トランジスタ５５のソースまたはドレインの他方は、配線７９に電気的に接続される。ト
ランジスタ５６のソースまたはドレインの他方は、配線７１に電気的に接続される。トラ
ンジスタ５６のゲートは配線７８に電気的に接続される。

【0116】

配線７９は、電源線としての機能を有することができる。例えば、配線７９は高電位電源
線として機能させることができる。配線７１は、画素から信号を出力する出力線としての
機能を有することができる。配線７８は、トランジスタのオンオフを制御する信号線とし
て機能させることができる。

【0117】

トランジスタ５５は、電荷検出部ＮＤの電位に応じた信号を出力する機能を有することが
できる。トランジスタ５６は、信号を読み出す画素を選択する機能を有することができる
。

【0118】

トランジスタ５５は増幅特性が優れていることが望まれるため、オン電流が高いトランジ
スタであることが好ましい。したがって、トランジスタ５５，５６には、Ｓｉトランジス
タを適用することが好ましい。もちろん、トランジスタ５５，５６にＯＳトランジスタを
適用してもよい。

【0119】

次に、図９（Ｂ）のタイミングチャートを用いて、画素回路１７３の基本動作を説明する
。なお、以下に説明する一例の動作において、配線７５、７６、７８には、”Ｈ”として
ＶＤＤ、”Ｌ”としてＧＮＤの電位が供給されるものとする。配線７２、７４，７９には
、ＶＤＤの電位が供給されるものとする。配線７３、７７、８６には、ＧＮＤの電位が供
給されるものとする。なお、各配線に上記以外の電位を供給する形態とすることもできる
。

【0120】

時刻Ｔ１乃至Ｔ３の動作は、図８（Ｂ）の説明を参照することができる。

【0121】

時刻Ｔ４に配線７８を”Ｈ”とすることでトランジスタ５６を導通させ、電荷検出部ＮＤ
の電位に応じた画像信号を配線７１に出力する。

【0122】

その後、時刻Ｔ５で再度リセット動作を行う。上記動作を繰り返すことで、撮像および表
示の動作を高速に行うことができ、かつ画像データを外部に出力することができる。

【0123】

なお、画素回路１７３を用いる場合は、撮像用に画素を選択するロードライバ、およびカ
ラムドライバが必要となる。当該ロードライバおよびカラムドライバは、領域１５２など
に設けることができる。

【0124】

また、本発明の一態様は、図１０（Ａ）に示す画素回路１７４の構成であってもよい。画
素回路１７４は、撮像した画像とは異なる任意の画像を重ねて表示できる点が画素回路１
７３と異なる。

【0125】

画素回路１７４は、画素回路１７３の構成と、トランジスタ５７と、トランジスタ５８と
、表示素子１２と、を有する。

【0126】

トランジスタ５７のソースまたはドレインの一方は、表示素子１２の一方の電極と電気的
に接続される。トランジスタ５７のゲートは、トランジスタ５８のソースまたはドレイン
の一方と電気的に接続される。トランジスタ５７のソースまたはドレインの他方は、配線
７４と電気的に接続される。表示素子１２の他方の電極は、配線８６と電気的に接続され
る。トランジスタ５８のソースまたはドレインの他方は、配線８１と電気的に接続される
。トランジスタ５８のゲートは、配線８０と電気的に接続される。

【0127】

なお、トランジスタ５７、５８は、撮像表示装置１１０、１２０の領域１５１または撮像
表示装置１３０、１４０の領域１５４に設けることができる。表示素子１２には表示素子
１１と同様の素子を用いることができ、領域１５０に設けることができる。

【0128】

配線８０、８１は、信号線としての機能を有することができる。例えば、配線８０はトラ
ンジスタ５８のオンオフを制御する信号線として機能させることができる。配線８１は、
画像信号を供給する信号線として機能させることができる。

【0129】

トランジスタ５７は、配線８１から供給される電位に応じて表示素子１２に流れる電流を
制御する機能を有することができる。トランジスタ５８は、任意の表示を行う画素を選択
する機能を有することができる。

【0130】

画素回路１７４を用いた撮像表示装置は、トランジスタ５７、５８および表示素子１２を
用いて、任意の画像を表示することができるため、現実と情報を重ねて表示するＡＲ表示
を行うことができる。

【0131】

次に、図１０（Ｂ）のタイミングチャートを用いて、画素回路１７３の基本動作を説明す
る。なお、以下に説明する一例の動作において、配線７５、７６、７８、８０には、”Ｈ
”としてＶＤＤ、”Ｌ”としてＧＮＤの電位が供給されるものとする。配線７２、７４，
７９には、ＶＤＤの電位が供給されるものとする。配線７３、７７、８６には、ＧＮＤの
電位が供給されるものとする。配線８１には、任意の電位（画像信号）が供給されるもの
とする。なお、各配線に上記以外の電位を供給する形態とすることもできる。

【0132】

時刻Ｔ１の動作は、図８（Ｂ）の説明を参照することができる。

【0133】

時刻Ｔ２に配線７６を”Ｌ”、配線７５を”Ｈ”、配線８０を”Ｈ”とすると、電荷検出
部ＮＤの電位が変化し始める（蓄積動作）。電荷検出部ＮＤの電位は、光電変換素子１０
に入射した光の強度に応じてＧＮＤから最大でＶＤＤまで変化する。また、トランジスタ
５７のゲートには配線８１から供給される画像信号の書き込みが行われる。

【0134】

時刻Ｔ３に配線７５を”Ｌ”、配線８０を”Ｌ”とし、電荷検出部ＮＤの電位を確定させ
る。このとき、電荷検出部ＮＤの電位がトランジスタ５３のしきい値電圧より大きければ
トランジスタ５３は導通し、電流値に応じて表示素子１１は発光する。また、トランジス
タ５７のゲートの電位がトランジスタ５７のしきい値電圧より大きければトランジスタ５
７は導通し、電流値に応じて表示素子１２は発光する（表示動作）。

【0135】

時刻Ｔ４以降の動作は、図９（Ｂ）の説明を参照することができる。

【0136】

なお、画素回路１７４を用いる場合は、撮像用および表示用に画素を選択するロードライ
バ、およびカラムドライバが必要となる。当該ロードライバおよびカラムドライバは、領
域１５２、１５５などに設けることができる。

【0137】

また、本発明の一態様は、図１１（Ａ）に示す画素回路１７５の構成であってもよい。画
素回路１７５は、画素回路１７４から表示素子１２を省いた構成であり、トランジスタ５
７のソースまたはドレインの他方を表示素子１１の一方の電極と電気的に接続している。

【0138】

図１０（Ａ）に示す構成では、表示素子１１と表示素子１２のいずれか発光強度が高いほ
うが優位となって表示に現れる。したがって、表示素子１２で任意の画像を表示するには
、表示素子１１での表示を上書きするように発光強度を高めなければならない。図１１（
Ａ）の構成であっても、配線８１から表示素子１１の元の表示を上書きするように信号を
入力することができるため、表示素子１２を省くことができる。

【0139】

また、本発明の一態様は、図１１（Ｂ）に示す画素回路１７６の構成であってもよい。画
素回路１７６は、図１１（Ａ）に示す構成と、トランジスタ５９と、トランジスタ６３と
、を有する。

【0140】

トランジスタ５９のソースまたはドレインの一方は、トランジスタ５２のソースまたはド
レインの他方と電気的に接続される。トランジスタ５９のソースまたはドレインの他方は
、トランジスタ５３のゲートに電気的に接続される。トランジスタ５９のゲートは、トラ
ンジスタ６３のソースまたはドレインの一方と電気的に接続される。トランジスタ６３の
ゲートは、配線８５と電気的に接続される。トランジスタ６３のソースまたはドレインの
他方は、配線８２と電気的に接続される。

【0141】

配線８２は、トランジスタ５９のオンオフを制御する信号線として機能させることができ
る。配線８５は、画素を選択する信号線として機能させることができる。なお、トランジ
スタ６３を設けずに、トランジスタ５９のゲートと配線８２を電気的に接続する構成とす
ることもできる。

【0142】

トランジスタ５９を非導通とすることで、撮像と同時の画像表示を停止することができる
。全ての画素でトランジスタ５９を非導通とすれば、表示部１０２全体で配線８１から供
給される任意の画像データの表示を行うことができる。また、配線７１を介して外部に取
り出して加工したデータを配線８１から供給して表示することもできる。例えば、撮像し
た画像の拡大表示や加工した表示などを行うことができる。

【0143】

また、画素を選択してトランジスタ５９を非導通とすれば、選択した画素では撮像と同時
の画像表示を停止することができる。また、リセット期間にトランジスタ５９を非導通と
すれば、トランジスタ５３は非導通となり黒表示とすることができる。当該黒表示とした
画素を背景として、配線８１から供給される任意の画像データの表示を行うことで、鮮明
なＡＲ表示を行うことができる。

【0144】

なお、トランジスタ５３のゲートにスイッチ（トランジスタ等）を介して低電位電源線を
電気的に接続すれば、リセット期間に限らず任意のタイミングでトランジスタ５３を非導
通にすることができ、黒表示とすることができる。

【0145】

また、本発明の一態様は、図１２（Ａ）に示す画素回路１７７の構成であってもよい。画
素回路１７７は、各トランジスタにバックゲートを設けた構成である。バックゲートに定
電圧を印加することで、各トランジスタのしきい値電圧を調整することができる。また、
フロントのゲートと同じ電位を印加して、オン電流およびオフ電流を制御してもよい。な
お、図１２（Ａ）では、全てのトランジスタにバックゲートを設ける構成を示しているが
、バックゲートを設けないトランジスタを有していてもよい。

【0146】

また、本発明の一態様は、図１２（Ｂ）に示す画素回路１７８の構成であってもよい。画
素回路１７８は、電荷検出部ＮＤを高電位にリセットして動作させることのできる構成の
一例である。

【0147】

画素回路１７８では光電変換素子１０の接続の向きが逆となり、トランジスタ５３がｐ－
ｃｈ型となる点が前述した画素回路と異なる。このとき、トランジスタ５３は、Ｓｉトラ
ンジスタとすることが好ましい。また、画素回路１７８の動作では、配線７２を低電位、
配線７３を高電位とする。

【0148】

画素回路１７８では、電荷検出部ＮＤの電位が光の強度が高いときは相対的に低くなり、
光の強度が低いときは相対的に高くなる。したがって、トランジスタ５３をｐ－ｃｈ型と
し、電荷検出部ＮＤの電位が低いときに表示素子１１の発光が明るくなるように動作させ
る。

【0149】

また、本発明の一態様は、図１３（Ａ）に示す画素回路１７９の構成であってもよい。画
素回路１７９も電荷検出部ＮＤを高電位にリセットして動作させることができる。

【0150】

画素回路１７９は、画素回路１７５の構成に加えて、トランジスタ６２および容量素子６
４を有する。トランジスタ６２のソースまたはドレインの一方は、トランジスタ５５のゲ
ートと電気的に接続される。容量素子６４の一方の電極は、トランジスタ５２のソースま
たはドレインの他方と電気的に接続される。容量素子６４の他方の電極は、トランジスタ
５５のゲートと電気的に接続される。また、画素回路１７５とは光電変換素子１０の接続
の向きが逆となる。

【0151】

トランジスタ６２のソースまたはドレインの他方は配線８５と電気的に接続され、ゲート
は配線８４と電気的に接続される。配線８５は電源線としての機能を有することができ、
高電位を供給することができる。配線８４はトランジスタ６２のオンオフを制御する信号
線としての機能を有することができる。

【0152】

なお、光電変換素子１０の一方の電極とトランジスタ５２のソースまたはドレインの一方
とを接続する配線を電荷蓄積部ＲＤ１とする。また、トランジスタ５２のソースまたはド
レインの他方と容量素子６４とを接続する配線を電荷蓄積部ＲＤ２とする。

【0153】

次に、図１３（Ｂ）のタイミングチャートを用いて、画素回路１７９の基本動作を説明す
る。なお、以下に説明する一例の動作において、配線７５、７６、７８、８０、８４には
、”Ｈ”としてＶＤＤ、”Ｌ”としてＧＮＤの電位が供給されるものとする。配線７２、
７７、８５には、ＧＮＤの電位が供給されるものとする。配線７３、７４、７９には、Ｖ
ＤＤの電位が供給されるものとする。配線８１には、任意の電位（画像信号）が供給され
るものとする。なお、各配線に上記以外の電位を供給する形態とすることもできる。

【0154】

時刻Ｔ１に配線７６を”Ｈ”、配線７５を”Ｈ”とし、電荷蓄積部ＲＤ１、ＲＤ２の電位
を第１のリセット電位（ＶＤＤ）に設定する。このとき、容量素子６４による容量結合に
より電荷検出部ＮＤの電位は上昇するため、トランジスタ５３は導通状態となる場合があ
り、表示素子１１は発光することがある。

【0155】

時刻Ｔ２に配線７５を”Ｌ”とし、時刻Ｔ３に配線７６を”Ｌ”とすることで、電荷蓄積
部ＲＤ１の電位が変化し始める。電荷蓄積部ＲＤ１の電位は、光電変換素子１０に入射し
た光の強度に応じてＶＤＤから最小でＧＮＤまで変化する。

【0156】

時刻Ｔ４に配線７５を”Ｈ”、配線８４を”Ｈ”とすると、電荷蓄積部ＲＤ２の電位は、
電荷蓄積部ＲＤ１の電位と同じになる。また、電荷検出部ＮＤの電位は第２のリセット電
位に設定される。

【0157】

時刻Ｔ５に配線８４を”Ｌ”とすると、容量素子６４による容量結合により電荷検出部Ｎ
Ｄの電位は低下する。

【0158】

時刻Ｔ６に配線７６を”Ｈ”とすると、電荷蓄積部ＲＤ１の電位は第１のリセット電位（
ＶＤＤ）となる。換言すると、電荷蓄積部ＲＤ１、ＲＤ２の電位は、露光期間（時刻Ｔ３
から時刻Ｔ６までの間）に低下した分だけ上昇する。このとき、電荷検出部ＮＤの電位は
、容量素子６４による容量結合により電荷蓄積部ＲＤ１、ＲＤ２の電位の上昇に対応して
上昇する。つまり、電荷検出部ＮＤは、露光期間を反映した電位となり、当該電位に応じ
て表示素子１１は発光する。

【0159】

この動作では、光の強度が高いほど電荷蓄積部ＲＤ１、ＲＤ２の電位は露光期間に小さく
なるため、第１のリセット電位との差が大きくなる。そのため、電荷検出部ＮＤの電位は
、光の強度が高いときは相対的に高く、光の強度が低いときは相対的に低くなる。

【0160】

したがって、トランジスタ５３がｎ－ｃｈ型であっても、画素回路１７９は電荷検出部Ｎ
Ｄの電位が高いときに表示素子１１の発光が明るくなるように動作させることができる。

【0161】

なお、Ｔ６はＴ１に対応し、上記動作を繰り返すことで撮像および表示の動作を高速に行
うことができる。

【0162】

また、本発明の一態様は、図１４（Ａ）に示す画素回路１８０の構成であってもよい。画
素回路１８０は、トランジスタ等の回路を構成する要素のノイズを相殺する相関二重サン
プリングを行うための画素回路の例である。なお、相関二重サンプリングを行うＣＤＳ回
路は、配線７１と電気的に接続して設けられる。相関二重サンプリングは、配線７１に取
り出された画像信号からリセット時の信号を減算することで行われる。

【0163】

画素回路１８０は、画素回路１７９の容量素子６４がトランジスタ６１に置き換わった構
成である。また、画素回路１７９とは光電変換素子の接続の向きが逆となる。トランジス
タ６１のソースまたはドレインの一方は、トランジスタ５２のソースまたはドレインの他
方と電気的に接続される。トランジスタ６１のソースまたはドレインの他方は、トランジ
スタ５５のゲートと電気的に接続される。

【0164】

トランジスタ６１のゲートは、配線８３と電気的に接続される。配線８３はトランジスタ
６１のオンオフを制御する信号線としての機能を有することができる。

【0165】

なお、トランジスタ５２のソースまたはドレインの他方とトランジスタ６１のソースまた
はドレインの一方とを接続する配線を電荷蓄積部ＲＤとする。

【0166】

次に、図１４（Ｂ）のタイミングチャートを用いて、画素回路１８０の基本動作を説明す
る。なお、以下に説明する一例の動作において、配線７５、７６、７８、８０、８４には
、”Ｈ”としてＶＤＤ、”Ｌ”としてＧＮＤの電位が供給されるものとする。配線７２、
７４、７９には、ＶＤＤの電位が供給されるものとする。配線７３、７７、８５には、Ｇ
ＮＤの電位が供給されるものとする。配線８１には、任意の電位（画像信号）が供給され
るものとする。なお、各配線に上記以外の電位を供給する形態とすることもできる。

【0167】

時刻Ｔ１に配線７６を”Ｈ”、配線７５を”Ｈ”とし、電荷蓄積部ＲＤの電位をリセット
電位（ＧＮＤ）に設定する（リセット動作）。

【0168】

時刻Ｔ２に配線７６を”Ｌ”とすることで、電荷蓄積部ＲＤの電位が変化し始める（蓄積
動作）。電荷蓄積部ＲＤの電位は、光電変換素子１０に入射した光の強度に応じてＧＮＤ
から最大でＶＤＤまで変化する。

【0169】

時刻Ｔ３に配線７５を”Ｌ”とすると、電荷蓄積部ＲＤの電位は確定する。

【0170】

時刻Ｔ４に配線７８を”Ｈ”、配線８４を”Ｈ”とすると、電荷検出部ＮＤの電位はリセ
ット電位（ＧＮＤ）となり、配線７１にはトランジスタ等のノイズ信号が含まれたリセッ
ト電位（ＧＮＤ）が読み出される。このとき、当該リセット電位（ＧＮＤ）はＣＤＳ回路
に格納される。また、時刻Ｔ４において、表示素子１１は発光しない。

【0171】

時刻Ｔ５に配線８４を”Ｌ”とし、時刻Ｔ６に配線８３を”Ｈ”とすると、電荷検出部Ｎ
Ｄの電位は電荷蓄積部ＲＤの電位となり、配線７１にはトランジスタ等のノイズ信号が含
まれた画像信号電位が読み出される。また、時刻Ｔ５において、表示素子１１は電荷検出
部ＮＤの電位に応じて発光する。

【0172】

ＣＤＳ回路では、トランジスタ等のノイズ信号が含まれた画像信号電位から先に格納した
トランジスタ等のノイズ信号が含まれたリセット電位（ＧＮＤ）を減算する動作が行われ
、正味の画像信号が取り出される。

【0173】

時刻Ｔ７に配線８３を”Ｌ”とし、時刻Ｔ８に配線７８を”Ｌ”とすることで、ノイズを
除去した画像データの取り出しが完了する。また、時刻Ｔ８は時刻Ｔ１に相当し、上記動
作を繰り返すことで、撮像および表示の高速動作、およびノイズを除去した画像データの
取り出しを行うことができる。

【0174】

なお、本発明の一態様として上記に示した画素回路１７１乃至１８０の構成は、任意に組
み合わせることができる。

【0175】

図１５（Ａ）、（Ｂ）、（Ｃ）は、表示部１０２に表示される画像の例を説明する図であ
る。例えば、図１５（Ａ）に示すような、丘に咲く花や空に浮かぶ飛行船を被写体として
撮像したとする。

【0176】

図１５（Ｂ）は、時刻およびＡＲ表示で被写体の情報を付加した例である。前述したよう
に、表示部で情報を付加して表示するには、背景の画像を上書きするような動作を行う。
背景の画像が暗色の場合には、明色で情報を表示すれば視認性は良好であるが、背景が明
色である場合には、情報表示の輝度を高くしても視認性を高めることが困難となる。

【0177】

このような場合には、背景色の補色を用いて情報を表示することが好ましい。例えば、「
Ａｉｒｓｈｉｐ」や「Ｓｕｎｆｌｏｗｅｒ」の文字は、空の青に対する補色またはそれに
近いオレンジや黄色で表示することが好ましい。また、時刻の数字は、丘の緑に対する補
色またはそれに近い赤や紫で表示することが好ましい。

【0178】

また、画素回路１７６に示した構成を用いれば、選択した画素で撮像と同時の画像表示を
停止することができる。したがって、図１５（Ｃ）に示すように、文字などの情報を表示
する領域の背景の撮像画像を非表示（黒表示）とし、情報を明色で表示することで視認性
を高めることができる。

【0179】

また、本発明の一態様の撮像表示装置では、シースルー型のディスプレイとは異なり、撮
像した画像にＡＲ表示を付加できることから、視認者の位置に対してＡＲ表示の位置調整
を行う必要はない。

【0180】

図１５（Ａ）に示すような被写体の情報をサーバから得る場合において、未知の被写体で
は、被写体の画像および周囲の情報をサーバにアップロードし、形状、色、場所、時刻な
どの情報と膨大なデータベースとの照合などを行って検索結果を得なければならない。し
たがって、サーバから情報を得る場合は、前述したように被写体のカテゴリーを絞り込ん
でからサーバでの検索を行うことが好ましい。

【0181】

このようなカテゴリーの絞り込みには、ニューラルネットワークを用いて推定を行うこと
が好ましい。

【0182】

図１６は、ニューラルネットワークで被写体のカテゴリーを推定する動作を説明する図で
ある。入力データＥ_１乃至Ｅ_ｉ（ｉは自然数）は、被写体の画像Ｐから抽出した形、色、
大きさなどの特徴の他、位置、時刻など撮像表示装置で取得できる情報に対応する。

【0183】

入力データＥ_１乃至Ｅ_ｉは、入力層５０１のノードＦ_１乃至Ｆ_ｉにそれぞれ入力され、重
みづけされた情報が中間層５０２の第１の層Ｇ_１に入力される。ここで、中間層５０２は
、Ｇ_１乃至Ｇ_ｊ（ｊは自然数）までの任意の層数を有する。また、中間層５０２の各層は
、任意のノード数を有する。そして、中間層５０２の最終層Ｇ_ｊから出力された情報が出
力層５０３に入力される。出力層５０３は、被写体のカテゴリーの推定結果であるＨ_１乃
至Ｈ_ｋ（ｋは自然数）のいずれか、または確率の高いカテゴリー推定結果のいくつかを出
力する。

【0184】

カテゴリーの推定結果であるＨ_１乃至Ｈ_ｋは、被写体が自然物、人工物または生物である
かなどの大まかなカテゴリーから、被写体が特定される程度の詳細なカテゴリーまでの、
どのレベルであってもよい。

【0185】

そして、被写体の画像Ｐ、入力データＥ_１乃至Ｅ_ｉおよびカテゴリーの推定結果をサーバ
５０５に送信し、被写体の情報を検索する。推定結果が詳細であるほどサーバ５０５での
検索に要するデータベースを絞り込めるため、検索時間を短くすることができる。

【0186】

ただし、撮像表示装置ではニューラルネットワークのチップ面積や処理速度に制限がある
ため、カテゴリーの推定は必要最小限とし、サーバ５０５と連携して利用することが好ま
しい。例えば、サーバ５０５が有するデータベースに情報がある前提において、被写体が
建物であるならば、カテゴリーが建物であるという推定結果と、画像と、位置情報があれ
ば十分に精度の高い情報を高速に得ることができる。また、被写体が人であるならば、カ
テゴリーが人（性別、身長、年齢などの情報を含む）であるという推定結果と、画像（顔
を含むことが好ましい）があれば個人を高速に特定することも可能である。

【0187】

次に、本発明の一態様に用いることのできるニューラルネットワークの構成例について、
図１７（Ａ）乃至（Ｃ）を用いて詳細を説明する。ニューラルネットワークＮＮは、ニュ
ーロン回路と、ニューロン回路間に設けられたシナプス回路によって構成される。

【0188】

図１７（Ａ）は、ニューラルネットワークＮＮを構成するニューロン回路ＮＣとシナプス
回路ＳＣの構成例である。シナプス回路ＳＣには、入力データｘ_１乃至ｘ_Ｌ（Ｌは自然数
）が入力される。また、シナプス回路ＳＣは、重み係数ｗ_ｋ（ｋは１以上Ｌ以下の整数）
を記憶する機能を有する。重み係数ｗ_ｋは、ニューロン回路ＮＣ間の結合の強さに対応す
る。

【0189】

シナプス回路ＳＣに入力データｘ_１乃至ｘ_Ｌが入力されると、ニューロン回路ＮＣには、
シナプス回路ＳＣに入力された入力データｘ_ｋと、シナプス回路ＳＣに記憶された重み係
数ｗ_ｋとの積（ｘ_ｋｗ_ｋ）を、ｋ＝１乃至Ｌについて足し合わせた値（ｘ_１ｗ_１＋ｘ_２ｗ
_２＋…＋ｘ_Ｌｗ_Ｌ）、すなわち、ｘ_ｋとｗ_ｋを用いた積和演算によって得られた値が供給
される。この値がニューロン回路ＮＣのしきい値θを超えた場合、ニューロン回路ＮＣは
ハイレベルの信号ｙを出力する。この現象をニューロン回路ＮＣの発火と呼ぶ。

【0190】

図１７（Ｂ）にニューラルネットワークＮＮのモデルの一例を示す。ニューラルネットワ
ークＮＮは、ニューロン回路ＮＣとシナプス回路ＳＣを用いた階層型パーセプトロンの構
成を有し、入力層ＩＬ、隠れ層（中間層）ＨＬ、出力層ＯＬを有する。

【0191】

入力層ＩＬは隠れ層ＨＬに対して、入力データｘ_１乃至ｘ_Ｌを出力することができる。隠
れ層ＨＬは、隠れシナプス回路ＨＳ、隠れニューロン回路ＨＮを有する。出力層ＯＬは、
出力シナプス回路ＯＳ、出力ニューロン回路ＯＮを有する。

【0192】

隠れニューロン回路ＨＮには、入力データｘ_ｋと、隠れシナプス回路ＨＳに保持された重
み係数ｗ_ｋと、を用いた積和演算によって得られた値が供給される。そして、出力ニュー
ロン回路ＯＮには、隠れニューロン回路ＨＮの出力と、出力シナプス回路ＯＳに保持され
た重み係数ｗ_ｋを用いた積和演算によって得られた値が供給される。そして、出力ニュー
ロン回路ＯＮから、出力データｙ_１乃至ｙ_Ｌが出力される。

【0193】

このように、所定の入力データが与えられたニューラルネットワークＮＮは、シナプス回
路ＳＣに保持された重み係数と、ニューロン回路のしきい値θに応じた値を、出力データ
として出力する機能を有する。

【0194】

また、ニューラルネットワークＮＮは、教師データの入力によって教師あり学習を行うこ
とができる。図１７（Ｃ）に、誤差逆伝播法を利用して教師あり学習を行うニューラルネ
ットワークＮＮのモデルを示す。

【0195】

誤差逆伝播法は、ニューラルネットワークの出力データと教師信号の誤差が小さくなるよ
うに、シナプス回路の重み係数ｗ_ｋを変更する方式である。具体的には、出力データｙ_１
乃至ｙ_Ｌと教師データｔ_１乃至ｔ_Ｌに基づいて決定される誤差δ_Ｏに応じて、隠れシナプ
ス回路ＨＳの重み係数ｗ_ｋが変更される。また、隠れシナプス回路ＨＳの重み係数ｗ_ｋの
変更量に応じて、さらに前段のシナプス回路ＳＣの重み係数ｗ_ｋが変更される。このよう
に、教師データｔ_１乃至ｔ_Ｌに基づいて、シナプス回路ＳＣの重み係数を順次変更するこ
とにより、ニューラルネットワークＮＮの学習を行うことができる。

【0196】

図１７に示すニューラルネットワークの構成は、図２におけるニューラルネットワーク２
０７に用いることができる。また、ニューラルネットワーク２０７の学習には、上記の誤
差逆伝播法を用いることができる。

【0197】

なお、図１７（Ｂ）、（Ｃ）には１層の隠れ層ＨＬを示しているが、隠れ層ＨＬの層数は
２以上とすることができる。隠れ層ＨＬを２層以上有するニューラルネットワーク（ディ
ープニューラルネットワーク（ＤＮＮ））を用いることにより、深層学習を行うことがで
きる。これにより、画像生成の精度を高めることができる。

【0198】

以上の説明の通り、本発明の一態様を用いることで被写体の情報を速やかに得ることがで
き、現実との整合性が良好なＡＲ表示を行うことができる。

【0199】

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

【0200】

（実施の形態２）
本実施の形態では、上記実施の形態で説明したニューラルネットワークに用いることがで
きる半導体装置の構成例について説明する。

【0201】

ニューラルネットワークがハードウェアによって構成される場合、ニューラルネットワー
クにおける積和演算は、積和演算素子を用いて行うことができる。本実施の形態では、ニ
ューラルネットワーク２０７における積和演算素子として用いることができる半導体装置
の構成例について説明する。

【0202】

＜半導体装置の構成例＞
半導体装置６００の構成の一例を図１８に示す。図１８に示す半導体装置６００は、記憶
回路６１０（ＭＥＭ）と、参照用記憶回路６２０（ＲＭＥＭ）と、回路６３０と、回路６
４０と、を有する。半導体装置６００は、さらに電流源回路６５０（ＣＲＥＦ）を有して
いても良い。

【0203】

記憶回路６１０（ＭＥＭ）は、メモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ
］で例示されるメモリセルＭＣを有する。また、各メモリセルＭＣは、入力された電位を
電流に変換する機能を有する素子を有する。上記機能を有する素子として、例えばトラン
ジスタなどの能動素子を用いることができる。図１８では、各メモリセルＭＣがトランジ
スタＴｒ１１を有する場合を例示している。

【0204】

そして、メモリセルＭＣには、配線ＷＤ［ｊ］で例示される配線ＷＤから第１のアナログ
電位が入力される。第１のアナログ電位は、第１のアナログデータに対応する。そして、
メモリセルＭＣは、第１のアナログ電位に応じた第１のアナログ電流を生成する機能を有
する。具体的には、トランジスタＴｒ１１のゲートに第１のアナログ電位を供給したとき
に得られるトランジスタＴｒ１１のドレイン電流を、第１のアナログ電流とすることがで
きる。なお、以下、メモリセルＭＣ［ｉ、ｊ］に流れる電流をＩ［ｉ、ｊ］とし、メモリ
セルＭＣ［ｉ＋１、ｊ］に流れる電流をＩ［ｉ＋１、ｊ］とする。

【0205】

なお、トランジスタＴｒ１１が飽和領域で動作する場合、そのドレイン電流はソースとド
レイン間の電圧に依存せず、ゲート電圧としきい値電圧の差分によって制御される。よっ
て、トランジスタＴｒ１１は飽和領域で動作させることが望ましい。トランジスタＴｒ１
１を飽和領域で動作させるために、そのゲート電圧、ソースとドレイン間の電圧は、飽和
領域で動作する範囲の電圧に適切に設定されているものとする。

【0206】

具体的に、図１８に示す半導体装置６００では、メモリセルＭＣ［ｉ、ｊ］に配線ＷＤ［
ｊ］から第１のアナログ電位Ｖｘ［ｉ、ｊ］または第１のアナログ電位Ｖｘ［ｉ、ｊ］に
応じた電位が入力される。メモリセルＭＣ［ｉ、ｊ］は、第１のアナログ電位Ｖｘ［ｉ、
ｊ］に応じた第１のアナログ電流を生成する機能を有する。すなわち、この場合、メモリ
セルＭＣ［ｉ、ｊ］の電流Ｉ［ｉ、ｊ］は、第１のアナログ電流に相当する。

【0207】

また、具体的に、図１８に示す半導体装置６００では、メモリセルＭＣ［ｉ＋１、ｊ］に
配線ＷＤ［ｊ］から第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］または第１のアナログ電位Ｖ
ｘ［ｉ＋１、ｊ］に応じた電位が入力される。メモリセルＭＣ［ｉ＋１、ｊ］は、第１の
アナログ電位Ｖｘ［ｉ＋１、ｊ］に応じた第１のアナログ電流を生成する機能を有する。
すなわち、この場合、メモリセルＭＣ［ｉ＋１、ｊ］の電流Ｉ［ｉ＋１、ｊ］は、第１の
アナログ電流に相当する。

【0208】

そして、メモリセルＭＣは、第１のアナログ電位を保持する機能を有する。すなわち、メ
モリセルＭＣは、第１のアナログ電位を保持することで、第１のアナログ電位に応じた第
１のアナログ電流を保持する機能を有するといえる。

【0209】

また、メモリセルＭＣには、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］で例示される配線ＲＷ
から第２のアナログ電位が入力される。第２のアナログ電位は、第２のアナログデータに
対応する。メモリセルＭＣは、既に保持されている第１のアナログ電位に、第２のアナロ
グ電位あるいは第２のアナログ電位に応じた電位を加算する機能と、加算することで得ら
れる第３のアナログ電位を保持する機能とを有する。そして、メモリセルＭＣは、第３の
アナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、メモリセ
ルＭＣは、第３のアナログ電位を保持することで、第３のアナログ電位に応じた第２のア
ナログ電流を保持する機能を有するといえる。

【0210】

具体的に、図１８に示す半導体装置６００では、メモリセルＭＣ［ｉ、ｊ］に配線ＲＷ［
ｉ］から第２のアナログ電位Ｖｗ［ｉ、ｊ］が入力される。そして、メモリセルＭＣ［ｉ
、ｊ］は、第１のアナログ電位Ｖｘ［ｉ、ｊ］および第２のアナログ電位Ｖｗ［ｉ、ｊ］
に応じた第３のアナログ電位を保持する機能を有する。そして、メモリセルＭＣ［ｉ、ｊ
］は、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわ
ち、この場合、メモリセルＭＣ［ｉ、ｊ］の電流Ｉ［ｉ、ｊ］は、第２のアナログ電流に
相当する。

【0211】

また、図１８に示す半導体装置６００では、メモリセルＭＣ［ｉ＋１、ｊ］に配線ＲＷ［
ｉ＋１］から第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］が入力される。そして、メモリセル
ＭＣ［ｉ＋１、ｊ］は、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］および第２のアナログ電
位Ｖｗ［ｉ＋１、ｊ］に応じた第３のアナログ電位を保持する機能を有する。そして、メ
モリセルＭＣ［ｉ＋１、ｊ］は、第３のアナログ電位に応じた第２のアナログ電流を生成
する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ＋１、ｊ］の電流Ｉ［ｉ＋
１、ｊ］は、第２のアナログ電流に相当する。

【0212】

そして、電流Ｉ［ｉ、ｊ］は、メモリセルＭＣ［ｉ、ｊ］を介して配線ＢＬ［ｊ］と配線
ＶＲ［ｊ］の間を流れる。電流Ｉ［ｉ＋１、ｊ］は、メモリセルＭＣ［ｉ＋１、ｊ］を介
して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れる。よって、電流Ｉ［ｉ、ｊ］と電流Ｉ
［ｉ＋１、ｊ］との和に相当する電流Ｉ［ｊ］が、メモリセルＭＣ［ｉ、ｊ］およびメモ
リセルＭＣ［ｉ＋１、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れることと
なる。

【0213】

参照用記憶回路６２０（ＲＭＥＭ）は、メモリセルＭＣＲ［ｉ］、メモリセルＭＣＲ［ｉ
＋１］で例示されるメモリセルＭＣＲを有する。メモリセルＭＣＲには、配線ＷＤＲＥＦ
から第１の参照電位ＶＰＲが入力される。そして、メモリセルＭＣＲは、第１の参照電位
ＶＰＲに応じた第１の参照電流を生成する機能を有する。なお、以下、メモリセルＭＣＲ
［ｉ］に流れる電流をＩＲＥＦ［ｉ］とし、メモリセルＭＣＲ［ｉ＋１］に流れる電流を
ＩＲＥＦ［ｉ＋１］とする。

【0214】

そして、具体的に、図１８に示す半導体装置６００では、メモリセルＭＣＲ［ｉ］に配線
ＷＤＲＥＦから第１の参照電位ＶＰＲが入力される。メモリセルＭＣＲ［ｉ］は、第１の
参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。すなわち、この場合、
メモリセルＭＣＲ［ｉ］の電流ＩＲＥＦ［ｉ］は、第１の参照電流に相当する。

【0215】

また、図１８に示す半導体装置６００では、メモリセルＭＣＲ［ｉ＋１］に配線ＷＤＲＥ
Ｆから第１の参照電位ＶＰＲが入力される。メモリセルＭＣＲ［ｉ＋１］は、第１の参照
電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。すなわち、この場合、メモ
リセルＭＣＲ［ｉ＋１］の電流ＩＲＥＦ［ｉ＋１］は、第１の参照電流に相当する。

【0216】

そして、メモリセルＭＣＲは、第１の参照電位ＶＰＲを保持する機能を有する。すなわち
、メモリセルＭＣＲは、第１の参照電位ＶＰＲを保持することで、第１の参照電位ＶＰＲ
に応じた第１の参照電流を保持する機能を有すると言える。

【0217】

また、メモリセルＭＣＲには、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］で例示される配線Ｒ
Ｗから第２のアナログ電位が入力される。メモリセルＭＣＲは、既に保持されている第１
の参照電位ＶＰＲに、第２のアナログ電位あるいは第２のアナログ電位に応じた電位を加
算し、加算することで得られる第２の参照電位を保持する機能を有する。そして、メモリ
セルＭＣＲは、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわ
ち、メモリセルＭＣＲは、第２の参照電位を保持することで、第２の参照電位に応じた第
２の参照電流を保持する機能を有すると言える。

【0218】

具体的に、図１８に示す半導体装置６００では、メモリセルＭＣＲ［ｉ］に配線ＲＷ［ｉ
］から第２のアナログ電位Ｖｗ［ｉ、ｊ］が入力される。そして、メモリセルＭＣＲ［ｉ
］は、第１の参照電位ＶＰＲおよび第２のアナログ電位Ｖｗ［ｉ、ｊ］に応じた第２の参
照電位を保持する機能を有する。そして、メモリセルＭＣＲ［ｉ］は、第２の参照電位に
応じた第２の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ
［ｉ］の電流ＩＲＥＦ［ｉ］は、第２の参照電流に相当する。

【0219】

また、図１８に示す半導体装置６００では、メモリセルＭＣＲ［ｉ＋１］に配線ＲＷ［ｉ
＋１］から第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］が入力される。そして、メモリセルＭ
ＣＲ［ｉ＋１］は、第１の参照電位ＶＰＲおよび第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］
に応じた第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲ［ｉ＋１］
は、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、この場
合、メモリセルＭＣＲ［ｉ＋１］の電流ＩＲＥＦ［ｉ＋１］は、第２の参照電流に相当す
る。

【0220】

そして、電流ＩＲＥＦ［ｉ］は、メモリセルＭＣＲ［ｉ］を介して配線ＢＬＲＥＦと配線
ＶＲＲＥＦの間を流れる。電流ＩＲＥＦ［ｉ＋１］は、メモリセルＭＣＲ［ｉ＋１］を介
して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる。よって、電流ＩＲＥＦ［ｉ］と電流
ＩＲＥＦ［ｉ＋１］との和に相当する電流ＩＲＥＦが、メモリセルＭＣＲ［ｉ］およびメ
モリセルＭＣＲ［ｉ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れることと
なる。

【0221】

電流源回路６５０は、配線ＢＬＲＥＦに流れる電流ＩＲＥＦと同じ値の電流、もしくは電
流ＩＲＥＦに対応する電流を、配線ＢＬに供給する機能を有する。そして、後述するオフ
セットの電流を設定する際には、メモリセルＭＣ［ｉ、ｊ］およびメモリセルＭＣ［ｉ＋
１、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れる電流Ｉ［ｊ］が、メモリ
セルＭＣＲ［ｉ］およびメモリセルＭＣＲ［ｉ＋１］を介して配線ＢＬＲＥＦと配線ＶＲ
ＲＥＦの間を流れる電流ＩＲＥＦと異なる場合、差分の電流は回路６３０または回路６４
０に流れる。回路６３０は電流ソース回路としての機能を有し、回路６４０は電流シンク
回路としての機能を有する。

【0222】

具体的に、電流Ｉ［ｊ］が電流ＩＲＥＦよりも大きい場合、回路６３０は、電流Ｉ［ｊ］
と電流ＩＲＥＦの差分に相当する電流ΔＩ［ｊ］を生成する機能を有する。また、回路６
３０は、生成した電流ΔＩ［ｊ］を配線ＢＬ［ｊ］に供給する機能を有する。すなわち、
回路６３０は、電流ΔＩ［ｊ］を保持する機能を有すると言える。

【0223】

また、電流Ｉ［ｊ］が電流ＩＲＥＦよりも小さい場合、回路６４０は、電流Ｉ［ｊ］と電
流ＩＲＥＦの差分に相当する電流ΔＩ［ｊ］の絶対値に相当する電流を生成する機能を有
する。また、回路６４０は、生成した電流ΔＩ［ｊ］を配線ＢＬ［ｊ］から引き込む機能
を有する。すなわち、回路６４０は、電流ΔＩ［ｊ］を保持する機能を有すると言える。

【0224】

次いで、図１８に示す半導体装置６００の動作の一例について説明する。

【0225】

まず、メモリセルＭＣ［ｉ、ｊ］に第１のアナログ電位に応じた電位を格納する。具体的
には、第１の参照電位ＶＰＲから第１のアナログ電位Ｖｘ［ｉ、ｊ］を差し引いた電位Ｖ
ＰＲ－Ｖｘ［ｉ、ｊ］が、配線ＷＤ［ｊ］を介してメモリセルＭＣ［ｉ、ｊ］に入力され
る。メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ－Ｖｘ［ｉ、ｊ］が保持される。また、
メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ－Ｖｘ［ｉ、ｊ］に応じた電流Ｉ［ｉ、ｊ］
が生成される。例えば第１の参照電位ＶＰＲは、接地電位よりも高い電位とする。具体的
には、接地電位よりも高く、電流源回路６５０に供給されるハイレベルの電位ＶＤＤと同
程度か、それ以下の電位であることが望ましい。

【0226】

また、メモリセルＭＣＲ［ｉ］に第１の参照電位ＶＰＲを格納する。具体的には、電位Ｖ
ＰＲが、配線ＷＤＲＥＦを介してメモリセルＭＣＲ［ｉ］に入力される。メモリセルＭＣ
Ｒ［ｉ］では、電位ＶＰＲが保持される。また、メモリセルＭＣＲ［ｉ］では、電位ＶＰ
Ｒに応じた電流ＩＲＥＦ［ｉ］が生成される。

【0227】

また、メモリセルＭＣ［ｉ＋１、ｊ］に第１のアナログ電位に応じた電位を格納する。具
体的には、第１の参照電位ＶＰＲから第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］を差し引い
た電位ＶＰＲ－Ｖｘ［ｉ＋１、ｊ］が、配線ＷＤ［ｊ］を介してメモリセルＭＣ［ｉ＋１
、ｊ］に入力される。メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ－Ｖｘ［ｉ＋１、
ｊ］が保持される。また、メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ－Ｖｘ［ｉ＋
１、ｊ］に応じた電流Ｉ［ｉ＋１、ｊ］が生成される。

【0228】

また、メモリセルＭＣＲ［ｉ＋１］に第１の参照電位ＶＰＲを格納する。具体的には、電
位ＶＰＲが、配線ＷＤＲＥＦを介してメモリセルＭＣＲ［ｉ＋１］に入力される。メモリ
セルＭＣＲ［ｉ＋１］では、電位ＶＰＲが保持される。また、メモリセルＭＣＲ［ｉ＋１
］では、電位ＶＰＲに応じた電流ＩＲＥＦ［ｉ＋１］が生成される。

【0229】

上記動作において、配線ＲＷ［ｉ］および配線ＲＷ［ｉ＋１］は基準電位とする。例えば
、基準電位として接地電位、基準電位よりも低いローレベルの電位ＶＳＳなどを用いるこ
とができる。あるいは、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位を用いると、
第２のアナログ電位Ｖｗを正負にしても、配線ＲＷの電位を基準電位よりも高くできるの
で信号の生成を容易にすることができ、正負のアナログデータに対する積演算が可能にな
るので好ましい。

【0230】

上記動作により、配線ＢＬ［ｊ］には、配線ＢＬ［ｊ］に接続されたメモリセルＭＣにお
いてそれぞれ生成される電流を合わせた電流が、流れることとなる。具体的に図１８では
、メモリセルＭＣ［ｉ、ｊ］で生成される電流Ｉ［ｉ、ｊ］と、メモリセルＭＣ［ｉ＋１
、ｊ］で生成される電流Ｉ［ｉ＋１、ｊ］とを合わせた電流Ｉ［ｊ］が流れる。また、上
記動作により、配線ＢＬＲＥＦには、配線ＢＬＲＥＦに接続されたメモリセルＭＣＲにお
いてそれぞれ生成される電流を合わせた電流が、流れることとなる。具体的に図１８では
、メモリセルＭＣＲ［ｉ］で生成される電流ＩＲＥＦ［ｉ］と、メモリセルＭＣＲ［ｉ＋
１］で生成される電流ＩＲＥＦ［ｉ＋１］とを合わせた電流ＩＲＥＦが流れる。

【0231】

次いで、配線ＲＷ［ｉ］および配線ＲＷ［ｉ＋１］の電位を基準電位としたまま、第１の
アナログ電位を入力することによって得られる電流Ｉ［ｊ］と第１の参照電位を入力する
ことによって得られる電流ＩＲＥＦとの差分から得られるオフセットの電流Ｉｏｆｆｓｅ
ｔ［ｊ］を、回路６３０または回路６４０において保持する。

【0232】

具体的に、電流Ｉ［ｊ］が電流ＩＲＥＦよりも大きい場合、回路６３０は電流Ｉｏｆｆｓ
ｅｔ［ｊ］を配線ＢＬ［ｊ］に供給する。すなわち、回路６３０に流れる電流ＩＣＭ［ｊ
］は電流Ｉｏｆｆｓｅｔ［ｊ］に相当することとなる。そして、当該電流ＩＣＭ［ｊ］の
値は回路６３０において保持される。また、電流Ｉ［ｊ］が電流ＩＲＥＦよりも小さい場
合、回路６４０は電流Ｉｏｆｆｓｅｔ［ｊ］を配線ＢＬ［ｊ］から引き込む。すなわち、
回路６４０に流れる電流ＩＣＰ［ｊ］は電流Ｉｏｆｆｓｅｔ［ｊ］に相当することとなる
。そして、当該電流ＩＣＰ［ｊ］の値は回路６４０において保持される。

【0233】

次いで、既にメモリセルＭＣ［ｉ、ｊ］において保持されている第１のアナログ電位また
は第１のアナログ電位に応じた電位に加算するように、第２のアナログ電位または第２の
アナログ電位に応じた電位をメモリセルＭＣ［ｉ、ｊ］に格納する。具体的には、配線Ｒ
Ｗ［ｉ］の電位を基準電位に対してＶｗ［ｉ］だけ高い電位とすることで、第２のアナロ
グ電位Ｖｗ［ｉ］が、配線ＲＷ［ｉ］を介してメモリセルＭＣ［ｉ、ｊ］に入力される。
メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ－Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］が保持される
。また、メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ－Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］に応
じた電流Ｉ［ｉ、ｊ］が生成される。

【0234】

また、既にメモリセルＭＣ［ｉ＋１、ｊ］において保持されている第１のアナログ電位ま
たは第１のアナログ電位に応じた電位に加算するように、第２のアナログ電位または第２
のアナログ電位に応じた電位をメモリセルＭＣ［ｉ＋１、ｊ］に格納する。具体的には、
配線ＲＷ［ｉ＋１］の電位を基準電位に対してＶｗ［ｉ＋１］だけ高い電位とすることで
、第２のアナログ電位Ｖｗ［ｉ＋１］が、配線ＲＷ［ｉ＋１］を介してメモリセルＭＣ［
ｉ＋１、ｊ］に入力される。メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ－Ｖｘ［ｉ
＋１、ｊ］＋Ｖｗ［ｉ＋１］が保持される。また、メモリセルＭＣ［ｉ＋１、ｊ］では、
電位ＶＰＲ－Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］に応じた電流Ｉ［ｉ＋１、ｊ］が生成
される。

【0235】

なお、電位を電流に変換する素子として飽和領域で動作するトランジスタＴｒ１１を用い
る場合、配線ＲＷ［ｉ］の電位がＶｗ［ｉ］であり、配線ＲＷ［ｉ＋１］の電位がＶｗ［
ｉ＋１］であると仮定すると、メモリセルＭＣ［ｉ、ｊ］が有するトランジスタＴｒ１１
のドレイン電流が電流Ｉ［ｉ、ｊ］に相当するので、第２のアナログ電流は以下の式１で
表される。なお、ｋは係数、ＶｔｈはトランジスタＴｒ１１のしきい値電圧である。

【0236】

Ｉ［ｉ、ｊ］＝ｋ（Ｖｗ［ｉ］－Ｖｔｈ＋ＶＰＲ－Ｖｘ［ｉ、ｊ］）^２ （式１）

【0237】

また、メモリセルＭＣＲ［ｉ］が有するトランジスタＴｒ１１のドレイン電流が電流ＩＲ
ＥＦ［ｉ］に相当するので、第２の参照電流は以下の式２で表される。

【0238】

ＩＲＥＦ［ｉ］＝ｋ（Ｖｗ［ｉ］－Ｖｔｈ＋ＶＰＲ）^２ （式２）

【0239】

そして、メモリセルＭＣ［ｉ、ｊ］に流れる電流Ｉ［ｉ、ｊ］と、メモリセルＭＣ［ｉ＋
１、ｊ］に流れる電流Ｉ［ｉ＋１、ｊ］の和に相当する電流Ｉ［ｊ］は、Ｉ［ｊ］＝Σ_ｉ
Ｉ［ｉ、ｊ］であり、メモリセルＭＣＲ［ｉ］に流れる電流ＩＲＥＦ［ｉ］と、メモリセ
ルＭＣＲ［ｉ＋１］に流れる電流ＩＲＥＦ［ｉ＋１］の和に相当する電流ＩＲＥＦは、Ｉ
ＲＥＦ＝Σ_ｉＩＲＥＦ［ｉ］となり、その差分に相当する電流ΔＩ［ｊ］は以下の式３で
表される。

【0240】

ΔＩ［ｊ］＝ＩＲＥＦ－Ｉ［ｊ］＝Σ_ｉＩＲＥＦ［ｉ］－Σ_ｉＩ［ｉ、ｊ］ （式３
）

【0241】

式１、式２、式３から、電流ΔＩ［ｊ］は以下の式４のように導き出される。

【0242】

ΔＩ［ｊ］
＝Σ_ｉ｛ｋ（Ｖｗ［ｉ］－Ｖｔｈ＋ＶＰＲ）^２－ｋ（Ｖｗ［ｉ］－Ｖｔｈ＋ＶＰＲ－Ｖｘ
［ｉ、ｊ］）^２｝
＝２ｋΣ_ｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）－２ｋΣ_ｉ（Ｖｔｈ－ＶＰＲ）・Ｖｘ［ｉ、
ｊ］－ｋΣ_ｉＶｘ［ｉ、ｊ］^２ （式４）

【0243】

式４において、２ｋΣ_ｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）で示される項は、第１のアナロ
グ電位Ｖｘ［ｉ、ｊ］および第２のアナログ電位Ｖｗ［ｉ］の積と、第１のアナログ電位
Ｖｘ［ｉ＋１、ｊ］および第２のアナログ電位Ｖｗ［ｉ＋１］の積と、の和に相当する。

【0244】

また、Ｉｏｆｆｓｅｔ［ｊ］は、配線ＲＷ［ｉ］の電位を全て基準電位としたとき、すな
わち第２のアナログ電位Ｖｗ［ｉ］を０、第２のアナログ電位Ｖｗ［ｉ＋１］を０とした
ときの電流ΔＩ［ｊ］とすると、式４から、以下の式５が導き出される。

【0245】

Ｉｏｆｆｓｅｔ［ｊ］＝－２ｋΣ_ｉ（Ｖｔｈ－ＶＰＲ）・Ｖｘ［ｉ、ｊ］－ｋΣ_ｉＶｘ［
ｉ、ｊ］^２ （式５）

【0246】

したがって、式３乃至式５から、第１のアナログデータと第２のアナログデータの積和値
に相当する２ｋΣ_ｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）は、以下の式６で表されることが分
かる。

【0247】

２ｋΣ_ｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）＝ＩＲＥＦ－Ｉ［ｊ］－Ｉｏｆｆｓｅｔ［ｊ］
（式６）

【0248】

そして、メモリセルＭＣに流れる電流の和を電流Ｉ［ｊ］、メモリセルＭＣＲに流れる電
流の和を電流ＩＲＥＦ、回路６３０または回路６４０に流れる電流を電流Ｉｏｆｆｓｅｔ
［ｊ］とすると、配線ＲＷ［ｉ］の電位をＶｗ［ｉ］、配線ＲＷ［ｉ＋１］の電位をＶｗ
［ｉ＋１］としたときに配線ＢＬ［ｊ］から流れ出る電流Ｉｏｕｔ［ｊ］は、ＩＲＥＦ－
Ｉ［ｊ］－Ｉｏｆｆｓｅｔ［ｊ］で表される。式６から、電流Ｉｏｕｔ［ｊ］は、２ｋΣ
_ｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）であり、第１のアナログ電位Ｖｘ［ｉ、ｊ］および第
２のアナログ電位Ｖｗ［ｉ］の積と、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］および第２
のアナログ電位Ｖｗ［ｉ＋１］の積と、の和に相当することが分かる。

【0249】

なお、トランジスタＴｒ１１は飽和領域で動作させることが望ましいが、トランジスタＴ
ｒ１１の動作領域が理想的な飽和領域と異なっていたとしても、第１のアナログ電位Ｖｘ
［ｉ、ｊ］および第２のアナログ電位Ｖｗ［ｉ］の積と、第１のアナログ電位Ｖｘ［ｉ＋
１、ｊ］および第２のアナログ電位Ｖｗ［ｉ＋１］の積との和に相当する電流を、所望の
範囲内の精度で問題なく得ることができる場合は、トランジスタＴｒ１１は飽和領域で動
作しているものとみなせる。

【0250】

本発明の一態様により、アナログデータの演算処理をデジタルデータに変換せずとも実行
することができるので、半導体装置の回路規模を小さく抑えることができる。また、本発
明の一態様により、アナログデータの演算処理をデジタルデータに変換せずとも実行する
ことができるので、アナログデータの演算処理に要する時間を抑えることができる。また
、本発明の一態様により、アナログデータの演算処理に要する時間を抑えつつ、半導体装
置の低消費電力化を実現することができる。

【0251】

＜記憶回路の構成例＞
次いで、記憶回路６１０（ＭＥＭ）と、参照用記憶回路６２０（ＲＭＥＭ）の具体的な構
成の一例について、図１９を用いて説明する。

【0252】

図１９では、記憶回路６１０（ＭＥＭ）がｙ行ｘ列（ｘ、ｙは自然数）の複数のメモリセ
ルＭＣを有し、参照用記憶回路６２０（ＲＭＥＭ）がｙ行１列の複数のメモリセルＭＣＲ
を有する場合を例示している。

【0253】

記憶回路６１０は、配線ＲＷと、配線ＷＷと、配線ＷＤと、配線ＶＲと、配線ＢＬとに接
続されている。図１９では、配線ＲＷ［１］乃至配線ＲＷ［ｙ］が各行のメモリセルＭＣ
にそれぞれ接続され、配線ＷＷ［１］乃至配線ＷＷ［ｙ］が各行のメモリセルＭＣにそれ
ぞれ接続され、配線ＷＤ［１］乃至配線ＷＤ［ｘ］が各列のメモリセルＭＣにそれぞれ接
続され、配線ＢＬ［１］乃至配線ＢＬ［ｘ］が各列のメモリセルＭＣにそれぞれ接続され
ている場合を例示している。また、図１９では、配線ＶＲ［１］乃至配線ＶＲ［ｘ］が各
列のメモリセルＭＣにそれぞれ接続されている場合を例示している。なお、配線ＶＲ［１
］乃至配線ＶＲ［ｘ］は、互いに接続されていても良い。

【0254】

そして、参照用記憶回路６２０は、配線ＲＷと、配線ＷＷと、配線ＷＤＲＥＦと、配線Ｖ
ＲＲＥＦと、配線ＢＬＲＥＦとに接続されている。図１９では、配線ＲＷ［１］乃至配線
ＲＷ［ｙ］が各行のメモリセルＭＣＲにそれぞれ接続され、配線ＷＷ［１］乃至配線ＷＷ
［ｙ］が各行のメモリセルＭＣＲにそれぞれ接続され、配線ＷＤＲＥＦが一列のメモリセ
ルＭＣＲにそれぞれ接続され、配線ＢＬＲＥＦが一列のメモリセルＭＣＲにそれぞれ接続
され、配線ＶＲＲＥＦが一列のメモリセルＭＣＲにそれぞれ接続されている場合を例示し
ている。なお、配線ＶＲＲＥＦは、配線ＶＲ［１］乃至配線ＶＲ［ｘ］に接続されていて
も良い。

【0255】

次いで、図１９に示した複数のメモリセルＭＣのうち、任意の２行２列のメモリセルＭＣ
と、図１９に示した複数のメモリセルＭＣＲのうち、任意の２行１列のメモリセルＭＣＲ
との、具体的な回路構成と接続関係とを、一例として図２０に示す。

【0256】

具体的に図２０では、ｉ行ｊ列目のメモリセルＭＣ［ｉ、ｊ］と、ｉ＋１行ｊ列目のメモ
リセルＭＣ［ｉ＋１、ｊ］と、ｉ行ｊ＋１列目のメモリセルＭＣ［ｉ、ｊ＋１］と、ｉ＋
１行ｊ＋１列目のメモリセルＭＣ［ｉ＋１、ｊ＋１］とを図示している。また、具体的に
図２０では、ｉ行目のメモリセルＭＣＲ［ｉ］と、ｉ＋１行目のメモリセルＭＣＲ［ｉ＋
１］とを図示している。なお、ｉとｉ＋１はそれぞれ１からｙまでの任意の数で、ｊとｊ
＋１はそれぞれ１からｘまでの任意の数とする。

【0257】

ｉ行目のメモリセルＭＣ［ｉ、ｊ］と、メモリセルＭＣ［ｉ、ｊ＋１］と、メモリセルＭ
ＣＲ［ｉ］とは、配線ＲＷ［ｉ］および配線ＷＷ［ｉ］に接続されている。また、ｉ＋１
行目のメモリセルＭＣ［ｉ＋１、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ＋１］と、メモリ
セルＭＣＲ［ｉ＋１］とは、配線ＲＷ［ｉ＋１］および配線ＷＷ［ｉ＋１］に接続されて
いる。

【0258】

ｊ列目のメモリセルＭＣ［ｉ、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ］とは、配線ＷＤ［
ｊ］、配線ＶＲ［ｊ］、および配線ＢＬ［ｊ］に接続されている。また、ｊ＋１列目のメ
モリセルＭＣ［ｉ、ｊ＋１］と、メモリセルＭＣ［ｉ＋１、ｊ＋１］とは、配線ＷＤ［ｊ
＋１］、配線ＶＲ［ｊ＋１］、および配線ＢＬ［ｊ＋１］に接続されている。また、ｉ行
目のメモリセルＭＣＲ［ｉ］と、ｉ＋１行目のメモリセルＭＣＲ［ｉ＋１］とは、配線Ｗ
ＤＲＥＦ、配線ＶＲＲＥＦ、および配線ＢＬＲＥＦに接続されている。

【0259】

そして、各メモリセルＭＣと各メモリセルＭＣＲとは、トランジスタＴｒ１１と、トラン
ジスタＴｒ１２と、容量素子Ｃ１１と、を有する。トランジスタＴｒ１２は、メモリセル
ＭＣまたはメモリセルＭＣＲへの第１のアナログ電位の入力を制御する機能を有する。ト
ランジスタＴｒ１１は、ゲートに入力された電位に従って、アナログ電流を生成する機能
を有する。容量素子Ｃ１１は、メモリセルＭＣまたはメモリセルＭＣＲにおいて保持され
ている第１のアナログ電位または第１のアナログ電位に応じた電位に、第２のアナログ電
位あるいは第２のアナログ電位に応じた電位を加算する機能を有する。

【0260】

具体的に、図２０に示すメモリセルＭＣでは、トランジスタＴｒ１２は、ゲートが配線Ｗ
Ｗに接続され、ソースまたはドレインの一方が配線ＷＤに接続され、ソースまたはドレイ
ンの他方がトランジスタＴｒ１１のゲートに接続されている。また、トランジスタＴｒ１
１は、ソースまたはドレインの一方が配線ＶＲに接続され、ソースまたはドレインの他方
が配線ＢＬに接続されている。容量素子Ｃ１１は、第１の電極が配線ＲＷに接続され、第
２の電極がトランジスタＴｒ１１のゲートに接続されている。

【0261】

また、図２０に示すメモリセルＭＣＲでは、トランジスタＴｒ１２は、ゲートが配線ＷＷ
に接続され、ソースまたはドレインの一方が配線ＷＤＲＥＦに接続され、ソースまたはド
レインの他方がトランジスタＴｒ１１のゲートに接続されている。また、トランジスタＴ
ｒ１１は、ソースまたはドレインの一方が配線ＶＲＲＥＦに接続され、ソースまたはドレ
インの他方が配線ＢＬＲＥＦに接続されている。容量素子Ｃ１１は、第１の電極が配線Ｒ
Ｗに接続され、第２の電極がトランジスタＴｒ１１のゲートに接続されている。

【0262】

メモリセルＭＣにおいてトランジスタＴｒ１１のゲートをノードＮとすると、メモリセル
ＭＣでは、トランジスタＴｒ１２を介してノードＮに第１のアナログ電位または第１のア
ナログ電位に応じた電位が入力され、次いでトランジスタＴｒ１２がオフになるとノード
Ｎが浮遊状態になり、ノードＮにおいて第１のアナログ電位または第１のアナログ電位に
応じた電位が保持される。また、メモリセルＭＣでは、ノードＮが浮遊状態になると、容
量素子Ｃ１１の第１の電極に入力された第２のアナログ電位または第２のアナログ電位に
応じた電位がノードＮに与えられる。上記動作により、ノードＮは、第１のアナログ電位
または第１のアナログ電位に応じた電位に、第２のアナログ電位または第２のアナログ電
位に応じた電位が加算されることで得られる電位となる。

【0263】

なお、容量素子Ｃ１１の第１の電極の電位は容量素子Ｃ１１を介してノードＮに与えられ
るため、実際には、第１の電極の電位の変化量がそのままノードＮの電位の変化量に反映
されるわけではない。具体的には、容量素子Ｃ１１の容量値と、トランジスタＴｒ１１の
ゲート容量の容量値と、寄生容量の容量値とから一意に決まる結合係数を、第１の電極の
電位の変化量に乗ずることで、ノードＮの電位の変化量を正確に算出することができる。
以下、説明を分かり易くするために、第１の電極の電位の変化量がほぼノードＮの電位の
変化量に反映されるものとして説明を行う。

【0264】

トランジスタＴｒ１１は、ノードＮの電位にしたがってそのドレイン電流が定まる。よっ
て、トランジスタＴｒ１２がオフになることでノードＮの電位が保持されると、トランジ
スタＴｒ１１のドレイン電流の値も保持される。上記ドレイン電流には第１のアナログ電
位と第２のアナログ電位が反映されている。

【0265】

また、メモリセルＭＣＲにおいてトランジスタＴｒ１１のゲートをノードＮＲＥＦとする
と、メモリセルＭＣＲでは、トランジスタＴｒ１２を介してノードＮＲＥＦに第１の参照
電位または第１の参照電位に応じた電位が入力され、次いでトランジスタＴｒ１２がオフ
になるとノードＮＲＥＦが浮遊状態になり、ノードＮＲＥＦにおいて第１の参照電位また
は第１の参照電位に応じた電位が保持される。また、メモリセルＭＣＲでは、ノードＮＲ
ＥＦが浮遊状態になると、容量素子Ｃ１１の第１の電極に入力された第２のアナログ電位
または第２のアナログ電位に応じた電位がノードＮＲＥＦに与えられる。上記動作により
、ノードＮＲＥＦは、第１の参照電位または第１の参照電位に応じた電位に、第２のアナ
ログ電位または第２のアナログ電位に応じた電位が加算されることで得られる電位となる
。

【0266】

トランジスタＴｒ１１は、ノードＮＲＥＦの電位にしたがってそのドレイン電流が定まる
。よって、トランジスタＴｒ１２がオフになることでノードＮＲＥＦの電位が保持される
と、トランジスタＴｒ１１のドレイン電流の値も保持される。上記ドレイン電流には第１
の参照電位と第２のアナログ電位が反映されている。

【0267】

メモリセルＭＣ［ｉ、ｊ］のトランジスタＴｒ１１に流れるドレイン電流を電流Ｉ［ｉ、
ｊ］とし、メモリセルＭＣ［ｉ＋１、ｊ］のトランジスタＴｒ１１に流れるドレイン電流
を電流Ｉ［ｉ＋１、ｊ］とすると、配線ＢＬ［ｊ］からメモリセルＭＣ［ｉ、ｊ］および
メモリセルＭＣ［ｉ＋１、ｊ］に供給される電流の和は、電流Ｉ［ｊ］となる。また、メ
モリセルＭＣ［ｉ、ｊ＋１］のトランジスタＴｒ１１に流れるドレイン電流を電流Ｉ［ｉ
、ｊ＋１］とし、メモリセルＭＣ［ｉ＋１、ｊ＋１］のトランジスタＴｒ１１に流れるド
レイン電流を電流Ｉ［ｉ＋１、ｊ＋１］とすると、配線ＢＬ［ｊ＋１］からメモリセルＭ
Ｃ［ｉ、ｊ＋１］およびメモリセルＭＣ［ｉ＋１、ｊ＋１］に供給される電流の和は、電
流Ｉ［ｊ＋１］となる。また、メモリセルＭＣＲ［ｉ］のトランジスタＴｒ１１に流れる
ドレイン電流を電流ＩＲＥＦ［ｉ］とし、メモリセルＭＣＲ［ｉ＋１］のトランジスタＴ
ｒ１１に流れるドレイン電流を電流ＩＲＥＦ［ｉ＋１］とすると、配線ＢＬＲＥＦからメ
モリセルＭＣＲ［ｉ］およびメモリセルＭＣＲ［ｉ＋１］に供給される電流の和は、電流
ＩＲＥＦとなる。

【0268】

＜回路６３０・回路６４０・電流源回路の構成例＞
次いで、回路６３０と、回路６４０と、電流源回路６５０（ＣＲＥＦ）の具体的な構成の
一例について、図２１を用いて説明する。

【0269】

図２１では、図２０に示すメモリセルＭＣとメモリセルＭＣＲに対応した、回路６３０、
回路６４０、電流源回路６５０の構成の一例を示している。具体的に、図２１に示す回路
６３０は、ｊ列目のメモリセルＭＣに対応した回路６３０［ｊ］と、ｊ＋１列目のメモリ
セルＭＣに対応した回路６３０［ｊ＋１］とを有する。また、図２１に示す回路６４０は
、ｊ列目のメモリセルＭＣに対応した回路６４０［ｊ］と、ｊ＋１列目のメモリセルＭＣ
に対応した回路６４０［ｊ＋１］とを有する。

【0270】

そして、回路６３０［ｊ］および回路６４０［ｊ］は、配線ＢＬ［ｊ］に接続されている
。また、回路６３０［ｊ＋１］および回路６４０［ｊ＋１］は、配線ＢＬ［ｊ＋１］に接
続されている。

【0271】

電流源回路６５０は、配線ＢＬ［ｊ］、配線ＢＬ［ｊ＋１］、配線ＢＬＲＥＦに接続され
ている。そして、電流源回路６５０は、配線ＢＬＲＥＦに電流ＩＲＥＦを供給する機能と
、電流ＩＲＥＦと同じ電流または電流ＩＲＥＦに応じた電流を、配線ＢＬ［ｊ］および配
線ＢＬ［ｊ＋１］のそれぞれに供給する機能を有する。

【0272】

具体的に、回路６３０［ｊ］および回路６３０［ｊ＋１］は、トランジスタＴｒ２４乃至
Ｔｒ２６と、容量素子Ｃ２２とをそれぞれ有する。オフセットの電流を設定する際に、回
路６３０［ｊ］において、トランジスタＴｒ２４は、電流Ｉ［ｊ］が電流ＩＲＥＦよりも
大きい場合に、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ＩＣＭ［ｊ］を生成す
る機能を有する。また、回路６３０［ｊ＋１］において、トランジスタＴｒ２４は、電流
Ｉ［ｊ＋１］が電流ＩＲＥＦよりも大きい場合に、電流Ｉ［ｊ＋１］と電流ＩＲＥＦの差
分に相当する電流ＩＣＭ［ｊ＋１］を生成する機能を有する。電流ＩＣＭ［ｊ］および電
流ＩＣＭ［ｊ＋１］は、回路６３０［ｊ］および回路６３０［ｊ＋１］から配線ＢＬ［ｊ
］および配線ＢＬ［ｊ＋１］に供給される。

【0273】

そして、回路６３０［ｊ］および回路６３０［ｊ＋１］において、トランジスタＴｒ２４
は、ソースまたはドレインの一方が対応する配線ＢＬに接続されており、ソースまたはド
レインの他方が所定の電位が供給される配線に接続されている。トランジスタＴｒ２５は
、ソースまたはドレインの一方が配線ＢＬに接続されており、ソースまたはドレインの他
方がトランジスタＴｒ２４のゲートに接続されている。トランジスタＴｒ２６は、ソース
またはドレインの一方がトランジスタＴｒ２４のゲートに接続されており、ソースまたは
ドレインの他方が所定の電位が供給される配線に接続されている。容量素子Ｃ２２は、第
１の電極がトランジスタＴｒ２４のゲートに接続されており、第２の電極が所定の電位が
供給される配線に接続されている。

【0274】

トランジスタＴｒ２５のゲートは配線ＯＳＭに接続されており、トランジスタＴｒ２６の
ゲートは配線ＯＲＭに接続されている。

【0275】

なお、図２１では、トランジスタＴｒ２４がｐチャネル型であり、トランジスタＴｒ２５
およびＴｒ２６がｎチャネル型である場合を例示している。

【0276】

また、回路６４０［ｊ］および回路６４０［ｊ＋１］は、トランジスタＴｒ２１乃至Ｔｒ
２３と、容量素子Ｃ２１とをそれぞれ有する。オフセットの電流を設定する際に、回路６
４０［ｊ］において、トランジスタＴｒ２１は、電流Ｉ［ｊ］が電流ＩＲＥＦよりも小さ
い場合に、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ＩＣＰ［ｊ］を生成する機
能を有する。また、回路６４０［ｊ＋１］において、トランジスタＴｒ２１は、電流Ｉ［
ｊ＋１］が電流ＩＲＥＦよりも小さい場合に、電流Ｉ［ｊ＋１］と電流ＩＲＥＦの差分に
相当する電流ＩＣＰ［ｊ＋１］を生成する機能を有する。電流ＩＣＰ［ｊ］および電流Ｉ
ＣＰ［ｊ＋１］は、配線ＢＬ［ｊ］および配線ＢＬ［ｊ＋１］から回路６４０［ｊ］およ
び回路６４０［ｊ＋１］に引き込まれる。

【0277】

なお、電流ＩＣＭ［ｊ］と電流ＩＣＰ［ｊ］とが、Ｉｏｆｆｓｅｔ［ｊ］に相当する。ま
た、なお、電流ＩＣＭ［ｊ＋１］と電流ＩＣＰ［ｊ＋１］とが、Ｉｏｆｆｓｅｔ［ｊ＋１
］に相当する。

【0278】

そして、回路６４０［ｊ］および回路６４０［ｊ＋１］において、トランジスタＴｒ２１
は、ソースまたはドレインの一方が対応する配線ＢＬに接続されており、ソースまたはド
レインの他方が所定の電位が供給される配線に接続されている。トランジスタＴｒ２２は
、ソースまたはドレインの一方が配線ＢＬに接続されており、ソースまたはドレインの他
方がトランジスタＴｒ２１のゲートに接続されている。トランジスタＴｒ２３は、ソース
またはドレインの一方がトランジスタＴｒ２１のゲートに接続されており、ソースまたは
ドレインの他方が所定の電位が供給される配線に接続されている。容量素子Ｃ２１は、第
１の電極がトランジスタＴｒ２１のゲートに接続されており、第２の電極が所定の電位が
供給される配線に接続されている。

【0279】

トランジスタＴｒ２２のゲートは配線ＯＳＰに接続されており、トランジスタＴｒ２３の
ゲートは配線ＯＲＰに接続されている。

【0280】

なお、図２１では、トランジスタＴｒ２１乃至Ｔｒ２３がｎチャネル型である場合を例示
している。

【0281】

また、電流源回路６５０は、配線ＢＬに対応したトランジスタＴｒ２７と、配線ＢＬＲＥ
Ｆに対応したトランジスタＴｒ２８とを有する。具体的に、図２１に示す電流源回路６５
０は、トランジスタＴｒ２７として、配線ＢＬ［ｊ］に対応したトランジスタＴｒ２７［
ｊ］と、配線ＢＬ［ｊ＋１］に対応したトランジスタＴｒ２７［ｊ＋１］とを有する場合
を例示している。

【0282】

そして、トランジスタＴｒ２７のゲートは、トランジスタＴｒ２８のゲートに接続されて
いる。また、トランジスタＴｒ２７は、ソースまたはドレインの一方が対応する配線ＢＬ
に接続されており、ソースまたはドレインの他方が所定の電位が供給される配線に接続さ
れている。トランジスタＴｒ２８は、ソースまたはドレインの一方が配線ＢＬＲＥＦに接
続されており、ソースまたはドレインの他方が所定の電位が供給される配線に接続されて
いる。

【0283】

トランジスタＴｒ２７とトランジスタＴｒ２８とは、同じ極性を有している。図２１では
、トランジスタＴｒ２７とトランジスタＴｒ２８とが、共にｐチャネル型を有する場合を
例示している。

【0284】

トランジスタＴｒ２８のドレイン電流は電流ＩＲＥＦに相当する。そして、トランジスタ
Ｔｒ２７とトランジスタＴｒ２８とはカレントミラー回路としての機能を有するため、ト
ランジスタＴｒ２７のドレイン電流は、トランジスタＴｒ２８のドレイン電流とほぼ同じ
値、またはトランジスタＴｒ２８のドレイン電流に応じた値となる。

【0285】

＜半導体装置の動作例＞
次いで、図２０、図２１および図２２を用いて、本発明の一態様に係る半導体装置６００
の具体的な動作の一例について説明する。

【0286】

図２２は、図２０に示すメモリセルＭＣ、メモリセルＭＣＲと、図２１に示す回路６３０
、回路６４０、電流源回路６５０の動作を示すタイミングチャートの一例に相当する。図
２２では、時刻Ｔ０１乃至時刻Ｔ０４において、メモリセルＭＣおよびメモリセルＭＣＲ
に第１のアナログデータを格納する動作が行われる。時刻Ｔ０５乃至時刻Ｔ１０において
、回路６３０および回路６４０にオフセットの電流Ｉｏｆｆｓｅｔを設定する動作が行わ
れる。時刻Ｔ１１乃至時刻Ｔ１６において、第１のアナログデータと第２のアナログデー
タとの積和値に対応したデータを取得する動作が行われる。

【0287】

なお、配線ＶＲ［ｊ］および配線ＶＲ［ｊ＋１］にはローレベルの電位ＶＳＳが供給され
るものとする。また、回路６３０に接続される所定の電位を有する配線は、全てハイレベ
ルの電位ＶＤＤが供給されるものとする。また、回路６４０に接続される所定の電位を有
する配線は、全てローレベルの電位ＶＳＳが供給されるものとする。また、電流源回路６
５０に接続される所定の電位を有する配線は、全てハイレベルの電位ＶＤＤが供給される
ものとする。

【0288】

また、トランジスタＴｒ１１、Ｔｒ２１、Ｔｒ２４、Ｔｒ２７［ｊ］、Ｔｒ２７［ｊ＋１
］、Ｔｒ２８は飽和領域で動作するものとする。

【0289】

まず、時刻Ｔ０１乃至時刻Ｔ０２において、配線ＷＷ［ｉ］にハイレベルの電位が与えら
れ、配線ＷＷ［ｉ＋１］にローレベルの電位が与えられる。上記動作により、図２０に示
すメモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ、ｊ＋１］、メモリセルＭＣＲ［ｉ］
においてトランジスタＴｒ１２がオンになる。また、メモリセルＭＣ［ｉ＋１、ｊ］、メ
モリセルＭＣ［ｉ＋１、ｊ＋１］、メモリセルＭＣＲ［ｉ＋１］においてトランジスタＴ
ｒ１２がオフの状態を維持する。

【0290】

また、時刻Ｔ０１乃至時刻Ｔ０２では、図２０に示す配線ＷＤ［ｊ］と配線ＷＤ［ｊ＋１
］とに、第１の参照電位ＶＰＲから第１のアナログ電位を差し引いた電位がそれぞれ与え
られる。具体的に、配線ＷＤ［ｊ］には電位ＶＰＲ－Ｖｘ［ｉ、ｊ］が与えられ、配線Ｗ
Ｄ［ｊ＋１］には電位ＶＰＲ－Ｖｘ［ｉ、ｊ＋１］が与えられる。また、配線ＷＤＲＥＦ
には第１の参照電位ＶＰＲが与えられ、配線ＲＷ［ｉ］および配線ＲＷ［ｉ＋１］には基
準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が
与えられる。

【0291】

よって、図２０に示すメモリセルＭＣ［ｉ、ｊ］のノードＮ［ｉ、ｊ］にはトランジスタ
Ｔｒ１２を介して電位ＶＰＲ－Ｖｘ［ｉ、ｊ］が与えられ、メモリセルＭＣ［ｉ、ｊ＋１
］のノードＮ［ｉ、ｊ＋１］にはトランジスタＴｒ１２を介して電位ＶＰＲ－Ｖｘ［ｉ、
ｊ＋１］が与えられ、メモリセルＭＣＲ［ｉ］のノードＮＲＥＦ［ｉ］にはトランジスタ
Ｔｒ１２を介して電位ＶＰＲが与えられる。

【0292】

時刻Ｔ０２が終了すると、図２０に示す配線ＷＷ［ｉ］に与えられる電位はハイレベルか
らローレベルに変化し、メモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ、ｊ＋１］、メ
モリセルＭＣＲ［ｉ］においてトランジスタＴｒ１２がオフになる。上記動作により、ノ
ードＮ［ｉ、ｊ］には電位ＶＰＲ－Ｖｘ［ｉ、ｊ］が保持され、ノードＮ［ｉ、ｊ＋１］
には電位ＶＰＲ－Ｖｘ［ｉ、ｊ＋１］が保持され、ノードＮＲＥＦ［ｉ］には電位ＶＰＲ
が保持される。

【0293】

次いで、時刻Ｔ０３乃至時刻Ｔ０４において、図２０に示す配線ＷＷ［ｉ］の電位はロー
レベルに維持され、配線ＷＷ［ｉ＋１］にハイレベルの電位が与えられる。上記動作によ
り、図２０に示すメモリセルＭＣ［ｉ＋１、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ＋１］、
メモリセルＭＣＲ［ｉ＋１］においてトランジスタＴｒ１２がオンになる。また、メモリ
セルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ、ｊ＋１］、メモリセルＭＣＲ［ｉ］において
トランジスタＴｒ１２がオフの状態を維持する。

【0294】

また、時刻Ｔ０３乃至時刻Ｔ０４では、図２０に示す配線ＷＤ［ｊ］と配線ＷＤ［ｊ＋１
］とに、第１の参照電位ＶＰＲから第１のアナログ電位を差し引いた電位がそれぞれ与え
られる。具体的に、配線ＷＤ［ｊ］には電位ＶＰＲ－Ｖｘ［ｉ＋１、ｊ］が与えられ、配
線ＷＤ［ｊ＋１］には電位ＶＰＲ－Ｖｘ［ｉ＋１、ｊ＋１］が与えられる。また、配線Ｗ
ＤＲＥＦには第１の参照電位ＶＰＲが与えられ、配線ＲＷ［ｉ］および配線ＲＷ［ｉ＋１
］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ
）／２が与えられる。

【0295】

よって、図２０に示すメモリセルＭＣ［ｉ＋１、ｊ］のノードＮ［ｉ＋１、ｊ］にはトラ
ンジスタＴｒ１２を介して電位ＶＰＲ－Ｖｘ［ｉ＋１、ｊ］が与えられ、メモリセルＭＣ
［ｉ＋１、ｊ＋１］のノードＮ［ｉ＋１、ｊ＋１］にはトランジスタＴｒ１２を介して電
位ＶＰＲ－Ｖｘ［ｉ＋１、ｊ＋１］が与えられ、メモリセルＭＣＲ［ｉ＋１］のノードＮ
ＲＥＦ［ｉ＋１］にはトランジスタＴｒ１２を介して電位ＶＰＲが与えられる。

【0296】

時刻Ｔ０４が終了すると、図２０に示す配線ＷＷ［ｉ＋１］に与えられる電位はハイレベ
ルからローレベルに変化し、メモリセルＭＣ［ｉ＋１、ｊ］、メモリセルＭＣ［ｉ＋１、
ｊ＋１］、メモリセルＭＣＲ［ｉ＋１］においてトランジスタＴｒ１２がオフになる。上
記動作により、ノードＮ［ｉ＋１、ｊ］には電位ＶＰＲ－Ｖｘ［ｉ＋１、ｊ］が保持され
、ノードＮ［ｉ＋１、ｊ＋１］には電位ＶＰＲ－Ｖｘ［ｉ＋１、ｊ＋１］が保持され、ノ
ードＮＲＥＦ［ｉ＋１］には電位ＶＰＲが保持される。

【0297】

次いで、時刻Ｔ０５乃至時刻Ｔ０６において、図２１に示す配線ＯＲＰおよび配線ＯＲＭ
にハイレベルの電位が与えられる。図２１に示す回路６３０［ｊ］および回路６３０［ｊ
＋１］では、配線ＯＲＭにハイレベルの電位が与えられることで、トランジスタＴｒ２６
がオンになり、トランジスタＴｒ２４のゲートは電位ＶＤＤが与えられることでリセット
される。また、図２１に示す回路６４０［ｊ］および回路６４０［ｊ＋１］では、配線Ｏ
ＲＰにハイレベルの電位が与えられることで、トランジスタＴｒ２３がオンになり、トラ
ンジスタＴｒ２１のゲートは電位ＶＳＳが与えられることでリセットされる。

【0298】

時刻Ｔ０６が終了すると、図２１に示す配線ＯＲＰおよび配線ＯＲＭに与えられる電位は
ハイレベルからローレベルに変化し、回路６３０［ｊ］および回路６３０［ｊ＋１］にお
いてトランジスタＴｒ２６がオフになり、回路６４０［ｊ］および回路６４０［ｊ＋１］
においてトランジスタＴｒ２３がオフになる。上記動作により、回路６３０［ｊ］および
回路６３０［ｊ＋１］においてトランジスタＴｒ２４のゲートに電位ＶＤＤが保持され、
回路６４０［ｊ］および回路６４０［ｊ＋１］においてトランジスタＴｒ２１のゲートに
電位ＶＳＳが保持される。

【0299】

次いで、時刻Ｔ０７乃至時刻Ｔ０８において、図２１に示す配線ＯＳＰにハイレベルの電
位が与えられる。また、図２０に示す配線ＲＷ［ｉ］および配線ＲＷ［ｉ＋１］には基準
電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与
えられる。配線ＯＳＰにハイレベルの電位が与えられることにより、回路６４０［ｊ］お
よび回路６４０［ｊ＋１］においてトランジスタＴｒ２２がオンになる。

【0300】

配線ＢＬ［ｊ］に流れるＩ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場
合、すなわちΔＩ［ｊ］が正の場合、図２０に示すメモリセルＭＣ［ｉ、ｊ］のトランジ
スタＴｒ２８が引き込むことのできる電流と、メモリセルＭＣ［ｉ＋１、ｊ］のトランジ
スタＴｒ２８が引き込むことのできる電流との和が、トランジスタＴｒ２７［ｊ］のドレ
イン電流より小さいことを意味する。よって、電流ΔＩ［ｊ］が正の場合、回路６４０［
ｊ］においてトランジスタＴｒ２２がオンになると、トランジスタＴｒ２７［ｊ］のドレ
イン電流の一部がトランジスタＴｒ２１のゲートに流れ込み、当該ゲートの電位が上昇し
始める。そして、トランジスタＴｒ２１のドレイン電流が電流ΔＩ［ｊ］とほぼ等しくな
ると、トランジスタＴｒ２１のゲートの電位は所定の値に収束する。このときのトランジ
スタＴｒ２１のゲートの電位は、トランジスタＴｒ２１のドレイン電流が電流ΔＩ［ｊ］
、すなわちＩｏｆｆｓｅｔ［ｊ］（＝ＩＣＰ［ｊ］）となるような電位に相当する。つま
り、回路６４０［ｊ］のトランジスタＴｒ２１は、電流ＩＣＰ［ｊ］を流し得る電流源に
設定された状態であると言える。

【0301】

同様に、配線ＢＬ［ｊ＋１］に流れるＩ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥ
Ｆよりも小さい場合、つまり電流ΔＩ［ｊ＋１］が正の場合、回路６４０［ｊ＋１］にお
いてトランジスタＴｒ２２がオンになると、トランジスタＴｒ２７［ｊ＋１］のドレイン
電流の一部がトランジスタＴｒ２１のゲートに流れ込み、当該ゲートの電位が上昇し始め
る。そして、トランジスタＴｒ２１のドレイン電流が電流ΔＩ［ｊ＋１］とほぼ等しくな
ると、トランジスタＴｒ２１のゲートの電位は所定の値に収束する。このときのトランジ
スタＴｒ２１のゲートの電位は、トランジスタＴｒ２１のドレイン電流が電流ΔＩ［ｊ＋
１］、すなわちＩｏｆｆｓｅｔ［ｊ＋１］（＝ＩＣＰ［ｊ＋１］）となるような電位に相
当する。つまり、回路６４０［ｊ＋１］のトランジスタＴｒ２１は、電流ＩＣＰ［ｊ＋１
］を流し得る電流源に設定された状態であると言える。

【0302】

時刻Ｔ０８が終了すると、図２１に示す配線ＯＳＰに与えられる電位はハイレベルからロ
ーレベルに変化し、回路６４０［ｊ］および回路６４０［ｊ＋１］においてトランジスタ
Ｔｒ２２がオフになる。上記動作により、トランジスタＴｒ２１のゲートの電位は保持さ
れる。よって、回路６４０［ｊ］は電流ＩＣＰ［ｊ］を流し得る電流源に設定された状態
を維持し、回路６４０［ｊ＋１］は電流ＩＣＰ［ｊ＋１］を流し得る電流源に設定された
状態を維持する。

【0303】

次いで、時刻Ｔ０９乃至時刻Ｔ１０において、図２１に示す配線ＯＳＭにハイレベルの電
位が与えられる。また、図２０に示す配線ＲＷ［ｉ］および配線ＲＷ［ｉ＋１］には基準
電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与
えられる。配線ＯＳＭにハイレベルの電位が与えられることにより、回路６３０［ｊ］お
よび回路６３０［ｊ＋１］においてトランジスタＴｒ２５がオンになる。

【0304】

配線ＢＬ［ｊ］に流れるＩ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きい場
合、すなわちΔＩ［ｊ］が負の場合、図２０に示すメモリセルＭＣ［ｉ、ｊ］のトランジ
スタＴｒ２８が引き込むことのできる電流と、メモリセルＭＣ［ｉ＋１、ｊ］のトランジ
スタＴｒ２８が引き込むことのできる電流との和が、トランジスタＴｒ２７［ｊ］のドレ
イン電流より大きいことを意味する。よって、電流ΔＩ［ｊ］が負の場合、回路６３０［
ｊ］においてトランジスタＴｒ２５がオンになると、トランジスタＴｒ２４のゲートから
配線ＢＬ［ｊ］に電流が流れ出し、当該ゲートの電位が下降し始める。そして、トランジ
スタＴｒ２４のドレイン電流が電流ΔＩ［ｊ］とほぼ等しくなると、トランジスタＴｒ２
４のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ２４のゲートの電
位は、トランジスタＴｒ２４のドレイン電流が電流ΔＩ［ｊ］、すなわちＩｏｆｆｓｅｔ
［ｊ］（＝ＩＣＭ［ｊ］）となるような電位に相当する。つまり、回路６３０［ｊ］のト
ランジスタＴｒ２４は、電流ＩＣＭ［ｊ］を流し得る電流源に設定された状態であると言
える。

【0305】

同様に、配線ＢＬ［ｊ＋１］に流れるＩ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥ
Ｆよりも大きい場合、つまり電流ΔＩ［ｊ＋１］が負の場合、回路６３０［ｊ＋１］にお
いてトランジスタＴｒ２５がオンになると、トランジスタＴｒ２４のゲートから配線ＢＬ
［ｊ＋１］に電流が流れ出し、当該ゲートの電位が下降し始める。そして、トランジスタ
Ｔｒ２４のドレイン電流が電流ΔＩ［ｊ＋１］の絶対値とほぼ等しくなると、トランジス
タＴｒ２４のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ２４のゲ
ートの電位は、トランジスタＴｒ２４のドレイン電流が電流ΔＩ［ｊ＋１］、すなわちＩ
ｏｆｆｓｅｔ［ｊ＋１］（＝ＩＣＭ［ｊ＋１］）の絶対値に等しくなるような電位に相当
する。つまり、回路６３０［ｊ＋１］のトランジスタＴｒ２４は、電流ＩＣＭ［ｊ＋１］
を流し得る電流源に設定された状態であると言える。

【0306】

時刻Ｔ１０が終了すると、図２１に示す配線ＯＳＭに与えられる電位はハイレベルからロ
ーレベルに変化し、回路６３０［ｊ］および回路６３０［ｊ＋１］においてトランジスタ
Ｔｒ２５がオフになる。上記動作により、トランジスタＴｒ２４のゲートの電位は保持さ
れる。よって、回路６３０［ｊ］は電流ＩＣＭ［ｊ］を流し得る電流源に設定された状態
を維持し、回路６３０［ｊ＋１］は電流ＩＣＭ［ｊ＋１］を流し得る電流源に設定された
状態を維持する。

【0307】

なお、回路６４０［ｊ］および回路６４０［ｊ＋１］において、トランジスタＴｒ２１は
電流を引き込む機能を有する。そのため、時刻Ｔ０７乃至時刻Ｔ０８において配線ＢＬ［
ｊ］に流れる電流Ｉ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きくΔＩ［ｊ
］が負の場合、あるいは、配線ＢＬ［ｊ＋１］に流れる電流Ｉ［ｊ＋１］が配線ＢＬＲＥ
Ｆに流れる電流ＩＲＥＦよりも大きくΔＩ［ｊ＋１］が負の場合、回路６４０［ｊ］また
は回路６４０［ｊ＋１］から過不足なく配線ＢＬ［ｊ］または配線ＢＬ［ｊ＋１］に電流
を供給するのが難しくなる恐れがある。この場合、配線ＢＬ［ｊ］または配線ＢＬ［ｊ＋
１］に流れる電流と、配線ＢＬＲＥＦに流れる電流とのバランスを取るために、メモリセ
ルＭＣのトランジスタＴｒ１１と、回路６４０［ｊ］または回路６４０［ｊ＋１］のトラ
ンジスタＴｒ２１と、トランジスタＴｒ２７［ｊ］またはＴｒ２７［ｊ＋１］とが、共に
飽和領域で動作することが困難になる可能性がある。

【0308】

時刻Ｔ０７乃至時刻Ｔ０８においてΔＩ［ｊ］が負の場合でも、トランジスタＴｒ１１、
Ｔｒ２１、Ｔｒ２７［ｊ］またはＴｒ２７［ｊ＋１］における飽和領域での動作を確保す
るために、時刻Ｔ０５乃至時刻Ｔ０６において、トランジスタＴｒ２４のゲートを電位Ｖ
ＤＤにリセットするのではなく、トランジスタＴｒ２４のゲートの電位を所定のドレイン
電流が得られる程度の高さに設定しておいても良い。上記構成により、トランジスタＴｒ
２７［ｊ］またはＴｒ２７［ｊ＋１］のドレイン電流に加えてトランジスタＴｒ２４から
電流が供給されるため、トランジスタＴｒ１１において引き込めない分の電流を、トラン
ジスタＴｒ２１においてある程度引き込むことができるため、トランジスタＴｒ１１、Ｔ
ｒ２１、Ｔｒ２７［ｊ］またはＴｒ２７［ｊ＋１］における飽和領域での動作を確保する
ことができる。

【0309】

なお、時刻Ｔ０９乃至時刻Ｔ１０において、配線ＢＬ［ｊ］に流れるＩ［ｊ］が配線ＢＬ
ＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわちΔＩ［ｊ］が正の場合、時刻Ｔ
０７乃至時刻Ｔ０８において回路６４０［ｊ］が電流ＩＣＰ［ｊ］を流し得る電流源に既
に設定されているため、回路６３０［ｊ］においてトランジスタＴｒ２４のゲートの電位
はほぼ電位ＶＤＤのままとなる。同様に、配線ＢＬ［ｊ＋１］に流れるＩ［ｊ＋１］が配
線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわちΔＩ［ｊ＋１］が正の場
合、時刻Ｔ０７乃至時刻Ｔ０８において回路６４０［ｊ＋１］が電流ＩＣＰ［ｊ＋１］を
流し得る電流源に既に設定されているため、回路６３０［ｊ＋１］においてトランジスタ
Ｔｒ２４のゲートの電位はほぼ電位ＶＤＤのままとなる。

【0310】

次いで、時刻Ｔ１１乃至時刻Ｔ１２において、図２０に示す配線ＲＷ［ｉ］に第２のアナ
ログ電位Ｖｗ［ｉ］が与えられる。また、配線ＲＷ［ｉ＋１］には、基準電位として電位
ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられたままで
ある。具体的に、配線ＲＷ［ｉ］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間
の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ］だけ高い電位とな
るが、以下説明を分かり易くするために、配線ＲＷ［ｉ］の電位は電位Ｖｗ［ｉ］である
と仮定する。

【0311】

配線ＲＷ［ｉ］が電位Ｖｗ［ｉ］になると、容量素子Ｃ１１の第１の電極の電位の変化量
がほぼノードＮの電位の変化量に反映されるものと仮定すると、図２０に示すメモリセル
ＭＣ［ｉ、ｊ］におけるノードＮの電位はＶＰＲ－Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］となり、
メモリセルＭＣ［ｉ、ｊ＋１］におけるノードＮの電位はＶＰＲ－Ｖｘ［ｉ、ｊ＋１］＋
Ｖｗ［ｉ］となる。そして、上記の式６から、メモリセルＭＣ［ｉ、ｊ］に対応する第１
のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ］からＩｏｆｆｓｅ
ｔ［ｊ］を差し引いた電流、すなわち、配線ＢＬ［ｊ］から流れ出る電流Ｉｏｕｔ［ｊ］
に反映されることが分かる。また、メモリセルＭＣ［ｉ、ｊ＋１］に対応する第１のアナ
ログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ＋１］からＩｏｆｆｓｅｔ
［ｊ＋１］を差し引いた電流、すなわち、配線ＢＬ［ｊ＋１］から流れ出る電流Ｉｏｕｔ
［ｊ＋１］に反映されることが分かる。

【0312】

時刻Ｔ１２が終了すると、配線ＲＷ［ｉ］には、再度、基準電位である電位ＶＳＳと電位
ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。

【0313】

次いで、時刻Ｔ１３乃至時刻Ｔ１４において、図２０に示す配線ＲＷ［ｉ＋１］に第２の
アナログ電位Ｖｗ［ｉ＋１］が与えられる。また、配線ＲＷ［ｉ］には、基準電位として
電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられたま
まである。具体的に、配線ＲＷ［ｉ＋１］の電位は、基準電位である電位ＶＳＳと電位Ｖ
ＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ＋１］だけ
高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｉ＋１］の電位は電位
Ｖｗ［ｉ＋１］であると仮定する。

【0314】

配線ＲＷ［ｉ＋１］が電位Ｖｗ［ｉ＋１］になると、容量素子Ｃ１１の第１の電極の電位
の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図２０に示すメ
モリセルＭＣ［ｉ＋１、ｊ］におけるノードＮの電位はＶＰＲ－Ｖｘ［ｉ＋１、ｊ］＋Ｖ
ｗ［ｉ＋１］となり、メモリセルＭＣ［ｉ＋１、ｊ＋１］におけるノードＮの電位はＶＰ
Ｒ－Ｖｘ［ｉ＋１、ｊ＋１］＋Ｖｗ［ｉ＋１］となる。そして、上記の式６から、メモリ
セルＭＣ［ｉ＋１、ｊ］に対応する第１のアナログデータと第２のアナログデータの積和
値は、電流ΔＩ［ｊ］からＩｏｆｆｓｅｔ［ｊ］を差し引いた電流、すなわち、Ｉｏｕｔ
［ｊ］に反映されることが分かる。また、メモリセルＭＣ［ｉ＋１、ｊ＋１］に対応する
第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ＋１］からＩｏ
ｆｆｓｅｔ［ｊ＋１］を差し引いた電流、すなわち、Ｉｏｕｔ［ｊ＋１］に反映されるこ
とが分かる。

【0315】

時刻Ｔ１２が終了すると、配線ＲＷ［ｉ＋１］には、再度、基準電位である電位ＶＳＳと
電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。

【0316】

次いで、時刻Ｔ１５乃至時刻Ｔ１６において、図２０に示す配線ＲＷ［ｉ］に第２のアナ
ログ電位Ｖｗ［ｉ］が与えられ、配線ＲＷ［ｉ＋１］に第２のアナログ電位Ｖｗ［ｉ＋１
］が与えられる。具体的に、配線ＲＷ［ｉ］の電位は、基準電位である電位ＶＳＳと電位
ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ］だけ高
い電位となり、配線ＲＷ［ｉ＋１］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの
間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ＋１］だけ高い電
位となるが、以下説明を分かり易くするために、配線ＲＷ［ｉ］の電位は電位Ｖｗ［ｉ］
であり、配線ＲＷ［ｉ＋１］の電位は電位Ｖｗ［ｉ＋１］であると仮定する。

【0317】

配線ＲＷ［ｉ］が電位Ｖｗ［ｉ］になると、容量素子Ｃ１１の第１の電極の電位の変化量
がほぼノードＮの電位の変化量に反映されるものと仮定すると、図２０に示すメモリセル
ＭＣ［ｉ、ｊ］におけるノードＮの電位はＶＰＲ－Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］となり、
メモリセルＭＣ［ｉ、ｊ＋１］におけるノードＮの電位はＶＰＲ－Ｖｘ［ｉ、ｊ＋１］＋
Ｖｗ［ｉ］となる。また、配線ＲＷ［ｉ＋１］が電位Ｖｗ［ｉ＋１］になると、容量素子
Ｃ１１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮
定すると、図２０に示すメモリセルＭＣ［ｉ＋１、ｊ］におけるノードＮの電位はＶＰＲ
－Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］となり、メモリセルＭＣ［ｉ＋１、ｊ＋１］にお
けるノードＮの電位はＶＰＲ－Ｖｘ［ｉ＋１、ｊ＋１］＋Ｖｗ［ｉ＋１］となる。

【0318】

そして、上記の式６から、メモリセルＭＣ［ｉ、ｊ］とメモリセルＭＣ［ｉ＋１、ｊ］と
に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ］か
らＩｏｆｆｓｅｔ［ｊ］を差し引いた電流、すなわち、電流Ｉｏｕｔ［ｊ］に反映される
ことが分かる。また、メモリセルＭＣ［ｉ、ｊ＋１］とメモリセルＭＣ［ｉ＋１、ｊ＋１
］とに対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ
＋１］からＩｏｆｆｓｅｔ［ｊ＋１］を差し引いた電流、すなわち、電流Ｉｏｕｔ［ｊ＋
１］に反映されることが分かる。

【0319】

時刻Ｔ１６が終了すると、配線ＲＷ［ｉ］および配線ＲＷ［ｉ＋１］には、再度、基準電
位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与え
られる。

【0320】

上記構成により、積和演算を小さな回路規模で行うことができる。また、上記構成により
、積和演算を高速で行うことができる。また、上記構成により、低消費電力で積和演算を
行うことができる。

【0321】

なお、トランジスタＴｒ１２、Ｔｒ２２、Ｔｒ２３、Ｔｒ２５、またはＴｒ２６は、オフ
電流が極めて低いトランジスタを用いることが望ましい。トランジスタＴｒ１２にオフ電
流が極めて低いトランジスタを用いることにより、ノードＮの電位の保持を長時間に渡っ
て行うことができる。また、トランジスタＴｒ２２およびＴｒ２３にオフ電流が極めて低
いトランジスタを用いることにより、トランジスタＴｒ２１のゲートの電位の保持を、長
時間に渡って行うことができる。また、トランジスタＴｒ２５およびＴｒ２６にオフ電流
が極めて低いトランジスタを用いることにより、トランジスタＴｒ２４のゲートの電位の
保持を、長時間に渡って行うことができる。

【0322】

オフ電流が極めて低いトランジスタとしてＯＳトランジスタを用いればよい。チャネル幅
で規格化したＯＳトランジスタのリーク電流は、ソースドレイン間電圧が１０Ｖ、室温（
２５℃程度）の状態で１０×１０^－２１Ａ／μｍ（１０ゼプトＡ／μｍ）以下とすること
が可能である。

【0323】

以上説明した半導体装置を用いることにより、ニューラルネットワーク２０７における積
和演算を行うことができる。

【0324】

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

【0325】

（実施の形態３）
本実施の形態では、本発明の一態様の撮像表示装置に用いることのできる光電変換素子、
表示素子、およびトランジスタについて、図面を参照して説明する。

【0326】

図２３（Ａ）は、図４（Ａ）に示す撮像表示装置１１０が有する画素の断面を説明する図
である。層１１１は光電変換素子１６１としてフォトダイオードを有する。層１１２は、
画素回路１６２を構成するトランジスタ等を有する。層１１３は表示素子１６３として発
光素子を有する。

【0327】

層１１１に含まれるフォトダイオードはシリコンを光電変換層とするｐｎ型フォトダイオ
ード、またはｐｉｎ型フォトダイオードであり、層３０１、３０２、３０３を有する。

【0328】

例えば、層３０１はｎ型領域、層３０２はｐ^－型領域、層３０３はｐ^＋型領域とすること
ができる。なお、層３０２をｉ型領域としてもよい。また、層３０２には、電源線と層３
０１とを接続するための領域３０４が設けられる。例えば、領域３０４はｐ^＋型領域とす
ることができる。

【0329】

ｐｎ型またはｐｉｎ型フォトダイオードは、代表的には単結晶シリコンを用いて形成する
ことができる。また、ｐｉｎ接合型フォトダイオードは、非晶質シリコン、微結晶シリコ
ン、多結晶シリコンなどの薄膜を用いて形成してもよい。

【0330】

ここで、図２３（Ａ）では、層１１１と層１１２とを貼り合わせ工程で電気的な接続を得
る構成例を示している。

【0331】

層１１１の第１面には、絶縁層３６２、ならびに絶縁層３６２に埋設された領域を有する
ように導電層３５３および導電層３５４が設けられる。導電層３５３は、層３０３と電気
的に接続される。導電層３５４は、領域３０４と電気的に接続される。また、絶縁層３６
２、導電層３５３および導電層３５４の表面は、それぞれが一致するように平坦化されて
いる。

【0332】

層１１２の第１面には、絶縁層３６１、ならびに絶縁層３６１に埋設された領域を有する
ように導電層３５１および導電層３５２が設けられる。導電層３５１は、電源線と電気的
に接続される。導電層３５２は、トランジスタ１６２ａのソースまたはドレインと電気的
に接続される。また、絶縁層３６１、導電層３５１および導電層３５２の表面は、それぞ
れが一致するように平坦化されている。

【0333】

ここで、導電層３５１および導電層３５３は、主成分が同一の金属元素であることが好ま
しい。導電層３５２および導電層３５４は、主成分が同一の金属元素であることが好まし
い。また、絶縁層３６１および絶縁層３６２は、同一の成分で構成されていることが好ま
しい。

【0334】

例えば、導電層３５１、３５２、３５３、３５４には、Ｃｕ、Ａｌ、Ｓｎ、Ｚｎ、Ｗ、Ａ
ｇ、ＰｔまたはＡｕなどを用いることができる。接合のしやすさから、好ましくはＣｕ、
Ａｌ、Ｗ、またはＡｕを用いる。また、絶縁層３６１、３６２には、酸化シリコン、酸化
窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタンなどを用いることができる
。

【0335】

つまり、導電層３５１および導電層３５３の組み合わせと、導電層３５２および導電層３
５４の組み合わせのそれぞれに、上記に示す同一の金属材料を用いることが好ましい。ま
た、絶縁層３６１および絶縁層３６２のそれぞれに、上記に示す同一の絶縁材料を用いる
ことが好ましい。当該構成とすることで、層１１１と層１１２の境を接合位置とする、貼
り合わせ工程を行うことができる。当該貼り合わせ工程によって、導電層３５１および導
電層３５３の組み合わせと、導電層３５２および導電層３５４の組み合わせのそれぞれの
電気的な接続を得ることができる。また、絶縁層３６１および絶縁層３６２の機械的な強
度を有する接続を得ることができる。

【0336】

金属層同士の接合には、表面の酸化膜および不純物の吸着層などをスパッタリング処理な
どで除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を
用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法など
を用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機
械的にも優れた接合を得ることができる。

【0337】

また、絶縁層同士の接合には、研磨などによって高い平坦性を得たのち、酸素プラズマ等
で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親
水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるため
、機械的に優れた接合を得ることができる。

【0338】

層１１１と、層１１２を貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在
するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。

【0339】

例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処
理を行って接合する方法などを用いることができる。また、金属層の表面をＡｕなどの難
酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用い
てもよい。

【0340】

なお、同一のシリコン基板の第１の面にトランジスタ等を形成し、第１の面とは逆の面に
フォトダイオードを形成する構成であってもよい。

【0341】

層１１２は、シリコン基板３７０に設けられたＳｉトランジスタを有する。図２３（Ａ）
において、Ｓｉトランジスタはシリコン基板３７０に活性領域を有するプレーナー型の構
成を示しているが、図２５（Ａ）、（Ｂ）に示すように、シリコン基板３７０にフィン型
の半導体層を有する構成であってもよい。または、図２５（Ｃ）に示すように、シリコン
薄膜の半導体層３７１を有するトランジスタであってもよい。半導体層３７１は、例えば
、シリコン基板３７０上の絶縁層３７２上に形成された単結晶シリコン（ＳＯＩ（Ｓｉｌ
ｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ））とすることができる。

【0342】

層１１３は、表示素子１６３として発光素子を有する。発光素子としては、自発光が可能
な素子を用いることができ、電流または電圧によって輝度が制御される素子をその範疇に
含んでいる。例えば、ＬＥＤ、有機ＥＬ素子、無機ＥＬ素子等を用いることができる。

【0343】

発光素子は、トップエミッション型、ボトムエミッション型、デュアルエミッション型な
どがある。ここでは、層１１３の層１１２とは逆の方向に光を取り出すため、トップエミ
ッション型を用いる。光を取り出す側の電極３３３には、可視光を透過する導電膜を用い
る。また、光を取り出さない側の電極３３１には、可視光を反射する導電膜を用いること
が好ましい。

【0344】

電極３３１と電極３３３との間には、ＥＬ層３３２が設けられる。ＥＬ層３３２は少なく
とも発光層を有する。ＥＬ層３３２は、発光層以外の層として、正孔注入性の高い物質、
正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物
質、またはバイポーラ性の物質（電子輸送性および正孔輸送性が高い物質）等を含む層を
さらに有していてもよい。

【0345】

ＥＬ層３３２には低分子系化合物および高分子系化合物のいずれを用いることもでき、無
機化合物を含んでいてもよい。ＥＬ層３３２を構成する層は、それぞれ、蒸着法（真空蒸
着法を含む）、転写法、印刷法、インクジェット法、塗布法等の方法で形成することがで
きる。

【0346】

陰極と陽極の間に、発光素子の閾値電圧より高い電圧を印加すると、ＥＬ層３３２に陽極
側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層３
３２において再結合し、ＥＬ層３３２に含まれる発光物質が発光する。

【0347】

発光素子として、白色発光の発光素子を適用する場合には、ＥＬ層３３２に２種類以上の
発光物質を含む構成とすることが好ましい。例えば２以上の発光物質の各々の発光が補色
の関係となるように、発光物質を選択することにより白色発光を得ることができる。例え
ば、それぞれＲ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｏ（橙）等の発光を示す発光物
質、またはＲ、Ｇ、Ｂのうち２以上の色のスペクトル成分を含む発光を示す発光物質のう
ち、２以上を含むことが好ましい。また、発光素子からの発光のスペクトルが、可視光領
域の波長（例えば３５０ｎｍ乃至７５０ｎｍ）の範囲内に２以上のピークを有する発光素
子を適用することが好ましい。また、黄色の波長領域にピークを有する材料の発光スペク
トルは、緑色および赤色の波長領域にもスペクトル成分を有する材料であることが好まし
い。

【0348】

ＥＬ層３３２は、一つの色を発光する発光材料を含む発光層と、他の色を発光する発光材
料を含む発光層とが積層された構成とすることが好ましい。例えば、ＥＬ層３３２におけ
る複数の発光層は、互いに接して積層されていてもよいし、いずれの発光材料も含まない
領域を介して積層されていてもよい。例えば、蛍光発光層と燐光発光層との間に、当該蛍
光発光層または燐光発光層と同一の材料（例えばホスト材料、アシスト材料）を含み、且
ついずれの発光材料も含まない領域を設ける構成としてもよい。これにより、発光素子の
作製が容易になり、また、駆動電圧が低減される。

【0349】

また、発光素子は、ＥＬ層を１つ有するシングル素子であってもよいし、複数のＥＬ層が
電荷発生層を介して積層されたタンデム素子であってもよい。

【0350】

可視光を透過する導電膜は、例えば、酸化インジウム、インジウム錫酸化物、インジウム
亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などを用いて形成することができる
。また、金、銀、白金、マグネシウム、ニッケル、タングステン、クロム、モリブデン、
鉄、コバルト、銅、パラジウム、もしくはチタン等の金属材料、これら金属材料を含む合
金、またはこれら金属材料の窒化物（例えば、窒化チタン）等も、透光性を有する程度に
薄く形成することで用いることができる。また、上記材料の積層膜を導電膜として用いる
ことができる。例えば、銀とマグネシウムの合金とインジウム錫酸化物の積層膜などを用
いると、導電性を高めることができるため好ましい。また、グラフェン等を用いてもよい
。

【0351】

可視光を反射する導電膜は、例えば、アルミニウム、金、白金、銀、ニッケル、タングス
テン、クロム、モリブデン、鉄、コバルト、銅、もしくはパラジウム等の金属材料、また
はこれら金属材料を含む合金を用いることができる。また、上記金属材料や合金に、ラン
タン、ネオジム、またはゲルマニウム等が添加されていてもよい。また、チタン、ニッケ
ル、またはネオジムと、アルミニウムを含む合金（アルミニウム合金）を用いてもよい。
また銅、パラジウム、マグネシウムと、銀を含む合金を用いてもよい。銀と銅を含む合金
は、耐熱性が高いため好ましい。さらに、アルミニウム膜またはアルミニウム合金膜に接
して金属膜または金属酸化物膜を積層することで、酸化を抑制することができる。このよ
うな金属膜、金属酸化物膜の材料としては、チタンや酸化チタンなどが挙げられる。また
、上記可視光を透過する導電膜と金属材料からなる膜とを積層してもよい。例えば、銀と
インジウム錫酸化物の積層膜、銀とマグネシウムの合金とインジウム錫酸化物の積層膜な
どを用いることができる。

【0352】

電極は、それぞれ、蒸着法やスパッタリング法を用いて形成すればよい。そのほか、イン
クジェット法などの吐出法、スクリーン印刷法などの印刷法、またはメッキ法を用いて形
成することができる。

【0353】

なお、上述した、発光層、ならびに正孔注入性の高い物質、正孔輸送性の高い物質、電子
輸送性の高い物質、および電子注入性の高い物質、バイポーラ性の物質等を含む層は、そ
れぞれ量子ドットなどの無機化合物や、高分子化合物（オリゴマー、デンドリマー、ポリ
マー等）を有していてもよい。例えば、量子ドットを発光層に用いることで、発光材料と
して機能させることもできる。

【0354】

なお、量子ドット材料としては、コロイド状量子ドット材料、合金型量子ドット材料、コ
ア・シェル型量子ドット材料、コア型量子ドット材料などを用いることができる。また、
１２族と１６族、１３族と１５族、または１４族と１６族の元素グループを含む材料を用
いてもよい。または、カドミウム、セレン、亜鉛、硫黄、リン、インジウム、テルル、鉛
、ガリウム、ヒ素、アルミニウム等の元素を含む量子ドット材料を用いてもよい。

【0355】

発光素子上には、保護層として可視光を透過する基板３８２が接着層３８１を介してもう
けられる。基板３８２としては、例えばガラス基板、樹脂フィルムなどを用いることがで
きる。

【0356】

接着層３８１としては、紫外線硬化型等の光硬化型接着剤、反応硬化型接着剤、熱硬化型
接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。これら接着剤とし
てはエポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイミド樹脂、
イミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチラル）樹脂
、ＥＶＡ（エチレンビニルアセテート）樹脂等が挙げられる。特に、エポキシ樹脂等の透
湿性が低い材料が好ましい。また、二液混合型の樹脂を用いてもよい。また、接着シート
等を用いてもよい。

【0357】

また、上記樹脂に乾燥剤を含んでいてもよい。例えば、アルカリ土類金属の酸化物（酸化
カルシウムや酸化バリウム等）のように、化学吸着によって水分を吸着する物質を用いる
ことができる。または、ゼオライトやシリカゲル等のように、物理吸着によって水分を吸
着する物質を用いてもよい。乾燥剤が含まれていると、水分などの不純物が素子に侵入す
ることを抑制でき、表示パネルの信頼性が向上するため好ましい。

【0358】

また、上記樹脂に屈折率の高いフィラーや光散乱部材を混合することにより、光取り出し
効率を向上させることができる。例えば、酸化チタン、酸化バリウム、ゼオライト、ジル
コニウム等を用いることができる。

【0359】

また、白色発光の発光素子を適用する場合には、発光素子上にＲ（赤）、Ｇ（緑）、Ｂ（
青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの着色層を設けることにより、カラ
ー画像を得ることができる。着色層に用いることのできる材料としては、金属材料、樹脂
材料、顔料または染料が含まれた樹脂材料などが挙げられる。

【0360】

図２３（Ｂ）は、図４（Ｂ）に示す撮像表示装置１２０が有する画素の断面を説明する図
である。層１１５は光電変換素子１６１としてフォトダイオードを有する。層１１２は、
画素回路１６２を構成するトランジスタ等を有する。層１１３は表示素子１６３として発
光素子を有する。撮像表示装置１２０は、撮像表示装置１１０とはフォトダイオードの構
成が異なる。層１１２および層１１３の構成は、撮像表示装置１１０の説明を参照できる
。

【0361】

層１１５に示すフォトダイオードはセレン系材料を光電変換層とするｐｎ型フォトダイオ
ードであり、層３９１、３９２、３９３、３９４を有する。

【0362】

層３９１は共通電極に相当し、可視光に対して高い透光性を有する導電層を用いることが
好ましい。例えば、インジウム酸化物、錫酸化物、亜鉛酸化物、インジウム－錫酸化物、
ガリウム－亜鉛酸化物、インジウム－ガリウム－亜鉛酸化物、またはグラフェンなどを用
いることができる。なお、層３９１を省く構成とすることもできる。

【0363】

層３９２、３９３は光電変換部である。層３９３としてはｐ型半導体であるセレン系材料
を用い、層３９２としてはｎ型半導体であるガリウム酸化物などを用いることが好ましい
。

【0364】

セレン系材料を用いた光電変換素子は、可視光に対する外部量子効率が高い特性を有する
。当該光電変換素子では、アバランシェ増倍効果を利用することにより、入射される光量
に対する電子の増幅が大きい高感度のセンサとすることができる。また、セレン系材料は
光吸収係数が高いため、光電変換層を薄膜で作製できるなどの生産上の利点を有する。セ
レン系材料の薄膜は、真空蒸着法またはスパッタ法などを用いて形成することができる。

【0365】

セレン系材料としては、単結晶セレンや多結晶セレンなどの結晶性セレン、非晶質セレン
、銅、インジウム、セレンの化合物（ＣＩＳ）、または、銅、インジウム、ガリウム、セ
レンの化合物（ＣＩＧＳ）などを用いることができる。

【0366】

ｎ型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成するこ
とが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、ま
たはそれらが混在した酸化物などを用いることができる。また、これらの材料は正孔注入
阻止層としての機能も有し、暗電流を小さくすることもできる。

【0367】

層３９４は画素電極に相当し、低抵抗の金属層などを用いることが好ましい。例えば、ア
ルミニウム、チタン、タングステン、タンタル、銀またはそれらの積層を用いることがで
きる。

【0368】

層１１５は、層１１２上に形成することができる。層３９４は層１１２に設けられた導電
層３５１を介してトランジスタ１６２ａのソースまたはドレインと電気的に接続される。
層３９１は、導電層３９５および層１１２に設けられた導電層３５２を介して電源線と電
気的に接続される。

【0369】

図２４（Ａ）は、図５（Ａ）に示す撮像表示装置１３０が有する画素の断面を説明する図
である。層１１１は光電変換素子１６１としてフォトダイオードを有する。層１１２およ
び層１１４は、画素回路１６７を構成するトランジスタ等を有する。層１１３は表示素子
１６３として発光素子を有する。撮像表示装置１３０は、撮像表示装置１１０とは層１１
４を有する点が異なる。層１１１、１１２および層１１３の構成は、撮像表示装置１１０
の説明を参照できる。

【0370】

層１１４は、ＯＳトランジスタを有する。図２４（Ａ）において、ＯＳトランジスタはセ
ルフアライン型の構成を示しているが、図２５（Ｄ）に示すように、ノンセルフアライン
型のトップゲート型トランジスタであってもよい。

【0371】

トランジスタ１６７ａ、１６７ｂはともにバックゲート３６５を有する構成を示している
が、いずれかがバックゲートを有する形態であってもよい。バックゲート３６５は、図２
５（Ｅ）に示すように、対向して設けられるトランジスタのフロントゲートと電気的に接
続する場合がある。または、バックゲート３６５にフロントゲートとは異なる固定電位を
供給することができる構成であってもよい。

【0372】

ＯＳトランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ま
しくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができ
る。代表的には、インジウムを含む酸化物半導体などであり、例えば、後述するＣＡＣ－
ＯＳなどを用いることができる。

【0373】

半導体層は、例えばインジウム、亜鉛およびＭ（アルミニウム、チタン、ガリウム、ゲル
マニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハ
フニウム等の金属）を含むＩｎ－Ｍ－Ｚｎ系酸化物で表記される膜とすることができる。

【0374】

半導体層を構成する酸化物半導体がＩｎ－Ｍ－Ｚｎ系酸化物の場合、Ｉｎ－Ｍ－Ｚｎ酸化
物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ
、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の
原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ
：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．
１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：
１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタ
リングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。

【0375】

半導体層としては、キャリア密度の低い酸化物半導体を用いる。例えば、半導体層は、キ
ャリア密度が１×１０^１７／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下、さらに
好ましくは１×１０^１３／ｃｍ^３以下、より好ましくは１×１０^１１／ｃｍ^３以下、さら
に好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^－９／ｃｍ^３以上のキャリア密
度の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性または
実質的に高純度真性な酸化物半導体と呼ぶ。これにより不純物濃度が低く、欠陥準位密度
が低いため、安定な特性を有する酸化物半導体であるといえる。

【0376】

なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性（電界効
果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とす
るトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥
密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好まし
い。

【0377】

半導体層を構成する酸化物半導体において、第１４族元素の一つであるシリコンや炭素が
含まれると、酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコ
ンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０^１８ａｔｏｍ
ｓ／ｃｍ^３以下、好ましくは２×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

【0378】

また、アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生
成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半
導体層におけるアルカリ金属またはアルカリ土類金属の濃度（二次イオン質量分析法によ
り得られる濃度）を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａ
ｔｏｍｓ／ｃｍ^３以下にする。

【0379】

また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が
生じてキャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半
導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層におけ
る窒素濃度（二次イオン質量分析法により得られる濃度）は、５×１０^１８ａｔｏｍｓ／
ｃｍ^３以下にすることが好ましい。

【0380】

また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、ｃ軸に配向
した結晶を有するＣＡＡＣ－ＯＳ（Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉ
ｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、または、Ｃ－Ａｘｉｓ Ａｌｉｇｎｅ
ｄ ａｎｄ Ａ－Ｂ－ｐｌａｎｅ Ａｎｃｈｏｒｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含
む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ－ＯＳは最
も欠陥準位密度が低い。

【0381】

非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない
。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さな
い。

【0382】

なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ
－ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合
膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層
構造を有する場合がある。

【0383】

以下では、非単結晶の半導体層の一態様であるＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃ
ｏｍｐｏｓｉｔｅ）－ＯＳの構成について説明する。

【0384】

ＣＡＣ－ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以
下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構
成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が
偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ
以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状
ともいう。

【0385】

なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムお
よび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イッ
トリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲ
ルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、
タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含
まれていてもよい。

【0386】

例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳ（ＣＡＣ－ＯＳの中でもＩｎ－Ｇ
ａ－Ｚｎ酸化物を、特にＣＡＣ－ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物
（以下、ＩｎＯ_Ｘ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸
化物（以下、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）
とする。）と、ガリウム酸化物（以下、ＧａＯ_Ｘ３（Ｘ３は０よりも大きい実数）とする
。）、またはガリウム亜鉛酸化物（以下、Ｇａ_Ｘ４Ｚｎ_Ｙ４Ｏ_Ｚ４（Ｘ４、Ｙ４、および
Ｚ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状とな
り、モザイク状のＩｎＯ_Ｘ１、またはＩｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２が、膜中に均一に分布した
構成（以下、クラウド状ともいう。）である。

【0387】

つまり、ＣＡＣ－ＯＳは、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、
またはＩｎＯ_Ｘ１が主成分である領域とが、混合している構成を有する複合酸化物半導体
である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比
が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第
２の領域と比較して、Ｉｎの濃度が高いとする。

【0388】

なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場
合がある。代表例として、ＩｎＧａＯ_３（ＺｎＯ）_ｍ１（ｍ１は自然数）、またはＩｎ_{（
１＋ｘ０）}Ｇａ_{（１－ｘ０）}Ｏ_３（ＺｎＯ）_ｍ０（－１≦ｘ０≦１、ｍ０は任意数）で表
される結晶性の化合物が挙げられる。

【0389】

上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、
ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ－ｂ面において
は配向せずに連結した結晶構造である。

【0390】

一方、ＣＡＣ－ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ－ＯＳとは、Ｉｎ、Ｇ
ａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観
察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれ
モザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ－ＯＳにおいて、
結晶構造は副次的な要素である。

【0391】

なお、ＣＡＣ－ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。
例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含ま
ない。

【0392】

なお、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が
主成分である領域とは、明確な境界が観察できない場合がある。

【0393】

なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム
、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン
、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネ
シウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ－ＯＳは、一部
に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とする
ナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成を
いう。

【0394】

ＣＡＣ－ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成
することができる。また、ＣＡＣ－ＯＳをスパッタリング法で形成する場合、成膜ガスと
して、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれた
いずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素
ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ま
しくは０％以上１０％以下とすることが好ましい。

【0395】

ＣＡＣ－ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ－ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひ
とつであるＯｕｔ－ｏｆ－ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに
、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域
のａ－ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。

【0396】

また、ＣＡＣ－ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を
照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該
リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ－
ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎ
ｏ－ｃｒｙｓｔａｌ）構造を有することがわかる。

【0397】

また、例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ
線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏ
ｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯ_Ｘ３が主成分である領域
と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域とが、偏在し、混合
している構造を有することが確認できる。

【0398】

ＣＡＣ－ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧ
ＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ－ＯＳは、ＧａＯ_Ｘ３などが主成分で
ある領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域と、に互い
に相分離し、各元素を主成分とする領域がモザイク状である構造を有する。

【0399】

ここで、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域は、ＧａＯ_Ｘ３
などが主成分である領域と比較して、導電性が高い領域である。つまり、Ｉｎ_Ｘ２Ｚｎ_Ｙ
２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１が主成分である領域を、キャリアが流れることにより、酸化
物半導体としての導電性が発現する。したがって、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎ
Ｏ_Ｘ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界
効果移動度（μ）が実現できる。

【0400】

一方、ＧａＯ_Ｘ３などが主成分である領域は、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ
１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯ_Ｘ３などが
主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なス
イッチング動作を実現できる。

【0401】

したがって、ＣＡＣ－ＯＳを半導体素子に用いた場合、ＧａＯ_Ｘ３などに起因する絶縁性
と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、またはＩｎＯ_Ｘ１に起因する導電性とが、相補的に作用す
ることにより、高いオン電流（Ｉ_ｏｎ）、および高い電界効果移動度（μ）を実現するこ
とができる。

【0402】

また、ＣＡＣ－ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ－ＯＳは
、様々な半導体装置の構成材料として適している。

【0403】

ＯＳトランジスタが形成される領域とＳｉトランジスタが形成される領域との間には、水
素の拡散を防止する機能を有する絶縁層３８５が設けられる。トランジスタ１６５ａ、１
６５ｂの活性領域近傍に設けられる絶縁層中の水素はシリコンのダングリングボンドを終
端する。一方、トランジスタ１６７ａ、１６７ｂの活性層である酸化物半導体層の近傍に
設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる
。

【0404】

絶縁層３８５により、一方の層に水素を閉じ込めることでトランジスタ１６５ａ、１６５
ｂの信頼性を向上させることができる。また、一方の層から他方の層への水素の拡散が抑
制されることでトランジスタ１６７ａ、１６７ｂの信頼性も向上させることができる。

【0405】

絶縁層３８５としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウ
ム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸
化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。

【0406】

図２４（Ｂ）は、図５（Ｂ）に示す撮像表示装置１４０が有する画素の断面を説明する図
である。層１１５は光電変換素子１６１としてフォトダイオードを有する。層１１２およ
び層１１４は、画素回路１６７を構成するトランジスタ等を有する。層１１３は表示素子
１６３として発光素子を有する。撮像表示装置１４０は、撮像表示装置１２０とは層１１
４を有する点が異なる。層１１２、１１３、１１４、１１５の構成は、撮像表示装置１１
０乃至１３０の説明を参照できる。

【0407】

図２６（Ａ）は、本発明の一態様の撮像表示装置の撮像部１０１上にカラーフィルタ等を
付加した例を示す断面図である。当該断面図では、３画素分の画素回路を有する領域の一
部を示している。光電変換素子１６１が形成される層１１１または層１１５上には、絶縁
層４００が形成される。絶縁層４００は可視光に対して透光性の高い酸化シリコン膜など
を用いることができる。また、パッシベーション膜として窒化シリコン膜を積層してもよ
い。また、反射防止膜として、酸化ハフニウムなどの誘電体膜を積層してもよい。

【0408】

絶縁層４００上には、遮光層４１０が形成されてもよい。遮光層４１０は、上部のカラー
フィルタを通る光の混色を防止する機能を有する。遮光層４１０には、アルミニウム、タ
ングステンなどの金属層を用いることができる。また、当該金属層と反射防止膜としての
機能を有する誘電体膜を積層してもよい。

【0409】

絶縁層４００および遮光層４１０上には、平坦化膜として有機樹脂層４２０を設けること
ができる。また、画素別にカラーフィルタ４３０（カラーフィルタ４３０ａ、カラーフィ
ルタ４３０ｂ、カラーフィルタ４３０ｃ）が形成される。例えば、カラーフィルタ４３０
ａ、カラーフィルタ４３０ｂおよびカラーフィルタ４３０ｃに、Ｒ（赤）、Ｇ（緑）、Ｂ
（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を割り当てることにより、カ
ラー画像を得ることができる。

【0410】

なお、光電変換素子１６１上にカラーフィルタを設ける場合、表示素子１６３上には同色
のカラーフィルタを設けることが好ましい。なお、光電変換素子１６１上のカラーフィル
タをベイヤー配列とした場合は、表示素子１６３上のカラーフィルタもベイヤー配列とす
るなど、両者とも同じ配列とする。

【0411】

カラーフィルタ４３０上には、可視光に対して透光性を有する絶縁層４６０などを設ける
ことができる。

【0412】

また、図２６（Ｂ）に示すように、カラーフィルタ４３０の代わりに光学変換層４５０を
用いてもよい。このような構成とすることで、様々な波長領域における画像が得られる撮
像装置とすることができる。

【0413】

例えば、光学変換層４５０に可視光線の波長以下の光を遮るフィルタを用いれば赤外線撮
像装置とすることができる。また、光学変換層４５０に近赤外線の波長以下の光を遮るフ
ィルタを用いれば遠赤外線撮像装置とすることができる。また、光学変換層４５０に可視
光線の波長以上の光を遮るフィルタを用いれば紫外線撮像装置とすることができる。

【0414】

また、光学変換層４５０にシンチレータを用いれば、Ｘ線撮像装置などに用いる、放射線
の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の
放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線や紫外
光線などの光（蛍光）に変換される。そして、当該光を光電変換素子１６１で検知するこ
とにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いて
もよい。

【0415】

シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収し
て可視光や紫外光を発する物質を含む。例えば、Ｇｄ_２Ｏ_２Ｓ：Ｔｂ、Ｇｄ_２Ｏ_２Ｓ：Ｐ
ｒ、Ｇｄ_２Ｏ_２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ_２、ＢａＦ_２、Ｃ
ｅＦ_３、ＬｉＦ、ＬｉＩ、ＺｎＯなどを樹脂やセラミクスに分散させたものを用いること
ができる。

【0416】

なお、セレン系材料を用いた光電変換素子１６１においては、Ｘ線等の放射線を電荷に直
接変換することができるため、シンチレータを不要とする構成とすることもできる。

【0417】

また、図２６（Ｃ）に示すように、カラーフィルタ４３０ａ、カラーフィルタ４３０ｂお
よびカラーフィルタ４３０ｃ上にマイクロレンズアレイ４４０を設けてもよい。マイクロ
レンズアレイ４４０が有する個々のレンズを通る光が直下のカラーフィルタを通り、光電
変換素子１６１に照射されるようになる。また、図２６（Ｂ）に示す光学変換層４５０上
にマイクロレンズアレイ４４０を設けてもよい。

【0418】

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

【0419】

（実施の形態４）
本発明の一態様に係る撮像表示装置を用いることができる電子機器の具体例を図２７に示
す。

【0420】

図２７（Ａ）はスマートグラスであり、本体９０１の内部に本発明の一態様の撮像表示装
置９０２、対物レンズ９０３および接眼レンズ９０４を有する。ベルト９０５を用いて頭
部に固定し、外の映像に加えてＡＲ表示で情報を見ることができる。また、外の映像を遮
断し、外部から入力された映像を見るヘッドマウントディスプレイとしても利用できる。

【0421】

図２７（Ｂ）は双眼鏡であり、鏡筒９１１の内部に本発明の一態様の撮像表示装置９１２
、対物レンズ９１３および接眼レンズ９１４を有する。倍率の高い対物レンズ９１３を備
えており、遠方の被写体に対してもＡＲ表示で情報を見ることができる。また、単眼鏡や
望遠鏡でも同様の構成とすることができる。

【0422】

図２７（Ｃ）は暗視スコープであり、鏡筒９２１の内部に本発明の一態様の撮像表示装置
９２２、対物レンズ９２３および接眼レンズ９２４を有する。基本的には上記双眼鏡と同
様の構成であるが、赤外線照射装置９２５も備える。赤外線を被写体に照射することで、
闇夜でも視認性の高い撮像および表示を行うことができる。

【0423】

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

【符号の説明】

【0424】

１０ 光電変換素子
１１ 表示素子
１２ 表示素子
Ｃ１１ 容量素子
Ｃ２１ 容量素子
Ｃ２２ 容量素子
Ｔｒ１１ トランジスタ
Ｔｒ１２ トランジスタ
Ｔｒ２１ トランジスタ
Ｔｒ２２ トランジスタ
Ｔｒ２３ トランジスタ
Ｔｒ２４ トランジスタ
Ｔｒ２５ トランジスタ
Ｔｒ２６ トランジスタ
Ｔｒ２７ トランジスタ
Ｔｒ２８ トランジスタ
５１ トランジスタ
５２ トランジスタ
５３ トランジスタ
５４ トランジスタ
５５ トランジスタ
５６ トランジスタ
５７ トランジスタ
５８ トランジスタ
５９ トランジスタ
６０ 容量素子
６１ トランジスタ
６２ トランジスタ
６３ トランジスタ
６４ 容量素子
７１ 配線
７２ 配線
７３ 配線
７４ 配線
７５ 配線
７６ 配線
７７ 配線
７８ 配線
７９ 配線
８０ 配線
８１ 配線
８２ 配線
８３ 配線
８４ 配線
８５ 配線
８６ 配線
８７ 配線
１００ 撮像表示装置
１０１ 撮像部
１０２ 表示部
１０２ａ 回路部
１０３ レンズ
１０４ レンズ
１０５ 被写体
１０６ 視認者
１１０ 撮像表示装置
１１１ 層
１１２ 層
１１３ 層
１１４ 層
１１５ 層
１２０ 撮像表示装置
１３０ 撮像表示装置
１４０ 撮像表示装置
１５０ 領域
１５１ 領域
１５２ 領域
１５２ａ 回路
１５２ｂ 回路
１５２ｃ 回路
１５２ｄ 回路
１５２ｅ 回路
１５２ｆ 回路
１５２ｇ 回路
１５２ｈ 回路
１５３ 領域
１５４ 領域
１５５ 領域
１５５ａ 回路
１５５ｂ 回路
１６１ 光電変換素子
１６２ 画素回路
１６２ａ トランジスタ
１６２ｂ トランジスタ
１６３ 表示素子
１６５ａ トランジスタ
１６５ｂ トランジスタ
１６６ 接続部
１６７ 画素回路
１６７ａ トランジスタ
１６７ｂ トランジスタ
１７１ 画素回路
１７２ 画素回路
１７３ 画素回路
１７４ 画素回路
１７５ 画素回路
１７６ 画素回路
１７７ 画素回路
１７８ 画素回路
１７９ 画素回路
１８０ 画素回路
２００ データ処理部
２０１ 演算部
２０２ 画像処理部
２０３ 位置センサ
２０４ 入出力部
２０５ 記憶部
２０６ サーバ
２０７ ニューラルネットワーク
２０８ 記憶媒体
３０１ 層
３０２ 層
３０３ 層
３０４ 領域
３３１ 電極
３３２ ＥＬ層
３３３ 電極
３５１ 導電層
３５２ 導電層
３５３ 導電層
３５４ 導電層
３６１ 絶縁層
３６２ 絶縁層
３６５ バックゲート
３７０ シリコン基板
３７１ 半導体層
３７２ 絶縁層
３８１ 接着層
３８２ 基板
３８５ 絶縁層
３９１ 層
３９２ 層
３９３ 層
３９４ 層
３９５ 導電層
４００ 絶縁層
４１０ 遮光層
４２０ 有機樹脂層
４３０ カラーフィルタ
４３０ａ カラーフィルタ
４３０ｂ カラーフィルタ
４３０ｃ カラーフィルタ
４４０ マイクロレンズアレイ
４５０ 光学変換層
４６０ 絶縁層
５０１ 入力層
５０２ 中間層
５０３ 出力層
５０５ サーバ
６００ 半導体装置
６１０ 記憶回路
６２０ 参照用記憶回路
６３０ 回路
６４０ 回路
６５０ 電流源回路
９０１ 本体
９０２ 撮像表示装置
９０３ 対物レンズ
９０４ 接眼レンズ
９０５ ベルト
９１１ 鏡筒
９１２ 撮像表示装置
９１３ 対物レンズ
９１４ 接眼レンズ
９２１ 鏡筒
９２２ 撮像表示装置
９２３ 対物レンズ
９２４ 接眼レンズ
９２５ 赤外線照射装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】