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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-03-27
(45)【発行日】2024-04-04
(54)【発明の名称】半導体装置
(51)【国際特許分類】
G11C 16/10 20060101AFI20240328BHJP
G11C 16/24 20060101ALI20240328BHJP
【ＦＩ】
G11C16/10 160
G11C16/24 130
【請求項の数】
6
(21)【出願番号】P 2020086359
(22)【出願日】2020-05-15
(65)【公開番号】P2021180062
(43)【公開日】2021-11-18
【審査請求日】2022-09-05
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110000350
【氏名又は名称】ポレール弁理士法人
(72)【発明者】
【氏名】森保 孝憲
(72)【発明者】
【氏名】吉原 和雄
(72)【発明者】
【氏名】西山 崇之
【審査官】小林 紀和
(56)【参考文献】
【文献】特開２０１９－２０４５６５（ＪＰ，Ａ）
【文献】特開２０１３－１０９８２３（ＪＰ，Ａ）
【文献】特開２０１８－０４５７４１（ＪＰ，Ａ）
【文献】米国特許第１０１４００６２（ＵＳ，Ｂ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ １６／１０
Ｇ１１Ｃ １６／２４
(57)【特許請求の範囲】
【請求項1】
複数の第１メモリセルと複数の第２メモリセルとを含む不揮発性メモリセルと、ビットラッチと、
退避レジスタと、を含み、
第１書込み動作において、前記ビットラッチと前記退避レジスタとに、第１書込みデータを格納し、前記ビットラッチに格納された前記第１書込みデータに基づいて、前記複数の第１メモリセルへの書込みを実施し、
前記第１書込み動作中において、サスペンドコマンドに基づいて、前記第１書込み動作を中断して、第２書込み動作を実施し、
前記第２書込み動作において、前記ビットラッチに第２書込みデータを格納して、前記第２書込みデータに基づいて、前記複数の第２メモリセルの書込みを実施し、
前記第２書込み動作の終了後、レジュームコマンドに基づいて、前記退避レジスタの前記第１書込みデータを前記ビットラッチに再設定し、前記ビットラッチに再設定された前記第１書込みデータに基づいて、中断された前記第１書込み動作を再開する、
半導体装置。
【請求項2】
請求項１の半導体装置において、前記ビットラッチに再設定した前記第１書込みデータをサスペンド時のデータに復帰させるため、前記複数の第１メモリセルに対して書込みベリファイを実施する、半導体装置。
【請求項3】
請求項１の半導体装置において、前記ビットラッチと前記不揮発性メモリセルとを含むフラッシュメモリと、
前記フラッシュメモリに対する書込み動作、読み出し動作、および、消去動作に関する処理を行うメモリコントローラと、を含み、
前記退避レジスタは、前記メモリコントローラに設けられる、半導体装置。
【請求項4】
請求項３の半導体装置において、ＣＰＵを含み、
前記ＣＰＵは、前記サスペンドコマンドおよび前記レジュームコマンドを発生する、半導体装置。
【請求項5】
複数の第１メモリセルと複数の第２メモリセルとを含む不揮発性メモリセルと、第１ビットラッチと、
第２ビットラッチと、を含み、
第１書込み動作において、前記第１ビットラッチに、第１書込みデータを格納し、前記第１ビットラッチに格納された前記第１書込みデータに基づいて、前記複数の第１メモリセルへの書込みを実施し、
前記第１書込み動作中において、サスペンドコマンドに基づいて、前記第１書込み動作を中断して、第２書込み動作を実施し、
前記第２書込み動作において、前記第２ビットラッチに第２書込みデータを格納して、
前記第２書込みデータに基づいて、前記複数の第２メモリセルの書込みを実施し、
前記第２書込み動作の終了後、レジュームコマンドに基づいて、前記第１ビットラッチのラッチデータに基づいて、中断された前記第１書込み動作を再開する、半導体装置。
【請求項6】
請求項５の半導体装置において、前記第１ビットラッチ、前記第２ビットラッチ、および、前記不揮発性メモリセルを含むフラッシュメモリと、
前記フラッシュメモリに対する書込み動作、読み出し動作、および、消去動作に関する処理を行うメモリコントローラと、を含む、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関し、特に、不揮発性メモリと中央処理装置とを含む半導体装置に適用して有効な技術である。
【背景技術】
【0002】
複数のマスタ（たとえば、複数の中央処理装置（ＣＰＵ））を備える半導体装置では、各々のマスタが１つの不揮発性メモリであるフラッシュメモリを共有するように構成されている場合がある。このような構成の半導体装置では、例えばメモリコントローラが各々のマスタのフラッシュメモリへのアクセスを制御している。
【0003】
特開２００８－３４０４５号公報には、フラッシュメモリへの書込み／消去処理を中断／再開する技術が開示されている。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２００８－３４０４５号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
複数の中央処理装置（ＣＰＵ）を備える半導体装置において、フラッシュメモリへの書込み/消去動作が競合した場合、優先度が高い処理であっても、先に実行された処理が完了するまで待つ必要がある。
【0006】
今後、１つの半導体装置に設けられる中央処理装置（ＣＰＵ）の数が増えると、つまり、マルチＣＰＵコア化が進展していくと、コスト抑制のために、面積インパクトの大きいフラッシュメモリの分割は最小限にする必要がある。結果として、フラッシュメモリの分割数（バンク数）が減り、ＣＰＵコア数 > フラシュメモリのバンク数といった状態となると考えられる。したがって、同一フラッシュメモリ（１つのバンク）に対する書込み動作または消去動作の競合が顕著になると予想される。
【0007】
本開示の目的は、１つのフラッシュメモリに対して書込み動作のサスペンド中または消去動作のサスペンド中の書込み動作または消去動作を可能にする技術を提供することにある。
【0008】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0009】
本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【0010】
一実施の形態に係る半導体装置は、
複数の第１メモリセルと複数の第２メモリセルとを含む不揮発性メモリセルと、
ビットラッチと、
退避レジスタと、を含み、
第１書込み動作において、前記ビットラッチと前記退避レジスタとに、第１書込みデータを格納し、前記ビットラッチに格納された前記第１書込みデータに基づいて、前記複数の第１メモリセルへの書込みを実施し、
前記第１書込み動作中において、サスペンドコマンドに基づいて、前記第１書込み動作を中断して、第２書込み動作を実施し、
前記第２書込み動作において、前記ビットラッチに第２書込みデータを格納して、前記第２書込みデータに基づいて、前記複数の第２メモリセルの書込みを実施し、
前記第２書込み動作の終了後、レジュームコマンドに基づいて、前記退避レジスタの前記第１書込みデータを前記ビットラッチに再設定し、前記ビットラッチに再設定された前記第１書込みデータに基づいて、中断された前記第１書込み動作を再開する。
複数の第１メモリセルと複数の第２メモリセルとを含む不揮発性メモリセルと、
ビットラッチと、
退避レジスタと、を含み、
第１書込み動作において、前記ビットラッチと前記退避レジスタとに、第１書込みデータを格納し、前記ビットラッチに格納された前記第１書込みデータに基づいて、前記複数の第１メモリセルへの書込みを実施し、
前記第１書込み動作中において、サスペンドコマンドに基づいて、前記第１書込み動作を中断して、第２書込み動作を実施し、
前記第２書込み動作において、前記ビットラッチに第２書込みデータを格納して、前記第２書込みデータに基づいて、前記複数の第２メモリセルの書込みを実施し、
前記第２書込み動作の終了後、レジュームコマンドに基づいて、前記退避レジスタの前記第１書込みデータを前記ビットラッチに再設定し、前記ビットラッチに再設定された前記第１書込みデータに基づいて、中断された前記第１書込み動作を再開する。
【0011】
また、一実施の形態に係る半導体装置は、
複数の第１メモリセルと複数の第２メモリセルとを含む不揮発性メモリセルと、
ビットラッチと、
退避レジスタと、を含み、
第１書込み動作において、前記ビットラッチに、第１書込みデータを格納し、前記ビットラッチに格納された前記第１書込みデータに基づいて、前記複数の第１メモリセルへの書込みを実施し、
前記第１書込み動作中において、サスペンドコマンドに基づいて、前記第１書込み動作を中断し、前記ビットラッチのデータを前記退避レジスタへ退避し、第２書込み動作を実施し、
前記第２書込み動作において、前記ビットラッチに第２書込みデータを格納して、前記第２書込みデータに基づいて、前記複数の第２メモリセルの書込みを実施し、
前記第２書込み動作の終了後、レジュームコマンドに基づいて、前記退避レジスタに退避されたデータを前記ビットラッチに再設定し、前記ビットラッチに再設定されたデータに基づいて、中断された前記第１書込み動作を再開する。
複数の第１メモリセルと複数の第２メモリセルとを含む不揮発性メモリセルと、
ビットラッチと、
退避レジスタと、を含み、
第１書込み動作において、前記ビットラッチに、第１書込みデータを格納し、前記ビットラッチに格納された前記第１書込みデータに基づいて、前記複数の第１メモリセルへの書込みを実施し、
前記第１書込み動作中において、サスペンドコマンドに基づいて、前記第１書込み動作を中断し、前記ビットラッチのデータを前記退避レジスタへ退避し、第２書込み動作を実施し、
前記第２書込み動作において、前記ビットラッチに第２書込みデータを格納して、前記第２書込みデータに基づいて、前記複数の第２メモリセルの書込みを実施し、
前記第２書込み動作の終了後、レジュームコマンドに基づいて、前記退避レジスタに退避されたデータを前記ビットラッチに再設定し、前記ビットラッチに再設定されたデータに基づいて、中断された前記第１書込み動作を再開する。
【0012】
さらに、一実施の形態に係る半導体装置は、
複数の第１メモリセルと複数の第２メモリセルとを含む不揮発性メモリセルと、
ビットラッチと、
退避レジスタと、を含み、
第１書込み動作において、前記ビットラッチに、第１書込みデータを格納し、前記ビットラッチに格納された前記第１書込みデータに基づいて、前記複数の第１メモリセルへの書込みを実施し、
前記第１書込み動作中において、サスペンドコマンドに基づいて、前記第１書込み動作を中断し、前記ビットラッチのデータを前記退避レジスタへ退避し、第２書込み動作を実施し、
前記第２書込み動作において、前記ビットラッチに第２書込みデータを格納して、前記第２書込みデータに基づいて、前記複数の第２メモリセルの書込みを実施し、
前記第２書込み動作の終了後、レジュームコマンドに基づいて、前記退避レジスタに退避されたデータを前記ビットラッチに再設定し、前記ビットラッチに再設定されたデータに基づいて、中断された前記第１書込み動作を再開する。
複数の第１メモリセルと複数の第２メモリセルとを含む不揮発性メモリセルと、
ビットラッチと、
退避レジスタと、を含み、
第１書込み動作において、前記ビットラッチに、第１書込みデータを格納し、前記ビットラッチに格納された前記第１書込みデータに基づいて、前記複数の第１メモリセルへの書込みを実施し、
前記第１書込み動作中において、サスペンドコマンドに基づいて、前記第１書込み動作を中断し、前記ビットラッチのデータを前記退避レジスタへ退避し、第２書込み動作を実施し、
前記第２書込み動作において、前記ビットラッチに第２書込みデータを格納して、前記第２書込みデータに基づいて、前記複数の第２メモリセルの書込みを実施し、
前記第２書込み動作の終了後、レジュームコマンドに基づいて、前記退避レジスタに退避されたデータを前記ビットラッチに再設定し、前記ビットラッチに再設定されたデータに基づいて、中断された前記第１書込み動作を再開する。
【図面の簡単な説明】
【0013】
【発明を実施するための形態】
【0014】
以下、実施の形態および実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
【0015】
（実施の形態）
（半導体装置の全体構成）
図１は、半導体装置の概略的な構成例を示すブロック図である。半導体装置ＩＣは、中央処理装置ＣＰＵ（以下、ＣＰＵと言う）、揮発性メモリであるＲＡＭ（Random Access Memory）、メモリコントローラＦＬＭＣ、不揮発性メモリであるフラッシュメモリＦＬＭ、周辺バスＢＵＳ等を備えている。図１に示すように、ＣＰＵ及びメモリコントローラＦＬＭＣは、周辺バスＢＵＳと接続され、周辺バスＢＵＳを介して各種情報の入出力が行われる。
（半導体装置の全体構成）
図１は、半導体装置の概略的な構成例を示すブロック図である。半導体装置ＩＣは、中央処理装置ＣＰＵ（以下、ＣＰＵと言う）、揮発性メモリであるＲＡＭ（Random Access Memory）、メモリコントローラＦＬＭＣ、不揮発性メモリであるフラッシュメモリＦＬＭ、周辺バスＢＵＳ等を備えている。図１に示すように、ＣＰＵ及びメモリコントローラＦＬＭＣは、周辺バスＢＵＳと接続され、周辺バスＢＵＳを介して各種情報の入出力が行われる。
【0016】
ＣＰＵは、半導体装置ＩＣの各構成要素の制御に関連する演算処理等を行う機能ブロックである。ＣＰＵは、フラッシュメモリＦＬＭに格納されたプログラムを読み出し、読み出したプログラムをＲＡＭに展開する。ＣＰＵは、ＲＡＭに展開されたプログラムを実行することにより、各機能を実現する機能ブロックを実現する。ＣＰＵの内部にはキャッシュメモリＣＡＣＨＥが設けられ、演算処理において使用頻度の高い情報はキャッシュメモリＣＡＣＨＥに格納される。
【0017】
ＲＡＭは、先述の通り、フラッシュメモリＦＬＭから読み出したプログラムの展開や、ＣＰＵによる演算処理データを一時的に格納する。
【0018】
メモリコントローラＦＬＭＣは、フラッシュメモリＦＬＭの制御を行う機能ブロックである。メモリコントローラＦＬＭＣは、フラッシュメモリＦＬＭに対する書き込み動作、読み出し動作、消去動作等に関する処理を行う。
【0019】
(メモリセルの構成例)
図２は、フラッシュメモリＦＬＭのメモリセルＭＣの構成例を示す断面図である。図３は、フラッシュメモリＦＬＭおよびメモリコントローラＦＬＭＣの概略的な構成例を示すブロック図である。図４は、メモリセルへ与える電圧値の一例を示す図である。
図２は、フラッシュメモリＦＬＭのメモリセルＭＣの構成例を示す断面図である。図３は、フラッシュメモリＦＬＭおよびメモリコントローラＦＬＭＣの概略的な構成例を示すブロック図である。図４は、メモリセルへ与える電圧値の一例を示す図である。
【0020】
図２には、１つの不揮発性メモリセル（以下、メモリセルと言う）ＭＣのみが便宜上示されているが、実際には、複数のメモリセルＭＣがアレイ状に配置される。複数のメモリセルＭＣは、図２に示すＹ方向に延在するビット線ＢＬ及びＸ方向に延在するコントロールゲートＣＧに沿って格子状に配置される。具体的に述べると、フラッシュメモリＦＬＭには、Ｙ方向に延在するビット線ＢＬが複数設けられており、複数のビット線ＢＬは、Ｘ方向に配列されている。また、フラッシュメモリＦＬＭには、Ｘ方向に延在するコントロールゲートＣＧが複数設けられており、複数のコントロールゲートＣＧは、Ｙ方向に配列されている。そして、複数のメモリセルＭＣは、複数のビット線ＢＬと複数のコントロールゲートＣＧのそれぞれの交点に対応して配置される。
【0021】
メモリセルＭＣは、図２および図３に示すように、選択トランジスタＳＴ、メモリトランジスタＭＴを備えている。選択トランジスタＳＴの一方の電極は、ビット線ＢＬと接続されている。メモリトランジスタＭＴの一方の電極は、ソース線ＳＬを介してソースドライバＳＤＲと接続されている。選択トランジスタＳＴの他方の電極は、メモリトランジスタＭＴの他方の電極と接続されている。このように、メモリセルＭＣは、選択トランジスタＳＴ及びメモリトランジスタＭＴが、ソース線ＳＬとビット線ＢＬとの間で直列に接続されている。選択トランジスタＳＴはコントロールゲートＣＧを備え、メモリトランジスタＭＴは、電荷記憶層ＣＳＬ及びメモリゲートＭＧを備えている。メモリゲートＭＧは、メモリゲートドライバＭＧＤＲと接続されている。図２に示すように、メモリセルＭＣは、ソース線ＳＬ側がソースＳ、ビット線ＢＬ側がドレインＤである。
【0022】
フラッシュメモリＦＬＭの書込み方式は、ドレインＤ-ソースＳ間に電流を流し、電荷記憶層ＣＳＬに電荷をトラップするホット・エレクトロン注入方式である。フラッシュメモリＦＬＭでは、データ"０"がしきい値の高い状態に、データ"1"がしきい値の低い状態に対応される。ホット・エレクトロン注入方式とは、メモリゲートＭＧおよびソース線ＳＬに高電圧を印加し、電荷をトラップし易くした状態でドレインＤ-ソースＳ間に電流を流し、電荷記憶層ＣＳＬが電荷をトラップすることで、メモリセルＭＣのしきい値が高い状態とされる方式である。つまり、メモリセルＭＣに値が書き込まれる。
【0023】
一方、フラッシュメモリＦＬＭの消去方式は、BTBT(Band to Band tunneling)によって行う。ソース線ＳＬにプラス（正）の電圧を、メモリゲートＭＧにマイナス（負）の電圧を印加し、正孔を電荷記憶層ＣＳＬにトンネル動作させることで、正孔とトラップした電荷を再結合させることで電荷記憶層ＣＳＬの電荷を失くす。
【0024】
図４にメモリセルＭＣに与える電圧値例を示す。図４に記載された電圧値を与えることによって、メモリセルＭＣに対して書込み動作（ＰＲＯＧ）、消去動作（ＥＲＡＳＥ）、読み出し動作（ＲＥＡＤ）を行うことができる。図４において、Ｖｄはビット線ＢＬまたはドレインＤの電圧値を示し、ＶｃｇはコントロールゲートＣＧの電圧値を示し，ＶｍｇはメモリゲートＭＧの電圧値を示し、Ｖｓはソース線ＳＬまたはソースＳの電圧値を示している。
【0025】
センスアンプＳＡは、メモリセルＭＣに対する書き込み動作または消去動作が完了したかどうかの判定処理を行う機能ブロックである。センスアンプＳＡは、例えばビット線ＢＬごとに設けられる。各センスアンプＳＡは、対応するビット線ＢＬ及び対応するスイッチ回路のビットラッチ回路（以下、ビットラッチと言う）ＢＬＡＴと接続されている。書き込み動作または消去動作後に、読み出し動作が行われ、センスアンプＳＡは、読み出し動作によりビット線ＢＬへ流れる電流と、例えばメモリコントローラＦＬＭＣから供給されるリファレンス信号の電流とを比較する。このような処理を、ベリファイと呼ぶ。そして、センスアンプＳＡは、例えば、ビット線ＢＬに流れる電流がリファレンス信号の電流より大きい場合、メモリセルＭＣに所定のデータが書き込みされたものと判定し、書き込み完了信号をビットラッチＢＬＡＴへ出力する。
【0026】
（書込み動作）
図５は、書込み動作の動作フローを示す図である。まず、ＣＰＵからプログラムのための書込みデータ（Ｐｄａｔａ）をフラッシュメモリＦＬＭのビットラッチＢＬＡＴに転送する（Ｐ１）（以下、データインとも呼ぶ）。次に、書込みパルス（ＰＲＧ ｐｕｌｓｅ）を印加し（Ｐ２）、書込みベリファイ（ＰＲＧ ｖｅｒｉｆｙ）を実施（Ｐ３）、書込みベリファイ判定（Ｐ４）を行い、全ビットの書込みベリファイがパス（Yes）すると（Ｐ４）、書込み動作を完了し（ＥＮＤ）、全ビットの書込みベリファイがパスするまで（No）は書込みパルス印加（Ｐ２）、書込みベリファイ（Ｐ３）、書込みベリファイ判定（Ｐ４）の処理を繰り返し行う。書込みベリファイの際に書込みベリファイによって書込みが完了したことが確認できたメモリセルＭＣに対して、ビットラッチＢＬＡＴに格納されているデータを反転することで以降、そのメモリセルＭＣに対する書込みパルス印加（Ｐ２）、ベリファイ実施（Ｐ３）をマスクする機能がある。これをベリファイマスク機能と呼ぶ。本発明はこのベリファイマスク機能にも対応している。もちろんベリファイマスク機能がない場合でも本発明は適用することができる。
図５は、書込み動作の動作フローを示す図である。まず、ＣＰＵからプログラムのための書込みデータ（Ｐｄａｔａ）をフラッシュメモリＦＬＭのビットラッチＢＬＡＴに転送する（Ｐ１）（以下、データインとも呼ぶ）。次に、書込みパルス（ＰＲＧ ｐｕｌｓｅ）を印加し（Ｐ２）、書込みベリファイ（ＰＲＧ ｖｅｒｉｆｙ）を実施（Ｐ３）、書込みベリファイ判定（Ｐ４）を行い、全ビットの書込みベリファイがパス（Yes）すると（Ｐ４）、書込み動作を完了し（ＥＮＤ）、全ビットの書込みベリファイがパスするまで（No）は書込みパルス印加（Ｐ２）、書込みベリファイ（Ｐ３）、書込みベリファイ判定（Ｐ４）の処理を繰り返し行う。書込みベリファイの際に書込みベリファイによって書込みが完了したことが確認できたメモリセルＭＣに対して、ビットラッチＢＬＡＴに格納されているデータを反転することで以降、そのメモリセルＭＣに対する書込みパルス印加（Ｐ２）、ベリファイ実施（Ｐ３）をマスクする機能がある。これをベリファイマスク機能と呼ぶ。本発明はこのベリファイマスク機能にも対応している。もちろんベリファイマスク機能がない場合でも本発明は適用することができる。
【0027】
（消去動作）
図６は、消去動作の動作フローを示す図である。消去はＣＰＵからデータインを必要としないが、過消去セルを作らないために消去ブロック内の全メモリセルＭＣを高いしきい値レベルに書き揃える（Ｅ１）。これをプレライトと呼ぶ。プレライト（Ｅ１）を実施するためにラッチデータをAll 0へと設定し、書込み同様にパルス印加を実施する。プレライトが完了すると、書込み同様、消去パルス（ＥＲＡ Ｐｕｌｓｅ）を印加し（Ｅ２）、消去ベリファイを実施し（Ｅ３）、ベリファイ判定（Ｅ４）を行い、全ビットの消去ベリファイがパスする（Yes）と消去を完了（ＥＮＤ）し、全ビットの消去ベリファイがパスするまで（No）は消去パルス印加（Ｅ２）、消去ベリファイ（Ｅ３）、消去ベリファイ判定（Ｅ４）の処理を繰り返す。
図６は、消去動作の動作フローを示す図である。消去はＣＰＵからデータインを必要としないが、過消去セルを作らないために消去ブロック内の全メモリセルＭＣを高いしきい値レベルに書き揃える（Ｅ１）。これをプレライトと呼ぶ。プレライト（Ｅ１）を実施するためにラッチデータをAll 0へと設定し、書込み同様にパルス印加を実施する。プレライトが完了すると、書込み同様、消去パルス（ＥＲＡ Ｐｕｌｓｅ）を印加し（Ｅ２）、消去ベリファイを実施し（Ｅ３）、ベリファイ判定（Ｅ４）を行い、全ビットの消去ベリファイがパスする（Yes）と消去を完了（ＥＮＤ）し、全ビットの消去ベリファイがパスするまで（No）は消去パルス印加（Ｅ２）、消去ベリファイ（Ｅ３）、消去ベリファイ判定（Ｅ４）の処理を繰り返す。
【0028】
（サスペンドコマンド発生時の割り込み処理フロー、および、レジュームコマンド発行時の処理フロー）
図７は、サスペンドコマンド発生時の割り込み処理フローを示す図である。図８は、レジュームコマンド発行時の処理フローを示す図である。
図７は、サスペンドコマンド発生時の割り込み処理フローを示す図である。図８は、レジュームコマンド発行時の処理フローを示す図である。
【0029】
図５、図６で示されているサスペンド受付期間ＴＰＳＵＳ中に、ＣＰＵからサスペンドコマンドＳＵＳＣＭＤが発行されると、書込み処理または消去処理に割り込み、サスペンド処理を実施する。その際に実施する処理内容を表したフローを図７に示す。サスペンドコマンドＳＵＳＣＭＤに基づく割り込みが発生すると（Ｓ５）、サスペンド状態レジスタＳＳＲｅｇをセットし（Ｓ６）、レジューム時にコマンド開始アドレス、選択マクロ情報など中断した処理を復帰するために必要なデータを退避し（Ｓ７）、フラッシュメモリＦＬＭの中断処理を実施することでサスペンドを完了する（Ｓ８）。
【0030】
ＣＰＵからレジュームコマンドＲＥＳＣＭＤが発行されると、図８に示すように、レジューム処理を実施する。レジューム処理では、レジュームコマンドＲＥＳＣＭＤに基づいてレジューム要求がされ（Ｓ９）、サスペンドフロー時に行った処理に対して、サスペンド状態レジスタＳＳＲｅｇのクリア（Ｓ１０）、退避情報（コマンド開始アドレス、選択マクロ情報など）の復帰（Ｓ１１）、フラッシュ動作ＦＬＭＯＰの復帰処理（Ｓ１２）、中断箇所からの再開（Ｓ１３）といった処理を実施する。
【0031】
（問題点の説明）
図９は、書込みサスペンド中の書込みにおけるラッチデータの遷移を説明する図である。図１０は、書込みサスペンド中の消去におけるラッチデータの遷移を説明する図である。図９、図１０において、書込みコマンド発行時（Ｐ１）のビットラッチＢＬＡＴの書込みデータをデータＡ、１回目のベリファイ（Ｐ３(１回目)）が終わったときのビットラッチＢＬＡＴのラッチデータをデータＢとする。また、上記書込みコマンドが完了した時のビットラッチＢＬＡＴのラッチデータをデータＣ、書込みサスペンド状態時に同一マクロに対するビットラッチＢＬＡＴの書込みデータをデータＤ、その書込みが完了した際のビットラッチＢＬＡＴのラッチデータをデータＥとする。さらに、２回目の書込みパルス印加が終了したタイミングでサスペンドが発生したとし、サスペンド中の書込み動作または消去動作によるビットラッチＢＬＡＴのラッチデータの遷移表を図９、図１０に示す(以降に示すデータ遷移表（図１３、図１５、図１８）についても、同タイミングでサスペンドが発生したものとする)。図９、図１０に記載のフロー中の書込み処理、消去処理、サスペンド処理は、それぞれ図５、図６、図７の動作フローに対応している。
図９は、書込みサスペンド中の書込みにおけるラッチデータの遷移を説明する図である。図１０は、書込みサスペンド中の消去におけるラッチデータの遷移を説明する図である。図９、図１０において、書込みコマンド発行時（Ｐ１）のビットラッチＢＬＡＴの書込みデータをデータＡ、１回目のベリファイ（Ｐ３(１回目)）が終わったときのビットラッチＢＬＡＴのラッチデータをデータＢとする。また、上記書込みコマンドが完了した時のビットラッチＢＬＡＴのラッチデータをデータＣ、書込みサスペンド状態時に同一マクロに対するビットラッチＢＬＡＴの書込みデータをデータＤ、その書込みが完了した際のビットラッチＢＬＡＴのラッチデータをデータＥとする。さらに、２回目の書込みパルス印加が終了したタイミングでサスペンドが発生したとし、サスペンド中の書込み動作または消去動作によるビットラッチＢＬＡＴのラッチデータの遷移表を図９、図１０に示す(以降に示すデータ遷移表（図１３、図１５、図１８）についても、同タイミングでサスペンドが発生したものとする)。図９、図１０に記載のフロー中の書込み処理、消去処理、サスペンド処理は、それぞれ図５、図６、図７の動作フローに対応している。
【0032】
Ｐ２、Ｐ３では、書込みパルス印加、ベリファイ実施によって書込みが完了したメモリセルに対応するビットラッチＢＬＡＴのビットラッチ回路の値を反転、再格納(ベリファイマスク)されることにより、ビットラッチＢＬＡＴの値がデータＡからデータＢへと変化している。書込みサスペンド状態において、フラッシュメモリＦＬＭに設定されているビットラッチＢＬＡＴのラッチデータは保持されたままである。そのため、書込みサスペンド状態時に同一マクロに対して書込みコマンドを実施するためにビットラッチＢＬＡＴにデータイン動作を行うと、ビットラッチＢＬＡＴのラッチデータが図９ではデータＢからデータＤに変化し、レジューム動作を実施できない。また、図１０に示す様に、書込みサスペンド状態時に同一マクロに対して消去コマンドを実施する時には、プレライト（Ｅ１）のために、データＢから“All 0”となり、レジューム動作を実施できない。ここで、この明細書において、同一マクロとは、１つのフラッシュメモリＦＬＭ、または、複数のメモリバンクを有するフラッシュメモリＦＬＭにおいて１つのメモリバンクを示している。
【0033】
本発明では、同一マクロに対する書込みサスペンド状態中に書込み動作または消去動作が行われた後のレジューム動作時に、サスペンド時のビットラッチＢＬＡＴのラッチデータへの復帰する手法を提供する。以降、書込みサスペンド中における書込み動作後および消去動作後におけるビットラッチＢＬＡＴのデータ復帰方法は同様であるため、代表例として、書込み動作の場合について記載するが、消去動作の場合を排除するものではない。なお、複数のメモリセルＭＣは、複数の第１メモリセルと、複数の第２メモリセルとを含む。複数の第１メモリセルは、書き込み時に書込みデータが書き込まれるメモリセルである。複数の第２メモリセルは、複数の第１メモリセルへの書き込み動作の書込みサスペンド状態中において、書込み動作または消去動作の対象とされるメモリセルである。
【実施例1】
【0034】
同一マクロにおける、書込みサスペンド状態における書込みコマンドまたは消去コマンドの実行をサポートする。そのため、ＣＰＵから転送されてくる書込みデータＰｄａｔａを保持する追加回路をフラッシュメモリＦＬＭ以外、例えば、メモリコントローラＦＬＭＣに設ける。図１１は、メモリコントローラＦＬＭＣの回路構成の一例を示す図である。図１１に示す回路構成は、あくまでも一例であり、データインプロトコルが異なればそのプロトコルに従って回路の変更を行っても良い。
【0035】
図１１に示す様に、メモリコントローラＦＬＭＣは、退避用のレジスタ（以下、退避レジスタと言う）ＳＲＥＧと、データイン発生フラグＦＬＧと、第１選択回路ＳＥＬ１と、第２選択回路ＳＥＬ２と、アンド回路ＡＮＤ１と、を有する。フラッシュメモリＦＬＭは、ビットラッチＢＬＡＴを有する。
【0036】
メモリコントローラＦＬＭＣは、ＣＰＵから書込みデータＰｄａｔａと、データインコマンドＣＭ＿ＤＩＮと、データインモード信号ＭＤ＿ＤＩＮとを受信するように構成されている。また、メモリコントローラＦＬＭＣは、書込み状態において、ＣＰＵからサスペンドコマンドＳＵＳＣＭＤが発行されると、書込みサスペンド状態通知信号ＮＳ＿ＰＳＳを“０”状態から“１”状態に設定するように構成されている。書込みサスペンド状態でない場合、書込みサスペンド状態通知信号ＮＳ＿ＰＳＳは“０”状態とされている。
【0037】
データイン発生フラグＦＬＧは、書込みサスペンド状態中にデータインが発生すると、書込みサスペンド状態通知信号ＮＳ＿ＰＳＳの“１”状態とデータインモード信号ＭＤ＿ＤＩＮの“１”状態とに基づいて、“０”状態から“１”状態へセットされる。
【0038】
第１選択回路ＳＥＬ１の“０”と示される入力端子は、書込みデータＰｄａｔａを受信する様に構成され、第１選択回路ＳＥＬ１の“１”と示される入力端子は、退避レジスタＳＲＥＧの出力端子に接続されている。第１選択回路ＳＥＬ１の出力端子は、退避レジスタＳＲＥＧの入力端子に接続されている。第１選択回路ＳＥＬ１は、書込みサスペンド状態通知信号ＮＳ＿ＰＳＳに基づいて、その選択動作を制御される。書込みサスペンド状態通知信号ＮＳ＿ＰＳＳが“０”状態の場合、第１選択回路ＳＥＬ１の“０”と示される入力端子が第１選択回路ＳＥＬ１の出力端子に接続される。書込みサスペンド状態通知信号ＮＳ＿ＰＳＳが“１”状態の場合、第１選択回路ＳＥＬ１の“１”と示される入力端子が第１選択回路ＳＥＬ１の出力端子に接続される。
【0039】
第２選択回路ＳＥＬ２の“０”と示される入力端子は、書込みデータＰｄａｔａを受信する様に構成され、第２選択回路ＳＥＬ２の“１”と示される入力端子は、退避レジスタＳＲＥＧの出力端子に接続されている。第２選択回路ＳＥＬ２の出力端子は、ビットラッチＢＬＡＴの入力端子に接続されている。第２選択回路ＳＥＬ２は、アンド回路ＡＮＤ１の出力に基づいて、その選択動作を制御される。アンド回路ＡＮＤ１の出力が“０”状態の場合、第２選択回路ＳＥＬ２の“０”と示される入力端子が第２選択回路ＳＥＬ２の出力端子に接続される。アンド回路ＡＮＤ１の出力が“１”状態の場合、第２選択回路ＳＥＬ２の“１”と示される入力端子が第２選択回路ＳＥＬ２の出力端子に接続される。
【0040】
アンド回路ＡＮＤ１は、データイン発生フラグＦＬＧの出力信号とレジューム信号ＲＥＳとを受ける様に構成されている。レジューム信号ＲＥＳは、ＣＰＵからレジュームコマンドＲＥＳＣＭＤが発行されると、“１”状態とされる。アンド回路ＡＮＤ１の出力信号は、データイン発生フラグＦＬＧが“１”状態、かつ、レジューム信号ＲＥＳが“１”状態とされる時、“１”状態とされ、それ以外の時、“０”状態とされる。
【0041】
サスペンド状態でない場合（書込みサスペンド状態通知信号ＮＳ＿ＰＳＳが“０”状態）、データインコマンド（ＣＭ＿ＤＩＮ）と共にＣＰＵから転送されてくる書込みデータＰｄａｔａをメモリコントローラＦＬＭＣはフラッシュメモリＦＬＭのビットラッチＢＬＡＴに転送すると同時に、退避レジスタＳＲＥＧに転送する。書込みサスペンド状態中（書込みサスペンド状態通知信号ＮＳ＿ＰＳＳが“１”状態）において、メモリコントローラＦＬＭＣは退避レジスタＳＲＥＧへデータを転送せず、フラッシュメモリＦＬＭのビットラッチＢＬＡＴのみに書込みデータＰｄａｔａを転送する。また、書込みサスペンド状態中にデータインが発生するとデータイン発生フラグＦＬＧを“１“状態にセットする。そして、レジューム時（レジューム信号ＲＥＳが“１”状態）に、データイン発生フラグＦＬＧとレジューム信号とによってデータＰｄａｔａの転送元をＣＰＵから退避レジスタＳＲＥＧの経路へ切り替える。
【0042】
図１２は、実施例１に係るレジュームコマンド発行時の処理フローを示す図である。図１３は、実施例１に係るラッチデータの遷移を説明する図である。なお、図１３の書込みと書込みサスペンド中の書込みとは、図９の説明を参照することができるので、繰り返しの説明は省略する。
【0043】
ＣＰＵからレジュームコマンドＲＥＳＣＭＤが発行されると、図１２に示すように、レジューム処理を実施する。レジューム処理では、レジュームコマンドＲＥＳＣＭＤに基づいてレジューム要求がされ（ＳＳ９）、次に、データイン発生フラグＦＬＧが“１”にセットされているか否か判断される（ＳＳ１０）。データイン発生フラグＦＬＧが“１”にセットされていれば（Ｙｅｓ）、ＳＳ１１へ移行する。データイン発生フラグＦＬＧが“１”にセットされていなければ（Ｎｏ）、ＳＳ１３へ移行する。
【0044】
ＳＳ１１では、退避レジスタＳＲＥＧに格納されている書込みデータＰｄａｔａ（Ａ）をフラッシュメモリＦＬＭのビットラッチＢＬＡＴに再設定する処理（ＳＳ１１）を実施する。そして、ベリファイマスクを考慮し、再設定したラッチデータＰｄａｔａ（Ａ）をサスペンド時のラッチデータ（Ｂ）に復帰させるために書込みベリファイを実施する（ＳＳ１２）。
【0045】
次に、サスペンド動作フロー時に行った処理に対して、サスペンド状態レジスタＳＳＲｅｇのクリア（ＳＳ１３）、退避情報（コマンド開始アドレス、選択マクロ情報など）の復帰（ＳＳ１４）、フラッシュ動作ＦＬＭＯＰの復帰処理（ＳＳ１５）、および、中断箇所からの再開（ＳＳ１６）といった処理を実施する。
【0046】
図１２および図１３に示す様に、書込みサスペンド中の書込みを行うことでデータイン発生フラグＦＬＧがセットされ、レジューム時の処理開始前に退避レジスタＳＲＥＧに格納されているデータＰｄａｔａ（Ａ）を用いて、フラッシュメモリＦＬＭのビットラッチＢＬＡＴに対して書込みデータＰｄａｔａ（Ａ）を再設定する処理（ＳＳ１１）を実施する。また、ベリファイマスクを考慮し、再設定したラッチデータＰｄａｔａ（Ａ）をサスペンド時のラッチデータ（Ｂ）に復帰させるためにベリファイを実施する（ＳＳ１２）。ベリファイ（ＳＳ１２）によってラッチデータ（Ａ）とメモリセルＭＣを比較、メモリセルＭＣが書込まれていればラッチデータ（Ａ）が反転し、サスペンド時のラッチデータ（Ｂ）の状態に復帰することができる。図１３では、サスペンドするタイミングが書込みパルス印加後かつ書込みベリファイ前であったため、レジューム時のベリファイ（ＳＳ１２）によってラッチデータ（Ａ）がラッチデータ（Ｃ）へと変化する。それ以外のタイミングにおいてはサスペンド時の状態に復帰することができる。
【0047】
実施例１によれば、以下の効果を得ることができる。
【0048】
１）メモリコントローラＦＬＭＣに追加回路を設けるのみで、書込みサスペンド中の書込み動作および書込みサスペンド中の消去動作をサポートできる。
【0049】
２）上記１）において、本発明前の設計資産であるフラッシュメモリＦＬＭをそのまま使用することができ、設計コストの増大を抑制することができる。
【0050】
３）書込みデータの再設定（ＳＳ１１）およびベリファイマスク情報復元の為の書込みベリファイ（ＳＳ１２）といった処理によって増加してしまうサスペンド応答時間に関しては、レジュームフロー処理中においてもサスペンドを受け付けることで悪化しないよう対策を講じることができる。
【実施例2】
【0051】
次に、実施例２について説明する。図１４は、実施例２に係るフラッシュメモリＦＬＭの回路構成の一例を示す。実施例２では、図１４に示す様に、フラッシュメモリＦＬＭの内部に、２つのビットラッチ（ＢＬＡＴ１，ＢＬＡＴ２）と２つの選択回路（ＳＥＬ３，ＳＥＬ４）とが設けられる。第１選択回路ＳＥＬ３および第２選択回路ＳＥＬ４は、書込みサスペンド状態通知信号ＮＳ＿ＰＳＳとレジューム信号ＲＥＳとに基づいてその選択動作が制御されるように構成されている。
【0052】
サスペンド実施時、または、サスペンド中の書込みコマンドまたは消去コマンド受付時に、第１ビットラッチＢＬＡＴ１を第２ビットラッチＢＬＡＴ２へ切り替え、または、データの書込み先および内部参照を第２ビットラッチＢＬＡＴ２へ切り替える。そして、レジューム時には、第２ビットラッチＢＬＡＴ２から第１ビットラッチＢＬＡＴ１へ切り替え、または、書込み先および内部参照を第１ビットラッチＢＬＡＴ１とすることで、サスペンド時の状態に復帰する。
【0053】
信号（ＮＳ＿ＰＳＳ、ＲＥＳ）による経路切替または退避のため、実施例１または後述される実施例３と比較してラッチデータの復帰処理が高速に完了する。図１５は、実施例２におけるラッチデータの遷移を説明する図である。図１５が図１３と異なる点は、ベリファイマスクによって反転したラッチデータを含む情報を退避、または、別のビットラッチへと切替を行うため、図１３で行ったレジューム時での書込みデータの再設定（ＳＳ１１）やベリファイ（ＳＳ１２）といった処理の追加が不要である。そのため、レジューム時の動作フローは、図１２ではなく、図８の動作フローをそのまま使用することができる。
【実施例3】
【0054】
次に、実施例３について説明する。図１６は、実施例３に係るメモリコントローラＦＬＭＣとフラッシュメモリＦＬＭの回路構成の一例を示す図である。図１７は、実施例３に係るレジュームコマンド発行時の処理フローを示す図である。図１８は、実施例３に係るラッチデータの遷移を説明する図である。
【0055】
図１６に示す様に、ビットラッチＢＬＡＴにリード機構を設け、サスペンド時またはサスペンド中の書込みコマンドまたは消去コマンド受付時に、メモリコントローラＦＬＭＣがフラッシュメモリＦＬＭのビットラッチＢＬＡＴのラッチデータをリードし、メモリコントローラＦＬＭＣに設けた退避レジスタＳＲＥＧに格納または退避する。そして、実施例１と同様に、選択回路ＳＥＬ２、データイン発生フラグＦＬＧを設け、データイン発生フラグＦＬＧが“１”状態にセットされた状態でレジュームが行われると、メモリコントローラＦＬＭがレジューム時に退避レジスタＳＲＥＧに退避していたラッチデータをフラッシュメモリＦＬＭのビットラッチＢＬＡＴに再設定する。
【0056】
図１７は、図１２とほぼ同じで処理であるが、ベリファイマスク情報復帰の処理が不要のため、図１２に設けられているベリファイ処理（ＳＳ１２）が不要である。ベリファイマスク機能を搭載するフラッシュメモリＦＬＭにおいて、ラッチデータは書込みが完了しているとラッチデータを反転し再格納されており、リードする際にベリファイマスクを含めた情報を退避、復帰することができる。実施例３の独自効果としては、ビットラッチＢＬＡＴをそのまま２重持ちするような実施例２と比較すると、面積増大を抑えることができる。
【実施例4】
【0057】
実施例４における回路構成は、図１から変更はない。実施例１～３は、メモリコントローラＦＬＭＣあるいはフラッシュメモリＦＬＭに追加回路を設け、書込みデータＰｄａｔａの保持を行っていたが、実施例４では、ＣＰＵが書込みデータＰｄａｔａの保持を行い、レジューム前にフラッシュメモリＦＬＭに対して書込みデータＰｄａｔａを再度転送し、レジュームコマンドＲＥＳＣＭＤを発行する。フラッシュメモリＦＬＭがベリファイマスク機能搭載時、メモリコントローラＦＬＭＣはレジュームコマンドＲＥＳＣＭＤを受け取ると、ベリファイを実施し、ベリファイマスク情報をサスペンド時の状態へ復帰させ、レジューム処理を継続する。
【0058】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。
【符号の説明】
【0059】
ＣＰＵ：中央処理装置
ＦＬＭ：フラッシュメモリ
ＦＬＭＣ：メモリコントローラ
ＭＣ：不揮発性メモリセル
ＢＴＡＬ：ビットラッチ
ＳＲＥＧ：退避用のレジスタ
Ｐｄａｔａ：書込みデータ
ＳＵＳＣＭＤ：サスペンドコマンド
ＲＥＳＣＭＤ：レジュームコマンド
ＦＬＭ：フラッシュメモリ
ＦＬＭＣ：メモリコントローラ
ＭＣ：不揮発性メモリセル
ＢＴＡＬ：ビットラッチ
ＳＲＥＧ：退避用のレジスタ
Ｐｄａｔａ：書込みデータ
ＳＵＳＣＭＤ：サスペンドコマンド
ＲＥＳＣＭＤ：レジュームコマンド
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】