特許 7461868 半導体装置およびその制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-03-27

(45)【発行日】2024-04-04

(54)【発明の名称】半導体装置およびその制御方法

(51)【国際特許分類】

   G11C 16/16 20060101AFI20240328BHJP

   G11C 16/34 20060101ALI20240328BHJP

【ＦＩ】

G11C16/16

G11C16/34 130

【請求項の数】 6

(21)【出願番号】P 2020216102

(22)【出願日】2020-12-25

(65)【公開番号】P2022101796

(43)【公開日】2022-07-07

【審査請求日】2023-04-25

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】早川 雅文

【審査官】後藤 彰

(56)【参考文献】

【文献】特開２００２－１７０３８９（ＪＰ，Ａ）

【文献】特開２００１－１２６４８９（ＪＰ，Ａ）

【文献】特開平６－２５９９７７（ＪＰ，Ａ）

【文献】特開平５－３２５５７６（ＪＰ，Ａ）

【文献】特開平５－１８２４７９（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／０２２１３８８（ＵＳ，Ａ１）

【文献】米国特許第０６４２１２７６（ＵＳ，Ｂ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １６／１６

Ｇ１１Ｃ １６／３４

(57)【特許請求の範囲】

【請求項1】

電気的に消去可能な複数のメモリセルを備え、消去に成功したか否かを示すベリファイ結果信号を出力するメモリと、
前記メモリを制御する制御ブロックと、
を備え、
前記制御ブロックは、前記メモリにおいて一括消去する範囲を示す一括消去範囲制御回路を備え、
前記一括消去範囲制御回路によって特定された第１範囲のセクタの消去が行われた後、前記ベリファイ結果信号によって消去の失敗が示されたとき、消去に失敗したセクタを特定するフェイルセクタアドレスと前記第1範囲の終了を特定する終了セクタアドレスとに基づいて、再度消去を行う第２範囲が特定され、前記一括消去範囲制御回路に設定され、前記第２範囲のセクタに対して消去が行われる、半導体装置。

【請求項2】

請求項１に記載の半導体装置において、
前記制御ブロックは、
前記第１範囲の開始を特定する開始セクタアドレスと、前記フェイルセクタアドレスとが供給されるセレクタと、
前記ベリファイ結果信号に基づいて、前記セレクタによる選択を制御する選択信号を出力する切替回路と、
を備える、半導体装置。

【請求項3】

請求項１に記載の半導体装置において、
前記制御ブロックは、前記終了セクタアドレスと、前記フェイルセクタアドレスとに基づいて、前記失敗したセクタを含み、一括消去可能な２のべき乗の範囲を示すセクタアドレスを算出し、前記第２範囲として、消去する、
半導体装置。

【請求項4】

請求項３に記載の半導体装置において、
前記制御ブロックは、前記フェイルセクタアドレスを含む、最小範囲の２のべき乗のセクタアドレスを算出するべき乗アドレス計算回路を備える、
半導体装置。

【請求項5】

請求項２に記載の半導体装置において、
前記制御ブロックは、
前記終了セクタアドレスと、前記フェイルセクタアドレスとに基づいて、前記失敗したセクタを含み、一括消去可能な２のべき乗の範囲を示すセクタアドレスを算出し、前記セレクタへ供給する、べき乗アドレス計算回路と、
前記フェイルセクタアドレスと前記終了セクタアドレスとに基づいて、消去に成功したか否かの確認が行われていないセクタの個数を判定し、個数しきい値と比較する比較回路と、
を備え、
前記セレクタは、前記ベリファイ結果信号と前記比較回路の判定結果に従って、セクタアドレスの選択を行う、
半導体装置。

【請求項6】

電気的に消去可能な複数のメモリセルを備え、消去に成功したか否かを示すベリファイ結果信号を出力するメモリを備えた半導体装置の制御方法であって、
開始セクタアドレスと終了セクタアドレスで特定される第１範囲における複数のセクタを消去する消去工程と、
前記消去工程の後、前記第１範囲におけるセクタが消去されているか否かを確認するベリファイ工程と、
前記ベリファイ工程において、消去されていないセクタが確認されたとき、消去されていないセクタを特定するフェイルセクタアドレスと、前記終了セクタアドレスによって特定される第２範囲におけるセクタを消去する再消去工程と、
を備える半導体装置の制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置およびその制御方法に関し、例えば、所定の個数の電気的に消去可能なメモリセルを１つのセクタとして、複数のセクタを一括して消去（一括消去）することが可能なメモリを備えた半導体装置およびその制御方法に関する。

【背景技術】

【0002】

電気的に消去可能な複数のメモリセルを備え、一括消去が可能なメモリは、例えば特許文献１にフラッシュメモリとして記載されている。特許文献１には、それぞれ複数のメモリセルを備えた複数の基本メモリブロックを纏めて消去する一括消去動作が記載されている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２００８－２９３６５４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１に記載の基本メモリブロック（以下、ブロックとも称する）は、例えば所定の個数の電気的に消去可能なメモリセルによって構成され、複数のブロックが、一括消去されることになる。この場合、消去する範囲（消去範囲：例えば連続するブロックの個数）は、一括消去動作の開始時に決定され、消去動作中に消去範囲を変更することは考えられていない。

【0005】

フラッシュメモリのようなメモリでは、消去動作は、メモリセルのしきい値を所定の値に変更させる消去の動作（以下、消去書込み動作とも称する）と、消去書込み動作で、メモリセルのしきい値が所定の値に変更されたか否か、すなわち消去に成功したか否かを確認するベリファイ動作とによって構成されている。そのため、消去動作は、以下、消去ベリファイ動作とも称する。

【0006】

複数のブロックを一括消去したとき、ベリファイ動作によって、消去に成功しなかった（失敗した）ブロックが確認された場合、一括消去動作の開始時に決定された消去範囲に対して再び消去ベリファイ動作が行われることになる。そのため、消去ベリファイ時間が長くなると言う課題がある。特許文献１には、このような課題は記載もされていないし、認識もされていない。

【課題を解決するための手段】

【0007】

本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。

【0008】

すなわち、実施の形態に係る半導体装置は、電気的に消去可能な複数のメモリセルを備え、消去に成功したか否かを示すベリファイ結果信号を出力するメモリと、メモリを制御する制御ブロックとを備える。ここで、制御ブロックは、メモリにおいて一括消去する範囲を示す一括消去範囲制御回路を備え、一括消去範囲制御回路に設定された第１範囲のセクタの消去が行われた後、ベリファイ結果信号によって消去の失敗が示されたとき、消去に失敗したセクタを特定するフェイルセクタアドレスと、第1範囲の終了を特定する終了セクタアドレスとに基づいて、再度消去を行う第２範囲が算出され、一括消去範囲制御回路に設定され、第２範囲のセクタに対して消去が行われる。

【0009】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【発明の効果】

【0010】

一実施の形態によれば、消去動作の時間を短くすることが可能なメモリを備えた半導体装置を提供することができる。

【図面の簡単な説明】

【0011】

【図1】実施の形態１に係る半導体装置の構成を示すブロック図である。

【図2】実施の形態１に係る制御ブロックの構成を示すブロック図である。

【図3】実施の形態１に係る一括消去の動作を説明するためのフローチャート図である。

【図4】実施の形態１に係る一括消去の動作を模式的に説明するための図である。

【図5】実施の形態１に係る一括消去の動作を模式的に説明するための図である。

【図6】実施の形態１に係る一括消去の動作を模式的に説明するための図である。

【図7】実施の形態１に係る一括消去の動作を模式的に説明するための図である。

【図8】実施の形態１に係る一括消去の動作を模式的に説明するための図である。

【図9】実施の形態２に係る制御ブロックの構成を示すブロック図である。

【図10】実施の形態２に係る一括消去の動作を説明するためのフローチャート図である。

【図11】実施の形態２に係る一括消去の動作を模式的に説明するための図である。

【図12】実施の形態２に係る一括消去の動作を模式的に説明するための図である。

【図13】実施の形態２に係る一括消去の動作を模式的に説明するための図である。

【図14】実施の形態３に係る制御ブロックの構成を示すブロック図である。

【図15】実施の形態３に係る一括消去の動作を説明するためのフローチャート図である。

【図16】実施の形態３に係る一括消去の動作を模式的に説明するための図である。

【図17】実施の形態３に係る一括消去の動作を模式的に説明するための図である。

【図18】実施の形態３に係る一括消去の動作を模式的に説明するための図である。

【図19】実施の形態３に係る一括消去の動作を模式的に説明するための図である。

【図20】実施の形態３に係る一括消去の動作を模式的に説明するための図である。

【図21】（Ａ）および（Ｂ）は、課題を説明するための図である。

【図22】課題を説明するための図である。

【発明を実施するための形態】

【0012】

以下、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまでも一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。

【0013】

また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

【0014】

（実施の形態１）
以下の説明では、メモリとしてフラッシュメモリを備える半導体装置を、例にして説明する。また、フラッシュメモリにおいて、一括消去動作により消去されるブロックとしては、セクタを例にして説明する。１つのセクタは、例えば５１２バイト（Ｂｙｔｅ）の電気的に書き換え可能なメモリセルによって構成されている。例えば、メモリセルが、２値のデータを記憶するメモリセルであり、１バイトが、８ビット（Ｂｉｔ）であった場合、１つのセクタは、５１２＊８個のメモリセルによって構成されている。勿論、セクタを構成するメモリセルの数はこれに限定されるものではない。また、セクタは一例であって、ブロックはセクタに限定されるものではない。

【0015】

実施の形態１に係る半導体装置を説明する前に、本発明者らが見出した課題を、図面を用いて説明する。

【0016】

＜課題説明＞
図２１および図２２は、課題を説明するための図である。ここで、図２１（Ａ）は、一括消去動作を説明するための模式図であり、図２１（Ｂ）は、一括消去動作のフォローチャート図である。

【0017】

図２１では、メモリが、３２個を超えるセクタを備えており、図２１（Ａ）に示すようにセクタ０～セクタ３１の３２個の連続したセクタを一括消去する場合が示されている。また、図２１では、セクタ３０において消去が失敗した場合が、例として示されている。セクタ０～セクタ３１には、それぞれセクタアドレスが割り当てられており、開始セクタアドレスがセクタ０を特定し、終了セクタアドレスがセクタ３１を特定する。

【0018】

図２１（Ｂ）に示すように、ステップＳ０で、消去を行うべき複数のセクタを特定するセクタアドレスが設定される。ここでは、開始セクタアドレスと終了セクタアドレスが設定される。次に、セクタ消去命令がステップＳ１で発行される。ステップＳ２では、複数セクタ一括消去範囲が設定される。すなわち、ステップＳ０で設定された開始セクタアドレスと終了セクタアドレスによって表される範囲が、一括消去範囲として設定される。

【0019】

ステップＳ３において、消去書込み動作が実行され、ステップＳ４においてベリファイ動作が実行され、ステップＳ５において消去に成功したか否かの判定（ベリファイパス？）が行われる。ステップＳ５において、消去が成功したと判定された場合、一括消去動作が、ステップＳ６で終了する。消去に失敗した場合、ステップＳ３に戻り、再びステップＳ３～Ｓ５が実行される。すなわち、ステップＳ３～Ｓ５によって、消去書込み動作と、その後のベリファイ動作とによって構成された消去ベリファイ動作が再度実行される。

【0020】

図２１（Ａ）において、ＥＶ＿１は１回目の消去ベリファイ動作を示し、ＥＶ＿２は２回目の消去ベリファイ動作を示している。消去ベリファイ動作ＥＶ＿１における消去書込み動作によって、セクタ０～セクタ３１に対して消去が行われ、ベリファイ動作によって、各セクタにおける消去が成功したか否かが確認される。図２１（Ａ）の例では、セクタ３０において、消去に失敗したことが確認され、ベリファイ動作が停止する。すなわち、図２１（Ｂ）のステップＳ５において、Ｎｏと判定される。これにより、再びステップＳ３が実行されることになり、消去ベリファイ動作ＥＶ＿２が開始する。消去ベリファイ動作ＥＶ＿２においては、消去書込み動作によって、再びセクタ０～セクタ３１に対して消去が行われ、その後ベリファイ動作が行われる。図２１（Ａ）に示した例では、２回目の消去ベリファイ動作ＥＶ＿２におけるベリファイ動作で、セクタ０～セクタ３１の各セクタにおける消去が成功したことが確認され、一括消去動作が終了する。

【0021】

このように、１回目の消去ベリファイ動作ＥＶ＿１で、セクタ０～セクタ２９まで消去が成功していても、再びセクタ０～セクタ３１に対して消去ベリファイ動作ＥＶ＿２を実行することになるため、消去時間が長くなるという課題が発生する。また、セクタ０～セクタ２９に対しては、２回の消去書込み動作を実行することになり、消去回数が増え、メモリセルの特性の劣化を早めることが危惧される。

【0022】

図２１では、一括消去範囲が、２のべき乗のセクタアドレスで特定される範囲となっていた。すなわち、終了セクタアドレスが、２のべき乗によって表される場合であった。一括消去範囲は、２のべき乗で表されることが望ましいが、もし、終了セクタアドレスが、２のべき乗で表されない場合、例えば、終了セクタアドレスが、セクタ３０を特定する場合、図２２に示すように、消去範囲を切り替えながら消去ベリファイ動作が実行されることになる。すなわち、消去ベリファイ動作ＥＶ＿１によって、１６個のセクタに対して消去書込み動作とベリファイ動作が実行され、消去ベリファイ動作ＥＶ＿２によって、４個のセクタに対して消去書込み動作とベリファイ動作が実行される。その後、消去ベリファイ動作ＥＶ＿３によって、２個のセクタに対して消去書込み動作とベリファイ動作が実行され、消去ベリファイ動作ＥＶ＿４によって、１個のセクタに対して消去書込み動作とベリファイ動作が実行される。この場合、消去の失敗が確認されなくても、消去ベリファイ動作の回数が増えるため、消去時間が長くなるという課題が発生する。

【0023】

＜実施の形態１に係る半導体装置の構成＞
図１は、実施の形態１に係る半導体装置の構成を示すブロック図である。図１において、１は、半導体装置を示している。実施の形態１では、例えばマイクロコントローラによって半導体装置１が構成されている。半導体装置（マイクロコントローラ）１は、種々の回路ブロック等を備えているが、図１には、以下の説明で必要な回路ブロックが描かれている。図１において、２はプロセッサ（ＣＰＵ）を示し、３は入出力ブロック（Ｉ／Ｏ）等を示し、４は揮発性のメモリ（ＲＡＭ）を示している。また、５は、電気的に消去および書き込みが可能な複数のメモリセルを備えたフラッシュメモリ（Ｆｌａｓｈ）を示し、６は、フラッシュメモリ５を制御する制御ブロック（ＦＣＢ）を示している。

【0024】

プロセッサ２、入出力ブロック等３、ランダムメモリ４、フラッシュメモリ５および制御ブロック６は、バス７に接続され、相互間でデータの送受信が行われる。フラッシュメモリ５は、例えば書き込まれるべきデータが、バス７を介してプロセッサ２から供給され、フラッシュメモリ５から読み出されたデータは、例えばバス７を介してプロセッサ２に供給される。このフラッシュメモリ５に対する書き込みおよび消去は、プロセッサ２から命令（例えば、セクタ消去命令）が、制御ブロック６に供給され、制御ブロック６が、供給された命令に応じて、フラッシュメモリ５を制御することにより実現される。

【0025】

＜＜制御ブロックの構成＞＞
図２は、実施の形態１に係る制御ブロックの構成を示すブロック図である。制御ブロック６は、フラッシュメモリ５を制御するために複数の回路ブロックを備えているが、図２には、以下の説明で必要な消去に関する回路ブロックのみが描かれている。また、図２には、フラッシュメモリ５と制御ブロック６との間で送受信される信号を説明するために、フラッシュメモリ５も描かれている。

【0026】

フラッシュメモリ５は、図示しない複数のメモリセルと、図示しない制御回路とを備えている。制御回路は、消去命令信号ＥＩＲが制御ブロック６から供給されると、消去命令信号ＥＩＲにより示されるセクタアドレスによって特定されるセクタに対して消去ベリファイ動作を行う。消去ベリファイ動作は、前記したように消去書込み動作とベリファイ動作とを備えている。制御回路は、ベリファイ動作の結果をベリファイ（Ｖｅｒｉｆｙ）結果信号ＶＲとして、制御ブロック６に供給する。

【0027】

次に、制御ブロック６の構成を説明する。制御ブロック６は、一括消去範囲制御回路６＿１と、アドレス＆モード制御回路６＿２と、アドレス切替回路６＿３と、セレクタ６＿４とを備えている。

【0028】

一括消去範囲制御回路６＿１には、アドレス＆モード制御回路６＿２から、消去終了セクタアドレスが供給され、またセレクタ６＿４によって選択されたセレクタアドレスが供給される。一括消去範囲制御回路６＿１は、消去終了セクタアドレスとセレクタ６＿４からのセクタアドレスによって特定されるセクタアドレスの範囲を一括消去する範囲として記憶し、消去範囲信号として、アドレス＆モード制御回路６＿２へ供給する。

【0029】

プロセッサ２は、一括消去する範囲を特定する消去開始セクタアドレスと消去終了セクタアドレスを、アドレス＆モード制御回路６＿２に供給する。アドレス＆モード制御回路６＿２は、この消去開始セクタアドレスを、セレクタ６＿４に供給し、消去終了セクタアドレスを、一括消去範囲制御回路６＿１に供給する。

【0030】

アドレス＆モード制御回路６＿２には、ベリファイ結果信号ＶＲが供給され、ベリファイ結果信号ＶＲが、消去の失敗を示していた場合、消去に失敗したセクタを特定するセクタアドレスを、フェイルセクタアドレスとして、アドレス切替回路６＿３に供給する。また、アドレス＆モード制御回路６＿２は、一括消去範囲制御回路６＿１から供給されている消去範囲信号で示されているセクタの範囲を一括消去するように指示する消去命令信号ＥＩＲを、フラッシュメモリ５に供給する。

【0031】

アドレス切替回路６＿３には、フラッシュメモリ５からベリファイ結果信号ＶＲが供給される。ベリファイ結果信号ＶＲが、消去に失敗したことを示していた場合、アドレス切替回路６＿２は、アドレス＆モード制御回路６＿２から供給されているフェイルセクタアドレスをセレクタ６＿４に供給するとともに、セレクタ６＿４に対してアドレス切替信号（選択信号）を出力する。このアドレス切替信号に応答して、セレクタは、消去開始セレクタアドレスの代わりに、フェイルセクタアドレスを、一括消去範囲制御回路６＿１に供給する。

【0032】

＜＜一括消去動作＞＞
次に、プロセッサ２から一括消去を指示するセクタ消去命令が、制御ブロック６に供給された時の動作を、図面を用いて説明する。図３は、実施の形態１に係る一括消去の動作を説明するためのフローチャート図である。また、図４～図８は、実施の形態１に係る一括消去の動作を模式的に説明するための図である。

【0033】

図３において、ステップＳ００で、プロセッサ２（図１）が、アドレス＆モード制御回路６＿２に、一括消去する消去範囲を特定する消去開始セクタアドレスと消去終了セクタアドレスを設定し、ステップＳ０１で、プロセッサ２が、セクタ消去命令（セクタ一括消去命令）を制御ブロック６に発行する。セクタ消去命令の発行により、ステップＳ０２において、アドレス＆モード制御回路６＿２は、設定された消去終了セクタアドレスを一括消去範囲制御回路６＿１に供給し、セレクタ６＿４を介して消去開始セクタアドレスを一括消去範囲制御回路６＿１に供給する。これにより、一括消去範囲制御回路６＿１には、消去開始セクタアドレスと消去終了セクタアドレスによって特定される範囲に含まれている複数のセクタが、一括消去範囲（第１範囲）として設定（格納）され、設定された一括消去範囲が、消去範囲信号としてアドレス＆モード制御回路６＿２に出力される。

【0034】

次に、ステップＳ０３において、アドレス＆モード制御回路６＿２は、消去書込み動作のモードとして動作する。すなわち、アドレス＆モード制御回路６＿２は、消去範囲信号で特定される複数のセクタを消去する消去命令信号ＥＩＲをフラッシュメモリ５に供給する。ステップＳ０３における消去の動作が、図４に模式的に示されている。図４では、一括消去範囲が、セクタ０からセクタ３１の場合が示されている。ここでは、消去開始セクタアドレスがセクタ０を特定し、消去終了セクタアドレスがセクタ３１を特定している。特に制限されないが、アドレス＆モード制御回路６＿２は、セクタの消去を指示する消去指示と消去するセクタを特定するセクタアドレスを、消去命令信号ＥＩＲとして出力する。すなわち、ステップＳ０３において、アドレス＆モード制御回路６＿２は、消去開始セクタアドレスから消去終了セクタアドレスに向けて、セクタアドレスを連続的に更新させながら、消去指示を行う消去命令信号ＥＩＲを出力する。これにより、フラッシュメモリ５においては、図４に示すようにセクタ０からセクタ３１に対して、消去書込み動作が行われ、連続した３２個のセクタが消去される。

【0035】

図３に戻って、ステップＳ０３の次に、ステップＳ０４が実行される。ステップＳ０４では、ベリファイ動作が行われる。すなわち、ステップＳ０４で、アドレス＆モード制御回路６＿２は、ベリファイ動作のモードとして動作する。ベリファイ動作のモードでは、アドレス＆モード制御回路６＿２は、消去開始セクタアドレスから消去終了セクタアドレスに向けて、セクタアドレスを連続的に更新させながら、ベリファイ動作を行う指示を消去命令信号ＥＩＲで出力する。フラッシュメモリ５は、ベリファイ動作の指示を受けると、その時に供給されているセクタアドレスによって特定されるセクタに対してベリファイ動作を行う。すなわち、フラッシュメモリ５は、特定されたセクタに含まれるメモリセルのしきい値が、所定の値となっているか否かを判定し、所定のしきい値となっている場合、消去に成功したことを示すベリファイ結果信号ＶＲを出力する。これに対して、所定のしきい値となっていない場合、消去に失敗したことを示すベリファイ結果信号ＶＲを、フラッシュメモリ５は出力する。ベリファイ動作が行われている状態が、図５に模式的に示されている。図５に示すように、ベリファイ動作は、セクタ０からセクタ３１に向けて順次行われる。

【0036】

１つのセクタに対してベリファイ動作が終了するごとに、図３に示すステップＳ０５が実行される。ステップＳ０５では、アドレス＆モード制御回路６＿２が、ベリファイ結果信号ＶＲが、消去の失敗を示しているか否かを判定する。ベリファイ結果信号ＶＲが、消去の成功を示している場合、アドレス＆モード制御回路６＿２は、セクタアドレスを更新し、ベリファイ動作を指示する消去命令信号ＥＩＲを出力する。アドレス＆モード制御回路６＿２は、更新しているセクタアドレスが、消去終了セクタアドレスに到達し、消去終了セクタアドレスによって特定されるセクタ３１に対するステップＳ０５のベリファイ結果信号ＶＲが、消去の成功を示していた場合、ステップＳ０６を実行する。このステップＳ０６で、セクタ０からセクタ３１を消去範囲とした一括消去動作が終了する。

【0037】

一方、ステップＳ０５において、ベリファイ結果信号ＶＲが、消去の失敗を示していた場合、アドレス＆モード制御回路６＿２は、ベリファイ動作を停止する。すなわち、アドレス＆モード制御回路６＿２は、セクタアドレスの更新を停止し、ベリファイ動作の指示を停止する。図６には、セクタ３０において、消去に失敗した時の状態が、模式的に示されている。図６において、セクタ３０に付された符号×が、消去の失敗を示している。消去の失敗は、ベリファイ結果信号ＶＲによって、アドレス＆モード制御回路６＿２に通知される。この消去の失敗の通知を受けて、アドレス＆モード制御回路６＿２は、そのときのセクタアドレスを、消去に失敗したセクタを特定するフェイルセクタアドレスとして、アドレス切替回路６＿３に出力する。また、ステップＳ０６の代わりに、ステップＳ０５の次にステップＳ０７が実行される。

【0038】

ステップＳ０７では、ベリファイ結果信号ＶＲが消去の失敗を示すことにより、アドレス切替回路６＿３が、アドレス＆モード制御回路６＿２から出力されているフェイルセクタアドレスを、セレクタ６＿４へ供給する。この時、アドレス切替回路６＿３は、セレクタ６＿４が、フェイルセクタアドレスを選択するように、アドレス切替信号によって、セレクタ６＿４を制御する。これにより、一括消去範囲制御回路６＿１には、セレクタ６＿４からフェイルセクタアドレスが、セクタアドレスとして供給され、フェイルセクタアドレスと消去終了セクタアドレスとによって特定される範囲（第２範囲）が、消去範囲として格納され、再設定される。

【0039】

図７には、ステップＳ０７の時の状態が、模式的に示されている。セクタ３０で、消去に失敗したため、フェイルセクタアドレスで特定されるセクタ３０と消去終了セクタアドレスで特定されるセクタ３１の２つのセクタが、消去範囲として、一括消去範囲制御回路６＿１に再設定される。

【0040】

ステップＳ０７が終了すると、ステップＳ０３に戻る。一括消去範囲制御回路６＿１からは、再設定された消去範囲であるセクタ３０、３１を示す消去範囲信号が、アドレス＆モード制御回路６＿２に供給されていることになる。ステップＳ０３において、アドレス＆モード制御回路６＿２は、セクタ３０および３１を消去する消去命令信号ＥＩＲをフラッシュメモリ５に供給する。次にステップＳ０４で、アドレス＆モード制御回路６＿２は、セクタ３０および３１に対してベリファイ動作をフラッシュメモリ５に実行させる。図８には、この時の状態が模式的に示されている。これにより、１回目の消去ベリファイ動作ＥＶ＿１で消去書込み動作が実行され、ベリファイ動作で消去に成功したセクタには、消去書込み動作およびベリファイ動作が行われず、消去に失敗したセクタから消去終了セクタアドレスによって特定されるセクタまでの範囲に対して、２回目の消去ベリファイ動作ＥＶ＿２（消去書込み動作による再消去のステップと、ベリファイ動作のステップ）が実行されることになる。

【0041】

実施の形態１によれば、ベリファイ動作によって、消去の失敗が確認された場合、消去に成功しているセクタに対して、再度消去ベリファイ動作が実行されるのを防ぐことが可能であり、消去時間が長くなるのを抑制することが可能である。また、メモリセルの特性の劣化を抑制することも可能である。

【0042】

（実施の形態２）
実施の形態１では、図３に示したステップＳ０７において、再設定される消去範囲が、２のべき乗で表される場合に、消去時間が長くなるのを抑制する例を示した。実施の形態２においては、再設定される消去範囲が、２のべき乗で表されない場合に、消去時間が長くなるのを抑制することが可能な半導体装置が提供される。

【0043】

図９は、実施の形態２に係る制御ブロックの構成を示すブロック図である。図９は、図２と類似している。相違点は、図９では、べき乗アドレス計算回路６＿５が追加されていることである。べき乗アドレス計算回路６＿５には、アドレス切替回路６＿３からフェイルセクタアドレスが供給され、アドレス＆モード制御回路６＿２から消去終了セクタアドレスが供給される。べき乗アドレス計算回路６＿５によって算出されたべき乗セクタアドレスは、フェイルセクタアドレスの代わりに、セレクタ６＿４に供給される。

【0044】

図１０は、実施の形態２に係る一括消去の動作を説明するためのフローチャート図である。図１０は、図３と類似している。相違点は、図１０では、べき乗アドレス範囲を計算するべき乗アドレス範囲計算のステップＳ１０が追加されていることである。ステップＳ０５において、ベリファイ結果信号ＶＲが、消去の失敗を示していた場合、ステップＳ１０が実行され、ステップＳ１０で算出された消去範囲が、ステップＳ０７において、一括消去範囲制御回路６＿１に設定される。

【0045】

図１１～図１３は、実施の形態２に係る一括消去の動作を模式的に説明するための図である。

【0046】

実施の形態１と同様に、フラッシュメモリ５のセクタ０～３１を一括消去するよう一括消去動作が指示された場合を説明する。図１０のステップＳ０２において、セクタ０～３１が消去範囲として、一括消去範囲制御回路６＿１に設定され、ステップＳ０３において、３２個のセクタ(セクタ０～３１)に対して、消去書込み動作が行われ、図１１に示すように、３２個のセクタ（３２セクタ）が消去される。

【0047】

セクタ２９において、メモリセルのしきい値が、所定の値に到達しておらず、セクタ２９において、消去の失敗が、ベリファイ結果信号ＶＲによって通知されたものと仮定する。この場合、図１１に示すように、セクタ２９におけるベリファイ動作が、ステップＳ０５において停止する。この場合、ベリファイ動作が実行されていない範囲は、３個のセクタとなり、当該範囲は、２のべき乗で表すことができない。

【0048】

実施の形態２において、べき乗アドレス計算回路６＿５は、フェイルセクタアドレスを含む範囲であって、消去終了セクタアドレスとの間で、２のべき乗となる範囲を特定するべき乗アドレスを算出し、出力する。このとき、べき乗アドレス計算回路６＿５は、範囲が最小範囲となるようなべき乗セクタアドレスを算出する。図１２には、べき乗アドレス計算回路６＿５による範囲計算で、フェイルセクタアドレスを含み、最小範囲となるべき乗セクタアドレスを算出した場合が示されている。この場合、べき乗アドレス計算回路６＿５は、フェイルセクタアドレスで特定されるセクタ２９を含む４個のセクタの範囲を、消去終了セクタアドレスとの間で指定するべき乗セクタアドレスを算出する。ここでは、べき乗セクタアドレスは、セクタ２８を特定するセクタアドレスである。

【0049】

べき乗セクタアドレスは、ステップＳ０７において、セレクタ６＿４を介して一括消去範囲制御回路６＿１に供給され、設定される。その後、ステップＳ０３～Ｓ０５が再び実行される。これにより、図１３に示すように、２回目の消去ベリファイ動作ＥＶ＿２では、４個のセクタ２８～３１に対して、消去書込み動作およびベリファイ動作が実行され、ステップＳ０６へ移行して、一括消去動作が終了する。

【0050】

実施の形態２によれば、再設定される範囲は、２のべき乗で表すことが可能となり、消去時間の短縮化を図ることが可能である。

【0051】

（実施の形態３）
実施の形態３においては、一括消去範囲制御回路６＿１に再設定される消去範囲、言い換えるならば、前回(例えば１回目)の消去ベリファイ動作では、消去に成功と判定されずに残ったセクタ（残りセクタ）の個数に応じて、実施の形態１に係る構成または実施の形態２に係る構成とが、自動的に切り替えられる半導体装置が提供される。

【0052】

図１４は、実施の形態３に係る制御ブロックの構成を示すブロック図である。図１４は、図９と類似している。相違点は、図１４では、比較回路６＿６とセレクタ６＿７とが追加されていることである。比較回路６＿６は、アドレス切替回路６＿３から出力されるフェイルセクタアドレスと、消去終了セクタアドレスとを比較し、比較結果を消去範囲選択信号として出力する。セレクタ６＿７には、アドレス切替回路６＿３からのフェイルセクタアドレスと、べき乗セレクタアドレスとが供給され、セレクタ６＿７は、消去範囲選択信号に従って、フェイルセレクタアドレスまたはべき乗セクタアドレスを選択し、べき乗セクタアドレスの代わりに、セレクタ６＿４に供給する。

【0053】

セレクタ６＿４とセレクタ６＿７は、合わせて１つのセレクタと見なしてもよい。この場合、１つと見なされたセレクタは、アドレス切替回路６＿３からの選択信号と、比較回路６＿６からの消去範囲選択信号によって制御されることになる。すなわち、このセレクタは、ベリファイ結果信号ＶＲと比較回路６＿６における比較の結果によって制御されることになる。

【0054】

図１５は、実施の形態３に係る一括消去の動作を説明するためのフローチャート図である。図１５は、図１０と類似している。相違点は、アドレス判定を行うステップＳ２０が追加されていることである。ステップＳ０５において、ベリファイ動作が停止した場合、残りセクタの個数が所定の値（個数しきい値）以上か否かが、ステップＳ２０で判定される。残りセクタの個数が、個数しきい値以上の場合、次にステップＳ１０が実行され、個数しきい値未満の場合、ステップＳ０７が実行される。

【0055】

図１６～図２０は、実施の形態３に係る一括消去の動作を模式的に説明するための図である。ここでは、図１６に示されているように、６４個のセクタ（セクタ０～６３）を消去範囲として一括消去する場合を説明する。また、セクタ３において消去に失敗したと判定された場合を先に説明し、セクタ６２において消去に失敗したと判定された場合を次に説明する。

【0056】

まず、ステップＳ０３において、６４個のセクタが消去される。セクタ３で消去に失敗したと判定された場合、図１７に示すように、ベリファイ動作は、セクタ３で停止し、アドレス切替回路６＿３からは、セクタ３を特定するフェイルセクタアドレスが出力される。

【0057】

ステップＳ２０において、比較回路６＿６は、フェイルセクタアドレス（セクタ３）と消去終了セクタアドレス（セクタ６３）との差分を算出し、残りのセクタ数が６０個であると算出し、算出したセクタ数と、個数しきい値との比較を行う。ここでは、個数しきい値が３３個の場合を例にして説明する。

【0058】

残りセクタ数が、３３個以上であるため、次にステップＳ２０が実行される。また、この場合、比較回路６＿６は、セレクタ６＿７に対して、べき乗セクタアドレスを選択するように、消去範囲選択信号で指示する。ステップＳ２０では、実施の形態２で述べたように、べき乗セクタアドレスが算出される。算出されたべき乗セクタアドレスは、セレクタ６＿７および６＿４を介して、一括消去範囲制御回路６＿１に供給される。これにより、ステップＳ０７において、べき乗セクタアドレスと消去終了セクタアドレスとで指定される消去範囲が、一括消去範囲制御回路６＿１に再設定される。この場合、べき乗セクタアドレスは、セクタ０を特定するため、図１８に示すように、消去範囲としては、セクタ０～セクタ６３の範囲となる。すなわち、図１８のように、セクタ０～６３に対して２回目の消去ベリファイ動作ＥＶ＿２が実行される。

【0059】

２回目の消去ベリファイ動作ＥＶ＿２で、セクタ３において消去は成功と判定され、今度は、セクタ６２において消去が失敗したと判定されると、図１９に示すように、２回目の消去ベリファイ動作ＥＶ＿２におけるステップＳ０５において、ベリファイ動作が停止し、アドレス切替回路６＿３からセクタ６２を特定するフェイルセクタアドレスが出力される。比較回路６＿６における残りセクタの算出により、残りのセクタ数は２個であると算出され、３３未満（３２以下）と判定される。この判定により、比較回路６＿６は、アドレス切替回路６＿３から出力されているフェイルセクタアドレスを選択するように、消去範囲選択信号によってセレクタ６＿７を制御する。

【0060】

これにより、一括消去範囲制御回路６＿１には、べき乗セクタアドレスではなく、フェイルセクタアドレスが供給され、フェイルセクタアドレスと消去終了セクタアドレスで示される消去範囲が再設定される。その結果、図２０に示すように、３回目の消去ベリファイ動作ＥＶ＿３が行われ、３回目の消去ベリファイ動作ＥＶ＿３において、残りのセクタ６２、６３に対して消去書込み動作とベリファイ動作が実行される。

【0061】

実施の形態３によれば、個数しきい値を境にして、実施の形態１に示した構成と実施の形態２に示した構成を自動的に選択することが可能である。実施の形態１によれば、べき乗セクタアドレスを用いる場合に比べて、消去範囲を最小範囲にすることが可能であり、メモリセルの特性の劣化を抑制することが可能である。これに対して、実施の形態２によれば、べき乗セクタアドレスによって消去範囲を特定するため、消去時間を最小にすることが可能である。

【0062】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、アドレス＆モード制御回路６＿２は、ベリファイ結果信号ＶＲが消去の失敗を示しているときに、フェイルセクタアドレスを出力していたが、消去に失敗したメモリセルを特定するフェイルアドレスを出力するようにしてもよい。この場合、例えばアドレス切替回路６＿３が、フェイルアドレスを、それを含むフェイルセクタアドレスに変換して、出力する。

【符号の説明】

【0063】

１ 半導体装置
５ フラッシュメモリ（Ｆｌａｓｈ）
６ 制御ブロック（ＦＣＢ）
６＿１ 一括消去範囲制御回路
６＿２ アドレス＆モード制御回路
６＿３ アドレス切替回路
６＿４、６＿７ セレクタ
６＿５ べき乗アドレス計算回路
６＿６ 比較回路
ＥＩＲ 消去命令信号
ＥＶ＿１～ＥＶ＿４ 消去ベリファイ動作
ＶＲ ベリファイ（Ｖｅｒｉｆｙ）結果信号

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】