特許 7462732 横方向拡散金属酸化物半導体デバイス及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-03-28

(45)【発行日】2024-04-05

(54)【発明の名称】横方向拡散金属酸化物半導体デバイス及びその製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240329BHJP

   H01L 29/78 20060101ALI20240329BHJP

   H01L 29/06 20060101ALI20240329BHJP

【ＦＩ】

H01L29/78 301S

H01L29/06 301D

H01L29/78 301D

H01L29/78 301P

【請求項の数】 14

(21)【出願番号】P 2022506184

(86)(22)【出願日】2020-05-26

(65)【公表番号】

(43)【公表日】2022-11-21

(86)【国際出願番号】 CN2020092270

(87)【国際公開番号】W WO2021051856

(87)【国際公開日】2021-03-25

【審査請求日】2022-03-04

(31)【優先権主張番号】201910874283.5

(32)【優先日】2019-09-17

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】512154998

【氏名又は名称】無錫華潤上華科技有限公司

【氏名又は名称原語表記】ＣＳＭＣ ＴＥＣＨＮＯＬＯＧＩＥＳ ＦＡＢ２ ＣＯ．， ＬＴＤ．

【住所又は居所原語表記】Ｎｏ．８ Ｘｉｎｚｈｏｕ Ｒｏａｄ Ｗｕｘｉ Ｎｅｗ Ｄｉｓｔｒｉｃｔ，Ｊｉａｎｇｓｕ ２１４０２８ Ｃｈｉｎａ

(74)【代理人】

【識別番号】100120891

【弁理士】

【氏名又は名称】林 一好

(74)【代理人】

【識別番号】100165157

【弁理士】

【氏名又は名称】芝 哲央

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100126000

【弁理士】

【氏名又は名称】岩池 満

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】チャン ジーリー

(72)【発明者】

【氏名】チャオ ジンチュアン

(72)【発明者】

【氏名】チャン セン

【審査官】岩本 勉

(56)【参考文献】

【文献】米国特許出願公開第２００７／００２３８５５（ＵＳ，Ａ１）

【文献】米国特許第０９１５３６６６（ＵＳ，Ｂ１）

【文献】特開平０９－３２１２９１（ＪＰ，Ａ）

【文献】特開２０１３－０６９９９８（ＪＰ，Ａ）

【文献】米国特許出願公開第２００５／０１１２８２２（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１６／０１４１３６９（ＵＳ，Ａ１）

【文献】中国特許出願公開第１９０９２００（ＣＮ，Ａ）

【文献】米国特許出願公開第２０１５／０１３７２２９（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／０６

(57)【特許請求の範囲】

【請求項1】

横方向拡散金属酸化物半導体（ＬＤＭＯＳ）デバイスであって、
第二の導電型の基板と、
前記基板上に設けられ、第一の導電型を有するドリフト領域であって、前記第一の導電型及び前記第二の導電型が互いに反対である、ドリフト領域と、
異なる深さで前記ドリフト領域に配置された前記第二の導電型の複数の埋込み層と、
前記第二の導電型の前記埋込み層上に配置され、シンキング構造を備える複数の埋込み層注入補助構造であって、前記シンキング構造は、注入溝及び注入孔のうちの少なくとも１つを含み、前記埋込み層注入補助構造は、前記シンキング構造内に充填された電気特性改質材料をさらに含み、前記電気特性改質材料は、前記ドリフト領域の材料とは異なる、埋込み層注入補助構造と、
を備える、ＬＤＭＯＳデバイス。

【請求項2】

前記第一の導電型のソース領域と、
前記第一の導電型のドレイン領域と、
前記埋込み層注入補助構造上に設けられたフィールド酸化物層と、
前記ソース領域に隣接するフィールド酸化物層の側面から前記ソース領域に向かって延在するゲートと、
前記ゲートから離れた前記ソース領域の側面に設けられた前記第二の導電型の基板リードアウト領域であって、前記基板リードアウト領域が前記ソース領域と接触している、基板リードアウト領域と、
をさらに備える、請求項１に記載のＬＤＭＯＳデバイス。

【請求項3】

前記電気特性改質材料が誘電体材料である、請求項１に記載のＬＤＭＯＳデバイス。

【請求項4】

前記電気特性改質材料が、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、及び酸化ハフニウムのうちの少なくとも１つである、請求項３に記載のＬＤＭＯＳデバイス。

【請求項5】

前記第二の導電型の埋込み層には、複数のシンキング構造が設けられている、請求項１に記載のＬＤＭＯＳデバイス。

【請求項6】

前記シンキング構造は、１μｍより深い深さを有する、請求項１に記載のＬＤＭＯＳデバイス。

【請求項7】

前記第一の導電型のウェルと、前記第二の導電型のウェルとをさらに備え、前記ドレイン領域が前記第一の導電型のウェル内に設けられ、前記ソース領域及び前記基板リードアウト領域の両方が前記第二の導電型のウェル内に設けられる、請求項２に記載のＬＤＭＯＳデバイス。

【請求項8】

前記第一の導電型はｎ型であり、前記第二の導電型はｐ型である、請求項１に記載のＬＤＭＯＳデバイス。

【請求項9】

横方向拡散金属酸化物半導体（ＬＤＭＯＳ）デバイスを製造する方法であって、
ドリフト領域が形成された基板を取得するステップであって、前記ドリフト領域が第一の導電型を有し、第二の導電型の前記基板に配置される、ステップと、
前記ドリフト領域をエッチングして、注入溝及び注入孔のうちの少なくとも１つを含むシンキング構造をその中に形成するステップと、
前記シンキング構造の底部に前記第二の導電型のイオンを注入するステップと、
熱処理を用いて前記第二の導電型のイオンを拡散させることによって、前記第二の導電型の埋込み層を形成するステップと、
電気特性改質材料を前記シンキング構造に充填するステップであって、前記電気特性改質材料は前記ドリフト領域の材料とは異なる、ステップと、
を含み、
前記シンキング構造の前記底部に前記第二の導電型のイオンを注入するステップは、前記第二の導電型の複数の埋込み層が異なる深さで形成されるように、前記イオンを異なる深さにそれぞれ注入することを含む複数の注入サイクルを含む、方法。

【請求項10】

前記電気特性改質材料を前記シンキング構造に充填するステップの後に、
前記電気特性改質材料の上にフィールド酸化物層を形成するステップと、
ゲートを形成するステップと、
前記第一の導電型のソース領域と、前記第一の導電型のドレイン領域と、前記第二の導電型の基板リードアウト領域とを形成するステップと、
をさらに含む、請求項９に記載の方法。

【請求項11】

前記電気特性改質材料が誘電体材料である、請求項９に記載の方法。

【請求項12】

前記電気特性改質材料を前記シンキング構造に充填するステップは、蒸着または熱酸化プロセスによって達成される、請求項９に記載の方法。

【請求項13】

複数のシンキング構造が形成され、前記熱処理を用いて前記第二の導電型のイオンを拡散させることによって、前記第二の導電型の前記埋込み層を形成するステップは、前記注入するステップから生じる前記第二の導電型のイオンの別々の領域を拡散接合して前記第二の導電型の前記埋込み層を形成するステップを含む、請求項９に記載の方法。

【請求項14】

前記電気特性改質材料の上にフィールド酸化物層を形成するステップの前に、前記方法は、前記第一の導電型のウェル及び前記第二の導電型のウェルを形成するステップをさらに含み、前記第一の導電型の前記ソース領域、前記第一の導電型の前記ドレイン領域及び前記第二の導電型の前記基板リードアウト領域を形成するステップは、前記第二の導電型の前記ウェルに前記ソース領域及び前記基板リードアウト領域を形成するステップと、イオン注入プロセスを用いて前記第一の導電型のウェルに前記ドレイン領域を形成するステップと、を含み、前記第一の導電型の前記ソース領域、前記第一の導電型の前記ドレイン領域及び前記第二の導電型の前記基板リードアウト領域を形成するステップに続いて、前記方法は、
層間絶縁層を形成するステップと、
コンタクト注入孔を形成するステップと、
前記ゲート、前記ドレイン領域及び前記ソース領域のための金属電極を形成するステップと、
をさらに含む、請求項１０に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体デバイスの製造に関し、より具体的には、横方向拡散金属酸化物半導体（ＬＤＭＯＳ）デバイス及びＬＤＭＯＳデバイスの製造方法に関する。

【背景技術】

【0002】

横方向拡散金属酸化物半導体（ＬＤＭＯＳ）デバイスは、それらの耐圧（ＢＶ）とオン抵抗の間にトレードオフ関係があるため、設計者は望ましい耐圧が確保した上で、オン抵抗を最小にすることを追求する。

【発明の概要】

【発明が解決しようとする課題】

【0003】

この点を考慮すると、このようなＬＤＭＯＳデバイスを製造する方法と同様に、望ましい耐圧を維持しながら、オン抵抗を低減した横方向拡散金属酸化物半導体（ＬＤＭＯＳ）デバイスを提供することが望ましい。

【課題を解決するための手段】

【0004】

第二の導電型の基板と、前記基板上に設けられ、第一の導電型を有するドリフト領域であって、前記第一の導電型及び前記第二の導電型が互いに反対である、ドリフト領域と、前記ドリフト領域に配置された前記第二の導電型の埋込み層と、前記第二の導電型の前記埋込み層上に配置され、シンキング構造（ｓｉｎｋｉｎｇ ｓｔｒｕｃｔｕｒｅ）を備える埋込み層注入補助構造であって、前記シンキング構造は、注入溝及び注入孔のうちの少なくとも１つを含み、前記埋込み層注入補助構造は、前記シンキング構造内に充填された電気特性改質材料をさらに含み、前記電気特性改質材料は、前記ドリフト領域の材料とは異なる、埋込み層注入補助構造と、を含む。

【0005】

ＬＤＭＯＳデバイスを製造する方法は、ドリフト領域が形成された基板を取得するステップであって、前記ドリフト領域が第一の導電型を有し、第二の導電型の前記基板に配置される、ステップと、前記ドリフト領域をエッチングして、注入溝及び注入孔のうちの少なくとも１つを含むシンキング構造をその中に形成するステップと、前記シンキング構造の底部に前記第二の導電型のイオンを注入するステップと、熱処理を用いて前記第二の導電型のイオンを拡散させることによって、前記第二の導電型の埋込み層を形成するステップと、電気特性改質材料を前記シンキング構造に充填するステップであって、前記電気特性改質材料は前記ドリフト領域の材料とは異なる、ステップと、を含む。

【0006】

本出願の１つ以上の実施形態の詳細は、添付の図面及び以下の説明に記載される。本出願の他の特徴、改良、及び利点は、説明及び図面、ならびに特許請求の範囲から明らかになる。

【図面の簡単な説明】

【0007】

本明細書に開示される発明の実施形態及び／または例をより良く説明し、例示するために、１つ以上の添付図面を参照することができる。添付の図面を説明するために使用される追加の詳細または例は、開示された発明、ここで説明される実施形態及び／または例、ならびにこれらの発明で現在理解されている最良の形態のいずれかの範囲に対する限定とみなされるべきではない。

【0008】

【図1】例示的な実施形態に従って、ドリフト領域内にｐ型埋込み層を有する横方向拡散金属酸化物半導体（ＬＤＭＯＳ）デバイスの構造概略図である。

【図2】一実施形態によるＬＤＭＯＳデバイスの製造方法のフローチャートである。

【図3a】一実施形態によるシンキング構造の上面図である。

【図3b】別の実施形態によるシンキング構造の上面図である。

【図4a】図３ａの実施形態における注入溝３０６ａのレイアウトを概略的に示す。

【図4b】図３ｂの実施形態における注入孔３０６ｂのレイアウトを概略的に示す。

【図5】一実施形態による注入孔に第二の導電型のイオンを注入した結果得られる構造の概略断面図を示す。

【図6】熱処理を受けた図５の構造の概略図である。

【図7】第二の導電型の注入イオンの熱処理を受けた図３ｂの構造の上面図を示す。

【図8】一実施形態によるＬＤＭＯＳデバイスの構造概略図である。

【図9】別の実施形態によるＬＤＭＯＳデバイスの構造概略図である。

【発明を実施するための形態】

【0009】

本発明を容易に理解するために、本発明を実施するための好ましい実施形態を示す添付の図面を参照して、以下で本発明をより完全に説明する。しかしながら、本発明は、多くの異なる形式で実施されてもよく、本明細書に記載された実施形態に限定されるものとして解釈されるべきではない。むしろ、これらの実施形態は、本開示が十分で完全になるように提供される。

【0010】

本明細書で使用される半導体の分野における用語は、当業者によって一般的に使用されるものである。例えば、ｐ型及びｎ型ドーパントの異なるドーピング濃度を区別するために、高濃度、中濃度及び低濃度にドープされたｐ型領域は、単に、それぞれ、ｐ＋、ｐ及びｐ領域と表記され、高濃度、中濃度及び低濃度にドープされたｎ型領域は、単に、ｎ＋、ｎ及びｎ領域と表記される。

【0011】

図１は、例示的な実施形態に従って、ドリフト領域内にｐ型埋込み層を有する横方向拡散金属酸化物半導体（ＬＤＭＯＳ）デバイスの構造概略図である。ｐ型埋込み（ｐ埋込み）層２０４は、イオン注入プロセスを使用して、ドリフト領域２０２（ｎウェル）にｐ型イオン（例えば、ホウ素イオン）を直接注入することによって形成される。この構造では、ｐ型埋込み層２０４の上方のドリフト領域２０２内に導電性チャネルが存在し、ｐ型埋込み層２０４の下方のドリフト領域２０２内に別の導電性チャネルが存在する（例えば、図中の２つの矢印で示されるように）。ＬＤＭＯＳデバイスがオフにされ、逆電圧抵抗の下で、ｐ型埋込み層２０４は、ドリフト領域２０２内のｎ型ドーパントの空乏化を効率的に促進し、ドリフト領域内のｎ型ドーパント濃度を上昇させ、そのオン抵抗を下げることができる。

【0012】

本発明者らは、ｐ型埋込み層２０４の上方のｎ型導電性チャネルが最短のソース・ドレイン間導電経路であり、それが深いほど、ＬＤＭＯＳデバイスの全体的なオン抵抗が小さくなると考えている。しかしながら、既存のイオン注入装置の最大送達可能エネルギー及び他の要因によって制限され、ｐ型イオンは、限られた深さまでしか到達することができず、ｐ型埋込み層２０４の上方のｎ型導電性チャネルを狭くし、したがって、その電気伝導パワーが弱くなる。その結果、ＬＤＭＯＳデバイスのオン抵抗を著しく低減することはできなかった。

【0013】

図２は、一実施形態による横方向拡散金属酸化物半導体（ＬＤＭＯＳ）デバイスの製造方法のフローチャートである。この方法のステップは、以下の通りである。

【0014】

Ｓ３１０：ドリフト領域が形成された基板を取得する。

【0015】

第一の導電型のドリフト領域は、第二の導電型の基板上に形成されてもよい。この実施形態では、ＬＤＭＯＳデバイスは、第一の導電型がｎ型であり、第二の導電型がｐ型であるｎ型ＬＤＭＯＳ（ＮＬＤＭＯＳ）デバイスである。代替の実施形態では、第一の導電型はｐ型であってもよく、第二の導電型はｎ型であってもよい。

【0016】

Ｓ３２０：エッチングによりドリフト領域にシンキング構造を形成する。

【0017】

本実施形態では、ドリフト領域の一部に、イオン注入に対応するための注入溝及び／または注入孔が形成されている。注入溝／注入孔内に埋込み層を形成するために後に注入されるイオンは、より深い深さに達することができる。注入溝／注入孔の深さは、埋込み層が形成されるべき所望の深さに依存し得ることが理解されるであろう。一実施形態では、注入溝／注入孔の深さは、１マイクロメートルより大きい。図３ａは、一実施形態によるシンキング構造の上面図であり、図３ｂは、別の実施形態によるシンキング構造の上面図である。図３ａの実施形態では、シンキング構造は、形成されるべき結果としての導電性チャネルの長手方向に延びる複数の平行な注入溝３０６ａである。図３ｂに示す実施形態では、シンキング構造は、マトリックス状に配列された複数の注入孔３０６ｂである。このようにして、デバイスの動作中、注入溝３０６ａ間または注入孔３０６ｂの列の間のドリフト領域の部分は、図３ａ及び３ｂの矢印で示されるように、ｎ型導電性チャネルを構成する。図４ａは、図３ａの実施形態における注入溝３０６ａのレイアウトを概略的に示し、図４ｂは、図３ｂの実施形態における注入孔３０６ｂのレイアウトを概略的に示す。図から分かるように、注入溝３０６ａ及び注入孔３０６ｂのレイアウトは、滑走路形状（ｒｕｎｗａｙ－ｓｈａｐｅｄ）である。

【0018】

Ｓ３３０：シンキング構造の底部に第二の導電型のイオンを注入する。

【0019】

一実施形態では、イオン注入は、ステップＳ３２０で実行されるフォトリソグラフィ処理から残っているフォトレジストパターンを用いて実行することができ、その結果、シンキング構造の底部にドープ領域が形成される。図５は、一実施形態による、注入孔内に第二の導電型のイオンを注入した結果得られる構造の概略断面図を示す。図５の実施形態では、ステップＳ３３０で、各注入サイクルでイオンを異なる深さに注入することを含め、複数の注入サイクルを実施した結果として、異なる深さの層に位置するドープ領域１０４ａが形成される。図５の楕円は、ドープ領域１０４ａの複数の層を表しており、その図示は省略されている。一実施形態では、第二の導電型のイオンは、ホウ素イオンなどのｐ型イオンである。

【0020】

Ｓ３４０：第二の導電型のイオンを熱的に拡散させ、それによって第二の導電型の埋込み層を形成する。

【0021】

ステップＳ３３０から生じる構造は、注入溝３０６ａ／注入孔３０６ｂを介して注入されたイオンが拡散し、各層のドープ領域１０４ａが膨張して単一層を形成するように、熱処理（熱拡散）を受ける。ステップＳ３３０で複数の注入サイクルが実行される前述の実施形態では、熱処理の結果として、図６及び図７に示すように、第二の導電型の複数の埋め込み層が異なる深さに形成される。ステップＳ３４０における熱処理は、例えば、アニーリングまたはウェルドライブインであってもよい。ステップＳ３４０は、Ｓ３５０に先行しても、あるいはＳ３５０に後続してもよいことが理解される。

【0022】

Ｓ３５０：シンキング構造に電気特性改質材料を充填する。

【0023】

充填された電気特性改質材料は、デバイスによって要求されるように電気特性を改質することができる。一実施形態では、材料は、例えば、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、及び酸化ハフニウムのうちの少なくとも１つを含む誘電体材料とすることができる。誘電体材料の充填は、物理蒸着（ＰＶＤ）、気相成長法（ＣＶＤ）、熱酸化物成長等によって行うことができる。シンキング構造内に充填されたこの誘電体材料によって、逆電圧抵抗下で、ＬＤＭＯＳデバイスの破壊電圧をより高くし、その安定性を強化することができる。別の実施形態では、材料はポリシリコンであってもよい。

【0024】

Ｓ３６０：ＬＤＭＯＳデバイスの他の必要な構成要素を形成する。

【0025】

一実施形態では、ステップＳ３６０における形成は、従来のプロセスによって達成することができる。

【0026】

この方法では、注入溝及び／または注入孔に行われるイオン注入によって、使用される注入装置の最大送達可能エネルギーによって制限されることなく、注入溝／注入孔の深さに応じて、第二の導電型の埋込み層をより深く形成することが可能になる。このようにして、埋込み層の上方のドリフト領域内に結果として生じる導電性チャネルは、十分な深さを有することができ、それによって、ＬＤＭＯＳデバイスがオフにされたときに、逆電圧抵抗の下で、第二の導電型の埋込み層は、ドリフト領域内の第一の導電型のドーパントの空乏化（ｄｅｐｌｅｔｉｏｎ）を効率的に促進することが可能になり、したがって、ドリフト領域内の第一の導電型のドーパントの濃度を上昇させ、そのオン抵抗を低下させる。さらに、注入溝／注入孔内に充填された材料は、デバイスの電気特性を最適化することができる。イオン注入と、それに続くエピタキシャル成長による埋込み層の形成を含む解決策と比較して、本発明の方法は、コスト及びプロセス時間の両方を節約する。さらに、局所的成長に適用できないエピタキシーとは対照的に、本発明の方法は、埋込み層の局所的形成を必要とする用途にさらに使用することもできる。

【0027】

一実施形態では、ステップＳ３６０は、以下に詳述するステップを含むことができる。

【0028】

第一の導電型のウェルと第二の導電型のウェルとが形成される。第一の導電型のウェルは、ドリフト領域のためのドレイン側バッファとしての役割を果たすことができ、これにより、ＬＤＭＯＳデバイスは、順方向導電性であるときに、オン状態耐圧を増加させることができる。第二の導電型のウェルは、デバイスのチャネル領域としての役割を果たすことができ、そのドーパント濃度は、デバイスのドリフト領域の空乏化及びターンオン電圧にも影響を与えることがある。この実施形態では、第一の導電型のウェルはｎウェルであり、第二の導電型のウェルはｐウェルである。

【0029】

フィールド酸化物層は、ドリフト領域上に形成される。

【0030】

ゲートが形成される。この実施形態では、ゲートは、ポリシリコンで形成され、フィールド酸化物層のエッジを越えて、第二の導電型のウェル上に延在してもよい。

【0031】

ソース領域、ドレイン領域及び基板リードアウト領域が形成される。イオン注入を用いて、ソース領域及び基板リードアウト領域は、第二の導電型のウェル内及び第一の導電型のウェル内のドレイン領域内に形成されてもよい。この実施形態では、ソース及びドレイン領域はｎ＋領域であり、基板リードアウト領域はｐ＋領域である。

【0032】

層間誘電体（ＩＬＤ）層が形成される。ＩＬＤ層は、最後のステップから生じるウェーハの表面上に形成することができる。

【0033】

接触注入孔が形成される。各接触注入孔は、ＩＬＤ層内でエッチングすることによって、デバイスの表面にそれぞれの構造を導くように形成されてもよい。

【0034】

ゲート、ドレイン、ソース用の金属電極が形成される。

【0035】

本明細書では、対応する横方向拡散金属酸化物半導体（ＬＤＭＯＳ）デバイスも提供する。図８は、一実施形態によるＬＤＭＯＳデバイスの構造概略図である。示されるように、ＬＤＭＯＳデバイスは、基板１０１と、ドリフト領域１０２と、第二の導電型の１つ以上の埋込み層１０４と、埋込み層を形成するためのイオン注入を支援する補助構造１０６とを含む。補助構造は、注入溝及び注入孔のうちの少なくとも１つを含むシンキング構造を含む。この実施形態では、それらは注入孔である。さらに、ＬＤＭＯＳデバイスは、ｎ型ＬＤＭＯＳ（ＮＬＤＭＯＳ）デバイスであり、その基板１０１はｐ型基板であり、ドリフト領域１０２は基板１０１上に設けられたｎ型ドリフト領域（またはｎ－ドリフト領域）であり、埋込み層１０４はｐ型埋込み層（またはｐ－埋込み層）である埋込み層１０４は、ドリフト領域１０２内に位置し、補助構造１０６は、埋込み層１０４の上方に位置する。第二の導電型の埋込み層１０４が１つしかない場合、注入溝／注入孔は、埋込み層１０４内に部分的に下方に延在してもよい。第二の導電型の埋込み層１０４が複数存在する場合、注入溝／注入孔は、複数の層のうちの最上層に部分的に下方に延在してもよい。埋込み層１０４は、注入溝及び／または注入孔内で実施されるイオン注入によって形成されるので、使用される注入装置の最大送達可能エネルギーによって制限されることなく、注入溝／注入孔の深さに応じて、より深い深さに配置される。所望に応じて、ドリフト領域１０２の材料とは異なるデバイスの電気特性改質材料が、注入溝／注入孔内に充填される。

【0036】

このＬＤＭＯＳデバイスでは、第二の導電型の埋込み層は、注入溝及び／または注入孔内で実施されるイオン注入によって形成されるので、使用される注入装置の最大送達可能エネルギーによって制限されることなく、注入溝／注入孔の深さに応じて、より深い深さに配置される。このようにして、埋込み層の上方のドリフト領域内に結果として生じる導電性チャネルは、十分な深さを有することができ、それによって、ＬＤＭＯＳデバイスがオフにされたときに、逆電圧抵抗の下で、第二の導電型の埋込み層は、ドリフト領域内の第一の導電型のドーパントの空乏化を効率的に促進することが可能になり、したがって、ドリフト領域内の第一の導電型のドーパントの濃度を上昇させ、そのオン抵抗を低下させる。さらに、注入溝／注入孔内に充填された材料は、デバイスの電気特性を最適化することができる。

【0037】

図８の実施形態では、ＬＤＭＯＳデバイスは、ソース領域１０９と、ドレイン領域１０７と、フィールド酸化物層１１２と、ゲート１０８と、基板リードアウト領域１１０と、をさらに含む。補助構造１０６は、ｎ型ソース領域１０９とｎ型ドレイン領域１０７との間に配置される（いずれも図８の実施形態ではｎ＋領域である）。フィールド酸化物層１１２は、ドリフト領域１０２上に配置される。注入孔はフィールド酸化物層１１２の下にあり、フィールド酸化物層１１２によって遮蔽されているので、図８では破線のボックスで示されている。ゲート１０８は、ポリシリコンから形成され、フィールド酸化物層１１２からソース領域１０９に向かって延在する。基板リードアウト領域１１０は、ｐ領域（またはｐ＋領域）であり、これは、ゲート１０８から離れてソース領域１０９の側に配置され、ソース領域１０９と接触させられる。

【0038】

図８の実施形態では、ソース領域１０９及び基板リードアウト領域１１０の両方が、第二の導電型のウェル１１１内に形成され、一方、ドレイン領域１０７は、第一の導電型のウェル１０３内に形成される。図８の実施形態では、第一の導電型のウェル１０３はｎウェルであり、第二の導電型のウェル１１１はｐウェルである。第一の導電型のウェル１０３は、ドリフト領域のためのドレイン側バッファとしての役割を果たすことができ、これにより、ＬＤＭＯＳデバイスは、順方向導電性であるときに、オン状態耐圧を増加させることができる。第二の導電型のウェル１１１は、チャネル領域の長さを短くすることができ、その結果、デバイスのサイズを小さくすることができる。ソース側領域１０５のドーパント濃度は、ドリフト領域の空乏化及び閾値電圧に影響を与えることがある。

【0039】

一実施形態では、耐圧を高くするために、基板１０１は、基板の空乏化を容易にする抵抗率の高い材料として選択されてもよい。

【0040】

一実施形態では、ドリフト領域１０２は、イオン注入と、それに続く高温での接合ドライブインによって形成することができる。別の実施形態では、ドリフト領域１０２は、エピタキシャル成長によって形成することができる。ドリフト領域１０２は、確実に、デバイス基板を空乏化し、電流伝導経路を望ましいものとするために、指定された深さを有していなければならない。

【0041】

一実施形態では、電気特性改質材料は、例えば、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、及び酸化ハフニウムのうちの少なくとも１つを含む誘電体材料とすることができる。シンキング構造内に充填されたこの誘電体材料によって、逆電圧抵抗下で、ＬＤＭＯＳデバイスの破壊電圧をより高くし、その安定性を強化することができる。別の実施形態では、材料はポリシリコンである。

【0042】

一実施形態では、注入溝及び／または注入孔は、１マイクロメートルを超える深さを有してもよい。

【0043】

図９は、別の実施形態による、横方向拡散金属酸化物半導体（ＬＤＭＯＳ）デバイスの構造概略図であり、これは、主に、補助構造１０６が注入溝（図８の注入孔ではなく）を含む点で、図８のＬＤＭＯＳデバイスと異なる。

【0044】

上述の実施形態は、本発明を実施するいくつかの形態を表すに過ぎない。これらの実施形態を具体的かつ詳細に説明してきたが、それらは、いかなる意味においても本発明の範囲を限定するものとして解釈されるべきではない。当業者は、本発明の精神から逸脱することなく、様々な変更及び修正を行うことができるが、これらのすべては、添付の特許請求の範囲によって定義される本発明の範囲内に入ることに留意されたい。

【図1】

【図2】

【図3a】

【図3b】

【図4a】

【図4b】

【図5】

【図6】

【図7】

【図8】

【図9】