特許 7463292 トランジスタモデルの作成方法、プログラム、記録媒体およびシミュレーション装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-03-29

(45)【発行日】2024-04-08

(54)【発明の名称】トランジスタモデルの作成方法、プログラム、記録媒体およびシミュレーション装置

(51)【国際特許分類】

   G06F 30/367 20200101AFI20240401BHJP

【ＦＩ】

G06F30/367

【請求項の数】 8

(21)【出願番号】P 2020561968

(86)(22)【出願日】2019-11-20

(86)【国際出願番号】 IB2019059954

(87)【国際公開番号】W WO2020136469

(87)【国際公開日】2020-07-02

【審査請求日】2022-11-04

(31)【優先権主張番号】P 2018244755

(32)【優先日】2018-12-27

(33)【優先権主張国・地域又は機関】JP

【新規性喪失の例外の表示】特許法第３０条第２項適用 平成３０年１２月１日 ＩＥＥＥ発行の、Ｉｎｔｅｒｎａｔｉｏｎａｌ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ｍｅｅｔｉｎｇ ２０１８ ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴのｐｐ．３１２－３１５にて公開

【新規性喪失の例外の表示】特許法第３０条第２項適用 平成３０年１２月４日 Ｈｉｌｔｏｎ Ｓａｎ Ｆｒａｎｃｉｓｃｏ Ｕｎｉｏｎ Ｓｑｕａｒｅ（アメリカ合衆国カリフォルニア州サンフランシスコ）にて開催された、２０１８ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ＭｅｅｔｉｎｇのＳｅｓｓｉｏｎ １３．６にて公開

(73)【特許権者】

【識別番号】000153878

【氏名又は名称】株式会社半導体エネルギー研究所

(72)【発明者】

【氏名】國武 寛司

(72)【発明者】

【氏名】津田 一樹

(72)【発明者】

【氏名】越田 樹

(72)【発明者】

【氏名】廣瀬 丈也

(72)【発明者】

【氏名】熱海 知昭

【審査官】松浦 功

(56)【参考文献】

【文献】特開２０１０－２１１３８７（ＪＰ，Ａ）

【文献】特開平０８－０３６０２０（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１６／０１１２０４１（ＵＳ，Ａ１）

【文献】青木均，MOSFETの物性とモデル化の基礎 [online]，2014年06月26日，pp. 1-10，[検索日 2023.11.24]，インターネット，ＵＲＬ：https://kobaweb.ei.st.gunma-u.ac.jp/lecture/2014-07aoki-1.pdf

【文献】BUCHER, M. et al.，The EPFL-EKV MOSFET Model Equations for Simulation [online]，1999年03月29日，pp. 1-18，[検索日 2023.11.24]，インターネット，ＵＲＬ：http://www.wrcad.com/xictools/docs/model_docs/ekv-2.6/ekv_v262.pdf

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ ３０／３０ －３０／３９８

Ｇｏｏｇｌｅ Ｓｃｈｏｌａｒ

(57)【特許請求の範囲】

【請求項1】

電界効果型トランジスタの特性を近似するトランジスタモデルの作成方法であって、
ゲートと、ソースと、ドレインと、を有する電界効果型トランジスタモデルを設定する第１ステップと、
前記ゲートと前記ソースの間に第１容量を設定する第２ステップと、
前記ゲートと前記ドレインの間に第２容量を設定する第３ステップと、を含み、
前記第１容量および前記第２容量は、非線形容量であり、
前記第１容量のＣＶ特性および前記第２容量のＣＶ特性を、前記電界効果型トランジスタのゲート容量のＣＶ特性の実測値で近似する第４ステップを含み、
前記電界効果型トランジスタのゲート容量のＣＶ特性から前記第１容量の容量素子の個数が設定され、
前記電界効果型トランジスタのゲート容量のＣＶ特性から前記第２容量の容量素子の個数が設定され、
前記電界効果型トランジスタモデルは、ＢＳＩＭ３、ＢＳＩＭ４、ＢＳＩＭＳＯＩ、ＨｉＳＩＭ－ＨＶ、ＲＰＩ－ＴＦＴおよびＨＰＡＴＦＴのいずれであるトランジスタモデルの作成方法。

【請求項2】

請求項１において、
前記第１容量および前記第２容量は、ゲート電圧によって容量値が決定されるトランジスタモデルの作成方法。

【請求項3】

請求項１または請求項２に記載の作成方法をコンピュータで実行するためのプログラム。

【請求項4】

請求項３に記載のプログラムが記録されたコンピュータ読み取り可能な記録媒体。

【請求項5】

電界効果型トランジスタの特性を近似するシミュレーション装置であって、
ゲートと、ソースと、ドレインと、を有する電界効果型トランジスタモデルを設定する機能と、
前記ゲートと前記ソースの間に第１容量を設定する機能と、
前記ゲートと前記ドレインの間に第２容量を設定する機能と、を含み、
前記第１容量および前記第２容量は、非線形容量であり、
前記第１容量のＣＶ特性および前記第２容量のＣＶ特性を、前記電界効果型トランジスタのゲート容量のＣＶ特性の実測値で近似する機能を含み、
前記電界効果型トランジスタのゲート容量のＣＶ特性から前記第１容量の容量素子の個数が設定され、
前記電界効果型トランジスタのゲート容量のＣＶ特性から前記第２容量の容量素子の個数が設定され、
前記電界効果型トランジスタモデルは、ＢＳＩＭ３、ＢＳＩＭ４、ＢＳＩＭＳＯＩ、ＨｉＳＩＭ－ＨＶ、ＲＰＩ－ＴＦＴおよびＨＰＡＴＦＴのいずれであるシミュレーション装置。

【請求項6】

請求項５において、
前記第１容量および前記第２容量は、ゲート電圧によって容量値が決定されるシミュレーション装置。

【請求項7】

コンピュータを請求項５または請求項６に記載のシミュレーション装置として機能させるプログラム。

【請求項8】

請求項７に記載のプログラムが記録されたコンピュータ読み取り可能な記録媒体。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の一態様は、トランジスタモデル、トランジスタモデルの作成方法、シミュレーション装置、プログラム、および記録媒体などに関する。

【0002】

なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。

【背景技術】

【0003】

近年、トランジスタを用いた回路設計において、ＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｅｍｐｈａｓｉｓ）などの回路シミュレータが用いられている。回路シミュレータは、シミュレーションによって様々な回路動作を検証する機能を有する。シミュレーションは、トランジスタ、ダイオード、容量、抵抗などの電気特性を近似したデバイスモデルを用いて行なわれる。シミュレーションの精度を向上するために、デバイスモデルの精度向上が求められている。特に、非線形素子（例えば、ダイオードやトランジスタ）の電気特性を正確に近似したデバイスモデルが求められている。

【0004】

トランジスタの電気特性は、トランジスタの構造によって異なる。このため、様々なトランジスタモデルが提案されている（例えば、特許文献１参照。）。

【0005】

電界効果型トランジスタでは、ゲート電圧によって容量値や、ソースとドレインの間の抵抗値が変化する特性を有する。よって、当該トランジスタを用いた回路の正確な動作検証のためには、容量や抵抗の特性変化を正確に再現する必要がある。

【先行技術文献】

【特許文献】

【0006】

【文献】特開２００１－１６０６２２号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかしながら、しきい値電圧を基準として電圧変化を近似する従来のトランジスタモデルでは、電流や容量の電圧依存に対する変曲点が複数ある場合の特性近似ができなかった。例えば、半導体層を電子親和力が異なる半導体層の積層で形成したトランジスタの特性近似ができなかった。

【0008】

本発明の一態様は、トランジスタの電気特性の正確な近似を実現するトランジスタモデルを提供することを課題の一つとする。または、当該トランジスタモデルの作成方法を提供することを課題の一つとする。または、当該トランジスタモデルをコンピュータで実行するためのプログラムを提供することを課題の一つとする。または、当該トランジスタモデルを実現するシミュレーション装置を提供することを課題の一つとする。または、コンピュータを当該シミュレーション装置として機能させるプログラムを提供することを課題の一つとする。

【0009】

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

【課題を解決するための手段】

【0010】

本発明の一態様は、ゲートと、ソースと、ドレインと、を有する電界効果型トランジスタの特性を近似するトランジスタモデルであって、ゲートとソースの間に第１容量を備え、ゲートとドレインの間に第２容量を備え、第１容量および第２容量は、ゲートの電圧によって容量値が決定される可変容量であるトランジスタモデルである。

【0011】

また、本発明の別の一態様は、電界効果型トランジスタの特性を近似するトランジスタモデルの作成方法であって、ゲートと、ソースと、ドレインと、を有する電界効果型トランジスタモデルを設定する第１ステップと、ゲートとソースの間に第１容量を設定する第２ステップと、ゲートとドレインの間に第２容量を設定する第３ステップと、を含み、第１容量および第２容量は、ゲートの電圧によって容量値が決定される可変容量であり、第１容量のＣＶ特性および第２容量のＣＶ特性を、電界効果型トランジスタのゲート容量のＣＶ特性の実測値で近似する第４ステップを含む、トランジスタモデルの作成方法である。

【0012】

また、本発明の別の一態様は、コンピュータで上記の作成方法を実行するためのプログラムである。また、本発明の別の一態様は、当該プログラムが記録されたコンピュータ読み取り可能な記録媒体である。

【0013】

また、本発明の別の一態様は、電界効果型トランジスタの特性を近似するシミュレーション装置であって、ゲートと、ソースと、ドレインと、を有する電界効果型トランジスタモデルを設定する機能と、ゲートとソースの間に第１容量を設定する機能と、ゲートとドレインの間に第２容量を設定する機能と、を含み、第１容量および第２容量は、ゲートの電圧によって容量値が決定される可変容量であり、第１容量のＣＶ特性および第２容量のＣＶ特性を、電界効果型トランジスタのゲート容量のＣＶ特性の実測値で近似する機能を含むシミュレーション装置である。

【0014】

また、本発明の別の一態様は、コンピュータを上記シミュレーション装置として機能させるプログラムである。

【0015】

また、本発明の別の一態様は、上記のプログラムが記録されたコンピュータ読み取り可能な記録媒体である。

【0016】

第１容量は複数の容量素子で構成されてもよい。第２容量は複数の容量素子で構成されてもよい。

【発明の効果】

【0017】

本発明の一態様によれば、トランジスタの電気特性の正確な近似を実現するトランジスタモデルを提供することができる。または、当該トランジスタモデルの作成方法を提供することができる。または、当該トランジスタモデルをコンピュータで実行するためのプログラムを提供することができる。または、当該トランジスタモデルを実現するシミュレーション装置を提供することができる。または、コンピュータを当該シミュレーション装置として機能させるプログラムを提供することができる。

【0018】

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

【図面の簡単な説明】

【0019】

図１Ａ、図１Ｂ、図１Ｃはトランジスタモデルの等価回路図である。
図２Ａ、図２Ｂはトランジスタの構造例を説明する図である。
図３Ａ１、図３Ａ２、図３Ｂ１、図３Ｂ２はゲート容量のゲート電圧依存性を説明する図である。
図４Ａ、図４Ｂはトランジスタの構造例を説明する図である。
図５Ａ、図５Ｂはトランジスタの構造例を説明する図である。
図６Ａ、図６Ｂはトランジスタの構造例を説明する図である。
図７はシミュレーション装置の構成例を説明するブロック図である。
図８はシミュレーション装置の動作例を説明するフローチャートである。
図９Ａ１、図９Ａ２、図９Ｂ１、図９Ｂ２はゲート容量ＣＶ特性の実測データとシミュレーションデータを示す図である。
図１０Ａ、図１０Ｂはインバータおよびリングオシュレータの等価回路図である。
図１１Ａ、図１１Ｂ、図１１Ｃはリングオシュレータの実測データとシミュレーションデータを示す図である。

【発明を実施するための形態】

【0020】

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。

【0021】

また、図面等において示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理によりレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために図に反映しないことがある。

【0022】

また、上面図（「平面図」ともいう）や斜視図などにおいて、図面をわかりやすくするために、一部の構成要素の記載を省略する場合がある。

【0023】

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

【0024】

また、本明細書等において、電気回路における「端子」とは、電流の入力または出力、電圧の入力または出力、および／または、信号の受信または送信が行なわれる部位を言う。よって、配線または電極の一部が端子として機能する場合がある。

【0025】

なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。

【0026】

また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることができるものとする。

【0027】

また、本明細書等において、「電気的に接続」には、直接接続している場合と、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。

【0028】

また、本明細書などにおいて、「平行」とは、例えば、二つの直線が－１０°以上１０°以下の角度で配置されている状態をいう。従って、－５°以上５°以下の場合も含まれる。また、「垂直」および「直交」とは、例えば、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

【0029】

なお、本明細書などにおいて、計数値および計量値に関して「同一」、「同じ」、「等しい」または「均一」などと言う場合は、明示されている場合を除き、プラスマイナス１０％の誤差を含むものとする。

【0030】

また、電圧は、ある電位と、基準の電位（例えば接地電位またはソース電位）との電位差のことを示す場合が多い。よって、電圧と電位は互いに言い換えることが可能な場合が多い。本明細書などでは、特段の明示が無いかぎり、電圧と電位を言い換えることができるものとする。

【0031】

なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する。よって、「半導体」を「絶縁体」に置き換えて用いることも可能である。この場合、「半導体」と「絶縁体」の境界は曖昧であり、両者の厳密な区別は難しい。したがって、本明細書に記載の「半導体」と「絶縁体」は、互いに読み換えることができる場合がある。

【0032】

また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する。よって、「半導体」を「導電体」に置き換えて用いることも可能である。この場合、「半導体」と「導電体」の境界は曖昧であり、両者の厳密な区別は難しい。したがって、本明細書に記載の「半導体」と「導電体」は、互いに読み換えることができる場合がある。

【0033】

なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。

【0034】

なお、本明細書等において、トランジスタの「オン状態」とは、トランジスタのソースとドレインが電気的に短絡しているとみなせる状態（「導通状態」ともいう。）をいう。また、トランジスタの「オフ状態」とは、トランジスタのソースとドレインが電気的に遮断しているとみなせる状態（「非導通状態」ともいう。）をいう。

【0035】

また、本明細書等において、「オン電流」とは、トランジスタがオン状態の時にソースとドレイン間に流れる電流をいう場合がある。また、「オフ電流」とは、トランジスタがオフ状態である時にソースとドレイン間に流れる電流をいう場合がある。

【0036】

また、本明細書等において、高電源電位ＶＤＤ（以下、単に「ＶＤＤ」または「Ｈ電位」ともいう）とは、低電源電位ＶＳＳよりも高い電位の電源電位を示す。また、低電源電位ＶＳＳ（以下、単に「ＶＳＳ」または「Ｌ電位」ともいう）とは、高電源電位ＶＤＤよりも低い電位の電源電位を示す。また、接地電位をＶＤＤまたはＶＳＳとして用いることもできる。例えばＶＤＤが接地電位の場合には、ＶＳＳは接地電位より低い電位であり、ＶＳＳが接地電位の場合には、ＶＤＤは接地電位より高い電位である。

【0037】

また、本明細書等において、ゲートとは、ゲート電極およびゲート配線の一部または全部のことをいう。

【0038】

また、本明細書等において、ソースとは、ソース領域、ソース電極、およびソース配線の一部または全部のことをいう。ソース領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ソース電極とは、ソース領域に接続される部分の導電層のことをいう。

【0039】

また、本明細書等において、ドレインとは、ドレイン領域、ドレイン電極、及びドレイン配線の一部または全部のことをいう。ドレイン領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ドレイン電極とは、ドレイン領域に接続される部分の導電層のことをいう。

【0040】

（実施の形態１）
本実施の形態では、本発明の一態様に係るトランジスタモデルについて、図面を用いて説明する。

【0041】

＜トランジスタモデル＞
図１Ａは、本発明の一態様に係るトランジスタモデル１００の等価回路図である。トランジスタモデル１００は、非線形素子であるトランジスタ１１０と、容量１２０Ｓと、容量１２０Ｄと、を含む。

【0042】

トランジスタ１１０のゲートはノードＧに接続され、ソースはノードＳに接続され、ドレインはノードＤに接続される。容量１２０Ｓおよび容量１２０Ｄは、それぞれがノードＡおよびノードＢを有する。容量１２０Ｓは、ノードＡがトランジスタ１１０のゲートと接続され、ノードＢがトランジスタ１１０のソースと接続される。容量１２０Ｄは、ノードＡがトランジスタ１１０のゲートと接続され、ノードＢがトランジスタ１１０のドレインと接続される。

【0043】

容量１２０Ｓおよび容量１２０Ｄの構成例として、容量１２０ａおよび容量１２０ｂを説明する。図１Ｂは、容量１２０ａの構成例を説明する等価回路図である。容量１２０ａは１つのトランジスタ１２１で構成することができる。具体的には、トランジスタ１２１のゲートをノードＡと接続し、トランジスタ１２１のソースおよびドレインをノードＢと接続する。よって、トランジスタ１２１はＭＩＳ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）容量として機能する。ノードＡはトランジスタ１１０のゲートと接続されるため、容量１２０ａはトランジスタ１１０のゲートに印加される電圧によって容量値が変化する非線形容量として機能する。

【0044】

図１Ｃは、容量１２０ｂの構成例を説明する等価回路図である。容量１２０ｂはトランジスタ１２１ａおよびトランジスタ１２１ｂの２つのトランジスタで構成することができる。具体的には、トランジスタ１２１ａのゲートをノードＡと接続し、トランジスタ１２１ａのソースおよびドレインをノードＢと接続する。よって、トランジスタ１２１ａはＭＩＳ容量として機能する。また、トランジスタ１２１ｂのゲートをノードＡと接続し、トランジスタ１２１ｂのソースおよびドレインをノードＢと接続する。よって、トランジスタ１２１ｂはＭＩＳ容量として機能する。ノードＡはトランジスタ１１０のゲートと接続されるため、容量１２０ｂはトランジスタ１１０のゲートに印加される電圧によって容量値が変化する非線形容量として機能する。

【0045】

なお、容量１２０Ｓおよび容量１２０Ｄの一方を省略してもよい。ただし、容量１２０Ｓおよび容量１２０Ｄの双方を設けることで、シミュレーションの精度を向上することができる。

【0046】

〔トランジスタの構造例〕
ここで、トランジスタモデル１００を適用できるトランジスタの一例を説明しておく。図２Ａおよび図２Ｂに示すトランジスタ１５０Ａは、シミュレーションモデルとしてトランジスタモデル１００が適用できるトランジスタの一例である。

【0047】

図２Ａはトランジスタ１５０Ａの平面図である。図２Ｂは、図２Ａに一点鎖線で示すＬ１－Ｌ２部位の断面図である。なお、図２Ａでは、図の明瞭化のため構成要素の記載の一部を省略している。

【0048】

トランジスタ１５０Ａは、絶縁層５１４、絶縁層５１６、絶縁層５２２、および絶縁層５２４の上に半導体層５３０が設けられている。半導体層５３０は、半導体層５３０ａおよび半導体層５３０ｂを含む。半導体層５３０ｂの一部に接して導電層５４０ａが設けられ、半導体層５３０ｂの他の一部に接して導電層５４０ｂが設けられている。また、導電層５４０（導電層５４０ａおよび導電層５４０ｂ）上に絶縁層５７４、絶縁層５８０、絶縁層５８２、および絶縁層５８４が設けられている。

【0049】

トランジスタ１５０Ａでは、導電層５４０、絶縁層５７４および絶縁層５８０の一部に開口が設けられ、当該開口の側面および底面に沿って半導体層５３０ａ、絶縁層５５０、および導電層５６０が設けられている。導電層５６０は、絶縁層５５０を介して半導体層５３０ａと重なる領域を有する。半導体層５３０ａは半導体層５３０ｂと接する領域を有する。

【0050】

また、絶縁層５７４、絶縁層５８０、絶縁層５８２、および絶縁層５８４の一部に導電層５４６ａおよび導電層５４６ｂが埋め込まれている。導電層５４６ａおよび導電層５４６ｂはコンタクトプラグとして機能する。導電層５４６ａは導電層５４０ａと電気的に接続し、導電層５４６ｂは導電層５４０ｂと電気的に接続する。

【0051】

導電層５４０ａはソース電極またはドレイン電極の一方として機能し、導電層５４０ｂはソース電極またはドレイン電極の他方として機能する。導電層５６０はゲート電極として機能する。絶縁層５５０はゲート絶縁層として機能する。

【0052】

半導体層５３０ａおよび半導体層５３０ｂは、それぞれが単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコンや、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体などを用いることができる。

【0053】

また、半導体層として有機物半導体を用いる場合は、芳香環をもつ低分子有機材料やπ電子共役系導電性高分子などを用いることができる。例えば、ルブレン、テトラセン、ペンタセン、ペリレンジイミド、テトラシアノキノジメタン、ポリチオフェン、ポリアセチレン、ポリパラフェニレンビニレンなどを用いることができる。

【0054】

また、半導体層として、金属酸化物の一種である酸化物半導体を用いることができる。酸化物半導体は、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎおよびＺｎを含むことが好ましい。よって、Ｉｎ酸化物、Ｚｎ酸化物、Ｉｎ－Ｚｎ酸化物などを用いればよい。また、それらに加えて、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）またはスズ（Ｓｎ）などが含まれていることが好ましい。また、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、またはマグネシウム（Ｍｇ）などから選ばれた一種、または複数種が含まれていてもよい。

【0055】

半導体層として酸化物半導体を用いる場合は、ＣＡＡＣ－ＯＳ、ｎｃ－ＯＳなどの結晶部を有する酸化物半導体を用いることが好ましい。ＣＡＡＣ－ＯＳとは、Ｃ－Ａｘｉｓ－Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域との間で格子配列の向きが変化している箇所を指す。ｎｃ－ＯＳとは、ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。

【0056】

［ゲート容量のＣＶ特性］
半導体層５３０ａおよび半導体層５３０ｂに用いられる半導体材料の電子親和力が異なる場合に、ゲート容量のＣＶ測定を行なうと、得られるＣＶ特性は２つのしきい値電圧（Ｖｔ）が内在する。

【0057】

ここで、ゲート容量のＣＶ特性について説明しておく。トランジスタのゲート容量のＣＶ特性の測定は、ソースとドレインを基準電位（０Ｖ）にして、ゲート電圧をマイナスからプラス（または、プラスからマイナス）に変化させて行なう。図３Ａ１および図３Ｂ１は、どちらもゲート容量（Ｃｇ）のゲート電圧（Ｖｇ）依存性を示すグラフである。図３Ａ１および図３Ｂ１の横軸はゲート電圧（Ｖｇ）の電圧値を線形軸で示し、縦軸はゲート容量（Ｃｇ）の容量値を対数軸で示している。

【0058】

図３Ａ１にＣＶ特性の一例として、ＣＶ曲線１５１を示す。図３Ｂ１にＣＶ特性の一例として、ＣＶ曲線１５２を示す。また、図３Ａ２に、ＣＶ曲線１５１の微分曲線１５１ｄを示し、図３Ｂ２に、ＣＶ曲線１５２の微分曲線１５２ｄを示す。図３Ａ２および図３Ｂ２とも、横軸はゲート電圧（Ｖｇ）の電圧値を線形軸で示し、縦軸はゲート電圧の変化に対するゲート容量の変化率（ｄＣｇ／ｄＶｇ）を線形軸で示している。

【0059】

図３Ａ１に示すＣＶ曲線１５１は、半導体層に酸化物半導体を用いて、かつ、電子親和力が１つである場合のＣＶ特性の一例を示している。Ｖｇをマイナスからプラスに連続的に変化させると、Ｖｇがある電圧を越えるとＣｇの値が急激に増加し、その後Ｃｇの値は飽和に向かう。よって、図３Ａ２に示す微分曲線１５１ｄにおいてピークが１つ観察される。当該ピークはＣＶ曲線１５１の変曲点に相当する。本明細書などでは、当該ピーク位置のＶｇをＶｔとする。

【0060】

図３Ｂ１に示すＣＶ曲線１５２は、半導体層を異なる電子親和力を有する半導体層の２層積層で構成した場合のＣＶ特性の一例を示している。この場合、図３Ｂ２に示す微分曲線１５２ｄのように、２つのピークが観察される。すなわち、Ｖｔが２つ存在する。図３Ｂ１および図３Ｂ２では、２つのＶｔをＶｔ１およびＶｔ２として示している。

【0061】

例えば、トランジスタ１５０Ａのように、半導体層を異なる電子親和力を有する半導体層の２層積層で構成した場合は、トランジスタモデル１００の容量１２０Ｓおよび容量１２０Ｄとして、容量１２０ａを用いればよい。

【0062】

容量１２０Ｓおよび容量１２０Ｄとして、容量１２０ａを用いることで、トランジスタモデル１００に２つのＶｔを設定できる。

【0063】

トランジスタモデル１００を適用できるトランジスタの他の一例を図４Ａおよび図４Ｂに示す。図４Ａはトランジスタ１５０Ｂの平面図である。図４Ｂは、図４Ａに一点鎖線で示すＬ１－Ｌ２部位の断面図である。なお、図４Ａでは、図の明瞭化のため構成要素の記載の一部を省略している。

【0064】

トランジスタ１５０Ｂはトランジスタ１５０Ａの変形例であるが、半導体層５３０が半導体層５３０ａ、半導体層５３０ｂ、および半導体層５３０ｃの３層積層である点が異なる。

【0065】

例えば、トランジスタ１５０Ｂのように、半導体層を異なる電子親和力を有する半導体層の３層積層で構成した場合は、トランジスタモデル１００の容量１２０Ｓおよび容量１２０Ｄとして、容量１２０ｂを用いればよい。

【0066】

容量１２０Ｓおよび容量１２０Ｄとして、容量１２０ｂを用いることで、トランジスタモデル１００に３つのＶｔを設定できる。

【0067】

なお、半導体層５３０が３層積層構造であっても、半導体層５３０ａ、半導体層５３０ｂ、および半導体層５３０ｃそれぞれの電子親和力や膜厚などによっては、容量１２０Ｓおよび容量１２０Ｄとして、容量１２０ａを用いてもよい。

【0068】

また、トランジスタモデル１００を適用できるトランジスタの他の一例を図５Ａおよび図５Ｂに示す。図５Ａはトランジスタ１５０Ｃの平面図である。図５Ｂは、図５Ａに一点鎖線で示すＬ１－Ｌ２部位の断面図である。なお、図５Ａでは、図の明瞭化のため構成要素の記載の一部を省略している。

【0069】

トランジスタ１５０Ｃはトランジスタ１５０Ｂの変形例である。トランジスタ１５０Ｃは、バックゲートとして機能できる導電層５０５を有する点がトランジスタ１５０Ｂと異なる。導電層５０５は絶縁層５１６中に埋め込まれている。導電層５０５がバックゲートとして機能する場合、絶縁層５２２、および絶縁層５２４はゲート絶縁層として機能する。

【0070】

また、トランジスタモデル１００を適用できるトランジスタの他の一例を図６Ａおよび図６Ｂに示す。図６Ａはトランジスタ１５０Ｄの平面図である。図６Ｂは、図６Ａに一点鎖線で示すＬ１－Ｌ２部位の断面図である。なお、図６Ａでは、図の明瞭化のため構成要素の記載の一部を省略している。

【0071】

トランジスタ１５０Ｄはトランジスタ１５０Ｃの変形例である。トランジスタ１５０Ｄは、半導体層５３０が半導体層５３０ａ１、半導体層５３０ａ２、半導体層５３０ｂ、および半導体層５３０ｃの４層積層である点が異なる。

【0072】

例えば、トランジスタ１５０Ｄのように、半導体層を異なる電子親和力を有する半導体層の４層積層で構成した場合は、容量１２０ａまたは容量１２０ｂと同様の容量を容量１２０ｂに追加したトランジスタモデル１００を用いればよい。

【0073】

なお、半導体層５３０が４層積層構造であっても、半導体層５３０ａ１、半導体層５３０ａ２、半導体層５３０ｂ、および半導体層５３０ｃそれぞれの電子親和力や膜厚などによっては、容量１２０Ｓおよび容量１２０Ｄとして、容量１２０ａまたは容量１２０ｂを用いてもよい。

【0074】

例えば、トランジスタ１５０Ｄの半導体層５３０ａ１と半導体層５３０ａ２に同じ物性を有する材料が用いられている場合は、トランジスタ１５０Ｄとトランジスタ１５０Ｃは、実質的に同じトランジスタと考えることができる。

【0075】

本実施の形態は、他の実施の形態および実施例などに記載した構成と適宜組み合わせて実施することが可能である。

【0076】

（実施の形態２）
本実施の形態では、本発明の一態様に係るシミュレーション装置２００について説明する。

【0077】

＜シミュレーション装置＞
図７は、シミュレーション装置２００の構成例を示すブロック図である。シミュレーション装置２００は、制御装置２１０、演算装置２２０、記憶装置２３０、補助記憶装置２４０、入出力装置２５０、および通信装置２６０を有する。それぞれの装置は、バスライン２０１を介して電気的に接続されている。

【0078】

〔制御装置２１０、演算装置２２０〕
制御装置２１０は、他の装置の動作を制御する機能を有する。また、演算装置２２０は、シミュレーションに関する演算処理を実行する機能を有する。演算装置２２０として、例えば中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などを用いることができる。

【0079】

また、制御装置２１０および／または演算装置２２０を、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＦＰＡＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ａｎａｌｏｇ Ａｒｒａｙ）といったＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）によって実現してもよい。

【0080】

演算装置２２０で得られた演算結果は、記憶装置２３０および／または補助記憶装置２４０に出力される。また、演算装置２２０で得られた演算結果は、入出力装置２５０および／または通信装置２６０を介して表示装置（図示せず）やプリンタなどに出力される。

【0081】

〔記憶装置２３０〕
記憶装置２３０は、シミュレーション動作にかかわるプログラムやパラメータを保存する機能を有し、少なくとも一部は書き換え可能なメモリであることが好ましい。例えば、記憶装置２３０は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、などの揮発性メモリや、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などの不揮発性メモリを備える構成とすることができる。

【0082】

記憶装置２３０に設けられるＲＡＭとしては、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が用いられる。ＲＡＭの一部にシミュレーション装置２００の作業空間としてメモリ空間が割り当てられる。補助記憶装置２４０に格納されたオペレーティングシステム、アプリケーションプログラム、データなどは、実行のためにＲＡＭに読み込まれる。

【0083】

〔補助記憶装置２４０〕
補助記憶装置２４０は、オペレーティングシステム、アプリケーションプログラム、データなどを保存するための記憶装置である。また、演算装置２２０で使用する各種パラメータなどが格納されている場合もある。

【0084】

補助記憶装置２４０としては、例えば、フラッシュメモリ、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）などの不揮発性の記憶素子が適用された記憶装置、またはＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）やＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）などの揮発性の記憶素子が適用された記憶装置等を用いてもよい。また例えばハードディスクドライブ（Ｈａｒｄ Ｄｉｓｃ Ｄｒｉｖｅ：ＨＤＤ）やソリッドステートドライブ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ：ＳＳＤ）などの記録メディアドライブを用いてもよい。

【0085】

また、例えば、補助記憶装置２４０として、入出力装置２５０を介して脱着可能なＨＤＤまたはＳＳＤなどの記憶装置を用いてもよい。また、ブルーレイディスク、ＤＶＤなどの記録媒体のメディアドライブを補助記憶装置２４０として用いることもできる。

【0086】

なお、シミュレーション装置２００の外部に置かれる記憶装置を補助記憶装置２４０として用いる場合、通信装置２６０を用いて無線通信でシミュレーション装置２００とデータの入出力を行なう構成であってもよい。

【0087】

〔入出力装置２５０〕
入出力装置２５０は、外部機器とシミュレーション装置２００間の、信号の入出力を制御する機能を有する。また、入出力装置２５０が有する外部ポートとして、ＨＤＭＩ（登録商標）端子、ＵＳＢ端子、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）接続用端子などを用いてもよい。また、入出力装置２５０は、赤外線、可視光、紫外線などを用いた光通信用の送受信機能を有していてもよい。

【0088】

〔通信装置２６０〕
通信装置２６０は、アンテナを介して通信を行うことができる。例えば演算装置２２０からの命令に応じてシミュレーション装置２００をコンピュータネットワークに接続するための制御信号を制御し、当該信号をコンピュータネットワークに発信する。これによって、Ｗｏｒｌｄ Ｗｉｄｅ Ｗｅｂ（ＷＷＷ）の基盤であるインターネット、イントラネット、エクストラネット、ＰＡＮ（Ｐｅｒｓｏｎａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＣＡＮ（Ｃａｍｐｕｓ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＭＡＮ（Ｍｅｔｒｏｐｏｌｉｔａｎ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＧＡＮ（Ｇｌｏｂａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）等のコンピュータネットワークにシミュレーション装置２００を接続させ、通信を行うことができる。またその通信方法として複数の方法を用いる場合には、アンテナは当該通信方法に応じて複数有していてもよい。

【0089】

通信装置２６０には、例えば高周波回路（ＲＦ回路）を設け、ＲＦ信号の送受信を行えばよい。高周波回路は、各国法制により定められた周波数帯域の電磁信号と電気信号とを相互に変換し、当該電磁信号を用いて無線で他の通信機器との間で通信を行うための回路である。実用的な周波数帯域として数１０ｋＨｚ～数１０ＧＨｚが一般に用いられている。アンテナと接続される高周波回路には、複数の周波数帯域に対応した高周波回路部を有し、高周波回路部は、増幅器（アンプ）、ミキサ、フィルタ、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＲＦトランシーバ等を有する構成とすることができる。無線通信を行う場合、通信プロトコルまたは通信技術として、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）、ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ：登録商標）、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ Ｄａｔａ Ｒａｔｅｓ ｆｏｒ ＧＳＭ Ｅｖｏｌｕｔｉｏｎ）、ＣＤＭＡ２０００（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ ２０００）、ＷＣＤＭＡ（Ｗｉｄｅｂａｎｄ Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ：登録商標）などの通信規格、またはＷｉ－Ｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅｅ（登録商標）等のＩＥＥＥにより通信規格化された仕様を用いることができる。

【0090】

制御装置２１０、演算装置２２０、記憶装置２３０、および補助記憶装置２４０と、出力装置２５０または通信装置２６０と、を含むコンピュータを、シミュレーション装置２００として機能させることができる。例えば、入出力装置２５０または通信装置２６０を介して本発明の一態様に係るシミュレーションプログラムを起動する信号が制御装置２１０に入力されると、制御装置２１０が補助記憶装置２４０に保存されているシミュレーションプログラムを記憶装置２３０に読み込ませる信号を出力する。シミュレーションプログラムを記憶装置２３０に読み込ませることで、コンピュータをシミュレーション装置として機能させることができる。

【0091】

また、制御装置２１０は、入出力装置２５０または通信装置２６０を介して入力された設定パラメータなどの各種データを記憶装置２３０に読み込ませる信号を出力する。演算装置２２０は、記憶装置２３０に読み込まれたプログラムやデータなどを用いて演算処理を実行する。なお、補助記憶装置２４０を記憶装置２３０として用いることもできる。また、演算装置２２０内部に設けられたキャッシュを記憶装置２３０として用いてもよい。

【0092】

ＲＯＭには書き換えを必要としないＢＩＯＳ（Ｂａｓｉｃ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｓｙｓｔｅｍ）やファームウェア等を格納することができる。ＲＯＭとしては、マスクＲＯＭや、ＯＴＰＲＯＭ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等を用いることができる。ＥＰＲＯＭとしては、紫外線照射により記憶データの消去を可能とするＵＶ－ＥＰＲＯＭ（Ｕｌｔｒａ－Ｖｉｏｌｅｔ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリなどが挙げられる。

【0093】

シミュレーションプログラムの一部または全部をＲＯＭに格納してもよい。

【0094】

＜シミュレーション装置の動作例＞
続いて、シミュレーション装置２００の動作例を説明する。シミュレーション装置２００は、トランジスタモデル、ダイオードモデル、容量モデル、および抵抗モデルなどの、多様なデバイスモデルを生成できる。また、シミュレーション装置２００は、生成したデバイスモデルを用いて実デバイスと同様の動作特性を再現することができる。さらに、生成したデバイスモデルを組み合わせて、様々な回路動作を再現することができる。

【0095】

図８は、シミュレーション装置２００の動作例を説明するためのフローチャートである。本実施の形態では、シミュレーション装置２００でトランジスタモデル１００の設定パラメータを実トランジスタに近似するための動作例を説明する。

【0096】

まず、使用者の指示に従い、トランジスタモデル１００を生成する（ステップＳ３１０）。本実施の形態では、トランジスタモデル１００を生成する。より具体的には、まずトランジスタ１１０として用いるコンパクトモデルを決定する（ステップＳ３１１）。コンパクトモデルとは、デバイス特性を数式で比較的簡易に記述したモデルである。コンパクトモデルの精度によって、シミュレーション精度が決定される。トランジスタのコンパクトモデルとして、ＢＳＩＭ３、ＢＳＩＭ４、ＢＳＩＭＳＯＩ、ＨｉＳＩＭ－ＨＶ、ＲＰＩ－ＴＦＴ、およびＨＰＡＴＦＴなどの様々なモデルが提案されている。本実施の形態では、ＲＰＩ－ＴＦＴモデルを用いる。

【0097】

次に、容量１２０Ｓのコンパクトモデルを決定する（ステップＳ３１２）。例えば、近似される実トランジスタの半導体層が積層構造であり、２つの電子親和力を有する場合は、容量１２０Ｓとして容量１２０ａを用いる。また、近似される実トランジスタの半導体層が３つの電子親和力を有する場合は、容量１２０Ｓとして容量１２０ｂを用いる。容量１２０ａを構成するトランジスタ１２１、ならびに、容量１２０ｂを構成するトランジスタ１２１ａおよびトランジスタ１２１ｂのモデルとして、例えば、ＰＩ－ＴＦＴモデルを用いる。本実施の形態では、容量１２０Ｓとして容量１２０ｂを想定したコンパクトモデルを用いる。

【0098】

続いて、容量１２０Ｓと同様に、容量１２０Ｄのコンパクトモデルを決定する（ステップＳ３１３）。本実施の形態では、容量１２０Ｄとして容量１２０ｂを想定したコンパクトモデルを用いる。このようにしてトランジスタモデル１００を生成することができる。

【0099】

次に、実トランジスタのゲート容量ＣＶ特性に近づくように、容量１２０Ｓおよび容量１２０Ｄのコンパクトモデルのパラメータを調整する（ステップＳ３２０）。同時に、トランジスタ１１０のコンパクトモデルのパラメータを調整してもよい。

【0100】

次に、実トランジスタのゲート容量ＣＶ特性と、トランジスタモデル１００のゲート容量ＣＶ特性を比較する（ステップＳ３３０）。

【0101】

次に、実トランジスタのゲート容量ＣＶ特性とトランジスタモデル１００のゲート容量ＣＶ特性の差が許容範囲内か比較する（ステップＳ３４０）。差が許容範囲内に無い場合は、ステップＳ３２０に戻り、パラメータを再度調整する。差が許容範囲内である場合は、トランジスタモデル１００の設定パラメータを実トランジスタに近似するための動作を終了する。

【0102】

このようにして、トランジスタモデル１００の設定パラメータを調整して、トランジスタモデル１００を実トランジスタに近似させることができる。シミュレーション装置２００は、上記動作を実現するプログラムを有する。また、シミュレーション装置２００は、上記動作を実現するプログラム以外にも、様々な回路動作を検証するプログラムを有する。また、シミュレーション装置２００は、一つの検証プログラムを実行して得られた結果を、他の検証プラグラムで用いることができる。

【0103】

本実施の形態は、他の実施の形態および実施例などに記載した構成と適宜組み合わせて実施することが可能である。

【実施例1】

【0104】

上記実施の形態に示したトランジスタ１５０Ｄを作製し、ゲート容量ＣＶ特性を測定した。半導体層５３０としてＩｎ－Ｇａ－Ｚｎ酸化物を用いた。具体的には、半導体層５３０ｃとして、組成がＩｎ：Ｇａ：Ｚｎ＝１：３：４のスパッタリングターゲットを用いて、厚さ５ｎｍのＩｎ－Ｇａ－Ｚｎ酸化物をスパッタリング法で形成した。また、半導体層５３０ｂとして、組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１のスパッタリングターゲットを用いて、厚さ１５ｎｍのＩｎ－Ｇａ－Ｚｎ酸化物をスパッタリング法で形成した。また、半導体層５３０ａ１として、組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１のスパッタリングターゲットを用いて、厚さ３ｎｍのＩｎ－Ｇａ－Ｚｎ酸化物をスパッタリング法で形成した。また、半導体層５３０ａ２として、組成がＩｎ：Ｇａ：Ｚｎ＝１：３：４のスパッタリングターゲットを用いて、厚さ３ｎｍのＩｎ－Ｇａ－Ｚｎ酸化物をスパッタリング法で形成した。

【0105】

ゲート容量ＣＶ特性の測定は、トランジスタのソース、ドレイン、バックゲートを０Ｖに固定し、ゲートに印加する電圧（「ゲート電圧」または「Ｖｇ」ともいう。）を－３．３Ｖから３．３Ｖに変化させて行った。

【0106】

図９Ａ１に、ゲート容量ＣＶ特性の測定結果であるＣＶ曲線４０１を示す。ＣＶ曲線４０１は実測データ（Ｍｅａｓｕｒｅｍｅｎｔ ｄａｔａ）である。図９Ａ１の横軸はゲート電圧（Ｖｇ）の電圧値を線形軸で示し、縦軸はゲート容量（Ｃｇ）の容量値を対数軸で示している。また、図９Ａ２にＣＶ曲線４０１をＶｇで微分した微分曲線４０１ｄを示す。図９Ａ２の横軸はゲート電圧（Ｖｇ）の電圧値を線形軸で示し、縦軸はゲート電圧の変化に対するゲート容量の変化率（ｄＣｇ／ｄＶｇ）を線形軸で示している。ＣＶ曲線４０１ｄでは、Ｖｇが－３．３Ｖから３．３Ｖの範囲内に３つのピーク（Ｖｔ１、Ｖｔ２、およびＶｔ３）が確認できる。Ｖｔ１は－０．３Ｖ、Ｖｔ２は０．８Ｖ、Ｖｔ３は２．０Ｖであった。

【0107】

続いて、トランジスタモデル１００を用いてＣＶ曲線４０１を近似したＣＶ曲線のシミュレーションを行なった。回路シミュレータとしてＳＰＩＣＥを用いた。本実施例では、トランジスタモデル１００に含まれる容量１２０Ｓおよび容量１２０Ｄとして、容量１２０ｂを用いた。

【0108】

図９Ｂ１に、トランジスタモデル１００を用いて作成したＣＶ曲線４０２を示す。よって、ＣＶ曲線４０２はシミュレーションデータ（Ｓｉｍｕｌａｔｉｏｎ ｄａｔａ）である。図９Ａ１と同様に、図９Ｂ１の横軸はゲート電圧（Ｖｇ）の電圧値を示し、縦軸はゲート容量（Ｃｇ）の容量値を示している。また、図９Ｂ２にＣＶ曲線４０２をＶｇで微分した微分曲線４０２ｄを示す。図９Ａ２と同様に、図９Ｂ２の横軸はゲート電圧（Ｖｇ）の電圧値を示し、縦軸はゲート電圧の変化に対するゲート容量の変化率（ｄＣｇ／ｄＶｇ）を示している。

【0109】

ＣＶ曲線４０２ｄにおいて、Ｖｇが－３．３Ｖから３．３Ｖの範囲内に３つのピーク（Ｖｔｓ１、Ｖｔｓ２、およびＶｔｓ３）が確認できる。Ｖｔｓ１は－０．５Ｖ、Ｖｔｓ２は０．７Ｖ、Ｖｔｓ３は１．９Ｖであった。

【0110】

Ｖｔｓ１、Ｖｔｓ２、およびＶｔｓ３として、それぞれＶｔ１、Ｖｔ２、およびＶｔ３と非常に近い値が得られた。図９Ａ１、図９Ａ２、図９Ｂ１、および図９Ａ２より、ＣＶ曲線４０２としてＣＶ曲線４０１とよく一致したＣＶ曲線が再現できていることがわかる。トランジスタモデル１００を用いることにより、実測データであるＣＶ曲線４０１を良好に再現する近似曲線（ＣＶ曲線４０２）を得ることができた。

【実施例2】

【0111】

インバータを５１段接続したリングオシュレータを作製し、当該リングオシュレータの発振特性を測定した。

【0112】

図１０Ａにインバータ４２０の等価回路図を示す。インバータ４２０はトランジスタ４２１ａとトランジスタ４２１ｂが直列に接続された構成を有する。トランジスタ４２１ａのソースまたはドレインの一方は出力端子ＯＵＴと電気的に接続され、他方は配線４２５と電気的に接続される。トランジスタ４２１ａのゲートは、トランジスタ４２１ａのソースまたはドレインの他方と電気的に接続される。よって、トランジスタ４２１ａのゲートは、配線４２５と電気的に接続される。トランジスタ４２１ｂのソースまたはドレインの一方は出力端子ＯＵＴと電気的に接続され、他方は配線４２６と電気的に接続される。トランジスタ４２１ｂのゲートは、入力端子ＩＮと電気的に接続される。配線４２５にはＶＤＤが供給され、配線４２６にはＶＳＳが供給される。

【0113】

トランジスタ４２１ａは、実施例１に示したトランジスタ１５０Ｄと同じ構造を有するトランジスタを用いた。また、トランジスタ４２１ｂのチャネル幅を実質的に大きくするため、トランジスタ４２１ａと同じトランジスタを１００個並列に接続してトランジスタ４２１ｂとして用いた。

【0114】

図１０Ｂにリングオシュレータ４３０の等価回路図を示す。前述したように、リングオシュレータ４３０は、インバータ４２０を５１段接続した構成を有する。リングオシュレータ４３０の出力は、隣接する２つのインバータ４２０の接続ノードＮＤから取り出すことができる。図１０Ｂに示すリングオシュレータ４３０は、ノードＮＤと電気的に接続された端子Ｒを有し、端子Ｒにリングオシュレータ４３０の出力電圧Ｖ_ＯＵＴが供給される。

【0115】

ＶＤＤとして３．３Ｖを配線４２５に供給し、ＶＳＳとして０Ｖを配線４２６に供給して、リングオシュレータ４３０の発振特性を測定した。図１１Ａに、リングオシュレータ４３０の発振特性４５１（実測データ）を示す。図１１Ａの横軸は時間（ｔｉｍｅ）であり、縦軸は出力電圧Ｖ_ＯＵＴである。発振特性４５１の発信周期Ｔ１は、１６３ｎｓであった。

【0116】

次に、トランジスタモデル１００を用いてリングオシュレータ４３０の発振特性のシミュレーションを行なった。実施例１と同様に、回路シミュレータとしてＳＰＩＣＥを用いた。図１１Ｂに、シミュレーションによって得られたリングオシュレータ４３０の発振特性４５２（シミュレーションデータ）を示す。図１１Ｂの横軸は時間（ｔｉｍｅ）であり、縦軸は出力電圧Ｖ_ＯＵＴである。発振特性４５２の発信周期Ｔ２は１５９ｎｓであった。

【0117】

図１１Ｃに、発振特性４５１と発振特性４５２を重ねて示す。図１１Ｃでは発振特性４５２を１／４周期ずらして発振特性４５１と重ねている。図１１Ａ、図１１Ｂ、および図１１Ｃより、発振特性４５１と発振特性４５２は発信周期が同程度であり、発振特性がよく一致していることがわかる。トランジスタモデル１００を用いることにより、実測データである発振特性４５１を良好に再現する近似特性（発振特性４５２）を得ることができた。

【符号の説明】

【0118】

１００：トランジスタモデル、１１０：トランジスタ、１２１：トランジスタ、１５１：ＣＶ曲線、１５２：ＣＶ曲線、２００：シミュレーション装置、２０１：バスライン、２１０：制御装置、２２０：演算装置、２３０：記憶装置、２４０：補助記憶装置、２５０：入出力装置、２６０：通信装置、４０１：ＣＶ曲線、４０２：ＣＶ曲線、４２０：インバータ、４２５：配線、４２６：配線、４３０：リングオシュレータ、４５１：発振特性、４５２：発振特性、１２０ａ：容量、１２０ｂ：容量、１２０Ｄ：容量、１２０Ｓ：容量、１２１ａ：トランジスタ、１２１ｂ：トランジスタ

【図1A】

【図1B】

【図1C】

【図2A】

【図2B】

【図3A1】

【図3A2】

【図3B1】

【図3B2】

【図4A】

【図4B】

【図5A】

【図5B】

【図6A】

【図6B】

【図7】

【図8】

【図9A1】

【図9A2】

【図9B1】

【図9B2】

【図10A】

【図10B】

【図11A】

【図11B】

【図11C】