特許 7463467 画素駆動回路を含む電界発光表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-03-29

(45)【発行日】2024-04-08

(54)【発明の名称】画素駆動回路を含む電界発光表示装置

(51)【国際特許分類】

   G09G 3/3233 20160101AFI20240401BHJP

   G09G 3/20 20060101ALI20240401BHJP

   G09F 9/30 20060101ALI20240401BHJP

【ＦＩ】

G09G3/3233

G09G3/20 670A

G09G3/20 624B

G09G3/20 680G

G09F9/30 365

G09F9/30 338

【請求項の数】 18

(21)【出願番号】P 2022160546

(22)【出願日】2022-10-04

(65)【公開番号】P2023070075

(43)【公開日】2023-05-18

【審査請求日】2022-10-05

(31)【優先権主張番号】10-2021-0151341

(32)【優先日】2021-11-05

(33)【優先権主張国・地域又は機関】KR

(73)【特許権者】

【識別番号】501426046

【氏名又は名称】エルジー ディスプレイ カンパニー リミテッド

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】キム， ジニョン

(72)【発明者】

【氏名】ソン， ヒョンホ

(72)【発明者】

【氏名】ユ， ソンファン

【審査官】西島 篤宏

(56)【参考文献】

【文献】国際公開第２００８／０９３４５１（ＷＯ，Ａ１）

【文献】国際公開第２０１９／０５８４７４（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０１７／０１５４５７６（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０９Ｇ ３／００ － ３／３８

Ｇ０９Ｆ ９／３０

(57)【特許請求の範囲】

【請求項1】

サブ画素を含み、前記サブ画素が配置されたサブ画素領域及び共通領域を有する画素を含み、
前記サブ画素それぞれは、アノード電極及びカソード電極を含む発光素子を含み、
前記サブ画素領域には、第１画素駆動回路が配置され、
前記共通領域には、第２画素駆動回路が配置され、前記第２画素駆動回路は第１共通配線と第２共通配線とを有し、前記発光素子の前記アノード電極は、前記第１共通配線に電気的に連結され、
前記サブ画素それぞれは、
ソースが第１ノードに、ゲートが第２ノードに、ドレインが第３ノードに電気的に連結された駆動素子である第１トランジスタ；
データ電圧が提供されるデータ配線と前記第１ノードとの間に電気的に連結され、前記第１ノードに前記データ電圧を提供する第４トランジスタ；
低電位電圧が提供される配線と前記第２ノードとの間に電気的に連結され、該第２ノードに前記低電位電圧を提供する第２トランジスタ；
低電位電圧が提供される配線と前記第３ノードとの間に電気的に連結され、該第３ノードに低電位電圧を提供する第５トランジスタ；
前記第２ノードと前記第３ノードとの間に電気的に連結された第３トランジスタ；
前記第２ノードに電気的に連結された第１電極及び前記第２共通配線に電気的に連結された第２電極とを有する第１キャパシタ；
第１キャパシタ電極及び第２キャパシタ電極を有する第２キャパシタであって、前記第１キャパシタ電極は前記第１共通配線に電気的に連結され、前記第２キャパシタ電極は前記第１ノードまたは前記第２ノードに電気的に連結された第２キャパシタ；及び
前記駆動素子の下部に配置された導電層であって、前記第１ノードまたは前記駆動素子の前記ゲートと電気的に連結された導電層、をさらに含み、
前記第２トランジスタは、第（ｎ－１）スキャン配線を通して提供される第（ｎ－１）スキャン信号により制御され、
前記第３トランジスタ及び前記第４トランジスタは、第ｎスキャン配線を通して提供される第ｎスキャン信号により制御され、
前記第５トランジスタは、第ｎエミッション配線を通して提供される第ｎエミッション信号により制御され、
ｎは、自然数である、
電界発光表示装置。

【請求項2】

前記第２画素駆動回路は、前記第１共通配線に高電位電圧を印加する第１共通スイッチング回路及び前記第２共通配線に高電位電圧または基準電圧を印加する第２共通スイッチング回路を含む、請求項１に記載の電界発光表示装置。

【請求項3】

前記サブ画素は、前記第１共通配線及び前記第２共通配線を通して互いに電気的に連結された、請求項２に記載の電界発光表示装置。

【請求項4】

前記第２共通スイッチング回路は、基準電圧を提供する配線に電気的に連結され、前記基準電圧は、前記第２共通配線及び前記第１キャパシタを介して前記駆動素子のゲートに提供されて前記駆動素子をターン－オンさせる、請求項２に記載の電界発光表示装置。

【請求項5】

前記第２画素駆動回路は、前記第（ｎ－１）スキャン信号、前記第ｎスキャン信号、及び前記第ｎエミッション信号により制御されるトランジスタで具現され、前記第２画素駆動回路は、ｎ番目の行に位置した画素に含まれ、ｎは、自然数である、請求項１に記載の電界発光表示装置。

【請求項6】

前記第４トランジスタは、前記第ｎスキャン信号により制御されることで、データ電圧を前記第１ノードに提供する、請求項１に記載の電界発光表示装置。

【請求項7】

前記第２トランジスタは、前記第（ｎ－１）スキャン信号により制御されることで、低電位電圧が提供される配線と電気的に連結されて前記低電位電圧を前記第２ノードに提供する、請求項１に記載の電界発光表示装置。

【請求項8】

前記第５トランジスタは、前記第ｎエミッション信号により制御されることで、低電位電圧が提供される配線と電気的に連結されて前記低電位電圧を前記第３ノードに提供する、請求項１に記載の電界発光表示装置。

【請求項9】

前記第３トランジスタは、前記第ｎスキャン信号により制御されることで、前記第２ノードと前記第３ノードとを電気的に連結する、請求項１に記載の電界発光表示装置。

【請求項10】

アノード電極及びカソード電極を含み、前記アノード電極は、高電位電圧が提供される第１共通配線に連結された発光素子；及び
前記発光素子に駆動電流を提供する画素駆動回路を含むサブ画素を含み、
前記サブ画素は、
ソースが第１ノードに、ゲートが第２ノードに、ドレインが第３ノードに電気的に連結された駆動素子；
前記アノード電極に電気的に連結された第５ノードに、前記第１共通配線を通して電圧を印加する第１共通スイッチング回路；
高電位電圧が提供される第２共通配線に接続された第４ノードと前記第２ノードとの間に電気的に連結され、前記第２ノードに電気的に連結された第１電極及び前記第４ノードに連結された第２電極を含む第１キャパシタ；
前記第２ノードと前記第３ノードとの間に電気的に連結され、低電位電圧が提供される配線を通して低電位電圧を前記第２ノードに提供する第２スイッチング回路；
低電位電圧が提供される配線と前記第３ノードとの間に電気的に連結され、前記低電位電圧を前記第３ノードに提供する第３スイッチング回路；
データ電圧が提供されるデータ配線と前記第１ノードとの間に電気的に連結され、前記第１ノードに前記データ電圧を提供する第１スイッチング回路；及び
前記第２共通配線を介して前記第４ノードと電気的に連結された第２共通スイッチング回路をさらに含む、
電界発光表示装置。

【請求項11】

前記第１共通スイッチング回路は、第ｎエミッション信号により制御されることで、前記第１共通配線に前記高電位電圧を提供し、前記第５ノードと前記第１共通配線を電気的に連結する、請求項１０に記載の電界発光表示装置。

【請求項12】

前記第２スイッチング回路は、第ｎスキャン信号により制御されることで、前記第２ノードと前記第３ノードとを電気的に連結し、第（ｎ－１）スキャン信号により制御されることで、低電位電圧を前記第２ノードに提供する、請求項１０に記載の電界発光表示装置。

【請求項13】

前記第３スイッチング回路は、第ｎエミッション信号により制御されることで、低電位電圧を前記第３ノードに提供する、請求項１０に記載の電界発光表示装置。

【請求項14】

前記第１スイッチング回路は、第ｎスキャン信号により制御されることで、データ電圧を前記第１ノードに提供する、請求項１０に記載の電界発光表示装置。

【請求項15】

前記第２共通スイッチング回路は、第（ｎ－１）スキャン信号及び第ｎスキャン信号により制御されることで、前記高電位電圧より高い電圧を前記第４ノードに提供する、請求項１０に記載の電界発光表示装置。

【請求項16】

前記サブ画素は、前記駆動素子の下部に配置された導電層をさらに含み、
前記導電層は、前記第１ノードまたは前記第２ノードと電気的に連結された、請求項１０に記載の電界発光表示装置。

【請求項17】

前記サブ画素は、前記第２ノードと電気的に連結された一電極及び前記第１ノードと電気的に連結された他電極を含む第２キャパシタをさらに含む、請求項１０に記載の電界発光表示装置。

【請求項18】

前記第２キャパシタの前記一電極及び前記他電極が短絡するとき、前記駆動素子のソースとゲートの電圧差は０Ｖになり、前記駆動素子は、ターン－オフされる、請求項１７に記載の電界発光表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書は、画素駆動回路を含む電界発光表示装置に関し、輝点画質不良を改善した電界発光表示パネルに関する。

【背景技術】

【0002】

情報化技術が発達するにつれ、ユーザと情報間の連結媒体である表示装置の市場が大きくなっている。ユーザ間に文字中心の情報伝達を越えて多様な形態のコミュニケーションが活発である。情報の類型が変わるにつれ、情報を表示する表示装置の性能も発展している。これによって、電界発光表示装置、液晶表示装置、及び量子点表示装置等のような多様な形態の表示装置に対する使用が増加している。このうち、電界発光表示装置は、発光素子の種類によって有機発光表示装置または無機発光表示装置に区分できる。そして、無機発光表示装置は、ＬＥＤ表示装置を含む。

【0003】

有機発光表示装置は、自ら発光する有機発光ダイオード（Ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ）を含み、ＬＥＤ表示装置は、自ら発光するＬＥＤ（Ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ）を含む。有機発光表示装置またはＬＥＤ表示装置は、発光素子を含む画素を特定パターンに配列し、映像データの階調によって画素の輝度を調節する。画素それぞれは、ゲート－ソース間電圧によって発光素子に流れる駆動電流を制御する駆動素子（または駆動トランジスタ）と、駆動素子のゲート－ソース間電圧をプログラミングするための一つ以上のスイッチング素子（またはスイッチングトランジスタ）を含み、駆動電流による発光素子の発光量で表示階調（または輝度）を調節する。

【0004】

近年は、無機層を含む発光素子であるＬＥＤを利用したＬＥＤ表示装置への関心と開発が増加している。ＬＥＤは、有機発光ダイオードに比してさらに高輝度の階調を出力でき、熱、水分、酸素等に対する信頼性に優れている。

【0005】

画素間の輝度、色感差のない均一な画質を具現するためには、画素間の駆動特性が同一でなければならない。しかし、工程偏差等、多様な原因によって画素間の駆動特性に偏差があり得る。また、表示装置の駆動時間によって画素間の劣化速度が異なり得るため、画素の駆動特性に差が発生し得る。従って、画素間の駆動特性偏差によって発光素子に流れる駆動電流量が変化し、これによって画質の不均一がもたらされ得る。

【0006】

駆動特性偏差を補償するために、画素は、内部補償方式の画素駆動回路または外部補償方式の画素駆動回路を適用している。このような画素駆動回路は、先に説明した駆動素子、スイッチング素子、及びキャパシタ等の素子で具現される。画素駆動回路の信頼性、駆動電流の偏差等、このような駆動特性は、画素駆動回路を構成する素子の連結関係及び駆動方法によって変わり得る。

【発明の概要】

【発明が解決しようとする課題】

【0007】

先に説明した、駆動素子またはスイッチング素子は、薄膜トランジスタ（以下、トランジスタ）で具現され得る。トランジスタは、半導体層、電極層、及び複数の絶縁層で具現される。ところが、トランジスタを形成する過程で静電気の発生により絶縁層が損傷を受けてトランジスタ不良が発生し得る。これは、電界発光表示装置の画質不良、特に輝点不良を引き起こす。特に、ＬＥＤ表示装置の場合、ＬＥＤを発光させるために高輝度の駆動電流が必要であるので輝点が画質不良につながり得る。静電気の問題を解決するために静電気が発生しないように工程装備に直接的な措置を取ることもできるが、静電気の発生を完全に防ぐことはできない。従って、静電気が発生しても不良と認知されることのない画素駆動回路を具現する必要がある。また説明すれば、輝点発生を減らすことのできる画素駆動回路を発明して表示パネルに適用する必要がある。

【0008】

本明細書の実施例に係る解決課題は、表示パネルに含まれた画素が静電気による不良の発生時に輝点に発現されないように具現された画素駆動回路を含む電界発光表示装置を提供することである。

【0009】

本明細書の実施例に係る他の解決課題は、複数のトランジスタで構成された画素駆動回路をより簡略に構成することで集積度を向上させた電界発光表示装置を提供することである。

【0010】

本明細書の実施例に係るまた他の解決課題は、表示パネルに含まれた画素に静電気による不良の発生時に暗点化され得るように具現された画素駆動回路を含む電界発光表示装置を提供することである。

【0011】

本明細書の課題は、以上において言及した課題に制限されず、言及されていないまた他の課題は、下記の記載から当業者に明確に理解され得るだろう。

【課題を解決するための手段】

【0012】

本明細書の一実施例に係る電界発光表示装置において、サブ画素を含み、サブ画素が配置されたサブ画素領域及び共通領域に区分される画素を含み、サブ画素それぞれは、アノード電極及びカソード電極を含む発光素子を含み、サブ画素領域には、第１画素駆動回路が配置され、共通領域には、第２画素駆動回路が配置される。発光素子のアノード電極は、第２画素駆動回路と連結された第１共通配線に連結される。サブ画素は、ソースが第１ノードに、ゲートが第２ノードに、ドレインが第３ノードに連結された駆動素子、第１ノードに連結された第４トランジスタ、第２ノードに連結された第２トランジスタ、第３ノードに連結された第５トランジスタ、第２ノード及び第３ノードに連結された第３トランジスタ、第２ノード及び第２画素駆動回路と連結された第２共通配線に連結された第１キャパシタ、第１共通配線と第１ノードまたは第２ノードに連結された第２キャパシタ、及び駆動素子の下部に配置された導電層を含む。導電層は、第１ノードまたは駆動素子のゲートと連結される。この場合、電界発光表示装置で静電気起因によるサブ画素不良の発生時にサブ画素を暗点化させることで画質不良を減らすことができる。

【0013】

本明細書の一実施例に係る電界発光表示装置において、アノード電極及びカソード電極を含み、アノード電極は、高電位電圧が提供される第１共通配線に連結された発光素子及び発光素子に駆動電流を提供する画素駆動回路を含むサブ画素を含む。サブ画素は、ソースが第１ノードに、ゲートが第２ノードに、ドレインが第３ノードに連結された駆動素子、アノード電極に連結された第１共通スイッチング回路、第２ノードに連結された第１電極及び第４ノードに連結された第２電極を含む第１キャパシタ、第２ノードに連結された第２スイッチング回路、第３ノードに連結された第３スイッチング回路、第１ノードに連結された第１スイッチング回路、及び第４ノードに連結された第２共通スイッチング回路を含む。これによって、電界発光表示装置で静電気起因によるサブ画素不良の発生時にサブ画素を暗点化させることで画質不良を減らすことができる。

【0014】

その他の実施例の具体的な事項は、詳細な説明及び図面に含まれている。

【発明の効果】

【0015】

本明細書の実施例によれば、駆動素子のゲートに連結された二つのキャパシタを含む画素駆動回路をサブ画素に具現することで、電界発光表示パネルに輝点が発生する不良を防止できる。

【0016】

そして、本明細書の実施例によれば、発光素子のアノード電極は、複数のサブ画素に共通して提供され、カソード電極は、駆動素子から駆動電流の提供を受けることで、電界発光表示パネルに輝点が発生することを防止できる。

【0017】

そして、本明細書の実施例によれば、単位画素内に含まれたサブ画素は、単位画素内に配置された画素駆動回路の一部を共有することで、単位画素内で非発光領域の大きさを減らして表示パネルの解像度を高めることができる。

【0018】

以上において解決しようとする課題、課題を解決するための手段、発明の効果に記載した明細書の内容が請求項の必須な特徴を特定するものではないので、請求項の権利範囲は、明細書の内容に記載された事項によって制限されない。

【図面の簡単な説明】

【0019】

【図1】本明細書の一実施例に係る電界発光表示装置のブロック図である。

【図2】電界発光表示パネルの各画素に含まれた発光素子の一実施例を示した図である。

【図3】電界発光表示パネルに含まれた単位画素に含まれたサブ画素の配置を示した図である。

【図4a】本明細書の一実施例に係る画素駆動回路を示した図である。

【図4b】本明細書の他の実施例に係る画素駆動回路を示した図である。

【図5】画素駆動回路に入力される信号波形図である。

【図6】本明細書の他の実施例に係る画素駆動回路を示した図である。

【発明を実施するための形態】

【0020】

本発明の利点及び特徴、そして、それらを達成する方法は、添付の図面と共に詳細に後述されている実施例を参照すると、明確になるだろう。しかし、本発明は、以下において開示される実施例に限定されるものではなく、互いに異なる多様な形態に具現され、単に、本実施例は、本発明の開示が完全なものとなるようにし、本発明の属する技術の分野における通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範疇により定義されるだけである。

【0021】

本発明の実施例を説明するための図面に開示された形状、大きさ、比率、角度、個数等は、例示的なものであるので、本発明は、図示された事項に限定されるものではない。明細書全体にわたって、同じ参照符号は、同じ構成要素を指す。また、本発明を説明するにあたって、関連した公知技術についての具体的な説明が本発明の要旨を不要に濁す恐れがあると判断される場合、その詳細な説明は省略する。本明細書上において言及された「含む」、「有する」、「なされる」等が使用される場合、「～だけ」が使用されない以上、他の部分が加えられ得る。構成要素を単数で表現した場合、特に明示的な記載事項がない限り、複数を含む場合を含む。

【0022】

構成要素を解釈するにあたって、別途の明示的な記載がなくても誤差範囲を含むものと解釈する。

【0023】

位置関係についての説明である場合、例えば、「～上に」、「～上部に」、「～下部に」、「～隣に」等と二部分の位置関係が説明される場合、「すぐ」または「直接」が使用されない以上、二部分の間に一つ以上の他の部分が位置してもよい。

【0024】

時間関係についての説明である場合、例えば、「～後に」、「～に続いて」、「～次に」、「～前に」等と時間的先後関係が説明される場合、「すぐ」または「直接」が使用されない以上、連続的ではない場合も含むことができる。

【0025】

本明細書の様々な実施例のそれぞれの特徴は、部分的または全体的に互いに結合または組み合わせ可能であり、技術的に多様な連動及び駆動が可能であり、各実施例が互いに対して独立して実施可能であってもよく、関連関係で共に実施してもよい。

【0026】

本明細書において、表示パネルの基板上に形成される駆動回路とゲート駆動回路は、ＮタイプまたはＰタイプのトランジスタで具現され得る。例えば、トランジスタは、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）構造のトランジスタで具現され得る。トランジスタは、ゲート（ｇａｔｅ）、ソース（ｓｏｕｒｃｅ）、及びドレイン（ｄｒａｉｎ）を含む３電極素子である。ソースは、キャリア（ｃａｒｒｉｅｒ）をトランジスタに供給する電極である。トランジスタ内でキャリアはソースからドレインへ移動する。Ｎタイプのトランジスタの場合、キャリアが電子（ｅｌｅｃｔｒｏｎ）であるので、電子がソースからドレインへ移動し、ソース電圧がドレイン電圧より低い電圧を有する。Ｎタイプのトランジスタで電子がソースからドレインへ移動するため、電流の方向は、ドレインからソースへ向かう。Ｐタイプのトランジスタの場合、キャリアが正孔（ｈｏｌｅ）であるので、正孔がソースからドレインへ移動できるようにソース電圧がドレイン電圧より高い。Ｐタイプのトランジスタの正孔がソースからドレインの方へ移動するため、電流の方向は、ソースからドレインへ向かう。トランジスタのソースとドレインは固定されたものではなく、トランジスタのソースとドレインは、印加電圧によって変更され得る。

【0027】

以下において、ゲート－オン信号（ｇａｔｅ－ｏｎ ｓｉｇｎａｌ）は、トランジスタをターン－オン（ｔｕｒｎ－ｏｎ）させるゲート信号であり、ゲート－オフ信号（ｇａｔｅ－ｏｆｆ ｓｉｇｎａｌ）は、トランジスタをターン－オフ（ｔｕｒｎ－ｏｆｆ）させるゲート信号である。Ｐタイプのトランジスタでゲート－オン信号はロジックロー電圧であり、ゲート－オフ信号はロジックハイ電圧である。Ｎタイプのトランジスタでゲート－オン信号はロジックハイ電圧であり、ゲート－オフ信号はロジックロー電圧である。

【0028】

以下、添付の図面を参照して、本明細書の実施例に係る画素駆動回路及びそれを含む電界発光表示装置について説明する。

【0029】

図１は、本明細書の一実施例に係る電界発光表示装置のブロック図である。

【0030】

図２は、電界発光表示パネルの各画素に含まれた発光素子の一実施例を示した図である。

【0031】

図１及び図２を参考にすると、本明細書に係る電界発光表示装置は、画素ＰＸＬが備えられた表示パネル１００、画素ＰＸＬに連結された信号配線に信号を提供する表示パネル駆動回路２００、３００、及び表示パネル駆動回路２００、３００を制御するタイミングコントローラ４００を含む。

【0032】

表示パネル駆動回路２００、３００は、表示パネル１００の画素ＰＸＬに入力映像データＤＡＴＡを提供する。表示パネル駆動回路２００、３００は、画素ＰＸＬに連結されたデータ配線２０１にデータ信号を提供するソースドライバ２００と、画素ＰＸＬに連結されたゲート配線３０１にゲート信号を提供するゲートドライバ３００を含む。

【0033】

表示パネル１００には、複数のデータ配線２０１と複数のゲート配線３０１が提供される。画素ＰＸＬそれぞれは、データ配線２０１とゲート配線３０１が提供する信号の提供を受けて駆動されるので、データ配線２０１とゲート配線３０１により画素ＰＸＬそれぞれの領域を区分することもできる。画素ＰＸＬは、図２に示されたＬＥＤのような発光素子１３０を含む。

【0034】

発光素子１３０は、発光層ＥＬ、第１電極Ｅ１、及び第２電極Ｅ２を含むことができる。発光層ＥＬは、第１電極Ｅ１、第１電極Ｅ１と第２電極Ｅ２との間で移動する電子と正孔の再結合によって発光する。発光層ＥＬは、第１半導体層１３１、活性層１３３、及び第２半導体層１３５を含むことができる。

【0035】

第１半導体層１３１は、活性層１３３に電子を提供する。例えば、第１半導体層１３１は、ｎ－ＧａＮ系半導体物質からなり得、ｎ－ＧａＮ系半導体物質としては、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、またはＡｌＩｎＧａＮ等であってよい。第１半導体層１３１のドーピングに使用される不純物としては、Ｓｉ、Ｇｅ、Ｓｅ、Ｔｅ、またはＣ等が使用され得る。

【0036】

活性層１３３は、第１半導体層１３１の一側上に設けられる。活性層１３３は、井戸層と、井戸層よりバンドギャップの高い障壁層とを有する多重量子井戸（ＭＱＷ；Ｍｕｌｔｉ ｑｕａｎｔｕｍ ｗｅｌｌ）構造を有する。活性層１３３は、ＩｎＧａＮ／ＧａＮ等の多重量子井戸構造を有し得る。

【0037】

第２半導体層１３５は、活性層１３３上に設けられ、活性層１３３に正孔を提供する。第２半導体層１３５は、ｐ－ＧａＮ系半導体物質からなり得、ｐ－ＧａＮ系半導体物質としては、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、またはＡｌＩｎＧａＮ等であってよい。第２半導体層１３５のドーピングに使用される不純物としては、Ｍｇ、Ｚｎ、またはＢｅ等が使用され得る。

【0038】

第１半導体層１３１と活性層１３３、及び第２半導体層１３５それぞれは、半導体基板上に順次に積層される構造に設けられ得る。半導体基板は、サファイア（Ｓａｐｐｈｉｒｅ）基板またはシリコン（Ｓｉ）基板等の半導体物質を含む。半導体基板は、第１半導体層１３１と活性層１３３及び第２半導体層１３５それぞれを成長させるための成長用基板として使用された後、基板分離工程により第１半導体層１３１から分離され得る。基板分離工程は、レーザリフトオフ（Ｌａｓｅｒ ｌｉｆｔ ｏｆｆ）またはケミカルリフトオフ（Ｃｈｅｍｉｃａｌ ｌｉｆｔ ｏｆｆ）等の工程であってよい。半導体基板が分離された発光素子１３０は、画素ＰＸＬそれぞれに移されて画素駆動回路と連結される。

【0039】

第１電極Ｅ１は、第２半導体層１３５上に設けられる。第２電極Ｅ２は、活性層１３３と第２半導体層１３５から電気的に分離されるように第１半導体層１３１の他側上に設けられ得る。例えば、第１電極Ｅ１及び第２電極Ｅ２それぞれは、透明導電性物質であってよく、透明導電性物質は、ＩＴＯ（Ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）またはＩＺＯ（Ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）等であってよいが、これに限定されることはない。または、第１電極Ｅ１及び第２電極Ｅ２それぞれは、Ａｕ、Ｗ、Ｐｔ、Ｓｉ、Ｉｒ、Ａｇ、Ｃｕ、Ｎｉ、Ｔｉ、またはＣｒ等の金属物質及びその合金のうち一つ以上を含む物質であってよい。

【0040】

発光素子１３０で発生した光は、第１電極Ｅ１及び第２電極Ｅ２それぞれを透過して外部に放出されて映像を表示する。発光素子１３０の第１電極Ｅ１はアノード電極、第２電極Ｅ２はカソード電極とも称し得る。

【0041】

図３は、電界発光表示パネルに含まれた単位画素に含まれたサブ画素の配置を示した図である。

【0042】

画素ＰＸＬは、複数のサブ画素ＳＰＸＬを含む。サブ画素ＳＰＸＬが配置されたそれぞれの領域をサブ画素領域とも称し得る。サブ画素ＳＰＸＬそれぞれは、多様なカラー具現のために、赤色サブ画素、緑色サブ画素、青色サブ画素、及び白色サブ画素のいずれか一つであってよい。画素ＰＸＬで具現されるカラーは、赤色サブ画素、緑色サブ画素、青色サブ画素、及び白色サブ画素の発光比率によって決定され得る。サブ画素ＳＰＸＬそれぞれは、サブ画素ＳＰＸＬの色を発光させるための発光素子１３０及び画素駆動回路を含む。そして、画素駆動回路が占める面積を減らすか最小化するために、画素駆動回路の一部は、サブ画素ＳＰＸＬに共用で使用され得る。サブ画素ＳＰＸＬに共用で使用される画素駆動回路は、共通領域ＣＡに配置させることができる。単位画素ＰＸＬは、複数のサブ画素領域及び共通領域を含む。共通領域ＣＡに配置された画素駆動回路については、後で詳細に説明する。

【0043】

また図１を参照すると、サブ画素ＳＰＸＬそれぞれには、データ配線２０１及びゲート配線３０１だけではなく、電源配線を通して電源電圧が提供される。電源配線は、複数のサブ画素ＳＰＸＬに共有されてもよい。電源電圧は、電源供給部から提供され、高電位電圧ＶＤＤ、低電位電圧ＶＳＳ、基準電圧Ｖｒｅｆを含む。高電位電圧ＶＤＤは、第１電源配線を通して、低電位電圧ＶＳＳは、第２電源配線を通して、基準電圧Ｖｒｅｆは、第３電源配線を通してサブ画素ＳＰＸＬに提供される。例えば、高電位電圧ＶＤＤは、基準電圧Ｖｒｅｆより低い電圧であり、高電位電圧ＶＤＤは、低電位電圧ＶＳＳより高い電圧であり得る。この場合、高電位電圧ＶＤＤ及び基準電圧Ｖｒｅｆは、正の電圧であり、低電位電圧ＶＳＳは、負の電圧であり得る。サブ画素ＳＰＸＬに連結された電源配線の構造的な形態は、線形形態及び二つ以上のサブ画素ＳＰＸＬにわたって形成された板状形態を含む。

【0044】

ソースドライバ２００は、フレーム毎にタイミングコントローラ４００から受信される入力映像データＤＡＴＡをデータ電圧Ｖｄａｔａに変換した後、データ電圧Ｖｄａｔａをデータ配線２０１に供給する。ソースドライバ２００は、入力映像データＤＡＴＡをガンマ補償電圧に変換するデジタルアナログコンバータ（Ｄｉｇｉｔａｌ ｔｏ ａｎａｌｏｇ ｃｏｎｖｅｒｔｅｒ）を利用してデータ電圧Ｖｄａｔａを出力する。例えば、データ電圧Ｖｄａｔａは、低電位電圧ＶＳＳと高電位電圧ＶＤＤとの間の電圧であってよい。

【0045】

ゲートドライバ３００は、ゲート－イン－パネル（Ｇａｔｅ－ｉｎ－ｐａｎｅｌ）工程で画素ＰＸＬと共に表示パネル１００の基板上に直接形成され得るが、これに限定されることはない。ゲートドライバ３００は、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）タイプに作製された後、導電性フィルムを通して表示パネル１００に接合されてもよい。

【0046】

タイミングコントローラ４００は、図示しないホストシステムから受信されたタイミング制御信号（Ｃｏｎｔｒｏｌ ｓｉｇｎａｌ）に基づいてソースドライバ２００の動作タイミングを制御するためのデータタイミング制御信号ＤＤＣとゲートドライバ３００の動作タイミングを制御するためのゲートタイミング制御信号ＧＤＣを生成する。例えば、タイミング制御信号（Ｃｏｎｔｒｏｌ ｓｉｇｎａｌ）は、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、データイネーブル信号ＤＥ等を含む。

【0047】

図４ａ、図４ｂ及び図５は、本明細書の一実施例に係る画素駆動回路及び画素駆動回路に入力される信号波形図である。

【0048】

図４ａを参照すると、本明細書の一実施例に係る画素駆動回路は、第１画素駆動回路ＰＣ１と第２画素駆動回路ＰＣ２を含む。第１画素駆動回路ＰＣ１は、サブ画素ＳＰＸＬにそれぞれ配置され、第２画素駆動回路ＰＣ２は、単位画素内の共通領域ＣＡに配置される。第２画素駆動回路ＰＣ２は、単位画素ＰＸＬ内に配置されたサブ画素ＳＰＸＬと連結される。第１画素駆動回路ＰＣ１は、発光素子１３０、駆動素子、第１スイッチング回路、第２スイッチング回路、第３スイッチング回路、及びキャパシタ回路を含む。

【0049】

図４ａ及び図４ｂは、ｎ番目の行に位置した画素ＰＸＬに含まれた画素駆動回路を例に挙げて説明する。ｎ番目の行に位置した画素駆動回路には、第（ｎ－１）スキャン信号Ｓ（ｎ－１）、第ｎスキャン信号Ｓ（ｎ）、第ｎエミッション信号ＥＭ（ｎ）が提供される。第（ｎ－１）スキャン信号Ｓ（ｎ－１）は、第（ｎ－１）スキャン配線を通して提供され、第ｎスキャン信号Ｓ（ｎ）は、第ｎスキャン配線を通して提供され、第ｎエミッション信号ＥＭ（ｎ）は、第ｎエミッション配線を通して提供される。第（ｎ－１）スキャン配線、第ｎスキャン配線、及び第ｎエミッション配線は、ゲート配線３０１に含まれる。

【0050】

駆動素子は、データ電圧Ｖｄａｔａによる駆動電流を発生させ、駆動電流を発光素子１３０のカソード電極に提供する。発光素子１３０のカソード電極と駆動素子のソースは、Ｎ１ノードで連結される。発光素子１３０のアノード電極は、Ｎ５ノードに連結され、Ｎ５ノードは、第１共通配線１０１に連結されて第２画素駆動回路ＰＣ２から高電位電圧ＶＤＤの印加を受ける。第１共通配線１０１は、単位画素ＰＸＬに含まれたサブ画素ＳＰＸＬに共通して配置された単一配線である。そして、発光素子１３０のカソード電極は、サブ画素ＳＰＸＬ別に互いに異なる駆動電流が提供され得るようにサブ画素ＳＰＸＬ別に離隔されて配置される。

【0051】

発光素子１３０の発光時に、カソード電極の電圧は、アノード電極の電圧と比較して相対的に低い電圧の状態にある。画素駆動回路で発光素子１３０を除く残りの駆動素子及びスイッチング回路は、発光素子１３０を発光させるために発光素子１３０のカソード電極に相対的に高電位電圧ＶＤＤより低い電圧の状態になるように駆動電流を発生させる。

【0052】

本明細書の一実施例に係る画素駆動回路は、Ｐタイプのトランジスタ、特にＰＭＯＳ ＴＦＴ（Ｐ－ｃｈａｎｎｅｌ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）で具現され得るが、これに限定されず、Ｎタイプのトランジスタで具現されてもよい。この場合、Ｎタイプのトランジスタは、ＮＭＯＳ ＴＦＴ（Ｎ－ｃｈａｎｎｅｌ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）で具現され得る。ただし、Ｐタイプのトランジスタは、ターン－オフ時、ゲートの電圧がロジックハイ電圧であり、Ｎタイプのトランジスタは、ターン－オフ時、ゲートの電圧がロジックロー電圧である。

【0053】

例えば、発光素子１３０のカソード電極に低電位電圧ＶＳＳが提供される第２電源配線に連結され、アノード電極に駆動素子から発生した駆動電流が印加される場合、駆動素子及びスイッチング回路のいずれか一つ以上のトランジスタが静電気の影響を受けて不良が発生するようになると、ターン－オフ状態のトランジスタのゲート電圧がロジックハイ電圧であるため、発光素子１３０のアノード電極に影響を及ぼすので輝点が発生しやすい。具体的に、トランジスタのゲート絶縁層が静電気によって破壊（ｂｒｅａｋｄｏｗｎ）されてゲートとアクティブ間に短絡（ｓｈｏｒｔ）が発生する場合を指し得る。短絡したゲートとアクティブを通して伝達されたロジックハイ電圧は、発光素子１３０のアノード電極に伝達され、発光素子１３０を発光させる。従って、発光素子１３０が不要に発光して輝点と認知されないようにするために、発光素子１３０のアノード電極に高電位電圧ＶＤＤが印加されるように第２画素駆動回路ＰＣ２と第１共通配線１０１を連結させ、カソード電極は第１画素駆動回路ＰＣ１と電気的に連結させることで、表示パネルに輝点が発生することを防止できる。

【0054】

図４ａを参照すると、駆動素子は、第１トランジスタＴ１で具現され、第１トランジスタＴ１のゲートはＮ２ノード、ソースはＮ１ノード、ドレインはＮ３ノードに連結される。駆動素子は、ゲート電圧によりターン－オンされてＮ１ノードに一定の駆動電流を提供できる。駆動素子は、ゲートがアクティブ上にあるトップゲート構造であり、かつコンタクトホールを通してソースとドレインがアクティブとコンタクトするコープレーナー構造であってよい。そして、駆動素子のアクティブの下部には導電層が配置されるが、導電層は、駆動素子のアクティブに入射する光を遮断してアクティブの劣化を防止できる。導電層は、フローティングされず、第１トランジスタＴ１のソースに連結させることで、駆動電流及び輝度均一度を向上させることができる。図４ｂを参照すると、導電層は、第１トランジスタＴ１のゲートに連結されてもよい。導電層が駆動素子のソースに連結された場合、導電層が駆動素子のゲートに連結された場合より相対的に駆動素子の駆動電流が減少するが、表示パネルの輝度均一度を向上させることができる。反対に、導電層が駆動素子のゲートに連結された場合、導電層が駆動素子のソースに連結された場合より相対的に表示パネルの輝度均一度は減少するが、駆動素子の駆動電流を増加させることができる。

【0055】

Ｎ１スイッチング回路は、第４トランジスタＴ４を含む。第４トランジスタＴ４は、第ｎスキャン信号Ｓ（ｎ）により制御され、データ配線２０１を通して流れるデータ電圧ＶｄａｔａをＮ１ノードに提供する。データ電圧ＶｄａｔａがＮ１ノードに提供されることで、駆動素子は、データ電圧Ｖｄａｔａによる駆動電流を発生させることができる。

【0056】

Ｎ２スイッチング回路は、第２トランジスタＴ２及び第３トランジスタＴ３を含む。第２トランジスタＴ２は、第（ｎ－１）スキャン信号Ｓ（ｎ－１）により制御され、第２電源配線を通して流れる低電位電圧ＶＳＳをＮ２ノードに提供する。Ｎ２ノードに提供された低電位電圧ＶＳＳは、第１トランジスタＴ１のゲートを低電位電圧ＶＳＳで放電させることで、駆動素子の閾値電圧補償及び駆動電流生成時に駆動素子のゲートに正確な電圧が印加され得る。

【0057】

第３トランジスタＴ３は、第ｎスキャン信号Ｓ（ｎ）により制御され、Ｎ２ノード及びＮ３ノードを導通させる。第３トランジスタＴ３は、駆動素子のゲート及びドレインを導通させることで駆動素子の閾値電圧を抽出する。抽出された閾値電圧は、駆動素子のゲート電圧に反映され、最終的に駆動素子が発生させる駆動電流では相殺されるので、駆動素子の閾値電圧の補償がなされる。

【0058】

Ｎ３スイッチング回路は、第５トランジスタＴ５を含む。第５トランジスタＴ５は、第ｎエミッション信号ＥＭ（ｎ）により制御され、Ｎ３ノードに低電位電圧ＶＳＳを提供する。第５トランジスタＴ５は、駆動素子のドレインに低電位電圧ＶＳＳを提供することで駆動電流が発生できるようにする。

【0059】

キャパシタ回路は、第１キャパシタＣｓｔ１及び第２キャパシタＣｓｔ２を含む。第１キャパシタＣｓｔ１は、Ｎ２ノードとＮ４ノードにそれぞれ連結された二つの電極を含む。Ｎ４ノードは、第２共通配線１０２を通して第２画素駆動回路ＰＣ２に連結され、第２画素駆動回路ＰＣ２を通して高電位電圧ＶＤＤまたは基準電圧Ｖｒｅｆの印加を受ける。

【0060】

第１キャパシタＣｓｔ１は、キャパシタ素子のカップリング特性を利用してＮ２ノードの電圧を調節し、発光時、駆動素子のゲートに印加された電圧を固定させて駆動電流及び発光輝度を一定にする。

【0061】

第１キャパシタＣｓｔ１は、二つの電極が互いに重畳されて具現されるが、一電極は、Ｎ２ノードと連結されるので、駆動素子のゲートと連結され、第１キャパシタＣｓｔ１の他電極は、駆動素子のゲート上でゲートの一部と重畳するように配置される。そして、第１キャパシタＣｓｔ１の一電極と他電極との間には、絶縁層が配置される。

【0062】

例えば、発光素子のカソード電極を複数のサブ画素が共有する正ガンマ構造の画素駆動回路で駆動素子のゲートにキャパシタが連結されている場合、画素駆動回路形成工程中に静電気の発生によりトランジスタを覆っている絶縁層が静電気によって破壊（ｂｒｅａｋｄｏｗｎ）されてキャパシタの一電極と他電極が互いに短絡（ｓｈｏｒｔ）し得る。この場合、キャパシタの二つの電極が短絡してサブ画素ＳＰＸＬは輝点に発現され得る。輝点は、暗点よりさらによく視認されるので、画質を低下させる。従って、本発明の実施例に係る画素駆動回路、即ち、発光素子のアノード電極を複数のサブ画素が共有する逆ガンマ構造の画素駆動回路を具現することで、電界発光表示装置の画質を向上させることができる。

【0063】

第２キャパシタＣｓｔ２は、二つの電極を含む。第２キャパシタＣｓｔ２の一電極は、第１トランジスタＴ１のゲートに連結され、他電極は、高電位電圧ＶＤＤが提供される配線に連結される。即ち、第２キャパシタＣｓｔ２を構成する一電極である第１トランジスタＴ１のゲートの一部分と高電位電圧ＶＤＤが提供される配線の一部または高電位電圧ＶＤＤが提供される配線と連結された他の電極と重畳して配置され得る。また、図４ｂを参照すると、第２キャパシタＣｓｔ２の一電極は、第１トランジスタＴ１のソースに連結され、他電極は、高電位電圧ＶＤＤが提供される配線と連結されてもよい。静電気等の理由によって第２キャパシタＣｓｔ２の二つの電極が短絡しても、第２キャパシタＣｓｔ２の他電極には、高電位電圧ＶＤＤが提供されるので、駆動素子のゲートにも高電位電圧ＶＤＤが提供されることで、駆動素子はターン－オフされ、サブ画素ＳＰＸＬは暗点化される。

【0064】

また、駆動素子のゲートに二つのキャパシタを連結させることで、駆動素子のゲート電圧が他のスイッチングトランジスタによって発生する寄生キャパシタによるカップリング効果の影響にも揺れないようにすることができる。

【0065】

第２画素駆動回路ＰＣ２は、第１共通スイッチング回路及び第２共通スイッチング回路を含む。

【0066】

第１共通スイッチング回路は、第１共通トランジスタＴＣ１を含む。第１共通スイッチング回路は、第１共通配線１０１を通してＮ５ノードに電圧を印加する回路である。

【0067】

第１共通トランジスタＴＣ１は、第ｎエミッション信号ＥＭ（ｎ）により制御され、高電位電圧ＶＤＤをＮ５ノードに印加する。第１共通トランジスタＴＣ１は、高電位電圧ＶＤＤを発光素子１３０のアノード電極に提供することで発光素子１３０を発光させる。

【0068】

第２共通スイッチング回路は、第２共通トランジスタＴＣ２、第３共通トランジスタＴＣ３、及び第４共通トランジスタＴＣ４を含む。第２共通スイッチング回路は、第２共通配線１０２を通してＮ４ノードに電圧を提供する回路である。

【0069】

第２共通トランジスタＴＣ２は、第ｎエミッション信号ＥＭ（ｎ）により制御され、高電位電圧ＶＤＤをＮ４ノードに印加する。第２共通トランジスタＴＣ２は、高電位電圧ＶＤＤを第１キャパシタＣｓｔ１の他電極に印加することで駆動素子のゲート電圧を維持させ、駆動素子が一定の駆動電流を発生させ得るようにする。

【0070】

第３共通トランジスタＴＣ３は、第ｎスキャン信号Ｓ（ｎ）により制御され、基準電圧ＶｒｅｆをＮ４ノードに印加する。第３共通トランジスタＴＣ３は、基準電圧Ｖｒｅｆを第１キャパシタＣｓｔ１の他電極に印加することで、駆動素子の閾値電圧をサンプリングし、駆動電流を発生させることができる。

【0071】

第４共通トランジスタＴＣ４は、第（ｎ－１）スキャン信号Ｓ（ｎ－１）により制御され、基準電圧ＶｒｅｆをＮ４ノードに印加する。第４共通トランジスタＴＣ４は、基準電圧Ｖｒｅｆを第１キャパシタＣｓｔ１の他電極に印加することで、発光後にフローティングされたＮ４ノードに定電圧を提供し、サンプリング期間で駆動素子のゲートに正確な電圧がカップリングされて印加され得るようにする。

【0072】

第２画素駆動回路ＰＣ２は、駆動素子に直接的に連結されず、Ｎ４ノード及びＮ５ノードに高電位電圧ＶＤＤまたは基準電圧Ｖｒｅｆの定電圧を提供する回路であるので、単位画素ＰＸＬ内に含まれた複数のサブ画素ＳＰＸＬに共有され得る。第２画素駆動回路ＰＣ２は、第２画素駆動回路ＰＣ２を構成しているトランジスタの大きさによって複数個の画素ＰＸＬに共有されてもよい。この場合、トランジスタの大きさは、第１キャパシタＣｓｔ１を充電する時間によって決定され得る。

【0073】

図３を参照すると、第２画素駆動回路ＰＣ２は、画素ＰＸＬの共通領域ＣＡに配置され、サブ画素ＳＰＸＬに共有され得る。この場合、第１共通配線１０１及び第２共通配線１０２は、サブ画素ＳＰＸＬに共有される。従って、サブ画素ＳＰＸＬが占める面積を減らすことができ、結果的に単位画素ＰＸＬの面積を減らすことができるので、高解像度の表示パネルを具現できる。

【0074】

図４ａ、図４ｂ、及び図５を参照すると、画素駆動回路の駆動は、初期化期間（１）、サンプリング期間（２）、ホールディング期間（３）、及び発光期間（４）に区分できる。

【0075】

第（ｎ－１）スキャン信号Ｓ（ｎ－１）及び第ｎスキャン信号Ｓ（ｎ）は、それぞれ、１水平期間１Ｈの間、ロジックロー電圧のパルスを含み、第ｎエミッション信号ＥＭ（ｎ）は、少なくとも２水平期間２Ｈの間、ロジックハイ電圧のパルスを含む。第（ｎ－１）スキャン信号Ｓ（ｎ－１）がロジックロー電圧である１水平期間１Ｈの間は、画素駆動回路の初期化期間（１）という。そして、第ｎスキャン信号Ｓ（ｎ）がロジックロー電圧である１水平期間１Ｈの間は、画素駆動回路のサンプリング期間（２）という。図５において、第ｎエミッション信号ＥＭ（ｎ）は、４水平期間４Ｈの間、ロジックハイ電圧を有するものと示したが、これに限定されることはない。第ｎエミッション信号ＥＭ（ｎ）は、少なくとも画素駆動回路の初期化期間（１）、サンプリング期間（２）でロジックハイ電圧を有することで発光素子１３０の発光を防止する。第ｎエミッション信号ＥＭ（ｎ）は、初期化期間（１）及びサンプリング期間（２）以外の期間で、または４水平期間４Ｈ以外の期間でロジックロー電圧であってよい。第ｎエミッション信号ＥＭ（ｎ）がロジックロー電圧である期間の間は、画素駆動回路の発光期間（４）という。

【0076】

初期化期間（１）で第１画素駆動回路ＰＣ１の第２トランジスタＴ２がターン－オンされてＮ２ノードに低電位電圧ＶＳＳが印加され、第２画素駆動回路ＰＣ２の第４共通トランジスタＴＣ４がターン－オンされてＮ４ノードに基準電圧Ｖｒｅｆが印加される。これによって、第１トランジスタＴ１のゲートは、低電位電圧ＶＳＳで放電され、第１キャパシタＣｓｔ１及び第２キャパシタＣｓｔ２それぞれの一電極も低電位電圧ＶＳＳで放電される。

【0077】

サンプリング期間（２）で第２画素駆動回路ＰＣ２の第３共通トランジスタＴＣ３がターン－オンされてＮ４ノードに基準電圧Ｖｒｅｆが印加される。Ｎ４ノードは、初期化期間（１）に引き続きサンプリング期間（２）でも基準電圧Ｖｒｅｆを維持する。

【0078】

サンプリング期間（２）で第１画素駆動回路ＰＣ１の第４トランジスタＴ４がターン－オンされてＮ１ノードにデータ電圧Ｖｄａｔａが印加され、第３トランジスタＴ３がターン－オンされてＮ２ノードとＮ３ノードが導通される。これによって、駆動素子のゲートとドレインが短絡（ｓｈｏｒｔ）するため、Ｎ２ノードの電圧とＮ１ノードの電圧の差が駆動素子の閾値電圧Ｖｔｈに該当するまでＮ２ノードの電圧は上昇する。従って、サンプリング期間（２）の終了時点でＮ２ノードの電圧は（Ｖｄａｔａ＋Ｖｔｈ）となる。Ｎ２ノードの電圧上昇は、時間を要する。駆動素子の閾値電圧を正確にサンプリングするためには、サンプリング時間が十分に与えられる必要がある。そして、第ｎスキャン信号Ｓ（ｎ）が完全にロジックハイ電圧に転換されるにも時間が必要であるので、サンプリング期間（２）以後にホールディング期間（３）を設け得る。

【0079】

ホールディング期間（３）は、１水平期間１Ｈと示したが、これに限定されることはない。ホールディング期間（３）の間にも発光素子１３０が発光しないようにするために、第ｎエミッション信号ＥＭ（ｎ）は、ロジックハイ電圧を維持する。そして、第ｎエミッション信号ＥＭ（ｎ）がロジックロー電圧に転換されながら発光素子１３０の発光が始まる。

【0080】

発光期間（４）で第２画素駆動回路ＰＣ２の第２共通トランジスタＴＣ２がターン－オンされてＮ４ノードに高電位電圧ＶＤＤが印加される。Ｎ４ノードの電圧が基準電圧Ｖｒｅｆから高電位電圧ＶＤＤに変更されることで第１キャパシタＣｓｔ１のカップリングによりＮ２ノードの電圧は（Ｖｄａｔａ＋Ｖｔｈ＋ＶＤＤ－Ｖｒｅｆ）となる。

【0081】

発光期間（４）で第１画素駆動回路ＰＣ１の第５トランジスタＴ５がターン－オンされてＮ３ノードに低電位電圧ＶＳＳが印加されて駆動素子がターン－オンされ、発光素子１３０に駆動電流を提供し、第２画素駆動回路ＰＣ２の第１共通トランジスタＴＣ１がターン－オンされ、発光素子１３０のアノード電極に高電位電圧ＶＤＤが印加されて発光素子１３０が発光する。この場合、駆動素子のソース電圧は（ＶＤＤ－Ｖ_ＴＣ１－Ｖ_ｌｅｄ）であるので、駆動素子の駆動電流Ｉ_Ｄは、式１のとおりである。
［式１］
Ｉ_Ｄ＝ｋ（Ｖｄａｔａ－Ｖｒｅｆ＋Ｖ_ＴＣ１－Ｖ_ｌｅｄ）^２

【0082】

式１において、ｋは、駆動素子の特性に対する定数値であり、Ｖ_ｌｅｄは、発光素子１３０の閾値電圧であり、Ｖ_ＴＣ１は、第１共通トランジスタＴＣ１の閾値電圧である。式１を参照すると、駆動電流Ｉ_Ｄで駆動素子の閾値電圧Ｖｔｈ値は除去されるので、駆動電流Ｉ_Ｄは、駆動素子の閾値電圧Ｖｔｈに依存せず、閾値電圧Ｖｔｈの変化にも影響を受けない。

【0083】

また、駆動電流Ｉ_Ｄは、電流の影響で電圧降下が発生する高電位電圧ＶＤＤではなく定電圧が印加されて電圧降下の影響をほとんど受けない基準電圧Ｖｒｅｆの影響を受けるので、表示パネル上で画素ＰＸＬの位置による輝度変化を防止できる。

【0084】

図６は、本明細書の他の実施例に係る画素駆動回路を示した図である。図６の画素駆動回路に印加される信号波形図は、図５と同一であるので、図５を参考にして説明する。

【0085】

図６を参照すると、本明細書の他の実施例に係る画素駆動回路は、第１画素駆動回路ＰＣ１と第２画素駆動回路ＰＣ２を含む。第１画素駆動回路ＰＣ１は、サブ画素ＳＰＸＬにそれぞれ配置され、第２画素駆動回路ＰＣ２は、単位画素ＰＸＬ内の共通領域ＣＡに配置される。第２画素駆動回路ＰＣ２は、単位画素ＰＸＬ内に配置されたサブ画素ＳＰＸＬと連結される。第１画素駆動回路ＰＣ１は、発光素子１３０、駆動素子、第１スイッチング回路、第２スイッチング回路、第３スイッチング回路、及びキャパシタ回路を含む。

【0086】

図６は、ｎ番目の行に位置した画素ＰＸＬに含まれた画素駆動回路を例に挙げて説明する。ｎ番目の行に位置した画素駆動回路には、第（ｎ－１）スキャン信号Ｓ（ｎ－１）、第ｎスキャン信号Ｓ（ｎ）、第ｎエミッション信号ＥＭ（ｎ）が提供される。第（ｎ－１）スキャン信号Ｓ（ｎ－１）は、第（ｎ－１）スキャン配線を通して提供され、第ｎスキャン信号Ｓ（ｎ）は、第ｎスキャン配線を通して提供され、第ｎエミッション信号ＥＭ（ｎ）は、第ｎエミッション配線を通して提供される。第（ｎ－１）スキャン配線、第ｎスキャン配線、及び第ｎエミッション配線は、ゲート配線３０１に含まれる。

【0087】

駆動素子は、データ電圧Ｖｄａｔａによる駆動電流を発生させ、駆動電流を発光素子１３０のカソード電極に提供する。発光素子１３０のカソード電極と駆動素子のソースは、Ｎ１ノードで連結される。発光素子１３０のアノード電極は、Ｎ５ノードに連結され、Ｎ５ノードは、第１共通配線１０１に連結されて第２画素駆動回路ＰＣ２から高電位電圧ＶＤＤの印加を受ける。第１共通配線１０１は、単位画素ＰＸＬに含まれたサブ画素ＳＰＸＬに共通して配置された単一配線である。そして、発光素子１３０のカソード電極は、サブ画素ＳＰＸＬ別に互いに異なる駆動電流が提供され得るようにサブ画素ＳＰＸＬ別に離隔されて配置される。

【0088】

発光素子１３０の発光時に、カソード電極の電圧は、アノード電極の電圧と比較して相対的に低い電圧の状態にある。画素駆動回路で発光素子１３０を除く残りの駆動素子及びスイッチング回路は、発光素子１３０を発光させるために発光素子１３０のカソード電極に相対的に高電位電圧ＶＤＤより低い電圧の状態になるように駆動電流を発生させる。

【0089】

本明細書の他の実施例に係る画素駆動回路は、Ｐタイプのトランジスタ、特にＰチャネルＭＯＳ ＴＦＴ（Ｐ－ｃｈａｎｎｅｌ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）で具現され得るが、これに限定されず、Ｎタイプのトランジスタで具現されてもよい。この場合、Ｎタイプのトランジスタは、ＮチャネルＭＯＳ ＴＦＴ（Ｎ－ｃｈａｎｎｅｌ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）で具現され得る。ただし、Ｐタイプのトランジスタは、ターン－オフ時、ゲートの電圧がロジックハイ電圧であり、Ｎタイプのトランジスタは、ターン－オフ時、ゲートの電圧がロジックロー電圧である。

【0090】

本明細書の一実施例に係る画素駆動回路において言及したように、本明細書の他の実施例に係る画素駆動回路で発光素子１３０が不要に発光して輝点と認知されないようにするために、発光素子１３０のアノード電極に高電位電圧ＶＤＤが印加されるように第２画素駆動回路ＰＣ２と第１共通配線１０１を連結させ、カソード電極は画素駆動回路と電気的に連結させることで、表示パネルに輝点が発生することを防止できる。

【0091】

駆動素子は、第１トランジスタＴ１で具現され、第１トランジスタＴ１のゲートはＮ２ノード、ソースはＮ１ノード、ドレインはＮ３ノードに連結される。駆動素子は、ゲート電圧によりターン－オンされてＮ１ノードに一定の駆動電流を提供できる。先に言及したように、駆動素子のアクティブの下部には導電層が配置されるが、導電層は、フローティングされず、第１トランジスタＴ１のソースに連結させることで、駆動電流及び輝度均一度を向上させることができる。図６において、導電層は、第１トランジスタＴ１のソースに連結されたものと示したが、これに限定されず、図４ｂのように、導電層は、第１トランジスタＴ１のゲートに連結されてもよい。

【0092】

Ｎ１スイッチング回路は、第４トランジスタＴ４を含む。第４トランジスタＴ４は、第ｎスキャン信号Ｓ（ｎ）により制御され、データ配線２０１を通して流れるデータ電圧ＶｄａｔａをＮ１ノードに提供する。データ電圧ＶｄａｔａがＮ１ノードに提供されることで、駆動素子は、データ電圧Ｖｄａｔａによる駆動電流を発生させることができる。

【0093】

Ｎ２スイッチング回路は、第２トランジスタＴ２及び第３トランジスタＴ３を含む。第２トランジスタＴ２は、第（ｎ－１）スキャン信号Ｓ（ｎ－１）により制御され、第２電源配線を通して流れる低電位電圧ＶＳＳをＮ２ノードに提供する。Ｎ２ノードに提供された低電位電圧ＶＳＳは、第１トランジスタＴ１のゲートを低電位電圧ＶＳＳで放電させることで、駆動素子の閾値電圧補償及び駆動電流生成時に駆動素子のゲートに正確な電圧が印加され得る。

【0094】

第３トランジスタＴ３は、第ｎスキャン信号Ｓ（ｎ）により制御され、Ｎ２ノード及びＮ３ノードを導通させる。第３トランジスタＴ３は、駆動素子のゲート及びドレインを導通させることで駆動素子の閾値電圧を抽出する。抽出された閾値電圧は、駆動素子のゲート電圧に反映され、最終的に駆動素子が発生させる駆動電流では相殺されるので、駆動素子の閾値電圧の補償がなされる。

【0095】

Ｎ３スイッチング回路は、第５トランジスタＴ５を含む。第５トランジスタＴ５は、第ｎエミッション信号ＥＭ（ｎ）により制御され、Ｎ３ノードに低電位電圧ＶＳＳを提供する。第５トランジスタＴ５は、駆動素子のドレインに低電位電圧ＶＳＳを提供することで駆動電流が発生できるようにする。

【0096】

キャパシタ回路は、第１キャパシタＣｓｔ１及び第２キャパシタＣｓｔ２を含む。第１キャパシタＣｓｔ１は、Ｎ２ノードとＮ４ノードにそれぞれ連結された二つの電極を含む。Ｎ４ノードは、第２共通配線１０２を通して第２画素駆動回路ＰＣ２に連結され、第２画素駆動回路ＰＣ２を通して高電位電圧ＶＤＤまたは基準電圧Ｖｒｅｆの印加を受ける。

【0097】

第１キャパシタＣｓｔ１は、キャパシタ素子のカップリング特性を利用してＮ２ノードの電圧を調節し、発光時、駆動素子のゲートに印加された電圧を固定させて駆動電流及び発光輝度を一定にする。

【0098】

第１キャパシタＣｓｔ１は、二つの電極が互いに重畳されて具現されるが、一電極は、Ｎ２ノードと連結されるので、駆動素子のゲートと連結され、第１キャパシタＣｓｔ１の他電極は、駆動素子のゲート上でゲートの一部と重畳するように配置される。そして、第１キャパシタＣｓｔ１の一電極と他電極との間には、絶縁層が配置される。

【0099】

先に言及したように、正ガンマ構造の画素駆動回路に含まれたキャパシタは、工程中に発生した静電気によって一電極と他電極が互いに短絡（ｓｈｏｒｔ）し得、キャパシタの二つの電極が短絡するとサブ画素ＳＰＸＬは輝点に発現され得る。輝点は、暗点よりさらによく視認されるので、画質を低下させる。従って、逆ガンマ構造の画素駆動回路に配置されたキャパシタは、短絡しても駆動素子をターン－オフさせるので、サブ画素を暗点化させることができる。

【0100】

第２キャパシタＣｓｔ２は、二つの電極を含む。第２キャパシタＣｓｔ２の一電極は、第１トランジスタＴ１のゲートに連結され、他電極は、Ｎ１ノードに連結される。即ち、第２キャパシタＣｓｔ２を構成する一電極は、第１トランジスタＴ１のゲートの一部分とＮ１ノードを構成する電極の一部分またはＮ１ノードと連結された他の電極と重畳して配置され得る。静電気等の理由によって第２キャパシタＣｓｔ２の二つの電極が短絡しても、短絡した第２キャパシタＣｓｔ２は、駆動素子のソースとゲートの電圧差を０Ｖとするため、駆動素子はターン－オフされ、サブ画素ＳＰＸＬは暗点化される。

【0101】

また、駆動素子のゲートに二つのキャパシタを連結させることで、駆動素子のゲート電圧が他のスイッチングトランジスタによって発生する寄生キャパシタによるカップリング効果の影響にも揺れないようにすることができる。

【0102】

第２画素駆動回路ＰＣ２は、第１共通スイッチング回路、第２共通スイッチング回路、及び第３共通スイッチング回路を含む。

【0103】

第１共通スイッチング回路は、第１共通トランジスタＴＣ１を含む。第１共通スイッチング回路は、第１共通配線１０１を通してＮ５ノードに電圧を印加する回路である。

【0104】

第１共通トランジスタＴＣ１は、第ｎエミッション信号ＥＭ（ｎ）により制御され、高電位電圧ＶＤＤをＮ５ノードに印加する。第１共通トランジスタＴＣ１は、高電位電圧ＶＤＤを発光素子１３０のアノード電極に提供することで発光素子１３０を発光させる。

【0105】

第２共通スイッチング回路は、第３共通トランジスタＴＣ３及び第４共通トランジスタＴＣ４を含む。第２共通スイッチング回路は、第２共通配線１０２を通してＮ４ノードに電圧を提供する回路である。

【0106】

第３共通トランジスタＴＣ３は、第ｎスキャン信号Ｓ（ｎ）により制御され、基準電圧ＶｒｅｆをＮ４ノードに印加する。第３共通トランジスタＴＣ３は、基準電圧Ｖｒｅｆを第１キャパシタＣｓｔ１の他電極に印加することで、駆動素子の閾値電圧をサンプリングし、駆動電流を発生させることができる。

【0107】

第４共通トランジスタＴＣ４は、第（ｎ－１）スキャン信号Ｓ（ｎ－１）により制御され、基準電圧ＶｒｅｆをＮ４ノードに印加する。第４共通トランジスタＴＣ４は、基準電圧Ｖｒｅｆを第１キャパシタＣｓｔ１の他電極に印加することで、発光後にフローティングされたＮ４ノードに定電圧を提供し、サンプリング期間で駆動素子のゲートに正確な電圧がカップリングされて印加され得るようにする。

【0108】

第３共通スイッチング回路は、第２共通トランジスタＴＣ２を含む。第２共通トランジスタＴＣ２は、第ｎエミッション信号ＥＭ（ｎ）により制御され、Ｎ４ノードとＮ５ノードを互いに導通させる。第２共通トランジスタＴＣ２は、Ｎ４ノードの電圧とＮ５ノードの電圧を同一にさせることで、Ｎ５ノードの電圧値がＮ４ノードにも反映されて第１キャパシタＣｓｔ１の他電極に印加させる。第１キャパシタＣｓｔ１のカップリングにより駆動素子のゲート電圧にもＮ５ノードの電圧値が反映され、駆動素子が正確な駆動電流を発生させる。

【0109】

第２画素駆動回路ＰＣ２は、駆動素子に直接的に連結されず、Ｎ４ノード及びＮ５ノードに高電位電圧ＶＤＤまたは基準電圧Ｖｒｅｆの定電圧を提供する回路であるので、単位画素ＰＸＬ内に含まれた複数のサブ画素ＳＰＸＬに共有され得る。第２画素駆動回路ＰＣ２は、第２画素駆動回路ＰＣ２を構成しているトランジスタの大きさによって複数個の画素ＰＸＬに共有されてもよい。この場合、トランジスタの大きさは、第１キャパシタＣｓｔ１を充電する時間によって決定され得る。

【0110】

図３を参照すると、第２画素駆動回路ＰＣ２は、画素ＰＸＬの共通領域ＣＡに配置され、サブ画素ＳＰＸＬに共有され得る。この場合、第１共通配線１０１及び第２共通配線１０２は、サブ画素ＳＰＸＬに共有される。従って、サブ画素ＳＰＸＬが占める面積を減らすことができ、結果的に単位画素ＰＸＬの面積を減らすことができるので、高解像度の表示パネルを具現できる。

【0111】

図６及び図５を参照すると、画素駆動回路の駆動は、初期化期間（１）、サンプリング期間（２）、ホールディング期間（３）、及び発光期間（４）に区分できる。

【0112】

第（ｎ－１）スキャン信号Ｓ（ｎ－１）及び第ｎスキャン信号Ｓ（ｎ）は、それぞれ、１水平期間１Ｈの間、ロジックロー電圧のパルスを含み、第ｎエミッション信号ＥＭ（ｎ）は、少なくとも２水平期間２Ｈの間、ロジックハイ電圧のパルスを含む。第（ｎ－１）スキャン信号Ｓ（ｎ－１）がロジックロー電圧である１水平期間１Ｈの間は、画素駆動回路の初期化期間（１）という。そして、第ｎスキャン信号Ｓ（ｎ）がロジックロー電圧である１水平期間１Ｈの間は、画素駆動回路のサンプリング期間（２）という。図５において、第ｎエミッション信号ＥＭ（ｎ）は、４水平期間４Ｈの間、ロジックハイ電圧を有するものと示したが、これに限定されることはない。第ｎエミッション信号ＥＭ（ｎ）は、少なくとも画素駆動回路の初期化期間（１）、サンプリング期間（２）でロジックハイ電圧を有することで発光素子１３０の発光を防止する。第ｎエミッション信号ＥＭ（ｎ）は、初期化期間（１）及びサンプリング期間（２）以外の期間で、または４水平期間４Ｈ以外の期間でロジックロー電圧であってよい。第ｎエミッション信号ＥＭ（ｎ）がロジックロー電圧である期間の間は、画素駆動回路の発光期間（４）という。

【0113】

初期化期間（１）で第１画素駆動回路ＰＣ１の第２トランジスタＴ２がターン－オンされてＮ２ノードに低電位電圧ＶＳＳが印加され、第２画素駆動回路ＰＣ２の第４共通トランジスタＴＣ４がターン－オンされてＮ４ノードに基準電圧Ｖｒｅｆが印加される。これによって、第１トランジスタＴ１のゲートは、低電位電圧ＶＳＳで放電され、第１キャパシタＣｓｔ１及び第２キャパシタＣｓｔ２それぞれの一電極も低電位電圧ＶＳＳで放電される。

【0114】

サンプリング期間（２）で第２画素駆動回路ＰＣ２の第３共通トランジスタＴＣ３がターン－オンされてＮ４ノードに基準電圧Ｖｒｅｆが印加される。Ｎ４ノードは、初期化期間（１）に引き続きサンプリング期間（２）でも基準電圧Ｖｒｅｆを維持する。

【0115】

サンプリング期間（２）で第１画素駆動回路ＰＣ１の第４トランジスタＴ４がターン－オンされてＮ１ノードにデータ電圧Ｖｄａｔａが印加され、第３トランジスタＴ３がターン－オンされてＮ２ノードとＮ３ノードが導通される。これによって、駆動素子のゲートとドレインが短絡（ｓｈｏｒｔ）するため、Ｎ２ノードの電圧とＮ１ノードの電圧の差が駆動素子の閾値電圧Ｖｔｈに該当するまでＮ２ノードの電圧は上昇する。従って、サンプリング期間（２）の終了時点でＮ２ノードの電圧は（Ｖｄａｔａ＋Ｖｔｈ）となる。Ｎ２ノードの電圧上昇は、時間を要する。駆動素子の閾値電圧を正確にサンプリングするためには、サンプリング時間が十分に与えられる必要がある。そして、第ｎスキャン信号Ｓ（ｎ）が完全にロジックハイ電圧に転換されるにも時間が必要であるので、サンプリング期間（２）以後にホールディング期間（３）を設け得る。

【0116】

ホールディング期間（３）は、１水平期間１Ｈと示したが、これに限定されることはない。ホールディング期間（３）の間にも発光素子１３０が発光しないようにするために、第ｎエミッション信号ＥＭ（ｎ）は、ロジックハイ電圧を維持する。そして、第ｎエミッション信号ＥＭ（ｎ）がロジックロー電圧に転換されながら発光素子１３０の発光が始まる。

【0117】

発光期間（４）で第２画素駆動回路ＰＣ２の第１共通トランジスタＴＣ１がターン－オンされてＮ５ノードに高電位電圧ＶＤＤが印加され、第２共通トランジスタＴＣ２がターン－オンされてＮ４ノードの電圧がＮ５ノードの電圧と同一になる。この場合、実質的にＮ５ノードに印加される電圧は、高電位電圧ＶＤＤに第１共通トランジスタの閾値電圧Ｖ_ＴＣ１が反映された値である。同様に、Ｎ４ノードの電圧は、基準電圧Ｖｒｅｆから高電位電圧ＶＤＤと第１共通トランジスタの閾値電圧Ｖ_ＴＣ１の差に変更されることで第１キャパシタＣｓｔ１のカップリングによりＮ２ノードの電圧は（Ｖｄａｔａ＋Ｖｔｈ＋ＶＤＤ－Ｖｒｅｆ－Ｖ_ＴＣ１）となる。

【0118】

発光期間（４）で第１画素駆動回路ＰＣ１の第５トランジスタＴ５がターン－オンされてＮ３ノードに低電位電圧ＶＳＳが印加されて駆動素子がターン－オンされ、発光素子１３０に駆動電流を提供することで発光素子１３０が発光する。この場合、駆動素子のソースの電圧は（ＶＤＤ－Ｖ_ＴＣ１－Ｖ_ｌｅｄ）である。従って、駆動素子の駆動電流Ｉ_Ｄは、式２のとおりである。
［式２］
Ｉ_Ｄ＝ｋ（Ｖｄａｔａ－Ｖｒｅｆ－Ｖ_ｌｅｄ）^２

【0119】

式２において、ｋは、駆動素子の特性に対する定数値であり、Ｖ_ＴＣ１は、第１共通トランジスタＴＣ１の閾値電圧であり、Ｖ_ｌｅｄは、発光素子１３０の閾値電圧である。式２を参照すると、駆動電流Ｉ_Ｄで駆動素子の閾値電圧Ｖｔｈ値は除去されるので、駆動電流Ｉ_Ｄは、駆動素子の閾値電圧Ｖｔｈに依存せず、閾値電圧Ｖｔｈの変化にも影響を受けない。また、駆動電流Ｉ_Ｄは、本発明の一実施例に対比して第１共通トランジスタの閾値電圧Ｖ_ＴＣ１要素が削除されるので、第１共通トランジスタＴＣ１の閾値電圧の変動にも影響を受けないので、駆動電流Ｉ_Ｄの信頼性を確保し、表示パネルで輝度均一度も向上させることができる。

【0120】

また、駆動電流Ｉ_Ｄは、電流の影響で電圧降下が発生する高電位電圧ＶＤＤではなく定電圧が印加されて電圧降下の影響をほとんど受けない基準電圧Ｖｒｅｆの影響を受けるので、表示パネル上で画素ＰＸＬの位置による輝度変化を防止できる。

【0121】

本発明の実施態様は、下記のように記載することもできる。

【0122】

本発明の態様によれば、本明細書の一実施例に係る電界発光表示装置において、サブ画素を含み、サブ画素が配置されたサブ画素領域及び共通領域に区分される画素を含み、サブ画素それぞれは、アノード電極及びカソード電極を含む発光素子を含み、サブ画素領域には、第１画素駆動回路が配置され、共通領域には、第２画素駆動回路が配置される。発光素子のアノード電極は、第２画素駆動回路と連結された第１共通配線に連結される。サブ画素は、ソースが第１ノードに、ゲートが第２ノードに、ドレインが第３ノードに連結された駆動素子、第２ノードに連結された第４トランジスタ、第２ノードに連結された第２トランジスタ、第３ノードに連結された第５トランジスタ、第２ノード及び前記第３ノードに連結された第３トランジスタ、第２ノード及び第２画素駆動回路と連結された第２共通配線に連結された第１キャパシタ、第１共通配線と第１ノードまたは第２ノードに連結された第２キャパシタ、及び駆動素子の下部に配置された導電層を含む。導電層は、第１ノードまたは駆動素子のゲートと連結される。この場合、電界発光表示装置で静電気起因によるサブ画素不良の発生時にサブ画素を暗点化させることで画質不良を減らすことができる。

【0123】

本発明の他の特徴によれば、第２画素駆動回路は、第１共通配線に電圧を印加する第１共通スイッチング回路及び第２共通配線に電圧を印加する第２共通スイッチング回路を含むことができる。

【0124】

本発明の他の特徴によれば、サブ画素は、第１共通配線及び第２共通配線を通して互いに連結され得る。

【0125】

本発明の他の特徴によれば、第２共通スイッチング回路は、基準電圧を提供する配線に連結され、基準電圧は、駆動素子のゲートに提供されて駆動素子をターン－オンさせることができる。

【0126】

本発明の他の特徴によれば、第２画素駆動回路は、第（ｎ－１）スキャン信号、第ｎスキャン信号、及び第ｎエミッション信号により制御されるトランジスタで具現され得る。

【0127】

本発明の他の特徴によれば、第４トランジスタは、第ｎスキャン信号により制御され、データ電圧を第１ノードに提供するように具現され得る。

【0128】

本発明の他の特徴によれば、第２トランジスタは、第（ｎ－１）スキャン信号により制御され、低電位電圧が提供される配線と連結されて低電位電圧を第２ノードに提供できる。

【0129】

本発明の他の特徴によれば、第５トランジスタは、第ｎエミッション信号により制御され、第３ノードに低電位電圧が提供される配線に連結され得る。

【0130】

本発明の他の特徴によれば、第３トランジスタは、第ｎスキャン信号により制御され、第２ノードと第３ノードを導通させることができる。

【0131】

本発明の他の態様によれば、本明細書の一実施例に係る電界発光表示装置において、アノード電極及びカソード電極を含み、アノード電極は、高電位電圧が提供される第１共通配線に連結された発光素子及び発光素子に駆動電流を提供する画素駆動回路を含むサブ画素を含む。サブ画素は、ソースが第１ノードに、ゲートが第２ノードに、ドレインが第３ノードに連結された駆動素子、アノード電極に連結された第１共通スイッチング回路、第２ノードに連結された第１電極及び第４ノードに連結された第２電極を含む第１キャパシタ、第２ノードに連結された第２スイッチング回路、第３ノードに連結された第３スイッチング回路、第１ノードに連結された第１スイッチング回路、及び第４ノードに連結された第２共通スイッチング回路を含む。これによって、電界発光表示装置で静電気起因によるサブ画素不良の発生時にサブ画素を暗点化させることで画質不良を減らすことができる。

【0132】

本発明の他の特徴によれば、第１共通スイッチング回路は、第ｎエミッション信号により制御され、第１共通配線に高電位電圧を提供し、第４ノードと前記第１共通配線を導通させることができる。

【0133】

本発明の他の特徴によれば、第２スイッチング回路は、第ｎスキャン信号により制御され、第２ノードと第３ノードを導通させ、第（ｎ－１）スキャン信号により制御され、低電位電圧を第２ノードに提供できる。

【0134】

本発明の他の特徴によれば、第３スイッチング回路は、第ｎエミッション信号により制御され、低電位電圧を第３ノードに提供できる。

【0135】

本発明の他の特徴によれば、第１スイッチング回路は、第ｎスキャン信号により制御され、データ電圧を第１ノードに提供できる。

【0136】

本発明の他の特徴によれば、第２共通スイッチング回路は、第（ｎ－１）スキャン信号及び第ｎスキャン信号により制御され、高電位電圧より高い電圧を第４ノードに提供できる。

【0137】

本発明の他の特徴によれば、サブ画素は、駆動素子の下部に配置された導電層を含み、導電層は、第１ノードまたは第２ノードと連結され得る。

【0138】

本発明の他の特徴によれば、サブ画素は、第２ノードと連結された一電極及び第１ノードと連結された他電極を含む第２キャパシタを含むことができる。

【0139】

以上、添付の図面を参照して、本発明の実施例をさらに詳細に説明したが、本発明は、必ずしもこのような実施例に限定されるものではなく、本発明の技術思想を外れない範囲内で多様に変形実施され得る。従って、本発明に開示された実施例は、本発明の技術思想を限定するためのものではなく、説明するためのものであり、このような実施例によって本発明の技術思想の範囲が限定されるものではない。それゆえ、以上において記述した実施例は、全ての面で例示的なものであり、限定的ではないものと理解すべきである。本発明の保護範囲は、請求の範囲によって解釈されるべきであり、それと同等な範囲内にある全ての技術思想は、本発明の権利範囲に含まれるものと解釈されるべきである。

【図1】

【図2】

【図3】

【図4a】

【図4b】

【図5】

【図6】