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特許7463782発光素子アレイ、発光装置、光学装置、計測装置及び情報処理装置
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-04-01
(45)【発行日】2024-04-09
(54)【発明の名称】発光素子アレイ、発光装置、光学装置、計測装置及び情報処理装置
(51)【国際特許分類】
H01S 5/042 20060101AFI20240402BHJP
H01S 5/42 20060101ALI20240402BHJP
H01L 31/12 20060101ALI20240402BHJP
G01S 7/484 20060101ALI20240402BHJP
【ＦＩ】
H01S5/042 630
H01S5/42
H01L31/12 E
G01S7/484
【請求項の数】
13
(21)【出願番号】P 2020046693
(22)【出願日】2020-03-17
(65)【公開番号】P2021150388
(43)【公開日】2021-09-27
【審査請求日】2023-02-24
(73)【特許権者】
【識別番号】000005496
【氏名又は名称】富士フイルムビジネスイノベーション株式会社
(74)【代理人】
【識別番号】100104880
【弁理士】
【氏名又は名称】古部 次郎
(74)【代理人】
【識別番号】100125346
【弁理士】
【氏名又は名称】尾形 文雄
(74)【代理人】
【識別番号】100166981
【弁理士】
【氏名又は名称】砂田 岳彦
(72)【発明者】
【氏名】近藤 崇
(72)【発明者】
【氏名】井口 大介
(72)【発明者】
【氏名】崎田 智明
(72)【発明者】
【氏名】白川 佳則
(72)【発明者】
【氏名】大野 誠治
【審査官】右田 昌士
(56)【参考文献】
【文献】特開２０１９－２１２７４２（ＪＰ，Ａ）
【文献】特開２０２０－０３５８７９（ＪＰ，Ａ）
【文献】特開２０１７－１７４９０６（ＪＰ，Ａ）
【文献】特開２０００－０２２２７４（ＪＰ，Ａ）
【文献】特開２０１８－１４６５２５（ＪＰ，Ａ）
【文献】特表２０１８－５３４５９２（ＪＰ，Ａ）
【文献】特表２０１７－５０１０５２（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１９／０１７０９１３（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｓ ５／００ － ５／５０
Ｈ０１Ｌ ３３／００ － ３３／６４
Ｇ０１Ｓ ７／４８ － ７／５１
Ｇ０１Ｓ １７／００ － １７／９５
Ｇ０１Ｂ １１／００ － １１／３０
Ｈ０１Ｌ ３１／１２ － ３１／１７３
Ｈ０５Ｂ ３９／００ － ３９／１０
Ｈ０５Ｂ ４５／００ － ４５／５９
Ｈ０５Ｂ ４７／００ － ４７／２９
Ｇ０９Ｇ ３／００ － ３／３８
(57)【特許請求の範囲】
【請求項1】
第１の方向に向けて配列された複数の発光指示部と、複数の発光素子で構成された発光素子群が前記第１の方向と交差する方向に配列された第１の発光素子群列と、
複数の発光素子で構成された発光素子群が、前記第１の発光素子群列に対し前記第１の方向側において当該第１の発光素子群列に沿って配列された第２の発光素子群列と、
前記複数の発光指示部のそれぞれと、前記第１の発光素子群列及び前記第２の発光素子群列のそれぞれの発光素子群とを接続して発光指示を行う複数の配線であって、当該複数の発光指示部が前記第１の方向に向けて順次発光指示を行った場合に、当該第１の発光素子群列が当該第１の方向と交差する方向に順次発光するとともに、当該第１の発光素子群列の点灯が完了した後、当該第２の発光素子群列が当該第１の方向と交差する方向に順次発光するように接続された複数の配線と、を備え、
前記第１の発光素子群列に配列された発光素子群、及び前記第２の発光素子群列に配列された発光素子群は、複数の半導体層が積層された半導体層積層体で構成され、それぞれが分離されている
発光素子アレイ。
【請求項2】
前記第１の発光素子群列と前記第２の発光素子群列とは隣接して設けられ、前記配線は、前記第１の発光素子群列における発光素子群が順次発光する方向と、前記第２の発光素子群列における発光素子群が順次発光する方向とが同じ方向となるように接続されていることを特徴とする請求項１に記載の発光素子アレイ。
【請求項3】
前記第１の発光素子群列と前記第２の発光素子群列とは隣接して設けられ、前記配線は、前記第１の発光素子群列における発光素子群が順次発光する方向と、前記第２の発光素子群列における発光素子群が順次発光する方向とが逆の方向となるように接続されていることを特徴とする請求項１に記載の発光素子アレイ。
【請求項4】
前記複数の発光指示部のそれぞれと、前記第１の発光素子群列及び前記第２の発光素子群列のそれぞれの発光素子群とを接続して発光指示を行う複数の配線は、互いに交差することなく設けられていることを特徴とする請求項１乃至３のいずれか１項に記載の発光素子アレイ。
【請求項5】
前記複数の発光指示部のそれぞれと、前記第１の発光素子群列及び前記第２の発光素子群列のそれぞれの発光素子群とを接続して発光指示を行う複数の配線は、当該発光素子群における発光素子間に多くとも１つ設けられていることを特徴とする請求項１乃至４のいずれか１項に記載の発光素子アレイ。
【請求項6】
前記複数の発光指示部は、自己走査により順次に発光指示を行うことを特徴とする請求項１乃至５のいずれか１項に記載の発光素子アレイ。
【請求項7】
請求項１乃至６のいずれか１項に記載の発光素子アレイと、前記発光素子アレイに含まれる複数の発光素子群を包含する大きさを有し、当該複数の発光素子群の出射経路に設けられた円形の光学素子と、
を備えた発光装置。
【請求項8】
前記光学素子は、前記複数の発光素子群から出射された光の拡がり角を狭めるレンズであることを特徴とする請求項７に記載の発光装置。
【請求項9】
前記複数の発光素子群から出射され、前記光学素子を透過した光を拡散させて出射する拡散部材を備えることを特徴とする請求項７又は８に記載の発光装置。
【請求項10】
前記複数の発光素子群から出射され、前記光学素子を透過した光を回折させて出射する回折部材を備えることを特徴とする請求項７又は８に記載の発光装置。
【請求項11】
請求項７乃至１０のいずれか１項に記載の発光装置と、前記発光装置が備える複数の発光素子群から出射され、被計測物で反射された反射光を受光する受光部と、
を備える光学装置。
【請求項12】
請求項１１に記載の光学装置と、前記光学装置が備える複数の発光素子群から出射されてから、当該光学装置が備える受光部で受光されるまでの時間に基づいて、三次元形状を計測し、被計測物の三次元形状を特定する三次元形状特定部と、
を備える計測装置。
【請求項13】
請求項１２に記載の計測装置と、前記計測装置が備える三次元形状特定部での特定結果に基づき、自装置の使用に関する認証処理を行う認証処理部と、
を備える情報処理装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、発光素子アレイ、発光装置、光学装置、計測装置及び情報処理装置に関する。
【背景技術】
【0002】
特許文献１には、しきい電圧もしくはしきい電流が外部から光によって制御可能な発光素子多数個を、一次元、二次元、もしくは三次元的に配列し、各発光素子から発生する光の少なくとも一部が、各発光素子近傍の他の発光素子に入射するように構成し、各発光素子に、外部から電圧もしくは電流を印加させるクロックラインを接続した発光素子アレイが記載されている。
【0003】
特許文献２には、ｐｎｐｎｐｎ６層半導体構造の発光素子を構成し、両端のｐ型第１層とｎ型第６層、および中央のｐ型第３層およびｎ型第４層に電極を設け、ｐｎ層に発光ダイオード機能を担わせ、ｐｎｐｎ４層にサイリスタ機能を担わせた自己走査型発光装置が記載されている。
【0004】
特許文献３には、基板と基板上にアレイ状に配設された面発光型半導体レーザと基板上に配列され前記面発光型半導体レーザの発光を選択的にオン・オフさせるスイッチ素子としてのサイリスタとを備える自己走査型の光源ヘッドが記載されている。
【先行技術文献】
【特許文献】
【0005】
【文献】特開平０１－２３８９６２号公報
【文献】特開２００１－３０８３８５号公報
【文献】特開２００９－２８６０４８号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
光の飛行時間による、いわゆるＴｏＦ（Time of Flight）法に基づいて、被計測物の三次元形状の計測を行う場合、複数の発光素子群から被計測物に光を照射することがある。
本発明は、それぞれが複数の発光素子を備える複数の発光素子群おいて、発光素子群ごとに設けられた発光指示部が順次発光を指示する方向に発光素子群を発光させる場合に比較し、発光指示部から発光素子群に発光指示を行う複数の配線を構成しやすくすることを目的とする。
本発明は、それぞれが複数の発光素子を備える複数の発光素子群おいて、発光素子群ごとに設けられた発光指示部が順次発光を指示する方向に発光素子群を発光させる場合に比較し、発光指示部から発光素子群に発光指示を行う複数の配線を構成しやすくすることを目的とする。
【課題を解決するための手段】
【0007】
請求項１に記載の発明は、第１の方向に向けて配列された複数の発光指示部と、複数の発光素子で構成された発光素子群が前記第１の方向と交差する方向に配列された第１の発光素子群列と、複数の発光素子で構成された発光素子群が、前記第１の発光素子群列に対し前記第１の方向側において当該第１の発光素子群列に沿って配列された第２の発光素子群列と、前記複数の発光指示部のそれぞれと、前記第１の発光素子群列及び前記第２の発光素子群列のそれぞれの発光素子群とを接続して発光指示を行う複数の配線であって、当該複数の発光指示部が前記第１の方向に向けて順次発光指示を行った場合に、当該第１の発光素子群列が当該第１の方向と交差する方向に順次発光するとともに、当該第１の発光素子群列の点灯が完了した後、当該第２の発光素子群列が当該第１の方向と交差する方向に順次発光するように接続された複数の配線と、を備え、前記第１の発光素子群列に配列された発光素子群、及び前記第２の発光素子群列に配列された発光素子群は、複数の半導体層が積層された半導体層積層体で構成され、それぞれが分離されている発光素子アレイである。
請求項２に記載の発明は、前記第１の発光素子群列と前記第２の発光素子群列とは隣接して設けられ、前記配線は、前記第１の発光素子群列における発光素子群が順次発光する方向と、前記第２の発光素子群列における発光素子群が順次発光する方向とが同じ方向となるように接続されていることを特徴とする請求項１に記載の発光素子アレイである。
請求項３に記載の発明は、前記第１の発光素子群列と前記第２の発光素子群列とは隣接して設けられ、前記配線は、前記第１の発光素子群列における発光素子群が順次発光する方向と、前記第２の発光素子群列における発光素子群が順次発光する方向とが逆の方向となるように接続されていることを特徴とする請求項１に記載の発光素子アレイである。
請求項４に記載の発明は、前記複数の発光指示部のそれぞれと、前記第１の発光素子群列及び前記第２の発光素子群列のそれぞれの発光素子群とを接続して発光指示を行う複数の配線は、互いに交差することなく設けられていることを特徴とする請求項１乃至３のいずれか１項に記載の発光素子アレイである。
請求項５に記載の発明は、前記複数の発光指示部のそれぞれと、前記第１の発光素子群列及び前記第２の発光素子群列のそれぞれの発光素子群とを接続して発光指示を行う複数の配線は、当該発光素子群における発光素子間に多くとも１つ設けられていることを特徴とする請求項１乃至４のいずれか１項に記載の発光素子アレイである。
請求項６に記載の発明は、前記複数の発光指示部は、自己走査により順次に発光指示を行うことを特徴とする請求項１乃至５のいずれか１項に記載の発光素子アレイである。
請求項７に記載の発明は、請求項１乃至６のいずれか１項に記載の発光素子アレイと、前記発光素子アレイに含まれる複数の発光素子群を包含する大きさを有し、当該複数の発光素子群の出射経路に設けられた円形の光学素子と、を備えた発光装置である。
請求項８に記載の発明は、前記光学素子は、前記複数の発光素子群から出射された光の拡がり角を狭めるレンズであることを特徴とする請求項７に記載の発光装置である。
請求項９に記載の発明は、前記複数の発光素子群から出射され、前記光学素子を透過した光を拡散させて出射する拡散部材を備えることを特徴とする請求項７又は８に記載の発光装置である。
請求項１０に記載の発明は、前記複数の発光素子群から出射され、前記光学素子を透過した光を回折させて出射する回折部材を備えることを特徴とする請求項７又は８に記載の発光装置である。
請求項１１に記載の発明は、請求項７乃至１０のいずれか１項に記載の発光装置と、前記発光装置が備える複数の発光素子群から出射され、被計測物で反射された反射光を受光する受光部と、を備える光学装置である。
請求項１２に記載の発明は、請求項１１に記載の光学装置と、前記光学装置が備える複数の発光素子群から出射されてから、当該光学装置が備える受光部で受光されるまでの時間に基づいて、三次元形状を計測し、被計測物の三次元形状を特定する三次元形状特定部と、を備える計測装置である。
請求項１３に記載の発明は、請求項１２に記載の計測装置と、前記計測装置が備える三次元形状特定部での特定結果に基づき、自装置の使用に関する認証処理を行う認証処理部と、を備える情報処理装置である。
請求項２に記載の発明は、前記第１の発光素子群列と前記第２の発光素子群列とは隣接して設けられ、前記配線は、前記第１の発光素子群列における発光素子群が順次発光する方向と、前記第２の発光素子群列における発光素子群が順次発光する方向とが同じ方向となるように接続されていることを特徴とする請求項１に記載の発光素子アレイである。
請求項３に記載の発明は、前記第１の発光素子群列と前記第２の発光素子群列とは隣接して設けられ、前記配線は、前記第１の発光素子群列における発光素子群が順次発光する方向と、前記第２の発光素子群列における発光素子群が順次発光する方向とが逆の方向となるように接続されていることを特徴とする請求項１に記載の発光素子アレイである。
請求項４に記載の発明は、前記複数の発光指示部のそれぞれと、前記第１の発光素子群列及び前記第２の発光素子群列のそれぞれの発光素子群とを接続して発光指示を行う複数の配線は、互いに交差することなく設けられていることを特徴とする請求項１乃至３のいずれか１項に記載の発光素子アレイである。
請求項５に記載の発明は、前記複数の発光指示部のそれぞれと、前記第１の発光素子群列及び前記第２の発光素子群列のそれぞれの発光素子群とを接続して発光指示を行う複数の配線は、当該発光素子群における発光素子間に多くとも１つ設けられていることを特徴とする請求項１乃至４のいずれか１項に記載の発光素子アレイである。
請求項６に記載の発明は、前記複数の発光指示部は、自己走査により順次に発光指示を行うことを特徴とする請求項１乃至５のいずれか１項に記載の発光素子アレイである。
請求項７に記載の発明は、請求項１乃至６のいずれか１項に記載の発光素子アレイと、前記発光素子アレイに含まれる複数の発光素子群を包含する大きさを有し、当該複数の発光素子群の出射経路に設けられた円形の光学素子と、を備えた発光装置である。
請求項８に記載の発明は、前記光学素子は、前記複数の発光素子群から出射された光の拡がり角を狭めるレンズであることを特徴とする請求項７に記載の発光装置である。
請求項９に記載の発明は、前記複数の発光素子群から出射され、前記光学素子を透過した光を拡散させて出射する拡散部材を備えることを特徴とする請求項７又は８に記載の発光装置である。
請求項１０に記載の発明は、前記複数の発光素子群から出射され、前記光学素子を透過した光を回折させて出射する回折部材を備えることを特徴とする請求項７又は８に記載の発光装置である。
請求項１１に記載の発明は、請求項７乃至１０のいずれか１項に記載の発光装置と、前記発光装置が備える複数の発光素子群から出射され、被計測物で反射された反射光を受光する受光部と、を備える光学装置である。
請求項１２に記載の発明は、請求項１１に記載の光学装置と、前記光学装置が備える複数の発光素子群から出射されてから、当該光学装置が備える受光部で受光されるまでの時間に基づいて、三次元形状を計測し、被計測物の三次元形状を特定する三次元形状特定部と、を備える計測装置である。
請求項１３に記載の発明は、請求項１２に記載の計測装置と、前記計測装置が備える三次元形状特定部での特定結果に基づき、自装置の使用に関する認証処理を行う認証処理部と、を備える情報処理装置である。
【発明の効果】
【0008】
請求項１に記載の発明によれば、発光素子群ごとに設けられた発光指示部が順次発光を指示する方向に発光素子群を発光させる場合に比較し、発光指示部から発光素子群に発光指示を行う複数の配線を構成しやすい。
請求項２、３に記載の発明によれば、発光素子群の順次発光の方向が設定できる。
請求項４に記載の発明によれば、配線を交差して設ける場合に比較し、発光素子アレイの製造が容易になる。
請求項５に記載の発明によれば、発光素子間に２以上の配線が設けられる場合に比較し、発光素子を高密度に配列できる。
請求項６に記載の発明によれば、自己走査でない場合に比較し、発光素子アレイの駆動が容易になる。
請求項７に記載の発明によれば、円形の光学素子を備えない場合に比較し、照射領域に照射される光の制御が容易になる。
請求項８に記載の発明によれば、光学素子がレンズでない場合に比較し、発光装置の構成が容易になる。
請求項９に記載の発明によれば、拡散部材を備えない場合に比較し、広い照射領域が得られる。
請求項１０に記載の発明によれば、回折部材を備えない場合に比較し、広い照射領域が得られる。
請求項１１に記載の発明によれば、三次元形状に対応した信号が取得できる光学装置が提供される。
請求項１２に記載の発明によれば、三次元形状が計測できる計測装置が提供される。
請求項１３に記載の発明によれば、三次元形状に基づく認証処理を搭載した情報処理装置が提供される。
請求項２、３に記載の発明によれば、発光素子群の順次発光の方向が設定できる。
請求項４に記載の発明によれば、配線を交差して設ける場合に比較し、発光素子アレイの製造が容易になる。
請求項５に記載の発明によれば、発光素子間に２以上の配線が設けられる場合に比較し、発光素子を高密度に配列できる。
請求項６に記載の発明によれば、自己走査でない場合に比較し、発光素子アレイの駆動が容易になる。
請求項７に記載の発明によれば、円形の光学素子を備えない場合に比較し、照射領域に照射される光の制御が容易になる。
請求項８に記載の発明によれば、光学素子がレンズでない場合に比較し、発光装置の構成が容易になる。
請求項９に記載の発明によれば、拡散部材を備えない場合に比較し、広い照射領域が得られる。
請求項１０に記載の発明によれば、回折部材を備えない場合に比較し、広い照射領域が得られる。
請求項１１に記載の発明によれば、三次元形状に対応した信号が取得できる光学装置が提供される。
請求項１２に記載の発明によれば、三次元形状が計測できる計測装置が提供される。
請求項１３に記載の発明によれば、三次元形状に基づく認証処理を搭載した情報処理装置が提供される。
【図面の簡単な説明】
【0009】
【図1】情報処理装置の一例を示す図である。
【図2】情報処理装置の構成を説明するブロック図である。
【図3】発光装置により、被計測物に向けて光を照射した状態を説明する図である。
【図4】発光装置を説明する図である。（ａ）は、発光装置の平面図、（ｂ）は、（ａ）のＩＶＢ－ＩＶＢ線での発光装置の断面図である。
【図5】第１の実施の形態が適用される発光装置の配列領域と、比較のための第１の実施の形態が適用されない発光装置の配列領域とを示す図である。（ａ）は、第１の実施の形態が適用される発光装置の配列領域、（ｂ）は、第１の実施の形態が適用されない発光装置の配列領域である。
【図6】第１の実施の形態が適用される発光装置におけるＶＣＳＥＬアレイの等価回路の一例である。
【図7】第１の実施の形態が適用されるＶＣＳＥＬアレイの平面レイアウトの一例を示す図である。
【図8】ＶＣＳＥＬアレイの断面構造を示す図である。
【図9】設定サイリスタとＶＣＳＥＬとの積層構造をさらに説明する図である。（ａ）は、設定サイリスタとＶＣＳＥＬとの積層構造における模式的なエネルギーバンド図、（ｂ）は、トンネル接合層の逆バイアス状態におけるエネルギーバンド図、（ｃ）は、トンネル接合層の電流電圧特性を示す。
【図10】ＶＣＳＥＬアレイにおけるＶＣＳＥＬ群の発光／非発光を制御するタイムチャートの一例を示す図である。
【図11】第１の実施の形態が適用されるＶＣＳＥＬアレイにおけるＶＣＳＥＬ群の配列について説明する図である。
【図12】比較のための第１の実施の形態が適用されないＶＣＳＥＬアレイにおけるＶＣＳＥＬ群の配列について説明する図である。
【図13】第２の実施の形態が適用されるＶＣＳＥＬアレイにおけるＶＣＳＥＬ群の配列について説明する図である。
【発明を実施するための形態】
【0010】
以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
被計測物の三次元形状を計測する計測装置には、光の飛行時間による、いわゆるＴｏＦ（Time of Flight）法に基づいて、三次元形状を計測する装置がある。ＴｏＦ法では、計測装置が備える発光装置から光が出射されたタイミングから、照射された光が被計測物で反射して計測装置が備える三次元センサ（以下では、３Ｄセンサと表記する。）で受光されるタイミングまでの時間を計測し、計測された三次元形状から被計測物の三次元形状を特定する。なお、三次元形状を計測する対象を被計測物と表記する。三次元形状を三次元像と表記することがある。また、三次元形状を計測することを、三次元計測、３Ｄ計測又は３Ｄセンシングと表記することがある。
被計測物の三次元形状を計測する計測装置には、光の飛行時間による、いわゆるＴｏＦ（Time of Flight）法に基づいて、三次元形状を計測する装置がある。ＴｏＦ法では、計測装置が備える発光装置から光が出射されたタイミングから、照射された光が被計測物で反射して計測装置が備える三次元センサ（以下では、３Ｄセンサと表記する。）で受光されるタイミングまでの時間を計測し、計測された三次元形状から被計測物の三次元形状を特定する。なお、三次元形状を計測する対象を被計測物と表記する。三次元形状を三次元像と表記することがある。また、三次元形状を計測することを、三次元計測、３Ｄ計測又は３Ｄセンシングと表記することがある。
【0011】
このような計測装置は、携帯型情報処理装置などに搭載され、アクセスしようとするユーザの顔認証などに利用されている。従来、携帯型情報処理装置などでは、パスワード、指紋、虹彩などにより、ユーザを認証する方法が用いられてきた。近年、セキュリティ性がより高い認証方法が求められるようになってきた。そこで、携帯型情報処理装置に三次元形状を計測する計測装置を搭載するようになってきた。つまり、アクセスしたユーザの顔の三次元形状を取得し、アクセスすることが許可されているか否かを識別し、アクセスが許可されているユーザであると認証された場合にのみ、自装置（携帯型情報処理装置）の使用を許可することが行われている。
【0012】
ここでは、情報処理装置は、一例として携帯型情報処理端末であるとして説明し、三次元形状として捉えられた顔の形状を認識することで、ユーザを認証するとして説明する。なお、情報処理装置は、携帯型情報処理端末以外のパーソナルコンピュータ（ＰＣ）などの情報処理装置に適用しうる。
【0013】
本実施の形態で説明する構成、機能、方法等は、顔以外を被計測物とし、計測された三次元形状から被計測物を認識することにも適用しうる。また、このような計測装置は、拡張現実（ＡＲ：Augmented Reality）など、継続的に被計測物の三次元形状を計測する場合にも適用される。また、被計測物までの距離は問わない。
【0014】
［第１の実施の形態］
（情報処理装置１）
図１は、情報処理装置１の一例を示す図である。前述したように、情報処理装置１は、一例として携帯型情報処理端末である。
情報処理装置１は、ユーザインターフェイス部（以下では、ＵＩ部と表記する。）２と三次元形状を計測する光学装置３とを備える。ＵＩ部２は、例えばユーザに対して情報を表示する表示デバイスとユーザの操作により情報処理に対する指示が入力される入力デバイスとが一体化されて構成されている。表示デバイスは、例えば液晶ディスプレイや有機ＥＬディスプレイであり、入力デバイスは、例えばタッチパネルである。
（情報処理装置１）
図１は、情報処理装置１の一例を示す図である。前述したように、情報処理装置１は、一例として携帯型情報処理端末である。
情報処理装置１は、ユーザインターフェイス部（以下では、ＵＩ部と表記する。）２と三次元形状を計測する光学装置３とを備える。ＵＩ部２は、例えばユーザに対して情報を表示する表示デバイスとユーザの操作により情報処理に対する指示が入力される入力デバイスとが一体化されて構成されている。表示デバイスは、例えば液晶ディスプレイや有機ＥＬディスプレイであり、入力デバイスは、例えばタッチパネルである。
【0015】
光学装置３は、発光装置４と、三次元センサ（以下では、３Ｄセンサと表記する。）５とを備える。発光装置４は、被計測物、ここでの例では顔に向けて光を照射する。３Ｄセンサ５は、発光装置４が照射して、顔で反射されて戻ってきた光を取得する。ここでは、光の飛行時間による、いわゆるＴｏＦ法に基づいて、三次元形状を計測する。そして、三次元形状から、顔の三次元形状を特定する。上述したように、顔以外を被計測物として、三次元形状を計測してもよい。３Ｄセンサ５は、受光部の一例である。
【0016】
情報処理装置１は、ＣＰＵ、ＲＯＭ、ＲＡＭなどを含むコンピュータとして構成されている。なお、ＲＯＭには、不揮発性の書き換え可能なメモリ、例えばフラッシュメモリを含む。そして、ＲＯＭに蓄積されたプログラムや定数が、ＲＡＭに展開され、ＣＰＵがプログラムを実行することによって、情報処理装置１が動作し、各種の情報処理が実行される。
【0017】
図２は、情報処理装置１の構成を説明するブロック図である。
情報処理装置１は、上記した光学装置３と、計測制御部８と、システム制御部９とを備える。計測制御部８は、光学装置３を制御する。そして、計測制御部８は、三次元形状特定部８Ａを含む。システム制御部９は、情報処理装置１全体をシステムとして制御する。そして、システム制御部９は、認証処理部９Ａを含む。そして、システム制御部９には、ＵＩ部２、スピーカ９Ｂ、二次元カメラ（図２では、２Ｄカメラと表記する。）９Ｃなどが接続されている。
情報処理装置１は、上記した光学装置３と、計測制御部８と、システム制御部９とを備える。計測制御部８は、光学装置３を制御する。そして、計測制御部８は、三次元形状特定部８Ａを含む。システム制御部９は、情報処理装置１全体をシステムとして制御する。そして、システム制御部９は、認証処理部９Ａを含む。そして、システム制御部９には、ＵＩ部２、スピーカ９Ｂ、二次元カメラ（図２では、２Ｄカメラと表記する。）９Ｃなどが接続されている。
【0018】
計測制御部８が備える三次元形状特定部８Ａは、被計測物からの反射光から三次元形状を計測し、被計測物の三次元形状を特定する。システム制御部９が備える認証処理部９Ａは、三次元形状特定部８Ａによって特定された三次元形状から、アクセスすることが許可されているか否かを識別し、アクセスが許可されているユーザを認証する。
図２において、計測装置６は、光学装置３と計測制御部８とを備える。
図２において、計測装置６は、光学装置３と計測制御部８とを備える。
【0019】
（発光装置４）
図３は、発光装置４により、被計測物に向けて光を照射した状態を説明する図である。ここでは、発光装置４は、光を出射する側と反対側（これを裏側と表記する。）から見た状態を示している。発光装置４と照射領域４０とは対向するように配置されるが、図３では、発光装置４と照射領域４０とを紙面の上下方向にずらして示している。なお、照射領域４０とは、発光装置４が出射する光の方向のある距離における、光の方向に直交する面であって、発光装置４が出射する光が被計測物に向かって照射される領域である。ここでは、紙面の左方向をｘ方向とし、紙面の上方向をｙ方向とし、紙面の裏側方向をｚ方向とする。
図３は、発光装置４により、被計測物に向けて光を照射した状態を説明する図である。ここでは、発光装置４は、光を出射する側と反対側（これを裏側と表記する。）から見た状態を示している。発光装置４と照射領域４０とは対向するように配置されるが、図３では、発光装置４と照射領域４０とを紙面の上下方向にずらして示している。なお、照射領域４０とは、発光装置４が出射する光の方向のある距離における、光の方向に直交する面であって、発光装置４が出射する光が被計測物に向かって照射される領域である。ここでは、紙面の左方向をｘ方向とし、紙面の上方向をｙ方向とし、紙面の裏側方向をｚ方向とする。
【0020】
照射領域４０は、ｘ方向が長さＳｘ、ｙ方向が長さＳｙである。そして、ｘ方向の長さＳｘがｙ方向の長さＳｙより大きい（Ｓｘ＞Ｓｙ）。つまり、照射領域４０は、ｘ方向を長手方向とする形状である。
【0021】
発光装置４は、後述するように複数の面発光レーザ素子を含む面発光レーザ素子群が、配列領域１００に二次元状に配列されて構成されている。配列領域１００は、ｘ方向が長さＬｘ、ｙ方向が長さＬｙである。そして、ｘ方向が長さＬｘとｙ方向が長さＬｙとの比、つまり配列領域１００の縦横比は、１：１に近く設定されている。なお、ｘ方向の長さＬｘは、ｙ方向の長さＬｙの０．８倍以上且つ１．２倍以下であればよい。また、ｘ方向の長さＬｘは、ｙ方向の長さＬｙの０．９倍以上且つ１．１倍以下であればよりよい。そして、ｘ方向の長さＬｘは、ｙ方向の長さＬｙの０．９５倍以上且つ１．０５倍以下であればさらによい。
【0022】
以上説明したように、発光装置４における面発光レーザ素子群が配列された配列領域１００の形状は、照射領域４０の形状と相似でなく、異なるように設定されている。なお、ｘ方向が第１の方向の一例、ｙ方向が第１の方向に交差する方向の一例であって、第２の方向の一例である。
【0023】
図４は、発光装置４を説明する図である。図４（ａ）は、発光装置４の平面図、図４（ｂ）は、図４（ａ）のＩＶＢ－ＩＶＢ線での発光装置４の断面図である。図４（ａ）において、発光装置４は、図３と異なり、光を出射する側（これを表側と表記する。）から見た状態を示している。よって、紙面の右方向がｘ方向、紙面の上方向がｙ方向、紙面の表方向がｚ方向である。平面図とは、発光装置４を＋ｚ方向側から見た図である。また、図４（ｂ）において、紙面の右方向がｘ方向、紙面の上方向がｙ方向、紙面の裏方向がｚ方向である。
【0024】
図４（ｂ）に示すように、発光装置４は、下側（－ｙ方向側）から面発光レーザ素子アレイ１０と、集光レンズ６０と、拡散部材３０とを備える。
面発光レーザ素子アレイ１０は、複数の面発光レーザ素子を備える。ここでは、面発光レーザ素子は、一例として垂直共振器面発光レーザ素子ＶＣＳＥＬ（Vertical Cavity Surface Emitting Laser）である。以下では、発光素子は垂直共振器面発光レーザ素子ＶＣＳＥＬであるとして説明する。そして、垂直共振器面発光レーザ素子ＶＣＳＥＬをＶＣＳＥＬと表記する。よって、面発光レーザ素子アレイ１０をＶＣＳＥＬアレイ１０と表記する。図４（ｂ）において、模式的に光を、斜線を付して示している。面発光レーザ素子、垂直共振器面発光レーザ素子ＶＣＳＥＬが発光素子の一例であり、面発光レーザ素子アレイ１０が発光素子アレイの一例である。
面発光レーザ素子アレイ１０は、複数の面発光レーザ素子を備える。ここでは、面発光レーザ素子は、一例として垂直共振器面発光レーザ素子ＶＣＳＥＬ（Vertical Cavity Surface Emitting Laser）である。以下では、発光素子は垂直共振器面発光レーザ素子ＶＣＳＥＬであるとして説明する。そして、垂直共振器面発光レーザ素子ＶＣＳＥＬをＶＣＳＥＬと表記する。よって、面発光レーザ素子アレイ１０をＶＣＳＥＬアレイ１０と表記する。図４（ｂ）において、模式的に光を、斜線を付して示している。面発光レーザ素子、垂直共振器面発光レーザ素子ＶＣＳＥＬが発光素子の一例であり、面発光レーザ素子アレイ１０が発光素子アレイの一例である。
【0025】
図４（ａ）に示すように、複数の面発光レーザ素子（ＶＣＳＥＬ）により、面発光レーザ素子群を構成される。なお、面発光レーザ素子群をＶＣＳＥＬ群と表記する。ＶＣＳＥＬ群が配列された領域が配列領域１００である。ここでは、図４（ａ）に示すように、７個のＶＣＳＥＬを含む８個のＶＣＳＥＬ群を構成する。なお、各ＶＣＳＥＬ群を区別する場合には、ＶＣＳＥＬ群＃１～＃８と表記する。ＶＣＳＥＬ群は、ｘ方向に４個、ｙ方向に２個並ぶように配列されている。つまり、配列領域１００において配列されたＶＣＳＥＬ群は、ｘ方向の数がｙ方向の数より多い。ＶＣＳＥＬ群が発光素子群の一例である。
【0026】
そして、各ＶＣＳＥＬ群における７個のＶＣＳＥＬは、ｘ方向に２個、ｙ方向に４個配列されている。各ＶＣＳＥＬ群において、紙面の右上側には、ＶＣＳＥＬが設けられていない。これは、ｐ型オーミック電極を設けるためである（後述する図８参照）。なお、ｐ型オーミック電極を設ける位置をずらして、ＶＣＳＥＬを設けてもよい。よって、ｘ方向に２個、ｙ方向に４個が配置されているとした。つまり、各ＶＣＳＥＬ群において、ＶＣＳＥＬは、ｙ方向の数がｘ方向の数より多い。
ここで、各ＶＣＳＥＬ群のＶＣＳＥＬをＶＣＳＥＬｉｊ（ｉ、ｊ≧１）と表記した場合、「ｉ」がＶＣＳＥＬ群の番号、「ｊ」がＶＣＳＥＬ群内でのＶＣＳＥＬの番号である。ここでは、ＶＣＳＥＬ群＃１は、ＶＣＳＥＬ１１～１７を備える。図４（ａ）のＶＣＳＥＬ群＃１に示すように、各ＶＣＳＥＬ群において、ｊが１～３のＶＣＳＥＬｉｊと、ｊが４～８のＶＣＳＥＬｉｊとは、－ｙ方向に配列されている。そして、ｊが１～３のＶＣＳＥＬｉｊと、ｊが４～８のＶＣＳＥＬｉｊとは、－ｘ方向に並列に配列されている。このとき、ＶＣＳＥＬｉ１とＶＣＳＥＬｉ５とが、ＶＣＳＥＬｉ２とＶＣＳＥＬｉ６とが、ＶＣＳＥＬｉ３とＶＣＳＥＬｉ７とが、ｘ方向に並ぶように配列されている。
ここで、各ＶＣＳＥＬ群のＶＣＳＥＬをＶＣＳＥＬｉｊ（ｉ、ｊ≧１）と表記した場合、「ｉ」がＶＣＳＥＬ群の番号、「ｊ」がＶＣＳＥＬ群内でのＶＣＳＥＬの番号である。ここでは、ＶＣＳＥＬ群＃１は、ＶＣＳＥＬ１１～１７を備える。図４（ａ）のＶＣＳＥＬ群＃１に示すように、各ＶＣＳＥＬ群において、ｊが１～３のＶＣＳＥＬｉｊと、ｊが４～８のＶＣＳＥＬｉｊとは、－ｙ方向に配列されている。そして、ｊが１～３のＶＣＳＥＬｉｊと、ｊが４～８のＶＣＳＥＬｉｊとは、－ｘ方向に並列に配列されている。このとき、ＶＣＳＥＬｉ１とＶＣＳＥＬｉ５とが、ＶＣＳＥＬｉ２とＶＣＳＥＬｉ６とが、ＶＣＳＥＬｉ３とＶＣＳＥＬｉ７とが、ｘ方向に並ぶように配列されている。
【0027】
本明細書では、「～」は、番号によってそれぞれが区別された複数の構成要素を示すもので、「～」の前後に記載されたもの及びその間の番号のものを含むことを意味する。例えば、ＶＣＳＥＬ１１～１７は、ＶＣＳＥＬ１１から番号順にＶＣＳＥＬ１７までを含む。
【0028】
図４（ｂ）に示すように、集光レンズ６０は、各ＶＣＳＥＬが出射する光の経路（出射経路と表記することがある。）上に設けられ、各ＶＣＳＥＬが出射する光の拡がり角を狭めて、拡散部材３０に入射させる。拡散部材３０は、平行光が入射した場合に、予め定められた機能を有するように設計されている。ＶＣＳＥＬは、構造によって決まる拡がり角を有する光を出射する。よって、ＶＣＳＥＬが出射する光を直接に拡散部材３０に入射させても、拡散部材３０は、設計された機能を果たせない。よって、集光レンズ６０によって、ＶＣＳＥＬが出射する光の拡がり角を狭めて、拡散部材３０に入射させている。なお、拡がり角とは、ＶＣＳＥＬが出射する光の半値全幅（ＦＷＨＭ：Full Width at Half Maximum）をいう。集光レンズ６０は、光学素子の一例である。
【0029】
集光レンズ６０は、例えば－ｙ方向側が平坦な平凸レンズであって、ｘ方向が長さＣｘ、ｙ方向が長さＣｙである。ここでは、ｘ方向の長さＣｘとｙ方向の長さＣｙとが同じである円形とする（Ｃｘ＝Ｃｙ）。なお、円形とは、例えばｘ方向の長さＣｘがｙ方向の長さＣｙの０．９５倍且つ１．０５倍であるような楕円形である場合を含む。楕円の長軸は、ｘ方向又はｙ方向である場合に限られない。集光レンズ６０は、レンズの一例であって、平凸レンズに限らない。
【0030】
拡散部材３０は、例えば、両面が平行で平坦なガラス基材の裏面（－ｚ方向）側に光を拡散させるための凹凸が形成された樹脂層を備える。拡散部材３０は、集光レンズ６０を介して出射される各ＶＣＳＥＬの出射経路上に設けられ、入射する光の拡がり角を拡げて、照射領域４０に光を出射する。つまり、拡散部材３０は、樹脂層に形成された凹凸により、光を屈折させたり、散乱させたりして、入射する光を照射領域４０に広げて出射する。拡散部材３０は、ｘ方向が長さＤｘ、ｙ方向が長さＤｙである。
なお、拡散部材３０に変えて、入射する光の方向と異なる方向に変化させて出射する回折光学素子（ＤＯＥ：Diffractive Optical Element）などの回折部材であってもよい。
なお、拡散部材３０に変えて、入射する光の方向と異なる方向に変化させて出射する回折光学素子（ＤＯＥ：Diffractive Optical Element）などの回折部材であってもよい。
【0031】
図４（ｂ）では、図示を省略しているが、ＶＣＳＥＬアレイ１０は、不図示の回路基板上に設けられ、回路基板上に設けられた不図示の保持部材により、集光レンズ６０及び拡散部材３０がＶＣＳＥＬアレイ１０から予め定められた距離を離して保持される。
【0032】
図４（ａ）に示すように、ＶＣＳＥＬの配列領域１００は、縦横比が１：１に近くなるように設定されている。そして、配列領域１００が包含されるように、集光レンズ６０が設けられている。このようにすることで、円形の集光レンズ６０の面積（サイズと表記することがある。）が有効に使用されるようになっている。上述したように、各ＶＣＳＥＬ群において、ＶＣＳＥＬをｙ方向の数がｘ方向の数より多くなるように配置し、ＶＣＳＥＬ群をｘ方向の数がｙ方向の数より多くなるように配置している。これにより、配列領域１００の縦横比が１：１に近くなっている。
【0033】
図５は、第１の実施の形態が適用される発光装置４の配列領域１００と、比較のための第１の実施の形態が適用されない発光装置４′の配列領域１００′とを示す図である。図５（ａ）は、第１の実施の形態が適用される発光装置４の配列領域１００、図５（ｂ）は、第１の実施の形態が適用されない発光装置４′の配列領域１００′である。図５（ａ）、（ｂ）は、図３と同様に、発光装置４、４′と照射領域４０とを紙面の上下方向にずらして示している。さらに、発光装置４、４′において、拡散部材３０を分けて示している。なお、発光装置４、４′は、共に８個のＶＣＳＥＬ群（ＶＣＳＥＬ群＃１～＃８）を備えるとする。
【0034】
第１の実施の形態が適用される発光装置４と第１の実施の形態が適用されない発光装置４′とで、照射領域４０は、同じである。つまり、照射領域４０は、ｘ方向の長さＳｘがｙ方向の長さＳｙより大きい、ｘ方向を長手とする形状である。
【0035】
図５（ａ）に示す、第１の実施の形態が適用される発光装置４では、配列領域１００の縦横比（長さＬｘ：長さＬｙ）が１：１に近くなるように設けられている。つまり、照射領域４０と配列領域１００とは、相似形ではない。この場合、ＶＣＳＥＬ群＃１の配列領域１１０の形状と、ＶＣＳＥＬ群＃１によって照射される照射領域４１の形状とは、相似形でない。
【0036】
一方、図５（ｂ）に示す、第１の実施の形態が適用されない発光装置４′では、配列領域１００′は、照射領域４０と相似形に設けられている。つまり、配列領域１００′のｘ方向が長さＬｘ′、ｙ方向が長さＬｙ′である場合、比例係数をｋとして、配列領域１００′は、ｘ方向の長さＬｘ′がＳｘ／ｋであり、配列領域１００′のｙ方向が長さＬｙ′がＳｙ／ｋである。この場合、ＶＣＳＥＬ群＃１の配列領域１１０′の形状と、ＶＣＳＥＬ群＃１によって照射される照射領域４１の形状とは、相似形である。すると、図５（ｂ）に示すように、円形の集光レンズ６０′の上下方向の部分は、利用されていない。このため、配列領域１００′の面積と配列領域１００の面積とが同じであるとすると、第１の実施の形態が適用される発光装置４の集光レンズ６０より大きい集光レンズ６０′を用いることになる。
【0037】
以上説明したように、第１の実施の形態が適用される発光装置４は、第１の実施の形態が適用されない発光装置４′に比べ、集光レンズ６０の面積を有効に利用している。
【0038】
（ＶＣＳＥＬアレイ１０の等価回路）
図６は、第１の実施の形態が適用される発光装置４におけるＶＣＳＥＬアレイ１０の等価回路の一例である。ここでは、ＶＣＳＥＬアレイ１０の動作を制御する制御部５０を合わせて示している。紙面の左方向がｙ方向である。なお、制御部５０は、図２における計測制御部８に設けられている。
ＶＣＳＥＬアレイ１０は、ＶＣＳＥＬを複数備える。一例として、図４（ａ）と同様に、７個のＶＣＳＥＬにより１個のＶＣＳＥＬ群が構成されている。図６では、４個のＶＣＳＥＬ群（ＶＣＳＥＬ群＃１～＃４）を示している。
図６は、第１の実施の形態が適用される発光装置４におけるＶＣＳＥＬアレイ１０の等価回路の一例である。ここでは、ＶＣＳＥＬアレイ１０の動作を制御する制御部５０を合わせて示している。紙面の左方向がｙ方向である。なお、制御部５０は、図２における計測制御部８に設けられている。
ＶＣＳＥＬアレイ１０は、ＶＣＳＥＬを複数備える。一例として、図４（ａ）と同様に、７個のＶＣＳＥＬにより１個のＶＣＳＥＬ群が構成されている。図６では、４個のＶＣＳＥＬ群（ＶＣＳＥＬ群＃１～＃４）を示している。
【0039】
そして、ＶＣＳＥＬアレイ１０は、ＶＣＳＥＬ群毎に設定サイリスタＳを備える。ＶＣＳＥＬ群と設定サイリスタＳとは直列接続されている。そして、設定サイリスタＳについても、ＶＣＳＥＬ群の番号である「ｉ」を付すこととする。つまり、ＶＣＳＥＬ群＃１の備える設定サイリスタＳは、設定サイリスタＳ１である。
【0040】
ＶＣＳＥＬアレイ１０は、さらに複数の転送サイリスタＴ、複数の結合ダイオードＤ、複数の電源線抵抗Ｒｇ、スタートダイオードＳＤ、電流制限抵抗Ｒ１、Ｒ２を備える。ここでは、複数の転送サイリスタＴをそれぞれ区別する場合、転送サイリスタＴ１、Ｔ２、Ｔ３、…のように、ＶＣＳＥＬ群の番号である「ｉ」を付して区別する。結合ダイオードＤ、電源線抵抗Ｒｇも同様である。後述するように、例えば、転送サイリスタＴ１は、ＶＣＳＥＬ群＃１に対応するように設けられている。
【0041】
図６は、ｉが１～４に対応する部分を示している。ＶＣＳＥＬアレイ１０における「ｉ」は、予め定められた数であってよい。例えば１２８個、５１２個、１０２４個などであってよい。転送サイリスタＴの数は、ＶＣＳＥＬ群の数と同じであればよい。なお、転送サイリスタＴの数は、ＶＣＳＥＬ群の数を超えてもよいし、少なくてもよい。
【0042】
転送サイリスタＴは、転送サイリスタＴ１、Ｔ２、Ｔ３、…の順に－ｙ方向に配列されている。結合ダイオードＤは、結合ダイオードＤ１、Ｄ２、Ｄ３、…の順に－ｙ方向に配列されている。なお、結合ダイオードＤ１は、転送サイリスタＴ１と転送サイリスタＴ２との間に設けられている。他の結合ダイオードＤも同様である。また、電源線抵抗Ｒｇも、電源線抵抗Ｒｇ１、Ｒｇ２、Ｒｇ３、…の順に－ｙ方向に配列されている。
【0043】
ＶＣＳＥＬ、結合ダイオードＤは、アノードとカソードとを備える２端子素子である。設定サイリスタＳ、転送サイリスタＴは、アノード、カソード、ゲートを備える３端子素子である。なお、転送サイリスタＴのゲートをゲートＧｔ、設定サイリスタＳのゲートを、ゲートＧｓとする。なお、それぞれを区別する場合には、前述したと同様に「ｉ」を付す。
ここで、ＶＣＳＥＬと設定サイリスタＳとで構成される部分を発光部１２、転送サイリスタＴ、結合ダイオードＤ、スタートダイオードＳＤ、電源線抵抗Ｒｇ、電流制限抵抗Ｒ１、Ｒ２で構成される部分を駆動部１１とする。
ここで、ＶＣＳＥＬと設定サイリスタＳとで構成される部分を発光部１２、転送サイリスタＴ、結合ダイオードＤ、スタートダイオードＳＤ、電源線抵抗Ｒｇ、電流制限抵抗Ｒ１、Ｒ２で構成される部分を駆動部１１とする。
【0044】
次に、各素子（ＶＣＳＥＬ、設定サイリスタＳ、転送サイリスタＴなど）の接続関係を説明する。
前述したように、ＶＣＳＥＬｉｊと設定サイリスタＳｉとは直列接続されている。つまり、設定サイリスタＳｉは、アノードが基準電位Ｖｓｕｂ（接地電位（ＧＮＤ）など）に接続され、カソードがＶＣＳＥＬｉｊのアノードに並列接続されている。
ＶＣＳＥＬｉｊのカソードは、ＶＣＳＥＬｉｊを発光／非発光の状態に制御する点灯信号φＩが供給される点灯信号線７６に共通に接続されている。
前述したように、ＶＣＳＥＬｉｊと設定サイリスタＳｉとは直列接続されている。つまり、設定サイリスタＳｉは、アノードが基準電位Ｖｓｕｂ（接地電位（ＧＮＤ）など）に接続され、カソードがＶＣＳＥＬｉｊのアノードに並列接続されている。
ＶＣＳＥＬｉｊのカソードは、ＶＣＳＥＬｉｊを発光／非発光の状態に制御する点灯信号φＩが供給される点灯信号線７６に共通に接続されている。
【0045】
【0046】
転送サイリスタＴは、アノードが基準電位Ｖｓｕｂに接続されている。奇数番号の転送サイリスタＴ１、Ｔ３、…は、カソードが転送信号線７２に接続されている。転送信号線７２は、電流制限抵抗Ｒ１を介してφ１端子に接続されている。
偶数番号の転送サイリスタＴ２、Ｔ４、…は、カソードが転送信号線７３に接続されている。転送信号線７３は、電流制限抵抗Ｒ２を介してφ２端子に接続されている。
偶数番号の転送サイリスタＴ２、Ｔ４、…は、カソードが転送信号線７３に接続されている。転送信号線７３は、電流制限抵抗Ｒ２を介してφ２端子に接続されている。
【0047】
結合ダイオードＤは、互いに直列接続されている。つまり、一つの結合ダイオードＤのカソードが－ｙ方向に隣接する結合ダイオードＤのアノードに接続されている。スタートダイオードＳＤは、アノードが転送信号線７３に接続され、カソードが結合ダイオードＤ１のアノードに接続されている。
【0048】
そして、スタートダイオードＳＤのカソードと結合ダイオードＤ１のアノードとが、転送サイリスタＴ１のゲートＧｔ１に接続されている。結合ダイオードＤ１のカソードと結合ダイオードＤ２のアノードとが、転送サイリスタＴ２のゲートＧｔ２に接続されている。他の結合ダイオードＤについても同様である。
【0049】
転送サイリスタＴのゲートＧｔは、電源線抵抗Ｒｇを介して、電源線７１に接続されている。電源線７１は、Ｖｇｋ端子に接続されている。
そして、転送サイリスタＴｉのゲートＧｔｉは、設定サイリスタＳｉのゲートＧｓｉに接続されている。
そして、転送サイリスタＴｉのゲートＧｔｉは、設定サイリスタＳｉのゲートＧｓｉに接続されている。
【0050】
制御部５０の構成を説明する。
制御部５０は、点灯信号φＩなどの信号を生成してＶＣＳＥＬアレイ１０に供給する。ＶＣＳＥＬアレイ１０は、供給された信号によって動作する。制御部５０は、電子回路で構成されている。例えば、制御部５０は、ＶＣＳＥＬアレイ１０の動作を制御するために構成された集積回路（ＩＣ）であってもよい。
制御部５０は、転送信号生成部５１、点灯信号生成部５２、電源電位生成部５３及び基準電位生成部５４を備える。
制御部５０は、点灯信号φＩなどの信号を生成してＶＣＳＥＬアレイ１０に供給する。ＶＣＳＥＬアレイ１０は、供給された信号によって動作する。制御部５０は、電子回路で構成されている。例えば、制御部５０は、ＶＣＳＥＬアレイ１０の動作を制御するために構成された集積回路（ＩＣ）であってもよい。
制御部５０は、転送信号生成部５１、点灯信号生成部５２、電源電位生成部５３及び基準電位生成部５４を備える。
【0051】
転送信号生成部５１は、転送信号φ１、φ２を生成し、転送信号φ１をＶＣＳＥＬアレイ１０のφ１端子に、転送信号φ２をＶＣＳＥＬアレイ１０のφ２端子に供給する。
点灯信号生成部５２は、点灯信号φＩを生成し、電流制限抵抗ＲＩを介して、ＶＣＳＥＬアレイ１０のφＩ端子に供給する。なお、電流制限抵抗ＲＩは、ＶＣＳＥＬアレイ１０内に設けられてもよい。また、電流制限抵抗ＲＩがＶＣＳＥＬアレイ１０の動作に必要でない場合には、電流制限抵抗ＲＩを設けなくともよい。
点灯信号生成部５２は、点灯信号φＩを生成し、電流制限抵抗ＲＩを介して、ＶＣＳＥＬアレイ１０のφＩ端子に供給する。なお、電流制限抵抗ＲＩは、ＶＣＳＥＬアレイ１０内に設けられてもよい。また、電流制限抵抗ＲＩがＶＣＳＥＬアレイ１０の動作に必要でない場合には、電流制限抵抗ＲＩを設けなくともよい。
【0052】
電源電位生成部５３は、電源電位Ｖｇｋを生成し、ＶＣＳＥＬアレイ１０のＶｇｋ端子に供給する。基準電位生成部５４は、基準電位Ｖｓｕｂを生成し、ＶＣＳＥＬアレイ１０のＶｓｕｂ端子に供給する。電源電位Ｖｇｋは、一例として－３．３Ｖである。基準電位Ｖｓｕｂは、前述したように、一例として接地電位（ＧＮＤ）である。
【0053】
転送信号生成部５１の生成する転送信号φ１、φ２、点灯信号生成部５２が生成する点灯信号φＩについては、後述する。
【0054】
図６に示したＶＣＳＥＬアレイ１０では、１個の転送サイリスタＴｉには、７個のＶＣＳＥＬｉｊ（ｊ＝１～７）がＶＣＳＥＬ群として、設定サイリスタＳｉを介して接続されている。
後述するように、転送サイリスタＴｉは、オン状態になることで、転送サイリスタＴｉに接続された設定サイリスタＳｉをオン状態に移行可能に設定する。よって、ＶＣＳＥＬを発光可能な状態に設定することから設定サイリスタＳと表記する。また、設定サイリスタＳｉがオン状態なると、ＶＣＳＥＬｉｊが発光する。なお、転送サイリスタＴｉは、「ｉ」の順にオン状態を転送するように駆動される。つまり、転送サイリスタＴｉにおいて、オン状態が順に伝搬する。これにより、転送サイリスタＴｉは、ＶＣＳＥＬ群を順次点灯させている。転送サイリスタＴは、発光指示部の一例である。
ここでは、複数のＶＣＳＥＬにより１個のＶＣＳＥＬ群が構成されている。そして、転送サイリスタＴ毎に、ＶＣＳＥＬ群が接続され、ＶＣＳＥＬ群に含まれる複数のＶＣＳＥＬが並行して発光する。
後述するように、転送サイリスタＴｉは、オン状態になることで、転送サイリスタＴｉに接続された設定サイリスタＳｉをオン状態に移行可能に設定する。よって、ＶＣＳＥＬを発光可能な状態に設定することから設定サイリスタＳと表記する。また、設定サイリスタＳｉがオン状態なると、ＶＣＳＥＬｉｊが発光する。なお、転送サイリスタＴｉは、「ｉ」の順にオン状態を転送するように駆動される。つまり、転送サイリスタＴｉにおいて、オン状態が順に伝搬する。これにより、転送サイリスタＴｉは、ＶＣＳＥＬ群を順次点灯させている。転送サイリスタＴは、発光指示部の一例である。
ここでは、複数のＶＣＳＥＬにより１個のＶＣＳＥＬ群が構成されている。そして、転送サイリスタＴ毎に、ＶＣＳＥＬ群が接続され、ＶＣＳＥＬ群に含まれる複数のＶＣＳＥＬが並行して発光する。
【0055】
なお、図６に示す例では、各ＶＣＳＥＬ群は、同じ数（ここでは、７個）のＶＣＳＥＬを備えるが、ＶＣＳＥＬ群間でＶＣＳＥＬの数が異なってもよい。
【0056】
ＶＣＳＥＬは、低次の単一横モード（シングルモード）で発振することがよい。シングルモードでは、ＶＣＳＥＬの発光点（後述する図８の光出射口３１０）から出射する光（出射光）の強度プロファイルが単峰性（強度ピークが１つである特性）となる。一方、高次を含む多重横モード（マルチモード）で発振するＶＣＳＥＬでは、複数峰になるなど、強度プロファイルがいびつになりやすい。また、シングルモードでは、マルチモードに比べて、発光点から出射する光（出射光）の拡がり角が小さい。
【0057】
そして、ＶＣＳＥＬは、発光点の面積が小さいほど単一横モード（シングルモード）で発振しやすい。このため、シングルモードのＶＣＳＥＬは、光出力が小さい。光出力を大きくしようとして、発光点の面積を大きくすると、マルチモードに移行しやすい。そこで、複数のＶＣＳＥＬをＶＣＳＥＬ群とし、ＶＣＳＥＬ群に含まれる複数のＶＣＳＥＬを並行して発光させることで、光出力を大きくしている。
【0058】
（ＶＣＳＥＬアレイ１０の平面レイアウト）
図７は、第１の実施の形態が適用されるＶＣＳＥＬアレイ１０の平面レイアウトの一例を示す図である。図７において、紙面の上方向がｘ方向、左方向がｙ方向である。
ＶＣＳＥＬアレイ１０は、レーザ光を出射しうる半導体材料で構成される。例えば、ＶＣＳＥＬアレイ１０は、ＧａＡｓ系の化合物半導体で構成される。そして、後述する断面図（後述する図８）に示すように、ＶＣＳＥＬアレイ１０は、ｐ型のＧａＡｓの基板８０上に、ＧａＡｓ系の化合物半導体層が複数積層された半導体層積層体が複数の島状に分離されることで構成される。なお、島状に残された領域は、アイランドと呼ばれる。半導体層積層体を島状にエッチングして、素子を分離することは、メサエッチングと呼ばれる。ここでは、図７に示すアイランド３０１～３０６により、ＶＣＳＥＬアレイ１０の平面レイアウトを説明する。なお、アイランド３０１、３０２、３０３は、ＶＣＳＥＬ群毎に設けられる。よって、アイランド３０１、３０２、３０３を、ＶＣＳＥＬ群ごとに区別する場合には、前述と同様に「ｉ」を付し、アイランド３０１－ｉ、３０２－ｉ、３０３－ｉと表記する場合がある。なお、図７では、ｉが１～８の部分を示している。また、ＶＣＳＥＬ群におけるＶＣＳＥＬの数を前述と同様に「ｊ」と表記する。ここでは、ｊは１～７である。このように、ＶＣＳＥＬアレイ１０は、共通の半導体基板に構成されている。よって、発光装置４が小型化される。
図７は、第１の実施の形態が適用されるＶＣＳＥＬアレイ１０の平面レイアウトの一例を示す図である。図７において、紙面の上方向がｘ方向、左方向がｙ方向である。
ＶＣＳＥＬアレイ１０は、レーザ光を出射しうる半導体材料で構成される。例えば、ＶＣＳＥＬアレイ１０は、ＧａＡｓ系の化合物半導体で構成される。そして、後述する断面図（後述する図８）に示すように、ＶＣＳＥＬアレイ１０は、ｐ型のＧａＡｓの基板８０上に、ＧａＡｓ系の化合物半導体層が複数積層された半導体層積層体が複数の島状に分離されることで構成される。なお、島状に残された領域は、アイランドと呼ばれる。半導体層積層体を島状にエッチングして、素子を分離することは、メサエッチングと呼ばれる。ここでは、図７に示すアイランド３０１～３０６により、ＶＣＳＥＬアレイ１０の平面レイアウトを説明する。なお、アイランド３０１、３０２、３０３は、ＶＣＳＥＬ群毎に設けられる。よって、アイランド３０１、３０２、３０３を、ＶＣＳＥＬ群ごとに区別する場合には、前述と同様に「ｉ」を付し、アイランド３０１－ｉ、３０２－ｉ、３０３－ｉと表記する場合がある。なお、図７では、ｉが１～８の部分を示している。また、ＶＣＳＥＬ群におけるＶＣＳＥＬの数を前述と同様に「ｊ」と表記する。ここでは、ｊは１～７である。このように、ＶＣＳＥＬアレイ１０は、共通の半導体基板に構成されている。よって、発光装置４が小型化される。
【0059】
アイランド３０１－ｉには、ＶＣＳＥＬｉｊ、設定サイリスタＳｉが設けられている。なお、後述する図８に示すように、ＶＣＳＥＬｉｊと設定サイリスタＳｉとは、積層されている。なお、図７では、ＶＣＳＥＬｉｊと設定サイリスタＳｉとを、ＶＣＳＥＬｉｊ／Ｓｉと表記する。例えば、「ｉ」が１の場合、ＶＣＳＥＬ１ｊ／Ｓ１と表記する。ｉが１～４のアイランド３０１－ｉと、ｉが５～８のアイランド３０１－ｉとは、－ｘ方向に並列に配列されている。そして、ｉが１～４のアイランド３０１－ｉと、ｉが５～８のアイランド３０１－ｉとは、－ｙ方向に並列に配列されている。
【0060】
なお、アイランド３０１－ｉにおいて、図４（ａ）におけるＶＣＳＥＬ群＃１に示したように、７個のＶＣＳＥＬが配列されている。なお、符号は付さない。
【0061】
アイランド３０２－ｉには、転送サイリスタＴｉ及び結合ダイオードＤｉが設けられている。アイランド３０２－ｉは、－ｙ方向に並列するように設けられている。
【0062】
アイランド３０３－ｉには、電源線抵抗Ｒｇｉが設けられている。アイランド３０３－ｉは、－ｙ方向に並列するように設けられている。
【0063】
アイランド３０４には、スタートダイオードＳＤが設けられている。アイランド３０５には、電流制限抵抗Ｒ１が、アイランド３０６には、電流制限抵抗Ｒ２が設けられている。
【0064】
（ＶＣＳＥＬアレイ１０の断面構造）
次に、これらのアイランド３０１～３０６の接続関係を説明する前に、アイランド３０１、３０２の断面構造を説明する。
次に、これらのアイランド３０１～３０６の接続関係を説明する前に、アイランド３０１、３０２の断面構造を説明する。
【0065】
図８は、ＶＣＳＥＬアレイ１０の断面構造を示す図である。なお、図８は、図７におけるＶＩＩＩ－ＶＩＩＩ線でのＶＣＳＥＬアレイ１０の断面図である。つまり、図８に示す断面図は、紙面において、左側から結合ダイオードＤ１、転送サイリスタＴ１、ＶＣＳＥＬ１１／Ｓ１、ＶＣＳＥＬ１２／Ｓ１を横切る断面である。つまり、アイランド３０１－１とアイランド３０２－１の部分を示している。
【0066】
まず、設定サイリスタＳとＶＣＳＥＬとが設けられたアイランド３０１－１を説明する。ここでは、設定サイリスタＳとＶＣＳＥＬとが積層されて構成されている（ＶＣＳＥＬ１１／Ｓ１、ＶＣＳＥＬ１２／Ｓ１）。図８に示すように、ｐ型のＧａＡｓの基板８０上に、設定サイリスタＳ１を構成するｐ型のアノード層（以下では、ｐアノード層と表記する。以下同様とする。）８１、ｎ型のゲート層（ｎゲート層）８２、ｐ型のゲート層（ｐゲート層）８３、ｎ型のカソード層（ｎカソード層）８４が積層されている。つまり、設定サイリスタＳは、ｐアノード層８１をアノード、ｎゲート層８２をｎゲート、ｐゲート層８３をｐゲート、ｎカソード層８４をカソードとして構成されている。
【0067】
次に、ｎカソード層８４上にトンネル接合層８５が積層されている。
そして、トンネル接合層８５上に、ＶＣＳＥＬ１１、ＶＣＳＥＬ１２を構成するｐ型のアノード層（ｐアノード層）８６、発光層８７、ｎ型のカソード層（ｎカソード層）８８が積層されている。つまり、ＶＣＳＥＬは、ｐアノード層８６をアノード、発光層８７を発光層、ｎカソード層８８をカソードとして構成されている。
設定サイリスタＳ１とＶＣＳＥＬ１１、ＶＣＳＥＬ１２とは、トンネル接合層８５を介して直列接続されている。トンネル接合層８５については後述する。
そして、トンネル接合層８５上に、ＶＣＳＥＬ１１、ＶＣＳＥＬ１２を構成するｐ型のアノード層（ｐアノード層）８６、発光層８７、ｎ型のカソード層（ｎカソード層）８８が積層されている。つまり、ＶＣＳＥＬは、ｐアノード層８６をアノード、発光層８７を発光層、ｎカソード層８８をカソードとして構成されている。
設定サイリスタＳ１とＶＣＳＥＬ１１、ＶＣＳＥＬ１２とは、トンネル接合層８５を介して直列接続されている。トンネル接合層８５については後述する。
【0068】
ＶＣＳＥＬ１１及びＶＣＳＥＬ１２の部分では、ＶＣＳＥＬの周囲のトンネル接合層８５が露出するように、ｎカソード層８８、発光層８７、ｐアノード層８６がエッチングにより除去されている。ここでは、ＶＣＳＥＬの断面形状が円形になっている。つまり、ＶＣＳＥＬの部分は、円柱状に形成されている。よって、ＶＣＳＥＬの部分をポスト３１１と表記する（図７参照）。
【0069】
設定サイリスタＳを構成するｐアノード層８１、ｎゲート層８２、ｐゲート層８３、ｎカソード層８４、トンネル接合層８５は、ＶＣＳＥＬ群＃１に属するＶＣＳＥＬ（ＶＣＳＥＬ１１～１７）間で連続する。
【0070】
また、アイランド３０１－１では、さらにトンネル接合層８５とｎカソード層８４とを除去してｐゲート層８３を露出させた部分に、ｐゲート層８３などｐ型の半導体層とオーミック接触が形成しやすい金属材料で構成されたｐオーミック電極３３１が、設定サイリスタＳ１のゲートＧｓ１として設けられている。
【0071】
ＶＣＳＥＬのｎカソード層８８上には、ｎカソード層８８などｎ型の半導体層とオーミック接触が形成しやすい金属材料で構成されたｎオーミック電極３２１が設けられている。なお、ｎオーミック電極３２１は、光出射口３１０を取り囲むように、円形に設けられている（図７参照）。
【0072】
ポスト３１１のｐアノード層８６には、電流狭窄層８６ｂが含まれる。ここでは、一例として、ｐアノード層８６は、下側ｐアノード層８６ａ、電流狭窄層８６ｂ、上側ｐアノード層８６ｃの３層から構成されている。電流狭窄層８６ｂは、ＡｌＡｓのように、Ａｌの組成比が高い材料で構成され、酸化によりＡｌがＡｌ２Ｏ３になることにより、電気抵抗が高くなって、電流が流れにくくなる部分（図８中の黒塗りの部分）が形成される層をいう。
【0073】
ポスト３１１は円柱状に設けられているので、露出したｐアノード層８６の側面から電流狭窄層８６ｂの酸化を行うと、円形の断面における周辺部から中心部へと酸化が進む。そして、中心部を酸化させないことで、ＶＣＳＥＬの断面における中心部が電流の流れやすい電流通過領域８６ｄとなり、周辺部が電流の流れにくい電流阻止領域８６ｅとなる。なお、ＶＣＳＥＬは、発光層８７の電流通過領域８６ｄにより電流経路が制限された部分において発光が生じる。この電流通過領域８６ｄに対応するＶＣＳＥＬの表面の領域が発光点であり、光出射口３１０である。
【0074】
電流狭窄層８６ｂを設けるのは、ＶＣＳＥＬを低次の単一横モード（シングルモード）で発振させるためである。つまり、ＶＣＳＥＬが形成されるポスト３１１の断面形状を円形にして周辺部から酸化させることで、光出射口３１０の断面形状を円形とするとともに、面積を小さくしている。
また、ＶＣＳＥＬの周辺部は、メサエッチングに起因した欠陥が多く、非発光再結合が起こりやすい。このため、電流阻止領域８６ｅを設けることで、非発光再結合に消費される電力が抑制される。よって、低消費電力化及び光取り出し効率の向上が図れる。なお、光取り出し効率とは、電力当たりに取り出すことができる光量である。
また、ＶＣＳＥＬの周辺部は、メサエッチングに起因した欠陥が多く、非発光再結合が起こりやすい。このため、電流阻止領域８６ｅを設けることで、非発光再結合に消費される電力が抑制される。よって、低消費電力化及び光取り出し効率の向上が図れる。なお、光取り出し効率とは、電力当たりに取り出すことができる光量である。
【0075】
次に、転送サイリスタＴ１と結合ダイオードＤ１とが設けられたアイランド３０２－１を説明する。転送サイリスタＴ１は、設定サイリスタＳと同様に、ｐアノード層８１、ｎゲート層８２、ｐゲート層８３、ｎカソード層８４で構成される。つまり、転送サイリスタＴ１は、ｐアノード層８１をアノード、ｎゲート層８２をｎゲート、ｐゲート層８３をｐゲート、ｎカソード層８４をカソードとして構成される。ここでは、ｐゲート層８３上にゲート電極（後述するｐオーミック電極３３２）が設けられている。
【0076】
結合ダイオードＤ１は、ｐゲート層８３、ｎカソード層８４で構成されている。つまり、結合ダイオードＤ１は、ｐゲート層８３をアノード、ｎカソード層８４をカソードとして構成されている。
【0077】
アイランド３０２－１では、設定サイリスタＳとＶＣＳＥＬとが積層された部分におけるｎカソード層８８、発光層８７、ｐアノード層８６及びトンネル接合層８５が除去されている。そして、転送サイリスタＴ１の部分と、結合ダイオードＤ１の部分とにおいて、ｎカソード層８４がポスト３１２と、ポスト３１３として残るように、ｎカソード層８４が除去されている。
【0078】
ポスト３１２のｎカソード層８４上に、ｎオーミック電極３２２が転送サイリスタＴ１のカソード電極として設けられている。同様に、ポスト３１３のｎカソード層８４上に、ｎオーミック電極３２３が結合ダイオードＤ１のカソード電極として設けられている。
【0079】
ｐゲート層８３上に設けられたｐオーミック電極３３２は、転送サイリスタＴ１のゲートＧｔ１及び結合ダイオードＤ１のアノード電極として機能する。
【0080】
そして、表面を覆うように層間絶縁層９１が設けられている。層間絶縁層９１上には、スルーホールを介して、アイランド３０１－１に設けられたｐオーミック電極３３１（ゲートＧｓ１）とアイランド３０２－１に設けられたｐオーミック電極３３２（ゲートＧｔ１）とを接続する配線７５－１と、アイランド３０１－２に設けられたｐオーミック電極（ゲートＧｓ２）とアイランド３０２－２に設けられたｐオーミック電極（ゲートＧｔ１）とを接続する配線７５－２が設けられている。また、層間絶縁層９１上には、ｎオーミック電極３２２に接続された転送信号線７２が設けられている。そして、層間絶縁層９１上には、転送信号線７３が設けられている。さらに、層間絶縁層９１上には、スルーホールを介して、ｎオーミック電極３２３に接続された配線７４－２が設けられている。
【0081】
さらに、表面を覆うように層間絶縁層９２が設けられている。そして、層間絶縁層９２上には、層間絶縁層９２及び層間絶縁層９１に設けたスルーホールを介して、アイランド３０１－１に設けられたｎオーミック電極３２１に接続された点灯信号線７６が設けられている。つまり、配線７５（配線７５－１、７５－２）と点灯信号線７６とは、層間絶縁層９２を介した多層配線構造となっている。配線７５は、発光素子群列の一例であるＶＣＳＥＬ群と発光指示部の一例である転送サイリスタＴとを接続する配線であって、発光指示部から発光素子群に発光指示を行う配線である。
【0082】
なお、層間絶縁層９１、９２が、ＶＣＳＥＬの出射光に対して透過性が劣る場合には、光出射口３１０上の層間絶縁層９１、９２の代わりに、ＶＣＳＥＬの出射光に対して透過性に優れる光出射層を設けてもよい。
【0083】
アイランド３０１、３０２、３０３、３０４、３０５、３０６は、周囲の半導体層積層体が基板８０に至るまでエッチングにより除去されることで、互いに分離されている。なお、ｐアノード層８１に至るまでエッチングされてもよく、ｐアノード層８１の厚さ方向の一部に至るまでエッチングされてもよい。
【0084】
図７に戻って、他のアイランド３０３、３０４、３０５、３０６を説明する。アイランド３０３には、電源線抵抗Ｒｇ１が構成されている。アイランド３０３－１は、半導体層積層体におけるｎカソード層８８、発光層８７、ｐアノード層８６、トンネル接合層８５、ｎカソード層８４が除去されて、ｐゲート層８３を露出させている。露出させたｐゲート層８３上に一対のｐオーミック電極が設けられている。そして、ｐオーミック電極間のｐゲート層８３が抵抗として用いられている。
【0085】
アイランド３０４には、スタートダイオードＳＤが設けられている。アイランド３０４は、半導体層積層体におけるｎカソード層８８、発光層８７、ｐアノード層８６、トンネル接合層８５が除去されている。そして、ｎカソード層８４が残されたポスト３１４を除いて、ｐゲート層８３を露出させている。スタートダイオードＳＤは、ポスト３１４を構成するｎカソード層８４がカソード、ｐゲート層８３がアノードである。そして、ポスト３１４のｎカソード層８４上に設けられたｎオーミック電極がカソード電極、露出させたｐゲート層８３上に設けられたｐオーミック電極がアノード電極である。
【0086】
アイランド３０５には、電流制限抵抗Ｒ１、アイランド３０６には、電流制限抵抗Ｒ２が設けられている。アイランド３０５、３０６は、アイランド３０３と同様の構成であって、露出させたｐゲート層８３上に設けられた１対のｐオーミック電極間のｐゲート層８３をそれぞれ電流制限抵抗Ｒ１、Ｒ２とする。
【0087】
アイランド３０１～３０６及びアイランド間の接続関係を説明する。
前述したように、アイランド３０１－１のポスト３１１に設けられたＶＣＳＥＬのカソードであるｎカソード層８８は、ｎオーミック電極３２１を介して、点灯信号線７６に並列に接続される。他のアイランド３０１も同様である。
アイランド３０２－１のポスト３１２に設けられた転送サイリスタＴ１のカソードであるｎカソード層８８は、ｎオーミック電極３２２を介して、転送信号線７２に接続されている。なお、アイランド３０２－３（－ｙ方向側の３番目に位置するアイランド３０２）に設けられた転送サイリスタＴ３も同様である。つまり、奇数番号ｉの転送サイリスタＴｉのカソード（ｎカソード層８８）は、転送信号線７２に接続されている。
前述したように、アイランド３０１－１のポスト３１１に設けられたＶＣＳＥＬのカソードであるｎカソード層８８は、ｎオーミック電極３２１を介して、点灯信号線７６に並列に接続される。他のアイランド３０１も同様である。
アイランド３０２－１のポスト３１２に設けられた転送サイリスタＴ１のカソードであるｎカソード層８８は、ｎオーミック電極３２２を介して、転送信号線７２に接続されている。なお、アイランド３０２－３（－ｙ方向側の３番目に位置するアイランド３０２）に設けられた転送サイリスタＴ３も同様である。つまり、奇数番号ｉの転送サイリスタＴｉのカソード（ｎカソード層８８）は、転送信号線７２に接続されている。
【0088】
一方、アイランド３０２－２（－ｙ方向側の２番目に位置するアイランド３０２）に設けられた転送サイリスタＴ２のカソード（ｎカソード層８８）は、転送信号線７３に接続されている。つまり、偶数番号ｉの転送サイリスタＴｉのカソード（ｎカソード層８８）は、転送信号線７３に接続されている。
【0089】
そして、アイランド３０１－１のゲートＧｓ１であるｐオーミック電極３３１とアイランド３０１－２のゲートＧｔ１であるｐオーミック電極３３２とは、配線７５－１で接続されている。アイランド３０２－１のポスト３１３に設けられた結合ダイオードＤ１のカソード（ｎカソード層８８）は、ｎオーミック電極３２３（図８参照）を介して、配線７４－２に接続されている。配線７４－２は、隣接するアイランド３０２－２のｐオーミック電極（符号なし）及びアイランド３０３－２の電源線抵抗Ｒｇ２のｐオーミック電極（符号なし）に接続されている。
【0090】
アイランド３０２－１に設けられたｐオーミック電極３３３（ゲートＧｔ１のｐオーミック電極３３２と同様にｐゲート層８３上に設けられている。）と、アイランド３０３－１に設けられた電源線抵抗Ｒｇ１の一方のｐオーミック電極と、アイランド３０４に設けられたスタートダイオードＳＤのカソード電極であるｎオーミック電極とは、配線７４－１により接続されている。
【0091】
また、アイランド３０３－１の電源線抵抗Ｒｇ１の他方のｐオーミック電極は、電源線７１に接続されている。電源線７１は、Ｖｇｋ端子に接続されている。他のアイランド３０３も同様である。
【0092】
転送信号線７２は、アイランド３０５の電流制限抵抗Ｒ１の一方のｐオーミック電極（符号なし）に接続されている。電流制限抵抗Ｒ１の他方のｐオーミック電極（符号なし）は、φ１端子に接続されている。転送信号線７３は、アイランド３０３のスタートダイオードＳＤのｐオーミック電極に接続されるとともに、アイランド３０６の電流制限抵抗Ｒ２の一方のｐオーミック電極（符号なし）に接続されている。アイランド３０６の電流制限抵抗Ｒ２の他方のｐオーミック電極（符号なし）は、φ２端子に接続されている。
【0093】
以上においては、アイランド３０１－１、３０２－１、３０３－１を例として説明したが、他のアイランド３０１、３０２、３０３でも同様である。よって、図７では、例えば、配線７４－１（７４）などのように表記して、他の配線７４も同様であることを示す。
【0094】
＜サイリスタ＞
次に、設定サイリスタＳ、転送サイリスタＴの動作について説明する。設定サイリスタＳと転送サイリスタＴとをまとめてサイリスタと表記する。
サイリスタは、ｐアノード層８１、ｎゲート層８２、ｐゲート層８３、ｎカソード層８４が積層されて構成されている。
サイリスタは、前述したように、アノード、カソード、ゲートの３端子を有する半導体素子であって、例えば、ＧａＡｓ、ＧａＡｌＡｓ、ＡｌＡｓなどによるｐ型の半導体層（ｐアノード層８１、ｐゲート層８３）、ｎ型の半導体層（ｎゲート層８２、ｎカソード層８４）を積層して構成されている。つまり、サイリスタは、ｐｎｐｎ構造を成している。ここでは、一例として、ｐ型の半導体層とｎ型の半導体層とで構成されるｐｎ接合の順方向電位（拡散電位）Ｖｄを１．５Ｖとする。
次に、設定サイリスタＳ、転送サイリスタＴの動作について説明する。設定サイリスタＳと転送サイリスタＴとをまとめてサイリスタと表記する。
サイリスタは、ｐアノード層８１、ｎゲート層８２、ｐゲート層８３、ｎカソード層８４が積層されて構成されている。
サイリスタは、前述したように、アノード、カソード、ゲートの３端子を有する半導体素子であって、例えば、ＧａＡｓ、ＧａＡｌＡｓ、ＡｌＡｓなどによるｐ型の半導体層（ｐアノード層８１、ｐゲート層８３）、ｎ型の半導体層（ｎゲート層８２、ｎカソード層８４）を積層して構成されている。つまり、サイリスタは、ｐｎｐｎ構造を成している。ここでは、一例として、ｐ型の半導体層とｎ型の半導体層とで構成されるｐｎ接合の順方向電位（拡散電位）Ｖｄを１．５Ｖとする。
【0095】
一例として、ｐアノード層８１の基準電位Ｖｓｕｂをハイレベルの電位（以下では「Ｈ」と表記する。）として０Ｖ、Ｖｇｋ端子（図６参照）に供給される電源電位Ｖｇｋをローレベルの電位（以下では「Ｌ」と表記する。）として－３．３Ｖとする。よって、「Ｈ（０Ｖ）」、「Ｌ（－３．３Ｖ）」と表記することがある。図６に示したように、Ｖｇｋ端子は、電源線抵抗Ｒｇ１を介して、ゲート（サイリスタが転送サイリスタＴ１の場合はゲートＧｔ１）に接続されている。
【0096】
アノードとカソードとの間に電流が流れていないオフ状態のサイリスタは、しきい電圧より低い電位（絶対値が大きい負の電位）がカソードに印加されるとオン状態に移行（ターンオン）する。ここで、サイリスタのしきい電圧は、ゲートの電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた値である。
オン状態になると、サイリスタのゲートは、アノードの電位に近い電位になる。ここでは、アノードは０Ｖであるので、ゲートは０Ｖになるとする。また、オン状態のサイリスタのカソードは、アノードの電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた電位に近い電位（絶対値を保持電圧と表記する。）となる。ここでは、アノードは０Ｖであるので、オン状態のサイリスタのカソードは、－１．５Ｖに近い電位（絶対値が１．５Ｖより大きい負の電位）となる。ここでは、保持電圧は、１．５Ｖであるとする。
オン状態になると、サイリスタのゲートは、アノードの電位に近い電位になる。ここでは、アノードは０Ｖであるので、ゲートは０Ｖになるとする。また、オン状態のサイリスタのカソードは、アノードの電位からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた電位に近い電位（絶対値を保持電圧と表記する。）となる。ここでは、アノードは０Ｖであるので、オン状態のサイリスタのカソードは、－１．５Ｖに近い電位（絶対値が１．５Ｖより大きい負の電位）となる。ここでは、保持電圧は、１．５Ｖであるとする。
【0097】
オン状態のサイリスタは、カソードにオン状態を維持するために必要な電位より低い電位（絶対値が大きい負の電位）が継続的に印加され、オン状態を維持しうる電流（維持電流）が供給されると、オン状態を維持する。
一方、オン状態のサイリスタは、カソードがオン状態を維持するために必要な電位（上記の－１．５Ｖに近い電位）より高い電位（絶対値が小さい負の電位、０Ｖ又は正の電位）になると、オフ状態に移行（ターンオフ）する。
一方、オン状態のサイリスタは、カソードがオン状態を維持するために必要な電位（上記の－１．５Ｖに近い電位）より高い電位（絶対値が小さい負の電位、０Ｖ又は正の電位）になると、オフ状態に移行（ターンオフ）する。
【0098】
＜トンネル接合層８５＞
次に、図８に示したように、アイランド３０１における設定サイリスタＳとＶＣＳＥＬとは、トンネル接合層８５を介して積層されている。これにより、設定サイリスタＳとＶＣＳＥＬとが、直列接続されている。
図９は、設定サイリスタＳとＶＣＳＥＬとの積層構造をさらに説明する図である。図９（ａ）は、設定サイリスタＳとＶＣＳＥＬとの積層構造における模式的なエネルギーバンド図、図９（ｂ）は、トンネル接合層８５の逆バイアス状態におけるエネルギーバンド図、図９（ｃ）は、トンネル接合層８５の電流電圧特性を示す。
次に、図８に示したように、アイランド３０１における設定サイリスタＳとＶＣＳＥＬとは、トンネル接合層８５を介して積層されている。これにより、設定サイリスタＳとＶＣＳＥＬとが、直列接続されている。
図９は、設定サイリスタＳとＶＣＳＥＬとの積層構造をさらに説明する図である。図９（ａ）は、設定サイリスタＳとＶＣＳＥＬとの積層構造における模式的なエネルギーバンド図、図９（ｂ）は、トンネル接合層８５の逆バイアス状態におけるエネルギーバンド図、図９（ｃ）は、トンネル接合層８５の電流電圧特性を示す。
【0099】
図７、図８に示したｎオーミック電極３２１に印加される点灯信号φＩと裏面電極９０の基準電位Ｖｓｕｂとの間に、設定サイリスタＳとＶＣＳＥＬとのそれぞれが順バイアスになるように電圧を印加する。すると、図９（ａ）のエネルギーバンド図に示すように、トンネル接合層８５を構成するｎ＋＋層８５ａとｐ＋＋層８５ｂとの間が逆バイアスになる。
【0100】
トンネル接合層８５は、ｎ型の不純物を高濃度に添加したｎ＋＋層８５ａと、ｐ型の不純物を高濃度に添加したｐ＋＋層８５ｂとの接合である。このため、空乏領域の幅が狭く、順バイアスされると、ｎ＋＋層８５ａ側の伝導帯（コンダクションバンド）からｐ＋＋層８５ｂ側の価電子帯（バレンスバンド）に電子がトンネルする。この際、負性抵抗特性が表れる（図９（ｃ）の順バイアス側（＋Ｖ）参照）。
【0101】
一方、図９（ｂ）に示すように、トンネル接合層８５は、逆バイアス（－Ｖ）されると、ｐ＋＋層８５ｂ側の価電子帯（バレンスバンド）の電位Ｅｖが、ｎ＋＋層８５ａ側の伝導帯（コンダクションバンド）の電位Ｅｃより上になる。そして、ｐ＋＋層８５ｂの価電子帯（バレンスバンド）から、ｎ＋＋層８５ａ側の伝導帯（コンダクションバンド）に電子がトンネルする。そして、逆バイアス電圧（－Ｖ）が大きくなるほど、電子のトンネルがしやすくなる。すなわち、図９（ｃ）の逆バイアス側（－Ｖ）に示すように、トンネル接合層８５（トンネル接合）は、逆バイアスが大きいほど、電流が流れやすい。
【0102】
よって、図９（ａ）に示すように、設定サイリスタＳとＶＣＳＥＬとのそれぞれが順バイアスになるように電圧が印加され、設定サイリスタＳがターンオンしてオン状態に移行すると、トンネル接合層８５が逆バイアスであっても、設定サイリスタＳからＶＣＳＥＬへ電流が流れる。
【0103】
なお、トンネル接合層８５の代わりに、金属的な導電性を有し、ＩＩＩ－Ｖ族の化合物半導体層にエピタキシャル成長するＩＩＩ－Ｖ族化合物層を用いてもよい。金属的導電性ＩＩＩ－Ｖ族化合物層の材料の一例として説明するＩｎＮＡｓは、例えばＩｎＮの組成比ｘが約０．１～約０．８の範囲において、バンドギャップエネルギが負になる。また、ＩｎＮＳｂは、例えばＩｎＮの組成比ｘが約０．２～約０．７５の範囲において、バンドギャップエネルギが負になる。バンドギャップエネルギが負になることは、バンドギャップを持たないことを意味する。よって、金属と同様な導電特性（伝導特性）を示すことになる。すなわち、金属的な導電特性（導電性）とは、金属と同様に電位に勾配があれば電流が流れることをいう。
【0104】
そして、ＧａＡｓ、ＩｎＰなどのＩＩＩ－Ｖ族化合物（半導体）の格子定数は、５．６Å～５．９Åの範囲にある。そして、この格子定数は、Ｓｉの格子定数の約５．４３Å、Ｇｅの格子定数の約５．６６Åに近い。
これに対して、同様にＩＩＩ－Ｖ族化合物であるＩｎＮの格子定数は、閃亜鉛鉱構造において約５．０Å、ＩｎＡｓの格子定数は、約６．０６Åである。よって、ＩｎＮとＩｎＡｓとの化合物であるＩｎＮＡｓの格子定数は、ＧａＡｓなどの５．６Å～５．９Åに近い値になりうる。
また、ＩＩＩ－Ｖ族化合物であるＩｎＳｂの格子定数は、約６．４８Åである。よって、ＩｎＮの格子定数の約５．０Åであるので、ＩｎＳｂとＩｎＮとの化合物であるＩｎＮＳｂの格子定数は、ＧａＡｓなど５．６Å～５．９Åに近い値になりうる。
これに対して、同様にＩＩＩ－Ｖ族化合物であるＩｎＮの格子定数は、閃亜鉛鉱構造において約５．０Å、ＩｎＡｓの格子定数は、約６．０６Åである。よって、ＩｎＮとＩｎＡｓとの化合物であるＩｎＮＡｓの格子定数は、ＧａＡｓなどの５．６Å～５．９Åに近い値になりうる。
また、ＩＩＩ－Ｖ族化合物であるＩｎＳｂの格子定数は、約６．４８Åである。よって、ＩｎＮの格子定数の約５．０Åであるので、ＩｎＳｂとＩｎＮとの化合物であるＩｎＮＳｂの格子定数は、ＧａＡｓなど５．６Å～５．９Åに近い値になりうる。
【0105】
すなわち、ＩｎＮＡｓ及びＩｎＮＳｂは、ＧａＡｓなどのＩＩＩ－Ｖ族化合物（半導体）の層に対してモノリシックにエピタキシャル成長させうる。また、ＩｎＮＡｓ又はＩｎＮＳｂの層上に、ＧａＡｓなどのＩＩＩ－Ｖ族化合物（半導体）の層をエピタキシャル成長によりモノリシックに積層させうる。
【0106】
よって、トンネル接合層８５の代わりに、金属的導電性ＩＩＩ－Ｖ族化合物層を介して、設定サイリスタＳとＶＣＳＥＬとを直列接続されるように積層すれば、設定サイリスタＳのｎカソード層８４とＶＣＳＥＬのｐアノード層８６とが逆バイアスになることが抑制される。
【0107】
＜積層された設定サイリスタＳとＶＣＳＥＬの動作＞
次に、積層された設定サイリスタＳとＶＣＳＥＬの動作を説明する。
ここで、ＶＣＳＥＬは、立ち上がり電圧を１．５Ｖとする。つまり、ＶＣＳＥＬのアノードとカソードとの間に１．５Ｖ以上の電圧が印加されていれば、ＶＣＳＥＬが発光する。
点灯信号φＩは、０Ｖ（「Ｈ（０Ｖ）」）又は－３．３Ｖ（「Ｌ（－３．３Ｖ）」）であるとする。０Ｖは、ＶＣＳＥＬをオフ状態にする電位、－３．３Ｖは、ＶＣＳＥＬをオフ状態からオン状態にする電位である。
次に、積層された設定サイリスタＳとＶＣＳＥＬの動作を説明する。
ここで、ＶＣＳＥＬは、立ち上がり電圧を１．５Ｖとする。つまり、ＶＣＳＥＬのアノードとカソードとの間に１．５Ｖ以上の電圧が印加されていれば、ＶＣＳＥＬが発光する。
点灯信号φＩは、０Ｖ（「Ｈ（０Ｖ）」）又は－３．３Ｖ（「Ｌ（－３．３Ｖ）」）であるとする。０Ｖは、ＶＣＳＥＬをオフ状態にする電位、－３．３Ｖは、ＶＣＳＥＬをオフ状態からオン状態にする電位である。
【0108】
ＶＣＳＥＬをオフ状態からオン状態に移行させる場合、点灯信号φＩが、「Ｌ（－３．３Ｖ）」に設定される。このとき、設定サイリスタＳのゲートＧｓに－１．５Ｖが印加されると、設定サイリスタＳのしきい値は、ゲートＧｓの電位（－１．５Ｖ）からｐｎ接合の順方向電位Ｖｄ（１．５Ｖ）を引いた、－３Ｖになる。このとき、点灯信号φＩは、－３．３Ｖであるので、設定サイリスタＳがターンオンしてオフ状態からオン状態に移行するとともに、ＶＣＳＥＬもオフ状態からオン状態に移行する。つまり、ＶＣＳＥＬは、レーザ発振して発光する。すると、オン状態の設定サイリスタＳに印加される電圧（保持電圧Ｖｒ）は１．５Ｖであるので、レーザダイオードＬＤには１．８Ｖが印加される。なお、ＶＣＳＥＬは立ち上がり電圧が１．５Ｖであるので、ＶＣＳＥＬは、発光を継続する。
【0109】
一方、点灯信号φＩを０Ｖにすると、設定サイリスタＳとＶＣＳＥＬとの直列接続の両端が０Ｖになり、設定サイリスタＳがオン状態からオフ状態に移行（ターンオフ）するとともに、ＶＣＳＥＬが非発光になる。
ＶＣＳＥＬアレイ１０の動作については、後に詳述する。
ＶＣＳＥＬアレイ１０の動作については、後に詳述する。
【0110】
（半導体層積層体の構成）
半導体層積層体は、前述したように、基板８０、ｐアノード層８１、ｎゲート層８２、ｐゲート層８３、ｎカソード層８４、トンネル接合層８５、ｐアノード層８６、発光層８７、ｎカソード層８８が積層されて構成されている。
上述したように、基板８０は、ｐ型のＧａＡｓを例として説明するが、ｎ型のＧａＡｓ、不純物を添加していないイントリンシック（ｉ）のＧａＡｓでもよい。また、ＩｎＰ、ＧａＮ、ＩｎＡｓ、その他ＩＩＩ－Ｖ族、ＩＩ－ＶＩ材料からなる半導体基板、サファイア、Ｓｉ、Ｇｅなどでもよい。基板を変更した場合、基板上にモノリシックに積層される材料は、基板の格子定数に略整合（歪構造、歪緩和層、メタモルフィック成長を含む）する材料を用いる。一例として、ＩｎＡｓ基板上には、ＩｎＡｓ、ＩｎＡｓＳｂ、ＧａＩｎＡｓＳｂなどを使用し、ＩｎＰ基板上にはＩｎＰ、ＩｎＧａＡｓＰなどを使用し、ＧａＮ基板上又はサファイア基板上には、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮを使用し、Ｓｉ基板上にはＳｉ、ＳｉＧｅ、ＧａＰなどを使用する。ただし、基板８０が電気絶縁性である場合には、基準電位Ｖｓｕｂを供給する配線を別途設けることが必要となる。また、基板８０を除く半導体層積層体を他の支持基板に張り付け、他の支持基板上に半導体層積層体を設ける場合は、支持基板と格子定数が整合している必要はない。
半導体層積層体は、前述したように、基板８０、ｐアノード層８１、ｎゲート層８２、ｐゲート層８３、ｎカソード層８４、トンネル接合層８５、ｐアノード層８６、発光層８７、ｎカソード層８８が積層されて構成されている。
上述したように、基板８０は、ｐ型のＧａＡｓを例として説明するが、ｎ型のＧａＡｓ、不純物を添加していないイントリンシック（ｉ）のＧａＡｓでもよい。また、ＩｎＰ、ＧａＮ、ＩｎＡｓ、その他ＩＩＩ－Ｖ族、ＩＩ－ＶＩ材料からなる半導体基板、サファイア、Ｓｉ、Ｇｅなどでもよい。基板を変更した場合、基板上にモノリシックに積層される材料は、基板の格子定数に略整合（歪構造、歪緩和層、メタモルフィック成長を含む）する材料を用いる。一例として、ＩｎＡｓ基板上には、ＩｎＡｓ、ＩｎＡｓＳｂ、ＧａＩｎＡｓＳｂなどを使用し、ＩｎＰ基板上にはＩｎＰ、ＩｎＧａＡｓＰなどを使用し、ＧａＮ基板上又はサファイア基板上には、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮを使用し、Ｓｉ基板上にはＳｉ、ＳｉＧｅ、ＧａＰなどを使用する。ただし、基板８０が電気絶縁性である場合には、基準電位Ｖｓｕｂを供給する配線を別途設けることが必要となる。また、基板８０を除く半導体層積層体を他の支持基板に張り付け、他の支持基板上に半導体層積層体を設ける場合は、支持基板と格子定数が整合している必要はない。
【0111】
ｐアノード層８１は、例えば不純物濃度１×１０１８／ｃｍ３のｐ型のＡｌ０．９ＧａＡｓである。Ａｌ組成は、０～１の範囲で変更してもよい。
ｎゲート層８２は、例えば不純物濃度１×１０１７／ｃｍ３のｎ型のＡｌ０．９ＧａＡｓである。Ａｌ組成は、０～１の範囲で変更してもよい。
ｐゲート層８３は、例えば不純物濃度１×１０１７／ｃｍ３のｐ型のＡｌ０．９ＧａＡｓである。Ａｌ組成は、０～１の範囲で変更してもよい。
ｎカソード層８４は、例えば不純物濃度１×１０１８／ｃｍ３のｎ型のＡｌ０．９ＧａＡｓである。Ａｌ組成は、０～１の範囲で変更してもよい。
ｎゲート層８２は、例えば不純物濃度１×１０１７／ｃｍ３のｎ型のＡｌ０．９ＧａＡｓである。Ａｌ組成は、０～１の範囲で変更してもよい。
ｐゲート層８３は、例えば不純物濃度１×１０１７／ｃｍ３のｐ型のＡｌ０．９ＧａＡｓである。Ａｌ組成は、０～１の範囲で変更してもよい。
ｎカソード層８４は、例えば不純物濃度１×１０１８／ｃｍ３のｎ型のＡｌ０．９ＧａＡｓである。Ａｌ組成は、０～１の範囲で変更してもよい。
【0112】
トンネル接合層８５は、ｎ型の不純物を高濃度に添加したｎ＋＋層８５ａとｎ型の不純物を高濃度に添加したｐ＋＋層８５ｂとの接合（図７（ａ）参照。）で構成されている。ｎ＋＋層８５ａ及びｐ＋＋層８５ｂは、例えば不純物濃度１×１０２０／ｃｍ３と高濃度である。なお、通常の接合の不純物濃度は、１０１７／ｃｍ３台～１０１８／ｃｍ３台である。ｎ＋＋層８５ａとｐ＋＋層８５ｂとの組み合わせ（以下では、ｎ＋＋層８５ａ／ｐ＋＋層８５ｂで表記する。）は、例えばｎ＋＋ＧａＩｎＰ／ｐ＋＋ＧａＡｓ、ｎ＋＋ＧａＩｎＰ／ｐ＋＋ＡｌＧａＡｓ、ｎ＋＋ＧａＡｓ／ｐ＋＋ＧａＡｓ、ｎ＋＋ＡｌＧａＡｓ／ｐ＋＋ＡｌＧａＡｓ、ｎ＋＋ＩｎＧａＡｓ／ｐ＋＋ＩｎＧａＡｓ、ｎ＋＋ＧａＩｎＡｓＰ／ｐ＋＋ＧａＩｎＡｓＰ、ｎ＋＋ＧａＡｓＳｂ／ｐ＋＋ＧａＡｓＳｂである。なお、組み合わせを相互に変更したものでもよい。
【0113】
ｐアノード層８６は、下側ｐアノード層８６ａ、電流狭窄層８６ｂ、上側ｐアノード層８６ｃを順に積層して構成されている。下側ｐアノード層８６ａ、上側ｐアノード層８６ｃは、例えば不純物濃度５×１０１７／ｃｍ３のｐ型のＡｌ０．９ＧａＡｓである。Ａｌ組成は、０～１の範囲で変更してもよい。
電流狭窄層８６ｂは、例えばＡｌＡｓ又はＡｌの不純物濃度が高いｐ型のＡｌＧａＡｓである。Ａｌが酸化されてＡｌ２Ｏ３が形成されることにより、電気抵抗が高くなって、電流阻止領域８６ｅが形成されるものであればよい。なお、ＧａＡｓ、ＡｌＧａＡｓなどの半導体層に水素イオン（Ｈ＋）を打ち込むことで、電流阻止領域８６ｅを形成してもよい（Ｈ＋イオン打ち込み）。
電流狭窄層８６ｂは、例えばＡｌＡｓ又はＡｌの不純物濃度が高いｐ型のＡｌＧａＡｓである。Ａｌが酸化されてＡｌ２Ｏ３が形成されることにより、電気抵抗が高くなって、電流阻止領域８６ｅが形成されるものであればよい。なお、ＧａＡｓ、ＡｌＧａＡｓなどの半導体層に水素イオン（Ｈ＋）を打ち込むことで、電流阻止領域８６ｅを形成してもよい（Ｈ＋イオン打ち込み）。
【0114】
発光層８７は、井戸（ウエル）層と障壁（バリア）層とが交互に積層された量子井戸構図である。井戸層は、例えばＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＩｎＰ、ＧａＩｎＡｓＰ、ＧａＩｎＰなどであり、障壁層は、ＡｌＧａＡｓ、ＧａＡｓ、ＧａＩｎＰ、ＧａＩｎＡｓＰなどである。なお、発光層８７は、量子線（量子ワイヤ）や量子箱（量子ドット）であってもよい。
【0115】
ｎカソード層８８は、例えば不純物濃度５×１０１７／ｃｍ３のｎ型のＡｌ０．９ＧａＡｓである。Ａｌ組成は、０～１の範囲で変更してもよい。
【0116】
これらの半導体層は、例えば有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）、分子線エピタキシー法（ＭＢＥ：Molecular Beam Epitaxy）などによって積層され、半導体層積層体が形成される。
【0117】
なお、上記のＡｌＧａＡｓ系の材料の代わりに、ＧａＩｎＰなどで構成してもよい。また、ＧａＮ基板、ＩｎＰ系基板を用いて構成してもよい。また、ｐアノード層８６、発光層８７、ｎカソード層８８で構成されるＶＣＳＥＬと、ｐアノード層８１、ｎゲート層８２、ｐゲート層８３、ｎカソード層８４で構成される設定サイリスタＳ、転送サイリスタＴのそれぞれは、格子定数が異なる材料で作成されていてもよい。メタモルフィック成長や、設定サイリスタＳ及び転送サイリスタＴとＶＣＳＥＬとを別々に成長させてお互いを張り付けることで実現できる。その際、トンネル接合層８５はどちらかの格子定数に略整合していればよい。
【0118】
ＶＣＳＥＬアレイ１０は、公知のフォトリソグラフィ、エッチングなどの技術によって製造しうるので、製造方法については説明を省略する。
【0119】
（ＶＣＳＥＬアレイ１０の動作）
図１０は、ＶＣＳＥＬアレイ１０におけるＶＣＳＥＬ群の発光／非発光を制御するタイムチャートの一例を示す図である。ここでは、図６、７で説明した各ＶＣＳＥＬ群が７個のＶＣＳＥＬを備える場合を例として説明する。図１０において、アルファベット順（ａ、ｂ、ｃ、…）に時間が経過するとする。図１０に示すタイミングチャートでは、ＶＣＳＥＬ群＃１～＃４を制御する部分を示している。そして、ＶＣＳＥＬ群＃１～＃４を順に発光させる期間を期間Ｕ－１～Ｕ－４とする。ここでは、後述するように、期間Ｕ－１～Ｕ－４の各期間の長さは、異なるとしているが、同じとしてもよい。
図１０は、ＶＣＳＥＬアレイ１０におけるＶＣＳＥＬ群の発光／非発光を制御するタイムチャートの一例を示す図である。ここでは、図６、７で説明した各ＶＣＳＥＬ群が７個のＶＣＳＥＬを備える場合を例として説明する。図１０において、アルファベット順（ａ、ｂ、ｃ、…）に時間が経過するとする。図１０に示すタイミングチャートでは、ＶＣＳＥＬ群＃１～＃４を制御する部分を示している。そして、ＶＣＳＥＬ群＃１～＃４を順に発光させる期間を期間Ｕ－１～Ｕ－４とする。ここでは、後述するように、期間Ｕ－１～Ｕ－４の各期間の長さは、異なるとしているが、同じとしてもよい。
【0120】
図６を参照しつつ、図１０のタイムチャートを説明する。
時刻ａにおいて、図６に示した制御部５０に電源が供給される。すると、基準電位Ｖｓｕｂが「Ｈ（０Ｖ）」、電源電位Ｖｇｋが「Ｌ（－３．３Ｖ）」に設定される。
次に、各信号（転送信号φ１、φ２、点灯信号φＩ）の波形を説明する。なお、期間Ｕ－１～Ｕ－８は、基本的に同じであるので、期間Ｕ－１を中心に説明する。なお、期間Ｕ－１～Ｕ－８を区別しない場合には、期間Ｕと表記する。
時刻ａにおいて、図６に示した制御部５０に電源が供給される。すると、基準電位Ｖｓｕｂが「Ｈ（０Ｖ）」、電源電位Ｖｇｋが「Ｌ（－３．３Ｖ）」に設定される。
次に、各信号（転送信号φ１、φ２、点灯信号φＩ）の波形を説明する。なお、期間Ｕ－１～Ｕ－８は、基本的に同じであるので、期間Ｕ－１を中心に説明する。なお、期間Ｕ－１～Ｕ－８を区別しない場合には、期間Ｕと表記する。
【0121】
転送信号φ１は、「Ｈ（０Ｖ）」又は「Ｌ（－３．３Ｖ）」となる信号である。転送信号φ１は、時刻ａにおいて「Ｈ（０Ｖ）」であって、時刻ｂにおいて「Ｌ（－３．３Ｖ）」に移行する。そして、時刻ｉにおいて、「Ｈ（０Ｖ）」に戻る。そして、時刻ｍにおいて、再び「Ｌ（－３．３Ｖ）」に移行する。転送信号φ２も、「Ｈ（０Ｖ）」又は「Ｌ（－３．３Ｖ）」となる信号である。転送信号φ２は、時刻ａにおいて「Ｈ（０Ｖ）」であって、時刻ｈにおいて「Ｌ（－３．３Ｖ）」に移行する。そして、時刻ｎにおいて、「Ｈ（０Ｖ）」に戻る。
【0122】
時刻ｂ以降において、転送信号φ１、φ２は、互いに「Ｌ（－３．３Ｖ）」となる期間（例えば時刻ｈから時刻ｉの期間）を挟んで、「Ｈ（０Ｖ）」と「Ｌ（－３．３Ｖ）」とが交互に入れ替わる。そこで、転送信号φ１が「Ｈ（０Ｖ）」から「Ｌ（－３．３Ｖ）」に移行する時刻ｂから、転送信号φ２が「Ｈ（０Ｖ）」から「Ｌ（－３．３Ｖ）」に移行する時刻ｈまでを期間Ｕ－１とし、逆に、転送信号φ２が「Ｈ（０Ｖ）」から「Ｌ（－３．３Ｖ）」に移行する時刻ｈから、転送信号φ１が「Ｈ（０Ｖ）」から「Ｌ（－３．３Ｖ）」に移行する時刻ｍまでを期間Ｕ－２としている。期間Ｕ－３、Ｕ－４も同様である。
【0123】
点灯信号φＩは、「Ｈ（０Ｖ）」又は「Ｌ（－３．３Ｖ）」となる信号である。そして、点灯信号φＩは、各期間Ｕにおいて、転送信号φ１、φ２の一方が「Ｈ（０Ｖ）」で他方が「Ｌ（－３．３Ｖ）」である期間、例えば期間Ｕ－１における時刻ｃから時刻ｇまで、又は期間Ｕ－２における時刻ｊから時刻ｌまでにおいて、「Ｈ（０Ｖ）」と「Ｌ（－３．３Ｖ）」とを繰り返す。そして、それ以外の期間において「Ｈ（０Ｖ）」である。
【0124】
次に、図６を参照しつつ、図１０のタイムチャートを説明する。なお、図１０では、ＶＣＳＥＬが発光している期間を実線で示している。
時刻ａにおいて、図１に示す制御部５０に電源が供給され、基準電位Ｖｓｕｂが「Ｈ（０Ｖ）」、電源電位Ｖｇｋが「Ｌ（－３．３Ｖ）」に設定される。すると、転送信号φ１、φ２が「Ｈ（０Ｖ）」に設定される。スタートダイオードＳＤは、カソードが電源線抵抗Ｒｇ１を介して電源電位Ｖｇｋ（「Ｌ（－３．３Ｖ）」）になり、アノードが電流制限抵抗Ｒ２を介して転送信号φ２「Ｈ（０Ｖ）」になる。よって、スタートダイオードＳＤは、順バイアスになり、転送サイリスタＴ１のゲートＧｔ１が－１．５Ｖになる。これにより、転送サイリスタＴ１のしきい電圧が－３Ｖになっている。
時刻ａにおいて、図１に示す制御部５０に電源が供給され、基準電位Ｖｓｕｂが「Ｈ（０Ｖ）」、電源電位Ｖｇｋが「Ｌ（－３．３Ｖ）」に設定される。すると、転送信号φ１、φ２が「Ｈ（０Ｖ）」に設定される。スタートダイオードＳＤは、カソードが電源線抵抗Ｒｇ１を介して電源電位Ｖｇｋ（「Ｌ（－３．３Ｖ）」）になり、アノードが電流制限抵抗Ｒ２を介して転送信号φ２「Ｈ（０Ｖ）」になる。よって、スタートダイオードＳＤは、順バイアスになり、転送サイリスタＴ１のゲートＧｔ１が－１．５Ｖになる。これにより、転送サイリスタＴ１のしきい電圧が－３Ｖになっている。
【0125】
時刻ｂにおいて、転送信号φ１が「Ｈ（０Ｖ）」から「Ｌ（－３．３Ｖ）」に移行する。このとき、転送サイリスタＴ１は、しきい電圧が－３Ｖであるので、ターンオンして、オフ状態からオン状態に移行する。すると、ゲートＧｔ１が０Ｖになる。これにより、ゲートＧｔ１に接続された設定サイリスタＳ１のゲートＧｓ１が０Ｖになる。すると、設定サイリスタＳ１のしきい電圧が－１．５Ｖになる。時刻ｂにおいては、点灯信号φＩは、「Ｈ（０Ｖ）」である。つまり、設定サイリスタＳ１とＶＣＳＥＬ１１～ＶＣＳＥＬ１７との直列接続には、０Ｖが印加されている。このため、設定サイリスタＳ１はオフ状態であり、ＶＣＳＥＬ１１～ＶＣＳＥＬ１７は発光しない。
【0126】
時刻ｃにおいて、点灯信号φＩが「Ｈ（０Ｖ）」から「Ｌ（－３．３Ｖ）」に移行すると、しきい電圧が－１．５Ｖの設定サイリスタＳ１がターンオンしてオフ状態からオン状態に移行する。すると、前述したように、ＶＣＳＥＬ１１～ＶＣＳＥＬ１７に電流が流れて発光する。このとき、設定サイリスタＳ１のカソード－アノード間は１．５Ｖになり、ＶＣＳＥＬ１１～ＶＣＳＥＬ１７のカソード－アノード間は、１．８Ｖとなる。よって、ＶＣＳＥＬ１１～ＶＣＳＥＬ１７の発光が維持される。つまり、時刻ｃにおいて、ＶＣＳＥＬ群＃１に属するＶＣＳＥＬ１１～ＶＣＳＥＬ１７が並行して発光する。
【0127】
時刻ｄにおいて、点灯信号φＩが「Ｌ（－３．３Ｖ）」から「Ｈ（０Ｖ）」に移行すると、設定サイリスタＳ１とＶＣＳＥＬ１１～ＶＣＳＥＬ１７との直列接続の両端が０Ｖになり、設定サイリスタＳ１がターンオフしてオン状態からオフ状態に移行するとともに、ＶＣＳＥＬ１１～ＶＣＳＥＬ１７が非点灯になる。つまり、時刻ｄにおいて、ＶＣＳＥＬ群＃１に属するＶＣＳＥＬ１１～ＶＣＳＥＬ１７が並行して非発光になる。しかし、設定サイリスタＳ１のしきい電圧は、－３Ｖに維持されている。
【0128】
よって、時刻ｅにおいて、点灯信号φＩが「Ｈ（０Ｖ）」から「Ｌ（－３．３Ｖ）」に移行すると、しきい電圧が－３Ｖの設定サイリスタＳ１１～Ｓ１４が再びターンオンしてオフ状態からオン状態に移行し、ＶＣＳＥＬ１１～ＶＣＳＥＬ１７が発光する。
時刻ｆにおいて、点灯信号φＩが「Ｌ（－３．３Ｖ）」から「Ｈ（０Ｖ）」に移行すると、設定サイリスタＳ１が再びターンオフしてオン状態からオフ状態に移行し、ＶＣＳＥＬ１１～ＶＣＳＥＬ１７が非点灯になる。
時刻ｆにおいて、点灯信号φＩが「Ｌ（－３．３Ｖ）」から「Ｈ（０Ｖ）」に移行すると、設定サイリスタＳ１が再びターンオフしてオン状態からオフ状態に移行し、ＶＣＳＥＬ１１～ＶＣＳＥＬ１７が非点灯になる。
【0129】
つまり、転送信号φ１が「Ｈ（０Ｖ）」から「Ｌ（－３．３Ｖ）」に移行する時刻ｂから、転送信号φ２が「Ｈ（０Ｖ）」から「Ｌ（－３．３Ｖ）」に移行する時刻ｈまでの期間Ｕ－１において、点灯信号φＩを「Ｈ（０Ｖ）」から「Ｌ（－３．３Ｖ）」に移行させ、次に「Ｌ（－３．３Ｖ）」に「Ｈ（０Ｖ）」に移行させることを繰り返すことにより、ＶＣＳＥＬ群＃１に属するＶＣＳＥＬ１１～ＶＣＳＥＬ１４が並行して、パルス状（間欠的）に発光する。なお、期間Ｕ－１では、４回のパルスを発光させている。
【0130】
同様にして、時刻ｈから時刻ｍまでの期間Ｕ－２では、ＶＣＳＥＬ群＃２に属するＶＣＳＥＬ２１～ＶＣＳＥＬ２７を並行して３回のパルスとして発光させている。また、時刻ｍから時刻ｏまでの期間Ｕ－３では、ＶＣＳＥＬ群＃３に属するＶＣＳＥＬ３１～ＶＣＳＥＬ３４を並行して３回のパルスとして発光させている。なお、期間Ｕ－３におけるパルス当たりの発光時間は、期間Ｕ－１、Ｕ－２に比べて長く設定されている。さらに、時刻ｏから時刻ｒまでの期間Ｕ－４では、ＶＣＳＥＬ群＃４に属するＶＣＳＥＬ４１～ＶＣＳＥＬ４４を並行して５回のパルスとして発光させている。なお、期間Ｕ－４におけるパルス当たりの発光時間は、期間Ｕ－１、Ｕ－２に比べて短く設定されている。
【0131】
以上においては、期間Ｕにおいて、複数のパルスを発光するとしたが、単発であってもよい。また、期間Ｕにおいて、点灯信号φＩを「Ｈ（０Ｖ）」に維持すれば、設定サイリスタＳとＶＣＳＥＬ群との直列接続の両端は０Ｖのままとなる。よって、ＶＣＳＥＬ群は、発光しない。つまり、予め定めた期間Ｕにおいて、ＶＣＳＥＬ群を非発光に維持してもよい。
【0132】
時刻ｂにおいて、転送サイリスタＴ１のゲートＧｔ１が０Ｖになり、配線７５－１を介してゲートＧｓ１を０Ｖにすることが、転送サイリスタＴ１からの発光指示である。他の場合も同様である。
【0133】
以上説明したように、駆動部１１を用いることにより、隣接する転送サイリスタＴ間においてオン状態が順に伝搬することにより、ＶＣＳＥＬ群の点灯制御、つまりＶＣＳＥＬ群に対して発光指示が行われる。このように、隣接する転送サイリスタＴ間においてオン状態が順に伝搬することを、自己走査と表記する。このような自己走査されるＶＣＳＥＬアレイ１０のような発光素子アレイを自己走査型発光素子アレイ（ＳＬＥＤ：Self-scanning Light Emitting Device）と呼ぶことがある。このようにすることで、発光素子アレイの制御が容易になる。
なお、自己走査によらず、発光指示部をＶＣＳＥＬ群毎に個別設けてもよい。ＶＣＳＥＬ群に順に発光指示が行われればよい。
なお、自己走査によらず、発光指示部をＶＣＳＥＬ群毎に個別設けてもよい。ＶＣＳＥＬ群に順に発光指示が行われればよい。
【0134】
また、ＶＣＳＥＬ群に属する複数のＶＣＳＥＬを並行して発光させることで、発光点のサイズを大きくして光出力を大きくする場合に比べ、発光の均一性が損なわれたり、発光プロファイルがいびつになったり、拡がり角が大きくなるなどＶＣＳＥＬの発光特性が損なわれることが抑制される。
【0135】
（ＶＣＳＥＬ群の配列）
図１１は、第１の実施の形態が適用されるＶＣＳＥＬアレイ１０におけるＶＣＳＥＬ群の配列について説明する図である。図１１では、ＶＣＳＥＬアレイ１０は、図４、図７に示したように、一例として８個のＶＣＳＥＬ群を備えるとして説明する。なお、図１１は、図７において、アイランド３０２における転送サイリスタＴのゲートＧｔとアイランド３０１における設定サイリスタＳのゲートＧｓとの接続関係を取り出して図示している。
図１１は、第１の実施の形態が適用されるＶＣＳＥＬアレイ１０におけるＶＣＳＥＬ群の配列について説明する図である。図１１では、ＶＣＳＥＬアレイ１０は、図４、図７に示したように、一例として８個のＶＣＳＥＬ群を備えるとして説明する。なお、図１１は、図７において、アイランド３０２における転送サイリスタＴのゲートＧｔとアイランド３０１における設定サイリスタＳのゲートＧｓとの接続関係を取り出して図示している。
【0136】
図１１に示すように、アイランド３０１－１～３０１－４及びアイランド３０１－５～３０１－８は、それぞれが－ｘ方向に配列されている。そして、アイランド３０１－１～３０１－４の配列と、アイランド３０１－５～３０１－８の配列とは、－ｙ方向に並列に配列されている。このようにすることで、ゲートＧｔ１～Ｇｔ８とゲートＧｓ１～Ｇｓ８とを接続する配線７５（配線７５－１～７５－８）は、互いに交差したり、互いに近接したりすることなく設けられる。
【0137】
図１１に示す配列では、転送サイリスタＴのオン状態を順に－ｙ方向に転送させていくと、ＶＣＳＥＬ群は、－ｘ方向に順に点灯が制御されていく。つまり、ＶＣＳＥＬ群は、ＶＣＳＥＬ群＃１からＶＣＳＥＬ群＃４まで－ｘ方向に順に点灯が制御された（点灯が完了した）のち、ＶＣＳＥＬ群＃５からＶＣＳＥＬ群＃８まで－ｘ方向に順に点灯が制御される。つまり、点灯制御は、転送サイリスタＴのオン状態が転送されていく方向（－ｙ方向）と直交する方向（－ｘ方向）に行われる。ＶＣＳＥＬ群＃１～＃４が第１の発光素子群列の一例であり、ＶＣＳＥＬ群＃５～＃８が第２の発光素子群列の一例である。
【0138】
図１２は、比較のための第１の実施の形態が適用されないＶＣＳＥＬアレイ１０′におけるＶＣＳＥＬ群の配列について説明する図である。図１２に示すＶＣＳＥＬアレイ１０′でも、アイランド３０２における転送サイリスタＴのゲートＧｔとアイランド３０１における設定サイリスタＳのゲートＧｓとの接続関係を取り出して図示している。
【0139】
図１２に示すように、アイランド３０１－１～３０１－２、アイランド３０１－３～３０１－４、アイランド３０１－５～３０１－６、及びアイランド３０１－７～３０１－８がそれぞれ－ｙ方向に配列されている。そして、アイランド３０１－１～３０１－２の配列、アイランド３０１－３～３０１－４の配列、アイランド３０１－５～３０１－６の配列、及びアイランド３０１－７～３０１－８の配列が、－ｘ方向に並列に配列されている。このようにすると、転送サイリスタＴのオン状態を順に－ｙ方向に転送させていくと、配列領域１００において、ＶＣＳＥＬ群も、－ｙ方向に順に点灯が制御されていく。つまり、ＶＣＳＥＬ群＃１とＶＣＳＥＬ群＃２とが－ｙ方向に順に点灯が制御された（点灯が完了した）のち、ＶＣＳＥＬ群＃３とＶＣＳＥＬ群＃４とが－ｙ方向に順に点灯が制御される。ＶＣＳＥＬ群＃５～＃８についても同様である。すなわち、点灯制御は、転送サイリスタＴのオン状態が転送されていく方向（－ｙ方向）と平行する方向（－ｙ方向）に行われる。
【0140】
しかし、ＶＣＳＥＬアレイ１０′では、ゲートＧｔ２とゲートＧｓ２とを接続する配線７５－２と、ゲートＧｔ３とゲートＧｓ３とを接続する配線７５－３とが交差してしまう（αで示す箇所）。また、ゲートＧｔ２とゲートＧｓ２とを接続する配線７５－２と、ゲートＧｔ４とゲートＧｓ４とを接続する配線７５－４と、ゲートＧｔ５とゲートＧｓ５とを接続する配線７５－５とが近接してしまう（βで示す箇所）。そして、ゲートＧｔ５とゲートＧｓ５とを接続する配線７５－５と、ゲートＧｔ６とゲートＧｓ６とを接続する配線７５－６とが近接してしまう（γで示す箇所）。さらに、ゲートＧｔ７とゲートＧｓ７とを接続する配線７５－７と、ゲートＧｔ８とゲートＧｓ８とを接続する配線７５－８とが近接してしまう（δで示す箇所）。
【0141】
図１２に示す配列では、点灯制御は、転送サイリスタＴのオン状態が転送されていく方向（－ｙ方向）と平行する方向（－ｙ方向）に行われるが、アイランド３０２における転送サイリスタＴのゲートＧｔとアイランド３０１における設定サイリスタＳのゲートＧｓとを接続する配線７５が互いに交差したり、近接したりするため、配線７５を設けにくい。
【0142】
以上説明したように、図１１に示した第１の実施の形態が適用されるＶＣＳＥＬアレイ１０のように、ＶＣＳＥＬ群の点灯制御を、転送サイリスタＴのオン状態が転送されていく方向と直交する方向に行うようにすれば、アイランド３０２における転送サイリスタＴのゲートＧｔとアイランド３０１における設定サイリスタＳのゲートＧｓとを接続する配線７５が交差や近接することなく設けられる。
【0143】
なお、図１１では、ＶＣＳＥＬ群は、－ｘ方向に点灯制御されたが、＋ｘ方向に点灯制御するようにＶＣＳＥＬ群及び配線７５を配置してもよい。
【0144】
［第２の実施の形態］
第１の実施の形態が適用されるＶＣＳＥＬアレイ１０では、ＶＣＳＥＬ群の点灯制御が、転送サイリスタＴのオン状態が転送されていく方向と直交する方向に行った。なお、ＶＣＳＥＬアレイ１０では、ＶＣＳＥＬ群の点灯制御は、転送サイリスタＴのオン状態が転送されていく方向と直交する一方方向に行われた。第２の実施の形態が適用されるＶＣＳＥＬアレイ２０では、ＶＣＳＥＬ群の点灯制御は、転送サイリスタＴのオン状態が転送されていく方向と直交する方向において、交互に往復するように行われる。他の構成は第１の実施の形態と同様であるので説明を省略し、異なる部分であるＶＣＳＥＬアレイ２０におけるＶＣＳＥＬ群の配列を説明する。なお、同じ機能を有する部材には、同じ符号を付している。
第１の実施の形態が適用されるＶＣＳＥＬアレイ１０では、ＶＣＳＥＬ群の点灯制御が、転送サイリスタＴのオン状態が転送されていく方向と直交する方向に行った。なお、ＶＣＳＥＬアレイ１０では、ＶＣＳＥＬ群の点灯制御は、転送サイリスタＴのオン状態が転送されていく方向と直交する一方方向に行われた。第２の実施の形態が適用されるＶＣＳＥＬアレイ２０では、ＶＣＳＥＬ群の点灯制御は、転送サイリスタＴのオン状態が転送されていく方向と直交する方向において、交互に往復するように行われる。他の構成は第１の実施の形態と同様であるので説明を省略し、異なる部分であるＶＣＳＥＬアレイ２０におけるＶＣＳＥＬ群の配列を説明する。なお、同じ機能を有する部材には、同じ符号を付している。
【0145】
（ＶＣＳＥＬ群の配列）
図１３は、第２の実施の形態が適用されるＶＣＳＥＬアレイ２０におけるＶＣＳＥＬ群の配列について説明する図である。図１３では、ＶＣＳＥＬアレイ２０は、第１の実施の形態における図４、図７に示したように、８個のＶＣＳＥＬ群を備えるとして説明する。なお、図１３においても、アイランド３０２における転送サイリスタＴのゲートＧｔとアイランド３０１における設定サイリスタＳのゲートＧｓとの接続関係を取り出して図示している。
図１３は、第２の実施の形態が適用されるＶＣＳＥＬアレイ２０におけるＶＣＳＥＬ群の配列について説明する図である。図１３では、ＶＣＳＥＬアレイ２０は、第１の実施の形態における図４、図７に示したように、８個のＶＣＳＥＬ群を備えるとして説明する。なお、図１３においても、アイランド３０２における転送サイリスタＴのゲートＧｔとアイランド３０１における設定サイリスタＳのゲートＧｓとの接続関係を取り出して図示している。
【0146】
図１３に示すように、アイランド３０１－１～３０１－４は、－ｘ方向に配列され、アイランド３０１－５～３０１－８は、＋ｘ方向に配列されている。そして、アイランド３０１－５～３０１－８は、図１１に示した第１の実施の形態におけるアイランド３０１－５～３０１－８を、ｙ方向において反転させた平面構造である。このようにしても、ゲートＧｔ１～Ｇｔ８とゲートＧｓ１～Ｇｓ８とを接続する配線７５（配線７５－１～７５－８）は、互いに交差したり、互いに近接したりすることなく設けられる。
【0147】
転送サイリスタＴのオン状態を順に－ｙ方向に転送させていくと、配列領域１００において、ＶＣＳＥＬ群＃１～＃４は、－ｘ方向に順に点灯が制御されていく。次に、ＶＣＳＥＬ群＃５～＃８は、＋ｘ方向に順に点灯が制御されていく。つまり、第２の実施の形態におけるＶＣＳＥＬアレイ２０では、ＶＣＳＥＬ群の点灯制御は、転送サイリスタＴのオン状態が転送されていく方向と直交する方向において、交互（－ｘ方向と＋ｘ方向と）に行われる。そして、アイランド３０２における転送サイリスタＴのゲートＧｔとアイランド３０１における設定サイリスタＳのゲートＧｓとを接続する配線が交差や近接することなく設けられる。
【0148】
第１の実施の形態及び第２の実施の形態では、ＶＣＳＥＬアレイ１０、２０は、基板８０側の設定サイリスタＳ上にＶＣＳＥＬを積層した構造とした。ＶＣＳＥＬアレイ１０、２０は、基板８０側のＶＣＳＥＬ上に設定サイリスタＳを積層した構造としてもよい。
【0149】
また、ＶＣＳＥＬは、発光状態と非発光状態とで制御するとしたが、予め微小な光量の発光状態としておき、設定サイリスタＳがオフ状態からオン状態に移行した際に、光量を増加させるように制御してもよい。また、順に点灯されるＶＣＳＥＬ群間において、発光状態が重複するように制御してもよい。
【0150】
第１の実施の形態及び第２の実施の形態では、ＶＣＳＥＬ群の点灯制御を、順にオン状態が転送される転送サイリスタＴを備える駆動部１１による自己走査で行った。このようにすることで、ＶＣＳＥＬ群の点灯制御が容易になる。しかし、駆動部１１は、ＶＣＳＥＬ群を独立して点灯制御できればよい。また、ＶＣＳＥＬ群は、順番に駆動されることを要しない。そして、駆動部１１は、転送サイリスタＴなどの代わりに、ＶＣＳＥＬ群毎に設けられたトランジスタで構成されてもよい。
【符号の説明】
【0151】
１…情報処理装置、２…ユーザインターフェイス（ＵＩ）部、３…光学装置、４、４′…発光装置、５…三次元センサ（３Ｄセンサ）、６…計測装置、８…計測制御部、８Ａ…三次元形状特定部、９…システム制御部、９Ａ…認証処理部、１０、１０′、２０…面発光レーザ素子アレイ（ＶＣＳＥＬアレイ）、１１…駆動部、１２…発光部、３０…拡散部材、４０、４１…照射領域、５０…制御部、５１…転送信号生成部、５２…点灯信号生成部、５３…電源電位生成部、５４…基準電位生成部、６０、６０′…集光レンズ、７１…電源線、７２、７３…転送信号線、７４、７５…配線、７６…点灯信号線、１００、１００′、１１０、１１０′…配列領域、φ１、φ２…転送信号、Ｄ…結合ダイオード、Ｓ…設定サイリスタ、Ｔ…転送サイリスタ、ＶＣＳＥＬ…垂直共振器面発光レーザ素子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
