特許 7464022 試験方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-04-01

(45)【発行日】2024-04-09

(54)【発明の名称】試験方法

(51)【国際特許分類】

   G01R 31/26 20200101AFI20240402BHJP

   G01R 31/3163 20060101ALI20240402BHJP

【ＦＩ】

G01R31/26 A

G01R31/3163

【請求項の数】 11

(21)【出願番号】P 2021142737

(22)【出願日】2021-09-01

(65)【公開番号】P2023035699

(43)【公開日】2023-03-13

【審査請求日】2022-07-29

【前置審査】

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】石井 憲一

(72)【発明者】

【氏名】吉田 敦

(72)【発明者】

【氏名】森 智礼

(72)【発明者】

【氏名】椎木 崇

【審査官】島田 保

(56)【参考文献】

【文献】特開２０１０－１２７７２０（ＪＰ，Ａ）

【文献】中国特許出願公開第１１２５９５９４８（ＣＮ，Ａ）

【文献】特開２０１７－０３２３２３（ＪＰ，Ａ）

【文献】特開２００９－２６１０７９（ＪＰ，Ａ）

【文献】特開２０２０－１８０８００（ＪＰ，Ａ）

【文献】中国特許出願公開第１１１８１２４７６（ＣＮ，Ａ）

【文献】米国特許出願公開第２０１８／００４５７７１（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０１Ｒ ３１／２６

Ｇ０１Ｒ ３１／３１６３

(57)【特許請求の範囲】

【請求項1】

被試験半導体装置の試験方法であって、
複数の前記被試験半導体装置に制御信号を入力して、前記被試験半導体装置をオン状態に制御するオン段階と、
オン状態の前記被試験半導体装置をオフ状態に制御したときの前記被試験半導体装置を観測して、前記被試験半導体装置を評価する評価段階と、
前記制御信号の遅延時間のばらつきの大きさを評価する遅延評価段階と
を備え、
前記オン段階において、複数の前記被試験半導体装置の間における前記制御信号の遅延時間のばらつきの大きさに基づいて、前記被試験半導体装置をオン状態にするオン時間の長さを調整する試験方法。

【請求項2】

被試験半導体装置の試験方法であって、
１つ以上の前記被試験半導体装置に制御信号を入力して、前記被試験半導体装置をオン状態に制御するオン段階と、
オン状態の前記被試験半導体装置をオフ状態に制御したときの前記被試験半導体装置を観測して、前記被試験半導体装置を評価する評価段階と、
前記制御信号の遅延時間のばらつきの大きさを評価する遅延評価段階と
を備え、
前記オン段階において、１つの前記被試験半導体装置における複数の領域の間における前記制御信号の遅延時間のばらつきの大きさに基づいて、前記被試験半導体装置をオン状態にするオン時間の長さを調整する試験方法。

【請求項3】

被試験半導体装置の試験方法であって、
１つ以上の前記被試験半導体装置に制御信号を入力して、前記被試験半導体装置をオン状態に制御するオン段階と、
オン状態の前記被試験半導体装置をオフ状態に制御したときの前記被試験半導体装置を観測して、前記被試験半導体装置を評価する評価段階と
を備え、
前記オン段階において、１つの前記被試験半導体装置における複数の領域の間、または、複数の前記被試験半導体装置の間における前記制御信号の遅延時間のばらつきの大きさに基づいて、前記被試験半導体装置をオン状態にするオン時間の長さを調整し、
前記被試験半導体装置をオン状態に制御してから、前記複数の領域に流れる電流、または、複数の前記被試験半導体装置に流れる電流のばらつきが一定値以下となるまでの時間に応じて、前記被試験半導体装置に直列に接続される誘導成分を調整する
試験方法。

【請求項4】

前記電流のばらつきが一定値以下となるまでのタイミング以降に、前記被試験半導体装置に流れる電流が予め定められた試験電流の値に到達するように、前記誘導成分を調整する
請求項３に記載の試験方法。

【請求項5】

被試験半導体装置の試験方法であって、
１つ以上の前記被試験半導体装置に制御信号を入力して、前記被試験半導体装置をオン状態に制御するオン段階と、
オン状態の前記被試験半導体装置をオフ状態に制御したときの前記被試験半導体装置を観測して、前記被試験半導体装置を評価する評価段階と
を備え、
前記オン段階において、１つの前記被試験半導体装置における複数の領域の間、または、複数の前記被試験半導体装置の間における前記制御信号の遅延時間のばらつきの大きさに基づいて、前記被試験半導体装置をオン状態にするオン時間の長さを調整し、
前記評価段階において良品と判定されたチップ状態の前記被試験半導体装置をモジュールに組み込んだ場合に、前記モジュールにおける不良率を取得するモジュール不良取得段階を更に備え、
前記オン段階では、前記モジュールの前記不良率に基づいて、前記オン時間を調整する
試験方法。

【請求項6】

被試験半導体装置の試験方法であって、
１つ以上の前記被試験半導体装置に制御信号を入力して、前記被試験半導体装置をオン状態に制御するオン段階と、
オン状態の前記被試験半導体装置をオフ状態に制御したときの前記被試験半導体装置を観測して、前記被試験半導体装置を評価する評価段階と
を備え、
前記オン段階において、１つの前記被試験半導体装置における複数の領域の間、または、複数の前記被試験半導体装置の間における前記制御信号の遅延時間のばらつきの大きさに基づいて、前記被試験半導体装置をオン状態にするオン時間の長さを調整し、
予め欠陥を形成した複数の参照半導体装置に対して、前記オン時間を変動させて前記オン段階を行い、
前記複数の参照半導体装置に対する前記評価段階における不良率が基準値以上となる前記オン時間を検出し、
検出した前記オン時間に基づいて、前記被試験半導体装置に対する前記オン段階における前記オン時間を調整する
試験方法。

【請求項7】

前記オン段階において、前記制御信号の遅延時間の最大値に基づいて、前記オン状態の時間を調整する
請求項１から６のいずれか一項に記載の試験方法。

【請求項8】

前記遅延時間のばらつきが大きいほど、前記オン時間を長くする
請求項１から７のいずれか一項に記載の試験方法。

【請求項9】

前記オン段階において、前記オン時間を１００μｓ以上に設定する
請求項１から４のいずれか一項に記載の試験方法。

【請求項10】

前記オン段階において、前記オン時間が経過したときの前記被試験半導体装置の面内における電流ばらつきが２０％以下となるように、前記オン時間を設定する
請求項１から４のいずれか一項に記載の試験方法。

【請求項11】

前記オン段階において、前記オン時間を１５０μｓ以下に設定する
請求項９に記載の試験方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の試験方法に関する。

【背景技術】

【0002】

従来、トランジスタ等の半導体装置を試験する方法が知られている（例えば、特許文献１参照）。
特許文献１ 特開２０１０－２７６４７７号公報

【発明の概要】

【発明が解決しようとする課題】

【0003】

半導体装置を精度よく試験できることが好ましい。

【課題を解決するための手段】

【0004】

上記課題を解決するために、本発明の一つの態様においては、被試験半導体装置の試験方法を提供する。試験方法は、１つ以上の被試験半導体装置に制御信号を入力して、被試験半導体装置をオン状態に制御するオン段階を備えてよい。試験方法は、オン状態の被試験半導体装置をオフ状態に制御したときの被試験半導体装置を観測して、被試験半導体装置を評価する評価段階を備えてよい。オン段階において、１つの被試験半導体装置における複数の領域の間、または、複数の被試験半導体装置の間における制御信号の遅延時間のばらつきの大きさに基づいて、被試験半導体装置をオン状態にするオン時間の長さを調整してよい。

【0005】

オン段階において、制御信号の遅延時間の最大値に基づいて、オン状態の時間を調整してよい。

【0006】

遅延時間のばらつきが大きいほど、オン時間を長くしてよい。

【0007】

被試験半導体装置をオン状態に制御してから、複数の領域に流れる電流、または、複数の被試験半導体装置に流れる電流のばらつきが一定値以下となるまでの時間に応じて、被試験半導体装置に直列に接続される誘導成分を調整してよい。

【0008】

電流のばらつきが一定値以下となるまでのタイミング以降に、被試験半導体装置に流れる電流が予め定められた試験電流の値に到達するように、誘導成分を調整してよい。

【0009】

試験方法は、評価段階において良品と判定されたチップ状態の被試験半導体装置をモジュールに組み込んだ場合に、モジュールにおける不良率を取得するモジュール不良取得段階を備えてよい。オン段階では、モジュールの不良率に基づいて、オン時間を調整してよい。

【0010】

オン段階において、オン時間を１００μｓ以上に設定してよい。

【0011】

オン段階において、オン時間が経過したときの被試験半導体装置の面内における電流ばらつきが２０％以下となるように、オン時間を設定してよい。

【0012】

予め欠陥を形成した複数の参照半導体装置に対して、オン時間を変動させてオン段階を行ってよい。複数の参照半導体装置に対する評価段階における不良率が基準値以上となるオン時間を検出してよい。検出したオン時間に基づいて、被試験半導体装置に対するオン段階におけるオン時間を調整してよい。

【0013】

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

【図面の簡単な説明】

【0014】

【図1】本発明の一つの実施形態に係る、半導体装置２００を試験する試験装置１００の概要を示す図である。

【図2】半導体装置２００の上面構造の概要を示す図である。

【図3】参考例に係る半導体装置２００のゲート電圧Ｖｇｅ、電流Ｉｃおよび電圧Ｖｃｅの波形を示す図である。

【図4】本発明の一つの実施形態に係る、半導体装置２００のゲート電圧Ｖｇｅ、電流Ｉｃおよび電圧Ｖｃｅの波形を示す図である。

【図5】試験装置１００による試験方法の概要を示すチャート図である。

【図6】試験装置１００による試験方法の他の例を示すチャート図である。

【図7】遅延評価段階Ｓ５００の他の例を説明するチャート図である。

【図8】試験段階Ｓ５０４の一例を説明する図である。

【発明を実施するための形態】

【0015】

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

【0016】

本明細書においては半導体基板（または半導体装置）の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。

【0017】

本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。

【0018】

図１は、本発明の一つの実施形態に係る、半導体装置２００を試験する試験装置１００の概要を示す図である。本例の半導体装置２００は、トランジスタ部２０２およびダイオード部２０４を含む。トランジスタ部２０２は、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）素子を含むが、他のトランジスタを含んでもよい。ダイオード部２０４は、トランジスタ部２０２と逆並列に接続された環流ダイオードである。本例の半導体装置２００は、いわゆる逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ）である。本明細書においては、トランジスタ部２０２のコレクタ端子Ｃに流れる電流をＩｃ、トランジスタ部２０２のエミッタ端子Ｅとコレクタ端子Ｃ間の電圧をＶｃｅ、トランジスタ部２０２のゲート端子Ｇに印加される電圧をＶｇｅとする。

【0019】

試験装置１００は、１つ以上の半導体装置２００（本明細書では、被試験半導体装置と称する場合がある）を試験する。１つの半導体装置２００は、トランジスタ部２０２およびダイオード部２０４を含む１つのチップから構成されてよく、トランジスタ部２０２を含むチップとダイオード部２０４を含むチップの２つのチップから構成されてもよい。半導体装置２００を試験する際には、複数のチップが形成されたウエハの状態であってよく、ウエハから切り出されたチップの状態であってもよい。さらには、１つ以上の半導体装置２００と半導体装置２００に接続される配線および端子とを、樹脂等のケース内に収容した装置（モジュール）、の状態であってもよい。試験装置１００には、複数の半導体装置２００（２００－１，２００－２）が並列に接続されてよい。例えば、モジュールの状態において、モジュール内に配置された並列に接続されている複数の半導体装置２００がある。試験装置１００は、半導体装置２００に所定の条件で電圧および電流を供給し、半導体装置２００の動作に基づいて、半導体装置２００の良否を判定する。試験装置１００は、半導体装置２００における電圧Ｖｃｅおよび電流Ｉｃの少なくとも一方を測定してよい。

【0020】

試験装置１００は、試験制御部１０１、電源１０、コンデンサ１１、コイル１２、コイル１６およびダイオード１４を有する。試験制御部１０１は、それぞれの半導体装置２００にゲート電圧Ｖｇｅを供給する。試験制御部１０１は、同一のゲート電圧Ｖｇｅを、複数の半導体装置２００に印加してよい。また、試験制御部１０１は、それぞれの半導体装置２００の電圧Ｖｃｅおよび電流Ｉｃを測定してよい。

【0021】

電源１０は、１つ以上の半導体装置２００に供給する電力を生成する。コンデンサ１１は、電源安定用のコンデンサである。コイル１２は、電源１０と、半導体装置２００のコレクタ端子との間に配置されている。コイル１６は、コイル１２と、半導体装置２００のコレクタ端子との間に配置されている。ダイオード１４は、コイル１２と並列に接続されている。ダイオード１４は、半導体装置２００をターンオフさせたときに、半導体装置２００に流れていた電流を電源１０側に環流する。コイル１２、コイル１６およびダイオード１４は、複数の半導体装置２００に対して共通に設けられてよい。

【0022】

また、コイル１６は、誘導成分の値が調整可能であってよい。例えば試験装置１００は、誘導成分の値が異なる複数のコイル１６を並列に備えており、且つ、コイル１２および半導体装置２００の間に接続するコイル１６を選択するスイッチを備えてよい。コイル１６の誘導成分を調整することで、半導体装置２００の電流Ｉｃの波形の傾きを調整できる。

【0023】

本例の試験制御部１０１は、半導体装置２００をターンオフさせたときの半導体装置２００の動作に基づいて、半導体装置２００の良否を判定する。試験制御部１０１は、半導体装置２００の電流Ｉｃおよび電圧Ｖｃｅの少なくとも一方の波形に基づいて、半導体装置２００の良否を判定してよい。

【0024】

本例の試験制御部１０１は、半導体装置２００の逆バイアス安全動作領域（ＲＢＳＯＡ）を試験する。本例の試験制御部１０１は、所定の試験電流が流れている半導体装置２００をターンオフさせたときの電流Ｉｃおよび電圧Ｖｃｅが、所定の範囲内で推移するか否かを判定してよい。試験制御部１０１は、ターンオフ時における電圧Ｖｃｅのサージの大きさ等が所定の基準を満たすか否かを判定してもよい。

【0025】

図２は、半導体装置２００の上面構造の概要を示す図である。図２においてはチップ状の半導体装置２００を示している。半導体装置２００は、半導体基板２０６を有する。半導体基板２０６は、シリコン等の半導体材料で形成された基板である。

【0026】

半導体基板２０６の上面には、上面パッド２１０、制御パッド２０８およびゲートランナー２２２が設けられている。上面パッド２１０は、トランジスタ部２０２のエミッタ端子Ｅに接続される電極である。上面パッド２１０の下方の半導体基板２０６には、トランジスタ部２０２およびダイオード部２０４が設けられている。また、半導体基板２０６の下面には、トランジスタ部２０２のコレクタ端子Ｃに接続される下面パッドが設けられてよい。本例の半導体装置２００は、オン状態に制御されると、上面パッド２１０と下面パッドとの間で電流が流れる縦型デバイスである。他の例では、半導体装置２００は、２つのパッドの両方が上面に配置される横型デバイスであってもよい。

【0027】

制御パッド２０８は、トランジスタ部２０２のゲート端子Ｇに接続される電極である。制御パッド２０８には、試験制御部１０１からゲート電圧Ｖｇｅが印加される。上面パッド２１０および制御パッド２０８は、アルミニウム等の金属材料で形成されてよい。

【0028】

ゲートランナー２２２は、制御パッド２０８と、トランジスタ部２０２のゲート端子Ｇとを接続する。ゲートランナー２２２は、アルミニウム等の金属材料で形成されてよく、不純物が添加されたポリシリコンで形成されてもよい。本例のゲートランナー２２２は、上面パッド２１０を囲むように配置された部分と、上面パッド２１０を分割するように配置された部分を有する。トランジスタ部２０２のゲート端子は、ゲートランナー２２２のいずれかの部分に接続される。

【0029】

半導体装置２００のターンオフ時の特性を試験する場合、半導体装置２００の上面内において電流がほぼ均一に流れている状態で、半導体装置２００をターンオフすることが好ましい。面内の電流にばらつきが生じていると、例えば電流が少ない領域ではラッチアップ等の現象を十分に観察できなくなる。

【0030】

半導体装置２００をターンオフする前における、半導体装置２００がオンしている期間が十分でないと、半導体装置２００の面内の電流にばらつきが生じやすくなる。例えば、制御パッド２０８からのゲートランナー２２２の経路長によって、ゲート電圧Ｖｇｅの遅延時間にばらつきが生じ得る。このため、制御パッド２０８に近い領域Ａでは、トランジスタ部２０２が早くオンし始めるのに対し、制御パッド２０８から遠い領域Ｂでは、トランジスタ部２０２のオンが遅れてしまう。このため、半導体装置２００をオンさせてから所定の期間内は、半導体装置２００の面内の電流にばらつきが生じやすくなる。

【0031】

図３は、参考例に係る半導体装置２００のゲート電圧Ｖｇｅ、電流Ｉｃおよび電圧Ｖｃｅの波形を示す図である。図３において横軸は時間であり、縦軸は電圧または電流の大きさを示す。

【0032】

時刻ｔ１において、半導体装置２００をターンオンさせるゲート電圧Ｖｇｅを印加する。ゲート電圧Ｖｇｅに応じて電流Ｉｃが流れ始める。また、半導体装置２００が導通することで、エミッタ／コレクタ間の電圧Ｖｃｅが低下する。

【0033】

ただし図２において説明したように、時刻ｔ１から所定の期間内では、半導体装置２００の面内の領域ごとに電流がばらつきやすい。図３においては、領域Ａの電流Ｉｃを実線で示し、領域Ｂの電流Ｉｃを破線で示している。例えば領域Ｂのトランジスタ部２０２は、ゲート電圧Ｖｇｅの伝達が遅れるので、領域Ａよりも電流Ｉｃが小さくなる。

【0034】

ＲＢＳＯＡ試験では、半導体装置２００に所定の試験電流Ｉ２を流した状態で、半導体装置２００をターンオフさせる。試験制御部１０１は、半導体装置２００をターンオフさせた後の電流Ｉｃおよび電圧Ｖｃｅの波形に基づいて、半導体装置２００が所定の電圧および電流の範囲内で動作できるかを判定する。

【0035】

図３の例では、時刻ｔ１から所定のオン時間ＰＷ１が経過した時刻ｔ２において、半導体装置２００をターンオフする。しかし図３に示すように、オン時間ＰＷ１が短いと、領域Ｂの電流Ｉｃが所定の試験電流Ｉ２に達しておらず、領域Ｂのトランジスタ部２０２およびダイオード部２０４を精度よく試験できない。

【0036】

図２および図３の例では、一つの半導体装置２００の面内における電流Ｉｃのばらつきを説明したが、複数の半導体装置２００を並列に試験する場合においては、半導体装置２００の間でも電流Ｉｃのばらつきが生じ得る。例えば、それぞれの半導体装置２００に対するゲート電圧Ｖｇｅの伝送遅延にばらつきが存在する場合、それぞれの半導体装置２００に流れる電流Ｉｃにばらつきが生じる。このような場合も、それぞれの半導体装置２００のオン時間ＰＷ１が短いと、電流Ｉｃが所定の試験電流Ｉ２に達しない半導体装置２００が存在して、当該半導体装置２００を精度よく試験できない場合がある。

【0037】

図４は、本発明の一つの実施形態に係る、半導体装置２００のゲート電圧Ｖｇｅ、電流Ｉｃおよび電圧Ｖｃｅの波形を示す図である。試験制御部１０１は、時刻ｔ０において、１つ以上の半導体装置２００に制御信号（本例ではゲート電圧Ｖｇｅ）を入力して、半導体装置２００をオン状態に制御する。試験制御部１０１は、時刻ｔ０から所定のオン時間ＰＷ２が経過した時刻ｔ２で、それぞれの半導体装置２００をターンオフする。試験制御部１０１は、ターンオフした後の半導体装置２００の電圧Ｖｃｅおよび電流Ｉｃが、所定の範囲内か否かにより、ＲＢＳＯＡ試験を行う。

【0038】

本例の試験制御部１０１は、１つの半導体装置２００における複数の領域（例えば領域Ａ、Ｂ）の間、または、複数の半導体装置２００の間における、ゲート電圧Ｖｇｅの遅延時間のばらつきの大きさに基づいて、オン時間ＰＷ２の長さを調整する。当該遅延時間のばらつきが大きいほど、半導体装置２００内、または、複数の半導体装置２００間の電流Ｉｃがほぼ均一になるまでの時間は長くなる。このため試験制御部１０１は、当該遅延時間のばらつきが大きいほど、オン時間ＰＷ２を長くする。

【0039】

ゲート電圧Ｖｇｅの遅延時間のばらつきは、実際にゲート電圧Ｖｇｅの遅延時間を測定してよく、他の方法で推定してもよい。例えば半導体装置２００の上面の面積が大きい場合には、面内の領域ごとのゲートランナー２２２の経路長の差異が大きくなるので、遅延時間のばらつきが大きくなると推定できる。

【0040】

また、予め欠陥を作りこんだ参照用の半導体装置に対して、オン時間ＰＷを変化させて試験を行い、オン時間ＰＷ毎の不良検出率（不良を検出できた割合）から、遅延時間のばらつきの大きさを推定してもよい。例えば、遅延時間のばらつきに対して、十分長いオン時間ＰＷを設定できている場合には、予め欠陥を作りこんだ参照用半導体装置に対する不良検出率がほぼ１００％になる。一方で、遅延時間のばらつきに対してオン時間ＰＷが十分でない場合には、不良検出率が低下する。従って、所定の不良検出率を実現できるオン時間ＰＷの大きさを検出することで、遅延時間のばらつきの大きさを評価できる。

【0041】

図４の例では、時刻ｔ３において領域Ａの電流Ｉｃと、領域Ｂの電流Ｉｃとがほぼ均一になる。このように、ターンオンしてから、半導体装置２００の面内の電流Ｉｃ（または、複数の半導体装置２００間の電流Ｉｃ）が均一になるまでの時間をＴとする。電流が均一とは、例えば電流値のばらつきが２０％以下である状態を指す。時間Ｔは、遅延時間のばらつきの大きさに応じて変化する。試験制御部１０１は、オン時間ＰＷ２を時間Ｔ以上にすることで、ターンオフのタイミング（時刻ｔ２）における、半導体装置２００の各領域または各半導体装置２００の電流Ｉｃを均一化する。これにより、半導体装置２００の試験を精度よく実施できる。試験制御部１０１は、オン時間ＰＷ２を１００μｓ以上に設定してよく、１３０μｓ以上に設定してもよい。試験制御部１０１は、オン時間ＰＷ２を１５０μｓ以下に設定してよい。オン時間ＰＷ２を、時間Ｔよりも長くしすぎると、試験の効率が低下してしまう。オン時間ＰＷ２は、時間Ｔの２倍以下であってよく、１．５倍以下であってよく、１．２倍以下であってもよい。

【0042】

なお試験制御部１０１は、オン時間ＰＷ２内で、半導体装置２００の各領域または各半導体装置２００の電流Ｉｃが所定の試験電流Ｉ２に達することができるように、コイル１６の誘導成分の値を調整することが好ましい。試験制御部１０１は、時刻ｔ３以降の時刻ｔ４において、半導体装置２００の各領域または各半導体装置２００の電流Ｉｃが、所定の試験電流Ｉ２に達することができるように、時間Ｔに基づいてコイル１６の誘導成分の値を調整してもよい。なお、時刻ｔ２、ｔ３およびｔ４は、同一の時刻であってもよい。つまり、時刻ｔ０から時間Ｔが経過したタイミングで、それぞれの電流Ｉｃが試験電流Ｉ２に到達するようにコイル１６の誘導成分を調整してよい。更に、当該タイミングで半導体装置２００をターンオフさせてよい。これにより、試験時間を短くできる。

【0043】

図５は、試験装置１００による試験方法の概要を示すチャート図である。本例の試験方法は、図１から図４において説明した試験装置１００による試験と同様である。まず遅延評価段階Ｓ５００において、試験制御部１０１は、半導体装置２００の面内、または、複数の半導体装置２００の間におけるゲート電圧Ｖｇｅの遅延ばらつきを評価する。上述したように、試験制御部１０１は、遅延時間そのものを測定してよく、遅延ばらつきの大きさに応じて変動する他のパラメータ（例えば上述した不良検出率）を用いて、遅延時間のばらつきを評価してもよい。また、試験制御部１０１は、半導体装置２００に流れる電流のばらつきから、遅延時間のばらつきの大きさを評価してもよい。例えば試験制御部１０１は、図４において説明した時間Ｔを測定してもよい。

【0044】

次に誘導成分選択段階Ｓ５１０において試験制御部１０１は、Ｓ５００において評価した遅延時間のばらつきの大きさに応じて、コイル１６の誘導成分を選択する。上述したように試験装置１００には、誘導成分の値が異なる複数のコイル１６が、選択可能に設けられている。試験制御部１０１は、時刻ｔ３以降に電流Ｉｃが所定の試験電流Ｉ２に達するようなコイル１６を選択する。試験制御部１０１は、電流Ｉｃが所定の試験電流Ｉ２に達する時刻ｔ４が、時刻ｔ３以降で、且つ、時刻ｔ３に最も近くなるようなコイル１６を選択する。これにより、試験時間が過剰に長くなることを抑制できる。

【0045】

次にオン時間調整段階Ｓ５２０において試験制御部１０１は、電流Ｉｃが所定の試験電流Ｉ２に達する時刻ｔ４以降に、半導体装置２００をターンオフさせるように、オン時間ＰＷ２を設定する。試験制御部１０１は、時刻ｔ４において半導体装置２００がターンオフするようなオン時間ＰＷ２を設定してよく、時刻ｔ４に対して所定のマージン時間が経過した時刻ｔ２において半導体装置２００がターンオフするようなオン時間ＰＷ２を設定してもよい。

【0046】

試験制御部１０１は、半導体装置２００におけるゲート電圧Ｖｇｅの遅延時間の最大値に基づいて、オン時間ＰＷ２を調整してよい。つまり試験制御部１０１は、ゲート電圧Ｖｇｅが最も遅く到達する領域でも、オン時間ＰＷ２内で他の領域と同等の電流Ｉｃが流れるように、オン時間ＰＷ２およびコイル１６の誘導成分を調整してよい。試験制御部１０１は、オン時間ＰＷ２が経過したとき（時刻ｔ２）の半導体装置２００の面内における電流ばらつきが２０％以下となるように、オン時間ＰＷ２を設定してもよい。

【0047】

次にオン段階Ｓ５３０において試験制御部１０１は、１つ以上の半導体装置２００をオン状態に制御するゲート電圧Ｖｇｅを印加する。オン段階Ｓ５３０においては、Ｓ５１０で設定したコイル１６、および、Ｓ５２０で設定したオン時間ＰＷ２を用いて、半導体装置２００をオン状態に制御する。

【0048】

オン時間ＰＷ２が経過したタイミングで、試験制御部１０１は、オン状態の半導体装置２００をオフ状態に制御する（オフ段階Ｓ５４０）。そして、評価段階Ｓ５５０において試験制御部１０１は、オン状態の半導体装置２００をオフ状態に制御したときの半導体装置２００を観測して、半導体装置２００を評価する。例えば試験制御部１０１は、半導体装置２００をターンオフさせた後の電圧Ｖｃｅおよび電流Ｉｃが、所定の範囲内で推移するか否かに基づいて、半導体装置２００の良否を判定する。

【0049】

本例の試験方法によれば、半導体装置２００の面内、または、複数の半導体装置２００に対してほぼ均一な電流Ｉｃを流した状態で、半導体装置２００をターンオフできる。このため、半導体装置２００を精度よく評価できる。

【0050】

図６は、試験装置１００による試験方法の他の例を示すチャート図である。本例の試験方法は、図５に示した試験方法の各工程に加えて、オン時間設定段階Ｓ５０８およびモジュール不良取得段階Ｓ６００を更に備える。

【0051】

評価段階Ｓ５５０において良品と判定されたチップ状態の半導体装置２００は、モジュールに組み込まれる場合がある。モジュールは、１つ以上の半導体装置２００と、半導体装置２００に接続される配線および端子とを、樹脂等のケース内に収容した装置である。

【0052】

モジュール不良取得段階Ｓ６００においては、良品と判定された半導体装置２００が組み込まれたモジュールに発生する不良率を取得する。当該不良率は、モジュールの全体の個数に対して、半導体装置２００に故障が発生した故障モジュールの個数の比率である。なお、組み込まれた半導体装置２００がターンオフ時に故障したモジュールを、故障モジュールとして計数してよい。モジュールでの不良率が高い場合には、オン段階Ｓ５３０におけるオン時間ＰＷ２が十分でない可能性が高い。試験制御部１０１は、モジュールでの不良率がより高い場合に、オン時間設定段階Ｓ５０８においてオン時間ＰＷ２をより長く設定してよい。モジュール不良率は、出荷前のモジュールを試験することで取得してよく、出荷後のモジュールが使用時に故障した比率を取得してもよい。

【0053】

また、試験制御部１０１は、半導体装置２００の複数のグループを準備し、各グループに対して異なるオン時間ＰＷ２を割り当てた状態で、Ｓ５３０からＳ５５０の試験を実施してよい。そして、各グループで良品と判定された半導体装置２００をモジュールに組み込み、各グループにおけるモジュール良品率を取得してよい。これにより、オン時間ＰＷ２と、モジュールでの不良率との相関を取得できる。試験制御部１０１は、モジュールでの不良率が所定の許容範囲となるように、オン時間ＰＷ２を調整してよい。

【0054】

図７は、遅延評価段階Ｓ５００の他の例を説明するチャート図である。本例では、予め欠陥を形成した複数の参照半導体装置を準備する。参照半導体装置は、半導体装置２００の試験におけるオン時間ＰＷ２を設定するために用いる装置である。参照半導体装置は、欠陥以外は半導体装置２００と同一の構造を有することが好ましい。

【0055】

当該欠陥は、例えばＲＢＳＯＡ試験を実施することで、参照半導体装置が不良と判定されるような欠陥である。一例として、半導体基板２０６の内部に形成する不純物領域の不純物濃度を仕様値から逸脱させることで、当該欠陥を形成してよい。例えば、トランジスタ部２０２においてラッチアップが発生しやすくなるように、Ｐ型の不純物領域の不純物濃度を設定することで、当該欠陥を形成できる。当該欠陥は、ゲート電圧Ｖｇｅの伝送遅延時間が最大となる領域に形成してよい。

【0056】

次に試験段階Ｓ５０４において、参照半導体装置を複数のグループに分けて、それぞれのグループ毎に異なるオン時間ＰＷを設定する。試験段階Ｓ５０４では、図５におけるＳ５３０～Ｓ５５０と同様の試験を行う。これにより、それぞれのオン時間ＰＷに対する、参照半導体装置の不良率を取得できる。

【0057】

次にオン時間検出段階Ｓ５０６において、参照半導体装置の不良率が所定値以上となるオン時間ＰＷを検出する。当該所定値は、９０％以上であってよく、１００％であってもよい。検出したオン時間ＰＷを用いれば、欠陥を有する半導体装置２００を当該不良率に応じた確率で検出できる。

【0058】

オン時間検出段階Ｓ５０６で検出したオン時間ＰＷを、半導体装置２００に対するオン段階Ｓ５３０におけるオン時間ＰＷ２として用いてよい。また、オン時間検出段階Ｓ５０６で検出したオン時間ＰＷを、電流Ｉｃがほぼ均一になるのに要する時間Ｔとして扱ってもよい。試験制御部１０１は、オン時間ＰＷを時間Ｔとして、Ｓ５０８からＳ５２０の処理を行ってもよい。

【0059】

図８は、試験段階Ｓ５０４の一例を説明する図である。図８では、参照半導体装置の一つのグループにおける不良率を、一つの四角印でプロットしている。グラフ８０１に含まれるグループは、比較的にオン時間ＰＷが短い（３０μｓ～５０μｓ程度）グループであり、グラフ８０２に含まれるグループは、比較的にオン時間ＰＷが長い（６０μｓ～８５μｓ程度）グループである。また、グラフ８０１に含まれるグループに対しては、コイル１６の誘導成分をＬ＝２００μＨとし、グラフ８０２に含まれるグループに対しては、コイル１６の誘導成分をＬ＝４００μＨとしている。つまり、グラフ８０２に含まれるグループにおける電流Ｉｃの傾きは、グラフ８０１に含まれるグループにおける電流Ｉｃの傾きよりも緩やかである。

【0060】

また、それぞれのプロットの近傍に、オン時間ＰＷが経過したときの電流Ｉｃの値を示している。同一グループでは同一のコイル１６を用いているので、オン時間ＰＷが長くなるほど電流Ｉｃは増大している。

【0061】

図８に示すように、オン時間ＰＷが短いと、ターンオフ時の電流Ｉｃを大きくしても、不良率が８０％にも到達していない。なおグラフ８０１において更にオン時間ＰＷおよび電流Ｉｃを大きくすると、試験装置１００のプローブと、参照半導体装置の電極との接触点での発熱が大きくなり、当該接触点で参照半導体装置が破壊されてしまう。

【0062】

グラフ８０２に示すように、一定以上の誘導成分を有するコイル１６を用いた場合、オン時間ＰＷを適切に設定することで、参照半導体装置の不良率が基準値以上（例えば１００％）になる。これは、電流Ｉｃが所定の試験電流（例えば１９０Ａ）に到達するタイミングを、参照半導体装置の面内の電流Ｉｃがほぼ均一になるタイミングより後に設定し、且つ、電流Ｉｃが所定の試験電流に到達できるだけのオン時間ＰＷを確保したことで、参照半導体装置の欠陥を適切に検出できたためと考えられる。

【0063】

試験制御部１０１は、図８に示したような測定を行い、不良率が基準値を超えるようなオン時間ＰＷを検出してよい。試験制御部１０１は、検出したオン時間ＰＷを、被試験半導体装置である半導体装置２００の試験で用いてよい。これにより、半導体装置２００の不良を精度よく検出できる。

【0064】

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

【符号の説明】

【0065】

１０・・・電源、１１・・・コンデンサ、１２・・・コイル、１４・・・ダイオード、１６・・・コイル、１００・・・試験装置、１０１・・・試験制御部、２００・・・半導体装置、２０２・・・トランジスタ部、２０４・・・ダイオード部、２０６・・・半導体基板、２０８・・・制御パッド、２１０・・・上面パッド、２２２・・・ゲートランナー、８０１、８０２・・・グラフ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】