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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-04-01
(45)【発行日】2024-04-09
(54)【発明の名称】距離画像センサ
(51)【国際特許分類】
G01S 7/4863 20200101AFI20240402BHJP
G01S 17/89 20200101ALI20240402BHJP
【ＦＩ】
G01S7/4863
G01S17/89
【請求項の数】
9
(21)【出願番号】P 2020050780
(22)【出願日】2020-03-23
(65)【公開番号】P2021148695
(43)【公開日】2021-09-27
【審査請求日】2023-02-14
(73)【特許権者】
【識別番号】304023318
【氏名又は名称】国立大学法人静岡大学
(74)【代理人】
【識別番号】100088155
【弁理士】
【氏名又は名称】長谷川 芳樹
(74)【代理人】
【識別番号】100124800
【弁理士】
【氏名又は名称】諏澤 勇司
(72)【発明者】
【氏名】川人 祥二
(72)【発明者】
【氏名】安富 啓太
【審査官】佐藤 宙子
(56)【参考文献】
【文献】国際公開第２０１９／０３１５１０（ＷＯ，Ａ１）
【文献】国際公開第２０１９／０７８３６６（ＷＯ，Ａ１）
【文献】特開２０１５－２３２４５２（ＪＰ，Ａ）
【文献】特開２０１９－０７５８２６（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０１Ｓ ７／４８ー ７／５１
Ｇ０１Ｓ １７／００－１７／９５
Ｇ０１Ｂ １１／００－１１／３０
Ｈ０４Ｎ ５／３０－ ５／３３
Ｈ０１Ｌ ２７／１４－２７／１４８
(57)【特許請求の範囲】
【請求項1】
光を電荷に変換する光電変換領域、前記光電変換領域に近接して互いに離間して設けられた第１～第Ｍ（Ｍは２以上の整数）の電荷読出領域、及び前記光電変換領域と前記第１～第Ｍの電荷読出領域とに対応してそれぞれ設けられ、前記光電変換領域と前記第１～第Ｍの電荷読出領域との間における電荷転送のための制御パルスを印加するための第１～第Ｍの制御電極を有する複数の画素回路部と、前記複数の画素回路部の周辺部に設けられ、前記制御パルスを分配する周辺回路と、
隣接する前記画素回路部を少なくともＭ個含む画素回路部群のうちの一つの前記画素回路部内にそれぞれ設けられ、前記周辺回路によって分配された前記制御パルスを、前記画素回路部群を構成する全ての前記画素回路部の前記第１～第Ｍの制御電極のそれぞれに印加する第１～第Ｍの制御電極ドライバ回路と、
を備える距離画像センサ。
【請求項2】
前記第１～第Ｍの制御電極ドライバ回路は、前記画素回路部群の別々の前記画素回路部内に設けられ、前記周辺回路と前記第１～第Ｍの制御電極ドライバ回路とは、それぞれ、前記別々の画素回路部に近接する配線部を介して電気的に接続されている、
請求項１記載の距離画像センサ。
【請求項3】
前記第１～第Ｍの制御電極ドライバ回路は、それぞれ、前記周辺回路とともに相補的に動作する２つのトランジスタが直列に接続されるインバータ回路を構成し、前記２つのトランジスタの制御端子には、別々の配線部を経由して前記制御パルスが供給される、
請求項１又は２記載の距離画像センサ。
【請求項4】
前記周辺回路は、前記２つのトランジスタの前記制御端子に、前記別々の配線部を経由して互いにオン期間が重複しないような前記制御パルスを供給する、請求項３に記載の距離画像センサ。
【請求項5】
前記第１～第Ｍの制御電極ドライバ回路は、それぞれ、前記２つのトランジスタのうちの一方のトランジスタを有し、前記周辺回路は、前記第１～第Ｍの制御電極ドライバ回路に対応して前記２つのトランジスタのうちの他方のトランジスタを有する、
請求項３又は４に記載の距離画像センサ。
【請求項6】
前記第１～第Ｍの制御電極ドライバ回路は、前記周辺回路とともにｐＭＯＳトランジスタとｎＭＯＳトランジスタが直列に接続されるＣＭＯＳインバータ回路を構成する、請求項１～５のいずれか１項に記載の距離画像センサ。
【請求項7】
前記第１～第Ｍの制御電極ドライバ回路は、前記周辺回路とともにｐＭＯＳトランジスタとｎＭＯＳトランジスタが直列に接続されるＣＭＯＳインバータ回路を構成し、前記第１～第Ｍの制御電極ドライバ回路は、それぞれ、ｎＭＯＳトランジスタを有し、
前記周辺回路は、前記第１～第Ｍの制御電極ドライバ回路に対応してｐＭＯＳトランジスタを有する、
請求項３又は４に記載の距離画像センサ。
【請求項8】
前記複数の画素回路部は、それぞれ、前記光電変換領域で発生した電荷を排出するための電荷排出領域、及び、前記光電変換領域と前記電荷排出領域との間における電荷転送のための制御パルスを印加するための第Ｍ＋１の制御電極をさらに有し、前記第１～第Ｍの制御電極ドライバ回路は、隣接する前記画素回路部を少なくともＭ＋１個含む画素回路部群のうちの一つの前記画素回路部内にそれぞれ設けられ、
当該画素回路部群のうちの一つの前記画素回路部内に設けられ、前記周辺回路によって分配された前記制御パルスを、前記画素回路部群を構成する全ての前記画素回路部の前記第Ｍ＋１の制御電極に印加する第Ｍ＋１の制御電極ドライバ回路をさらに備える、
請求項１～７のいずれか１項に記載の距離画像センサ。
【請求項9】
前記第１～第Ｍの制御電極ドライバ回路、及び／又は、前記周辺回路は、前記画素回路部とは異なる半導体チップ上に形成され、貫通電極を用いて前記画素回路部に対して電気的に接続された構成を有する、請求項１～８のいずれか１項に記載の距離画像センサ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、画素毎に距離情報を含む距離画像を検出する距離画像センサに関する。
【背景技術】
【0002】
従来から、光の飛行時間を用いて距離情報を含む画像信号を生成するセンサ装置が用いられている（例えば、下記特許文献１参照）。このセンサ装置は、パルス状の照射光を対象物に繰り返し照射し、二次元アレイ状に配置されたピクセルにおいて対象物の距離情報を含む画像信号を生成する。各ピクセルには、中央に受光領域が、端部に複数の電荷蓄積領域および電荷排出領域が設けられ、信号電荷を受光領域から各電荷蓄積領域および電荷排出領域に順次高速に振り分けて輸送させることができる。このようなピクセルを含むセンサ装置においては、電荷変調ドライバから出力される複数種類の制御信号が各ピクセルの各電荷輸送チャネルに対応する制御電極に印加されることにより、信号電荷を選択された電荷蓄積領域に順次蓄積させ、背景光電荷を電荷排出領域に排出させる。
【先行技術文献】
【特許文献】
【0003】
【文献】国際公開２０１８／０３８２３０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、上述した従来のセンサ装置では、ピクセル内の電荷輸送制御用のゲートを駆動する際に、特にピクセル数が多くなるに従って、容量負荷の増大により制御信号のなまりが無視できなくなり、高速なピクセルの駆動が難しくなる傾向にある。その結果、取得する距離情報の分解能を十分に高めることができない場合があった。
【0005】
本実施形態は、上記課題に鑑みて為されたものであり、ピクセルサイズを小さく保ちつつ距離分解能を高めることが可能な距離画像センサを提供することを目的とする。
【課題を解決するための手段】
【0006】
上記課題を解決するため、本発明の一形態にかかる距離画像センサは、光を電荷に変換する光電変換領域、光電変換領域に近接して互いに離間して設けられた第１～第Ｍ（Ｍは２以上の整数）の電荷読出領域、及び光電変換領域と第１～第Ｍの電荷読出領域とに対応してそれぞれ設けられ、光電変換領域と第１～第Ｍの電荷読出領域との間における電荷転送のための制御パルスを印加するための第１～第Ｍの制御電極を有する複数の画素回路部と、複数の画素回路部の周辺部に設けられ、制御パルスを分配する周辺回路と、隣接する画素回路部を少なくともＭ個含む画素回路部群のうちの一つの画素回路部内にそれぞれ設けられ、周辺回路によって分配された制御パルスを、画素回路部群を構成する全ての画素回路部の第１～第Ｍの制御電極のそれぞれに印加する第１～第Ｍの制御電極ドライバ回路と、を備える。
【0007】
上記形態の距離画像センサによれば、複数の画素回路部の周辺部に設けられた周辺回路によって制御パルスが分配され、その制御パルスが、画素回路部群のうちの１つの画素回路部内に設けられた第１～第Ｍの制御電極ドライバ回路によって、画素回路部群を構成する全ての画素回路部の第１～第Ｍの制御電極に印加される。これにより、各画素回路部において、光電変換領域と第１～第Ｍの電荷読出領域との間の電荷転送のタイミングが制御される。このような第１～第Ｍの制御電極ドライバ回路により制御パルスが中継される構成により、ピクセル数が多くなっても制御パルスの波形のなまりを低減でき、ピクセルを高速に駆動して距離分解能の高い距離画像の生成が可能とされるとともに、第１～第Ｍの制御電極ドライバ回路のそれぞれを画素回路部群で共用する構成によりピクセルサイズを小さく保つことができる。
【0008】
ここで、第１～第Ｍの制御電極ドライバ回路は、画素回路部群の別々の画素回路部内に設けられ、周辺回路と第１～第Ｍの制御電極ドライバ回路とは、それぞれ、別々の画素回路部に近接する配線部を介して電気的に接続されている、こととしてもよい。この場合、周辺回路と第１～第Ｍの制御電極ドライバ回路とのそれぞれを電気的に接続する複数の配線部を分離することができ、制御パルスのクロストークを防止して安定したピクセルの駆動が実現でき、結果として距離分解能の高い距離画像の生成が可能となる。
【0009】
また、第１～第Ｍの制御電極ドライバ回路は、それぞれ、周辺回路とともに相補的に動作する２つのトランジスタが直列に接続されるインバータ回路を構成し、２つのトランジスタの制御端子には、別々の配線部を経由して制御パルスが供給される、こととしてもよい。この場合、制御電極ドライバ回路における貫通電流が低減でき、高速なピクセルの駆動が可能となる。その結果、距離分解能の高い距離画像の生成が可能となる。
【0010】
また、周辺回路は、２つのトランジスタの制御端子に、別々の配線部を経由して互いにオン期間が重複しないような制御パルスを供給する、こととしてもよい。これにより、制御電極ドライバ回路における貫通電流が確実に防止でき、高速なピクセルの駆動が可能となる。
【0011】
さらに、第１～第Ｍの制御電極ドライバ回路は、それぞれ、２つのトランジスタのうちの一方のトランジスタを有し、周辺回路は、第１～第Ｍの制御電極ドライバ回路に対応して２つのトランジスタのうちの他方のトランジスタを有する、こととしてもよい。この場合、制御電極ドライバ回路内のトランジスタ数を低減することによりピクセルサイズを小さく保つことができるとともに、高速なピクセルの駆動が可能となる。
【0012】
またさらに、第１～第Ｍの制御電極ドライバ回路は、周辺回路とともにｐＭＯＳトランジスタとｎＭＯＳトランジスタが直列に接続されるＣＭＯＳインバータ回路を構成する、こととしてもよい。この場合も、ピクセルを高速に駆動して距離分解能の高い距離画像の生成が可能とされるとともに、ピクセルサイズを小さく保つことができる。
【0013】
さらに、第１～第Ｍの制御電極ドライバ回路は、周辺回路とともにｐＭＯＳトランジスタとｎＭＯＳトランジスタが直列に接続されるＣＭＯＳインバータ回路を構成し、第１～第Ｍの制御電極ドライバ回路は、それぞれ、ｎＭＯＳトランジスタを有し、周辺回路は、第１～第Ｍの制御電極ドライバ回路に対応してｐＭＯＳトランジスタを有する、こととしてもよい。かかる構成によれば、制御電極ドライバ回路内のトランジスタ数を低減することによりピクセルサイズを小さく保つことができるとともに、高速なピクセルの駆動が可能となる。特に、制御電極ドライバ回路内にｎＭＯＳトランジスタを備えることにより、制御電極に印加される制御パルスの立ち下がりを急峻にすることができ、高速なピクセルの駆動が実現できる。
【0014】
また、複数の画素回路部は、それぞれ、光電変換領域で発生した電荷を排出するための電荷排出領域、及び、光電変換領域と電荷排出領域との間における電荷転送のための制御パルスを印加するための第Ｍ＋１の制御電極をさらに有し、第１～第Ｍの制御電極ドライバ回路は、隣接する画素回路部を少なくともＭ＋１個含む画素回路部群のうちの一つの画素回路部内にそれぞれ設けられ、当該画素回路部群のうちの一つの画素回路部内に設けられ、周辺回路によって分配された制御パルスを、画素回路部群を構成する全ての画素回路部の第Ｍ＋１の制御電極に印加する第Ｍ＋１の制御電極ドライバ回路をさらに備える、こととしてもよい。この場合も、ピクセル数が多くなっても制御パルスの波形のなまりを低減でき、ピクセルを高速に駆動して距離分解能の高い距離画像の生成が可能とされるとともに、第１～第Ｍ＋１の制御電極ドライバ回路のそれぞれを画素回路部群で共用する構成によりピクセルサイズを小さく保つことができる。
【0015】
また、第１～第Ｍの制御電極ドライバ回路、及び／又は、周辺回路は、画素回路部とは異なる半導体チップ上に形成され、貫通電極を用いて画素回路部に対して電気的に接続された構成を有する、こととしてもよい。このような構成により、ピクセルサイズをさらに小さくすることができる。
【発明の効果】
【0016】
本実施形態によれば、ピクセルサイズを小さく保ちつつ距離分解能を高めることができる。
【図面の簡単な説明】
【0017】
【図1】第１実施形態に係る距離画像センサ１０の概略構成を示すブロック図である。
【図4】距離画像センサ１０における各画素回路１３と周辺回路部３１の配置状態を示す斜視図である。
【図7】第２実施形態に係る距離画像センサ１０Ａの詳細構成を示すブロック図である。
【図8】距離画像センサ１０Ａにおいて生成される制御パルスＳ１ｐ，Ｓ１ｎの反転信号の波形及びインバータ回路４１１の出力信号Ｓ１ｏｕｔの波形を示す図である。
【図9】第３実施形態に係る距離画像センサ１０Ｂの詳細構成を示すブロック図である。
【図10】距離画像センサ１０Ｂにより生成される制御パルスＳ１，Ｓ２の波形の一例を示す図である。
【図11】画素回路１３の信号電荷処理領域１７における各領域の配置例を示す平面図である。
【図12】画素回路１３の信号電荷処理領域１７における電位分布を示す図である。
【図13】一般的なＣＭＯＳインバータ回路における入力電圧ＶＩＮと貫通電流Ｉとの関係を示すグラフである。
【図14】一般的なＣＭＯＳインバータ回路を用いた場合の入力制御パルスＶＩＮに対する貫通電流Ｉの時間波形を示す図である。
【発明を実施するための形態】
【0018】
以下、図面を参照しつつ本発明に係る距離画像センサの好適な実施形態について詳細に説明する。なお、図面の説明においては、同一又は相当部分には同一符号を付し、重複する説明を省略する。
【0019】
［第１実施形態］
まず、図１を参照して、第１実施形態に係る距離画像センサ１０の機能および構成の概略を説明する。図１に示す距離画像センサ１０は、飛行時間法を利用して画素（ピクセル）毎に距離情報を含む距離画像を生成する装置であり、複数の画素回路（画素回路部）１３を備える。複数の画素回路１３は、２次元方向（例えば、列方向および行方向）に２次元アレイ状に配列されてイメージセンサを構成し、対象物Ｓによってパルス光ＬＰが反射されて生じた入射パルス光ＬＲを光電変換することにより検出信号を生成する。また、この距離画像センサ１０は、距離画像の生成のために、光源１１と演算回路１２とともに使用される。
まず、図１を参照して、第１実施形態に係る距離画像センサ１０の機能および構成の概略を説明する。図１に示す距離画像センサ１０は、飛行時間法を利用して画素（ピクセル）毎に距離情報を含む距離画像を生成する装置であり、複数の画素回路（画素回路部）１３を備える。複数の画素回路１３は、２次元方向（例えば、列方向および行方向）に２次元アレイ状に配列されてイメージセンサを構成し、対象物Ｓによってパルス光ＬＰが反射されて生じた入射パルス光ＬＲを光電変換することにより検出信号を生成する。また、この距離画像センサ１０は、距離画像の生成のために、光源１１と演算回路１２とともに使用される。
【0020】
光源１１は、飛行時間（ＴＯＦ：Time Of Flight）方式による距離計測を行うために、対象物Ｓに照射するパルス光ＬＰを発生させる装置である。光源１１は、例えば、発光ダイオードあるいはレーザダイオード等の半導体発光素子とその半導体発光素子を駆動する駆動回路とによって構成される。光源１１としては、近赤外領域、可視光領域等の波長領域の光を発生させる素子を用いることができる。
【0021】
演算回路１２は、距離画像センサ１０及び光源１１に電気的に接続され、複数の画素回路１３によって生成された検出信号を用いて、対象物Ｓに関する距離情報を画素ごとに演算し、画素ごとの距離情報が反映された２次元画像情報を含む距離画像を生成及び出力する。また、演算回路１２は、光源１１によるパルス光ＬＰの照射タイミングを制御する機能も有する。演算回路１２は、ＣＰＵ，ＲＡＭ、ＲＯＭ、および入出力装置等を含むワンチップマイクロコンピュータ等の専用の集積回路によって構成されてもよいし、パーソナルコンピュータ等の汎用コンピュータによって構成されてもよい。
【0022】
以下、画素回路１３および演算回路１２の構成について詳細に説明する。
【0023】
まず、画素回路１３の構成について説明する。画素回路１３は、半導体素子によって構成され、入射パルス光ＬＲを電荷に変換する機能を有する光電変換領域２１と、光電変換領域２１に近接し、かつ互いに離間して設けられた第１～第４の電荷読出領域２２１～２２４及び電荷排出領域２３と、第１～第４の電荷読出領域２２１～２２４及び電荷排出領域２３のそれぞれに対応して設けられ、光電変換領域２１からそれぞれの領域との間における電荷転送のための制御パルスを印加するための第１～第４の制御電極Ｇ１～Ｇ４および第５の制御電極ＧＤと、第１～第４の電荷読出領域２２１～２２４のそれぞれから検出信号を読み出すための電圧検出手段２６１～２６４とを含んでいる。電圧検出手段２６１～２６４は、例えば、ソースフォロワアンプを含む増幅器であり、演算回路１２からの制御によって、選択的にそれぞれの電荷読出領域２２１～２２４の基準電位を基準にした電圧を検出および増幅し、増幅した電圧を検出信号として演算回路１２に出力する。
【0024】
画素回路１３は、例えば、シリコン基板等のｐ型半導体基板上に形成される。すなわち、光電変換領域２１は、ｐ型半導体基板上に順に形成された、ｐ型の半導体からなる活性領域形成層、ｎ型の表面埋込領域、ｐ型のピニング層、及び絶縁膜からなる画素形成領域の中央部に設けられる。そして、光電変換領域２１に近接するように互いに離間した位置に活性領域形成層よりも高不純物濃度のｎ型の電荷読出領域２２１～２２４及び電荷排出領域２３が形成され、絶縁膜上の光電変換領域２１から電荷読出領域２２１～２２４及び電荷排出領域２３のそれぞれに至る電荷移動経路上のそれぞれには、制御電極Ｇ１～Ｇ４，ＧＤが設けられる。ここで、制御電極Ｇ１～Ｇ４，ＧＤは、それぞれ、電荷移動経路上に設けられてもよいし、電荷移動経路を両側から挟むように複数の電極部に分離して設けられてもよい。
【0025】
上記構成の画素回路１３においては、後述する演算回路１２から制御電極Ｇ１～Ｇ４，ＧＤに対して、互いに位相の異なる制御パルスが印加される。これにより、表面埋込領域の空乏化電位を順次変化させることにより、電荷移動経路のいずれかに電荷が輸送されるような電位勾配を順次形成して、光電変換領域２１の表面埋込領域で発生した多数キャリア（電荷）を、電荷読出領域２２１～２２４及び電荷排出領域２３のいずれかに移動させる。
【0026】
次に、演算回路１２の機能構成について説明する。
【0027】
演算回路１２は、光源１１によるパルス光ＬＰの発光タイミング、パルス光ＬＰの強度、及びパルス光ＬＰのパルス幅を制御する。具体的には、所定の持続時間Ｔ０のパルス光ＬＰを、予め設定された距離計算の繰り返し期間である１フレームの期間内で繰り返し発生させるように制御する。また、演算回路１２は、制御電極Ｇ１～Ｇ４，ＧＤのそれぞれに、異なる位相の制御パルスを印加する機能を有する。すなわち、１フレーム期間内のパルス光ＬＰのそれぞれの発生タイミングに対応して、図示しない距離画像センサ１０の周辺回路を経由して、制御電極Ｇ１～Ｇ４に順次位相をずらした制御パルスを印加する。さらに演算回路１２は、図示しない距離画像センサ１０の周辺回路を経由して、これらの制御パルスの印加タイミングの前において、光電変換領域２１で発生した電荷を電荷排出領域２３に排出させるための制御パルスを制御電極ＧＤに印加する。
【0028】
また、演算回路１２は、各画素回路１３ごとの距離の計算を複数のフレーム毎に繰り返し実行し、その結果得られた距離情報を含む距離画像を繰り返し生成する。すなわち、演算回路１２は、図示しない距離画像センサ１０の周辺回路を経由して各画素回路１３の電圧検出手段２６１～２６４から出力された検出信号を基に、距離情報を算出する。そして、演算回路１２は、各画素回路１３に対応する距離情報を含む距離画像を生成して外部装置に出力する。出力先の外部装置としては、例えば、表示装置、通信インターフェース装置等の出力デバイスが挙げられる。
【0029】
図２は、演算回路１２による距離計算の原理を説明するためのタイミングチャートである。図２には、演算回路１２によって制御される各種信号のタイミングおよび画素回路１３の各領域に電荷が蓄積されるタイミングを示しており、上から順番に、パルス光ＬＰの発光タイミング、制御電極Ｇ１～Ｇ４，ＧＤに印加される制御パルスの印加タイミング、第１～第４の電荷読出領域２２１～２２４における電荷蓄積タイミングを示している。このように、パルス光ＬＰの持続時間Ｔ０の発光タイミングに対応して、制御電極Ｇ１～Ｇ４，ＧＤに互いに重ならないように続けて持続時間Ｔ０の制御パルスが印加されている。
【0030】
このような機能により、入射パルス光ＬＲが光電変換されることにより光電変換領域２１で発生した電荷が、入射パルス光ＬＲのパルス光ＬＰに対する遅れ時間ＴＤに対応した比率で、２つの電荷読出領域２２２，２２３、あるいは２つの電荷読出領域２２３，２２４に分配される。ここでは、パルス光ＬＰの持続時間Ｔ０の発光タイミングと、制御電極Ｇ１の制御パルスの印加タイミングとの関係を設定することで、電荷読出領域２２１には、制御電極Ｇ１の制御パルスで規定される時間ウィンドウで背景光及び暗電流等のノイズに起因する電荷量ＮＢの電荷のみが輸送される。これに対して、入射パルス光ＬＲの到達タイミングが制御電極Ｇ２，Ｇ３の２つの制御パルスで規定される２つの時間ウィンドウにまたがった場合には、電荷読出領域２２２には電荷量ＮＢに遅れ時間ＴＤに対応して分配された電荷量Ｎｓｍ１が加算された電荷が輸送される一方、電荷読出領域２２３には、電荷量ＮＢに遅れ時間ＴＤに対応して分配された電荷量Ｎｓｍ２が加算された電荷が輸送される。その一方で、入射パルス光ＬＲの到達タイミングが制御電極Ｇ３，Ｇ４の２つの制御パルスで規定される２つの時間ウィンドウにまたがった場合には、電荷読出領域２２３には電荷量ＮＢに遅れ時間ＴＤに対応して分配された電荷量Ｎｓｍ１が加算された電荷が輸送される一方、電荷読出領域２２４には、電荷量ＮＢに遅れ時間ＴＤに対応して分配された電荷量Ｎｓｍ２が加算された電荷が輸送される。
【0031】
上記のような現象を利用して、演算回路１２においては、複数のフレームに対応して、電荷量ＮＢを除いた電荷量Ｎｓｍ１の蓄積量と電荷量ＮＢを除いた電荷量Ｎｓｍ２の蓄積量との比率を計算することにより、遅れ時間ＴＤに対応した対象物Ｓの距離を計算することができる。
【0032】
以下、距離画像センサ１０の構成の詳細についてさらに説明する。
【0033】
図３は、距離画像センサ１０の詳細構成を示すブロック図である。なお、図３においては、距離画像センサ１０内の一部の画素回路１３を示しており、要部についてはその回路構成を図示している。距離画像センサ１０は、２次元アレイ状に配列された複数の画素回路１３に加え、それらの画素回路１３の周辺部に配置された周辺回路部（周辺回路）３１を含む。この周辺回路部３１は、画素回路１３と同一の半導体基板上の複数の画素回路１３の配置エリアの周辺部に設けられる。
【0034】
周辺回路部３１には、演算回路１２から印加された制御電極Ｇ１，Ｇ２，Ｇ３，Ｇ４，ＧＤ用の制御パルスＳ１，Ｓ２，Ｓ３，Ｓ４，ＳＤを分配する分配回路３３と、分配回路３３から出力されたそれぞれの制御パルスＳ１，Ｓ２，Ｓ３，Ｓ４，ＳＤを反転及び整形して出力するインバータ回路３５１，３５２，３５３，３５４，３５５が含まれている。１組のインバータ回路３５１，３５２，３５３，３５４，３５５は、それぞれ、各画素回路１３に含まれる制御電極Ｇ１，Ｇ２，Ｇ３，Ｇ４，ＧＤの個数に対応する個数で行方向（図２の横方向）に隣接する画素回路１３を含む画素回路群（画素回路部群）１５毎に、行方向に繰り返し設けられる。そして、制御電極Ｇ１，Ｇ２，Ｇ３，Ｇ４，ＧＤの個数に対応する個数のインバータ回路３５１，３５２，３５３，３５４，３５５は、それぞれ、画素回路群１５における隣接する別々の２つの画素回路１３の間の周辺部に位置するように、行方向に並んで配置される。
【0035】
これらのインバータ回路３５１，３５２，３５３，３５４，３５５は、それぞれ、相補的に動作するトランジスタ対であるｐ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（ｐＭＯＳトランジスタ）３７とｎ型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）３９とが直列に接続されて構成されるＣＭＯＳ（Complementary ＭＯＳ）インバータ回路である。詳細には、ｐＭＯＳトランジスタ３７のドレインとｎＭＯＳトランジスタ３９のドレインとが互いに接続され、ｐＭＯＳトランジスタ３７のソースがハイ電位線ＶＤＨに接続され、ｎＭＯＳトランジスタ３９のソースがロー電位線ＶＤＬに接続され、ｐＭＯＳトランジスタ３７のゲートとｎＭＯＳトランジスタ３９のゲートとが入力端子として、分配回路３３の制御パルスＳ１，Ｓ２，Ｓ３，Ｓ４，ＳＤのそれぞれの出力に共通に接続される。そして、ｐＭＯＳトランジスタ３７のドレインとｎＭＯＳトランジスタ３９のドレインとの接続点が、それぞれのインバータ回路３５１，３５２，３５３，３５４，３５５の出力端子として、画素回路群１５に接続される。これにより、それぞれのインバータ回路３５１，３５２，３５３，３５４，３５５から画素回路群１５に制御パルスＳ１，Ｓ２，Ｓ３，Ｓ４，ＳＤの反転信号が出力可能とされる。
【0036】
画素回路群１５を構成する各画素回路１３には、光電変換領域２１、電荷読出領域２２１～２２４、電荷排出領域２３、電圧検出手段２６１～２６４、制御電極Ｇ１～Ｇ４，ＧＤ（図１）を含む信号電荷処理領域１７と、その信号電荷処理領域１７の近傍に配置されたインバータ回路４１１，４１２，４１３，４１４，４１５とがそれぞれ設けられる。１つの画素回路群１５を構成する別々の画素回路１３に含まれるインバータ回路４１１，４１２，４１３，４１４，４１５は、各画素回路１３に含まれる制御電極Ｇ１，Ｇ２，Ｇ３，Ｇ４，ＧＤの個数に対応する個数で、画素回路群１５毎に行方向に繰り返し設けられる。言い換えれば、制御電極Ｇ１，Ｇ２，Ｇ３，Ｇ４，ＧＤの個数に対応する個数のインバータ回路４１１，４１２，４１３，４１４，４１５は、それぞれ、周辺回路部３１のインバータ回路３５１，３５２，３５３，３５４，３５５に対応して、行方向に並んで配置される。
【0037】
インバータ回路４１１，４１２，４１３，４１４，４１５は、インバータ回路３５１，３５２，３５３，３５４，３５５と同様な構成を有するＣＭＯＳインバータ回路である。すなわち、インバータ回路４１１，４１２，４１３，４１４，４１５は、それぞれ、相補的に動作するトランジスタ対であるｐＭＯＳトランジスタ４３とｎＭＯＳトランジスタ４５とが直列に接続されて構成される。詳細には、ｐＭＯＳトランジスタ４３のドレインとｎＭＯＳトランジスタ４５のドレインとが互いに接続され、ｐＭＯＳトランジスタ４３のソースがハイ電位線ＶＤＨに接続され、ｎＭＯＳトランジスタ４５のソースがロー電位線ＶＤＬに接続され、ｐＭＯＳトランジスタ４３のゲートとｎＭＯＳトランジスタ４５のゲートとが入力端子として、対応するインバータ回路３５１，３５２，３５３，３５４，３５５のいずれかの出力に共通に接続される。そして、ｐＭＯＳトランジスタ４３のドレインとｎＭＯＳトランジスタ４５のドレインとの接続点が、それぞれのインバータ回路４１１，４１２，４１３，４１４，４１５の出力端子として、画素回路群１５に含まれる全ての画素回路１３のいずれかの制御電極Ｇ１，Ｇ２，Ｇ３，Ｇ４，ＧＤに共通に接続される。これにより、それぞれのインバータ回路４１１，４１２，４１３，４１４，４１５から制御電極Ｇ１，Ｇ２，Ｇ３，Ｇ４，ＧＤに整形された制御パルスＳ１，Ｓ２，Ｓ３，Ｓ４，ＳＤが出力可能とされる。
【0038】
周辺回路部３１と画素回路１３との接続構成を詳細に説明すると、画素回路群１５に含まれるインバータ回路４１１，４１２，４１３，４１４，４１５の入力端子とインバータ回路３５１，３５２，３５３，３５４，３５５の出力端子とは、画素回路群１５内の隣接する２つの画素回路１３間で画素回路１３に近接して伸びる配線部４７を経由して電気的に接続される。すなわち、インバータ回路４１１，４１２，４１３，４１４，４１５の入力とインバータ回路３５１，３５２，３５３，３５４，３５５の出力とを接続する配線部４７は、画素回路群１５の２つの画素回路１３間の間隙部において１本ずつ設けられる。さらに、画素回路群１５毎に設けられるインバータ回路４１１の出力端子は、その画素回路群１５に含まれる全ての画素回路１３の制御電極Ｇ１に、そのインバータ回路４１１が設けられる画素回路１３内の配線部４９と、画素回路群１５に含まれる全ての画素回路１３に跨って延びる配線部５１とを経由して、電気的に接続される。同様に、インバータ回路４１２，４１３，４１４，４１５の出力端子のそれぞれは、画素回路群１５に含まれる全ての画素回路１３のそれぞれの制御電極Ｇ２，Ｇ３，Ｇ４，ＧＤに、２つの配線部を経由して電気的に接続される。
【0039】
上記構成のインバータ回路３５１とインバータ回路４１１とにより、画素回路群１５を構成する画素回路１３の制御電極Ｇ１に制御パルスＳ１を印加する第１の制御電極ドライバ回路が構成される。同様に、インバータ回路３５２，３５３，３５４，３５５とインバータ回路４１２，４１３，４１４，４１５とのそれぞれにより、画素回路群１５を構成する画素回路１３の制御電極Ｇ２，Ｇ３，Ｇ４，ＧＤに制御パルスＳ２，Ｓ３，Ｓ４，ＳＤを印加する第２～第５の制御電極ドライバ回路が構成される。
【0040】
図４には、距離画像センサ１０における各画素回路１３と周辺回路部３１の配置状態を示している。距離画像センサ１０は、２つの半導体チップＣ１，Ｃ２が積層されて構成されている。そして、半導体チップＣ１上に画素回路１３の信号電荷処理領域１７が２次元アレイ状に配列されて形成され、半導体チップＣ２上の各画素回路１３に対応する位置にインバータ回路４１１，４１２，４１３，４１４，４１５のうちのいずれかの回路４１が形成される。この場合、入射パルス光ＬＲは、半導体チップＣ１の裏面（半導体チップＣ２に対して反対側の面）側から入射させることができる。さらに、半導体チップＣ２上の回路４１の周辺部に、周辺回路部３１のほか、画素回路１３の行単位（図４の横方向に隣接する画素列の単位）での電荷の読み出しを制御する走査回路２７、画素回路１３の行単位での有感／不感を設定する走査回路３４、及び演算回路１２が形成されている。このような積層構造において、回路４１は、画素回路１３の信号電荷処理領域１７と、半導体チップＣ１，Ｃ２を貫通する貫通電極であるＴＳＶ（Through-Silicon Via）を用いて電気的に接続されている。ここでは、回路４１、周辺回路部３１、走査回路２７，３４、及び演算回路１２が、画素回路１３とは異なる半導体チップＣ２上に配置されているが、回路４１のみが異なる半導体チップＣ２上に配置されてもよいし、上述した回路のうちのいずれか１部が異なる半導体チップＣ２上に配置されてもよい。
【0041】
図５には、インバータ回路４１１の詳細な回路構成を示している。インバータ回路４１１は、ｐＭＯＳトランジスタ４３のソースとｎＭＯＳトランジスタ４５のソースとの間にキャパシタンス成分５３が形成されている。このキャパシタンス成分５３は、例えば、画素回路１３と同一の半導体基板に形成するＭＯＳトランジスタによって実現することができ、その一端がロー電位である基板電位に接続され、他端がハイ電位に接続される。このキャパシタンス成分５３は、インバータ回路４１１の出力に接続される画素回路１３の制御電極Ｇ１の合成キャパシタンスＣＧ以上のキャパシタンスを有し、好ましくは４倍以上のキャパシタンスを有する。同様に、インバータ回路４１２，４１３，４１４，４１５もキャパシタンス成分５３が含まれている。これらのインバータ回路４１２，４１３，４１４，４１５のキャパシタンス成分５３は、インバータ回路４１２，４１３，４１４，４１５の出力に接続される画素回路１３のそれぞれの制御電極Ｇ２，Ｇ３，Ｇ４，ＧＤの合成キャパシタンスＣＧ以上のキャパシタンスを有し、好ましくは４倍以上のキャパシタンスを有する。
【0042】
以上説明した距離画像センサ１０によれば、周辺回路部３１に設けられた分配回路３３によって制御パルスＳ１，Ｓ２，Ｓ３，Ｓ４，ＳＤが分配され、その制御パルスＳ１，Ｓ２，Ｓ３，Ｓ４，ＳＤが、画素回路群１５のうちの１つの画素回路１３内に設けられたインバータ回路４１１，４１２，４１３，４１４，４１５によって構成される第１～第５の制御電極ドライバ回路によって、画素回路群１５を構成する全ての画素回路１３の制御電極Ｇ１，Ｇ２，Ｇ３，Ｇ４，ＧＤに印加される。これにより、各画素回路１３において、光電変換領域２１と電荷読出領域２２１，２２２，２２３，２２４および電荷排出領域２３との間の電荷転送のタイミングが制御される。このような第１～第５の制御電極ドライバ回路により制御パルスＳ１，Ｓ２，Ｓ３，Ｓ４，ＳＤが中継される構成により、ピクセル数が多くなっても制御パルスの波形のなまりを低減でき、ピクセルを高速に駆動して距離分解能の高い距離画像の生成が可能とされる。それとともに、第１～第５の制御電極ドライバ回路のそれぞれを、制御電極の数と同一数の画素回路１３を含む画素回路群１５で共用する構成により、ピクセルサイズを小さく保ちつつ制御パルスの波形のなまりを低減できる。
【0043】
特に、本実施形態では、インバータ回路４１１，４１２，４１３，４１４，４１５が画素回路群１５の別々の画素回路１３内に設けられ、分配回路３３とインバータ回路４１１，４１２，４１３，４１４，４１５とは、それぞれ、別々の２つの画素回路１３間の間隙部に伸びる配線部４７を介して電気的に接続されている。このような構成により、分配回路３３と第１～第５の制御電極ドライバ回路とのそれぞれを電気的に接続する複数の配線部４７を分離することができ、異なる制御パルスＳ１，Ｓ２，Ｓ３，Ｓ４，ＳＤの間のクロストークを防止して安定したピクセルの駆動が実現でき、結果として距離分解能の高い距離画像の生成が可能となる。
【0044】
また、本実施形態では、インバータ回路４１１，４１２，４１３，４１４，４１５のそれぞれにキャパシタンス成分５３が含まれている。このような構成により、ピクセルの高速な駆動が実現される。キャパシタンス成分５３の存在により、画素回路１３を駆動する際の制御電極Ｇ１，Ｇ２，Ｇ３，Ｇ４，ＧＤのキャパシタンス成分の充放電に伴って電源に生じる電流を低減できるため、電源電圧が瞬時的にドロップする事態も防止でき、ピクセルの高速な駆動が可能となる。
【0045】
図６には、インバータ回路４１１，４１２，４１３，４１４，４１５の動作時のインバータ回路４１１，４１２，４１３，４１４，４１５と画素回路１３の合成キャパシタンスＣＧとの接続状態を示しており、（ａ）部は、制御パルスＳ１，Ｓ２，Ｓ３，Ｓ４，ＳＤのオン（ハイ電位）時の接続状態を示し、（ｂ）部は、制御パルスＳ１，Ｓ２，Ｓ３，Ｓ４，ＳＤのオフ（ロー電位）時の接続状態を示す。このように、制御パルスＳ１，Ｓ２，Ｓ３，Ｓ４，ＳＤのオン時には、キャパシタンス成分５３が合成キャパシタンスＣＧの両端に接続されることとなり、制御パルスＳ１，Ｓ２，Ｓ３，Ｓ４，ＳＤのオフ時にキャパシタンス成分５３にチャージされていた電荷が制御電極Ｇ１，Ｇ２，Ｇ３，Ｇ４，ＧＤに向けて供給される結果、制御電極Ｇ１，Ｇ２，Ｇ３，Ｇ４，ＧＤの電位を素早く立ち上げることができる。特に、キャパシタンス成分５３のキャパシタンスを合成キャパシタンスＣＧ以上とすることで、制御パルスＳ１，Ｓ２，Ｓ３，Ｓ４，ＳＤのハイ電位に立ち上げるのに必要な５０％の電荷をキャパシタンス成分５３から供給することができ、電源に負担をかけることなく高速な駆動が可能となる。さらに、キャパシタンス成分５３のキャパシタンスを合成キャパシタンスＣＧの４倍以上とすれば、制御パルスＳ１，Ｓ２，Ｓ３，Ｓ４，ＳＤのハイ電位に立ち上げるのに必要な８０％の電荷をキャパシタンス成分５３から供給することができ、電源に負担をかけることなくさらなる高速な駆動が可能となる。一方、制御パルスＳ１，Ｓ２，Ｓ３，Ｓ４，ＳＤのオフ時には、合成キャパシタンスＣＧの両端が短絡されることとなり、制御電極Ｇ１，Ｇ２，Ｇ３，Ｇ４，ＧＤの電位を素早く立ち下げることができる。
【0046】
［第２実施形態］
次に、第２実施形態にかかる距離画像センサ１０Ａの構成について、第１実施形態との相違点を中心に説明する。
次に、第２実施形態にかかる距離画像センサ１０Ａの構成について、第１実施形態との相違点を中心に説明する。
【0047】
図７は、距離画像センサ１０Ａの概略構成を示すブロック図である。図７に示す距離画像センサ１０Ａは、第１実施形態にかかる距離画像センサ１０と比較して、分配回路３３Ａの機能と、周辺回路部３１におけるインバータ回路の構成と、周辺回路部３１と画素回路１３との間の接続構成が異なる。
【0048】
すなわち、分配回路３３Ａは、制御パルスＳ１を、それぞれ、２つの制御パルスＳ１ｐ，Ｓ１ｎに分配して行方向に繰り返し生成する。同様に、分配回路３３Ａは、制御パルスＳ２，Ｓ３，Ｓ４，ＳＤを分配することにより、２つの制御パルスＳ２ｐ，Ｓ２ｎと、２つの制御パルスＳ３ｐ，Ｓ３ｎと、２つの制御パルスＳ４ｐ，Ｓ４ｎと、２つの制御パルスＳＤｐ，ＳＤｎと、を繰り返し生成する。これらの２つの制御パルスＳ１ｐ，Ｓ１ｎは、制御パルスＳ１のオンオフに同期して、互いのオン期間が一致しないように、具体的には、制御パルスＳ１ｐのオン期間が制御パルスＳ１ｎのオン期間内に収まるように生成される。同じように、２つの制御パルスＳ２ｐ，Ｓ２ｎ、２つの制御パルスＳ３ｐ，Ｓ３ｎ、２つの制御パルスＳ４ｐ，Ｓ４ｎ、及び２つの制御パルスＳＤｐ，ＳＤｎは、制御パルスＳ２，Ｓ３，Ｓ４，ＳＤのオンオフに同期して、互いのオン期間が一致しないように生成される。
【0049】
周辺回路部３１には、第１実施形態におけるインバータ回路３５１，３５２，３５３，３５４，３５５と同様な構成のインバータ回路６１１，６１２，６１３，６１４，６１５、及びインバータ回路６３１，６３２，６３３，６３４，６３５が含まれている。１組のインバータ回路６１１，６１２，６１３，６１４，６１５、及び１組のインバータ回路６３１，６３２，６３３，６３４，６３５は、それぞれ、制御電極Ｇ１，Ｇ２，Ｇ３，Ｇ４，ＧＤの個数に対応する個数で画素回路群１５毎に繰り返し設けられる。そして、２つのインバータ回路６１１，６３１は、画素回路１３内のインバータ回路４１１に対応して、画素回路群１５における隣接する２つの画素回路１３間の周辺部に配置される。同様に、２つのインバータ回路６１２，６３２、２つのインバータ回路６１３，６３３、２つのインバータ回路６１４，６３４、２つのインバータ回路６１５，６３５のそれぞれは、画素回路１３内のインバータ回路４１２，４１３，４１４，４１５に対応して、隣接する２つの画素回路１３間の周辺部に配置される。これらのインバータ回路６１１，６１２，６１３，６１４，６１５のそれぞれの入力端子には、分配回路３３Ａから制御パルスＳ１ｐ，Ｓ２ｐ，Ｓ３ｐ，Ｓ４ｐ，ＳＤｐが入力され、これらのインバータ回路６３１，６３２，６３３，６３４，６３５のそれぞれの入力端子には、分配回路３３Ａから制御パルスＳ１ｎ，Ｓ２ｎ，Ｓ３ｎ，Ｓ４ｎ，ＳＤｎが入力される。
【0050】
周辺回路部３１と画素回路１３との接続構成を詳細に説明すると、インバータ回路４１１，４１２，４１３，４１４，４１５のｐＭＯＳトランジスタ４３のゲート（制御端子）とインバータ回路６１１，６１２，６１３，６１４，６１５の出力端子とは、隣接する２つの画素回路１３間に伸びる配線部４７ａを経由して電気的に接続される。また、インバータ回路４１１，４１２，４１３，４１４，４１５のｎＭＯＳトランジスタ４５のゲート（制御端子）とインバータ回路６３１，６３２，６３３，６３４，６３５の出力端子とは、隣接する２つの画素回路１３間に伸びる配線部４７ｂを経由して電気的に接続される。つまり、周辺回路部３１と画素回路１３との間を接続する配線部は、画素回路群１５に含まれる２つの画素回路１３間の間隙部において２本ずつ設けられる。このような接続構成により、インバータ回路４１１，４１２，４１３，４１４，４１５の２つのゲートには、別々の配線部４７ａ，４７ｂを経由して、制御パルスＳ１ｐ，Ｓ２ｐ，Ｓ３ｐ，Ｓ４ｐ，ＳＤｐの反転信号、あるいは、制御パルスＳ１ｎ，Ｓ２ｎ，Ｓ３ｎ，Ｓ４ｎ，ＳＤｎの反転信号が供給される。
【0051】
上記構成のインバータ回路６１１，６３１とインバータ回路４１１により、画素回路群１５を構成する画素回路１３の制御電極Ｇ１に制御パルスＳ１を印加する第１の制御電極ドライバ回路が構成される。同様に、インバータ回路６１２～６１５，６３２～６３５とインバータ回路４１２～４１５により、画素回路１３の制御電極Ｇ２～Ｇ４，ＧＤに制御パルスＳ２～Ｓ４，ＳＤを印加する第２～第５の制御電極ドライバ回路が構成される。
【0052】
図８には、本実施形態の距離画像センサ１０Ａにおいて生成される制御パルスＳ１ｐ，Ｓ１ｎの反転信号の波形及びインバータ回路４１１の出力信号Ｓ１ｏｕｔの波形の一例を示す。このように、分配回路３３Ａの働きにより、インバータ回路６１１から出力される制御パルスＳ１ｐの反転信号のロー電位の期間、すなわち、ｐＭＯＳトランジスタ４３のオン期間ＴＰＯＮが、インバータ回路６３１から出力される制御パルスＳ１ｎの反転信号のハイ電位の期間、すなわち、ｎＭＯＳトランジスタ４５のオン期間ＴＮＯＮと重複しないように、制御パルスＳ１ｐ及び制御パルスＳ１ｎが生成される。そして、インバータ回路４１１により、制御パルスＳ１ｐの反転信号がオフされたタイミングでハイ電位に遷移し、制御パルスＳ１ｎの反転信号がオンされたタイミングでロー電位に遷移する出力信号Ｓ１ｏｕｔが生成される。同様にして、各画素回路１３に設けられたインバータ回路４１２～４１５においても、ｐＭＯＳトランジスタ４３のオン期間がｎＭＯＳトランジスタ４５のオン期間と重複しないように、制御パルスＳ２ｐ～Ｓ５ｐ及び制御パルスＳ２ｎ～Ｓ５ｎが生成される。
【0053】
本実施形態の距離画像センサ１０Ａにおいては、インバータ回路４１１～４１５内の２つのトランジスタ４３，４５のゲートに別々の配線部４７ａ，４７ｂを経由して制御パルスが供給されている。このような構成により、画素回路１３に供給される制御パルスになまりが生じた場合であってもインバータ回路４１１～４１５を流れる貫通電流の発生を防止できる。インバータ４１１～４１５での貫通電流の発生は、ピクセル数が多くなった場合に距離画像センサ１０Ａに接続される電源を流れる電流の増加を招いてしまい、電源電圧の瞬時的なドロップを引き起こす場合がある。その結果、画素回路１３内の制御電極ドライバ回路が正常に動作せず、制御電極ドライバ回路の応答速度が遅くなる結果、高速なピクセルの駆動が困難となる。
【0054】
図１３は、一般的なＣＭＯＳインバータ回路における入力電圧ＶＩＮと貫通電流Ｉとの関係を示すグラフ、図１４は、一般的なＣＭＯＳインバータ回路を用いた場合の入力制御パルスＶＩＮに対する貫通電流Ｉの時間波形を示す図である。このように、一般的なＣＭＯＳインバータでは、入力電圧ＶＩＮがハイ電位（ＶＤＤ）とロー電位（０Ｖ）の間の中間電位において貫通電流Ｉが急激に増加する。そのため、理想的な矩形波の波形ＷＦ１を制御パルスとして入力した場合には制御パルスのレベルの遷移タイミングで一瞬だけ貫通電流Ｉが生じるが、矩形波がなまった波形ＷＦ２を制御パルスとして入力した場合には、中間電位の期間が長くなるため貫通電流Ｉがより長期間にわたって継続的に生じる。そのため、一般的なＣＭＯＳインバータ回路を制御電極ドライバ回路として用いた場合は、制御パルスのなまりが大きくなるに従って制御電極ドライバ回路を流れる貫通電流の積分値が次第に増加する。
一方、距離画像センサ１０Ａによれば、制御電極ドライバ回路における貫通電流が十分に低減でき、高速なピクセルの駆動が可能となる。その結果、距離分解能の高い距離画像の生成が可能となる。
一方、距離画像センサ１０Ａによれば、制御電極ドライバ回路における貫通電流が十分に低減でき、高速なピクセルの駆動が可能となる。その結果、距離分解能の高い距離画像の生成が可能となる。
【0055】
特に、本実施形態では、分配回路３３Ａが、各インバータ４１１～４１５を構成する２つのトランジスタ４３，４５のゲートに互いにオン期間が重複しないような制御パルスを供給するように機能している。これにより、インバータ回路４１１～４１５を含む第１～第５の制御電極ドライバ回路における貫通電流が確実に防止でき、高速なピクセルの駆動が可能となる。
【0056】
［第３実施形態］
次に、第３実施形態にかかる距離画像センサ１０Ｂの構成について、第２実施形態との相違点を中心に説明する。
次に、第３実施形態にかかる距離画像センサ１０Ｂの構成について、第２実施形態との相違点を中心に説明する。
【0057】
図９は、距離画像センサ１０Ｂの概略構成を示すブロック図である。図９に示す距離画像センサ１０Ｂは、第２実施形態にかかる距離画像センサ１０Ａと比較して、分配回路３３Ｂの機能と、周辺回路部３１及び画素回路１３におけるインバータ回路の構成が異なる。
【0058】
分配回路３３Ｂは、制御パルスＳ１，Ｓ２，Ｓ３，Ｓ４，ＳＤを分配することにより、制御パルスＳ１ｐ～Ｓ４ｐ，ＳＤｐの反転信号、制御パルスＳ１ｎ～Ｓ４ｎ，ＳＤｎを行方向に沿って繰り返し生成する。
【0059】
また、周辺回路部３１内には、インバータ回路６１１～６１５に代えて、ｐＭＯＳトランジスタ７１１～７１５が設けられる。ｐＭＯＳトランジスタ７１１～７１５のゲートのそれぞれには分配回路３３Ｂから制御パルスＳ１ｐ～Ｓ４ｐ，ＳＤｐの反転信号が入力され、ｐＭＯＳトランジスタ７１１～７１５のソースがハイ電位線ＶＤＨに接続される。
【0060】
画素回路群１５を構成する各画素回路１３内には、インバータ回路４１１～４１５に代えて、ｎＭＯＳトランジスタ７３１～７３５がそれぞれ設けられる。ｎＭＯＳトランジスタ７３１～７３５のゲートのそれぞれには、配線部４７ｂを経由してインバータ回路６３１～６３５から制御パルスＳ１ｎ～Ｓ４ｎ，ＳＤｎの反転信号が入力され、ｎＭＯＳトランジスタ７３１～７３５のドレインのそれぞれには、配線部４７ａを経由して、ｐＭＯＳトランジスタ７１１～７１５のドレインが接続される。さらに、ｎＭＯＳトランジスタ７３１～７３５のドレインのそれぞれは、画素回路群１５に属する全ての画素回路１３のそれぞれの制御電極Ｇ１～Ｇ４，ＧＤが接続され、ｎＭＯＳトランジスタ７３１～７３５のソースはロー電位線ＶＤＬに接続される。 上記のように、ｐＭＯＳトランジスタ７１１とｎＭＯＳトランジスタ７３１とが直列に接続された構成により、画素回路群１５内の制御電極Ｇ１に印加する制御パルスを生成するＣＭＯＳインバータ回路（制御電極ドライバ回路）が構成される。また、ｐＭＯＳトランジスタ７１２～７１５とｎＭＯＳトランジスタ７３２～７３５とのそれぞれが直列に接続された構成により、画素回路群１５内のそれぞれの制御電極Ｇ２～Ｇ４，ＧＤに印加する制御パルスを生成するＣＭＯＳインバータ回路（制御電極ドライバ回路）が構成される。
【0061】
本実施形態の制御電極ドライバ回路の構成により、インバータ回路を構成する一方のトランジスタであるｐＭＯＳトランジスタ７１１～７１５のドレインは配線部４７ｂを介して制御電極Ｇ１～Ｇ４，ＧＤに接続されている一方で、インバータ回路を構成する他方のトランジスタであるｎＭＯＳトランジスタ７３１～７３５のドレインは各画素回路１３内で制御電極Ｇ１～Ｇ４，ＧＤに接続されている。そのため、制御電極Ｇ１～Ｇ４，ＧＤに印加される制御パルスＳ１～Ｓ４，ＳＤにおいて、立ち上がりはなだらかな状態であるが、立ち下がりは急峻な状態を生じさせることができる。
【0062】
図１０は、本実施形態の距離画像センサ１０Ｂにより生成される制御パルスＳ１，Ｓ２の波形の一例を示し、図１１は、画素回路１３の信号電荷処理領域１７における各領域の配置例を示す平面図であり、図１２は、画素回路１３の信号電荷処理領域１７における電位分布を示す図である。図１２は、図１１に示す一点鎖線に沿った電位分布を示している。
【0063】
図１１に示す信号電荷処理領域１７においては、中央に光電変換領域２１が設けられ、光電変換領域２１の周りの信号電荷処理領域１７の四隅に電荷読出領域２２１～２２４が配置され、電荷読出領域２２１～２２４のうちの２つの領域間に電荷排出領域２３が配置される。さらに、光電変換領域２１とそれぞれの電荷読出領域２２１～２２４との間の電荷移動経路を両側から挟むように制御電極Ｇ１～Ｇ４が設けられ、光電変換領域２１と電荷排出領域２３との間の電荷移動経路を両側から挟むように制御電極ＧＤが設けられる。図１２には、制御電極Ｇ１にロー電位を印加し、制御電極Ｇ２にハイ電位を印加した場合の電荷移動経路における電位分布を実線で示し、制御電極Ｇ１にハイ電位を印加し、制御電極Ｇ２にロー電位を印加した場合の電荷移動経路における電位分布を点線で示している。このような電位形成特性により、図１０に示すように制御パルスＳ１を急峻に立ち下げることにより、電荷読出領域２２１への電荷の移動を瞬時に止めることができ、その後に制御パルスＳ２を緩やかに立ち上げても制御パルスＳ２を立ち下げるまでの期間において光電変換領域２１で発生した電荷を漏れなく電荷読出領域２２２へ移動させることができる。
【0064】
本実施形態の距離画像センサ１０Ｂによれば、周辺回路部３１にインバータ回路を構成する一方のｐＭＯＳトランジスタが備えられ、画素回路１３内にインバータ回路を構成する他方のｎＭＯＳトランジスタが備えられている。このような構成により、画素回路１３内のトランジスタ数を低減することによりピクセルサイズを小さく保つことができるとともに、高速なピクセルの駆動が可能となる。
【0065】
特に、本実施形態では、画素回路１３にｎＭＯＳトランジスタを備えることにより、制御電極Ｇ１～Ｇ４，ＧＤに印加される制御パルスＳ１～Ｓ４，ＳＤの立ち下がりを急峻にすることができ、制御パルスＳ１～Ｓ４，ＳＤのパルス幅を短くしても安定して電荷読出領域２２１～２２４への電荷の移動が可能となる。その結果、高速なピクセルの駆動が実現できる。
【0066】
なお、本発明は、上述した実施形態の態様に限定されるものではない。
【0067】
上述した第１～第３実施形態では、各画素回路１３に設けられる電荷読出領域の数は２以上の任意の数に変更されてもよく、それに対応して制御電極の数は３以上の任意の数に変更されてもよい。その場合は、周辺回路部３１及び画素回路１３によって実現される制御電極ドライバ回路は、制御電極の数と同一の数で隣接する画素回路１３を含む画素回路群１５毎に、各画素回路１３に対応して設けられ、その画素回路群１５に含まれる全ての画素回路１３の制御電極のそれぞれに制御パルスを印加可能に構成される。
【0068】
また、上述した第１～第３実施形態では、周辺回路部３１及び画素回路１３によって実現される制御電極ドライバ回路は、画素回路群１５内の全ての画素回路１３に対応して設けられることには限定されず、一部の画素回路１３に対応する制御電極ドライバ回路は省かれていてもよい。その場合は、制御電極の数を超える数で隣接する画素回路１３を含む画素回路群１５毎に、制御電極の数に対応した制御電極ドライバ回路が設けられる。
【符号の説明】
【0069】
１０，１０Ａ，１０Ｂ…距離画像センサ、１３…画素回路（画素回路部）、２１…光電変換領域、２２１～２２４…電荷読出領域、２３…電荷排出領域、Ｃ１，Ｃ２…半導体チップ、Ｇ１～Ｇ４，ＧＤ…制御電極、３１…周辺回路部（周辺回路）、３５１～３５５，４１１～４１５，６１１～６１５，６３１～６３５…インバータ回路（制御電極ドライバ回路）。３７，４３，７１１～７１５…ｐＭＯＳトランジスタ、３９，４５，７３１～７３５…ｎＭＯＳトランジスタ、４７，４７ａ，４７ｂ，４９，５１…配線部。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】