特許 7464554 高周波トランジスタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-04-01

(45)【発行日】2024-04-09

(54)【発明の名称】高周波トランジスタ

(51)【国際特許分類】

   H01L 29/786 20060101AFI20240402BHJP

   H01L 21/336 20060101ALI20240402BHJP

   H01L 29/78 20060101ALI20240402BHJP

【ＦＩ】

H01L29/78 617K

H01L29/78 301X

H01L29/78 618C

【請求項の数】 5

(21)【出願番号】P 2021039941

(22)【出願日】2021-03-12

(65)【公開番号】P2022139519

(43)【公開日】2022-09-26

【審査請求日】2023-02-02

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110004026

【氏名又は名称】弁理士法人ｉＸ

(72)【発明者】

【氏名】中村 光利

(72)【発明者】

【氏名】西堀 一弥

(72)【発明者】

【氏名】増田 敬太

【審査官】田付 徳雄

(56)【参考文献】

【文献】特開平０２－１５９７６７（ＪＰ，Ａ）

【文献】特開２００６－１４８０６４（ＪＰ，Ａ）

【文献】国際公開第２００５／０３６６５１（ＷＯ，Ａ１）

【文献】米国特許出願公開第２００７／０１３２００９（ＵＳ，Ａ１）

【文献】国際公開第２００６／０１１３６９（ＷＯ，Ａ１）

【文献】特開２００４－００６７１２（ＪＰ，Ａ）

【文献】特開２００４－０２２５５５（ＪＰ，Ａ）

【文献】特開２０１０－１５３８６０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８６

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

第１絶縁膜と、
前記第１絶縁膜上に設けられ、前記第１絶縁膜の上面に沿った第１方向に延在し、前記第１絶縁膜の前記上面に垂直な第２方向の第１層厚と、前記第１絶縁膜の前記上面に沿った第３方向であって、前記第１方向と直交する第３方向の第１幅と、を有し、前記第１幅が前記第１層厚よりも広くなるように設けられた第１半導体層と、
前記第１半導体層上に部分的に設けられ、前記第１半導体層の前記第２方向と交差する上面と、前記第１半導体層の前記第３方向と交差する側面と、を覆う制御電極と、
前記第１半導体層と前記制御電極との間に設けられ、前記制御電極を前記第１半導体層から電気的に絶縁した第２絶縁膜と、
を備え、
前記第１半導体層は、第１導電形の第１領域と、第２導電形の第２領域と、第２導電形の第３領域と、を含み、
前記第１領域、前記第２領域および前記第３領域は、前記第１方向に並び、
前記第１領域は、前記第２領域と前記第３領域との間に設けられ、
前記制御電極は、前記第１領域を覆うように設けられた高周波トランジスタ。

【請求項2】

前記第１絶縁膜は、前記第１半導体層の前記上面とは反対側の下面に接する部分を有し、
前記第１絶縁膜の前記第１半導体層の前記下面に接する前記部分は、前記第３方向における第２幅を有し、前記第１半導体層の前記第１幅は、前記第２幅よりも広く、
前記制御電極は、前記第１絶縁膜と前記第１半導体層との間に延在し、前記第１半導体層の前記下面の一部と前記第２絶縁膜を介して向き合う部分を有する請求項１記載の高周波トランジスタ。

【請求項3】

前記第１半導体層の前記第２領域に電気的に接続された第１コンタクトプラグをさらに備え、
前記第１半導体層は、前記第１コンタクトプラグに接続された第１コンタクト領域と、前記第１絶縁膜と前記第１コンタクト領域との間に設けられた第１導電形の第４領域と、をさらに含み、
前記第２領域は、前記第１領域と前記第１コンタクト領域との間に設けられ、前記第１コンタクト領域を介して前記第１コンタクトプラグに電気的に接続され、
前記第４領域は、前記第１絶縁膜と前記第２領域との間において、前記第１領域につながり、
前記第１領域は、前記第４領域を介して前記第１コンタクト領域に電気的に接続された請求項１または２に記載の高周波トランジスタ。

【請求項4】

前記第１方向に延在し、前記第３方向において、前記第１半導体層に並び、前記第３方向に延在した前記制御電極に部分的に覆われる第２半導体層と、
前記第２半導体層と前記制御電極とに間に設けられ、前記第２半導体層を前記制御電極から電気的に絶縁した別の第２絶縁膜と、
をさらに備えた請求項１～３のいずれか１つに記載の高周波トランジスタ。

【請求項5】

第１絶縁膜と、
前記第１絶縁膜上に設けられ、前記第１絶縁膜の上面に沿った方向に並ぶ第１導電形の第１領域、第２導電形の第２領域および第２導電形の第３領域と、前記第２領域につながる第１コンタクト領域と、前記第３領域につながる第２コンタクト領域と、前記第１絶縁膜と前記第１コンタクト領域との間に設けられた第１導電形の第４領域と、を含む第１半導体層と、
前記第１半導体層上に部分的に設けられた制御電極と、
前記第１半導体層と前記制御電極との間に設けられ、前記制御電極を前記第１半導体層から電気的に絶縁した第２絶縁膜と、
を備え、
前記半導体層の前記第１領域は、前記第１絶縁膜と前記制御電極との間、および、前記第２領域と前記第３領域との間に設けられ、
前記第２領域は、前記第１コンタクト領域と前記第１領域との間に設けられ、
前記第３領域は、前記第１絶縁膜と前記第２コンタクト領域との間、および、前記第１領域と前記第２コンタクト領域との間に設けられ、
前記第４領域は、前記第２領域を介することなく前記第１コンタクト領域につながり、且つ、電気的に接続され、
前記第４領域は、前記第１絶縁膜と前記第２領域との間において前記第１領域につながる高周波トランジスタ。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、高周波トランジスタに関する。

【背景技術】

【0002】

高周波トランジスタは、携帯電話のアンテナ制御回路などに使用される。高周波トランジスタには、例えば、ＳＯＩ（Silicon on Insulator）構造を有する平面ゲート型ＭＯＳＦＥＴ構造が用いられ、高速スイッチング特性を実現する。しかしながら、このような高周波トランジスタの特性には、さらなる改善の余地がある。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１７－１３０６２５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態は、ソースドレイン間の電流電圧特性を向上させた高周波トランジスタを提供する。

【課題を解決するための手段】

【0005】

実施形態に係る高周波トランジスタは、第１絶縁膜と、第１半導体層と、制御電極と、第２絶縁膜と、を備える。前記第１半導体層は、前記第１絶縁膜上に設けられ、前記第１絶縁膜の上面に沿った第１方向に延在する。前記第１半導体層は、前記第１絶縁膜の前記上面に垂直な第２方向の第１層厚と、前記第１絶縁膜の前記上面に沿った第３方向であって、前記第１方向と直交する第３方向の第１幅と、を有し、前記第１幅が前記第１層厚よりも広くなるように設けられる。前記制御電極は、前記第１半導体層上に部分的に設けられ、前記第１半導体層の前記第２方向と交差する上面と、前記第１半導体層の前記第３方向と交差する側面とを覆う。前記第２絶縁膜は、前記第１半導体層と前記制御電極との間に設けられ、前記制御電極を前記第１半導体層から電気的に絶縁する。前記第１半導体層は、前記第１方向に並ぶ、第１導電形の第１領域と、第２導電形の第２領域と、第２導電形の第３領域と、を含み、前記第１領域は、前記第２領域と前記第３領域との間に設けられる。前記制御電極は、前記第１領域を覆うように設けられる。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係る高周波トランジスタを示す模式断面図である。

【図2】第１実施形態に係る高周波トランジスタを示す模式図である。

【図3】第１実施形態に係る高周波トランジスタの特性を示す模式図である。

【図4】第１実施形態に係る高周波トランジスタの別の特性を示すグラフである。

【図5】第２実施形態に係る高周波トランジスタを示す模式図である。

【図6】第２実施形態に係る高周波トランジスタの特性を示すグラフである。

【図7】第２実施形態の変形例に係る高周波トランジスタを示す模式図である。

【図8】第２実施形態の変形例に係る高周波トランジスタを示す別の模式図である。

【図9】第２実施形態の変形例に係る高周波トランジスタの特性を示すグラフである。

【発明を実施するための形態】

【0007】

以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。

【0008】

さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。

【0009】

（第１実施形態）
図１（ａ）および（ｂ）は、第１実施形態に係る高周波トランジスタ１を示す模式断面図である。図１（ｂ）は、図１（ａ）中に示すＡ－Ａ線に沿った断面図である。

【0010】

高周波トランジスタ１は、例えば、半導体基板ＳＳと、第１絶縁膜ＦＩと、半導体層１０と、制御電極２０と、を備える。

【0011】

半導体基板ＳＳは、例えば、シリコン基板である。第１絶縁膜ＦＩは、例えば、シリコン酸化膜である。半導体層１０は、例えば、シリコンを含む。制御電極２０は、例えば、ゲート電極である。制御電極２０は、例えば、導電性のポリシリコンを含む。

【0012】

第１絶縁膜ＦＩは、半導体基板ＳＳ上に設けられる。半導体層１０は、第１絶縁膜ＦＩ上に設けられる。半導体層１０は、例えば、第１絶縁膜ＦＩの上面に沿って、Ｘ方向に延在する（図２（ａ）参照）。高周波トランジスタ１は、ＳＯＩ構造を有する。

【0013】

図１（ａ）に示すように、制御電極２０は、半導体層１０上に部分的に設けられる。半導体層１０と制御電極２０との間には、第２絶縁膜２１が設けられる。第２絶縁膜２１は、制御電極２０を半導体層１０から電気的に絶縁する。第２絶縁膜２１は、例えば、ゲート絶縁膜である。第２絶縁膜２１は、例えば、シリコン酸化膜である。

【0014】

半導体層１０は、第１導電形の第１領域１１と、第２導電形の第２領域１３と、第２導電形の第３領域１５と、を含む。以下、第１導電形をｐ形、第２導電形をｎ形として説明するが、これに限定される訳ではない。

【0015】

第１領域１１、第２領域１３および第３領域１５は、半導体層１０の上面ＴＳに沿った第１方向、例えば、Ｘ方向に並ぶ。第１領域１１は、第２領域１３と第３領域１５との間に設けられる。第１領域１１は、第１絶縁膜ＦＩと制御電極２０との間に設けられる。第１領域１１は、例えば、チャネル領域である。第２領域１３は、例えば、ソース領域である。第３領域１５は、例えば、ドレイン領域である。

【0016】

半導体層１０は、第１コンタクト領域１３ｓと、第２コンタクト領域１５ｓと、第２導電形の第１拡張領域１７と、第２導電形の第２拡張領域１９と、をさらに含む。第１コンタクト領域１３ｓおよび第２コンタクト領域１５ｓは、例えば、ニッケル（Ｎｉ）、コバルトもしくは白金（Ｐｔ）等を含むシリサイド領域である。

【0017】

第１コンタクト領域１３ｓは、第２領域１３上に設けられる。第２領域１３は、第１領域１１と第１コンタクト領域１３ｓとの間に位置する部分を含む。すなわち、第１コンタクト領域１３ｓは、第１領域１１から離間するように設けられる。

【0018】

第２コンタクト領域１５ｓは、第３領域１５の上に設けられる。第３領域１５は、第１領域１１と第２コンタクト領域１５ｓとの間に位置する部分を含む。すなわち、第２コンタクト領域１５ｓは、第１領域１１から離間するように設けられる。

【0019】

第１拡張領域１７は、例えば、半導体層１０と第２絶縁膜２１との界面に沿って、第２領域１３から第１領域１１中に延びるように設けられる。第１拡張領域１７は、第２領域１３の第２導電形不純物の濃度よりも低高度の第２導電形不純物を含む。

【0020】

第２拡張領域１９は、例えば、半導体層１０と第２絶縁膜２１との界面に沿って、第３領域１５から第１領域１１中に延びるように設けられる。第２拡張領域１９は、第３領域１５の第２導電形不純物の濃度よりも低高度の第２導電形不純物を含む。

【0021】

第１拡張領域１７および第２拡張領域１９は、それぞれ、第１絶縁膜ＦＩと制御電極２０との間に位置するように設けられる。また、第１領域１１は、第１拡張領域１７と第２拡張領域１９との間に位置し、第２絶縁膜２１を介して、制御電極２０に向き合う部分を含む。

【0022】

高周波トランジスタ１は、サイドウォール２３と、第３絶縁膜３０と、コンタクトプラグＳＰ、ＤＰおよびＧＰと、をさらに備える。サイドウォール２３は、例えば、シリコン酸化膜、窒化膜などの絶縁膜、あるいはそれらの積層膜である。第３絶縁膜３０は、例えば、シリコン酸化膜もしくはシリコン窒化膜を含む。コンタクトプラグＳＰ、ＤＰおよびＧＰは、例えば、タングステン（Ｗ）を含む。

【0023】

制御電極２０は、例えば、第２絶縁膜２１に接する下面と、その反対側の上面と、上面と下面とにつながる側面と、を有する。また、制御電極２０は、上面側に設けられたコンタクト領域２０ｓを含む。コンタクト領域２０ｓは、例えば、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、もしくは白金（Ｐｔ）等を含むシリサイド領域である。

【0024】

サイドウォール２３は、制御電極２０の側面上に設けられる。サイドウォール２３は、半導体層１０の第２領域１３から第３領域１５に向かう方向、例えば、Ｘ方向と交差する側面上に設けられる。

【0025】

第２領域１３は、第１絶縁膜ＦＩとサイドウォール２３との間、および、第１コンタクト領域１３ｓと第１拡張領域１７との間に位置する部分を含む。また、第３領域１５は、第１絶縁膜ＦＩと別のサイドウォール２３との間、および、第２コンタクト領域１５ｓと第２拡張領域１９との間に位置する部分を含む。

【0026】

第３絶縁膜３０は、半導体層１０の上面ＴＳおよび制御電極２０を覆うように設けられる。サイドウォール２３は、制御電極２０と第３絶縁膜３０との間に位置する。

【0027】

コンタクトプラグＳＰ、ＤＰおよびＧＰは、第３絶縁膜中に延在する。コンタクトプラグＳＰ、ＤＰおよびＧＰは、第１絶縁膜ＦＩから制御電極２０に向かう第２方向、例えば、Ｚ方向に延在する。

【0028】

コンタクトプラグＳＰは、第１コンタクト領域１３ｓに接続される。コンタクトプラグＳＰは、第１コンタクト領域１３ｓを介して、第２領域１３に電気的に接続される。

【0029】

コンタクトプラグＤＰは、第２コンタクト領域１５ｓに接続される。コンタクトプラグＤＰは、第２コンタクト領域１５ｓを介して、第２領域１５に電気的に接続される。

【0030】

コンタクトプラグＧＰは、コンタクト領域２０ｓに接続される。コンタクトプラグＧＰは、コンタクト領域２０ｓを介して、制御電極２０に電気的に接続される。

【0031】

なお、コンタクトプラグＳＰ、ＧＰおよびＤＰは、上記の形態に限定される訳ではない。例えば、コンタクトプラグＳＰ、ＧＰおよびＤＰは、それぞれ、複数の分割された部分を含むように設けられても良い。また、コンタクトプラグＧＰは、高周波トランジスタ１のアクティブ領域の外側において、制御電極２０のコンタクト領域２０ｓに接続されても良い。

【0032】

図１（ｂ）に示すように、半導体層１０は、Ｘ－Ｙ平面に沿った断面において、例えば、四角形の形状を有する。半導体層１０は、上面ＴＳ、下面ＢＳおよび側面ＬＳを有する。

【0033】

制御電極２０は、第２絶縁膜２１を介して、半導体層１０の上面ＴＳおよび側面ＬＳを覆うように設けられる。また、制御電極２０は、第１絶縁膜ＦＩと半導体層１０との間に延在し、第２絶縁膜２１を介して、半導体層１０の下面ＢＳの一部に向き合う部分を含む。

【0034】

第１絶縁膜ＦＩは、例えば、半導体層１０の下面ＢＳに接するコンタクト部ＦＩＣを含む。半導体層１０の延在方向（Ｘ方向）に直交する第３方向、例えば、Ｙ方向において、コンタクト部ＦＩＣは、半導体層１０の幅ＷＳよりも狭い幅ＷＢを有する。

【0035】

また、半導体層１０は、Ｙ方向の幅ＷＳがＺ方向の層厚ＴＳよりも広くなるように設けられる。これにより、高周波トランジスタ１は、例えば、平面ゲート型ＭＯＳＦＥＴに比べて、ソースドレイン間の電流容量を大きくすることができる。

【0036】

図２（ａ）～（ｃ）は、第１実施形態に係る高周波トランジスタ１を示す模式図である。図２（ａ）は、高周波トランジスタ１を示す平面図である。図２（ｂ）は、図２（ａ）中に示すＢ－Ｂ線に沿った断面図である。図２（ｃ）は、図２（ａ）中に示すＣ－Ｃ線に沿った断面図である。

【0037】

図２（ａ）に示すように、高周波トランジスタ１は、例えば、第１絶縁膜ＦＩ上に設けられた半導体部ＳＢを備える。半導体部ＳＢは、例えば、Ｘ方向に延在する複数の溝ＦＧにより分割された複数の半導体層１０を含む。

【0038】

複数の半導体層１０は、Ｙ方向に並ぶ。制御電極２０は、Ｙ方向に延在し、複数の半導体層１０に跨るように設けられる。また、複数の半導体層１０は、Ｘ方向の両端において一体化され、コンタクトプラグＳＰおよびＤＰにそれぞれ電気的に接続される。

【0039】

図２（ｂ）に示すように、複数の半導体層１０は、第１絶縁膜ＦＩの上面に沿って、Ｙ方向に並ぶ。また、溝ＦＧの内部において、各半導体層１０の側面上には、サイドウォール２５が設けられる。サイドウォール２５は、例えば、図１（ａ）に示すサイドウォール２３と同時に作成され、例えば、シリコン酸化膜、窒化膜などの絶縁膜、あるいはそれらの積層膜を含む。また、高周波トランジスタ１は、サイドウォール２５を設けない構造であって良い。

【0040】

第１絶縁膜ＦＩは、コンタクト部ＦＩＣを介して、半導体層１０の下面ＢＳに接する（図１（ｂ）参照）。サイドウォール２５は、第１絶縁膜ＦＩと半導体層１０の下面ＢＳとの間に延在する部分を有する。第２絶縁膜２１は、半導体層１０とサイドウォール２５との間にも設けられる。

【0041】

図２（ｃ）に示すように、制御電極２０は、溝ＦＧを埋め込むように設けられる。すなわち、制御電極２０は、Ｙ方向において隣り合う２つの半導体層１０の間に延在する。また、制御電極２０は、第２絶縁膜２１を介して、隣り合う２つの半導体層１０のそれぞれの側面に向き合う。また、制御電極２０は、第１絶縁膜ＦＩと半導体層１０との間に延在し、第２絶縁膜２１を介して、半導体層１０の下面ＢＳの一部と向き合うように設けられる。すなわち、Ｙ－Ｚ平面に平行な断面において、制御電極２０は、第２絶縁膜２１を介して、半導体層１０の４つの角を覆うように設けられる。

【0042】

図３（ａ）および（ｂ）は、第１実施形態に係る高周波トランジスタ１の特性を示す模式図である。図３（ａ）は、図１（ｂ）に示す断面に対応する断面図である。図３（ｂ）は、半導体層１０の第１領域１１と第２絶縁膜２１との界面近傍における第１領域１１中の電子密度を示すグラフである。

【0043】

図３（ｂ）は、図３（ａ）中に示すＡ点とＢ点との間の電子密度分布を表している。横軸は、Ａ点とＢ点との間の位置であり、縦軸は、電子密度である。図３（ｂ）は、制御電極２０に印加されるゲート電圧ＶＧを変化させた場合の電子密度分布の変化を示している。

【0044】

例えば、ゲート電圧ＶＧが閾値電圧Ｖｔｈよりも低い場合、また、ゲート電圧ＶＧが閾値電圧Ｖｔｈにほぼ等しい場合、電子密度は、第１領域１１の角（Ｂ点）に近づくほど高くなる。一方、ゲート電圧ＶＧが閾値電圧Ｖｔｈよりも高くなると、Ａ点とＢ点との間の電子密度分布は、ほぼ均一になる。

【0045】

図４（ａ）および（ｂ）は、第１実施形態に係る高周波トランジスタ１の別の特性を示すグラフである。
図４（ａ）は、相互コンダクタンスＧｍの最大値Ｇｍｍａｘを示すグラフである。
図４（ｂ）は、ドレイン逆電流Ｉｄｒを表すグラフである。
図４（ａ）および（ｂ）の横軸は、拡張領域（Extension region）１７および１９における第２導電形不純物のドーズ量である。また、プレナー型ゲート構造を有するＭＯＳＦＥＴ（図５参照）の特性を、図中の破線で示している。

【0046】

図４（ａ）に示すように、高周波トランジスタ１のＧｍｍａｘは、プレナーゲート構造のＭＯＳＦＥＴのＧｍｍａｘよりも大きい。また、図４（ｂ）に示すように、高周波トランジスタ１のＩｄｒは、プレナーゲート構造のＭＯＳＦＥＴのＩｄｒよりも大きい。このように、実施形態に係る高周波トランジスタ１では、半導体層１０の４つの角を制御電極２０で覆うことにより、ＧｍｍａｘおよびＩｄｒを大きくすることができる。

【0047】

（第２実施形態）
図５（ａ）および（ｂ）は、第２実施形態に係る高周波トランジスタ２を示す模式断面図である。図５（ａ）は、平面図である。図５（ｂ）は、図５（ａ）中に示すＤ－Ｄ線に沿った断面図である。

【0048】

図５（ａ）に示すように、高周波トランジスタ２は、半導体層１０と、制御電極２０と、を備える。制御電極２０は、半導体層１０上に設けられ、例えば、Ｙ方向に延在する。制御電極２０は、例えば、上面視において、半導体層１０をソース側とドレイン側とに分ける。コンタクトプラグＳＰは、ソース側のコンタクト領域１３ｓに電気的に接続される。コンタクトプラグＤＰは、ドレイン側のコンタクト領域１５ｓに電気的に接続される。

【0049】

図５（ｂ）に示すように、高周波トランジスタ２は、第１絶縁膜ＦＩと、第２絶縁膜２１と、サイドウォール２３と、をさらに含む。なお、図５（ｂ）では、第３絶縁膜３０（図１（ａ）参照）を省略している。

【0050】

第１絶縁膜ＦＩは、例えば、半導体基板ＳＳ（図１参照）の上に設けられる。半導体層１０は、第１絶縁膜ＦＩ上に設けられる。第２絶縁膜２１は、半導体層１０と制御電極２０との間に設けられ、半導体層１０を制御電極２０から電気的に絶縁する。サイドウォール２３は、制御電極２０の側面上に設けられる。

【0051】

半導体層１０は、第１領域１１と、第２領域１３と、第３領域１５と、第４領域１６と、第１コンタクト領域１３ｓと、第２コンタクト領域１５ｓと、を含む。

【0052】

第１領域１１は、例えば、第１導電形のチャネル領域である。第１領域１１は、第１絶縁膜ＦＩと制御電極２０との間に設けられる。

【0053】

第２領域１３は、例えば、第２導電形のソース領域である。第３領域１５は、例えば、第２導電形のドレイン領域である。第１領域１１は、第２領域１３と第３領域１５との間に設けられる。第１領域１１は、第２領域１３と第３領域１５との間に位置し、第２絶縁膜２１を介して、制御電極２０に向き合う部分を含む。

【0054】

この例では、第１コンタクト領域１３ｓおよび第２領域１３は、半導体層１０の表面に沿って並ぶ。第２領域１３は、第１領域１１と第１コンタクト領域１３ｓとの間に設けられる。また、第２領域１３は、例えば、第１絶縁膜ＦＩとサイドウォール２３（ソース側）との間に設けられる。第１コンタクト領域１３ｓは、第２領域１３に接し、且つ、電気的に接続される。

【0055】

第４領域１６は、例えば、第１導電形のボディコンタクト（Body contact）領域である。第４領域１６は、第１絶縁膜ＦＩと第１コンタクト領域１３ｓとの間に設けられる。第４領域１６は、第１絶縁膜ＦＩと第２領域１３との間において第１領域１１につながり、且つ、電気的に接続される。また、第４領域１６は、第１コンタクト領域１３ｓにつながり、且つ、電気的に接続される。すなわち、第１領域１１は、第４領域１６を介して、第１コンタクト領域１３ｓに電気的に接続される。

【0056】

図６は、第２実施形態に係る高周波トランジスタ２の特性を示すグラフである。横軸は、ドレイン電圧であり、縦軸は、ターンオフ時のドレイン電流である。
この例では、高周波トランジスタ２の特性(Embodiment)と、第４領域１６を有しない高周波トランジスタの特性（without Body contact）と、を比較している。

【0057】

図６に示すように、高周波トランジスタ２におけるターンオフ時の降伏電圧は、比較例に係る高周波トランジスタの降伏電圧よりも高い。すなわち、高周波トランジスタ２では、第４領域１６を設けることにより、ターンオフ時の降伏電圧を高くすることができる。

【0058】

また、第１絶縁膜ＦＩと第１コンタクト領域１３ｓとの間に第４領域１６を設けることにより、第１絶縁膜ＦＩ上における高周波トランジスタ２の占有面積を小さくできる。すなわち、第２領域１３および第４領域１６を半導体層１０の上面ＴＳ（図１参照）に並べて配置する構成に比べて、素子サイズを縮小することができる。

【0059】

図７（ａ）～（ｃ）は、第２実施形態の変形例に係る高周波トランジスタ３を示す模式図である。図７（ｂ）は、図７（ａ）中に示すＥ－Ｅ線に沿った断面図である。図７（ｃ）は、図７（ａ）中に示すＦ－Ｆ線に沿った断面図である。

【0060】

図７（ａ）に示すように、高周波トランジスタ３は、半導体部ＳＢと、制御電極２０と、を備える。半導体部ＳＢは、例えば、第１絶縁膜ＦＩ上に設けられる。半導体部ＳＢは、例えば、Ｘ方向に延在する溝ＦＧにより分割された複数の半導体層１０を含む。

【0061】

複数の半導体層１０は、Ｙ方向に並ぶ。制御電極２０は、Ｙ方向に延在し、複数の半導体層１０に跨るように設けられる。また、複数の半導体層１０は、Ｘ方向の両端において一体化され、コンタクトプラグＳＰおよびＤＰにそれぞれ接続される。

【0062】

図７（ｂ）に示すように、高周波トランジスタ２は、第１絶縁膜ＦＩと、第２絶縁膜２１と、サイドウォール２３と、をさらに含む。なお、図７（ｂ）では、第３絶縁膜３０（図１（ａ）参照）を省略している。

【0063】

第１絶縁膜ＦＩは、例えば、半導体基板ＳＳ上に設けられる（図１参照）。半導体層１０は、第１絶縁膜ＦＩ上に設けられる。第２絶縁膜２１は、半導体層１０と制御電極２０との間に設けられ、半導体層１０を制御電極２０から電気的に絶縁する。サイドウォール２３は、制御電極２０の側面上に設けられる。

【0064】

半導体層１０は、第１領域１１と、第２領域１３と、第３領域１５と、第４領域１６と、第１コンタクト領域１３ｓと、第２コンタクト領域１５ｓと、を含む。

【0065】

第１領域１１は、第１絶縁膜ＦＩと制御電極２０との間に設けられる。また、第１領域１１は、第２領域１３と第３領域１５との間に設けられる。第１領域１１は、第２領域１３と第３領域１５との間に位置し、第２絶縁膜２１を介して、制御電極２０に向き合う部分を含む。

【0066】

第１コンタクト領域１３ｓおよび第２領域１３は、半導体層１０の上面ＴＳ（図１参照）に沿って並ぶ。第２領域１３は、第１領域１１と第１コンタクト領域１３ｓとの間に設けられる。また、第２領域１３は、例えば、第１絶縁膜ＦＩとサイドウォール２３（ソース側）との間に設けられる。第１コンタクト領域１３ｓは、第２領域１３に接し、且つ、電気的に接続される。

【0067】

第４領域１６は、第１絶縁膜ＦＩと第１コンタクト領域１３ｓとの間に設けられる。第４領域１６は、第１絶縁膜ＦＩと第２領域１３との間において第１領域１１につながり、且つ、電気的に接続される。また、第４領域１６は、第１コンタクト領域１３ｓに接し、且つ、電気的に接続される。第１領域１１は、第４領域１６を介して、第１コンタクト領域１３ｓに電気的に接続される。

【0068】

図７（ｃ）に示すように、半導体層１０は、Ｘ－Ｙ平面に沿った断面において、例えば、四角形の形状を有する。制御電極２０は、第２絶縁膜２１を介して、半導体層１０の上面ＴＳおよび側面ＬＳ（図１（ｂ）参照）を覆うように設けられる。また、制御電極２０は、第１絶縁膜ＦＩと半導体層１０との間に延在し、第２絶縁膜２１を介して、半導体層１０の下面ＢＳ（図１（ｂ）参照）の一部と向き合う部分を含む。すなわち、制御電極２０は、第２絶縁膜２１を介して、半導体層１０の４つの角を覆うように設けられる。

【0069】

図８（ａ）～（ｃ）は、第２実施形態に係る高周波トランジスタ３を示す別の模式図である。図８（ａ）は、図７（ａ）と同じ平面図である。図８（ｂ）は、図８（ａ）中に示すＧ－Ｇ線に沿った断面図である。図８（ｃ）は、図８（ａ）中に示すＨ－Ｈ線に沿った断面図である。

【0070】

図８（ｂ）に示すように、複数の半導体層１０は、第１絶縁膜ＦＩの上面に沿って、Ｙ方向に並ぶ。また、溝ＦＧの内部において、各半導体層１０の側面上には、サイドウォール２５が設けられる。半導体層１０の第４領域は、第１絶縁膜ＦＩと第１コンタクト領域１３ｓとの間に設けられる。

【0071】

第１絶縁膜ＦＩは、コンタクト部ＦＩＣを介して、半導体層１０の下面ＢＳに接する。サイドウォール２５は、第１絶縁膜ＦＩと半導体層１０の下面ＢＳとの間に延在する部分を有する。第２絶縁膜２１は、半導体層１０とサイドウォール２５との間にも設けられる。

【0072】

図８（ｃ）に示すように、ドレイン側の溝ＦＧの内部においても、各半導体層１０の側面上には、サイドウォール２５が設けられる。半導体層１０の第３領域１５は、第１絶縁膜ＦＩと第２コンタクト領域１５ｓとの間に設けられる。

【0073】

図９は、第２実施形態の変形例に係る高周波トランジスタ３の特性を示すグラフである。横軸は、ドレイン電圧であり、縦軸は、ターンオフ時のドレイン電流である。この例では、高周波トランジスタ２の特性(Embodiment)と、プレナー型ゲート構造（Planar gate type）を有する高周波トランジスタ（図５参照）の特性と、を比較している。

【0074】

図９に示すように、高周波トランジスタ３の降伏電圧は、プレナーゲート型トランジスタの降伏電圧よりも高くなる。このように、制御電極２０が半導体層１０のＹ－Ｚ断面における４つの角を覆う構造を用いることにより、ターンオフ時の降伏電圧を高くすることができる。

【0075】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0076】

１、２、３…高周波トランジスタ、 １０…半導体層、 １１…第１領域、 １３…第２領域、 １３ｓ…第１コンタクト領域、 １５…第３領域、 １５ｓ…第２コンタクト領域、 １６…第４領域、 １７…第１拡張領域、 １９…第２拡張領域、 ２０…制御電極、 ２０ｓ…コンタクト領域、 ２１…第２絶縁膜、 ２３、２５…サイドウォール、 ３０…第３絶縁膜、 ＴＳ…上面、 ＢＳ…下面、 ＬＳ…側面、 ＤＰ、ＧＰ、ＳＰ…コンタクトプラグ、 ＦＧ…溝、 ＦＩ…第１絶縁膜、 ＦＩＣ…コンタクト部、 ＳＢ…半導体部、 ＳＳ…半導体基板、

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】