特許 7464736 半導体構造及び当該半導体構造の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-04-01

(45)【発行日】2024-04-09

(54)【発明の名称】半導体構造及び当該半導体構造の製造方法

(51)【国際特許分類】

   H10B 12/00 20230101AFI20240402BHJP

   H01L 29/786 20060101ALI20240402BHJP

   H01L 21/3205 20060101ALI20240402BHJP

   H01L 21/768 20060101ALI20240402BHJP

   H01L 23/522 20060101ALI20240402BHJP

   H01L 23/532 20060101ALI20240402BHJP

   H01L 21/336 20060101ALI20240402BHJP

   H01L 29/78 20060101ALI20240402BHJP

   H01L 21/764 20060101ALI20240402BHJP

   H01L 21/76 20060101ALI20240402BHJP

【ＦＩ】

H10B12/00 671B

H01L29/78 613B

H01L29/78 626A

H01L21/88 J

H01L21/90 N

H01L29/78 301H

H01L29/78 301V

H01L21/76 A

H01L21/76 L

【請求項の数】 17

(21)【出願番号】P 2022551562

(86)(22)【出願日】2022-02-25

(65)【公表番号】

(43)【公表日】2023-10-11

(86)【国際出願番号】 CN2022077900

(87)【国際公開番号】W WO2023029405

(87)【国際公開日】2023-03-09

【審査請求日】2022-08-24

(31)【優先権主張番号】202111007675.5

(32)【優先日】2021-08-30

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(73)【特許権者】

【識別番号】522337543

【氏名又は名称】ベイジン スーパーストリング アカデミー オブ メモリー テクノロジー

【氏名又は名称原語表記】ＢＥＩＪＩＮＧ ＳＵＰＥＲＳＴＲＩＮＧ ＡＣＡＤＥＭＹ ＯＦ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＹ

【住所又は居所原語表記】Ｒｏｏｍ ５０１－１２， ５Ｆ， Ｂｕｉｌｄｉｎｇ ５２， Ｊｉｎｇｙｕａｎ Ｎｏｒｔｈ Ｓｔｒｅｅｔ， ＢＤＡ， Ｄａｘｉｎｇ Ｄｉｓｔｒｉｃｔ， Ｂｅｉｊｉｎｇ， Ｃｈｉｎａ

(74)【代理人】

【識別番号】110002952

【氏名又は名称】弁理士法人鷲田国際特許事務所

(72)【発明者】

【氏名】シャオ グアンスー

(72)【発明者】

【氏名】バイ ウェイピン

(72)【発明者】

【氏名】シャオ デユアン

(72)【発明者】

【氏名】チウ ユンソン

【審査官】加藤 俊哉

(56)【参考文献】

【文献】米国特許出願公開第２０１３／０１４６９５８（ＵＳ，Ａ１）

【文献】中国特許出願公開第１１０９５７３１９（ＣＮ，Ａ）

【文献】米国特許出願公開第２０１９／０２２９０１１（ＵＳ，Ａ１）

【文献】特開２０００－０３１４４０（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１７／０２２１９１４（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ １２／００

Ｈ０１Ｌ ２９／７８６

Ｈ０１Ｌ ２１／３２０５

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／７６４

Ｈ０１Ｌ ２１／７６

(57)【特許請求の範囲】

【請求項1】

基板を提供するステップであって、前記基板に間隔を置いて設けられた複数の第１のトレンチが形成され、前記第１のトレンチが第１の方向に沿って延伸する、提供するステップと、
各前記第１のトレンチ内に犠牲層、及び前記犠牲層に位置する第１の保護層を形成するステップであって、前記犠牲層及び前記第１の保護層が前記第１のトレンチを満たし、各前記第１のトレンチ内の前記第１の保護層には前記第１の保護層を貫通するエッチング穴が設けられる、形成するステップと、
前記エッチング穴を利用して前記犠牲層を除去し、エアギャップを形成するステップと、
隣接する前記第１のトレンチの間に位置しかつ前記第１のトレンチの溝底に接近する前記基板にケイ化反応を行うことにより、前記基板内に前記第１の方向に沿って延伸するビット線を形成するステップであって、前記ビット線の側面部分が前記エアギャップ内に露出される、形成するステップと、を含み、
隣接する前記第１のトレンチの間に位置しかつ前記第１のトレンチの溝底に接近する前記基板にケイ化反応を行うことにより、前記基板内に前記第１の方向に沿って延伸するビット線を形成するステップであって、前記ビット線の側面部分が前記エアギャップ内に露出される、形成するステップは、
前記基板及び前記第１の保護層をエッチングし、間隔を置いて設けられた複数の第２のトレンチを形成するステップであって、前記第２のトレンチは第２の方向に沿って延伸しかつ前記エアギャップと連通しない、ステップと、
前記第２のトレンチの側壁に第２の保護層を形成し、前記第２のトレンチ内に位置する前記第２の保護層は第３のトレンチを形成するように取り囲むステップと、
前記第３のトレンチの溝底に金属を堆積し、アニール処理し、ケイ化反応を行うことにより、前記ビット線を形成するステップと、を含む、半導体構造の製造方法。

【請求項2】

各前記第１のトレンチ内に犠牲層、及び前記犠牲層に位置する第１の保護層を形成するステップであって、前記犠牲層及び前記第１の保護層が前記第１のトレンチを満たし、各前記第１のトレンチ内の前記第１の保護層には前記第１の保護層を貫通するエッチング穴が設けられる、形成するステップは、
各前記第１のトレンチ内に前記犠牲層を堆積するステップであって、前記犠牲層が前記第１のトレンチの底部に充填される、堆積するステップと、
前記犠牲層に前記第１の保護層を堆積するステップであって、前記第１の保護層が前記第１のトレンチを満たす、堆積するステップと、
各前記第１のトレンチのエッジの前記第１の保護層をエッチングすることにより、前記エッチング穴を形成するステップと、を含む、請求項１に記載の半導体構造の製造方法。

【請求項3】

前記犠牲層及び前記基板に前記第１の保護層を堆積するステップであって、前記第１の保護層が前記第１のトレンチを満たす、堆積するステップは、
前記犠牲層及び前記基板に前記第１の保護層を堆積するステップであって、前記第１の保護層が前記第１のトレンチ内に充填されかつ前記基板の頂面をカバーする、堆積するステップと、
前記基板の頂面に位置する前記第１の保護層を除去することにより、前記基板を露出させるステップと、を含む、請求項２に記載の半導体構造の製造方法。

【請求項4】

前記エッチング穴は前記犠牲層内に延伸する、請求項１に記載の半導体構造の製造方法。

【請求項5】

前記ビット線の材質は金属シリサイドを含む、請求項１に記載の半導体構造の製造方法。

【請求項6】

前記基板及び前記第１の保護層をエッチングし、間隔を置いて設けられた複数の第２のトレンチを形成するステップであって、前記第２のトレンチは第２の方向に沿って延伸しかつ前記エアギャップと連通しない、ステップの前に、
前記基板及び前記第１の保護層に第３の保護層を堆積して形成するステップをさらに含み、
前記基板及び前記第１の保護層をエッチングし、間隔を置いて設けられた複数の第２のトレンチを形成するステップは、前記基板、前記第１の保護層、及び前記第３の保護層をエッチングし、間隔を置いて設けられた複数の前記第２のトレンチを形成し、隣接する前記第２のトレンチの間に位置する前記第３の保護層を保留するステップを含む、請求項１～５のいずれか一項に記載の半導体構造の製造方法。

【請求項7】

前記第２のトレンチの側壁に第２の保護層を形成し、前記第２のトレンチ内に位置する前記第２の保護層は第３のトレンチを形成するように取り囲むステップは、
前記第２のトレンチの側壁と溝底、及び前記第３の保護層に第２の初期保護層を堆積して形成するステップと、
前記第３の保護層上、及び前記第２のトレンチの溝底に位置する前記第２の初期保護層をエッチング除去することにより、前記第２のトレンチの溝底を露出させ、保留された前記第２の初期保護層は前記第２の保護層を形成するステップと、を含む、請求項６に記載の半導体構造の製造方法。

【請求項8】

前記第１の保護層、前記第２の保護層及び前記第３の保護層の材料は同じである、請求項６に記載の半導体構造の製造方法。

【請求項9】

前記第２のトレンチの側壁に第２の保護層を形成し、前記第２のトレンチ内に位置する前記第２の保護層は第３のトレンチを形成するように取り囲むステップの前に、
前記第１のトレンチの溝底から離れた前記基板に活性領域を形成するステップであって、前記活性領域はソース領域、ドレイン領域及びチャネル領域を含み、前記ソース領域、前記チャネル領域及びドレイン領域は前記第１のトレンチの溝底に垂直する方向に沿って順に配列される、形成するステップをさらに含む、請求項１～５のいずれか一項に記載の半導体構造の製造方法。

【請求項10】

前記第３のトレンチの溝底に金属を堆積し、アニール処理し、ケイ化反応を行うことにより、前記ビット線を形成するステップの後に、
前記第３のトレンチ内に第１の絶縁層を形成し、前記第１の絶縁層が前記第３のトレンチ内に充填されるステップと、
前記基板に垂直する方向に沿って前記第１の保護層及び前記第２の保護層を所定の深さまで除去し、充填スペースを形成するステップであって、前記充填スペースが前記活性領域の側面を露出させる、ステップと、
前記充填スペース内にゲート構造を形成するステップであって、前記ゲート構造が第２の方向に沿って延伸し、かつ前記活性領域を取り囲む、形成するステップと、をさらに含む、請求項９に記載の半導体構造の製造方法。

【請求項11】

前記第１の保護層と前記第１の絶縁層の材料が異なる、請求項１０に記載の半導体構造の製造方法。

【請求項12】

前記基板に垂直する方向に沿って前記第１の保護層及び前記第２の保護層を所定の深さまで除去し、充填スペースを形成するステップであって、前記充填スペースが前記活性領域の側面を露出させる、ステップは、
前記第２の保護層及び前記第１の保護層を初期深さまでエッチングし、充填チャネルを形成するステップと、
前記充填チャネルに第２の絶縁層を堆積し、前記第２の絶縁層は前記基板と前記第１の絶縁層との間に位置する前記充填チャネルを満たすステップと、
残りの前記第１の保護層及び前記第２の保護層を所定の深さまでエッチングし、前記充填スペースを形成するステップと、を含む、請求項１０に記載の半導体構造の製造方法。

【請求項13】

前記充填スペース内にゲート構造を形成するステップであって、前記ゲート構造が第２の方向に沿って延伸し、かつ前記活性領域を取り囲む、形成するステップは、
前記充填スペースの内面には、酸化物層を形成するステップと、
前記酸化物層を形成した後の前記充填スペース内に導電層を形成するステップであって、前記導電層は少なくとも一部の前記チャネル領域に対向する、形成するステップと、を含む、請求項１０に記載の半導体構造の製造方法。

【請求項14】

前記充填スペース内にゲート構造を形成するステップであって、前記ゲート構造が第２の方向に沿って延伸し、かつ前記活性領域を取り囲む、形成するステップの後に、
前記ゲート構造に第３の絶縁層を堆積するステップであって、前記第３の絶縁層が前記ゲート構造をカバーし、かつ残りの前記充填チャネルを満たす、堆積するステップをさらに含む、請求項１２に記載の半導体構造の製造方法。

【請求項15】

前記第１の絶縁層、前記第２の絶縁層及び前記第３の絶縁層の材料は同じである、請求項１４に記載の半導体構造の製造方法。

【請求項16】

基板であって、前記基板内には間隔を置いて設けられた複数のビット線が形成され、前記ビット線は第１の方向に沿って延伸し、隣接する２本の前記ビット線の間に第１のトレンチが形成され、各前記ビット線に少なくとも１つの活性領域が設けられ、前記活性領域は順に積層して設けられたソース領域、チャネル領域及びドレイン領域を含み、前記ソース領域及び前記ドレイン領域のうちの１つは前記ビット線に電気的に接続される基板と、
前記第１のトレンチ内に設けられた保護層であって、前記保護層と第１のトレンチの溝底との間にエアギャップが形成され、前記ビット線の側面部分が前記エアギャップ内に露出される保護層と、
前記保護層に間隔を置いて設けられた複数の第１の絶縁層であって、第２の方向に沿って延伸し、第２の方向において隣接する２行の前記活性領域の間に位置し、かつ前記活性領域との間に間隔がある第１の絶縁層と、
前記第１の絶縁層と前記活性領域との間に設けられたゲート構造であって、前記第２の方向に沿って延伸し、かつ前記活性領域を取り囲み、少なくとも一部の前記チャネル領域に対向するゲート構造と、
前記ゲート構造をカバーする第２の絶縁層及び第３の絶縁層と、を含む、半導体構造。

【請求項17】

前記ソース領域及び前記ドレイン領域のうちの１つに位置する接続点と、前記接続点に位置するコンデンサと、をさらに含む、請求項１６に記載の半導体構造。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体の技術分野に関し、特に半導体構造及び当該半導体構造の製造方法に関する。

【背景技術】

【0002】

半導体技術の発展に伴い、半導体構造（例えばメモリ）の集積度が向上し続け、半導体構造における各素子の間隔が縮小し続け、さらに半導体構造において隣接する導電性素子（例えばビット線）の間隔も縮小し続ける。隣接する導電性素子及び導電性素子の間に位置する絶縁材料は寄生容量を形成し、寄生容量は絶縁材料の誘電率に正比例し、２つの導電性素子との間の距離に反比例する。ビット線の間隔の縮小に伴い、寄生容量が増大し続け、半導体構造の抵抗容量（Ｒｅｓｉｓｔｏｒ Ｃａｐａｃｉｔｏｒ、ＲＣと略称する）が遅延し、半導体構造の作業効率に影響を与える。

【発明の概要】

【発明が解決しようとする課題】

【0003】

上記問題に鑑み、本開示の実施例は、半導体構造及び当該半導体構造の製造方法を提供し、半導体構造の寄生容量を低減させ、半導体構造の作業効率を向上させるために用いられる。

【課題を解決するための手段】

【0004】

本開示の実施例の第１の態様は、
基板を提供するステップであって、前記基板に間隔を置いて設けられた複数の第１のトレンチが形成され、前記第１のトレンチが第１の方向に沿って延伸する、提供するステップと、
各前記第１のトレンチ内に犠牲層、及び前記犠牲層に位置する第１の保護層を形成するステップであって、前記犠牲層及び前記第１の保護層が前記第１のトレンチを満たし、各前記第１のトレンチ内の前記第１の保護層には前記第１の保護層を貫通するエッチング穴が設けられる、形成するステップと、
前記エッチング穴を利用して前記犠牲層を除去し、エアギャップを形成するステップと、
隣接する前記第１のトレンチの間に位置しかつ前記第１のトレンチの溝底に接近する前記基板にケイ化反応を行うことにより、前記基板内に前記第１の方向に沿って延伸するビット線を形成するステップであって、前記ビット線の側面部分が前記エアギャップ内に露出される、形成するステップと、を含む、半導体構造の製造方法を提供する。

【0005】

本開示の実施例が提供する半導体構造の製造方法は少なくとも以下の利点を有する。

【0006】

本開示の実施例が提供する半導体構造の製造方法において、犠牲層を除去することにより、第１の方向に沿って延伸するビット線の間にエアギャップを形成し、かつビット線の一部の側面がエアギャップ内に露出され、空気の誘電率が約１である特性を利用して、ビット線の間に位置する構造の誘電率を低減させ、それにより半導体構造の寄生容量を低減し、半導体構造の作業効率を向上させる。

【0007】

本開示の実施例の第２の態様は、基板であって、前記基板内には間隔を置いて設けられた複数のビット線が形成され、前記ビット線は第１の方向に沿って延伸し、隣接する２本の前記ビット線の間に第１のトレンチが形成され、各前記ビット線に少なくとも１つの活性領域が設けられ、前記活性領域は、順に積層して設けられたソース領域、チャネル領域及びドレイン領域を含み、前記ソース領域及び前記ドレイン領域のうちの１つは前記ビット線に電気的に接続される、基板と、前記第１のトレンチ内に設けられた保護層であって、前記保護層と第１のトレンチの溝底との間にエアギャップが形成され、前記ビット線の側面部分が前記エアギャップ内に露出される、保護層と、前記保護層に間隔を置いて設けられた複数の第１の絶縁層であって、第２の方向に沿って延伸し、第２の方向において隣接する２行の前記活性領域の間に位置し、かつ前記活性領域との間に間隔がある、第１の絶縁層と、前記第１の絶縁層と前記活性領域との間に設けられたゲート構造であって、前記第２の方向に沿って延伸し、かつ前記活性領域を取り囲み、少なくとも一部の前記チャネル領域に対向する、ゲート構造と、前記ゲート構造をカバーする第２の絶縁層及び第３の絶縁層と、を含む、半導体構造を提供する。

【0008】

本開示の実施例における半導体構造は少なくとも以下の利点を有する。

【0009】

本開示の実施例における半導体構造において、ビット線が第１の方向に沿って延伸し、かつ隣接する２本のビット線の間に第１のトレンチが形成され、第１のトレンチ内に保護層が設けられ、保護層と第１のトレンチの溝底との間にエアギャップが形成され、ビット線の側面部分がエアギャップ内に保留され、空気の誘電率が約１である特性を利用することにより、ビット線の間に位置する構造の誘電率を低減させ、それにより半導体構造の寄生容量を低減し、半導体構造の作業効率を向上させる。

【図面の簡単な説明】

【0010】

【図1】本開示の実施例における半導体構造の製造方法のフローチャートである。

【図2】本開示の実施例における半導体構造の平面図である。

【図3】本開示の実施例における基板のＡ－Ａ位置での断面模式図である。

【図4】本開示の実施例における基板のＢ－Ｂ位置での断面模式図である。

【図5】本開示の実施例における基板のＣ－Ｃ位置での断面模式図である。

【図6】本開示の実施例における基板のＤ－Ｄ位置での断面模式図である。

【図7】本開示の実施例における第１のトレンチを形成した後のＡ－Ａ位置での断面模式図である。

【図8】本開示の実施例における第１のトレンチを形成した後のＢ－Ｂ位置での断面模式図である。

【図9】本開示の実施例における第１のトレンチを形成した後のＣ－Ｃ位置での断面模式図である。

【図10】本開示の実施例における第１のトレンチを形成した後のＤ－Ｄ位置での断面模式図である。

【図11】本開示の実施例における第１の保護層を形成した後のＡ－Ａ位置での断面模式図である。

【図12】本開示の実施例における第１の保護層を形成した後のＢ－Ｂ位置での断面模式図である。

【図13】本開示の実施例における第１の保護層を形成した後のＣ－Ｃ位置での断面模式図である。

【図14】本開示の実施例における第１の保護層を形成した後のＤ－Ｄ位置での断面模式図である。

【図15】本開示の実施例におけるエッチング穴を形成した後のＡ－Ａ位置での断面模式図である。

【図16】本開示の実施例におけるエッチング穴を形成した後のＢ－Ｂ位置での断面模式図である。

【図17】本開示の実施例におけるエッチング穴を形成した後のＣ－Ｃ位置での断面模式図である。

【図18】本開示の実施例におけるエッチング穴を形成した後のＤ－Ｄ位置での断面模式図である。

【図19】本開示の実施例におけるエッチング穴を形成した後の平面図である。

【図20】本開示の実施例におけるエアギャップを形成した後のＡ－Ａ位置での断面模式図である。

【図21】本開示の実施例におけるエアギャップを形成した後のＢ－Ｂ位置での断面模式図である。

【図22】本開示の実施例におけるエアギャップを形成した後のＣ－Ｃ位置での断面模式図である。

【図23】本開示の実施例におけるエアギャップを形成した後のＤ－Ｄ位置での断面模式図である。

【図24】本開示の実施例における第２のトレンチを形成した後のＡ－Ａ位置での断面模式図である。

【図25】本開示の実施例における第２のトレンチを形成した後のＢ－Ｂ位置での断面模式図である。

【図26】本開示の実施例における第２のトレンチを形成した後のＣ－Ｃ位置での断面模式図である。

【図27】本開示の実施例における第２のトレンチを形成した後のＤ－Ｄ位置での断面模式図である。

【図28】本開示の実施例における第２の保護層を形成した後のＡ－Ａ位置での断面模式図である。

【図29】本開示の実施例における第２の保護層を形成した後のＢ－Ｂ位置での断面模式図である。

【図30】本開示の実施例における第２の保護層を形成した後のＣ－Ｃ位置での断面模式図である。

【図31】本開示の実施例における第２の保護層を形成した後のＤ－Ｄ位置での断面模式図である。

【図32】本開示の実施例における第３の保護層を形成した後のＡ－Ａ位置での断面模式図である。

【図33】本開示の実施例における第３の保護層を形成した後のＢ－Ｂ位置での断面模式図である。

【図34】本開示の実施例における第３の保護層を形成した後のＣ－Ｃ位置での断面模式図である。

【図35】本開示の実施例における第３の保護層を形成した後のＤ－Ｄ位置での断面模式図である。

【図36】本開示の実施例における第２の保護層を形成した後のＡ－Ａ位置での他の断面模式図である。

【図37】本開示の実施例における第２の保護層を形成した後のＢ－Ｂ位置での他の断面模式図である。

【図38】本開示の実施例における第２の保護層を形成した後のＣ－Ｃ位置での他の断面模式図である。

【図39】本開示の実施例における第２の保護層を形成した後のＤ－Ｄ位置での他の断面模式図である。

【図40】本開示の実施例におけるビット線を形成した後のＡ－Ａ位置での断面模式図である。

【図41】本開示の実施例におけるビット線を形成した後のＢ－Ｂ位置での断面模式図である。

【図42】本開示の実施例におけるビット線を形成した後のＣ－Ｃ位置での断面模式図である。

【図43】本開示の実施例におけるビット線を形成した後のＤ－Ｄ位置での断面模式図である。

【図44】本開示の実施例における第１の絶縁層を形成した後のＡ－Ａ位置での断面模式図である。

【図45】本開示の実施例における第１の絶縁層を形成した後のＢ－Ｂ位置での断面模式図である。

【図46】本開示の実施例における第１の絶縁層を形成した後のＣ－Ｃ位置での断面模式図である。

【図47】本開示の実施例における第１の絶縁層を形成した後のＤ－Ｄ位置での断面模式図である。

【図48】本開示の実施例における充填チャネルを形成した後のＡ－Ａ位置での断面模式図である。

【図49】本開示の実施例における充填チャネルを形成した後のＢ－Ｂ位置での断面模式図である。

【図50】本開示の実施例における充填チャネルを形成した後のＣ－Ｃ位置での断面模式図である。

【図51】本開示の実施例における充填チャネルを形成した後のＤ－Ｄ位置での断面模式図である。

【図52】本開示の実施例における第２の絶縁層を形成した後のＡ－Ａ位置での断面模式図である。

【図53】本開示の実施例における第２の絶縁層を形成した後のＢ－Ｂ位置での断面模式図である。

【図54】本開示の実施例における第２の絶縁層を形成した後のＣ－Ｃ位置での断面模式図である。

【図55】本開示の実施例における第２の絶縁層を形成した後のＤ－Ｄ位置での断面模式図である。

【図56】本開示の実施例における充填スペースを形成した後のＡ－Ａ位置での断面模式図である。

【図57】本開示の実施例における充填スペースを形成した後のＢ－Ｂ位置での断面模式図である。

【図58】本開示の実施例における充填スペースを形成した後のＣ－Ｃ位置での断面模式図である。

【図59】本開示の実施例における充填スペースを形成した後のＤ－Ｄ位置での断面模式図である。

【図60】本開示の実施例における導電層を形成した後のＡ－Ａ位置での断面模式図である。

【図61】本開示の実施例における導電層を形成した後のＢ－Ｂ位置での断面模式図である。

【図62】本開示の実施例における導電層を形成した後のＣ－Ｃ位置での断面模式図である。

【図63】本開示の実施例における導電層を形成した後のＤ－Ｄ位置での断面模式図である。

【図64】本開示の実施例における第３の絶縁層を形成した後のＡ－Ａ位置での断面模式図である。

【図65】本開示の実施例における第３の絶縁層を形成した後のＢ－Ｂ位置での断面模式図である。

【図66】本開示の実施例における第３の絶縁層を形成した後のＣ－Ｃ位置での断面模式図である。

【図67】本開示の実施例における第３の絶縁層を形成した後のＤ－Ｄ位置での断面模式図である。

【図68】本開示の実施例における容量を形成した後のＡ－Ａ位置での断面模式図である。

【図69】本開示の実施例における容量を形成した後のＣ－Ｃ位置での断面模式図である。

【発明を実施するための形態】

【0011】

本開示の実施例は半導体構造の製造方法を提供し、ビット線の間にエアギャップを形成することにより、ビット線の側面部分がエアギャップ内に露出し、空気の誘電率が１であることを利用して、２つのビット線の間に位置する構造の誘電率を低減させ、それにより半導体構造の寄生容量を低減し、半導体構造の作業効率を向上させる。

【0012】

本開示の実施例の上記目的、特徴及び利点をより明確にするために、以下は本開示の実施例における図面を参照して、本開示の実施例における技術案を明確で、完全に説明する。明らかに、説明された実施例は本開示の一部の実施例だけであり、全ての実施例ではない。本開示における実施例に基づいて、当業者が創造的労働を要しない前提で獲得した全ての他の実施例は、いずれも本開示が保護する範囲に属する。

【0013】

図１を参照し、本開示の実施例は半導体構造の製造方法を提供し、当該製造方法は以下のステップを含む。

【0014】

ステップＳ１０１において、基板を提供し、基板に間隔を置いて設けられた複数の第１のトレンチが形成され、第１のトレンチが第１の方向に沿って延伸する。

【0015】

図２を参照し、図２は本開示の実施例における半導体構造の平面図であり、当該半導体構造にワード線８３（Ｗｏｒｄ Ｌｉｎｅ、ＷＬと略称する）及びビット線５２（Ｂｉｔ Ｌｉｎｅ、ＢＬと略称する）が形成される。ここで、ビット線５２は第１の方向に沿って延伸し、ワード線８３は第２の方向に沿って延伸し、第１の方向と第２の方向との間になす角を有し、例えば第１の方向と第２の方向は互いに垂直であってもよい。具体的には、図２に示すように、ビット線５２は垂直方向（Ｙ方向）に沿って延伸し、ワード線８３は水平方向（Ｘ方向）に沿って延伸し、ゲート構造はワード線８３に形成される。ワード線８３又はビット線５２は直線であってもよく、折れ線であってもよい。

【0016】

図２には、異なる位置の断面を有する。具体的には、Ａ－Ａ位置での断面はビット線５２の延伸方向に平行し、かつビット線５２に位置する断面であり、Ｂ－Ｂ位置での断面はビット線５２の延伸方向に平行し、かつ隣接するビット線５２の間に位置する断面である。Ｃ－Ｃ位置での断面はワード線８３の延伸方向に平行し、かつワード線８３に位置する断面であり、Ｄ－Ｄ位置での断面はワード線８３の延伸方向に平行し、かつ隣接するワード線８３の間に位置する断面である。

【0017】

図３～図６を参照し、基板１０は半導体基板であってもよく、当該半導体基板内にシリコン元素を含有してもよく、例えば、基板はシリコン基板、シリコンゲルマニウム基板又はエスオーアイ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ、ＳＯＩと略称する）基板などであってもよい。説明を容易にするために、本開示の実施例及び以下の各実施例において、基板１０がシリコン基板であることを例として詳述する。

【0018】

図７～図１０を参照し、基板１０内に複数の第１のトレンチ１１が形成され、複数の第１のトレンチ１１は第１の方向に沿って延伸し、かつ複数の第１のトレンチ１１の間に間隔を置いて設けられる。例示的には、基板１０をエッチングして基板１０内に複数の第１のトレンチ１１を形成する。具体的には、セルフ・アラインド・ダブルパターニング（Ｓｅｌｆ－Ａｌｉｇｎｅｄ Ｐａｔｔｅｒｎｉｎｇ、略称ＳＡＤＰ）プロセス又は自己整合四重パターニング（Ｓｅｌｆ－ Ａｌｉｇｎｅｄ Ｑｕａｄｒｕｐｌｅ Ｐａｔｔｅｒｎｉｎｇ、ＳＡＱＰと略称する）プロセスにより上記複数の第１のトレンチ１１を形成することにより、第１のトレンチ１１の密度を増大させる。

【0019】

ステップＳ１０２において、各第１のトレンチ内に犠牲層、及び犠牲層に位置する第１の保護層を形成し、犠牲層及び第１の保護層が第１のトレンチを満たし、各第１のトレンチ内の第１の保護層には第１の保護層を貫通するエッチング穴が設けられる。

【0020】

図７～図１４を参照し、各第１のトレンチ１１の底部に犠牲層２０が充填され、各第１のトレンチ１１の残りの部分に第１の保護層３０が充填される。犠牲層２０の材質は第１の保護層３０の材質と異なり、例えば、犠牲層２０と第１の保護層３０は大きな選択比を有し、後続に犠牲層２０を除去するとき、第１の保護層３０に対するエッチングを減少させる。例示的に、第１の保護層３０の材質は酸化シリコンであってもよく、犠牲層２０の材質は窒化ケイ素であってもよい。

【0021】

図１５～図１９を参照し、第１のトレンチ１１により隔てられた各第１の保護層３０にいずれもエッチング穴３１が設けられ、エッチング穴３１は第１の保護層３０を貫通し、エッチング穴３１は犠牲層２０を露出させる。基板１０に平行する平面を断面とし、エッチング穴３１の断面形状は円形、楕円形、正方形、矩形又は他の多角形であってもよい。図１９に示すように、エッチング穴３１の一部の穴壁はさらに第１のトレンチ１１の側壁であってもよい。エッチング穴３１は第１のトレンチ１１のエッジに設けられてもよく、それはワード線８３を形成するための領域から離れる。各第１のトレンチ１１内のエッチング穴３１の数は単一であってもよく、複数であってもよく、例えば、第１のトレンチ１１の両端にそれぞれエッチング穴３１が形成される。

【0022】

エッチング穴３１内に露出した犠牲層２０の表面積を増加させるために、後続にエッチング層を除去するために、図１６に示すように、エッチング穴３１は犠牲層２０内に延伸してもよい。例示的には、エッチング穴３１の穴底は犠牲層２０内に位置し、又はエッチング穴３１は犠牲層２０を貫通する。

【0023】

１つの可能な例示において、図７～図１８を参照し、各第１のトレンチ内に犠牲層２０、及び犠牲層２０に位置する第１の保護層３０を形成し、犠牲層２０及び第１の保護層３０が第１のトレンチ１１を満たし、各第１のトレンチ１１内の第１の保護層３０には第１の保護層３０を貫通するエッチング穴３１が設けられるステップは、以下のステップを含んでもよい。

【0024】

ステップＳ１０２１において、各第１のトレンチ内に犠牲層を堆積し、犠牲層が第１のトレンチの底部に充填される。

【0025】

図７～図１４を参照し、化学蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤと略称する）、物理蒸着（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＰＶＤと略称する）又は原子層堆積（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ、ＡＬＤと略称する）などのプロセスにより、第１のトレンチ１１内に犠牲層２０を形成する。犠牲層２０の厚さ方向は第１のトレンチ１１の深さ方向と同じであり、いずれも基板１０に垂直する方向（図１２に示すＺ方向）である。

【0026】

ステップＳ１０２２において、犠牲層に第１の保護層を堆積し、第１の保護層が第１のトレンチを満たす。

【0027】

図１１～図１４を参照し、犠牲層２０及び基板１０に第１の保護層３０を堆積し、第１の保護層３０は第１のトレンチ１１内に充填され、かつ基板１０の頂面にカバーされ、図１１～図１４に示すように、基板１０の頂面は基板１０の上面を指す。さらに基板１０の頂面に位置する第１の保護層３０を除去することにより、基板１０を露出させる。例示的には、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、ＣＭＰと略称する）により基板１０の頂面に位置する第１の保護層３０を除去し、当該第１の保護層３０を除去した後、基板１０の頂面が露出される。

【0028】

ステップＳ１０２３において、各第１のトレンチのエッジの第１の保護層をエッチングすることにより、エッチング穴を形成する。

【0029】

図１５～図１８に示すように、いくつかの可能な例示において、基板１０及び第１の保護層３０にマスクプレートを堆積して形成する。マスクプレートをマスクとし、第１の保護層３０をドライエッチング又はウェットエッチングによってエッチングし、図１６に示すようなエッチング穴３１を形成する。さらにマスクプレートを除去する。

【0030】

ステップＳ１０３において、エッチング穴を利用して犠牲層を除去し、エアギャップを形成する。

【0031】

図２０～図２３を参照し、エッチング穴３１内にエッチングガス又はエッチング液を利用して犠牲層２０を除去する。各第１のトレンチ内の犠牲層２０を除去した後、各第１のトレンチ内にいずれもエアギャップ２１が形成される。図２１に示すように、エアギャップ２１はエッチング穴３１の下方に位置し、かつエッチング穴３１と連通する。

【0032】

ステップＳ１０４において、隣接する第１のトレンチの間に位置しかつ第１のトレンチの溝底に接近する基板にケイ化反応を行うことにより、基板内に第１の方向に沿って延伸するビット線を形成し、ビット線の側面部分がエアギャップ内に露出される。

【0033】

図２４～図４３を参照し、基板１０内にビット線５２が形成され、ビット線５２は第１の方向に沿って延伸する。ビット線５２は隣接する第１のトレンチの間に位置し、かつビット線５２は第１のトレンチの溝底に近接する。ビット線５２の幅は隣接する第１のトレンチの間に位置する基板１０の幅と等しく、それによりビット線５２の側面部分がエアギャップ２１内に露出させる。図４０～図４３に示すように、ビット線５２の側面の下部がエアギャップ２１内に露出され、ビット線５２の側面の上部は第１の保護層３０に接触する。

【0034】

ビット線５２はケイ化反応により形成されてもよく、ビット線５２の材質は金属シリサイド、例えばコバルトシリサイド、タングステンシリサイド、チタンシリサイド、白金シリサイド又はニッケルシリサイド等を含み、それによりビット線５２の抵抗を低減させる。例示的に、図２４～図４３に示すように、隣接する第１のトレンチの１１間に位置しかつ第１のトレンチ１１の溝底に接近する基板１０にケイ化反応を行うことにより、基板１０内に第１の方向に沿って延伸するビット線５２を形成し、ビット線５２の側面部分がエアギャップ２１内に露出されるステップは、以下のステップを含む。
ステップＳ１０４１において、基板及び第１の保護層をエッチングし、間隔を置いて設けられた複数の第２のトレンチを形成し、第２のトレンチは第２の方向に沿って延伸しかつエアギャップと連通しない。

【0035】

図２４～図２７を参照し、基板１０及び第１の保護層３０をエッチングし、複数の第２のトレンチ１２を形成し、第２のトレンチ１２は間隔を置いて設けられかつ第２の方向に沿って延伸する。第２のトレンチ１２はエアギャップ２１と連通せず、すなわち第２のトレンチ１２の溝底は基板１０と第１の保護層３０内に位置し、第１の保護層３０を貫通しない。このように設けられることにより、残りの第１の保護層３０はエアギャップ２１の頂部を密封することにより、後続のプロセスにおける他の材料がエアギャップ２１内に落ち込むことを防止し、エアギャップ２１が寄生容量を低減させる効果を保証する。

【0036】

ステップＳ１０４２において、第２のトレンチの側壁に第２の保護層を形成し、第２のトレンチ内に位置する第２の保護層は第３のトレンチを形成するように取り囲む。

【0037】

図２４～図３１を参照し、第２のトレンチ１２の側壁に第２の保護層５０を形成し、第２の保護層５０は第２のトレンチ１２の側壁をカバーする。第２のトレンチ１２内に位置する第２の保護層５０は第３のトレンチ５１を形成するように取り囲み、第３のトレンチ５１は第２のトレンチ１２の一部の溝底を露出させる。第１の保護層３０の材質は第２の保護層５０の材質と同じであってもよく、それにより第１の保護層３０と第２の保護層５０は一体に形成される。

【0038】

１つの可能な実施例において、第２のトレンチ１２の側壁及び溝底、基板１０、及び第１の保護層３０に第２の初期保護層を堆積し、第２のトレンチ１２内に位置する第２の初期保護層は第３のトレンチ５１を形成するように取り囲む。さらに第３のトレンチ５１に沿って第２の初期保護層をエッチングし、第２のトレンチ１２の溝底の一部の第２の初期保護層を除去し、保留された第２の初期保護層は第２の保護層５０を形成する。

【0039】

他の１つの可能な実施例において、図３２～図３５を参照し、基板１０及び第１の保護層３０にさらに第３の保護層４０が堆積され、つまり基板１０の頂面に第３の保護層４０がカバーされる。第３の保護層４０の材質、第２の保護層５０の材質及び第１の保護層３０の材質は同じであってもよく、これらの３者は一体に形成されることができる。

【0040】

図３２～図３９を参照し、第２のトレンチ１２の側壁及び溝底、及び第３の保護層４０に第２の初期保護層を堆積し、さらに第３の保護層４０上に位置する第２の初期保護層、及び第２のトレンチ１２の溝底に位置する一部の第２の初期保護層をエッチング除去することにより、第２のトレンチ１２の溝底を露出させ、保留された第２の初期保護層は第２の保護層５０を形成する。

【0041】

理解できるように、異方性エッチングを利用して第３のトレンチ５１に沿って第２の初期保護層をエッチングすることにより、第２のトレンチ１２の溝底の一部の第２の初期保護層を除去する場合、必然的に第３の保護層４０での第２の初期保護層までエッチングされる。第３の保護層４０を設けることにより、基板１０の頂面が露出されることを防止することができ、それにより第２のトレンチ１２に位置する基板１０のみを露出させ、それによりビット線５２の形成位置を保証する。

【0042】

図３６～図３７に示すように、基板１０の上部に複数のコラムが形成され、当該コラムの外周面に第２の保護層５０がカバーされ、当該コラムの頂面に第３の保護層４０がカバーされ、第３のトレンチ５１の溝底に位置する基板１０が露出される。説明を容易にするために、本開示の実施例及び以下の各実施例において、基板１０には第３の保護層４０が形成されることを例として詳述する。

【0043】

説明すべきものとして、基板１０及び第１の保護層３０に第３の保護層４０を堆積して形成するステップは、基板１０及び第１の保護層３０をエッチングし、間隔を置いて設けられた複数の第２のトレンチ１２を形成し、第２のトレンチ１２は第２の方向に沿って延伸しかつエアギャップ２１と連通しないステップ（ステップＳ１０４１）の前に位置してもよく、つまり当該ステップはステップＳ１０４の前に位置する。具体的には、当該ステップはステップＳ１０２２の後に位置してもよく、ステップＳ１０２３の後に位置してもよく、さらにステップＳ１０３の後に位置してもよい。

【0044】

好ましくは、犠牲層２０に第１の保護層３０を堆積し、第１の保護層３０は第１のトレンチ１１を満たすステップ（ステップＳ１０２３）の後、さらに基板１０及び第１の保護層３０に第３の保護層４０を堆積して形成する。このように設けると、製造しやすくようになり、第３の保護層４０の製造難度を低減させる。一方、第３の保護層４０がエッチング穴３１又はエアギャップ２１内に落ちることを低減し、半導体構造の性能を向上させることができる。

【0045】

これに応じて、基板１０及び第１の保護層３０をエッチングし、間隔を置いて設けられた複数の第２のトレンチ１２を形成し、第２のトレンチ１２は第２の方向に沿って延伸しかつエアギャップ２１と連通しないステップ（ステップＳ１０４１）は、基板１０、第１の保護層３０、及び第３の保護層４０をエッチングし、間隔を置いて設けられた複数の第２のトレンチ１２を形成し、隣接する第２のトレンチ１２の間に位置する第３の保護層４０を保留するステップを含む。

【0046】

ステップＳ１０４３において、第３のトレンチの溝底に金属を堆積し、アニール処理し、ケイ化反応を行うことにより、ビット線を形成する。

【0047】

図４０～図４３を参照し、金属はコバルト、チタン、タンタル、ニッケル、タングステンのうちの１種類であってもよく、高融点金属であってもよい。金属は基板１０と反応して金属シリサイドを形成して、隣接する第１のトレンチの間に位置する一部の基板１０を完全にケイ化し、かつ金属シリサイドは第１の方向に沿って接続されてビット線５２を形成する。ビット線５２の頂面部分は第３のトレンチ５１内に露出され、ビット線５２の側面部分はエアギャップ２１内に露出される。

【0048】

アニール処理は、高温短時間アニール（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ、ＲＴＡと略称する）を含み、アニールの温度は金属の材質、基板１０の材質と一致する。例えば、基板１０の材質がシリコンであり、金属がコバルトである場合、アニールの温度は４００℃～８００℃であってもよい。

【0049】

以上のように、本開示の実施例に係る半導体構造の製造方法において、犠牲層２０を除去することにより、第１の方向に沿って延伸するビット線５２の間にエアギャップ２１を形成し、かつビット線５２の一部の側面がエアギャップ２１内に露出される。空気の誘電率が約１である特性を利用して、ビット線５２の間に位置する構造の誘電率を低減させ、それにより半導体構造の寄生容量を低減し、半導体構造の作業効率を向上させる。

【0050】

説明すべきものとして、第２のトレンチ１２の側壁に第２の保護層５０を形成し、第２のトレンチ１２内に位置する第２の保護層５０は第３のトレンチ５１を形成するように取り囲むステップの前に、半導体構造の製造方法はさらに、第１のトレンチ１１の溝底から離れた基板１０に活性領域１３を形成し、活性領域１３はソース領域、ドレイン領域及びチャネル領域を含み、ソース領域、チャネル領域及びドレイン領域は第１のトレンチ１１の溝底に垂直する方向に沿って順に配列されるステップを含む。

【0051】

ビット線５２を形成する前に、基板１０に間隔を置いて設けられた複数の活性領域を形成し、各活性領域はいずれもソース領域、ドレイン領域及びチャネル領域を含み、チャネル領域はソース領域とドレイン領域との間に位置する。本開示の実施例において、ソース領域、チャネル領域及びドレイン領域は垂直に配列され、つまり第１のトレンチ１１の溝底に垂直する方向に沿って順に配列され、それにより縦型トランジスタを形成する。ソース領域又はドレイン領域は第１のトレンチ１１の溝底に近接し、第１のトレンチ１１の溝底に近接するソース領域又はドレイン領域は後続に形成されたビット線５２に電気的に接続され、つまりソース領域又はドレイン領域はビット線５２に電気的に接続される。このように設けることにより、同じ基板１０の面積を占有する前提で、活性領域の高さを増加させることによりチャネル領域の有効長さを増加させ、短チャネル効果を減少させるか又は回避し、半導体構造の性能を向上させることができる。

【0052】

本開示のいくつかの可能な実施例において、基板１０及び第１の保護層３０をエッチングし、間隔を置いて設けられた複数の第２のトレンチ１２を形成し、第２のトレンチ１２は第２の方向に沿って延伸しかつエアギャップ２１と連通しないステップ（ステップＳ１０４１）の後に、第１のトレンチ１１及び第２のトレンチ１２が基板１０を間隔を置いて設けられた複数の柱状構造に仕切る。さらに各柱状構造をドーピングすることにより、柱状構造においてソース領域及びドレイン領域を形成し、それにより第１のトレンチ１１の溝底から離れた基板１０に活性領域を形成する。

【0053】

本開示の他の可能な実施例において、基板１０を提供し、基板１０に間隔を置いて設けられた複数の第１のトレンチ１１が形成され、第１のトレンチ１１が第１の方向に沿って延伸するステップ（ステップＳ１０１）の後、隣接する第１のトレンチ１１の間の基板１０にドーピングを行うことにより、活性領域を形成し、つまり活性領域がストライプ状であり、かつ第１の方向に沿って延伸する。第２のトレンチ１２を形成した後、第２のトレンチ１２は活性領域を切断し、間隔を置いて設けられた複数の柱状活性領域を形成する。

【0054】

説明すべきものとして、図４４～図６７を参照し、第３のトレンチ５１の溝底に金属を堆積し、アニール処理し、ケイ化反応を行うことにより、ビット線を形成するステップの後、半導体構造の製造方法はさらに以下のステップを含む。

【0055】

ステップａにおいて、第３のトレンチ内に第１の絶縁層を形成し、第１の絶縁層が第３のトレンチ内に充填される。

【0056】

図４０～図４７を参照し、堆積プロセスにより第３のトレンチ５１内に第１の絶縁層６１を形成し、第１の絶縁層６１が第２の方向に沿って延伸し、第１の絶縁層６１が第３のトレンチ５１を満たし、例えば、第１の絶縁層６１は第３のトレンチ５１を満たす。図４０～図４７に示すように、基板１０における第３の保護層４０を除去し、基板１０を露出させ、第１の絶縁層６１のエアギャップ２１から離れた表面は基板１０と面一であり、又は、第１の絶縁層６１の頂面は基板１０の頂面と面一であり、それにより第１の絶縁層６１と基板１０は平坦な表面を形成させ、他の構造の製造に役立つ。

【0057】

第１の絶縁層６１の材質と第２の保護層５０の材質が異なり、第１の絶縁層６１の材質と第１の保護層３０の材質も異なり、それにより後続に第２の保護層５０又は第１の保護層３０を単独で除去することができる。例示的に、第１の絶縁層６１の材質は窒化シリコンであってもよく、第１の保護層３０及び／又は第２の保護層５０の材質は酸化シリコンであってもよい。

【0058】

ステップｂにおいて、基板に垂直する方向に沿って第１の保護層及び第２の保護層を所定の深さまで除去し、充填スペースを形成し、充填スペースが活性領域の側面を露出させる。

【0059】

図４８～図５９を参照し、エッチングプロセスにより一部の第１の保護層３０及び一部の第２の保護層５０を除去することにより、基板１０に垂直する方向に沿って一部の第１の保護層３０及び第２の保護層５０を除去し、基板１０に所定の深さを有する窪みを形成し、窪みは充填スペース７２を含み、充填スペース７２において活性領域の側面を露出させる。具体的には、充填スペース７２に少なくとも一部のチャネル領域が露出される。

【0060】

１つの可能な実施例において、図４８～図５９に示すように、基板１０に垂直する方向に沿って第１の保護層３０及び第２の保護層５０を所定の深さまで除去し、充填スペース７２を形成し、充填スペース７２が活性領域１３の側面を露出させるステップは、
第２の保護層５０及び第１の保護層３０を初期深さまでエッチングし、充填チャネル７１を形成するステップを含む。図４８～図５１を参照すると、基板１０に垂直する方向に沿って第１の保護層３０及び第２の保護層５０をエッチングし、初期深さを有する充填チャネル７１を形成し、ソース領域及びドレイン領域のうちの上方に位置する方が充填チャネル７１に対向する。充填チャネル７１の数は複数であり、複数の充填チャネル７１は第１の絶縁層６１により隔てられる。

【0061】

充填チャネル７１を形成した後、充填チャネル７１に第２の絶縁層６２を堆積し、第２の絶縁層６２は基板１０と第１の絶縁層６１との間に位置する充填チャネル７１を満たす。図５２～図５５を参照し、充填チャネル７１内に第２の絶縁層６２を堆積し、第２の絶縁層６２は基板１０と第１の絶縁層６１との間に位置する充填チャネル７１を満たす。具体的に、充填チャネル７１の側壁に第２の絶縁層６２を形成し、第２の絶縁層６２は活性領域と第１の絶縁層６１との間に位置する充填チャネル７１を閉塞する。第２の絶縁層６２を形成した後、充填チャネル７１は間隔を置いて設けられた複数の開口に仕切られる。

【0062】

第１の絶縁層６１を堆積した後、残りの第１の保護層３０及び第２の保護層５０を所定の深さまでエッチングし、充填スペース７２を形成する。図５６～図５９を参照し、残りの充填チャネル７１により第１の保護層３０及び第２の保護層５０を所定の深さまでエッチングし続け、残りの一部の第１の保護層３０及び第２の保護層５０を除去した後に充填スペース７２を形成し、充填スペース７２は充填チャネル７１の下方に位置しかつ充填チャネル７１に連通する。

【0063】

ステップｃにおいて、充填スペース内にゲート構造を形成し、ゲート構造が第２の方向に沿って延伸し、かつ活性領域を取り囲む。

【0064】

例示的に、図６０～６７を参照し、充填スペース７２内にゲート構造８０を形成し、ゲート構造８０が第２の方向に沿って延伸し、かつ活性領域を取り囲むステップは、
充填スペース７２の内面には、酸化物層８１を形成するステップを含む。図５６～図６３を参照し、充填スペース７２の内面に酸化物層８１が堆積され、酸化物層８１は活性領域の露出した外周面、第１の絶縁層６１の一部の側面及び第２の絶縁層６２の底面をカバーする。活性領域の外周面に周設された酸化物層８１は縦型トランジスタのゲート酸化層を形成し、酸化物層８１は酸化シリコン層であってもよい。

【0065】

さらに酸化物層８１を形成した後の充填スペース７２内に導電層８２を形成し、導電層８２は少なくとも一部のチャネル領域に対向する。図６０～図６３を参照すると、充填スペース７２内に導電層８２を堆積してエッチバックし、導電層８２は少なくとも一部の充填スペース７２を充填する。酸化物層８１及び導電層８２はゲート構造８０を形成し、ゲート構造８０は第２の方向に沿って延伸しかつ活性領域を取り囲み、ゲート構造８０はワード線８３の中に形成され、つまりゲート構造８０はワード線８３の一部である。

【0066】

説明すべきものとして、充填スペース７２内にゲート構造８０を形成し、ゲート構造８０が第２の方向に沿って延伸し、かつ活性領域を取り囲むステップの後に、ゲート構造８０に第３の絶縁層６３を堆積し、第３の絶縁層６３がゲート構造８０をカバーし、かつ残りの充填チャネル７１を満たすステップをさらに含む。

【0067】

図６４～図６７を参照し、残りの充填チャネル７１内に第３の絶縁層６３を堆積し、第３の絶縁層６３は充填チャネル７１を満たす。第３の絶縁層６３によりゲート構造８０をカバーすることにより、ゲート構造８０を絶縁させる。第３の絶縁層６３、第２の絶縁層６２及び第１の絶縁層６１の材質は同じであってもよく、これらの３者を一体に形成させ、これによりゲート構造８０を電気的に分離させる。図６８及び図６９を参照し、第３の絶縁層６３を形成した後、基板１０にさらに接続点９１及びコンデンサ９２を形成し、接続点９１により縦型トランジスタとコンデンサ９２を電気的に接続する。

【0068】

図２、及び図６４～図６７を参照し、本開示の実施例はさらに半導体構造を提供し、前記半導体構造は基板１０を含み、基板１０はシリコンを含有する基板であってもよく、例えば、シリコン基板、シリコンゲルマニウム基板又は絶縁体上シリコン基板などである。基板１０内に間隔を置いて設けられた複数のビット線５２が形成され、ビット線５２は第１の方向に沿って延伸し、隣接する２本のビット線５２の間に第１のトレンチが形成され、つまり第１のトレンチも第１の方向に沿って延伸する。図２に示すように、第１の方向はＹ方向であり、ビット線５２の材質は金属シリサイド、例えばコバルトシリサイド、タングステンシリサイド、チタンシリサイド、白金シリサイド又はニッケルシリサイド等を含み、それによりビット線５２の抵抗を低減させる。

【0069】

各ビット線５２に少なくとも１つの活性領域１３が設けられ、活性領域１３は順に積層して設けられたソース領域、チャネル領域及びドレイン領域を含み、つまりソース領域、チャネル領域及びドレイン領域が垂直に配置される。ソース領域及びドレイン領域のうちの１つはビット線５２に電気的に接続され、例えば、ソース領域はチャネル領域の上方に位置し、ドレイン領域はチャネル領域の下方に位置し、ドレイン領域はビット線５２に電気的に接続される。

【0070】

第１のトレンチ内には保護層（第１の保護層３０及び第２の保護層５０を含む）が設けられ、保護層と第１のトレンチの溝底との間にエアギャップ２１が形成され、ビット線５２の側面部分がエアギャップ２１内に露出される。図６６に示すように、ビット線５２の側面の下部がエアギャップ２１内に露出され、ビット線５２の側面の上部は保護層に接触する。

【0071】

保護層はさらに隣接する活性領域の間に充填され、図６６に示すように、保護層の頂面はビット線５２の頂面より高く、ここで、頂面は第１のトレンチの溝底から離れた表面を指す。保護層に間隔を置いて設けられた複数の第１の絶縁層６１が設けられ、第１の絶縁層６１は第２の方向（図２に示すＸ方向）に沿って延伸する。第２の方向に位置する活性領域１３は１行を形成し、隣接する２行の活性領域１３の間には第１の絶縁層６１が設けられ、かつ第１の絶縁層６１と活性領域１３との間に間隔がある。第１の絶縁層６１は隣接する２行の活性領域１３を仕切ることにより、第２の方向に沿った１行の活性領域１３を１つのゲート構造８０に接続させる。

【0072】

ゲート構造８０は第１の絶縁層６１と活性領域１３との間に設けられ、ゲート構造８０は第２の方向に沿って延伸し、かつ活性領域１３を取り囲み、ゲート構造８０は少なくとも一部のチャネル領域に対向する。ゲート構造８０は酸化物層及び導電層８２を含み、酸化物層は導電層８２の外面をカバーし、図６６に示すように、導電層８２の側面、底面及び一部の頂面には酸化物層８１がカバーされる。

【0073】

ゲート構造８０にはさらに第２の絶縁層６２及び第３の絶縁層６３がカバーされ、図６６に示すように、第２の絶縁層６２はゲート構造８０のエッジ領域に対向し、第３の絶縁層６３はゲート構造８０の中間領域に対向し、第２の絶縁層６２及び第３の絶縁層６３は一つの全体の層を形成し、それによりゲート構造８０をカバーする。第１の絶縁層６１、第２の絶縁層６２及び第３の絶縁層６３の材質は同じであってもよく、例えば窒化シリコンであってもよく、これらの３者を一体に形成させ、ゲート構造８０を電気的に絶縁させる。

【0074】

図６８及び図６９を参照し、活性領域１３には接続点９１がさらに設けられ、接続点９１にコンデンサ９２が設けられ、コンデンサ９２が接続点９１を介して活性領域１３に電気的に接続される。ソース領域及びドレイン領域のうちの１つは接続点９１に接触し、例えば、ソース領域は接続点９１に接触する。接続点９１は多結晶シリコンであってもよく、コンデンサ９２はデータ情報を記憶するために用いられる。

【0075】

本開示の実施例における半導体構造において、ビット線５２が第１の方向に沿って延伸し、かつ隣接する２本のビット線５２の間に第１のトレンチ１１が形成され、第１のトレンチ１１内に保護層が設けられ、保護層と第１のトレンチ１１の溝底との間にエアギャップ２１が形成され、ビット線５２の側面部分がエアギャップ２１内に保留され、空気の誘電率が約１である特性を利用することにより、ビット線５２の間に位置する構造の誘電率を低減させ、それにより半導体構造の寄生容量９２を低減し、半導体構造の作業効率を向上させる。

【0076】

本明細書における各実施例又は実施形態は漸進の方式を採用して説明し、各実施例が重点的に説明することはいずれも他の実施例との相違点であり、各実施例の間の同じ又は類似する部分は互いに参照すればよい。本明細書の説明において、参照用語「１つの実施形態」、「いくつかの実施形態」、「例示的な実施形態」、「例示」、「具体的な例示」、又は「いくつかの例示」などの説明は実施形態又は例示を結合して説明した具体的な特徴、構造、材料又は特徴が本開示の少なくとも１つの実施形態又は例に含まれることを意味する。

【0077】

本明細書において、上記用語への概略的な記述は必ずしも同じ実施形態又は例示を指すとは限らない。かつ、説明された具体的な特徴、構造、材料又は特点は任意の１つ又は複数の実施形態又は例示において適切な方式で結合することができる。最後に説明すべきことは、以上の各実施例は本開示の技術案を説明するだけであり、それを限定するものではない。前述の各実施例を参照して本開示を詳細に説明したが、当業者であれば理解すべきことは、それは依然として前述の各実施例に記載の技術案を修正するか、又はそのうちの一部又は全ての技術的特徴に対して同等置換を行うことができる。これらの修正又は置換は、対応する技術案の本質を本開示の各実施例の技術案の範囲から逸脱させない。

【0078】

本開示は２０２１年０８月３０に中国特許局に提出された、出願番号が２０２１１１００７６７５．５であり、出願の名称が「半導体構造及び当該半導体構造の製造方法」である中国特許出願の優先権を主張し、その全ての内容は引用により本願に組み込まれる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】

【図41】

【図42】

【図43】

【図44】

【図45】

【図46】

【図47】

【図48】

【図49】

【図50】

【図51】

【図52】

【図53】

【図54】

【図55】

【図56】

【図57】

【図58】

【図59】

【図60】

【図61】

【図62】

【図63】

【図64】

【図65】

【図66】

【図67】

【図68】

【図69】