特許 7465200 遅延回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-04-02

(45)【発行日】2024-04-10

(54)【発明の名称】遅延回路

(51)【国際特許分類】

   H03K 5/13 20140101AFI20240403BHJP

【ＦＩ】

H03K5/13

【請求項の数】 6

(21)【出願番号】P 2020190639

(22)【出願日】2020-11-17

(65)【公開番号】P2022079823

(43)【公開日】2022-05-27

【審査請求日】2023-04-18

(73)【特許権者】

【識別番号】715010864

【氏名又は名称】エイブリック株式会社

(72)【発明者】

【氏名】岡部 茂行

【審査官】工藤 一光

(56)【参考文献】

【文献】特開２００２－１２４８５８（ＪＰ，Ａ）

【文献】特開２０１０－４５２６（ＪＰ，Ａ）

【文献】特開平５－１１０３９６（ＪＰ，Ａ）

【文献】特開平５－３０４４６４（ＪＰ，Ａ）

【文献】特開２００３－２７３７１２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ５／１３－５／１４５

Ｈ０３Ｋ１９／０１７５－１９／０１８５

(57)【特許請求の範囲】

【請求項1】

入力端子に接続されるゲートと、第１の電源電圧を供給する電源端子に接続されるソースと、ドレインとを有する第１のトランジスタと、
前記第１の電源電圧を供給する電源端子に接続される第１端と、前記第１のトランジスタのドレインに接続される第２端とを有する容量と、
前記第１のトランジスタのゲート及び前記入力端子に接続されるゲートと、前記第１のトランジスタのドレイン及び前記容量の第２端に接続されるドレインと、ソースとを有する第２のトランジスタと、
前記第２のトランジスタのソースと、前記第１の電源電圧とは異なる第２の電源電圧を供給する電源端子との間に接続され、前記第２のトランジスタを介して接続される前記容量を充電する定電流を供給する第１の定電流源と、
前記第１のトランジスタのドレインと、前記第２のトランジスタのドレインと、前記容量の第２端との節点に接続されるゲートと、前記第２の電源電圧を供給する電源端子に接続されるソースと、ドレインとを有する第３のトランジスタと、
前記節点及び前記第３のトランジスタのゲートに接続されるゲートと、前記第３のトランジスタのドレイン及び出力端子に接続されるドレインと、ソースとを有する第４のトランジスタと、
前記第１の電源電圧を供給する電源端子と前記第４のトランジスタのソースとを通電可能に接続し、前記容量の充電が開始された後に電圧降下を生じる抵抗体と、を備え、
前記第１のトランジスタと前記第４のトランジスタとは、ｐ型及びｎ型の一方である第１の導電型のＭＯＳトランジスタであり、
前記第２のトランジスタ及び前記第３のトランジスタは、ｐ型及びｎ型の他方である第２の導電型のＭＯＳトランジスタであることを特徴とする遅延回路。

【請求項2】

前記第４のトランジスタのドレインと前記出力端子との間にさらに接続される第５のトランジスタ及び第６のトランジスタと、
第１端及び第２端を有する抵抗と、を備え、
前記第５のトランジスタは、前記第４のトランジスタのドレインと接続されるゲートと、前記第１の電源電圧を供給する電源端子に接続されるソースと、前記抵抗の第１端と接続されるドレインと、を有する前記第１の導電型のＭＯＳトランジスタであり、
前記第６のトランジスタは、前記第５のトランジスタのゲート及び前記第４のトランジスタのドレインと接続されるゲートと、前記第２の電源電圧を供給する電源端子に接続されるソースと、前記抵抗の第２端及び前記出力端子と接続されるドレインと、を有する前記第２の導電型のＭＯＳトランジスタである請求項１に記載の遅延回路。

【請求項3】

前記抵抗体は、前記第４のトランジスタのソースと接続される第１端と、前記第１の電源電圧を供給する電源端子と接続される第２端とを有するダイオードであって、
前記第６のトランジスタのドレインと前記抵抗の第２端と前記出力端子とに接続されるゲートと、前記第１の電源電圧を供給する電源端子に接続されるソースと、前記第４のトランジスタのソース及び前記ダイオードの第１端に接続されるドレインとを有する第７のトランジスタを備える請求項２に記載の遅延回路。

【請求項4】

前記抵抗体は、前記第４のトランジスタのソースと接続される第１端と、前記第１の電源電圧を供給する電源端子と接続される第２端とを有するダイオードであって、
ゲートと、前記第１の電源電圧を供給する電源端子に接続されるソースと、前記第４のトランジスタのソース及び前記ダイオードの第１端に接続されるドレインとを有する第７のトランジスタと、
前記第４のトランジスタのドレインと接続される入力端と、前記第７のトランジスタのゲートと接続される出力端とを有するインバータと、
を備える請求項１に記載の遅延回路。

【請求項5】

前記抵抗体は、前記第４のトランジスタのソースと接続される第１端と、前記第１の電源電圧を供給する電源端子と接続される第２端とを有するダイオードであって、
ゲートと、前記第１の電源電圧を供給する電源端子に接続されるソースと、前記第４のトランジスタのソース及び前記ダイオードの第１端に接続されるドレインとを有する第７のトランジスタを備え、
前記第７のトランジスタのゲートには、前記第４のトランジスタのドレインから出力される電圧に基づく電圧が供給される請求項１又は２に記載の遅延回路。

【請求項6】

前記第４のトランジスタのドレインと前記第３のトランジスタのドレインとの間に接続される第２の定電流源を備える請求項１から５の何れか一項に記載の遅延回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、遅延回路に関する。

【背景技術】

【0002】

容量を備え、この容量の容量値に応じた遅延時間を発生させる遅延回路が知られている（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１０－２１９６６１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、上述した遅延回路では、発生させたい遅延時間が大きくなるほど、容量値が大きくなってしまう。容量値の増大は、容量のサイズ増大、ひいては遅延回路全体のサイズ増大につながる。

【0005】

本発明は、上述した事情を考慮し、従来と同じ遅延時間を、従来よりもコンパクトなサイズで発生可能な遅延回路を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明の実施形態に係る遅延回路は、入力端子に接続されるゲートと、第１の電源電圧を供給する電源端子に接続されるソースと、ドレインとを有する第１のトランジスタと、前記第１の電源電圧を供給する電源端子に接続される第１端と、前記第１のトランジスタのドレインに接続される第２端とを有する容量と、前記第１のトランジスタのゲート及び前記入力端子に接続されるゲートと、前記第１のトランジスタのドレイン及び前記容量の第２端に接続されるドレインと、ソースとを有する第２のトランジスタと、前記第２のトランジスタのソースと、前記第１の電源電圧とは異なる第２の電源電圧を供給する電源端子との間に接続され、前記第２のトランジスタを介して接続される前記容量を充電する定電流を供給する第１の定電流源と、前記第１のトランジスタのドレインと、前記第２のトランジスタのドレインと、前記容量の第２端との節点に接続されるゲートと、前記第２の電源電圧を供給する電源端子に接続されるソースと、ドレインとを有する第３のトランジスタと、前記節点及び前記第３のトランジスタのゲートに接続されるゲートと、前記第３のトランジスタのドレイン及び出力端子に接続されるドレインと、ソースとを有する第４のトランジスタと、前記第１の電源電圧を供給する電源端子と前記第４のトランジスタのソースとを通電可能に接続し、前記容量の充電が開始された後に電圧降下を生じる抵抗体と、を備え、前記第１のトランジスタと前記第４のトランジスタとは、ｐ型及びｎ型の一方である第１の導電型のＭＯＳトランジスタであり、前記第２のトランジスタ及び前記第３のトランジスタは、ｐ型及びｎ型の他方である第２の導電型のＭＯＳトランジスタであることを特徴とする。

【発明の効果】

【0007】

本発明によれば、従来と同じ遅延時間を、従来よりもコンパクトなサイズで発生させることができる。

【図面の簡単な説明】

【0008】

【図1】本発明の第１の実施形態に係る遅延回路の回路図である。

【図2】本発明の第２の実施形態に係る遅延回路の回路図である。

【図3】本発明の第３の実施形態に係る遅延回路の回路図である。

【図4】本発明の第４の実施形態に係る遅延回路の回路図である。

【図5】本発明の実施形態に係る遅延回路の第１変形例を示す回路図である。

【図6】本発明の実施形態に係る遅延回路の第２変形例を示す回路図である。

【図7】本発明の実施形態に係る遅延回路の第３変形例を示す回路図である。

【発明を実施するための形態】

【0009】

［第１の実施形態］
図１は、本発明の第１の実施形態に係る遅延回路の一例である遅延回路１０Ａの回路図である。

【0010】

遅延回路１０Ａは、例えば、半導体基板上に形成され、半導体装置１Ａに具備されている。遅延回路１０Ａは、例えば、ｐ型のＭＯＳトランジスタ（以下、「ＰＭＯＳトランジスタ」とする。）Ｑ１，Ｑ３，Ｑ４と、ｎ型のＭＯＳトランジスタ（以下、「ＮＭＯＳトランジスタ」とする。）Ｑ２，Ｑ５と、容量２１と、定電流源２２と、を備えている。

【0011】

第１のトランジスタとしてのＰＭＯＳトランジスタＱ１は、入力端子Ｔｉに接続されるゲートと、電源端子３に接続されるソースと、ドレインとを有する。電源端子３は、電源電圧としての電圧ＶＤＤを供給する電源端子である。

【0012】

容量２１は、電源端子３とＰＭＯＳトランジスタＱ１のドレインとの間に接続されている。すなわち、容量２１は、電源端子３に接続される第１端と、ＰＭＯＳトランジスタＱ１のドレインに接続される第２端とを有している。

【0013】

第２のトランジスタとしてのＮＭＯＳトランジスタＱ２は、ＰＭＯＳトランジスタＱ１のゲート及び入力端子Ｔｉに接続されるゲートと、ＰＭＯＳトランジスタＱ１のドレイン及び容量２１の第２端に接続されるドレインと、ソースとを有している。

【0014】

第１の定電流源としての定電流源２２は、ＮＭＯＳトランジスタＱ２のソースと、電源端子としての接地端子４との間に接続されている。接地端子４は、接地電圧ＧＮＤを供給する電源端子である。電源電圧としての接地電圧ＧＮＤは、例えば、０Ｖ等の基準となる電圧であり、電圧ＶＤＤと異なる電圧である。

【0015】

第３のトランジスタとしてのＮＭＯＳトランジスタＱ５は、節点Ｎ１に接続されるゲートと、接地端子４に接続されるソースと、ドレインとを有している。節点Ｎ１は、ＰＭＯＳトランジスタＱ１のドレインと、ＮＭＯＳトランジスタＱ２のドレインと、容量の第２端との接続点である。

【0016】

第４のトランジスタとしてのＰＭＯＳトランジスタＱ４は、節点Ｎ１及びＮＭＯＳトランジスタＱ５のゲートに接続されるゲートと、ＮＭＯＳトランジスタＱ５のドレイン及び出力端子Ｔｏに接続されるドレインと、ソースとを有している。

【0017】

抵抗体としてのＰＭＯＳトランジスタＱ３は、ゲートとドレインとが接続（短絡）されており、例えば、互いに接続されたゲート及びドレインである第１端と、ソースである第２端とを備える抵抗体として機能する。いわゆるダイオード接続されたＰＭＯＳトランジスタＱ３は、第４のトランジスタのソースと接続される第１端としてのゲート及びドレインと、電源端子３と接続される第２端としてのソースと、を有している。

【0018】

ここで、本実施形態に係る遅延回路における第１～４のトランジスタの導電型の関係は、第１のトランジスタ及び第４のトランジスタは、ｐ型及びｎ型の一方である第１の導電型である。一方、第２のトランジスタ及び第３のトランジスタは、ｐ型及びｎ型の他方で第１の導電型とは異なる第２の導電型である。図１に例示される遅延回路１０Ａでは、第１の導電型がｐ型、第２の導電型がｎ型の一例である。

【0019】

次に、遅延回路１０Ａの動作について説明する。
入力端子Ｔｉにローレベル（以下、「Ｌレベル」とする。）の電圧が入力されると、ＰＭＯＳトランジスタＱ１はオンし、ＮＭＯＳトランジスタＱ２はオフするため、ＰＭＯＳトランジスタＱ４のゲート及びＮＭＯＳトランジスタＱ５のゲートには、電圧ＶＤＤ、すなわちハイレベル（以下、「Ｈレベル」とする。）の電圧が供給される。従って、ＰＭＯＳトランジスタＱ４はオフし、ＮＭＯＳトランジスタＱ５はオンし、出力端子Ｔｏから出力される電圧の電圧レベルはＬレベルとなる。

【0020】

ここで、入力端子Ｔｉに入力される電圧の電圧レベルがＬレベルからＨレベルに遷移すると、ＰＭＯＳトランジスタＱ１はオンからオフに遷移し、ＮＭＯＳトランジスタＱ２はオフからオンに遷移する。ＰＭＯＳトランジスタＱ１がオフし、ＮＭＯＳトランジスタＱ２がオンすると、定電流源２２の定電流によって容量２１に電荷のチャージが開始される。容量２１は入力端子Ｔｉに入力される電圧の電圧レベルが遷移したタイミングから出力端子Ｔｏから出力される電圧の電圧レベルが遷移するまでの遅延時間を発生させる。従って、容量２１に電荷のチャージが開始される時点では、出力端子Ｔｏから出力される電圧の電圧レベルはＬレベルが維持されている。

【0021】

その後、電荷のチャージが進行するにつれて容量２１の両端の電圧が上昇し節点Ｎ１の電圧が下降する。やがて、節点Ｎ１の電圧がＰＭＯＳトランジスタＱ３とＰＭＯＳトランジスタＱ４とＮＭＯＳトランジスタＱ５とで構成される回路（インバータ）から出力される電圧の電圧レベルが遷移する閾値（以下、単に「閾値」とする。）を下回ると、出力される電圧の電圧レベルはＬレベルからＨレベルに遷移し、出力端子ＴｏからＨレベルの電圧が供給される。

【0022】

遅延回路１０Ａは、遅延回路１０Ａにおける容量２１とＰＭＯＳトランジスタＱ３を備えない遅延回路における容量とが同じ容量値であった場合、ＰＭＯＳトランジスタＱ３を備えない遅延回路と比べて、ＰＭＯＳトランジスタＱ４及びＮＭＯＳトランジスタＱ５で構成される回路の閾値を低くすることができる。従って、遅延時間に着目すれば、遅延回路１０Ａは、同じサイズのＰＭＯＳトランジスタＱ３を備えない遅延回路よりも大きな遅延時間を発生させることができる。

【0023】

一方、ＰＭＯＳトランジスタＱ３を備えない遅延回路の遅延時間と、遅延回路１０Ａの遅延時間とを同じにした場合、遅延回路１０Ａにおける容量２１の容量値は、ＰＭＯＳトランジスタＱ３を備えない遅延回路の容量の容量値よりも小さくすることができる。従って、回路サイズに着目すれば、遅延回路１０Ａは、遅延時間が同じであって、ＰＭＯＳトランジスタＱ３を備えない遅延回路に対して、全体的な回路サイズを小さくすることができる。

【0024】

なお、本実施形態では、抵抗体として１段のダイオード接続されたＰＭＯＳトランジスタＱ３が適用された例を説明したが、抵抗体はこれに限定されない。

【0025】

抵抗体は、所定の電圧降下を発生させる単一又は複数の素子を有していればよく、ダイオードや抵抗が適用されていてもよい。ダイオードには、ダイオード素子のみならず、ダイオード接続されたＭＯＳトランジスタが含まれる。また、抵抗体は、ダイオード接続されたＭＯＳトランジスタ、ダイオード素子及び抵抗が複数個縦続接続されて構成されていてもよい。

【0026】

［第２の実施形態］
図２は、本発明の第２の実施形態に係る遅延回路の一例である遅延回路１０Ｂの回路図である。

【0027】

遅延回路１０Ｂは、遅延回路１０Ａに対して、抵抗体としてのＰＭＯＳトランジスタＱ３の代わりにダイオードとしてのＰＭＯＳトランジスタＱ３を備える点と、ＰＭＯＳトランジスタＱ７と、ＮＭＯＳトランジスタＱ８と、抵抗３１とをさらに備える点とで相違しているが、その他の点については実質的に相違しない。そこで、本実施形態では、遅延回路１０Ａと相違する構成要素、作用及び効果を中心に説明するとともに、遅延回路１０Ａと実質的に相違しない構成要素については、同じ符号を付して説明を省略する。

【0028】

遅延回路１０Ｂは、例えば、半導体基板上に形成され、半導体装置１Ｂに具備されている。遅延回路１０Ｂは、抵抗体としてのＰＭＯＳトランジスタＱ３、ＰＭＯＳトランジスタＱ１，Ｑ４、ＮＭＯＳトランジスタＱ２，Ｑ５、容量２１及び定電流源２２と、例えば、ＰＭＯＳトランジスタＱ７と、ＮＭＯＳトランジスタＱ８と、抵抗３１とをさらに備えている。

【0029】

第５のトランジスタとしてのＰＭＯＳトランジスタＱ７は、ＰＭＯＳトランジスタＱ４のドレインと接続されるゲートと、電源端子３に接続されるソースと、抵抗３１の第１端と接続されるドレインとを有している。

【0030】

第６のトランジスタとしてのＮＭＯＳトランジスタＱ８は、ＰＭＯＳトランジスタＱ７のゲート及びＰＭＯＳトランジスタＱ４のドレインと接続されるゲートと、接地端子４に接続されるソースと、抵抗３１の第２端及び出力端子Ｔｏと接続されるドレインとを有している。ここで、ＮＭＯＳトランジスタＱ８のドレインと抵抗３１の第２端との接続点を節点Ｎ２と呼称する。遅延回路１０Ｂでは、出力端子Ｔｏが節点Ｎ２に接続されている。

【0031】

ＰＭＯＳトランジスタＱ７と、ＮＭＯＳトランジスタＱ８と、抵抗３１とを備えて構成される回路の閾値は、ＰＭＯＳトランジスタＱ４及びＮＭＯＳトランジスタＱ５のドレインと接続する経路に流れる貫通電流とＰＭＯＳトランジスタＱ３で決まる電圧に対して低いものとする。すなわち、ＰＭＯＳトランジスタＱ４のドレイン及びＮＭＯＳトランジスタＱ５のドレインとの節点から出力される電圧の電圧レベルがＬレベルからＨレベルに遷移した際に、ＮＭＯＳトランジスタＱ８がオンするように構成される。

【0032】

ＰＭＯＳトランジスタＱ７と、ＮＭＯＳトランジスタＱ８と、抵抗３１とを備えて構成される回路（インバータ）の閾値は、抵抗３１の抵抗値の大小を変えることで、所望の閾値に調整可能である。

【0033】

ここで、本実施形態に係る遅延回路における第１～６のトランジスタの導電型の関係は、第１，４，５のトランジスタは、ｐ型及びｎ型の一方である第１の導電型である。一方、第２，３，６のトランジスタは、ｐ型及びｎ型の他方で第１の導電型とは異なる第２の導電型である。図２に例示される遅延回路１０Ｂでは、第１の導電型がｐ型、第２の導電型がｎ型の一例である。

【0034】

続いて、遅延回路１０Ｂの動作について説明する。なお、遅延回路１０Ａと重複する構成要素についての動作は実質的に同じであるため、当該動作については説明を簡略又は省略する。

【0035】

入力端子ＴｉにＬレベルの電圧が入力されると、ＰＭＯＳトランジスタＱ４のドレイン及びＮＭＯＳトランジスタＱ５のドレインとの節点からはＬレベルの電圧が出力される。ＰＭＯＳトランジスタＱ７のゲート及びＮＭＯＳトランジスタＱ８のゲートにはＬレベルの電圧が印加され、ＰＭＯＳトランジスタＱ７がオンし、ＮＭＯＳトランジスタＱ８がオフする。従って、ＰＭＯＳトランジスタＱ７のドレインとＮＭＯＳトランジスタＱ８のドレインとの節点から出力端子Ｔｏへ供給される電圧はＨレベルの電圧となる。

【0036】

入力端子Ｔｉに入力される電圧の電圧レベルがＬレベルからＨレベルに遷移すると、遅延時間が発生する。当該遅延時間経過後、ＰＭＯＳトランジスタＱ４のドレイン及びＮＭＯＳトランジスタＱ５のドレインとの節点から出力される電圧の電圧レベルは、ＬレベルからＨレベルに遷移する。

【0037】

遅延時間経過直後は、ＰＭＯＳトランジスタＱ４のドレイン及びＮＭＯＳトランジスタＱ５のドレインとの節点から出力される電圧は、ＰＭＯＳトランジスタＱ４及びＮＭＯＳトランジスタＱ５のドレインと接続する経路に流れる貫通電流とＰＭＯＳトランジスタＱ３で決まる電圧までしか上昇しない。しかしながら、遅延時間経過直後のＰＭＯＳトランジスタＱ４のドレイン及びＮＭＯＳトランジスタＱ５のドレインとの節点から出力される電圧の電圧上昇は、ＮＭＯＳトランジスタＱ８をオフ状態からオン状態へ遷移させる。

【0038】

ＮＭＯＳトランジスタＱ８がオフ状態からオン状態に遷移する一方、ＰＭＯＳトランジスタＱ７は、ＰＭＯＳトランジスタＱ４のドレイン及びＮＭＯＳトランジスタＱ５のドレインとの節点から出力される電圧の上昇が十分でない段階では、オン状態からオフ状態に遷移しない。しかしながら、ＰＭＯＳトランジスタＱ７がオン状態のままでも、ＰＭＯＳトランジスタＱ７のドレインとＮＭＯＳトランジスタＱ８のドレインと間に抵抗３１が接続されているので、抵抗３１の両端に電圧降下が生じる。

【0039】

従って、ＮＭＯＳトランジスタＱ８がオフ状態からオン状態に遷移すれば、抵抗３１の両端に電圧降下が生じることによって、ＰＭＯＳトランジスタＱ７のドレインとＮＭＯＳトランジスタＱ８のドレインとの節点から出力端子Ｔｏへ供給される電圧は、ＨレベルからＬレベルへ遷移する。なお、ＰＭＯＳトランジスタＱ７がオフ状態に遷移した場合、ＰＭＯＳトランジスタＱ７のドレインとＮＭＯＳトランジスタＱ８のドレインとの節点から出力端子Ｔｏへ供給される電圧はＬレベルの電圧である。

【0040】

このように、ＮＭＯＳトランジスタＱ８がオフ状態からオン状態に遷移すれば、ＰＭＯＳトランジスタＱ７のオン／オフ状態にかかわらず、ＰＭＯＳトランジスタＱ７のドレインとＮＭＯＳトランジスタＱ８のドレインとの節点から出力端子Ｔｏへ供給される電圧はＬレベルの電圧となる。

【0041】

遅延回路１０Ｂによれば、遅延回路１０Ａと同様の効果を得ることができる。すなわち、回路サイズに着目すれば、遅延回路１０Ｂは、従来と同じ遅延時間を、従来よりもコンパクトなサイズで発生させることができる。また、遅延時間に着目すれば、遅延回路１０Ｂは、従来の遅延回路と同じサイズで、従来よりも大きな遅延時間を発生させることができる。

【0042】

また、遅延回路１０Ｂによれば、ＰＭＯＳトランジスタＱ４のドレイン及びＮＭＯＳトランジスタＱ５のドレインから出力される電圧が十分に上昇していない遅延時間経過直後においても電圧レベルを確実に遷移させることができる。

【0043】

［第３の実施形態］
図３は、本発明の第３の実施形態に係る遅延回路の一例である遅延回路１０Ｃの回路図である。

【0044】

遅延回路１０Ｃは、遅延回路１０Ａに対して、ＰＭＯＳトランジスタＱ９と、インバータ４１とをさらに備える点で相違しているが、その他の点については実質的に相違しない。そこで、本実施形態では、遅延回路１０Ａと相違する構成要素、作用及び効果を中心に説明するとともに、遅延回路１０Ａと実質的に相違しない構成要素については同じ符号を付し説明を省略する。

【0045】

遅延回路１０Ｃは、例えば、半導体基板上に形成され、半導体装置１Ｃに具備されている。遅延回路１０Ｃは、ダイオードとしてのＰＭＯＳトランジスタＱ３、ＰＭＯＳトランジスタＱ１，Ｑ４、ＮＭＯＳトランジスタＱ２，Ｑ５、容量２１及び定電流源２２と、例えば、ＰＭＯＳトランジスタＱ９と、インバータ４１と、をさらに備えている。ダイオードとしてのＰＭＯＳトランジスタＱ３は、抵抗を利用する場合と比べて、リーク電流が流れる場合においても所望の電圧降下を得つつ消費電流を抑える観点から接続されている。

【0046】

第７のトランジスタとしてのＰＭＯＳトランジスタＱ９は、ゲートと、電源端子３に接続されるソースと、ＰＭＯＳトランジスタＱ４のソース及びダイオード接続されたＰＭＯＳトランジスタＱ３のゲート及びドレインに接続されるドレインとを有している。

【0047】

インバータ４１は、ＰＭＯＳトランジスタＱ４のドレインと接続される入力端と、ＰＭＯＳトランジスタＱ９のゲートと接続される出力端とを有している。ここで、インバータ４１の入力端と出力端子Ｔｏとの接続点を、節点Ｎ３と呼称する。遅延回路１０Ｃでは、ＰＭＯＳトランジスタＱ４のドレイン及びＮＭＯＳトランジスタＱ５のドレインが、節点Ｎ３と接続されている。

【0048】

ここで、本実施形態に係る遅延回路における第１～７のトランジスタの導電型の関係は、第１，４，５，７のトランジスタは、ｐ型及びｎ型の一方である第１の導電型である。一方、第２，３，６のトランジスタは、ｐ型及びｎ型の他方で第１の導電型とは異なる第２の導電型である。図３に例示される遅延回路１０Ｃでは、第１の導電型がｐ型、第２の導電型がｎ型の一例である。

【0049】

続いて、遅延回路１０Ｃの動作について説明する。なお、遅延回路１０Ａと重複する構成要素についての動作は実質的に同じであるため、当該動作については説明を簡略又は省略する。

【0050】

入力端子ＴｉにＬレベルの電圧が入力されると、ＰＭＯＳトランジスタＱ４のドレイン及びＮＭＯＳトランジスタＱ５のドレインとの節点からはＬレベルの電圧が出力される。ここで、ＰＭＯＳトランジスタＱ９は、ＰＭＯＳトランジスタＱ４のドレインから出力される電圧に基づく電圧をゲートに受ける。遅延回路１０Ｃでは、ＰＭＯＳトランジスタＱ４のドレイン及びＮＭＯＳトランジスタＱ５のドレインとの節点から出力される電圧が、インバータ４１を経由してＰＭＯＳトランジスタＱ９のゲートに供給される。このとき、ＰＭＯＳトランジスタＱ９のゲートには、Ｈレベルの電圧が供給されるため、ＰＭＯＳトランジスタＱ９はオフ状態である。

【0051】

入力端子Ｔｉに入力される電圧の電圧レベルがＬレベルからＨレベルに遷移すると、遅延時間が発生する。ＰＭＯＳトランジスタＱ４のドレイン及びＮＭＯＳトランジスタＱ５のドレインとの節点から出力される電圧の電圧レベルは、ＬレベルからＨレベルに遷移する。ＰＭＯＳトランジスタＱ９は、そのゲートに、インバータ４１を介してＬレベルの電圧が入力されるため、オンする。

【0052】

ＰＭＯＳトランジスタＱ９がオンに遷移すると、ＰＭＯＳトランジスタＱ３に比べてＰＭＯＳトランジスタＱ９のオン抵抗は極めて小さいことから、ＰＭＯＳトランジスタＱ４のドレインとＰＭＯＳトランジスタＱ３を介して電源端子３と接続される経路は無視することができる。すなわち、ＰＭＯＳトランジスタＱ４のドレインは、オン状態のＰＭＯＳトランジスタＱ９を介して電源端子３と接続される。

【0053】

従って、入力端子Ｔｉに入力される電圧の電圧レベルがＬレベルからＨレベルに遷移すると、遅延時間経過後には、ＰＭＯＳトランジスタＱ４のドレイン及びＮＭＯＳトランジスタＱ５のドレインとの節点の電圧を、電圧ＶＤＤに上昇させることができる。

【0054】

遅延回路１０Ｃによれば、消費電流を増加させることなく、遅延回路１０Ａと同様の効果を得ることができる。すなわち、回路サイズに着目すれば、遅延回路１０Ｃは、従来と同じ遅延時間を、消費電流を増加させることなく、かつ従来よりもコンパクトなサイズで発生させることができる。また、遅延時間に着目すれば、遅延回路１０Ｃは、従来の遅延回路と同じサイズで、従来よりも大きな遅延時間を、消費電流を増加させることなく発生させることができる。

【0055】

また、遅延回路１０Ｃによれば、遅延時間経過後に、電源端子３からＰＭＯＳトランジスタＱ４へ流れる電流の経路を、ＰＭＯＳトランジスタＱ３を経由する経路からＰＭＯＳトランジスタＱ９を経由する経路に切り替えることで、ＰＭＯＳトランジスタＱ４及びＮＭＯＳトランジスタＱ５のドレインの電圧を電圧ＶＤＤに上昇させる。ＰＭＯＳトランジスタＱ４及びＮＭＯＳトランジスタＱ５のドレインの電圧を電圧ＶＤＤに上昇させることによって、外部回路が出力端子Ｔｏに接続されている場合に、当該外部回路へ流れる貫通電流の影響を抑制することができる。

【0056】

なお、本実施形態では、ダイオードとして１段のダイオード接続されたＰＭＯＳトランジスタＱ３が適用された例を説明したが、ダイオードはこれに限定されない。

【0057】

ダイオードは、ダイオード接続されたＭＯＳトランジスタに限らず、ダイオード素子が適用されていてもよい。また、ダイオードは、ダイオード接続されたＭＯＳトランジスタ又はダイオード素子が複数個縦続接続されて構成されていてもよい。

【0058】

［第４の実施形態］
図４は、本発明の第４の実施形態に係る遅延回路の一例である遅延回路１０Ｄの回路図である。

【0059】

遅延回路１０Ｄは、例えば、半導体基板上に形成され、半導体装置１Ｄに具備されている。遅延回路１０Ｄは、遅延回路１０Ａに対して、定電流源５１をさらに備える点で相違しているが、その他の点については実質的に相違しない。そこで、本実施形態では、遅延回路１０Ａと相違する構成要素、作用及び効果を中心に説明するとともに、遅延回路１０Ａと実質的に相違しない構成要素については同じ符号を付し説明を省略する。

【0060】

遅延回路１０Ｄは、抵抗体としてのＰＭＯＳトランジスタＱ３、ＰＭＯＳトランジスタＱ１，Ｑ４、ＮＭＯＳトランジスタＱ２，Ｑ５、容量２１及び定電流源２２と、例えば、定電流源５１と、をさらに備えている。第２の定電流源としての定電流源５１は、ＰＭＯＳトランジスタＱ４のドレインとＮＭＯＳトランジスタＱ５のドレインとの間に接続されている。

【0061】

ここで、本実施形態に係る遅延回路における第１～７のトランジスタの導電型の関係は、第３の実施形態に係る遅延回路における第１～７のトランジスタの導電型の関係と同じである。すなわち、第１，４，５，７のトランジスタは第１の導電型であり、第２，３，６のトランジスタは第２の導電型である。図４に例示される遅延回路１０Ｄでは、第１の導電型がｐ型、第２の導電型がｎ型の一例である。

【0062】

続いて、遅延回路１０Ｄの動作について説明する。なお、遅延回路１０Ａと重複する構成要素についての動作は実質的に同じであるため、当該動作については説明を簡略又は省略する。

【0063】

入力端子ＴｉにＬレベルの電圧が入力されると、ＰＭＯＳトランジスタＱ４のドレイン及び定電流源５１との節点からはＬレベルの電圧が出力される。また、定電流源５１は、所定の定電流をＮＭＯＳトランジスタＱ５のドレインに供給する。

【0064】

入力端子Ｔｉに入力される電圧の電圧レベルがＬレベルからＨレベルに遷移すると、遅延時間が発生する。当該遅延時間経過後、ＰＭＯＳトランジスタＱ４のドレイン及び定電流源５１との節点から出力される電圧の電圧レベルは、ＬレベルからＨレベルに遷移する。

【0065】

ここで、ＰＭＯＳトランジスタＱ３、ＰＭＯＳトランジスタＱ４、定電流源５１及びＮＭＯＳトランジスタＱ５を備える回路の閾値は、定電流源５１が供給する所定の定電流とＰＭＯＳトランジスタＱ３で決まる電圧と、ＰＭＯＳトランジスタＱ４のゲート・ソース間電圧とで決定される。一方、ＰＭＯＳトランジスタＱ４のドレインとＮＭＯＳトランジスタＱ５のドレインとの間に接続される定電流源５１を備えず、ＰＭＯＳトランジスタＱ３、ＰＭＯＳトランジスタＱ４及びＮＭＯＳトランジスタＱ５を備える回路の閾値は、ＰＭＯＳトランジスタＱ４の閾値電圧とＮＭＯＳトランジスタＱ５の閾値電圧とＰＭＯＳトランジスタＱ３によって降下する電圧とで決定される。

【0066】

従って、定電流源５１を備えていない遅延回路では、発生させる遅延時間が、電源端子３の電圧ＶＤＤの影響を受けてしまう。すなわち、ＰＭＯＳトランジスタＱ４のドレインとＮＭＯＳトランジスタＱ５のドレインとの間に接続される定電流源５１を備えていない遅延回路では、発生させる遅延時間の電圧ＶＤＤに対する依存性が大きい。

【0067】

これに対して、遅延回路１０ＤのようなＰＭＯＳトランジスタＱ４のドレインとＮＭＯＳトランジスタＱ５のドレインとの間に接続される定電流源５１を備える遅延回路は、発生させる遅延時間が電源端子３の電圧ＶＤＤの影響を受けない。すなわち、電圧ＶＤＤに依存しない遅延時間を発生させる。

【0068】

遅延回路１０Ｄによれば、遅延回路１０Ａと同様の効果を得ることができる。すなわち、回路サイズに着目すれば、遅延回路１０Ｄは、従来と同じ遅延時間を、従来よりもコンパクトなサイズで発生させることができる。また、遅延時間に着目すれば、遅延回路１０Ｄは、従来の遅延回路と同じサイズで、従来よりも大きな遅延時間を発生させることができる。

【0069】

また、遅延回路１０Ｄによれば、定電流源５１を備えることによって、電圧ＶＤＤに依存しない遅延時間を発生させることができる。

【0070】

なお、本発明は、上述した実施形態そのままに限定されるものではなく、実施段階では、上述した例以外にも様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更をすることができる。例えば、上述した構成例の他、後述する遅延回路１０Ｅ，１０Ｆ，１０Ｇのように、遅延回路１０Ａ～１０Ｄの構成要素を適宜組み合わせた構成（第１，２，３変形例）への変形が可能である。

【0071】

図５、図６及び図７は、それぞれ、本発明の実施形態に係る遅延回路の第１変形例、第２変形例及び第３変形例である遅延回路１０Ｅ、遅延回路１０Ｆ及び遅延回路１０Ｇの回路図である。

【0072】

遅延回路１０Ｅ，１０Ｆ，１０Ｇは、例えば、上述した遅延回路１０Ａ～１０Ｄと同様に、半導体基板上に形成され、半導体装置１Ｅ，１Ｆ，１Ｇに具備されている。遅延回路１０Ｅは、遅延回路１０Ｂに対して、定電流源５１をさらに備えて構成されている。すなわち、遅延回路１０Ｅは、遅延回路１０Ａに対して、ＰＭＯＳトランジスタＱ７と、ＮＭＯＳトランジスタＱ８と、抵抗３１と、定電流源５１とをさらに備えて構成されている。遅延回路１０Ｅによれば、遅延回路１０Ａ，１０Ｂ，１０Ｄと同様の効果を得ることができる。

【0073】

遅延回路１０Ｆは、遅延回路１０Ｃに対して、定電流源５１をさらに備えて構成されている。すなわち、遅延回路１０Ｆは、遅延回路１０Ａに対して、ＰＭＯＳトランジスタＱ９と、インバータ４１と、定電流源５１とをさらに備えて構成されている。遅延回路１０Ｆによれば、遅延回路１０Ａ，１０Ｃ，１０Ｄと同様の効果を得ることができる。

【0074】

遅延回路１０Ｇは、遅延回路１０Ｅに対して、ＰＭＯＳトランジスタＱ９と、インバータ４１と、インバータ６１とをさらに備えて構成されている。すなわち、遅延回路１０Ｇは、遅延回路１０Ａに対して、ＰＭＯＳトランジスタＱ７と、ＮＭＯＳトランジスタＱ８と、抵抗３１と、定電流源５１と、ＰＭＯＳトランジスタＱ９と、インバータ４１と、インバータ６１とをさらに備えて構成されている。インバータ６１は、節点Ｎ２に接続される入力端と、節点Ｎ３に接続される出力端とを有している。遅延回路１０Ｇによれば、遅延回路１０Ａ，１０Ｂ，１０Ｃ，１０Ｄと同様の効果を得ることができる。

【0075】

なお、この遅延回路１０Ｇから、２個のインバータ４１，６１及び定電流源５１の少なくとも一方を省略して遅延回路が構成されていてもよい。遅延回路１０Ｇから２個のインバータ４１，６１が省略された遅延回路では、ＰＭＯＳトランジスタＱ４のドレインから出力される電圧が、ＰＭＯＳトランジスタＱ４のドレインから出力される電圧に基づく電圧として、ＰＭＯＳトランジスタＱ９のゲートに直接印加される。

【0076】

また、上述した本実施形態に係る遅延回路において、入力端子Ｔｉに入力される電圧を、その電圧レベルを反転させて出力端子Ｔｏから出力する構成としてもよい。この場合、例えば、遅延回路１０Ｇにおいて、インバータ４１又はインバータ６１の接続位置を変更することによる変形が可能である。具体的に説明すれば、遅延回路１０Ｇにおいて、インバータ６１を節点Ｎ３とＰＭＯＳトランジスタＱ９のゲートとを接続する経路上に設けたり、インバータ４１を節点Ｎ２と節点Ｎ３とを接続する経路上に設けたりしてもよい。

【0077】

さらに、実施形態に係る遅延回路の他の構成例として、上述した遅延回路に対して、半導体素子の導電型（ｐ型及びｎ型）並びに端子及び各素子の接続関係を反転させた構成としてもよい。

【0078】

上述した実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0079】

１Ａ～１Ｇ 半導体装置
１０Ａ～１０Ｇ 遅延回路
２１ 容量
２２ 定電流源（第１の定電流源）
３１ 抵抗
４１ インバータ
５１ 定電流源（第２の定電流源）
Ｑ１ ＰＭＯＳトランジスタ（第１のトランジスタ）
Ｑ２ ＮＭＯＳトランジスタ（第２のトランジスタ）
Ｑ３ ＰＭＯＳトランジスタ（抵抗体、ダイオード）
Ｑ４ ＰＭＯＳトランジスタ（第４のトランジスタ）
Ｑ５ ＮＭＯＳトランジスタ（第３のトランジスタ）
Ｑ７ ＰＭＯＳトランジスタ（第５のトランジスタ）
Ｑ８ ＮＭＯＳトランジスタ（第６のトランジスタ）
Ｑ９ ＰＭＯＳトランジスタ（第７のトランジスタ）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】