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▶ エルジー ディスプレイ カンパニー リミテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-04-03
(45)【発行日】2024-04-11
(54)【発明の名称】薄膜トランジスタ、その製造方法およびそれを含む表示装置
(51)【国際特許分類】
H01L 29/786 20060101AFI20240404BHJP
G09F 9/00 20060101ALI20240404BHJP
G09F 9/30 20060101ALI20240404BHJP
H05B 33/02 20060101ALI20240404BHJP
H05B 33/10 20060101ALI20240404BHJP
H10K 50/10 20230101ALI20240404BHJP
H10K 59/00 20230101ALI20240404BHJP
G02F 1/1368 20060101ALN20240404BHJP
【ＦＩ】
H01L29/78 616S
G09F9/00 338
G09F9/30 338
H01L29/78 616V
H01L29/78 618B
H01L29/78 618C
H01L29/78 618E
H05B33/02
H05B33/10
H05B33/14 A
H10K59/00
G02F1/1368
【請求項の数】
24
(21)【出願番号】P 2022135539
(22)【出願日】2022-08-29
(65)【公開番号】P2023037592
(43)【公開日】2023-03-15
【審査請求日】2022-08-30
(31)【優先権主張番号】10-2021-0117950
(32)【優先日】2021-09-03
(33)【優先権主張国・地域又は機関】KR
(31)【優先権主張番号】10-2021-0194206
(32)【優先日】2021-12-31
(33)【優先権主張国・地域又は機関】KR
(73)【特許権者】
【識別番号】501426046
【氏名又は名称】エルジー ディスプレイ カンパニー リミテッド
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】パク， ジョンウ
【審査官】高橋 優斗
(56)【参考文献】
【文献】特開２０１６－１９７７０８（ＪＰ，Ａ）
【文献】特開２０１５－１４４２７１（ＪＰ，Ａ）
【文献】国際公開第２０１９／１８６３３１（ＷＯ，Ａ１）
【文献】特開２０１９－０９１７９４（ＪＰ，Ａ）
【文献】特開２０２１－０６８８６６（ＪＰ，Ａ）
【文献】特開２０１８－０９８５０４（ＪＰ，Ａ）
【文献】国際公開第２０１８／０５１８６０（ＷＯ，Ａ１）
【文献】特開２０１５－０３８８９５（ＪＰ，Ａ）
【文献】国際公開第２０２０／００３０４７（ＷＯ，Ａ１）
【文献】特開２０１４－２２５６５２（ＪＰ，Ａ）
【文献】特開２０２１－０５５０４９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０２Ｆ １／１３６８
Ｇ０９Ｆ ９／００
Ｇ０９Ｆ ９／３０
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７８６
Ｈ０５Ｂ ３３／０２
Ｈ０５Ｂ ３３／１０
Ｈ１０Ｋ ５０／１０
Ｈ１０Ｋ ５９／００
(57)【特許請求の範囲】
【請求項1】
互いに離隔したソース電極およびドレイン電極、前記ソース電極と前記ドレイン電極との間の第１アクティブ層、および
前記第１アクティブ層と重畳するゲート電極、を含み、
前記第１アクティブ層が、前記ソース電極の側面および前記ドレイン電極の側面と接触し、
前記ソース電極、前記ドレイン電極、および前記第１アクティブ層と重畳する第２アクティブ層をさらに含み、
前記第１アクティブ層が、前記ゲート電極と前記第２アクティブ層の間に配置されており、
前記第２アクティブ層が、前記第１アクティブ層よりも低い移動度を有する、薄膜トランジスタ。
【請求項2】
互いに離隔したソース電極およびドレイン電極、前記ソース電極と前記ドレイン電極との間の第１アクティブ層、および
前記第１アクティブ層と重畳するゲート電極、を含み、
前記第１アクティブ層が、前記ソース電極の側面および前記ドレイン電極の側面と接触し、
前記ソース電極、前記ドレイン電極、および前記第１アクティブ層と重畳する第２アクティブ層をさらに含み、
前記第１アクティブ層が、前記ゲート電極と前記第２アクティブ層の間に配置されており、
前記第１アクティブ層が、第１酸化物半導体層および第２酸化物半導体層を含み、
前記第１酸化物半導体層は、前記第２アクティブ層と接触し、
前記第１酸化物半導体層が、前記第２アクティブ層よりも高い移動度を有する、薄膜トランジスタ。
【請求項3】
互いに離隔したソース電極およびドレイン電極、前記ソース電極と前記ドレイン電極との間の第１アクティブ層、および
前記第１アクティブ層と重畳するゲート電極、を含み、
前記第１アクティブ層が、前記ソース電極の側面および前記ドレイン電極の側面と接触し、
前記ソース電極、前記ドレイン電極、および前記第１アクティブ層と重畳する第２アクティブ層をさらに含み、
前記第１アクティブ層が、前記ゲート電極と前記第２アクティブ層の間に配置されており、
前記第１アクティブ層が、第１酸化物半導体層および第２酸化物半導体層を含み、
前記第１酸化物半導体層は、前記第２アクティブ層と接触し、
前記第２アクティブ層が、前記第２酸化物半導体層よりも低い移動度を有する、薄膜トランジスタ。
【請求項4】
前記第１アクティブ層が、前記ソース電極の上面および下面と接触せず、かつ前記ドレイン電極の上面および下面と接触しない、請求項１～３のいずれか一項に記載の薄膜トランジスタ。
【請求項5】
前記第１アクティブ層が、前記ソース電極と同一または前記ソース電極よりも薄い厚さを有する、請求項１～３のいずれか一項に記載の薄膜トランジスタ。
【請求項6】
前記第１アクティブ層の全体が、前記ゲート電極と重畳する、請求項１～３のいずれか一項に記載の薄膜トランジスタ。
【請求項7】
前記ソース電極および前記ドレイン電極が、前記第１アクティブ層よりも小さいエッチングレートを有する、請求項１～３のいずれか一項に記載の薄膜トランジスタ。
【請求項8】
前記ソース電極および前記ドレイン電極が、それぞれチタン（Ｔｉ）を含む、請求項１～３のいずれか一項に記載の薄膜トランジスタ。
【請求項9】
前記第１アクティブ層が、第１酸化物半導体層および第２酸化物半導体層を含む、請求項１に記載の薄膜トランジスタ。
【請求項10】
前記第１酸化物半導体層が、前記第２酸化物半導体層よりも高い移動度を有する、請求項９に記載の薄膜トランジスタ。
【請求項11】
前記第１酸化物半導体層が、前記第２酸化物半導体層の側面と下面を覆う、請求項９に記載の薄膜トランジスタ。
【請求項12】
前記第２酸化物半導体層が、前記ソース電極および前記ドレイン電極と接触しない、請求項９に記載の薄膜トランジスタ。
【請求項13】
前記第２酸化物半導体層が、前記第１酸化物半導体層の側面と下面を覆う、請求項９に記載の薄膜トランジスタ。
【請求項14】
前記第１酸化物半導体層が、前記ソース電極および前記ドレイン電極と接触しない、請求項９に記載の薄膜トランジスタ。
【請求項15】
前記第２アクティブ層が、前記ソース電極の下面および前記ドレイン電極の下面と接触する、請求項１～３のいずれか一項に記載の薄膜トランジスタ。
【請求項16】
前記第１酸化物半導体層が、前記第２酸化物半導体層よりも高い移動度を有する、請求項２または３に記載の薄膜トランジスタ。
【請求項17】
前記第１酸化物半導体層が、前記第２酸化物半導体層の側面と下面を覆う、請求項２または３に記載の薄膜トランジスタ。
【請求項18】
前記第２酸化物半導体層が、前記ソース電極、前記ドレイン電極および前記第２アクティブ層と接触しない、請求項１７に記載の薄膜トランジスタ。
【請求項19】
請求項１～３のいずれか一項に記載の薄膜トランジスタを含む表示装置。
【請求項20】
基板上に第２アクティブ物質層を形成すること、前記第２アクティブ物質層上にソース電極およびドレイン電極を形成すること、
前記第２アクティブ物質層、前記ソース電極および前記ドレイン電極上に第１アクティブ物質層を形成すること、および
前記第１アクティブ物質層および前記第２アクティブ物質層をパターニングして、第１アクティブ層および第２アクティブ層を形成すること、を含み、
前記第１アクティブ層が、前記ソース電極と前記ドレイン電極との間に配置され、前記第２アクティブ層と接触し、
前記ソース電極、前記ドレイン電極、および前記第１アクティブ層と重畳する第２アクティブ層をさらに含み、
前記第１アクティブ層が、ゲート電極と前記第２アクティブ層の間に配置されており、
前記第２アクティブ層が、前記第１アクティブ層よりも低い移動度を有する、薄膜トランジスタの製造方法。
【請求項21】
基板上に第２アクティブ物質層を形成すること、前記第２アクティブ物質層上にソース電極およびドレイン電極を形成すること、
前記第２アクティブ物質層、前記ソース電極および前記ドレイン電極上に第１アクティブ物質層を形成すること、および
前記第１アクティブ物質層および前記第２アクティブ物質層をパターニングして、第１アクティブ層および第２アクティブ層を形成すること、を含み、
前記第１アクティブ層が、前記ソース電極と前記ドレイン電極との間に配置され、前記第２アクティブ層と接触し、
前記ソース電極、前記ドレイン電極、および前記第１アクティブ層と重畳する第２アクティブ層をさらに含み、
前記第１アクティブ層が、ゲート電極と前記第２アクティブ層の間に配置されており、
前記第１アクティブ層が、第１酸化物半導体層および第２酸化物半導体層を含み、
前記第１酸化物半導体層は、前記第２アクティブ層と接触し、
前記第１酸化物半導体層が、前記第２アクティブ層よりも高い移動度を有する、薄膜トランジスタの製造方法。
【請求項22】
基板上に第２アクティブ物質層を形成すること、前記第２アクティブ物質層上にソース電極およびドレイン電極を形成すること、
前記第２アクティブ物質層、前記ソース電極および前記ドレイン電極上に第１アクティブ物質層を形成すること、および
前記第１アクティブ物質層および前記第２アクティブ物質層をパターニングして、第１アクティブ層および第２アクティブ層を形成すること、を含み、
前記第１アクティブ層が、前記ソース電極と前記ドレイン電極との間に配置され、前記第２アクティブ層と接触し、
前記ソース電極、前記ドレイン電極、および前記第１アクティブ層と重畳する第２アクティブ層をさらに含み、
前記第１アクティブ層が、ゲート電極と前記第２アクティブ層の間に配置されており、
前記第１アクティブ層が、第１酸化物半導体層および第２酸化物半導体層を含み、
前記第１酸化物半導体層は、前記第２アクティブ層と接触し、
前記第２アクティブ層が、前記第２酸化物半導体層よりも低い移動度を有する、薄膜トランジスタの製造方法。
【請求項23】
前記第１アクティブ物質層および前記第２アクティブ物質層が、一緒にパターニングされる、請求項２０～２２のいずれか一項に記載の薄膜トランジスタの製造方法。
【請求項24】
前記第１アクティブ物質層を形成することが、第１酸化物半導体物質層を形成すること、および第２酸化物半導体物質層を形成することを含む、請求項２０～２２のいずれか一項に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書は、薄膜トランジスタ、薄膜トランジスタの製造方法、およびそのような薄膜トランジスタを含む表示装置に関するものである。
【背景技術】
【0002】
薄膜トランジスタは、ガラス基板やプラスチック基板２１０上に製造することができるため、液晶表示装置または有機発光装置などの表示装置のスイッチング素子または駆動素子として広く利用されている。
【0003】
薄膜トランジスタは、アクティブ層を構成する物質を基準として、アモルファスシリコンがアクティブ層として用いられるアモルファスシリコン薄膜トランジスタ、多結晶シリコンがアクティブ層として用いられる多結晶シリコン薄膜トランジスタ、および酸化物半導体がアクティブ層として用いられる酸化物半導体薄膜トランジスタに区分することができる。
【0004】
酸素の含有量によって大きな抵抗変化を有する酸化物半導体薄膜トランジスタ（Oxide semiconductor TFT）は、所望の物性を容易に得ることができるという利点を有している。また、酸化物半導体薄膜トランジスタの製造過程で比較的低い温度でアクティブ層を構成する酸化物を成膜することができるため、製造コストが安価である。酸化物の特性上、酸化物半導体は透明であるため、透明表示装置を具現するのにも有利である。
【0005】
酸化物半導体薄膜トランジスタの場合、酸化物半導体と他の構成要素の電気的接触のために導体化が必要であり得る。ところで、酸化物半導体に対する導体化過程で工程誤差が発生し得る。
【0006】
また、酸化物半導体薄膜トランジスタの駆動特性向上のためオン（ＯＮ）電流が向上し、オフ（ＯＦＦ）状態では漏れ電流が発生しないことがよい。
【0007】
このような事項を考慮して、酸化物半導体薄膜トランジスタの駆動特性を向上させるための研究が進められている。
【発明の概要】
【0008】
本発明の一実施例は、優れたオン（ＯＮ）電流特性を有し、オフ（ＯＦＦ）状態での漏れ電流を防止することができる薄膜トランジスタを提供する。
【0009】
本発明の一実施例では、ソース電極とドレイン電極の間にアクティブ層が配置され、整列誤差（アライメントエラー）の発生を防止し、アクティブ層と他の構成要素との接続のためのコンタクトホールの数を減らすことができる薄膜トランジスタを提供する。
【0010】
本発明の一実施例は、メインチャネルの役割をするメインアクティブ層を効果的に保護することができる薄膜トランジスタを提供する。
【0011】
ソース電極とドレイン電極の下部に配置されたアクティブ層を含み、漏れ電流を効果的に防止することができる薄膜トランジスタを提供する。
【0012】
本発明の他の実施例は、ソース電極とドレイン電極の間に配置されたアクティブ層を含む薄膜トランジスタの製造方法を提供する。
【0013】
本発明のまた他の実施例は、前記薄膜トランジスタを含む表示装置を提供する。
【0014】
上述した技術的課題を達成するための本発明の一実施例は、互いに離隔したソース電極およびドレイン電極、前記ソース電極と前記ドレイン電極との間の第１アクティブ層、および前記第１アクティブ層と重畳するゲート電極を含み、前記第１アクティブ層は、前記ソース電極の側面および前記ドレイン電極の側面と接触する薄膜トランジスタを提供する。
【0015】
前記第１アクティブ層は、前記ソース電極の上面および下面と接触しなくてもよく、また、ドレイン電極の上面および下面と接触しなくてもよい。
【0016】
前記第１アクティブ層は、前記ソース電極と同じかまたは前記ソース電極よりも薄い厚さを有することができる。
【0017】
前記第１アクティブ層全体が、前記ゲート電極と重畳することができる。
【0018】
前記ソース電極および前記ドレイン電極は、前記第１アクティブ層よりも小さいエッチングレートを有することができる。
【0019】
前記ソース電極および前記ドレイン電極は、それぞれチタン（Ｔｉ）を含むことができる。
【0020】
前記第１アクティブ層は、前記第１酸化物半導体層および第２酸化物半導体層を含むことができる。
【0021】
前記第１酸化物半導体層は、前記第２酸化物半導体層よりも高い移動度を有することができる。
【0022】
前記第１酸化物半導体層は、前記第２酸化物半導体層の側面と下面を覆うことができる。
【0023】
前記第２酸化物半導体層は、前記ソース電極および前記ドレイン電極と接触しなくてもよい。
【0024】
前記第２酸化物半導体層は、前記第１酸化物半導体層の側面と下面を覆うことができる。
【0025】
前記第１酸化物半導体層は、前記ソース電極および前記ドレイン電極と接触しなくてもよい。
【0026】
本発明の他の一実施例によれば、前記薄膜トランジスタは、前記ソース電極、前記ドレイン電極、および前記第１アクティブ層と重畳する第２アクティブ層をさらに含み、前記第１アクティブ層は、前記ゲート電極と、前記第２アクティブ層の間に配置することができる。
【0027】
前記第２アクティブ層は、前記ソース電極の下面および前記ドレイン電極の下面と接触することができる。
【0028】
前記第２アクティブ層は、前記第１アクティブ層よりも低い移動度を有することができる。
【0029】
前記第１アクティブ層は、第１酸化物半導体層および第２酸化物半導体層を含むことができ、前記第１酸化物半導体層は、前記第２アクティブ層と接触することができる。
【0030】
前記第１酸化物半導体層は、前記第２酸化物半導体層よりも高い移動度を有することができる。
【0031】
前記第１酸化物半導体層は、前記第２アクティブ層よりも高い移動度を有することができる。
【0032】
前記第１酸化物半導体層は、前記第２酸化物半導体層の側面と下面を覆うことができる。
【0033】
前記第２酸化物半導体層は、前記ソース電極、前記ドレイン電極および前記第２アクティブ層と接触しなくてもよい。
【0034】
本発明の他の一実施例は、上記の薄膜トランジスタを含む表示装置を提供する。
【0035】
本発明のまた別の一実施例は、基板上に第２アクティブ物質層を形成すること、前記第２アクティブ物質層上にソース電極およびドレイン電極を形成すること、前記第２アクティブ物質層、前記ソース電極および前記ドレイン電極上に第１アクティブ物質層を形成すること、および前記第１アクティブ物質層および前記第２アクティブ物質層をパターニングして第１アクティブ層と前記第２アクティブ層を形成することを含み、前記第１アクティブ層は、前記ソース電極と前記ドレイン電極の間に配置され、前記第２アクティブ層と接触する、薄膜トランジスタの製造方法を提供する。
【0036】
前記第１アクティブ物質層および第２アクティブ物質層を一緒にパターニングすることができる。第１アクティブ物質層を形成することは、第１酸化物半導体物質層を形成することと、第２酸化物半導体物質層を形成することを含むことができる。
【0037】
本発明の一実施例によれば、ソース電極とドレイン電極の間にアクティブ層が配置され、薄膜トランジスタのオン（ＯＮ）電流特性を向上させることができ、薄膜トランジスタの製造工程中の整列誤差を防止することができる。また、別個のコンタクトホールなしでアクティブ層をソース電極およびドレイン電極と電気的に接続することができるので、コンタクトホールの数を減らすことができる。
【0038】
本発明の一実施例によれば、ソース電極とドレイン電極の下部に配置され、メインチャネルの役割をする第１アクティブ層と接触する第２アクティブ層が具備され、薄膜トランジスタの漏れ電流を効果的に防止することができる。
【0039】
本発明の一実施例によれば、メインチャネルの役割をするメインアクティブ層の上部と下部にアクティブ層をさらに配置することで、メインアクティブ層を効果的に保護することができる。
【0040】
上記の薄膜トランジスタを用いた本発明の一実施例による表示装置は、安定で優れた表示品質を有することができる。
【0041】
上で言及した効果に加えて、本発明の他の特徴および利点は、以下に記載されるか、またはそのような記載および説明から本発明が属する技術分野において通常の知識を有する者に明確に理解され得るだろう。
【図面の簡単な説明】
【0042】
【図1】本発明の一実施例による薄膜トランジスタの断面図である。
【図2A】本発明の他の一実施例による薄膜トランジスタの断面図である。
【図2B】本発明の他の一実施例による薄膜トランジスタの断面図である。
【図3】本発明のまた他の一実施例による薄膜トランジスタの断面図である。
【図4】本発明のまた他の一実施例による薄膜トランジスタの断面図である。
【図5】本発明のまた他の一実施例による薄膜トランジスタの断面図である。
【図6】本発明のまた他の一実施例による薄膜トランジスタの断面図である。
【図7A】比較例に係る薄膜トランジスタのオン（ＯＮ）電流経路を表示する概略図である。
【図7B】比較例に係る薄膜トランジスタのオン（ＯＮ）電流経路を表示する概略図である。
【図8】本発明のまた他の一実施例による薄膜トランジスタのオン（ＯＮ）電流経路を示す概略図である。
【図9A】薄膜トランジスタの漏れ電流経路を示す概略図である。
【図9B】薄膜トランジスタの漏れ電流経路を示す概略図である。
【図10A】本発明の一実施例による薄膜トランジスタの製造工程図である。
【図10B】本発明の一実施例による薄膜トランジスタの製造工程図である。
【図10C】本発明の一実施例による薄膜トランジスタの製造工程図である。
【図10D】本発明の一実施例による薄膜トランジスタの製造工程図である。
【図10E】本発明の一実施例による薄膜トランジスタの製造工程図である。
【図10F】本発明の一実施例による薄膜トランジスタの製造工程図である。
【図10G】本発明の一実施例による薄膜トランジスタの製造工程図である。
【図11】本発明のまた他の一実施例による表示装置の概略図である。
【図15】本発明のまた他の一実施例による表示装置の画素の回路図である。
【図16】本発明のまた他の一実施例による表示装置の画素の回路図である。
【図17】本発明のまた他の一実施例による表示装置の画素の回路図である。
【発明を実施するための形態】
【0043】
本発明の利点および特徴、ならびにそれらを達成する方法は、添付の図と共に詳細に後述される実施例を参照することによって明らかになるであろう。しかしながら、本発明は、以下に開示される実施例に限定されるものではなく、様々な形態で具現されるものであり、本発明の開示が完全になるように、本発明が属する技術分野における通常の知識を有する者に発明の範疇を知らせるために提供されるものである。本発明は、特許請求の範囲によってのみ定義される。
【0044】
本発明の実施例を説明するための図に開示された形状、大きさ、比率、角度、個数などは例示的なものであるため、本発明が図に示された事項に限定されるものではない。本明細書を通じて、同じ構成要素は同じ参照番号と付与することができる。なお、本発明の説明において、関連する公知技術の詳細な説明が、本発明の要旨を不必要に曖昧にし得ると判断される場合、その詳細な説明は省略する。
【0045】
本明細書で言及される「含む」、「有する」、「からなる」などが使用される場合、「～のみ」という表現が使用されない限り、他の部分を追加することができる。構成要素が単数で表される場合、特に明示的な記載がない限り複数を含む。
【0046】
構成要素を解釈する際には、別途明示的な記載がなくても誤差範囲を含むものと解釈する。
【0047】
例えば、「～上に」、「～上部に」、「～下部に」、「～横に」などで２つの部分の位置関係が説明される場合、「すぐ」または「直接」という表現が使用されていない場合は、2つの部分の間に1つ以上の他の部分が位置することができる。
【0048】
空間的に相対的な用語である「下（below, beneath）」、「下部（lower）」、「上（above）」、「上部（upper）」などは、図に示される、１つまたは複数の要素と、１つまたは複数の他の要素との相関を容易に説明するために使用することができる。空間的に相対的な用語は、図に示されている方向に加えて、使用中または動作中の要素の異なる方向を含む用語として理解されなければならない。例えば、図に示されている要素を反転する場合、他の要素の「下（below）」または「下（beneath）と記載された要素は、他の要素の「上」に置くことができる。したがって、例示的な用語「下」は、下方向と上方向の両方を含み得る。同様に、例示的な用語「上」または「上方」は、上下の方向の両方を含むことができる。
【0049】
時間関係の説明である場合、例えば、「～後に」、「～に続き」、「～次に」、「～前に」などで時間的先後関係が説明される場合、「すぐ」または「直接」という表現が使用されない限り、連続的でない場合も含むことができる。
【0050】
第１、第２などは様々な構成要素を説明するために使用されるが、これらの構成要素はこれらの用語によって限定されない。これらの用語は、1つの構成要素を他の構成要素と区別するために使用されるだけである。したがって、以下で言及される第１構成要素は、本発明の技術的思想内で第２構成要素であり得る。
【0051】
「少なくとも１つ」という用語は、１つ以上の関連項目から提示可能なすべての組み合わせを含むことを理解しなければならない。例えば、「第１項目、第２項目および第３項目のうち少なくとも１つ」の意味は、第１項目、第２項目または第３項目のそれぞれ、ならびに第１項目、第２項目および第３項目の中の２つ以上から提示できるすべての項目の組み合わせを意味することができる。
【0052】
本発明の様々な実施例のそれぞれの特徴は、部分的または全体的に互いに結合または組み合わせ可能であり、技術的に様々な連動および駆動が可能であり、各実施例は互いに独立して実施可能であり、関連して一緒に実施することもできる。
【0053】
本発明の実施例を説明する各図の構成要素に参照符号を追加するにあたり、同一の構成要素については、他の図に表示されていても可能な限り同一の符号を付与することができる。
【0054】
本発明の実施例において、ソース電極とドレイン電極は、説明の便宜上、区別されたものであり、ソース電極とドレイン電極は互いに入れ替えることができる。ソース電極がドレイン電極となり、ドレイン電極がソース電極となり得る。また、いずれかの実施例のソース電極は、他の実施例ではドレイン電極とすることができ、一つの実施例のドレイン電極は、他の実施例ではソース電極となり得る。
【0055】
本発明のいくつかの実施例では、説明の便宜上、ソース領域とソース電極とを区別し、ドレイン領域とドレイン電極とを区別することができるが、本発明の実施例はこれに限定されない。ソース領域をソース電極とすることができ、ドレイン領域をドレイン電極とすることができる。また、ソース領域がドレイン電極であってもよく、ドレイン領域がソース電極であってもよい。
【0056】
図１は、本発明の一実施例による薄膜トランジスタ１００の断面図である。
【0057】
図１を参照すると、本発明の一実施例による薄膜トランジスタ１００は、互いに離隔したソース電極１５１とドレイン電極１５２、ソース電極１５１とドレイン電極の間の第１アクティブ層１３０および第１アクティブ層１３０と重畳するゲート電極１６０を含む。
【0058】
薄膜トランジスタ１００のソース電極１５１、ドレイン電極１５２および第１アクティブ層１３０は、基板１１０上に配置され得る。
【0059】
基板１１０は、ガラスおよび高分子樹脂の中の少なくとも１つを含むことができる。例えば、基板１１０として、ガラス基板または高分子樹脂基板を用いることができる。高分子樹脂基板として、プラスチック基板が挙げられる。プラスチック基板は、フレキシブル特性を有する透明高分子樹脂であるポリイミド（ＰＩ）、ポリカーボネート（ＰＣ）、ポリエチレン（ＰＥ）、ポリエステル、ポリエチレンテレフタレート（ＰＥＴ）およびポリスチレン（ＰＳ）のうち少なくとも一つを含むことができる。
【0060】
図１を参照すると、基板１１０上に光遮断層１２０を配置することができる。光遮断層１２０は、光を遮断する特性を有することができる。光遮断層１２０は、基板１１０から入射する光を遮断して、第１アクティブ層１３０を保護することができる。
【0061】
光遮断層１２０は、金属を含むことができる。光遮断層１２０は、単一層からもなり得、多層構造を有することもできる。光遮断層１２０は、電気導電性を有することができ、ソース電極１５１と連結することもでき、ドレイン電極１５２と連結することもできる。光遮断層１２０は、ゲート電極１６０と連結することもできる。光遮断層１２０が、ゲート電極１６０に連結する場合、ダブルゲート構造を成すことができる。
【0062】
光遮断層１２０上にバッファ層１２５を配置することができる。バッファ層１２５は、光遮断層１２０の上面を覆う。バッファ層１２５は、絶縁性を有し、第１アクティブ層１３０を保護する。バッファ層１２５を保護層または絶縁層ともいう。
【0063】
バッファ層１２５は、絶縁性を有する酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化ハフニウム（ＨｆＯｘ）、酸化アルミニウム（ＡｌＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、ケイ酸ハフニウム（Ｈｆ－ＳｉＯｘ）およびケイ酸ジルコニウム（Ｚｒ－ＳｉＯｘ）の中の少なくとも１つを含むことができる。バッファ層１２５は、単一膜構造からもなり得、多層膜構造からもなり得る。バッファ層１２５は、誘電体層を含むことができる。
【0064】
図１を参照すると、バッファ層１２５上にソース電極１５１およびドレイン電極１５２を配置することができる。ソース電極１５１とドレイン電極１５２は、互いに離隔して配置される。
【0065】
ソース電極１５１およびドレイン電極１５２は、それぞれモリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジウム（Ｎｄ）、銅（Ｃｕ）、およびそれらの合金の中の少なくとも１つを含むことができる。ソース電極１５１およびドレイン電極１５２は、それぞれ金属または金属の合金からなる単一層からもなり得、２層以上の多層からもなり得る。
【0066】
本発明の一実施例によれば、ソース電極１５１およびドレイン電極１５２は、第１アクティブ層１３０よりも小さいエッチングレートを有することができる。より詳細には、ソース電極１５１およびドレイン電極１５２は、第１アクティブ層１３０をエッチングするためのエッチング液に対して、第１アクティブ層１３０よりも小さいエッチングレートを有することができる。
【0067】
例えば、ソース電極１５１およびドレイン電極１５２は、第１アクティブ層１３０よりも小さいエッチングレートの金属の中の少なくとも１つを含むことができる。
【0068】
本発明の一実施例によれば、ソース電極１５１およびドレイン電極１５２は、それぞれチタン（Ｔｉ）を含むことができる。チタン（Ｔｉ）は、第１アクティブ層１３０のエッチングのためのエッチング液に対して優れた耐性を有することができる。したがって、ソース電極１５１およびドレイン電極１５２がチタン（Ｔｉ）を含む場合、第１アクティブ層１３０のエッチング過程で、ソース電極１５１およびドレイン電極１５２が損傷されず、形状を維持することができる。
【0069】
例えば、ソース電極１５１およびドレイン電極１５２は、チタン（Ｔｉ）からなる単一膜構造を有することができる。また、ソース電極１５１およびドレイン電極１５２は、チタン（Ｔｉ）からなる層を含む多層膜構造を有することができる。
【0070】
ソース電極１５１およびドレイン電極１５２が、チタン（Ｔｉ）からなる層を含む多層膜構造を有する場合、チタン（Ｔｉ）からなる層は、ソース電極１５１およびドレイン電極１５２の最上層に配置することができる。チタン（Ｔｉ）からなる層は、ソース電極１５１およびドレイン電極１５２の最上層に配置され、第１アクティブ層１３０のエッチング過程でソース電極１５１およびドレイン電極１５２を保護することができる。
【0071】
ソース電極１５１およびドレイン電極１５２は、それぞれ第１アクティブ層１３０用エッチング液に対して耐性を有する、チタン（Ｔｉ）以外の他の金属を含むこともできる。
【0072】
第１アクティブ層１３０は、バッファ層１２５上に配置することができる。第１アクティブ層１３０は、光遮断層１２０と重畳することができる。
【0073】
第１アクティブ層１３０は、酸化物半導体物質を含むことができる。本発明の一実施例によれば、第１アクティブ層１３０は、例えば、酸化物半導体物質からなる酸化物半導体層であり得る。
【0074】
図１を参照すると、第１アクティブ層１３０は、ソース電極１５１とドレイン電極１５２の間に配置され得る。詳細には、ソース電極１５１、ドレイン電極１５２およびバッファ層１２５によって定義される空間に、第１アクティブ層１３０を配置することができる。
【0075】
本発明の一実施例によれば、第１アクティブ層１３０は、ソース電極１５１の側面１５１ｃおよびドレイン電極１５２の側面１５２ｃと接触することができる。
【0076】
第１アクティブ層１３０が、ソース電極１５１の側面１５１ｃおよびドレイン電極１５２の側面１５２ｃと接触することにより、ソース電極１５１とドレイン電極１５２の間で最短の電荷移動経路を確保することができる。その結果、ゲート電極１６０にゲート電圧が印加されて薄膜トランジスタ１００がオン（ＯＮ）されると、最短距離に電流が流れ得る。このように、経路上の損失なしにソース電極１５１とドレイン電極１５２の間に電流が流れることによって、薄膜トランジスタ１００のオン（ＯＮ）電流特性を向上させることができる。
【0077】
第１アクティブ層１３０は、ソース電極１５１の上面１５１ａおよび下面１５１ｂと接触せず、また、ドレイン電極１５２の上面１５２ａおよび下面１５２ｂと接触しないことがあり得る。
【0078】
本発明の一実施例によれば、各層において基板１１０に面する面を下面といい、基板１１０の反対側の面を上面とする。また、上面と下面の間の面を側面とする。
【0079】
ゲート電極１６０にゲート電圧が印加されると、第１アクティブ層１３０のうち、ゲート電極１６０に近い方の経路を介して電流が流れ得る。本発明の一実施例によれば、ゲート電極１６０が、第１アクティブ層１３０の上部に配置される。したがって、ゲート電極１６０にゲート電圧が印加されると、主に第１アクティブ層１３０の上部領域を介して電流が流れ得る。
【0080】
この場合、万一第１アクティブ層１３０がソース電極１５１の上面１５１ａおよびドレイン電極１５２の上面１５２ａにも配置されると、ソース電極１５１の上面１５１ａおよびドレイン電極１５２の上面１５２ａに配置された第１アクティブ層１３０を経て流れる電流経路が生じ得る（図７Ｂ参照）。ソース電極１５１の上面１５１ａおよびドレイン電極１５２の上面１５２ａに配置された第１アクティブ層１３０を経て流れる電流経路が発生すると、電流の経路が長くなり電流経路上の抵抗が増加し、薄膜トランジスタ１００のオン（ＯＮ）電流特性が低下し得る。
【0081】
本発明の一実施例によれば、第１アクティブ層１３０が、ソース電極１５１の上面１５１ａおよび下面１５１ｂと接触せずに、ソース電極１５１とドレイン電極１５２の間の空間にのみ配置されるため、経路上の損失なしにソース電極１５１とドレイン電極１５２の間で最短の経路に電流が流れ得る。その結果、薄膜トランジスタ１００のオン（ＯＮ）電流特性を向上させることができる。
【0082】
第１アクティブ層１３０は、ソース電極１５１と同じ厚さを有するか、ソース電極１５１よりも薄い厚さを有することができる。第１アクティブ層１３０が、ソース電極１５１と同じ厚さを有するか、またはソース電極１５１よりも薄い場合、第１アクティブ層１３０は、ソース電極１５１とドレイン電極１５２の間の空間に安定的に配置することができる。
【0083】
本発明の一実施例によれば、ソース電極１５１とドレイン電極１５２は、実質的に同じ厚さを有することができる。したがって、第１アクティブ層１３０は、ドレイン電極１５２と同じか、ドレイン電極１５２よりも薄い厚さを有することができる。
【0084】
電流特性を向上させるために、第１アクティブ層１３０は、高移動度特性を有することができる。例えば、第１アクティブ層１３０は、高移動度酸化物半導体物質によって作ることができる。
【0085】
本発明の一実施例によれば、第１アクティブ層１３０は、高移動度特性を有することが知られているＩＧＺＯ（ＩｎＧａＺｎＯ）系酸化物半導体物質、ＩＺＯ（ＩｎＺｎＯ）系酸化物半導体物質、ＩＧＺＴＯ（ＩｎＧａＺｎＳｎＯ）系酸化物半導体物質、ＩＴＺＯ（ＩｎＳｎＺｎＯ）系酸化物半導体物質、ＦＩＺＯ（ＦｅＩｎＺｎＯ）系酸化物半導体物質、ＺｎＯ系酸化物半導体物質、ＳＩＺＯ（ＳｉＩｎＺｎＯ）系酸化物半導体物質およびＺｎＯＮ（Ｚｎ－Ｏｘｙｎｉｔｒｉｄｅ）系酸化物半導体物質の中の少なくとも一つを含むことができる。
【0086】
ガリウム（Ｇａ）は、酸化物半導体の移動度を低下させ得る。したがって、第１アクティブ層１３０を構成するインジウム（Ｉｎ）系酸化物半導体が、ガリウム（Ｇａ）を含む場合、インジウム（Ｉｎ）の濃度をガリウム（Ｇａ）の濃度より大きく設定することができる［Ｉｎ濃度＞Ｇａ濃度］。
【0087】
第１アクティブ層１３０上にゲート絶縁膜１６５が配置される。ゲート絶縁膜１６５は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化ハフニウム（ＨｆＯｘ）、酸化アルミニウム（ＡｌＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、ケイ酸ハフニウム（Ｈｆ－ＳｉＯｘ）、ケイ酸ジルコニウム（Ｚｒ－ＳｉＯｘ）の中の少なくとも１つを含むこともできる。ゲート絶縁膜１６５は、単一膜構造を有することもでき、多層膜構造を有することもできる。
【0088】
ゲート絶縁膜１６５上にゲート電極１６０が配置される。ゲート電極１６０は、第１アクティブ層１３０と離隔し、第１アクティブ層１３０と少なくとも一部重畳する。
【0089】
ゲート電極１６０は、アルミニウム（Ａｌ）やアルミニウム合金などのアルミニウム系の金属、銀（Ａｇ）や銀合金などの銀系列の金属、銅（Ｃｕ）や銅合金などの銅系列の金属、モリブデン（Ｍｏ）またはモリブデン合金などのモリブデン系列の金属、クロム（Ｃｒ）、タンタル（Ｔａ）、ネオジウム（Ｎｄ）およびチタン（Ｔｉ）のうちの少なくとも一つを含むことができる。ゲート電極１６０は、物理特性が異なる少なくとも２つの導電膜を含む多層膜構造を有することもできる。
【0090】
本発明の一実施例によれば、ソース電極１５１とドレイン電極１５２の間の空間において、第１アクティブ層１３０全体がチャネル部の役割をすることができる。第１アクティブ層１３０がチャネル部の役割をするようにするために、ゲート電極１６０は、第１アクティブ層１３０の全体を覆うことができる。
【0091】
例えば、第１アクティブ層１３０全体がゲート電極１６０と重畳することができる。その結果、第１アクティブ層１３０全体がチャネル部の役割をすることができる。ゲート電極１６０は、平面上で第１アクティブ層１３０を覆うことができる。ゲート電極１６０は、第１アクティブ層１３０と同じ面積を有することができ、第１アクティブ層１３０の全体を覆うことができる。製造工程における工程誤差を考慮すると、ゲート電極１６０は、平面上で第１アクティブ層１３０よりも大きな面積を有するように設計することもできる。
【0092】
【0093】
図２Ａを参照すると、第１アクティブ層１３０は、第１酸化物半導体層１３１および第２酸化物半導体層１３２を含むことができる。第２酸化物半導体層１３２は、第１酸化物半導体層１３１上に配置することができる。
【0094】
第１酸化物半導体層１３１は、第２酸化物半導体層１３２よりも高い移動度を有することができる。第１酸化物半導体層１３１は、メインチャネル層の役割をすることができる。
【0095】
第１酸化物半導体層１３１は、例えば、高移動度酸化物半導体物質で作ることができる。第１酸化物半導体層１３１は、高移動度特性を有することが知られているＩＧＺＯ（ＩｎＧａＺｎＯ）系酸化物半導体物質［Ｉｎ濃度＞Ｇａ濃度］、ＩＺＯ（ＩｎＺｎＯ）系酸化物半導体物質、ＩＧＺＴＯ（ＩｎＧａＺｎＳｎＯ）系酸化物半導体物質、ＩＴＺＯ（ＩｎＳｎＺｎＯ）系酸化物半導体物質、ＦＩＺＯ（ＦｅＩｎＺｎＯ）系酸化物半導体物質、ＺｎＯ系酸化物半導体物質、ＳＩＺＯ（ＳｉＩｎＺｎＯ）系酸化物半導体物質、およびＺｎＯＮ（Ｚｎ－Ｏｘｙｎｉｔｒｉｄｅ）系酸化物半導体物質の中の少なくとも一つを含むことができる。
【0096】
本発明の他の一実施例によれば、第２酸化物半導体層１３２は、優れた信頼性を有する酸化物半導体物質で作ることができる。例えば、第２酸化物半導体層１３２は、ガリウム（Ｇａ）系酸化物半導体物質を含むことができる。詳細には、第２酸化物半導体層１３２は、ＩＧＺＯ（ＩｎＧａＺｎＯ）系酸化物半導体物質［Ｇａ濃度＞Ｉｎ濃度］、ＧＺＯ（ＧａＺｎＯ）系酸化物半導体物質、ＩＧＯ（ＩｎＧａＯ）系酸化物半導体物質およびＧＺＴＯ（ＧａＺｎＳｎＯ）酸化物系半導体物質の中の少なくとも１つを含むことができる。
【0097】
インジウム（Ｉｎ）は、酸化物半導体の移動度を高め、ガリウム（Ｇａ）は、膜安定性を向上させる特性を有する。したがって、第２酸化物半導体層１３２が、インジウム（Ｉｎ）とガリウム（Ｇａ）を含む場合、ガリウム（Ｇａ）の濃度をインジウム（Ｉｎ）の濃度より大きく設定することができる［Ｇａ濃度＞Ｉｎ濃度］。その結果、第２酸化物半導体層１３２の安定性を向上させることができる。
【0098】
第２酸化物半導体層１３２は、第１酸化物半導体層１３１の上部に配置され、第１酸化物半導体層１３１を保護することができる。
【0099】
バッファ層１２５、ソース電極１５１およびドレイン電極１５２から露出した第１酸化物半導体層１３１の上面を第２酸化物半導体層１３２が保護することにより、第１アクティブ層１３０の安定性を向上させることができる。その結果、薄膜トランジスタ１００の駆動安定性および信頼性を向上させることができる。
【0100】
図２Ｂを参照すると、第１アクティブ層１３０は、第１酸化物半導体層１３１および第２酸化物半導体層１３２を含み、第１酸化物半導体層１３１は、第２酸化物半導体層１３２上に配置することができる。図２Ｂを参照すると、高移動度特性を有してメインチャネル層の役割をする第１酸化物半導体層１３１を、ゲート電極１６０に近接して配置することができる。第２酸化物半導体層１３２は、第１酸化物半導体層１３１の下部に配置され、第１酸化物半導体層１３１を支持および保護することができる。
【0101】
第１アクティブ層１３０が２つの層からなる構造をバイレイヤー（bi-layer）構造ともいう。図２Ａおよび図２Ｂは、第１アクティブ層１３０が２つの層からなる構造を例示している。しかしながら、本発明の他の一実施例はこれに限定されず、第１アクティブ層１３０は、第３酸化物半導体層をさらに含むことができる。第３酸化物半導体層は、第１酸化物半導体層１３１の下部に配置することができ、第２酸化物半導体層１３２の上部に配置することもでき、第１酸化物半導体層１３１と第２酸化物半導体層１３２の間に配置することもできる。
【0102】
図３は、本発明のまた他の一実施例による薄膜トランジスタ３００の断面図である。
【0103】
図２と比較すると、図３の薄膜トランジスタ３００において、第１酸化物半導体層１３１は、第２酸化物半導体層１３２の側面と下面を覆うことができる。図３を参照すると、第２酸化物半導体層１３２は、ソース電極１５１およびドレイン電極１５２と接触しないことがあり得る。
【0104】
高移動度特性を有する第１酸化物半導体層１３１が、ソース電極１５１の側面およびドレイン電極１５２の側面と直接に接触することにより、薄膜トランジスタ３００が優れたオン（ＯＮ）電流特性を有することができる。
【0105】
第１酸化物半導体層１３１と第２酸化物半導体層１３２を含む第１アクティブ層１３０の製造過程において、第１酸化物半導体層１３１を先に形成した後、その上に第２酸化物半導体層１３２を形成することによって、図３の構造を有する第１アクティブ層１３０を作ることができる。
【0106】
図４は、本発明のまた他の一実施例による薄膜トランジスタ４００の断面図である。本発明のまた他の一実施例による薄膜トランジスタ４００は、第２アクティブ層１４０を含むことができる。
【0107】
図４を参照すると、第２アクティブ層１４０は、ソース電極１５１、ドレイン電極１５２および第１アクティブ層１３０と重畳する。第２アクティブ層１４０は、基板１１０と第１アクティブ層１３０の間に配置され得る。したがって、第１アクティブ層１３０をゲート電極１６０と第２アクティブ層１４０の間に配置することができる。
【0108】
第２アクティブ層１４０は、基板１１０とソース電極１５１の間、および基板１１０とドレイン電極１５２の間に配置され得る。第２アクティブ層１４０は、ソース電極１５１の下面およびドレイン電極１５２の下面と接触することができる。
【0109】
第２アクティブ層１４０は、ソース電極１５１、ドレイン電極１５２および第１アクティブ層１３０の下部に一体に形成され得る。
【0110】
本発明のまた他の一実施例によれば、第２アクティブ層１４０は、第１アクティブ層１３０よりも低い移動度を有することができる。
【0111】
第２アクティブ層１４０は、第１アクティブ層１３０を支持する役割をすることができる。
【0112】
第２アクティブ層１４０は、優れた安定性を有し、低い移動度を有する酸化物半導体物質で作ることができる。例えば、第２アクティブ層１４０は、ガリウム（Ｇａ）系酸化物半導体物質からなり得る。詳細には、第２アクティブ層１４０は、ＩＧＺＯ（ＩｎＧａＺｎＯ）系酸化物半導体物質［Ｇａ濃度＞Ｉｎ濃度］、ＧＺＯ（ＧａＺｎＯ）系酸化物半導体物質、ＩＧＯ（ＩｎＧａＯ）系酸化物半導体物質およびＧＺＴＯ（ＧａＺｎＳｎＯ）系酸化物半導体物質の中の少なくとも１つを含むことができる。
【0113】
本発明のまた他の一実施例によれば、第２アクティブ層１４０は、薄膜トランジスタ４００のオフ（ＯＦＦ）状態で、漏れ電流を防止または抑制する役割をすることができる。
【0114】
アクティブ層１３０、１４０が酸化物半導体物質で作られる場合、薄膜トランジスタ４００のオフ（ＯＮ）状態では、ゲート電極１６０に正（＋）の電圧が印加され、薄膜トランジスタ４００のオフ（ＯＦＦ）状態では、ゲート電極１６０に負（－）の電圧が印加され得る。
【0115】
ゲート電極１６０に負（－）の電圧が印加される場合、たとえ薄膜トランジスタ４００がオフ（ＯＦＦ）状態であっても、キャリアである電子をアクティブ層１３０、１４０の中のゲート電極１６０から遠く離れた側に蓄積することができる。このように蓄積された電子によって、薄膜トランジスタ４００のオフ（ＯＦＦ）状態で漏れ電流が発生し得る。
【0116】
図４に示す薄膜トランジスタ４００のオフ（ＯＦＦ）状態では、アクティブ層１３０、１４０の最も下側の第２アクティブ層１４０の下部に、少量の電子が集まり得る。この場合、漏れ電流が流れるためには、電子はソース電極１５１、第２アクティブ層１４０の下部、およびドレイン電極１５２を通る経路に移動しなければならない（図９Ｂ参照）。ところが、本発明のまた他の一実施例によれば、第２アクティブ層１４０がソース電極１５１およびドレイン電極１５２の下部に配置されるため、漏れ電流を引き起こす電子の経路が長くなり、漏れ電流を抑制することができる。また、第２アクティブ層１４０は、半導体特性を有しはするが、低い移動度を有するため、第２アクティブ層１４０を通る漏れ電流をほとんど無視することができる。
【0117】
したがって、本発明のまた他の一実施例によれば、第２アクティブ層１４０によって薄膜トランジスタ４００の漏れ電流を防止または抑制することができる。
【0118】
図５は、本発明のまた他の一実施例による薄膜トランジスタ５００の断面図である。
【0119】
図５を参照すると、第１アクティブ層１３０は、第１酸化物半導体層１３１および第２酸化物半導体層１３２を含むことができる。第２酸化物半導体層１３２は、第１酸化物半導体層１３１上に配置され得る。
【0120】
第１酸化物半導体層１３１は、第２アクティブ層１４０と接触することができる。
【0121】
第１酸化物半導体層１３１は、第２酸化物半導体層１３２よりも高い移動度を有することができる。第１酸化物半導体層１３１は、メインチャネル層の役割をすることができる。第１酸化物半導体層１３１は、例えば、高移動度酸化物半導体物質で作ることができる。
【0122】
第２酸化物半導体層１３２は、優れた安定性を有する酸化物半導体物質で作ることができる。例えば、第２アクティブ層１４０は、ガリウム（Ｇａ）系酸化物半導体物質からなり得る。第２酸化物半導体層１３２は、第２アクティブ層１４０と同じ半導体物質で作ることができ、異なる半導体物質で作ることもできる。
【0123】
また、第１酸化物半導体層１３１は、第２アクティブ層１４０よりも高い移動度を有することができる。
【0124】
第２アクティブ層１４０は、優れた安定性を有し、低い移動度を有する酸化物半導体物質で作ることができる。例えば、第２アクティブ層１４０は、ガリウム（Ｇａ）系酸化物半導体物質からなり得る。本発明の一実施例によれば、第２酸化物半導体層１３２は、第１酸化物半導体層１３１を保護するために優れた安定性を有することができる。第２アクティブ層１４０は、漏れ電流を防止するために低い移動度を有することができる。例えば、第２アクティブ層１４０は、第２酸化物半導体層１３２よりも低い移動度を有することができる。第２アクティブ層１４０と第２酸化物半導体層１３２が同じ金属組成を有する場合、第２アクティブ層１４０が低い移動度を有するようにするために、第２アクティブ層１４０の製造工程で高い酸素分圧を印加することができる。
【0125】
しかしながら、本発明のまた他の一実施例はこれに限定されず、第２酸化物半導体層１３２が、第２アクティブ層１４０よりも低い移動度を有することもできる。第２酸化物半導体層１３２が低い移動度を有しても、第２酸化物半導体層１３２が薄い厚さで作くられると、薄膜トランジスタ５００の駆動特性を阻害しないことがあり得る。
【0126】
本発明のまた他の一実施例によれば、第１酸化物半導体層１３１は、３～２０ｎｍの厚さを有することができ、５～１０ｎｍの厚さを有することができる。第２酸化物半導体層１３２は、２～５ｎｍの厚さを有することができ、２～４ｎｍの厚さを有することができる。第２アクティブ層１４０は、５～３０ｎｍの厚さを有することができ、１０～２０ｎｍの厚さを有することができる。
【0127】
図５を参照すると、優れた安定性を有する第２酸化物半導体層１３２と第２アクティブ層１４０によって、第１酸化物半導体層１３１を保護することができる。第２酸化物半導体層１３２と第２アクティブ層１４０の間で第１酸化物半導体層１３１が保護されるため、薄膜トランジスタ５００が優れた駆動安定性を有することができ、信頼性を向上させることができる。
【0128】
図６は、本発明のまた他の一実施例による薄膜トランジスタ６００の断面図である。
【0129】
図６を参照すると、第１酸化物半導体層１３１は、第２酸化物半導体層１３２の側面と下面を覆うことができる。
【0130】
図６を参照すると、第２酸化物半導体層１３２は、ソース電極１５１およびドレイン電極１５２と接触せず、第２アクティブ層１４０とも接触しないことがあり得る。
【0131】
高移動度特性を有する第１酸化物半導体層１３１が、ソース電極１５１の側面およびドレイン電極１５２の側面と直接に接触することにより、薄膜トランジスタ６００が優れたオン（ＯＮ）電流特性を有することができる。
【0132】
第１酸化物半導体層１３１と第２酸化物半導体層１３２を含む第１アクティブ層１３０の形成過程において、第１酸化物半導体層１３１を先に形成した後、その上に第２酸化物半導体層１３２を形成すると、図６の構造を有する第１アクティブ層１３０を作ることができる（図１０Ｅおよび図１０Ｆ参照）。
【0133】
【0134】
図７Ａおよび図７Ｂは、それぞれ、本発明の一実施例による図５および図６の薄膜トランジスタ５００、６００と類似に、３つの酸化物半導体層を有するが、第２アクティブ層１４０を有しない薄膜トランジスタ７１、７２を示している。
【0135】
図７Ａおよび図７Ｂの薄膜トランジスタ７１、７２は、酸化物半導体層１３１、１３２、１３３からなるアクティブ層を含む。図７Ａの薄膜トランジスタ７１では、酸化物半導体層１３１、１３２、１３３が、ソース電極１５１とドレイン電極１５２の下部に配置される。図７Ｂの薄膜トランジスタ７２では、酸化物半導体層１３１、１３２、１３３がソース電極１５１とドレイン電極１５２の上部に配置される。
【0136】
本発明の一実施例によれば、酸化物半導体層１３１、１３２、１３３は、主にｎ型半導体特性を有することができ、したがって、酸化物半導体層１３１、１３２、１３３からなるアクティブ層を有する薄膜トランジスタをターンオン（Ｔｕｒｎ－Ｏｎ）させるために、ゲート電極１６０に正（＋）の電圧が印加される。
【0137】
ゲート電極１６０に正（＋）の電圧が印加される場合、移動度が高いかゲート電極１６０に近い、酸化物半導体層１３１、１３２、１３３の中の経路を通って主に電流が流れ得る。その結果、電流は、主に図７ａおよび図７ｂの矢印で示された経路を通って流れるようになる。
【0138】
図７Ａおよび図７Ｂの薄膜トランジスタ７１、７２では、ソース電極１５１とドレイン電極１５２の下部または上部を通る経路を通って電流が流れるようになる。この場合、電流の経路が長くなり、電流経路が長くなるにつれて抵抗が増加するため、薄膜トランジスタのオン（ＯＮ）電流特性が低下し得る。
【0139】
図８は、本発明のまた他の一実施例による薄膜トランジスタ６００のオン（ＯＮ）電流経路を示す概略図である。
【0140】
図８を参照すると、本発明のまた他の一実施例による薄膜トランジスタ６００において、第１アクティブ層１３０が、ソース電極１５１の上面１５１ａおよび下面１５１ｂと接触しないで、ソース電極１５１とドレイン電極１５２の間の空間にのみ配置される。第１アクティブ層１３０が、ソース電極１５１の側面およびドレイン電極１５２の側面と接触することにより、ソース電極１５１とドレイン電極１５２の間で最短の電荷移動経路を確保することができる。したがって、経路上の損失なしにソース電極１５１とドレイン電極１５２の間で最短経路に電流を流すことができる。その結果、薄膜トランジスタ６００のオン（ＯＮ）電流特性を向上させることができる。
【0141】
【0142】
図９Ａは、３つの酸化物半導体層１３１、１３２、１３３を含むが、第２アクティブ層１４０を含まない薄膜トランジスタを示し、図９Ｂは、第２アクティブ層１４０を含む本発明のまた他の一実施例による薄膜トランジスタ５００の一部分を示している。
【0143】
アクティブ層１３０、１４０が、酸化物半導体物質からなる場合、薄膜トランジスタのオフ（ＯＦＦ）状態では、ゲート電極１６０に負（－）の電圧を印加することができる。
【0144】
ゲート電極１６０に負（－）の電圧が印加される場合、薄膜トランジスタがオフ（ＯＦＦ）状態であっても、キャリアである電子が、酸化物半導体層１３１、１３２、１３３、１４０の中のゲート電極１６０から遠く離れた側に蓄積され得る。このように蓄積された電子によって漏れ電流が発生し得る。
【0145】
図９Ａを参照すると、薄膜トランジスタのオフ（ＯＦＦ）状態で、最下部の酸化物半導体層１３３に電子を蓄積することができる。このように蓄積された電子が、ソース電極１５１とドレイン電極１５２の間を移動すると、漏れ電流が発生し得る。
【0146】
図９Ｂを参照すると、本発明のまた他の一実施例による薄膜トランジスタ５００の場合、第１アクティブ層１３０の下部に配置された第２アクティブ層１４０を含む。図９Ｂに示す薄膜トランジスタのオフ（ＯＦＦ）状態では、アクティブ層１３０、１４０の最も下側の第２アクティブ層１４０の下部にキャリアである電子が集まり得る。ところで、本発明のまた他の一実施例によれば、第２アクティブ層１４０が、ソース電極１５１およびドレイン電極１５２の下部に配置されるため、漏れ電流を引き起こす電子の経路が長くなり、漏れ電流を抑制することができる。また、第２アクティブ層１４０は、半導体特性を有しはするが、低い移動度を有するため、第２アクティブ層１４０を通る漏れ電流をほとんど無視することができる。
【0147】
したがって、本発明のまた他の一実施例によれば、第２アクティブ層１４０によって薄膜トランジスタ５００の漏れ電流を防止または抑制することができる。
【0148】
【0149】
【0150】
図１０Ａを参照すると、基板１１０上に光遮断層１２０を形成し、光遮断層１２０上にバッファ層１２５を形成することができる。また、バッファ層１２５上に第２アクティブ層１４０を形成するための第２アクティブ物質層１４０ｍを形成することができる。第２アクティブ物質層１４０ｍは、例えば、優れた安定性を有する低移動度酸化物半導体物質で作ることができる。
【0151】
図１０Ｂを参照すると、第２アクティブ物質層１４０ｍ上にソース電極１５１およびドレイン電極１５２を形成するための導電材層１５０ｍを形成する。導電材層１５０ｍは、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジウム（Ｎｄ）、銅（Ｃｕ）、およびそれらの合金の中の少なくとも１つを含むことができる。導電材層１５０ｍは、例えば、優れたエッチング安定性を有するチタン（Ｔｉ）を含むことができる。
【0152】
例えば、ソース電極１５１およびドレイン電極１５２は、チタン（Ｔｉ）からなる単一膜構造を有することができる。また、ソース電極１５１とドレイン電極１５２は、チタン（Ｔｉ）からなる層を含む多層膜構造を有することができる。ソース電極１５１およびドレイン電極１５２が、チタン（Ｔｉ）からなる層を含む多層膜構造を有する場合、チタン（Ｔｉ）からなる層は、ソース電極１５１およびドレイン電極１５２の最上層に配置することができる。
【0153】
図１０Ｃを参照すると、導電材層１５０ｍをパターニングしてソース電極１５１およびドレイン電極１５２を形成することができる。ソース電極１５１およびドレイン電極１５２は、第２アクティブ物質層１４０ｍ上に形成される。
【0154】
図１０Ｄを参照すると、第２アクティブ物質層１４０ｍ、ソース電極１５１およびドレイン電極１５２上に第１アクティブ層１３０を形成するための第１アクティブ物質層１３０ｍを形成することができる。詳細には、第１アクティブ物質層１３０ｍは、ソース電極１５１とドレイン電極１５２の間、およびソース電極１５１とドレイン電極１５２の上部に配置され得る。
【0155】
また、図１０Ｄを参照すると、第１アクティブ物質層１３０ｍは、第１酸化物半導体物質層１３１ｍおよび第２酸化物半導体物質層１３２ｍを含むことができる。したがって、第１アクティブ物質層１３０ｍを形成する工程は、第１酸化物半導体物質層１３１ｍを形成する工程、および第２酸化物半導体物質層１３２ｍを形成する工程を含むことができる。
【0156】
図１０Ｅを参照すると、第１アクティブ物質層１３０ｍおよび第２アクティブ物質層１４０ｍをパターニングするために、フォトレジストパターン２７０を形成することができる。フォトレジストパターン２７０は、ソース電極１５１とドレイン電極１５２の間の上部に配置することができる。
【0157】
図１０Ｆを参照すると、第１アクティブ物質層１３０ｍおよび第２アクティブ物質層１４０ｍをパターニングして第１アクティブ層１３０および第２アクティブ層１４０を形成することができる。
【0158】
第１アクティブ層１３０および第２アクティブ層１４０を形成するために、フォトレジストパターン２７０を用いるフォトリソグラフィ方法を適用することができる。
【0159】
図１０Ｅおよび図１０Ｆを参照すると、フォトレジストパターン２７０を用いたフォトリソグラフィ方法により、第１アクティブ物質層１３０ｍおよび第２アクティブ物質層１４０ｍを一緒にパターニングすることができる。その結果、第１アクティブ層１３０と第２アクティブ層１４０を同時に形成することができる。
【0160】
図１０Ｆを参照すると、第１アクティブ層１３０は、ソース電極１５１とドレイン電極１５２の間に配置され、第２アクティブ層１４０と接触することができる。
【0161】
図１０Ｇを参照すると、第１アクティブ層１３０、ソース電極１５１およびドレイン電極１５２上にゲート絶縁膜１６５を形成し、ゲート絶縁膜１６５上にゲート電極１６０を形成することができる。その結果、本発明のまた他の一実施例による薄膜トランジスタ６００を作製することができる。
【0162】
図１１は、本発明のまた他の一実施例による表示装置７００の概略図である。
【0163】
本発明のまた他の一実施例による表示装置７００は、図１１に示すように、表示パネル３１０、ゲートドライバ３２０、データドライバ３３０、および制御部３４０を含む。
【0164】
表示パネル３１０にゲートライン（ＧＬ）およびデータライン（ＤＬ）が配置され、ゲートライン（ＧＬ）とデータライン（ＤＬ）の交差領域に画素（Ｐ）が配置される。画素（Ｐ）の駆動により映像が表示される。
【0165】
制御部３４０は、ゲートドライバ３２０とデータドライバ３３０を制御する。
【0166】
制御部３４０は、外部システム（未図示）から供給される信号を用いて、ゲートドライバ３２０を制御するためのゲート制御信号（ＧＣＳ）およびデータドライバ３３０を制御するためのデータ制御信号（ＤＣＳ）を出力する。また、制御部３４０は、外部システムから入力する入力映像データをサンプリングした後、それを再整列して、再整列したデジタル映像データ（ＲＧＢ）をデータドライバ３３０に供給する。
【0167】
ゲート制御信号（ＧＣＳ）は、ゲートスタートパルス（ＧＳＰ）、ゲートシフトクロック（ＧＳＣ）、ゲート出力イネーブル信号（ＧＯＥ）、スタート信号（Ｖｓｔ）、およびゲートクロック（ＧＣＬＫ）などを含む。また、ゲート制御信号（ＧＣＳ）には、シフトレジスタを制御するための制御信号を含むことができる。
【0168】
データ制御信号（ＤＣＳ）は、ソーススタートパルス（ＳＳＰ）、ソースシフトクロック信号（ＳＳＣ）、ソース出力イネーブル信号（ＳＯＥ）、極性制御信号（ＰＯＬ）などを含む。
【0169】
データドライバ３３０は、表示パネル３１０のデータライン（ＤＬ）にデータ電圧を供給する。詳細には、データドライバ３３０は、制御部３４０から入力した映像データ（ＲＧＢ）をアナログデータ電圧に変換し、データ電圧をデータライン（ＤＬ）に供給する。
【0170】
ゲートドライバ３２０は、シフトレジスタ３５０を含むことができる。
【0171】
シフトレジスタ３５０は、制御部３４０から伝送されたスタート信号やゲートクロック等を用いて、１フレームの間、ゲートライン（ＧＬ）にゲートパルスを順次に供給する。ここで、１フレームとは、表示パネル３１０を介して１つの画像が出力される期間をいう。ゲートパルスは、画素（Ｐ）に配置されたスイッチング素子（薄膜トランジスタ）をターンオンさせることができるターンオン電圧を有している。
【0172】
また、シフトレジスタ３５０は、１フレームのうち、ゲートパルスが供給されない残りの期間には、ゲートライン（ＧＬ）に、スイッチング素子をターンオフさせることができるゲートオフ信号を供給する。以下、ゲートパルスとゲートオフ信号を総称してスキャン信号（ＳＳまたはScan）という。
【0173】
本発明の一実施例によれば、ゲートドライバ３２０を表示パネル３１０に実装することができる。このように、ゲートドライバ３２０が、表示パネル３１０に直接に実装されている構造をゲートインパネル（Gate In Panel：ＧＩＰ）構造という。
【0174】
【0175】
図１２の回路図は、表示素子７１０として有機発光ダイオード（ＯＬＥＤ）を含む表示装置７００の画素（Ｐ）に対する等価回路図である。
【0176】
画素（Ｐ）は、表示素子７１０と、表示素子７１０を駆動する画素駆動部（ＰＤＣ）とを含む。図１２の画素駆動部（ＰＤＣ）は、スイッチングトランジスタである第１薄膜トランジスタ（ＴＲ１）、および駆動トランジスタである第２薄膜トランジスタ（ＴＲ２）とを含む。
【0177】
【0178】
第１薄膜トランジスタ（ＴＲ１）は、ゲートライン（ＧＬ）およびデータライン（ＤＬ）に連結していて、ゲートライン（ＧＬ）を介して供給されるスキャン信号（ＳＳ）によってターンオン又はターンオフする。
【0179】
データライン（ＤＬ）は、画素駆動部（ＰＤＣ）にデータ電圧（Ｖｄａｔａ）を提供し、第１薄膜トランジスタ（ＴＲ１）は、データ電圧（Ｖｄａｔａ）の印加を制御する。
【0180】
駆動電源ライン（ＰＬ）は、表示素子７１０に駆動電圧（Ｖｄｄ）を提供し、第２薄膜トランジスタ（ＴＲ２）は、駆動電圧（Ｖｄｄ）を制御する。駆動電圧（Ｖｄｄ）は、表示素子７１０である有機発光ダイオード（ＯＬＥＤ）を駆動するための画素駆動電圧である。
【0181】
ゲートドライバ３２０からゲートライン（ＧＬ）を介して印加されたスキャン信号（ＳＳ）によって、第１薄膜トランジスタ（ＴＲ１）がターンオンされると、データライン（ＤＬ）を介して供給されたデータ電圧（Ｖｄａｔａ）が、素子７１０に連結した第２薄膜トランジスタ（ＴＲ２）のゲート電極（Ｇ２）に供給される。データ電圧（Ｖｄａｔａ）は、第２薄膜トランジスタ（ＴＲ２）のゲート電極（Ｇ２）とソース電極（Ｓ２）との間に形成された第１キャパシタ（Ｃ１）に充電される。第１キャパシタ（Ｃ１）は、ストレージキャパシタ（Ｃｓｔ）である。
【0182】
データ電圧（Ｖｄａｔａ）によって、第２薄膜トランジスタ（ＴＲ２）を介して表示素子７１０である有機発光ダイオード（ＯＬＥＤ）に供給される電流の量が制御され、これにより表示素子７１０から出力する光の階調を制御することができる。
【0183】
【0184】
基板１１０は、ガラスまたはプラスチックからなり得る。基板１１０として、フレキシブル特性を有するプラスチック、例えばポリイミド（ＰＩ）を使用することができる。
【0185】
基板１１０上に光遮断層１２０が配置される。遮光層１２０は、外部から入射する光を遮断してアクティブ層（Ａ１、Ａ２）を保護する。
【0186】
光遮断層１２０上にバッファ層１２５が配置される。バッファ層１２５は、絶縁性物質からなり、外部から流入する水分や酸素などからアクティブ層（Ａ１、Ａ２）を保護する。
【0187】
バッファ層１２５上には、第１薄膜トランジスタ（ＴＲ１）のアクティブ層（Ａ１）と第２薄膜トランジスタ（ＴＲ２）のアクティブ層（Ａ２）が配置される。
【0188】
アクティブ層（Ａ１、Ａ２）は、酸化物半導体物質を含むことができる。本発明のまた他の一実施例によれば、アクティブ層（Ａ１、Ａ２）は、酸化物半導体物質からなる酸化物半導体層である。例えば、アクティブ層（Ａ１、Ａ２）は、それぞれ第１アクティブ層１３０および第２アクティブ層１４０を含むことができる。
【0189】
詳細には、第２アクティブ層１４０をバッファ層１２５上に配置することができる。
【0190】
第２アクティブ層１４０上にソース電極（Ｓ１、Ｓ２）およびドレイン電極（Ｄ１、Ｄ２）を配置することができる。第１薄膜トランジスタ（ＴＲ１）の第２アクティブ層１４０上に第１薄膜トランジスタ（ＴＲ１）のソース電極（Ｓ１）およびドレイン電極（Ｄ１）を配置することができる。第２薄膜トランジスタ（ＴＲ２）の第２アクティブ層１４０上に第２薄膜トランジスタ（ＴＲ２）のソース電極Ｓ２およびドレイン電極（Ｄ２）を配置することができる。
【0191】
本発明のまた他の一実施例によれば、ソース電極（Ｓ１、Ｓ２）とドレイン電極（Ｄ１、Ｄ２）は、説明の便宜上、区別したものであり、ソース電極（Ｓ１、Ｓ２）とドレイン電極（Ｄ１、Ｄ２）は、互いに交換することができる。したがって、ソース電極（Ｓ１、Ｓ２）は、ドレイン電極（Ｄ１、Ｄ２）になり得、ドレイン電極（Ｄ１、Ｄ２）は、ソース電極（Ｓ１、Ｓ２）になり得る。
【0192】
バッファ層１２５上にデータライン（ＤＬ）と駆動電源ライン（ＰＬ）を配置することができる。
【0193】
図１３および図１４を参照すれば、第２アクティブ層１４０および第１薄膜トランジスタ（ＴＲ１）のソース電極（Ｓ１）によって、データライン（ＤＬ）を形成することができる。第１薄膜トランジスタ（ＴＲ１）のソース電極（Ｓ１）は、データライン（ＤＬ）と一体に形成することができる。
【0194】
また、第２アクティブ層１４０と第２薄膜トランジスタ（ＴＲ２）のドレイン電極（Ｄ２）によって、駆動電源ライン（ＰＬ）を形成することができる。図１３および図１４を参照すれば、第２薄膜トランジスタ（ＴＲ２）のドレイン電極（Ｄ２）を駆動電源ライン（ＰＬ）と一体的に形成することができる。
【0195】
本発明のまた他の一実施例によれば、コンタクトホールなしに第１薄膜トランジスタ（ＴＲ１）のソース電極（Ｓ１）とデータライン（ＤＬ）が、互いに連結することができる。また、コンタクトホールなしに、第１薄膜トランジスタ（ＴＲ１）のアクティブ層（Ａ１）をソース電極（Ｓ１）およびドレイン電極（Ｄ１）とそれぞれ連結することができる。
【0196】
本発明のまた他の一実施例によれば、コンタクトホールなしに第２薄膜トランジスタ（ＴＲ２）のドレイン電極（Ｄ２）と駆動電源ライン（ＰＬ）を互いに連結することができる。また、コンタクトホールなしに、第２薄膜トランジスタ（ＴＲ２）のアクティブ層（Ａ２）をソース電極Ｓ２およびドレイン電極（Ｄ２）にそれぞれ連結することができる。
【0197】
第２薄膜トランジスタ（ＴＲ２）のソース電極（Ｓ２）は、バッファ層１２５上に延長され、その一部が第１キャパシタ（Ｃ１）の第１キャパシタ電極（ＣＥ１）の役割をすることができる。第１キャパシタ電極（ＣＥ１）は、第２薄膜トランジスタ（ＴＲ２）のソース電極（Ｓ２）の一部と第２アクティブ層１４０の一部とが重畳した構造からなり得る。
【0198】
アクティブ層（Ａ１、Ａ２）、ソース電極（Ｓ１、Ｓ２）、ドレイン電極（Ｄ１、Ｄ２）、および第１キャパシタ電極（ＣＥ１）上にゲート絶縁膜１６５が配置される。ゲート絶縁膜１６５は、絶縁性を有し、アクティブ層（Ａ１、Ａ２）とゲート電極（Ｇ１、Ｇ２）を離隔させる。
【0199】
ゲート絶縁膜１６５上に、第１薄膜トランジスタ（ＴＲ１）のゲート電極（Ｇ１）および第２薄膜トランジスタ（ＴＲ２）のゲート電極（Ｇ２）が配置される。
【0200】
第１薄膜トランジスタ（ＴＲ１）のゲート電極（Ｇ１）は、第１薄膜トランジスタ（ＴＲ１）のアクティブ層（Ａ１）と重畳する。第２薄膜トランジスタ（ＴＲ２）のゲート電極（Ｇ２）は、第２薄膜トランジスタ（ＴＲ２）のアクティブ層（Ａ２）と重畳する。
【0201】
図１３および図１４を参照すると、ゲート電極（Ｇ１、Ｇ２）と同一層に第１キャパシタ（Ｃ１）の第２キャパシタ電極（ＣＥ２）が配置される。ゲート電極（Ｇ１、Ｇ２）と第２キャパシタ電極（ＣＥ２）は、同一物質を用いる同一工程によって共に作製することができる。
【0202】
第２キャパシタ電極（ＣＥ２）は、ゲート絶縁膜１６５に形成された第１コンタクトホール（Ｈ１）を介して、第１薄膜トランジスタ（ＴＲ１）のドレイン電極（Ｄ１）に延長され得る。第２キャパシタ電極（ＣＥ２）の一部が、第２薄膜トランジスタ（ＴＲ２）のアクティブ層（Ａ２）の上部に延長され、第２薄膜トランジスタ（ＴＲ２）のゲート電極（Ｇ２）となり得る。
【0203】
その結果、第１薄膜トランジスタ（ＴＲ１）および第２薄膜トランジスタ（ＴＲ２）を形成することができる。
【0204】
また、ゲート絶縁膜１６５上に第１ブリッジ（ＢＲ１）を形成することができる。第１ブリッジ（ＢＲ１）は、第２薄膜トランジスタ（ＴＲ２）のソース電極（Ｓ２）と連結する。
【0205】
ゲート電極（Ｇ１、Ｇ２）、第２キャパシタ電極（ＣＥ２）、および第１ブリッジ（ＢＲ１）上に平坦化層１７５が配置される。平坦化層１７５は、第１薄膜トランジスタ（ＴＲ１）および第２薄膜トランジスタ（ＴＲ２）の上部を平坦化し、第１薄膜トランジスタ（ＴＲ１）および第２薄膜トランジスタ（ＴＲ２）を保護する。
【0206】
平坦化層１７５上に表示素子７１０の第１電極７１１が配置される。表示素子７１０の第１電極７１１は、平坦化層１７５に形成された第３コンタクトホール（Ｈ３）を介して、第１ブリッジ（ＢＲ１）と連結することができる。その結果、表示素子７１０の第１電極７１１を第２薄膜トランジスタ（ＴＲ２）のソース電極（Ｓ２）と電気的に接続することができる。
【0207】
第１電極７１１の端にバンク層７５０が配置される。バンク層７５０は、表示素子７１０の発光領域を定義する。
【0208】
第１電極７１１上に有機発光層７１２が配置され、有機発光層７１２上に第２電極７１３が配置される。これにより、表示素子７１０が完成する。図１４に示す表示素子７１０は、有機発光ダイオード（ＯＬＥＤ）である。したがって、本発明のまた他の一実施例による表示装置７００は、有機発光表示装置である。
【0209】
図１５は、本発明のまた他の一実施例による表示装置８００の画素（Ｐ）の回路図である。
【0210】
図１５は、有機発光表示装置の画素（Ｐ）に対する等価回路図である。
【0211】
図１５に示す表示装置８００の画素（Ｐ）は、表示素子７１０である有機発光ダイオード（ＯＬＥＤ）、および表示素子７１０を駆動する画素駆動部（ＰＤＣ）を含む。表示素子７１０は、画素駆動部（ＰＤＣ）に連結する。
【0212】
画素（Ｐ）には、画素駆動部（ＰＤＣ）に信号を供給する信号ライン（ＤＬ、ＧＬ、ＰＬ、ＲＬ、ＳＣＬ）が、配置されている。
【0213】
データライン（ＤＬ）にデータ電圧（Ｖｄａｔａ）が供給され、ゲートライン（ＧＬ）にスキャン信号（ＳＳ）が供給され、駆動電源ライン（ＰＬ）に画素を駆動する駆動電圧（Ｖｄｄ）が供給され、リファレンスライン（ＲＬ）にはリファレンス電圧（Ｖｒｅｆ）が供給され、センシング制御ライン（ＳＣＬ）にはセンシング制御信号（ＳＣＳ）が供給される。
【0214】
画素駆動部（ＰＤＣ）は、例えば、ゲートライン（ＧＬ）およびデータライン（ＤＬ）に連結した第１薄膜トランジスタ（ＴＲ１）（スイッチングトランジスタ）、第１薄膜トランジスタ（ＴＲ１）を介して伝送されたデータ電圧（Ｖｄａｔａ）によって、表示素子７１０に出力される電流の大きさを制御する第２薄膜トランジスタ（ＴＲ２）（駆動トランジスタ）、第２薄膜トランジスタ（ＴＲ２）の特性を感知するための第３薄膜トランジスタ（ＴＲ３）（センシングトランジスタ）を含む。
【0215】
第２薄膜トランジスタ（ＴＲ２）のゲート電極と表示素子７１０の間に第１キャパシタ（Ｃ１）が位置する。第１キャパシタ（Ｃ１）をストレージキャパシタ（Ｃｓｔ）ともいう。
【0216】
第１薄膜トランジスタ（ＴＲ１）は、ゲートライン（ＧＬ）に供給されるスキャン信号（ＳＳ）によってターンオンされ、データライン（ＤＬ）に供給されるデータ電圧（Ｖｄａｔａ）を第２薄膜トランジスタ（ＴＲ２）のゲート電極に伝送する。
【0217】
第３薄膜トランジスタ（ＴＲ３）は、第２薄膜トランジスタ（ＴＲ２）と表示素子７１０の間の第１ノード（ｎ１）およびリファレンスライン（ＲＬ）に連結し、センシング制御信号（ＳＣＳ）によりターンオン又はターンオフされ、センシング期間に駆動トランジスタである第２薄膜トランジスタ（ＴＲ２）の特性を感知する。
【0218】
第２薄膜トランジスタ（ＴＲ２）のゲート電極に連結した第２ノード（ｎ２）は、第１薄膜トランジスタ（ＴＲ１）に連結する。第２ノード（ｎ２）と第１ノード（ｎ１）の間に第１キャパシタ（Ｃ１）が形成される。
【0219】
第１薄膜トランジスタ（ＴＲ１）がターンオンされると、データライン（ＤＬ）を介して供給されたデータ電圧（Ｖｄａｔａ）が、第２薄膜トランジスタ（ＴＲ２）のゲート電極に供給される。データ電圧（Ｖｄａｔａ）は、第２薄膜トランジスタ（ＴＲ２）のゲート電極とソース電極（Ｓ２）の間に形成された第１キャパシタ（Ｃ１）に充電される。
【0220】
第２薄膜トランジスタ（ＴＲ２）がオンすると、画素を駆動する駆動電圧（Ｖｄｄ）により、電流が第２薄膜トランジスタ（ＴＲ２）を介して表示素子７１０に供給され、表示素子７１０から光が出力する。
【0221】
【0222】
図１６は、本発明のまた他の一実施例による表示装置９００の画素の回路図である。
【0223】
図１６に示す表示装置９００の画素（Ｐ）は、表示素子７１０である有機発光ダイオード（ＯＬＥＤ）、および表示素子７１０を駆動する画素駆動部（ＰＤＣ）とを含む。表示素子７１０は、画素駆動部（ＰＤＣ）に連結する。
【0224】
画素駆動部（ＰＤＣ）は、薄膜トランジスタ（ＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４）を含む。
【0225】
画素（Ｐ）には、画素駆動部（ＰＤＣ）に駆動信号を供給する信号ライン（ＤＬ、ＥＬ、ＧＬ、ＰＬ、ＳＣＬ、ＲＬ）が、配置されている。
【0226】
【0227】
また、図１６の画素駆動部（ＰＤＣ）は、図１５の画素駆動部（ＰＤＣ）と比較して、第２薄膜トランジスタ（ＴＲ２）の発光時点を制御するための発光制御トランジスタである第４薄膜トランジスタ（ＴＲ４）をさらに含む。
【0228】
第２薄膜トランジスタ（ＴＲ２）のゲート電極（Ｇ２）と表示素子７１０の間に第１キャパシタ（Ｃ１）が位置する。
【0229】
第１薄膜トランジスタ（ＴＲ１）は、ゲートライン（ＧＬ）に供給されるスキャン信号（ＳＳ）によってターンオンされ、データライン（ＤＬ）に供給されるデータ電圧（Ｖｄａｔａ）を第２薄膜トランジスタ（ＴＲ２）のゲート電極に伝送する。
【0230】
第３薄膜トランジスタ（ＴＲ３）は、リファレンスライン（ＲＬ）に連結し、センシング制御信号（ＳＣＳ）によってターンオンまたはターンオフされ、センシング期間に駆動トランジスタである第２薄膜トランジスタ（ＴＲ２）の特性を感知する。
【0231】
第４薄膜トランジスタ（ＴＲ４）は、発光制御信号（ＥＭ）によって、駆動電圧（Ｖｄｄ）を第２薄膜トランジスタ（ＴＲ２）に伝達するか、駆動電圧（Ｖｄｄ）を遮断する。第４薄膜トランジスタ（ＴＲ４）がターンオンされると、第２薄膜トランジスタ（ＴＲ２）に電流が供給され、表示素子７１０から光が出力する。
【0232】
【0233】
本発明のまた他の一実施例による画素駆動部（ＰＤＣ）は、上述した構造以外の他の様々な構造で形成することができる。画素駆動部（ＰＤＣ）は、例えば、５個以上の薄膜トランジスタを含むこともできる。
【0234】
図１７は、本発明のまた他の一実施例による表示装置１０００の画素の回路図である。
【0235】
図１７の表示装置１０００は、液晶表示装置である。
【0236】
図１７に示す表示装置１０００の画素（Ｐ）は、画素駆動部（ＰＤＣ）、および画素駆動部（ＰＤＣ）に連結した液晶キャパシタ（Ｃｌｃ）を含む。液晶キャパシタ（Ｃｌｃ）は、表示素子に該当する。
【0237】
画素駆動部（ＰＤＣ）は、ゲートライン（ＧＬ）およびデータライン（ＤＬ）と接続した薄膜トランジスタ（ＴＲ）、薄膜トランジスタ（ＴＲ）と共通電極３７２の間に接続したストレージキャパシタ（Ｃｓｔ）を含む。液晶キャパシタ（Ｃｌｃ）は、薄膜トランジスタ（ＴＲ）の画素電極３７１と共通電極３７２の間で、ストレージキャパシタ（Ｃｓｔ）と並列に接続する。
【0238】
液晶キャパシタ（Ｃｌｃ）は、薄膜トランジスタ（ＴＲ）を介して画素電極３７１に供給されたデータ信号と、共通電極３７２に供給された共通電圧（Ｖｃｏｍ）との差電圧を充電し、充電した電圧により液晶を駆動して光透過量を制御する。ストレージキャパシタ（Ｃｓｔ）は、液晶キャパシタ（Ｃｌｃ）に充電された電圧を安定的に維持させる。
【0239】
【0240】
以上説明した本発明は、上述した実施例および添付の図によって限定されるものではなく、本発明の技術的事項から逸脱しない範囲内で種々の置換、変形および変更が可能であることが、本発明が属する技術分野において通常の知識を有する者にとっては明らかであろう。したがって、本発明の範囲は、後述する特許請求の範囲によって示され、特許請求の範囲の意味、範囲、およびその均等概念から導出される全ての変更または変形された形態が、本発明の範囲に含まれるものと解釈されなければならない。
【符号の説明】
【0241】
１１０：基板
１２０：光遮断層
１２５：バッファ層
１３０：第１アクティブ層
１３１：第１酸化物半導体層
１３２：第２酸化物半導体層
１４０：第２アクティブ層
１５１：ソース電極
１５２：ドレイン電極
１６０：ゲート電極
１６５：ゲート絶縁膜
１２０：光遮断層
１２５：バッファ層
１３０：第１アクティブ層
１３１：第１酸化物半導体層
１３２：第２酸化物半導体層
１４０：第２アクティブ層
１５１：ソース電極
１５２：ドレイン電極
１６０：ゲート電極
１６５：ゲート絶縁膜
【図1】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9A】
【図9B】
【図10A】
【図10B】
【図10C】
【図10D】
【図10E】
【図10F】
【図10G】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
