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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-04-04
(45)【発行日】2024-04-12
(54)【発明の名称】フォーマル検証装置及びフォーマル検証方法
(51)【国際特許分類】
G06F 30/3323 20200101AFI20240405BHJP
【ＦＩ】
G06F30/3323
【請求項の数】
6
(21)【出願番号】P 2022201687
(22)【出願日】2022-12-19
(65)【公開番号】P2023152651
(43)【公開日】2023-10-17
【審査請求日】2023-01-31
(31)【優先権主張番号】P 2022062203
(32)【優先日】2022-04-04
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】591036457
【氏名又は名称】三菱電機エンジニアリング株式会社
(74)【代理人】
【識別番号】110003166
【氏名又は名称】弁理士法人山王内外特許事務所
(72)【発明者】
【氏名】伊東 正義
(72)【発明者】
【氏名】坂本 徹
【審査官】松浦 功
(56)【参考文献】
【文献】特開２０１１－００２９０３（ＪＰ，Ａ）
【文献】特開平１１－２１９３７８（ＪＰ，Ａ）
【文献】米国特許出願公開第２０２０／００１９６５２（ＵＳ，Ａ１）
【文献】松島広直 外１名，分割統治法による形式的機能検証のためのインタフェイスプロトコルに対するアサーションの分割，電子情報通信学会技術研究報告，社団法人電子情報通信学会，2005年01月18日，Vol. 104, No. 589，pp. 39-44
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｆ ３０／３０ －３０／３９８
(57)【特許請求の範囲】
【請求項1】
繰り返し処理を行う回路に相当する論理回路、及び、当該回路における繰り返し処理の繰り返し回数に基づいて複数に分割されたアサーションに基づいて、当該回路に対して複数の検証を行う第１のフォーマル検証部と、前記第１のフォーマル検証部による複数の検証が全て合格であるかを判定する第１の合格判定部と、
前記第１の合格判定部により複数の検証が全て合格であると判定された場合、前記回路における繰り返し処理の繰り返し回数が所望の回数であることを検証する第２のフォーマル検証部と、
前記第２のフォーマル検証部による検証が合格であるかを判定する第２の合格判定部と、
前記第１の合格判定部により複数の検証が全ては合格ではないと判定された場合、又は、前記第２の合格判定部により検証が合格ではないと判定された場合、その旨を外部に通知する通知部と
を備えたフォーマル検証装置。
【請求項2】
前記回路は、ＤＭＡコントローラであり、前記回路における繰り返し処理は、前記ＤＭＡコントローラにおけるリード処理及びライト処理である
ことを特徴とする請求項１記載のフォーマル検証装置。
【請求項3】
前記第１のフォーマル検証部は、リード処理及びライト処理の繰り返し回数が所望の回数に達する前の動作に関わる検証、リード処理及びライト処理の繰り返し回数が所望の回数に達した後の動作に関わる検証、及び、リード処理及びライト処理の繰り返し回数が所望の回数に達した際の動作に関わる検証をそれぞれ行うことを特徴とする請求項２記載のフォーマル検証装置。
【請求項4】
前記回路は、積和演算回路であり、前記回路における繰り返し処理は、前記積和演算回路における乗算処理及び加算処理である
ことを特徴とする請求項１記載のフォーマル検証装置。
【請求項5】
前記第１のフォーマル検証部は、乗算処理及び加算処理の繰り返し回数が所望の回数に達する前の動作に関わる検証、乗算処理及び加算処理の繰り返し回数が所望の回数に達した後の動作に関わる検証、及び、乗算処理及び加算処理の繰り返し回数が所望の回数に達した際の動作に関わる検証をそれぞれ行うことを特徴とする請求項４記載のフォーマル検証装置。
【請求項6】
第１のフォーマル検証部が、繰り返し処理を行う回路に相当する論理回路、及び、当該回路における繰り返し処理の繰り返し回数に基づいて複数に分割されたアサーションに基づいて、当該回路に対して複数の検証を行うステップと、第１の合格判定部が、前記第１のフォーマル検証部による複数の検証が全て合格であるかを判定するステップと、
第２のフォーマル検証部が、前記第１の合格判定部により複数の検証が全て合格であると判定された場合、前記回路における繰り返し処理の繰り返し回数が所望の回数であることを検証するステップと、
第２の合格判定部が、前記第２のフォーマル検証部による検証が合格であるかを判定するステップと、
通知部が、前記第１の合格判定部により複数の検証が全ては合格ではないと判定された場合、又は、前記第２の合格判定部により検証が合格ではないと判定された場合、その旨を外部に通知するステップと
を有するフォーマル検証方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、繰り返し処理を行う回路に対して検証を行うフォーマル検証装置及びフォーマル検証方法に関する。
【背景技術】
【0002】
開発対象である回路の大規模化及び複雑化に伴い、当該回路に対する開発工程に占める検証工程の割合は、決して小さくない。すなわち、検証工程における検証効率が低いことは、開発工程の遅延に繋がる。
【0003】
この検証工程では、動的検証又は静的検証が用いられる。
ここで、静的検証では、回路の正しさを確認するために、一般にフォーマル検証が用いられる。フォーマル検証は、回路を数理論理学的に解析し、網羅的に検証を行う手法である。
ここで、静的検証では、回路の正しさを確認するために、一般にフォーマル検証が用いられる。フォーマル検証は、回路を数理論理学的に解析し、網羅的に検証を行う手法である。
【0004】
このフォーマル検証の問題点としては、回路の数理論理学的な複雑度が高い場合、状態爆発が起こり、検証結果を得るまでに非現実的な実行時間がかかることが挙げられる。この問題は、検証効率を著しく低下させる。
【0005】
これに対し、フォーマル検証の際に生じる疑似エラーの発生を抑制するフォーマル検証装置が知られている（例えば特許文献１参照）。なお、疑似エラーは、異常動作又は前提条件の不足に起因したエラーである。
このフォーマル検証装置では、事前に動的検証の結果を用意し、その結果の中から検証対象に対する入力及び出力の条件を抽出し、フォーマル検証における制約として適用している。これにより、このフォーマル検証装置では、疑似エラーが抑制され、フォーマル検証において解析すべきエラーを効率良く検出できるようになり、検証工程の短縮化が図れる。
このフォーマル検証装置では、事前に動的検証の結果を用意し、その結果の中から検証対象に対する入力及び出力の条件を抽出し、フォーマル検証における制約として適用している。これにより、このフォーマル検証装置では、疑似エラーが抑制され、フォーマル検証において解析すべきエラーを効率良く検出できるようになり、検証工程の短縮化が図れる。
【先行技術文献】
【特許文献】
【0006】
【文献】特開２０１６－９２３２号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
上記のように、従来のフォーマル検証装置では、疑似エラーの抑制による検証工程の短縮化は可能である。しかしながら、このフォーマル検証装置では、繰り返し処理を行う回路のように数理論理学的な複雑度が高い回路に対しては、検証実行時間を抑制することができない。すなわち、繰り返し処理を行う回路に対し、フォーマル検証を用いて検証を行う場合、状態爆発を防ぐことが課題となる。なお、上記繰り返し処理を行う回路としては、例えばＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）コントローラが挙げられる。
【0008】
本開示は、上記のような課題を解決するためになされたもので、従来に対し、繰り返し処理を行う回路に対する検証の効率化が可能となるフォーマル検証装置を提供することを目的としている。
【課題を解決するための手段】
【0009】
本開示に係るフォーマル検証装置は、繰り返し処理を行う回路に相当する論理回路、及び、当該回路における繰り返し処理の繰り返し回数に基づいて複数に分割されたアサーションに基づいて、当該回路に対して複数の検証を行う第１のフォーマル検証部と、第１のフォーマル検証部による複数の検証が全て合格であるかを判定する第１の合格判定部と、第１の合格判定部により複数の検証が全て合格であると判定された場合、回路における繰り返し処理の繰り返し回数が所望の回数であることを検証する第２のフォーマル検証部と、第２のフォーマル検証部による検証が合格であるかを判定する第２の合格判定部と、第１の合格判定部により複数の検証が全ては合格ではないと判定された場合、又は、第２の合格判定部により検証が合格ではないと判定された場合、その旨を外部に通知する通知部とを備えたことを特徴とする。
【発明の効果】
【0010】
本開示によれば、上記のように構成したので、従来に対し、繰り返し処理を行う回路に対する検証の効率化が可能となる。
【図面の簡単な説明】
【0011】
【図1】実施の形態１に係るフォーマル検証装置の構成例を示す図である。
【図2】実施の形態１に係るフォーマル検証装置の動作例を示すフローチャートである。
【図3】実施の形態１に係るフォーマル検証装置の動作例を示すフローチャートであって、検証対象である回路がＤＭＡコントローラである場合での動作例を示すフローチャートである。
【発明を実施するための形態】
【0012】
以下、実施の形態について図面を参照しながら詳細に説明する。
実施の形態１．
図１は実施の形態１に係るフォーマル検証装置１の構成例を示す図である。
フォーマル検証装置１は、検証対象である回路に対してフォーマル検証を行う装置である。このフォーマル検証装置１は、例えばＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）開発の検証の場面で支援装置として用いることができる。
なお、実施の形態１に係るフォーマル検証装置１が検証対象とする回路は、繰り返し処理を行う回路である。繰り返し処理を行う回路としては、例えばＤＭＡコントローラ及び積和演算回路が挙げられる。ＤＭＡコントローラは、基本動作として、リード処理及びライト処理を繰り返す回路である。積和演算回路は、基本動作として、乗算処理及び加算処理を繰り返す回路である。
実施の形態１．
図１は実施の形態１に係るフォーマル検証装置１の構成例を示す図である。
フォーマル検証装置１は、検証対象である回路に対してフォーマル検証を行う装置である。このフォーマル検証装置１は、例えばＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）開発の検証の場面で支援装置として用いることができる。
なお、実施の形態１に係るフォーマル検証装置１が検証対象とする回路は、繰り返し処理を行う回路である。繰り返し処理を行う回路としては、例えばＤＭＡコントローラ及び積和演算回路が挙げられる。ＤＭＡコントローラは、基本動作として、リード処理及びライト処理を繰り返す回路である。積和演算回路は、基本動作として、乗算処理及び加算処理を繰り返す回路である。
【0013】
このフォーマル検証装置１は、図１に示すように、記録部１０１、第１のフォーマル検証部１０２、第１の合格判定部１０３、第２のフォーマル検証部１０４、第２の合格判定部１０５、通知部１０６、及び、修正完了受付部１０７を備えている。また、記録部１０１は、図１に示すように、論理回路記録部１０１１、アサーション記録部１０１２、及び、検証結果記録部１０１３を有している。
【0014】
記録部１０１は、フォーマル検証装置１で扱われる各種の情報を記録する。
なお、記録部１０１としては、例えば、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）等の不揮発性又は揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、又はＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）等が該当する。
なお、記録部１０１としては、例えば、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）等の不揮発性又は揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、又はＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）等が該当する。
【0015】
論理回路記録部１０１１は、論理回路を示す情報を記録する。この論理回路は、検証対象である回路（繰り返し処理を行う回路）に相当する回路である。なお、論理回路記録部１０１１に記録されている論理回路を示す情報は、ユーザにより適宜修正可能である。
【0016】
アサーション記録部１０１２は、上記論理回路に対する複数のアサーションを示す情報を記録する。アサーションは、検証対象である回路に対する検証を可能とするためのものである。なお、実施の形態１に係るフォーマル検証装置１で用いられるアサーションは、検証対象である回路における繰り返し処理の繰り返し回数に基づいて複数に分割されたアサーション（分割後アサーション）、及び、検証対象である回路における繰り返し処理の繰り返し回数が所望の回数であることを検証するためのアサーション（分割前アサーション）である。なお、アサーション記録部１０１２に記録されている複数のアサーションを示す情報は、それぞれ、ユーザにより適宜修正可能である。
【0017】
ここで、例えば、検証対象である回路がＤＭＡコントローラである場合、複数に分割されたアサーションは、リード処理及びライト処理の繰り返し回数が所望の回数に達する前の動作に関わる検証（第１の検証）を可能とするアサーション、リード処理及びライト処理の繰り返し回数が所望の回数に達した後の動作に関わる検証（第２の検証）を可能とするアサーション、及び、リード処理及びライト処理の繰り返し回数が所望の回数に達した際の動作に関わる検証（第３の検証）を可能とするアサーションである。
【0018】
また、例えば、検証対象である回路が積和演算回路である場合、複数に分割されたアサーションは、乗算処理及び加算処理の繰り返し回数が所望の回数に達する前の動作に関わる検証（第１の検証）を可能とするアサーション、乗算処理及び加算処理の繰り返し回数が所望の回数に達した後の動作に関わる検証（第２の検証）を可能とするアサーション、及び、乗算処理及び加算処理の繰り返し回数が所望の回数に達した際の動作に関わる検証（第３の検証）を可能とするアサーションである。
【0019】
検証結果記録部１０１３は、第１のフォーマル検証部１０２による検証結果を示す情報を記録する。
【0020】
また、図１では、論理回路記録部１０１１、アサーション記録部１０１２、及び、検証結果記録部１０１３が、フォーマル検証装置１の内部に設けられた場合を示した。しかしながら、これに限らず、論理回路記録部１０１１、アサーション記録部１０１２、及び、検証結果記録部１０１３のうちの一部又は全部は、フォーマル検証装置１の外部に設けられていてもよい。
【0021】
第１のフォーマル検証部１０２は、論理回路記録部１０１１に記録されている情報が示す論理回路、及び、アサーション記録部１０１２に記録されている情報が示す複数のアサーション（分割後アサーション）に基づいて、検証対象である回路に対して複数の検証を行う。すなわち、第１のフォーマル検証部１０２は、複数のアサーションを論理回路にそれぞれ入力することで、検証対象である回路における繰り返し処理の繰り返し回数に基づいて複数に分割された検証をそれぞれ行う。
この第１のフォーマル検証部１０２による検証結果を示す情報は、検証結果記録部１０１３に記録される。
この第１のフォーマル検証部１０２による検証結果を示す情報は、検証結果記録部１０１３に記録される。
【0022】
また、第１のフォーマル検証部１０２は、修正完了受付部１０７によりアサーションの修正が完了した旨の通知である修正完了通知、又は、論理回路の修正が完了した旨の通知である修正完了通知が受付けられた場合、上記複数の検証を再度行う。
【0023】
ここで、例えば、検証対象である回路がＤＭＡコントローラである場合、第１のフォーマル検証部１０２は、このＤＭＡコントローラにおけるリード処理及びライト処理の繰り返し回数に基づいて複数に分割された検証をそれぞれ行う。
より具体的には、第１のフォーマル検証部１０２は、リード処理及びライト処理の繰り返し回数が所望の回数に達する前の動作に関わる検証（第１の検証）、リード処理及びライト処理の繰り返し回数が所望の回数に達した後の動作に関わる検証（第２の検証）、及び、リード処理及びライト処理の繰り返し回数が所望の回数に達した際の動作に関わる検証（第３の検証）をそれぞれ行う。
より具体的には、第１のフォーマル検証部１０２は、リード処理及びライト処理の繰り返し回数が所望の回数に達する前の動作に関わる検証（第１の検証）、リード処理及びライト処理の繰り返し回数が所望の回数に達した後の動作に関わる検証（第２の検証）、及び、リード処理及びライト処理の繰り返し回数が所望の回数に達した際の動作に関わる検証（第３の検証）をそれぞれ行う。
【0024】
また、例えば、検証対象である回路が積和演算回路である場合、第１のフォーマル検証部１０２は、この積和演算回路における乗算処理及び加算処理の繰り返し回数に基づいて複数に分割された検証をそれぞれ行う。
より具体的には、第１のフォーマル検証部１０２は、乗算処理及び加算処理の繰り返し回数が所望の回数に達する前の動作に関わる検証（第１の検証）、乗算処理及び加算処理の繰り返し回数が所望の回数に達した後の動作に関わる検証（第２の検証）、及び、乗算処理及び加算処理の繰り返し回数が所望の回数に達した際の動作に関わる検証（第３の検証）をそれぞれ行う。
より具体的には、第１のフォーマル検証部１０２は、乗算処理及び加算処理の繰り返し回数が所望の回数に達する前の動作に関わる検証（第１の検証）、乗算処理及び加算処理の繰り返し回数が所望の回数に達した後の動作に関わる検証（第２の検証）、及び、乗算処理及び加算処理の繰り返し回数が所望の回数に達した際の動作に関わる検証（第３の検証）をそれぞれ行う。
【0025】
この場合、第１のフォーマル検証部１０２は、第１の検証として、繰り返し回数が所望の回数に達する前について、リード処理とライト処理の一連の処理が連続していることを検証する。
また、第１のフォーマル検証部１０２は、第２の検証として、繰り返し回数が所望の回数に達した後について、リード処理とライト処理の一連の処理が発生しないことを検証する。
また、第１のフォーマル検証部１０２は、第３の検証として、繰り返し回数が所望の回数に達した際（（所望の繰り返し回数－１）分のリード処理及びライト処理の繰り返しが発生したことを前提条件とし、その次にリード処理及びライト処理が発生した際）について、その最後のリード処理及びライト処理のみを抽出して正当性を検証する。
また、第１のフォーマル検証部１０２は、第２の検証として、繰り返し回数が所望の回数に達した後について、リード処理とライト処理の一連の処理が発生しないことを検証する。
また、第１のフォーマル検証部１０２は、第３の検証として、繰り返し回数が所望の回数に達した際（（所望の繰り返し回数－１）分のリード処理及びライト処理の繰り返しが発生したことを前提条件とし、その次にリード処理及びライト処理が発生した際）について、その最後のリード処理及びライト処理のみを抽出して正当性を検証する。
【0026】
第１の合格判定部１０３は、第１のフォーマル検証部１０２による複数の検証が全て合格であるかを判定する。
【0027】
第２のフォーマル検証部１０４は、第１の合格判定部１０３により複数の検証が全て合格であると判定された場合、検証対象である回路における繰り返し処理の繰り返し回数が所望の回数であることを検証（第４の検証）する。この際、第２のフォーマル検証部１０４は、アサーション記録部１０１２に記録されている情報が示すアサーション（分割前アサーション）に基づいて、検証結果記録部１０１３に記録されている検証結果を示す情報を読み出すことで、上記検証を行う。
【0028】
ここで、例えば、検証対象である回路がＤＭＡコントローラである場合、第２のフォーマル検証部１０４は、第４の検証として、このＤＭＡコントローラにおけるリード処理及びライト処理の繰り返し回数が所望の回数であることを検証する。
【0029】
また、例えば、検証対象である回路が積和演算回路である場合、第２のフォーマル検証部１０４は、第４の検証として、この積和演算回路における乗算処理及び加算処理の繰り返し回数が所望の回数であることを検証する。
【0030】
第２の合格判定部１０５は、第２のフォーマル検証部１０４による検証が合格であるかを判定する。
【0031】
通知部１０６は、第１の合格判定部１０３により複数の検証が全ては合格ではないと判定された場合、又は、第２の合格判定部１０５により検証が合格ではないと判定された場合、その旨を外部に通知する。
【0032】
その後、通知部１０６による通知を受付けたユーザは、アサーション記録部１０１２に記録されている情報が示すアサーションに不具合が生じているかを判定する。
ここで、ユーザは、アサーションに不具合が生じていると判定した場合には、当該アサーションを修正する。そして、アサーション記録部１０１２は、記録しているアサーションを示す情報を修正後のアサーションを示す情報に更新する。
一方、ユーザは、アサーションに不具合が生じていないと判定した場合には、論理回路を修正する。そして、論理回路記録部１０１１は、記録している論理回路を示す情報を修正後の論理回路を示す情報に更新する。
ここで、ユーザは、アサーションに不具合が生じていると判定した場合には、当該アサーションを修正する。そして、アサーション記録部１０１２は、記録しているアサーションを示す情報を修正後のアサーションを示す情報に更新する。
一方、ユーザは、アサーションに不具合が生じていないと判定した場合には、論理回路を修正する。そして、論理回路記録部１０１１は、記録している論理回路を示す情報を修正後の論理回路を示す情報に更新する。
【0033】
修正完了受付部１０７は、ユーザから、アサーションの修正完了を示す通知である修正完了通知、又は、論理回路の修正完了を示す通知である修正完了通知を受付ける。
【0034】
次に、図１に示す実施の形態１に係るフォーマル検証装置１の動作例について、図２を参照しながら説明する。
なお、論理回路記録部１０１１は、検証対象である回路に相当する論理回路を示す情報を記録している。また、アサーション記録部１０１２は、上記論理回路に対する複数のアサーションを記録している。アサーション記録部１０１２に記録されている情報が示す複数のアサーションは、上記検証対象である回路における繰り返し処理の繰り返し回数に基づいて複数に分割されたアサーション（分割後アサーション）、及び、検証対象である回路における繰り返し処理の繰り返し回数が所望の回数であることを検証するためのアサーション（分割前アサーション）である。
なお、論理回路記録部１０１１は、検証対象である回路に相当する論理回路を示す情報を記録している。また、アサーション記録部１０１２は、上記論理回路に対する複数のアサーションを記録している。アサーション記録部１０１２に記録されている情報が示す複数のアサーションは、上記検証対象である回路における繰り返し処理の繰り返し回数に基づいて複数に分割されたアサーション（分割後アサーション）、及び、検証対象である回路における繰り返し処理の繰り返し回数が所望の回数であることを検証するためのアサーション（分割前アサーション）である。
【0035】
図１に示す実施の形態１に係るフォーマル検証装置１の動作例では、図２に示すように、まず、第１のフォーマル検証部１０２は、論理回路記録部１０１１に記録されている情報が示す論理回路、及び、アサーション記録部１０１２に記録されている情報が示す複数のアサーション（分割後アサーション）に基づいて、検証対象である回路に対して複数の検証を行う（ステップＳＴ２０１）。すなわち、第１のフォーマル検証部１０２は、複数のアサーションを論理回路にそれぞれ入力することで、検証対象である回路における繰り返し処理の繰り返し回数に基づいて複数に分割された検証をそれぞれ行う。
【0036】
なお、第１のフォーマル検証部１０２における各検証の順序は問われず、順不同でよい。また、第１のフォーマル検証部１０２における各検証は、それぞれ単独で行われてもよいし並列で行われてもよい。
【0037】
なお、この第１のフォーマル検証部１０２による検証結果を示す情報は、検証結果記録部１０１３に記録される。すなわち、検証結果記録部１０１３には、分割された複数の検証の結果を示す情報がそれぞれ記録される。
【0038】
次いで、第１の合格判定部１０３は、第１のフォーマル検証部１０２による複数の検証が全て合格であるかを判定する（ステップＳＴ２０２）。
【0039】
このステップＳＴ２０２において、第１の合格判定部１０３が複数の検証が全て合格であると判定した場合、第２のフォーマル検証部１０４は、検証対象である回路における繰り返し処理の繰り返し回数が所望の回数であることを検証する（ステップＳＴ２０３）。この際、第２のフォーマル検証部１０４は、アサーション記録部１０１２に記録されている情報が示すアサーション（分割前アサーション）に基づいて、検証結果記録部１０１３に記録されている検証結果を示す情報を読み出すことで、上記検証を行う。
【0040】
このように、第２のフォーマル検証部１０４は、検証結果記録部１０１３に記録されている検証結果を示す情報を読み出して上記検証を行うことで、その分の数理論理学的な複雑度を低減可能となる。
【0041】
次いで、第２の合格判定部１０５は、第２のフォーマル検証部１０４による検証が合格であるかを判定する（ステップＳＴ２０４）。
【0042】
このステップＳＴ２０４において、第２の合格判定部１０５が検証が合格であると判定した場合、シーケンスは終了する。
【0043】
一方、ステップＳＴ２０２において、第１の合格判定部１０３が複数の検証が全ては合格ではないと判定した場合、又は、ステップＳＴ２０４において、第２の合格判定部１０５が検証が合格ではないと判定した場合、通知部１０６は、その旨を外部に通知する（ステップＳＴ２０５）。
【0044】
その後、通知部１０６による通知を受付けたユーザは、アサーション記録部１０１２に記録されている情報が示すアサーションに不具合が生じているかを判定する。
ここで、ユーザは、アサーションに不具合が生じていると判定した場合には、当該アサーションを修正する。そして、アサーション記録部１０１２は、記録しているアサーションを示す情報を修正後のアサーションを示す情報に更新する。
一方、ユーザは、アサーションに不具合が生じていないと判定した場合には、論理回路を修正する。そして、論理回路記録部１０１１は、記録している論理回路を示す情報を修正後の論理回路を示す情報に更新する。
ここで、ユーザは、アサーションに不具合が生じていると判定した場合には、当該アサーションを修正する。そして、アサーション記録部１０１２は、記録しているアサーションを示す情報を修正後のアサーションを示す情報に更新する。
一方、ユーザは、アサーションに不具合が生じていないと判定した場合には、論理回路を修正する。そして、論理回路記録部１０１１は、記録している論理回路を示す情報を修正後の論理回路を示す情報に更新する。
【0045】
次いで、修正完了受付部１０７は、ユーザから、アサーションの修正完了を示す通知である修正完了通知、又は、論理回路の修正完了を示す通知である修正完了通知を受付ける（ステップＳＴ２０６）。
その後、シーケンスはステップＳＴ２０１に戻る。そして、第１のフォーマル検証部１０２は、上記複数の検証を再度行う。
その後、シーケンスはステップＳＴ２０１に戻る。そして、第１のフォーマル検証部１０２は、上記複数の検証を再度行う。
【0046】
このように、実施の形態１に係るフォーマル検証装置１では、検証対象である回路に対するフォーマル検証において、当該回路における繰り返し処理の繰り返し回数に基づいて分割された複数の検証を行い、その後、当該繰り返し回数が所望の回数になることを検証する。
これにより、実施の形態１に係るフォーマル検証装置１では、従来に対し、検証対象である回路が有する要素を分解且つ簡略化することができ、数理論理学的な複雑度を低減可能となる。その結果、実施の形態１に係るフォーマル検証装置１では、従来に対し、フォーマル検証における状態爆発を抑制でき、検証実行時間を抑制可能となる。
これにより、実施の形態１に係るフォーマル検証装置１では、従来に対し、検証対象である回路が有する要素を分解且つ簡略化することができ、数理論理学的な複雑度を低減可能となる。その結果、実施の形態１に係るフォーマル検証装置１では、従来に対し、フォーマル検証における状態爆発を抑制でき、検証実行時間を抑制可能となる。
【0047】
次に、検証対象とする回路がＤＭＡコントローラである場合での、図１に示す実施の形態１に係るフォーマル検証装置１の動作例について、図３を参照しながら説明する。
なお、論理回路記録部１０１１は、ＤＭＡコントローラに相当する論理回路を示す情報を記録している。また、アサーション記録部１０１２は、複数のアサーションを示す情報を記録している。アサーション記録部１０１２に記録されている情報が示す複数のアサーションは、ＤＭＡコントローラにおけるリード処理及びライト処理の繰り返し回数に基づいて３つに分割されたアサーション（分割後アサーション）、及び、検証対象である回路における繰り返し処理の繰り返し回数が所望の回数であることを検証するためのアサーション（分割前アサーション）である。
なお、論理回路記録部１０１１は、ＤＭＡコントローラに相当する論理回路を示す情報を記録している。また、アサーション記録部１０１２は、複数のアサーションを示す情報を記録している。アサーション記録部１０１２に記録されている情報が示す複数のアサーションは、ＤＭＡコントローラにおけるリード処理及びライト処理の繰り返し回数に基づいて３つに分割されたアサーション（分割後アサーション）、及び、検証対象である回路における繰り返し処理の繰り返し回数が所望の回数であることを検証するためのアサーション（分割前アサーション）である。
【0048】
検証対象とする回路がＤＭＡコントローラである場合での、図１に示す実施の形態１に係るフォーマル検証装置１の動作例では、図３に示すように、まず、第１のフォーマル検証部１０２は、論理回路記録部１０１１に記録されている情報が示す論理回路、及び、アサーション記録部１０１２に記録されている情報が示す複数のアサーション（分割後アサーション）に基づいて、ＤＭＡコントローラに対して複数の検証（第１の検証、第２の検証及び第３の検証）を行う（ステップＳＴ３０１）。すなわち、第１のフォーマル検証部１０２は、３つのアサーションを論理回路にそれぞれ入力することで、ＤＭＡコントローラにおけるリード処理及びライト処理の繰り返し回数に基づいて３つに分割された検証をそれぞれ行う。
【0049】
すなわち、第１のフォーマル検証部１０２は、第１の検証として、繰り返し回数が所望の回数に達する前について、リード処理とライト処理の一連の処理が連続していることを検証する。
また、第１のフォーマル検証部１０２は、第２の検証として、繰り返し回数が所望の回数に達した後について、リード処理とライト処理の一連の処理が発生しないことを検証する。
また、第１のフォーマル検証部１０２は、第３の検証として、繰り返し回数が所望の回数に達した際（（所望の繰り返し回数－１）分のリード処理及びライト処理の繰り返しが発生したことを前提条件とし、その次にリード処理及びライト処理が発生した際）について、その最後のリード処理及びライト処理のみを抽出して正当性を検証する。
また、第１のフォーマル検証部１０２は、第２の検証として、繰り返し回数が所望の回数に達した後について、リード処理とライト処理の一連の処理が発生しないことを検証する。
また、第１のフォーマル検証部１０２は、第３の検証として、繰り返し回数が所望の回数に達した際（（所望の繰り返し回数－１）分のリード処理及びライト処理の繰り返しが発生したことを前提条件とし、その次にリード処理及びライト処理が発生した際）について、その最後のリード処理及びライト処理のみを抽出して正当性を検証する。
【0050】
なお、第１のフォーマル検証部１０２における各検証の順序は問われず、順不同でよい。また、第１のフォーマル検証部１０２における各検証は、それぞれ単独で行われてもよいし並列で行われてもよい。
【0051】
そして、この第１のフォーマル検証部１０２による検証結果を示す情報は、検証結果記録部１０１３に記録される。すなわち、検証結果記録部１０１３には、繰り返し回数が所望の回数に達する前の動作に関わる検証の結果を示す情報、繰り返し回数が所望の回数に達した後の動作に関わる検証の結果を示す情報、及び、繰り返し回数が所望の回数に達した際の動作に関わる検証の結果を示す情報が、それぞれ記録される。
【0052】
次いで、第１の合格判定部１０３は、第１のフォーマル検証部１０２による複数の検証が全て合格であるかを判定する（ステップＳＴ３０２）。
【0053】
このステップＳＴ３０２において、第１の合格判定部１０３が複数の検証が全て合格であると判定した場合、第２のフォーマル検証部１０４は、ＤＭＡコントローラにおけるリード処理及びライト処理の繰り返し回数が所望の回数であることを検証（第４の検証）する（ステップＳＴ３０３）。この際、第２のフォーマル検証部１０４は、アサーション記録部１０１２に記録されている情報が示すアサーション（分割前アサーション）に基づいて、検証結果記録部１０１３に記録されている検証結果を示す情報を読み出すことで、上記検証を行う。
【0054】
このように、第２のフォーマル検証部１０４は、検証結果記録部１０１３に記録されている検証結果を示す情報を読み出して上記検証を行うことで、その分の数理論理学的な複雑度を低減可能となる。
【0055】
次いで、第２の合格判定部１０５は、第２のフォーマル検証部１０４による検証が合格であるかを判定する（ステップＳＴ３０４）。
【0056】
このステップＳＴ３０４において、第２の合格判定部１０５が検証が合格であると判定した場合、シーケンスは終了する。
【0057】
一方、ステップＳＴ３０２において、第１の合格判定部１０３が複数の検証が全ては合格ではないと判定した場合、又は、ステップＳＴ３０４において、第２の合格判定部１０５が検証が合格ではないと判定した場合、通知部１０６は、その旨を外部に通知する（ステップＳＴ３０５）。
【0058】
その後、通知部１０６による通知を受付けたユーザは、アサーション記録部１０１２に記録されている情報が示すアサーションに不具合が生じているかを判定する。
ここで、ユーザは、アサーションに不具合が生じていると判定した場合には、当該アサーションを修正する。そして、アサーション記録部１０１２は、記録しているアサーションを示す情報を修正後のアサーションを示す情報に更新する。
一方、ユーザは、アサーションに不具合が生じていないと判定した場合には、論理回路を修正する。そして、論理回路記録部１０１１は、記録している論理回路を示す情報を修正後の論理回路を示す情報に更新する。
ここで、ユーザは、アサーションに不具合が生じていると判定した場合には、当該アサーションを修正する。そして、アサーション記録部１０１２は、記録しているアサーションを示す情報を修正後のアサーションを示す情報に更新する。
一方、ユーザは、アサーションに不具合が生じていないと判定した場合には、論理回路を修正する。そして、論理回路記録部１０１１は、記録している論理回路を示す情報を修正後の論理回路を示す情報に更新する。
【0059】
次いで、修正完了受付部１０７は、ユーザから、アサーションの修正完了を示す通知である修正完了通知、又は、論理回路の修正完了を示す通知である修正完了通知を受付ける（ステップＳＴ３０６）。
その後、シーケンスはステップＳＴ３０１に戻る。そして、第１のフォーマル検証部１０２は、上記複数の検証を再度行う。
その後、シーケンスはステップＳＴ３０１に戻る。そして、第１のフォーマル検証部１０２は、上記複数の検証を再度行う。
【0060】
このように、実施の形態１に係るフォーマル検証装置１では、ＤＭＡコントローラに対するフォーマル検証において、当該ＤＭＡコントローラにおけるリード処理及びライト処理の繰り返し回数に基づいて分割された複数の検証（第１の検証、第２の検証及び第３の検証）を行い、その後、当該繰り返し回数が所望の回数になることを検証（第４の検証）する。
これにより、実施の形態１に係るフォーマル検証装置１では、従来に対し、ＤＭＡコントローラが有する要素を分解且つ簡略化することができ、数理論理学的な複雑度を低減可能となる。その結果、実施の形態１に係るフォーマル検証装置１では、従来に対し、ＤＭＡコントローラに対するフォーマル検証における状態爆発を抑制でき、検証実行時間を抑制可能となる。
これにより、実施の形態１に係るフォーマル検証装置１では、従来に対し、ＤＭＡコントローラが有する要素を分解且つ簡略化することができ、数理論理学的な複雑度を低減可能となる。その結果、実施の形態１に係るフォーマル検証装置１では、従来に対し、ＤＭＡコントローラに対するフォーマル検証における状態爆発を抑制でき、検証実行時間を抑制可能となる。
【0061】
次に、検証対象とする回路が積和演算回路である場合での、図１に示す実施の形態１に係るフォーマル検証装置１の動作例について、図３を参照しながら説明する。
なお、論理回路記録部１０１１は、積和演算回路に相当する論理回路を示す情報を記録している。また、アサーション記録部１０１２は、複数のアサーションを示す情報を記録している。アサーション記録部１０１２に記録されている情報が示す複数のアサーションは、積和演算回路における乗算処理及び加算処理の繰り返し回数に基づいて３つに分割されたアサーション（分割後アサーション）、及び、検証対象である回路における繰り返し処理の繰り返し回数が所望の回数であることを検証するためのアサーション（分割前アサーション）である。
なお、論理回路記録部１０１１は、積和演算回路に相当する論理回路を示す情報を記録している。また、アサーション記録部１０１２は、複数のアサーションを示す情報を記録している。アサーション記録部１０１２に記録されている情報が示す複数のアサーションは、積和演算回路における乗算処理及び加算処理の繰り返し回数に基づいて３つに分割されたアサーション（分割後アサーション）、及び、検証対象である回路における繰り返し処理の繰り返し回数が所望の回数であることを検証するためのアサーション（分割前アサーション）である。
【0062】
検証対象とする回路が積和演算回路である場合での、図１に示す実施の形態１に係るフォーマル検証装置１の動作例では、図３に示すように、まず、第１のフォーマル検証部１０２は、論理回路記録部１０１１に記録されている情報が示す論理回路、及び、アサーション記録部１０１２に記録されている情報が示す複数のアサーション（分割後アサーション）に基づいて、積和演算回路に対して複数の検証（第１の検証、第２の検証及び第３の検証）を行う（ステップＳＴ３０１）。すなわち、第１のフォーマル検証部１０２は、３つのアサーションを論理回路にそれぞれ入力することで、積和演算回路における乗算処理及び加算処理の繰り返し回数に基づいて３つに分割された検証をそれぞれ行う。
【0063】
すなわち、第１のフォーマル検証部１０２は、第１の検証として、繰り返し回数が所望の回数に達する前について、乗算処理と加算処理の一連の処理が連続していることを検証する。
また、第１のフォーマル検証部１０２は、第２の検証として、繰り返し回数が所望の回数に達した後について、乗算処理と加算処理の一連の処理が発生しないことを検証する。
また、第１のフォーマル検証部１０２は、第３の検証として、繰り返し回数が所望の回数に達した際（（所望の繰り返し回数－１）分の乗算処理及び加算処理の繰り返しが発生したことを前提条件とし、その次に乗算処理及び加算処理が発生した際）について、その最後の乗算処理及び加算処理のみを抽出して正当性を検証する。
また、第１のフォーマル検証部１０２は、第２の検証として、繰り返し回数が所望の回数に達した後について、乗算処理と加算処理の一連の処理が発生しないことを検証する。
また、第１のフォーマル検証部１０２は、第３の検証として、繰り返し回数が所望の回数に達した際（（所望の繰り返し回数－１）分の乗算処理及び加算処理の繰り返しが発生したことを前提条件とし、その次に乗算処理及び加算処理が発生した際）について、その最後の乗算処理及び加算処理のみを抽出して正当性を検証する。
【0064】
なお、第１のフォーマル検証部１０２における各検証の順序は問われず、順不同でよい。また、第１のフォーマル検証部１０２における各検証は、それぞれ単独で行われてもよいし並列で行われてもよい。
【0065】
そして、この第１のフォーマル検証部１０２による検証結果を示す情報は、検証結果記録部１０１３に記録される。すなわち、検証結果記録部１０１３には、繰り返し回数が所望の回数に達する前の動作に関わる検証の結果を示す情報、繰り返し回数が所望の回数に達した後の動作に関わる検証の結果を示す情報、及び、繰り返し回数が所望の回数に達した際の動作に関わる検証の結果を示す情報が、それぞれ記録される。
【0066】
次いで、第１の合格判定部１０３は、第１のフォーマル検証部１０２による複数の検証が全て合格であるかを判定する（ステップＳＴ３０２）。
【0067】
このステップＳＴ３０２において、第１の合格判定部１０３が複数の検証が全て合格であると判定した場合、第２のフォーマル検証部１０４は、積和演算回路における乗算処理及び加算処理の繰り返し回数が所望の回数であることを検証（第４の検証）する（ステップＳＴ３０３）。この際、第２のフォーマル検証部１０４は、アサーション記録部１０１２に記録されている情報が示すアサーション（分割前アサーション）に基づいて、検証結果記録部１０１３に記録されている検証結果を示す情報を読み出すことで、上記検証を行う。
【0068】
このように、第２のフォーマル検証部１０４は、検証結果記録部１０１３に記録されている検証結果を示す情報を読み出して上記検証を行うことで、その分の数理論理学的な複雑度を低減可能となる。
【0069】
次いで、第２の合格判定部１０５は、第２のフォーマル検証部１０４による検証が合格であるかを判定する（ステップＳＴ３０４）。
【0070】
このステップＳＴ３０４において、第２の合格判定部１０５が検証が合格であると判定した場合、シーケンスは終了する。
【0071】
一方、ステップＳＴ３０２において、第１の合格判定部１０３が複数の検証が全ては合格ではないと判定した場合、又は、ステップＳＴ３０４において、第２の合格判定部１０５が検証が合格ではないと判定した場合、通知部１０６は、その旨を外部に通知する（ステップＳＴ３０５）。
【0072】
その後、通知部１０６による通知を受付けたユーザは、アサーション記録部１０１２に記録されている情報が示すアサーションに不具合が生じているかを判定する。
ここで、ユーザは、アサーションに不具合が生じていると判定した場合には、当該アサーションを修正する。そして、アサーション記録部１０１２は、記録しているアサーションを示す情報を修正後のアサーションを示す情報に更新する。
一方、ユーザは、アサーションに不具合が生じていないと判定した場合には、論理回路を修正する。そして、論理回路記録部１０１１は、記録している論理回路を示す情報を修正後の論理回路を示す情報に更新する。
ここで、ユーザは、アサーションに不具合が生じていると判定した場合には、当該アサーションを修正する。そして、アサーション記録部１０１２は、記録しているアサーションを示す情報を修正後のアサーションを示す情報に更新する。
一方、ユーザは、アサーションに不具合が生じていないと判定した場合には、論理回路を修正する。そして、論理回路記録部１０１１は、記録している論理回路を示す情報を修正後の論理回路を示す情報に更新する。
【0073】
次いで、修正完了受付部１０７は、ユーザから、アサーションの修正完了を示す通知である修正完了通知、又は、論理回路の修正完了を示す通知である修正完了通知を受付ける（ステップＳＴ３０６）。
その後、シーケンスはステップＳＴ３０１に戻る。そして、第１のフォーマル検証部１０２は、上記複数の検証を再度行う。
その後、シーケンスはステップＳＴ３０１に戻る。そして、第１のフォーマル検証部１０２は、上記複数の検証を再度行う。
【0074】
このように、実施の形態１に係るフォーマル検証装置１では、積和演算回路に対するフォーマル検証において、当該積和演算回路における乗算処理及び加算処理の繰り返し回数に基づいて分割された複数の検証（第１の検証、第２の検証及び第３の検証）を行い、その後、当該繰り返し回数が所望の回数になることを検証（第４の検証）する。
これにより、実施の形態１に係るフォーマル検証装置１では、従来に対し、積和演算回路が有する要素を分解且つ簡略化することができ、数理論理学的な複雑度を低減可能となる。その結果、実施の形態１に係るフォーマル検証装置１では、従来に対し、積和演算回路に対するフォーマル検証における状態爆発を抑制でき、検証実行時間を抑制可能となる。
これにより、実施の形態１に係るフォーマル検証装置１では、従来に対し、積和演算回路が有する要素を分解且つ簡略化することができ、数理論理学的な複雑度を低減可能となる。その結果、実施の形態１に係るフォーマル検証装置１では、従来に対し、積和演算回路に対するフォーマル検証における状態爆発を抑制でき、検証実行時間を抑制可能となる。
【0075】
以上のように、この実施の形態１によれば、フォーマル検証装置１は、繰り返し処理を行う回路に相当する論理回路、及び、当該回路における繰り返し処理の繰り返し回数に基づいて複数に分割されたアサーションに基づいて、当該回路に対して複数の検証を行う第１のフォーマル検証部１０２と、第１のフォーマル検証部１０２による複数の検証が全て合格であるかを判定する第１の合格判定部１０３と、第１の合格判定部１０３により複数の検証が全て合格であると判定された場合、回路における繰り返し処理の繰り返し回数が所望の回数であることを検証する第２のフォーマル検証部１０４と、第２のフォーマル検証部１０４による検証が合格であるかを判定する第２の合格判定部１０５と、第１の合格判定部１０３により複数の検証が全ては合格ではないと判定された場合、又は、第２の合格判定部１０５により検証が合格ではないと判定された場合、その旨を外部に通知する通知部１０６とを備えた。これにより、実施の形態１に係るフォーマル検証装置１は、従来に対し、繰り返し処理を行う回路に対する検証の効率化が可能となる。その結果、実施の形態１に係るフォーマル検証装置１は、従来に対し、検証対象である回路に対する検証工程の短縮化が可能となる。
【0076】
最後に、図４を参照して、実施の形態１に係るフォーマル検証装置１のハードウェア構成例を説明する。
フォーマル検証装置１における第１のフォーマル検証部１０２、第１の合格判定部１０３、第２のフォーマル検証部１０４、第２の合格判定部１０５、通知部１０６、及び、修正完了受付部１０７の各機能は、処理回路５０１により実現される。処理回路５０１は、図４Ａに示すように、専用のハードウェアであってもよいし、図４Ｂに示すように、メモリ５０３に格納されるプログラムを実行するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ、中央処理装置、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、プロセッサ、又はＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）ともいう）５０２であってもよい。
フォーマル検証装置１における第１のフォーマル検証部１０２、第１の合格判定部１０３、第２のフォーマル検証部１０４、第２の合格判定部１０５、通知部１０６、及び、修正完了受付部１０７の各機能は、処理回路５０１により実現される。処理回路５０１は、図４Ａに示すように、専用のハードウェアであってもよいし、図４Ｂに示すように、メモリ５０３に格納されるプログラムを実行するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ、中央処理装置、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、プロセッサ、又はＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）ともいう）５０２であってもよい。
【0077】
処理回路５０１が専用のハードウェアである場合、処理回路５０１は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、又はこれらを組み合わせたものが該当する。第１のフォーマル検証部１０２、第１の合格判定部１０３、第２のフォーマル検証部１０４、第２の合格判定部１０５、通知部１０６、及び、修正完了受付部１０７の各部の機能それぞれを処理回路５０１で実現してもよいし、各部の機能をまとめて処理回路５０１で実現してもよい。
【0078】
処理回路５０１がＣＰＵ５０２の場合、第１のフォーマル検証部１０２、第１の合格判定部１０３、第２のフォーマル検証部１０４、第２の合格判定部１０５、通知部１０６、及び、修正完了受付部１０７の機能は、ソフトウェア、ファームウェア、又はソフトウェアとファームウェアとの組み合わせにより実現される。ソフトウェア及びファームウェアはプログラムとして記述され、メモリ５０３に格納される。処理回路５０１は、メモリ５０３に記憶されたプログラムを読み出して実行することにより、各部の機能を実現する。すなわち、フォーマル検証装置１は、処理回路５０１により実行されるときに、例えば図２及び図３に示した各ステップが結果的に実行されることになるプログラムを格納するためのメモリ５０３を備える。また、これらのプログラムは、第１のフォーマル検証部１０２、第１の合格判定部１０３、第２のフォーマル検証部１０４、第２の合格判定部１０５、通知部１０６、及び、修正完了受付部１０７の手順及び方法をコンピュータに実行させるものであるともいえる。ここで、メモリ５０３としては、例えば、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）等の不揮発性又は揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、又はＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）等が該当する。
【0079】
なお、第１のフォーマル検証部１０２、第１の合格判定部１０３、第２のフォーマル検証部１０４、第２の合格判定部１０５、通知部１０６、及び、修正完了受付部１０７の各機能について、一部を専用のハードウェアで実現し、一部をソフトウェア又はファームウェアで実現するようにしてもよい。例えば、第１のフォーマル検証部１０２については専用のハードウェアとしての処理回路５０１でその機能を実現し、第１の合格判定部１０３、第２のフォーマル検証部１０４、第２の合格判定部１０５、通知部１０６、及び、修正完了受付部１０７については処理回路５０１がメモリ５０３に格納されたプログラムを読み出して実行することによってその機能を実現することが可能である。
【0080】
このように、処理回路５０１は、ハードウェア、ソフトウェア、ファームウェア、又はこれらの組み合わせによって、上述の各機能を実現することができる。
【0081】
なお、実施の形態の任意の構成要素の変形、若しくは実施の形態の任意の構成要素の省略が可能である。
【符号の説明】
【0082】
１ フォーマル検証装置、１０１ 記録部、１０２ 第１のフォーマル検証部、１０３ 第１の合格判定部、１０４ 第２のフォーマル検証部、１０５ 第２の合格判定部、１０６ 通知部、１０７ 修正完了受付部、５０１ 処理回路、５０２ ＣＰＵ、５０３ メモリ、１０１１ 論理回路記録部、１０１２ アサーション記録部、１０１３ 検証結果記録部。
【図1】
【図2】
【図3】
【図4】